CN116762176A - 半导体器件 - Google Patents

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Abstract

金属氧化物半导体(MOS)晶体管单元设计具有源极区和在第三维度上延伸的第一基极层。当在栅极沟槽上施加大于阈值的控制电压时，电子从所述源极区内的奇点流入径向MOS沟道，所述径向MOS沟道形成于被所述第一基极层包围但不与较高掺杂的第二基极层邻接的那些沟槽区的侧壁上。所述MOS沟道宽度由以所述奇点为中心并且半径等于所述奇点与所述第一基极层中的最大表面掺杂浓度点之间的分隔区的四分之一圆确定。

Description

半导体器件
技术领域
本发明涉及功率半导体器件领域。更具体地，本发明涉及具有多个晶体管单元的功率半导体器件，所述晶体管单元具有不同导电类型的层。
背景技术
在过去几十年中，改进功率半导体如IGBT和MOSFET的电性能一直是功率半导体工业中的驱动力。已经提出了各种晶体管单元设计，目的是改善器件中的电子-空穴浓度(等离子体浓度)。对于IGBT，在图1A和2A中示出了典型的平面和沟槽单元设计。如图1B和2B所示，这两种设计都可以结合增强n型层以改善等离子体浓度。通过在相同的起始材料晶片上构造许多晶体管单元，将获得全功能器件。
在申请号为1910012.2的英国专利申请中，提出了一种新颖的晶体管单元设计，其结合了使用平面栅极电极和沟槽栅极电极两者的优点，以实现例如具有改善的导通状态性能、良好的可控性和低开关损耗的IGBT。
当在电互连的平面栅极电极和沟槽栅极电极上施加合适的控制或栅极电压时，会在发射极表面上形成平面MOS沟道。同时，沿着嵌入第二栅极电极的沟槽凹部的横向壁会形成附加的MOS沟道。这个附加的MOS沟道与平面MOS沟道并联连接，并为电子从源极区到漂移层提供无阻碍的流动路径。因此，所述器件进入导通模式，并且其特征在于导通状态电压降小于传统晶体管单元设计。
在申请号为1910012.2的英国专利中公开的单元设计采用低于1μm的台面宽度(沟槽到沟槽距离)以实现非常低的导通损耗，因为紧密堆积的沟槽可以提供对空穴排放的强势垒和改进的反向偏置阻挡性能。利用具有较不复杂的工艺的所述新颖设计，即不必进一步构造两个相邻沟槽之间的区域以产生接触开口、源极区或其它结构，来匹配这种性能是可能的。
在执行申请号为1910012.2的英国专利中所公开的现有技术晶体管单元的详细TCAD模拟时，观察到以下现象。发明人在以下条件下进行了导通模式和开关模拟：(1)省略了平面栅极电极层；(2)平面栅极电极和沟槽栅极电极断开电连接，使得平面栅极电极可以独立于施加在沟槽栅极电极上的电势而电接地或浮接；或者(3)与沟槽绝缘层的厚度相比，平面栅极的绝缘层的厚度增加了。
发现条件(1)、(2)或(3)下的模拟功率器件的导通状态性能几乎类似于原始现有技术器件的导通状态性能。器件的电容反而减小了，这可以导致更低的开关损耗和改善的可控性。
这种效果可以通过以下现象来理解：在任何上述模拟条件下，在平面栅极电极下面将不形成反型层，因此在p基极层的发射极侧将不形成平面MOS沟道。相反，来自n源极区的电子电荷载流子可以通过形成于嵌入所述沟槽栅极电极的沟槽凹槽的侧壁上的反型层传输到漂移层。电子将从n源极区的边缘沿着相邻沟槽凹槽的侧壁在不同的径向方向上流动，所述径向方向由第一p基极层(即沟道)的最外边界限定。同时，通过省略平面栅极电极，或者通过将平面栅极电极和沟槽栅极电极的组合断开，将不存在与平面电极相关联的电容，因此减小了器件的总电容。
发明内容
本文描述的功率半导体包括多个晶体管单元，每个晶体管单元包括：第一导电类型的漂移层，所述漂移层设置在发射极侧和集电极侧之间，发射极侧和集电极侧在第一维度上分开；第二导电类型的第一基极层，所述第一基极层设置在所述漂移层和发射极电极之间；以及第一导电类型的源极区，第一导电类型的源极区设置在所述发射极侧，嵌入到所述第一基极层并接触所述发射极电极，所述源极区具有比漂移层更高的掺杂浓度。此外，第二导电类型的第二基极层设置在所述发射极侧，嵌入到所述第一基极层并且在第一维度上比所述源极区延伸得更深，并且通过接触开口接触所述发射极电极。所述第二基极层区具有比所述第一基极层更高的掺杂浓度，并且可以在第二维度上延伸以部分地或完全地保护/重叠所述源极区的底侧。所述第一基极层和所述第二基极层以及所述源极区在俯视图平面中在第三维度上延伸。多个第一沟槽栅极电极垂直于第三维度设置在发射极侧上，并且比所述第一基极层更深地延伸到所述漂移层中，每个第一沟槽栅极电极通过第一绝缘层与所述第一基极层、所述第二基极层、所述源极区和所述漂移层电绝缘。
所述功率半导体还可以包括被成形为具有各个条带的沟槽。所述第一基极层、所述源极区和所述第二基极层可以被成形为与所述沟槽的条带正交的各个条带，并且所述第一基极层、所述源极区和所述第二基极层的条带可以由所述沟槽的条带划分成彼此间隔开的矩形。
或者，所述第一基极层、所述源极区和所述第二基极层可以被成形为各个条带，所述沟槽可以被成形为与所述第一基极层、所述源极区和所述第二基极层的条带正交的各个条带。并且所述沟槽的条带可以由所述第一基极层、所述源极区和所述第二基极层的条带划分成彼此间隔开的矩形。
所述功率半导体还可以包括第二绝缘层，所述第二绝缘层电保护第一表面上的所述第一基极层、所述源极区和所述漂移层。
所述第一栅极电极中的一些可以电连接到所述发射极电极和/或所述第一栅极电极中的全部或一些可以电浮置。
可选地，可以添加第二栅极电极以提供平面沟道。所述第二栅极电极设置在所述漂移层的发射极侧上，并且通过所述第二绝缘层与所述第一基极层、所述源极区和所述漂移层电绝缘。
所述功率半导体的特征还可以在于，所述第二绝缘层的厚度大于所述第一绝缘层的厚度。或者，两个绝缘层之间的化学成分可以不同，更具体地，所述第一绝缘层的介电常数可以小于所述第二绝缘层的介电常数。
或者，所述第一栅电极和所述第二栅电极可以不彼此电连接，即，所述第二栅电极可以被制成浮置的或者可以被接地，而所述第一栅电极保持由栅极电势控制。
所述第二栅极电极中的全部或一些可以电连接到所述发射极电极和/或所述第二栅极电极中的全部或一些可以电浮置。
也描述了一种功率半导体器件，所述功率半导体器件包括：具有比所述漂移层更高的掺杂浓度的第一导电类型的缓冲层，所述缓冲层设置在在所述漂移层和所述集电极电极之间的所述集电极侧上；以及第二导电类型的集电极层，设置在在所述缓冲层和所述集电极电极之间的集电极侧上。
所述功率半导体器件可以包括第一导电类型的增强层，第一导电类型的增强层设置在所述漂移层和所述第一基极层之间并由此分离所述漂移层和所述第一基极层。
所述功率半导体可以是反向导通型器件，其中第一导电类型的集电极短路层设置在在集电极电极和缓冲层之间的所述集电极侧处。
在第三维度上两个相邻沟槽栅极的侧壁之间的距离可以在从约5μm至低于0.1μm的范围内，更优选地在从1μm至0.1μm的范围内。
在第二维度上相邻沟槽之间的距离大约在从大约20μm到大约1μm的范围内延伸，优选地从5μm到1μm，并且更优选地从2μm到1μm的范围内延伸。
所述功率半导体器件可以具有条带布局设计或蜂窝布局设计。
一种半导体模块封装包括如上所述的单个或多个功率半导体器件。我们在本文中还描述了具有布置在功率模块中的多个功率半导体器件的转换器。
本发明的一个目的是提供一种功率半导体器件，所述功率半导体器件具有降低的导通状态损耗、低的空穴排放、稳定的栅极参数、改进的阻断能力和良好的可控性。
本发明的一个目的还可以是提供一种具有改进的电特性的沟槽绝缘栅双极晶体管IGBT。
这些目的可以通过独立权利要求的主题来满足。本发明的实施例在从属权利要求进行了描述。
根据本发明的第一方面，我们描述了具有多个晶体管单元的功率半导体器件，每个单元包括在第一维度上分离的第一表面和第二表面，其中发射极电极可操作地连接到所述第一表面，并且集电极电极可操作地连接到所述第二表面，并且其中每个晶体管单元还包括：
第一导电类型的漂移层，位于所述第一表面和所述第二表面之间；
第二导电类型的第一基极层，设置在所述漂移层和所述发射极电极之间，并且具有最大表面掺杂浓度的区域；
第一导电类型的源极区，所述源极区位于所述第一基极层内并且可操作地连接到所述发射极电极，其中所述源极区的掺杂浓度大于所述漂移层的掺杂浓度，并且在对应于用于形成所述源极区的所述离子注入掩模的边缘的表面处具有奇点；
第二导电类型的第二基极层，所述第二基极层位于所述第一基极层内并且比所述源极区延伸得更深，其中所述第二基极层区域的掺杂浓度大于所述第一基极层的掺杂浓度，其中所述第二基极层的至少一个区域经由接触开口可操作地连接到所述发射极电极；
多个沟槽区，在所述第二维度上延伸，每个沟槽区包括第一栅极电极和第一绝缘层，所述第一绝缘层使所述第一栅极电极与所述第一基极层、所述第二基极层、所述源极区和所述漂移层电绝缘，其中沟槽区中的一个或多个邻接所述源极区，使得奇点位于邻接所述源极区的每个横向沟槽壁上；
第二绝缘层，电保护所述第一表面上的所述第一基极层、所述源极区和所述漂移层；
其中所述发射极电极通过第三绝缘层与所述第一绝缘层、第二绝缘层、第一栅极电极隔开。
应当理解，所述第一维度对应于所述发射极电极和所述集电极电极的分隔方向，而第二维度对应于所述沟槽区的长度方向。还应当理解，该器件可以在与所述第一维度和所述第二维度正交的第三维度上延伸。所述第一维度、所述第二维度和所述第三维度通常分别与X、Y和Z维度一致，如图3所示。
新的晶体管单元设计在性能(降低的损耗、改进的可控性和可靠性)和可加工性(非常窄的台面设计规则、可靠的工艺兼容性)方面提供了广泛的优点，具有应用增强层或反向传导结构的可能性。该创新设计适用于全条带或部分条带设计，但也可以在蜂窝设计中实现。由于事实上不需要进一步构造正交栅极沟槽之间的区域，可以使用非常高密度的沟槽凹槽，其中沟槽台面尺寸达到低于100nm。这将显著降低如本领域技术人员所熟知的空穴排放效应。
与传统的晶体管单元不同，MOS沟道宽度由唯一地设置在横向沟槽壁上、以奇点为圆心的圆的一段来确定。
多个第一栅极电极中的一些可以接地到发射极电极，或者使其浮置。如果所述第一栅极电极中的一些短接到所述发射极电极，则所述第一栅极电极之间没有电压差，并且实际上没有电容。由于所述第一栅极不反转所述第一基极区域，因此包含所述第一栅极的单元是无源类型的单元，与由栅极沟槽控制的有源单元相反。通过控制无源单元的数量，可以精确地控制所述器件的输入电容。
在一些示例中，所述源极区可以由多个层形成。每个层可以通过单独的离子注入步骤产生并且具有对应的奇点。这对于由诸如碳化硅的宽带隙材料制成的漂移层特别相关，其中掺杂剂在注入之后不扩散。
在一些示例中，所述源极区可以由如前所述的多个层形成，并且所述第一绝缘层、所述第一基极层和所述多个层中的每一个可以被配置为在多个沟槽区的侧壁上形成多个MOS沟道，每个MOS沟道连接到所述源极区的多个层中的一个。
类似地，如果所述第一栅极电极中的一些电浮置，产生无源单元，则电位上升到发射极电压，因此实际上没有与所述第一栅极电极相关联的电容。
本发明的设计特别适合于反向导通结构，因为消除了单元中的垂直沟槽沟道，并且在沟槽区中存在高度掺杂的第二基极层以改善二极管导通状态损耗。新的设计可以应用于基于硅或宽带隙材料，例如碳化硅SiC，的垂直和横向IGBT和MOSFET。
用于制造功率半导体器件特别是制造IGBT或MOSFET的方法具有以下优点：通过离子注入和热扩散，需要一个单掩模来构造具有基极层和源极区的发射极侧。这些层通过使用结构化的栅极电极层作为掩模而自对准。然而，如果省略第二平面栅极电极，则必须使用附加掩模来构造所述功率半导体的所述第一表面。
附图说明
下面将参考附图更详细地解释本发明的实施例，其中：
图1A-B：示出了平面MOS IGBT结构(现有技术)的横截面。
图2A-B：示出了沟槽MOS IGBT结构(现有技术)的横截面。
图3：示出了本发明的晶体管单元的第一示例实施例的三维表示。
图4A：示出了本发明的晶体管单元的第一示例实施例的俯视图。
图4B-G：示出了图3中的不同切割线的晶体管单元的第一示例实施例的横截面。一些横截面指示了导通模式中的电子流动路径。
图5：示出了漂移层的发射极表面处的源极区和第一基极层的掺杂浓度分布。
图6A：示出了沿横向沟槽壁的第一示例性实施例的MOS沟道。
图6B：示出了晶体管单元级的第一示例性实施例的总MOS沟道，包括多个横向沟槽壁。
图7A-B：示出了本发明的晶体管单元的第二示例实施例的横截面和放大细节。
图8A-B：示出了本发明的晶体管单元的第三示例实施例的横截面和放大细节。
图9：示出了本发明的晶体管单元的第四示例实施例的横截面。
图10：示出了本发明的第一示例实施例的多个晶体管单元的俯视图，以帮助限定关键几何参数。
图11：示出了本发明的晶体管单元的第五示例实施例的俯视图。
图12：示出了本发明的晶体管单元的第六示例实施例的俯视图。
图13：示出了本发明的晶体管单元的第七示例实施例的俯视图。
图14：示出了本发明的晶体管单元的第八示例实施例的俯视图。
图15：示出了本发明的晶体管单元的第九示例实施例的三维表示。
图16：示出了根据本发明的晶体管单元的第十示例实施例的三维表示。
图17A-17B：示出了第十一示例实施例在某些切割线处的横截面。
图18A：示出了具有条带设计的晶体管单元的俯视图，以及相应的MOS沟道宽度。
图18B：示出了具有条带设计的晶体管单元的三维表示，以及相应的MOS沟道宽度。
图18C：示出了具有蜂窝设计的平面晶体管单元的俯视图，以及相应的MOS沟道宽度。
图18D：示出了具有蜂窝设计的平面晶体管单元的三维表示，以及相应的MOS沟道宽度。
图19：示出了具有条带设计的沟槽晶体管单元的三维表示，以及相应的MOS沟道宽度。
图20：示出了本发明的晶体管单元的第十二示例实施例的横截面。
附图中使用的附图标记及其含义总结在附图标记列表中。附图仅是示意性的而不是按比例绘制的。通常，相同或相似功能的部分被给予相同的附图标记。所描述的实施例意在作为示例，并且不应限制本发明。
具体实施方式
图3示出了具有四层结构(PNPN)的穿通绝缘栅双极晶体管(IGBT)形式的功率半导体器件1的晶体管单元的第一示例性实施例的三维表示，并且图4A示出了其俯视图。图4B-F示出了如图4A所示的不同切割线处的横截面中的更具体细节。这些层设置在发射极侧31上的发射极电极3和集电极侧21上的集电极电极2之间，所述集电极侧21在第一维度上与所述发射极侧31相对设置。IGBT晶体管单元包括：(n-)掺杂漂移层4，所述掺杂漂移层4设置在所述发射极侧31和所述集电极侧21之间，以及p掺杂第一基极层9，所述p掺杂第一基极层9设置在所述漂移层4的所述发射极侧31上，并且在第一维度上延伸到所述漂移层中以及在第三维度上在俯视图平面中延伸。所述晶体管单元1还包括n掺杂源极区7，所述n掺杂源极区7被设置在所述发射极侧31，嵌入到所述第一基极层9中并且直接接触所述发射极电极3。所述源极区7具有比所述漂移层4更高的掺杂浓度，并且在俯视图平面中在第三维度上延伸。
所述第一基极层9和所述源极区7通常由通过如多晶硅栅单元开口的掩模注入离子掺杂剂的后续步骤形成。每个离子注入步骤之后是掺杂剂的热退火和激活。因为两个层7和9具有相反的掺杂剂类型，所以掺杂剂的向外扩散将在所有三个方向X、Y、Z上局部补偿，导致形成主p-n结。对于硅基漂移层，这在图5中示意性地描绘，其中可以看出，所述源极区7将以最靠近用于所述源极区7和所述第一基极层9离子注入的掩模的边缘的奇点100为特征。在奇点100处，所述源极区7的表面掺杂浓度达到最大值，之后开始朝与所述第一基极层9形成的p-n结减小。所述奇点100是所述功率半导体器件的关键特征，因为它限定了所述源极区7和所述第一基极层9，并且随后限定了其它关键MOS参数，例如沟道宽度、沟道长度、阈值电压和用于提供来自所述源极区7的电子电荷载流子的最大掺杂浓度。
在图5中可以看出，所述第一基极层9还将具有在p-n结附近的最大掺杂浓度的点200’，其通过第一分隔区50与奇点间隔开。这是所述第一基极层9中的掺杂剂浓度设定所述功率晶体管单元1的阈值电压的点。在X-Y平面中，点200’将限定圆的一段或四分之一圆，由图4D中的虚线200表示，虚线200还限定单元MOS沟道宽度。
创新的功率半导体晶体管单元1还包括p掺杂的第二基极层8，所述第二基极层8设置在所述第一基极层9和所述发射极电极3之间，所述第二基极层8与所述发射极电极3直接电接触。所述第二基极层8具有比所述第一基极层9更高的掺杂浓度。所述第二基极层8在第一维度上延伸得比所述源极区更深，并且在顶部平面图中在第三维度上延伸。在第二维度中，所述第二基极层的第一边缘通过第二分隔区60与所述奇点100间隔开，第二分隔区60的长度可以是0，如图4D所示，可以大于0，如图6B所示，或者可以是负的(未示出)。
此外，多个第一栅极电极11嵌入对应的沟槽凹部中，每个电极11通过第一绝缘层12’与所述第一基极层9、所述第二基极层8、所述源极区7和所述漂移层4电绝缘。所述第一栅极电极11在第二维度上纵向延伸，并且当在俯视图平面中观察时相对于第三维度以90度的角度设置。所述沟槽凹槽与所述源极区7和所述第二基极区8两者相交。
第二绝缘层12设置在所述发射极侧31上，保护所述漂移层4、所述第一基极区9和所述源极区7的表面。
所述沟槽区和第一栅极电极11可以在图4A所示的俯视单元视图中更好地观察到，其中所述沟槽区与所述第一基极区9和所述源极区7部分相交，即所述第一端沟槽壁90设置在所述源极区7中。由于所述器件可以包括一个或多个晶体管单元1，所以所述创新设计由在第二维度(Y方向)上设置在相邻晶体管单元的第一基极层9之间的区域中的有源沟槽栅极11组成。
在现有技术的平面或沟槽MOSFET或IGBT的情况下，有效沟道宽度201被定义为所有n源极区7的总最外周边边界。该方法应用于MOS源极区或单元的各种几何形状，其是线性设计诸如条带或蜂窝设计。实际上，沟道宽度201不是由n源极区7的最外边界更精确地限定，而是由所述第一基极层9中的最大表面掺杂剂浓度点的位置更精确地限定。
对于如图1A所示的具有线性设计的平面型晶体管单元，MOS沟道的宽度201可以简单地限定为源极区7在第三维度上的纵向延伸长度。这在图18A或者在图18B中更好地示出，图18A描绘了标准平面条带晶体管单元的俯视图，图18B中描绘了相同单元的三维表示，更具体地概述了所述奇点100和所述MOS沟道宽度201。
图18C示出了具有单元设计的标准平面晶体管的俯视图，而图18D示出了考虑了单元的对称性的相同单元的三维表示。所述MOS沟道宽度201与表示所述第一基极层9中的最大表面掺杂剂浓度点的位置的轮廓201相同。
图19示出了具有条带设计的沟槽晶体管单元的三维表示。在横截面中，这种结构与图2A相同。在这种情况下，MOS沟道的宽度201可以简单地定义为所述源极区7在第三维度上的纵向延伸长度。
包括多个晶体管单元的给定的完整器件的总MOS沟道宽度将是各个晶体管单元的所有沟道宽度201的总和。
在第一示例性实施例中，施加在所述第一栅极电极11上的控制电压控制所述第一基极层9中的反型沟道的形成。如果施加具有高于阈值的值的正电压，则在有源横向沟槽壁40上形成反型沟道，除了邻接高度掺杂的第二基极层8的区域，该区域具有较高的掺杂剂浓度。在所述第一基极层9的所述发射极侧31上没有形成表面反型层。
该方面代表了功率半导体的设计和功能的范例转变，因为它改变了本领域专家已知和使用的关于MOS沟道尺寸及其操作的规则。
通过参考图4D和图6A中放大的晶体管单元细节可以更好地理解MOS沟道的有效宽度。在导通模式中，电子电荷载流子从形成在有源横向沟槽壁40上的反型层中的源极区7注入。单元MOS沟道宽度200更准确地定义为中心在奇点100处，并且半径等于第一分隔区50的长度L50的圆的一段或四分之一圆。这略大于n源极区7的最外周边距离。区域50的宽度可以在0.3-1μm之间，并且可以通过使用用于所述源极区7和所述第一基极层9的注入掩模来精确控制。
因此，单个单元MOS沟道宽度Wcell可以近似为以L50为半径，单个点100为中心的圆的四分之一圆部分的长度。因此，等式(1)可以写为：
Wcell＝π×L50/2 (1)
如图6B所示，全功能功率半导体器件包括具有多个MOS沟道宽度200的多个晶体管单元1。因此，总有效沟道宽度Wtotal可以表示为等式(2)：
Wtotal1＝Nactive×π×L50/2 (2)，
其中Nactive表示在整个器件区域上的有源横向沟槽壁40的总数，并且L50是分隔区50的长度。典型的功率半导体器件在其结构中可以具有超过10，000个有源沟槽。
第一示例性实施例的功率半导体器件还包括设置在缓冲层5和所述集电极电极2之间的p掺杂集电极层6，其中集电极层6与所述集电极电极2直接电接触。n掺杂缓冲层5设置在所述集电极层6和所述漂移区4之间。第三绝缘层13设置在所述发射极电极3和所述第一栅极电极11之间。
在图3中省略了所述发射极电极3和所述绝缘层13，以更利于看到下面的结构。
使用第一示例性实施例晶体管单元执行的仿真结果表明，与利用现有技术获得的结果相比，所述功率半导体的导通状态特性没有显著差异。然而，因为省略了平面栅极电极，所以电容显著减小，这又降低了开关损耗，并且改善了功率半导体的可控性。
在图7A所示的第二示例性实施例中，所述第二基极层8的第一端在第二维度上不与奇点100紧密对准。具有不同于零的长度L60的第二分隔区60将所述第二基极层8的第一端与所述奇点100间隔开。如前所述，该距离可以是负的或正的。当L60为正时，这意味着所述第二基极层8不完全保护所述源极区7的底侧。在第二实施例中，所述沟槽区邻接所述第二基极层8。以与所述第一示例性实施例类似的方式，除了沟槽邻接高掺杂的第二基极层8的区域之外，可以在所述横向沟槽壁40上形成反型层。参考图7B中的放大细节，在这种情况下，全器件的有效MOS沟道宽度可以由等式(3)表示：
当分隔区60的长度大于0时，有效沟道宽度大于由等式(1)限定的第一实施例情况中的有效沟道宽度。然而，当分隔区60的长度大于0时，高掺杂的第二基极层8不能完全保护所述源极区7的底侧，这可能产生反向阻挡安全操作区(RB-SOA)的问题，即所述源极区7可能变得局部正向偏置并且可能注入电子电荷载流子，导致闩锁现象。
在图8A所示的第三示例性实施例中，所述沟槽区不邻接所述第二基极层8。在这种情况下，当在所述第二栅极电极11上施加正向栅极电压时，可以在两个侧壁40上和在与所述第一基极层9接触的沟槽区的第一端壁90上形成反型层。端壁90上的沟道将类似于如图2中示意性地示出的垂直MOS沟道。参考图8B中的放大图像，有效MOS沟道宽度可以由等式(4)表示：
其中，除了上面已经定义的参数之外，L70是在第二维度上将奇点100与相邻沟槽区的第一端壁分开的区域70的长度，L80是沟槽区在第三维度上的宽度，并且NZ active是跨多个晶体管单元的有源端沟槽壁的数量。
可以注意到Wtotal3＞＞Wtotal1，这意味着第三实施例描述了与第一实施例相比具有减少的导通状态损耗的功率半导体器件。然而，可能存在要考虑的权衡考虑因素，例如较弱的短路能力、或针对闩锁现象的降低的抗扰性、或增加的内部电容。所提出的概念在选择各种设计参数以实现最佳可能的权衡方面提供了很大程度的灵活性。
在第一示例性实施例中，漂移层4在超出所述第一基极层9的所述第一端的区域中与所述发射极侧31上的所述第三绝缘层13直接接触。然而，在图9所示的第四示例性实施例中，所述第一基极层9在所述漂移层4上均匀地延伸，因此所述漂移层4不与所述第三绝缘层13直接接触。
关于示出了第一实施例的多个晶体管单元的俯视图的图10，关键的设计方面是Z方向上沟槽之间的尺寸Wt或台面，以及表示Y方向上从一个沟槽的端部到相邻沟槽的距离的尺寸Wp。随着尺寸Wt和Wp减小，有望实现载流子存储能力的提高/空穴排放的减少。Wt的值可以在从约5μm至0.1μm以下的范围内，更优选地从1μm至0.1μm，这用所提出的设计是可实现的，因为不必在沟槽之间光刻地限定附加结构。此外，通过在Y方向上蚀刻彼此更靠近的相邻沟槽来减小距离Wp，有望实现载流子存储能力的提高/空穴排放的减少。更具体地，Wp可以大约在从约20μm至约1μm、优选地从5μm至1μm、并且更优选地从2μm至1μm的范围内延伸。
图11示出了功率半导体晶体管单元1的第五示例性实施例的俯视图，其中嵌入所述第二栅极电极11的所述沟槽区在Y方向上较短，使得所述第一端壁90设置在所述源极区中，并且所述第二端壁90’设置在所述漂移层4中。这种设置将有效地减小与多个第一栅极电极11相关联的电容。
图12示出了功率半导体器件1的第六示例性实施例的俯视图，其中所述沟槽凹部在第二维度上进一步缩短，使得所述第一端壁90设置在所述源极区7中，并且所述第二端壁90’设置在所述第一基极层9中。
图13示出了第七示例性实施例的俯视图，其中所述沟槽凹槽在Y方向上延伸穿过所述源极区7、所述第一和第二基极层8和9。
为了解决可能的短路操作条件，还可以以在一些相邻沟槽区之间省略源极区7的方式来构造所述晶体管单元1。图14示出了展示具有减小的源极区总面积的功率半导体器件的第八示例性实施例，预期改善短路条件下的恢复力。
图15所示的第九示例性实施例是反向导通类型的功率半导体，其中所述集电极层可以由p掺杂6和n掺杂18半导体材料的交替区域形成。在这种情况下，在同一单元中将形成与晶体管并联的二极管。二极管部分的性能将被晶体管单元的发射极侧结构严重影响。利用本专利申请中公开的实施例，可以更好地控制二极管部分的折衷性能曲线，而不会对晶体管部分产生负面影响。
在图16中描绘的另一第十实施例中，n掺杂增强层17可以设置在所述漂移层4和所述第一基极层9之间，目的是进一步增强所述发射极侧的等离子体浓度。为了实现这种效果，所述层17的掺杂可以大于所述漂移层4的掺杂。
图17A-B示出了在与图4A中的D-D’和E-E’类似的切割线处的功率半导体器件1的第十一示例性实施例。第十一实施例中的层设置在发射极侧31上的发射极电极3和集电极侧21上的集电极电极2之间，所述集电极侧21在第一维度上与所述发射极侧31相对设置。第十一实施例的IGBT晶体管单元包括以下层：
(n-)掺杂漂移层4，设置在所述发射极侧31和所述集电极侧21之间，
p掺杂第一基极层9，设置在所述漂移层4和所述发射极电极3之间，第一基极层9在俯视图平面中在第三维度上延伸，
n掺杂源极区7，设置在发射极侧31，嵌入到所述第一基极层9中并接触所述发射极电极3，所述该源极区7具有比所述漂移层4更高的掺杂浓度，并且所述源极区7在俯视图平面中在第三维度上延伸，其中所述源极区7的所述第一端在第二维度上与所述第一基极层9的所述第一端隔开的距离为L50，
p掺杂第二基极层8，设置在所述第一基极层9和所述发射极电极3之间，所述第二基极层8与所述发射极电极3直接电接触，所述第二基极层8具有比所述第一基极层9更高的掺杂浓度，所述第二基极层8在所述第一维度上延伸得比所述源极区更深，并且在俯视平面图中沿着所述第三维度延伸，
多个第一栅极电极11，嵌入在对应的沟槽凹部中，并且通过所述第一绝缘层12’与所述第一基极层9、所述第二基极层8、所述源极区7和所述漂移层4电绝缘，所述第一栅极电极11在所述第二维度上纵向延伸，并且当在俯视图平面中观察时，相对于第三维度以90度的角度设置。所述沟槽凹部与所述源极区7相交，并且还可以与第二基极层8和第二栅极电极10相交，也可以与或者可以不与所述第二基极层8相交，以及
第二栅极电极10，所述第二栅极电极10设置在发射极侧31上的漂移层4的顶部上，并且通过所述第二绝缘层12与所述第一基极层9、所述源极区7和所述漂移层4电绝缘，并且通过第三绝缘层13与所述发射极电极3电绝缘。
所述第一栅极电极11通过所述第二绝缘层12与所述第二栅极电极10电气和物理断开。一个或多个第一栅极电极11可以与所述发射极电极3电连接，或者电浮置(即，不接触)。
此外，p掺杂集电极层6可以设置在缓冲层5和所述集电极电极2之间，并且所述集电极层6与所述集电极电极2直接电接触。所述n掺杂缓冲层5设置在所述集电极层6和所述漂移区4之间。
第十一实施例的关键特征是所述第二绝缘层12的厚度可以大于所述第一绝缘层12’的厚度。当向所述第二栅极电极10施加电势时，防止所述在第二栅极电极10下方的第一基极层9的发射极侧31处形成反型层。所述第一栅极电极11将在所述沟槽区的横向壁上形成反型层。因此，确保了所述功率半导体的正确操作。
在第十一示例性实施例中，所述第二栅极电极10可以接地或浮置。因此，在所述第二栅极电极10下方，在所述第一基极层9的所述发射极侧31处不能形成反型层。因为没有与所述第一栅极电极11的电连接，所以所述电极11的操作保持独立于第二栅极电极10，并且遵循与前述相同的现象，当栅极电极的电势大于阈值时，电子沿着所述沟槽区的横向壁流动。
在其他实施例中，漂移层的材料可以不同于硅，例如它可以由碳化硅、氮化镓、氧化镓、氧化锌等制成。在这种情况下，可以应用上述的相同的实施例，但是必须通过本领域专家已知的方式相应地调整特定尺寸和掺杂剂分布。更具体地，如果所述漂移层由硅材料制成，则所述沟槽区可以垂直延伸到大约在约2μm至约7μm的范围内的深度。所述沟槽宽度可以在约3μm至约0.5μm的范围内。然而，如果所述漂移层包括宽带隙材料，例如碳化硅或氮化镓或氧化镓或氧化锌，则所述沟槽凹槽的深度也可以小于2μm。
此外，对于包括宽带隙材料的一些附加实施例，所述缓冲层5和所述集电极层6可以省略，特别是如果所述功率半导体器件是单向导通的MOSFET器件，即，仅多数电荷载流子。
在另外的实施例中，所述源极区可以由多个层形成，每个层通过例如单独的离子注入步骤生成。在图20中描绘了这样的实施例，其中可以看出，所述源极区的多个层中的每一个具有对应的奇点100，因此功所述率半导体器件在有源沟槽区的相同横向壁上具有多个奇点100。该实施例与杂质的扩散不存在或非常有限的宽带隙材料尤其相关。如前面所述，所述源极区的每个奇点100将在有源沟槽区的横向壁上限定MOS沟道。因为在有源沟槽区的相同横向壁上存在多个奇点，所以与其他实施例相比，总MOS沟道宽度增加。
此外，在其他实施例中，所述功率半导体可以由多个不同的晶体管单元制成，但是并非所有单元都可以具有相同的设计。例如，所述功率半导体器件可以由具有第一示例性实施例的一些晶体管单元形成，并且由具有在先前实施例中或在现有技术中覆盖的不同设计的一些晶体管单元形成。
还可以将本发明应用于功率半导体器件，其中所有层的导电类型是相反的，即具有轻p掺杂漂移层等。
在大多数应用中，功率半导体不以裸管芯形式使用。因此，在本专利申请的另一实施例中，可以使用诸如焊接或烧结的技术将任何前述实施例的多个功率半导体作为单个或并联连接的芯片安装在基板上。通常添加附加的外壳、保护层、传感器和内部/外部金属连接器以形成功率模块的基础，作用是保护所述功率半导体以免受到破坏性环境因素(机械压力、湿度、高温、放电等)的影响。
所述功率模块随后可用于控制电源和负载之间的电流流动的功率转换器中。
标号列表
1：创新的功率半导体器件单元
3：发射极金属化(电极)
31：发射极侧
2：集电极金属化(电极)
21：集电极侧
4：漂移层，衬底
5：缓冲层
6：集电极层
7：n源极层
8：p第二基极层
9：p第一基极层
10：第二栅极电极，导电层
11：第一栅极电极，导电层
11`：沟槽区
12：第二绝缘层
12`：第一绝缘层
13：第三绝缘层
14：发射极接触开口
15：平面栅极的水平沟道
16：沟槽栅极的垂直沟道
17：增强层
18：集电极短路
40：形成有源横向沟槽壁，即反型层，并且存在与源极区的接触
50：奇点100与第一基极层中的最高掺杂浓度区域之间的分隔区(在第二维度上)
60：奇点100与第二基极层的第一边缘之间的分隔区(在第二维度上)
70：源极区中的奇点之间的距离，以及相邻沟槽区的第一端壁(在第二维度上)
80：沟槽宽度
90：在第三维度上延伸的第一端沟槽壁
90`：在第三维度上延伸的第二端沟槽壁
100：靠近用于源极区离子注入的掩模的边缘的奇点，其中源极区中的表面掺杂浓度达到最大值
200：本发明的MOS单元沟道宽度
200’：第一基极层中的最大掺杂剂浓度点
201：MOS单元沟道宽度(现有技术)
300：沟槽MOS单元功率半导体器件(现有技术)
400：平面MOS单元功率半导体器件(现有技术)

Claims (24)

1.一种包括多个晶体管单元的功率半导体器件，具有在第一维度上分离的第一表面和第二表面，其中发射极电极可操作地连接到所述第一表面，以及集电极电极可操作地连接到所述第二表面，并且其中所述功率半导体器件的每个单元还包括：
第一导电类型的漂移层，位于所述第一表面和所述第二表面之间；
第一导电类型的源极区，可操作地连接到所述发射极电极，通过源极掩模由离子注入形成，掺杂浓度大于所述漂移层的掺杂浓度，并且在所述源极掩模的边缘上具有奇点；
与所述第一导电类型相反的第二导电类型的第一基极层，在所述第一维度上从所述第一表面向所述漂移层延伸，在第二维度上向外延伸超过所述源极区，具有最大表面掺杂浓度位置，所述最大表面掺杂浓度位置在所述第二维度上通过第一分隔区与所述奇点间隔开；
第二导电类型的第二基极层，位于所述第一基极层内并且在所述第一维度上比所述源极区延伸得更深，具有大于所述第一基极层的掺杂浓度的掺杂浓度，具有经由接触开口可操作地连接到所述发射极电极的至少一个区域/点；
多个沟槽区，每个沟槽区包括第一栅极电极和第一绝缘层，所述第一绝缘层使所述第一栅极电极与所述第一基极层、所述第二基极层、所述源极区和所述漂移层电绝缘，其中至少一个沟槽区邻接所述源极区，使得所述奇点位于邻接所述源极区的横向沟槽壁上；
第二绝缘层，位于所述漂移层的所述第一表面上，与所述第一基极层、源极区和漂移层接触；以及
第三绝缘层，使所述发射极电极与所述第一栅极电极电绝缘；
其中所述源极区、所述第一基极层和所述第二基极层在俯视平面图中在第三维度上纵向延伸；
其中所述多个沟槽区在俯视平面图中相对于所述第三维度以大于0度的角度延伸；
其中，所述第一绝缘层和所述第一基极层被配置为在所述多个沟槽区的所述侧壁上形成单元MOS沟道，其特征在于，所述单元MOS沟道的宽度由圆的一段限定，所述圆设置在所述多个沟槽区的所述侧壁上，并且以所述奇点为圆心，半径等于所述第一分隔区。
2.根据权利要求1所述的包括多个晶体管单元的功率半导体器件，其中，所述第二基极层的所述第一端的位置在所述第二维度上与所述奇点的位置对准，其中，所述有效总沟道宽度Wtotal由下式确定，
Wtotal＝Nactive×π×L50/2，
其中，Nactive是跨所述多个晶体管单元的有源横向沟槽壁的数量，并且
L50是所述第一分隔区的长度。
3.根据权利要求1所述的包括多个晶体管单元的功率半导体器件，其中，在所述第二维度上，所述第二基极层的所述第一端和所述奇点由第二分隔区间隔开，
其中至少一个沟槽区邻接所述第二基极层，
其中所述有效总沟道宽度Wtotal由下式确定，
并且其中，Nactive是跨所述多个晶体管单元的有源横向沟槽壁的数量，
L50是所述第一分隔区的长度，并且
L60是所述第二分隔区的长度。
4.根据权利要求1所述的包括多个晶体管单元的功率半导体器件，
其中，在所述第二维度上，所述第二基极层的所述第一端和所述奇点由第二分隔区间隔开，其特征在于，所述第二分隔区具有大于0的长度，
其中，至少一个沟槽区不邻接所述第二基极层，
其中，所述有效沟道宽度Wtotal能够由下式确定：
以及其中Nactive是跨所述多个晶体管单元的有源横向沟槽壁的数量，
NZ active是跨所述多个晶体管单元的不邻接所述第二基极层的端沟槽壁的数量，
L50是所述第一分隔区的长度，
L70是在所述第二维度上所述奇点与所述沟槽区的第一端壁之间的距离，以及
L80是沟槽区的宽度。
5.根据权利要求1所述的包括多个晶体管单元的功率半导体器件，其中，所述第一基极层均匀地设置在所述漂移层上，使得所述漂移层在所述第一表面处不与所述第二绝缘层直接接触。
6.根据权利要求1所述的包括多个晶体管单元的功率半导体器件，其中，所述沟槽凹部的第一端壁设置在所述源极区内，并且所述沟槽凹部的第二端壁设置在所述漂移层内。
7.根据权利要求1所述的包括多个晶体管单元的功率半导体器件，其中，所述沟槽凹部的第一端壁设置在所述源极区内，并且第二端壁设置在所述第一基极层内。
8.根据权利要求1所述的包括多个晶体管单元的功率半导体器件，其中在至少一个晶体管单元中省略所述源极区，使得相邻沟槽区的至少两个横向壁不邻接在源极区上。
9.根据权利要求1所述的包括多个晶体管单元的功率半导体器件，其中所述源极区由多个层形成，每个层在邻接所述源极区的相同横向沟槽壁上具有对应的奇点。
10.根据权利要求9所述的包括多个晶体管单元的功率半导体器件，其中所述第一绝缘层、所述第一基极层和所述源极区的所述多个层中的每个层都被配置为在所述多个沟槽区的所述侧壁上形成对应的MOS沟道，每个MOS沟道连接到所述多个层中的一个层。
11.根据权利要求1所述的包括多个晶体管单元的功率半导体器件，其中第二栅极电极设置在所述第一基极层、所述源极区和所述漂移层上，其中所述第二栅极电极通过所述第二绝缘层与所述第一基极层、所述源极区、所述第一栅极电极和所述漂移层电绝缘，并且通过第三绝缘层与所述发射极电极电绝缘；其特征在于，所述第一绝缘层比所述第二绝缘层薄。
12.根据前述权利要求中任一项所述的包括多个晶体管单元的功率半导体器件，其中：
所述多个沟槽区被成形为各个条带；所述第一基极层、所述源极区和所述第二基极层被成形为与所述沟槽区的各个条带形成大于0的角的各个条带；以及
所述第一基极层、源极区和第二基极层的各个条带由所述沟槽的各个条带划分成彼此分离的段。
13.根据前述权利要求中任一项所述的包括多个晶体管单元的功率半导体器件，其中：
所述第一基极层、所述源极区和所述第二基极层被成形为各个条带；
所述多个沟槽区被成形为与所述第一基极层、所述源极区和所述第二基极层的各个条带形成大于0的角的各个条带；以及
所述多个沟槽区的各个条带由所述第一基极层、所述源极区和所述第二基极层的各个条带划分成彼此分离的段。
14.根据前述权利要求中任一项所述的包括多个晶体管单元的功率半导体器件，其中所述第一栅极电极中的至少一个电连接到所述发射极电极。
15.根据前述权利要求中任一项所述的包括多个晶体管单元的功率半导体器件，其中所述第一栅极电极中的至少一个电浮置。
16.根据前述权利要求中任一项所述的包括多个晶体管单元的功率半导体器件，还包括：
第一导电类型的缓冲层，设置在所述漂移层与所述第二表面之间，其中所述缓冲层的掺杂浓度大于所述漂移层的掺杂浓度；以及
第二导电类型的集电极层，设置在所述漂移层和所述第二表面之间。
17.根据权利要求1所述的功率半导体器件，还包括：
第一导电类型的缓冲层，设置在所述漂移层与所述第二表面之间，其中所述缓冲层的掺杂浓度大于所述漂移层的掺杂浓度；以及
第二导电类型的集电极层，设置在所述漂移层和所述第二表面之间，
其中所述缓冲层直接接触所述集电极层。
18.根据权利要求17所述的功率半导体器件，其中所述功率半导体是反向导通功率半导体器件，并且所述集电极层还包括交替设置在所述缓冲层与所述第二表面之间的第一导电类型和第二导电类型。
19.根据权利要求17所述的功率半导体器件，其中第一导电类型的增强层设置在所述漂移层与所述第一基极层之间，将所述漂移层与所述第一基极层分开，并且其中所述增强层的掺杂浓度大于所述漂移层的掺杂浓度。
20.根据前述权利要求中任一项所述的功率半导体器件，其中所述功率半导体具有条带布局设计或蜂窝布局设计。
21.根据前述权利要求中任一项所述的功率半导体器件，其中至少所述漂移层由宽带隙材料形成。
22.一种功率半导体器件，包括多个晶体管单元，具有根据前述权利要求中任一项所述的至少一个单元。
23.一种半导体模块封装，包括根据权利要求1至22中任一项所述的一个或多个功率半导体器件。
24.一种电力转换装置，用于将输入电压转换为所需电压并输出所述所需电压，其中所述所需电压是直流电压或交流电压，其中所述电力转换装置包括多个根据权利要求1至23中任一项所述的功率半导体器件或模块。
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