KR20200023197A - 적층 세라믹 전자 부품, 적층 세라믹 전자 부품 실장 기판 및 적층 세라믹 전자 부품 포장체, 및 적층 세라믹 전자 부품의 제조 방법 - Google Patents
적층 세라믹 전자 부품, 적층 세라믹 전자 부품 실장 기판 및 적층 세라믹 전자 부품 포장체, 및 적층 세라믹 전자 부품의 제조 방법 Download PDFInfo
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- 239000000919 ceramic Substances 0.000 title claims abstract description 263
- 238000004519 manufacturing process Methods 0.000 title claims description 18
- 239000000758 substrate Substances 0.000 title description 17
- 238000004806 packaging method and process Methods 0.000 title 1
- 238000000034 method Methods 0.000 claims description 23
- 230000015572 biosynthetic process Effects 0.000 claims description 19
- 239000002994 raw material Substances 0.000 claims description 12
- 238000007789 sealing Methods 0.000 claims description 9
- 239000003985 ceramic capacitor Substances 0.000 description 98
- 238000001179 sorption measurement Methods 0.000 description 24
- 230000000052 comparative effect Effects 0.000 description 23
- 238000005520 cutting process Methods 0.000 description 14
- 239000007772 electrode material Substances 0.000 description 6
- 238000010304 firing Methods 0.000 description 6
- 239000000463 material Substances 0.000 description 6
- PXHVJJICTQNCMI-UHFFFAOYSA-N Nickel Chemical compound [Ni] PXHVJJICTQNCMI-UHFFFAOYSA-N 0.000 description 5
- 238000003475 lamination Methods 0.000 description 5
- 229910000679 solder Inorganic materials 0.000 description 4
- KDLHZDBZIXYQEI-UHFFFAOYSA-N Palladium Chemical compound [Pd] KDLHZDBZIXYQEI-UHFFFAOYSA-N 0.000 description 3
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 description 3
- 239000011575 calcium Substances 0.000 description 3
- 238000010586 diagram Methods 0.000 description 3
- 239000010936 titanium Substances 0.000 description 3
- OYPRJOBELJOOCE-UHFFFAOYSA-N Calcium Chemical compound [Ca] OYPRJOBELJOOCE-UHFFFAOYSA-N 0.000 description 2
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 2
- 239000011230 binding agent Substances 0.000 description 2
- 229910052791 calcium Inorganic materials 0.000 description 2
- 238000000576 coating method Methods 0.000 description 2
- 239000010949 copper Substances 0.000 description 2
- 238000002788 crimping Methods 0.000 description 2
- 230000002950 deficient Effects 0.000 description 2
- 230000005484 gravity Effects 0.000 description 2
- 238000007646 gravure printing Methods 0.000 description 2
- 229910052759 nickel Inorganic materials 0.000 description 2
- 229910052760 oxygen Inorganic materials 0.000 description 2
- 239000001301 oxygen Substances 0.000 description 2
- 230000002093 peripheral effect Effects 0.000 description 2
- 238000007650 screen-printing Methods 0.000 description 2
- 229910052719 titanium Inorganic materials 0.000 description 2
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 1
- 240000006829 Ficus sundaica Species 0.000 description 1
- FYYHWMGAXLPEAU-UHFFFAOYSA-N Magnesium Chemical compound [Mg] FYYHWMGAXLPEAU-UHFFFAOYSA-N 0.000 description 1
- BQCADISMDOOEFD-UHFFFAOYSA-N Silver Chemical compound [Ag] BQCADISMDOOEFD-UHFFFAOYSA-N 0.000 description 1
- 229910002367 SrTiO Inorganic materials 0.000 description 1
- GWEVSGVZZGPLCZ-UHFFFAOYSA-N Titan oxide Chemical compound O=[Ti]=O GWEVSGVZZGPLCZ-UHFFFAOYSA-N 0.000 description 1
- JTCFNJXQEFODHE-UHFFFAOYSA-N [Ca].[Ti] Chemical compound [Ca].[Ti] JTCFNJXQEFODHE-UHFFFAOYSA-N 0.000 description 1
- 230000004308 accommodation Effects 0.000 description 1
- 229910052788 barium Inorganic materials 0.000 description 1
- DSAJWYNOEDNPEQ-UHFFFAOYSA-N barium atom Chemical compound [Ba] DSAJWYNOEDNPEQ-UHFFFAOYSA-N 0.000 description 1
- 229910002113 barium titanate Inorganic materials 0.000 description 1
- JRPBQTZRNDNNOP-UHFFFAOYSA-N barium titanate Chemical compound [Ba+2].[Ba+2].[O-][Ti]([O-])([O-])[O-] JRPBQTZRNDNNOP-UHFFFAOYSA-N 0.000 description 1
- DQBAOWPVHRWLJC-UHFFFAOYSA-N barium(2+);dioxido(oxo)zirconium Chemical compound [Ba+2].[O-][Zr]([O-])=O DQBAOWPVHRWLJC-UHFFFAOYSA-N 0.000 description 1
- 239000011248 coating agent Substances 0.000 description 1
- 239000004020 conductor Substances 0.000 description 1
- 229910052802 copper Inorganic materials 0.000 description 1
- 239000006071 cream Substances 0.000 description 1
- 238000009713 electroplating Methods 0.000 description 1
- 238000011156 evaluation Methods 0.000 description 1
- -1 for example Substances 0.000 description 1
- 230000002706 hydrostatic effect Effects 0.000 description 1
- 238000005304 joining Methods 0.000 description 1
- 238000010030 laminating Methods 0.000 description 1
- 229910052749 magnesium Inorganic materials 0.000 description 1
- 239000011777 magnesium Substances 0.000 description 1
- 239000000203 mixture Substances 0.000 description 1
- 229910052763 palladium Inorganic materials 0.000 description 1
- 239000002245 particle Substances 0.000 description 1
- 238000007747 plating Methods 0.000 description 1
- 238000005498 polishing Methods 0.000 description 1
- 239000000843 powder Substances 0.000 description 1
- 238000003825 pressing Methods 0.000 description 1
- 230000001105 regulatory effect Effects 0.000 description 1
- 229910052709 silver Inorganic materials 0.000 description 1
- 239000004332 silver Substances 0.000 description 1
- 238000005476 soldering Methods 0.000 description 1
- RGZQGGVFIISIHZ-UHFFFAOYSA-N strontium titanium Chemical compound [Ti].[Sr] RGZQGGVFIISIHZ-UHFFFAOYSA-N 0.000 description 1
- 229920003002 synthetic resin Polymers 0.000 description 1
- 239000000057 synthetic resin Substances 0.000 description 1
- 229910052726 zirconium Inorganic materials 0.000 description 1
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01G—CAPACITORS; CAPACITORS, RECTIFIERS, DETECTORS, SWITCHING DEVICES, LIGHT-SENSITIVE OR TEMPERATURE-SENSITIVE DEVICES OF THE ELECTROLYTIC TYPE
- H01G4/00—Fixed capacitors; Processes of their manufacture
- H01G4/30—Stacked capacitors
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- H01G—CAPACITORS; CAPACITORS, RECTIFIERS, DETECTORS, SWITCHING DEVICES, LIGHT-SENSITIVE OR TEMPERATURE-SENSITIVE DEVICES OF THE ELECTROLYTIC TYPE
- H01G4/00—Fixed capacitors; Processes of their manufacture
- H01G4/30—Stacked capacitors
- H01G4/302—Stacked capacitors obtained by injection of metal in cavities formed in a ceramic body
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- H01G—CAPACITORS; CAPACITORS, RECTIFIERS, DETECTORS, SWITCHING DEVICES, LIGHT-SENSITIVE OR TEMPERATURE-SENSITIVE DEVICES OF THE ELECTROLYTIC TYPE
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- H01G—CAPACITORS; CAPACITORS, RECTIFIERS, DETECTORS, SWITCHING DEVICES, LIGHT-SENSITIVE OR TEMPERATURE-SENSITIVE DEVICES OF THE ELECTROLYTIC TYPE
- H01G2/00—Details of capacitors not covered by a single one of groups H01G4/00-H01G11/00
- H01G2/02—Mountings
- H01G2/06—Mountings specially adapted for mounting on a printed-circuit support
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- H01G—CAPACITORS; CAPACITORS, RECTIFIERS, DETECTORS, SWITCHING DEVICES, LIGHT-SENSITIVE OR TEMPERATURE-SENSITIVE DEVICES OF THE ELECTROLYTIC TYPE
- H01G4/00—Fixed capacitors; Processes of their manufacture
- H01G4/002—Details
- H01G4/005—Electrodes
- H01G4/012—Form of non-self-supporting electrodes
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- H01G—CAPACITORS; CAPACITORS, RECTIFIERS, DETECTORS, SWITCHING DEVICES, LIGHT-SENSITIVE OR TEMPERATURE-SENSITIVE DEVICES OF THE ELECTROLYTIC TYPE
- H01G4/00—Fixed capacitors; Processes of their manufacture
- H01G4/002—Details
- H01G4/018—Dielectrics
- H01G4/06—Solid dielectrics
- H01G4/08—Inorganic dielectrics
- H01G4/12—Ceramic dielectrics
- H01G4/1209—Ceramic dielectrics characterised by the ceramic dielectric material
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- H01G—CAPACITORS; CAPACITORS, RECTIFIERS, DETECTORS, SWITCHING DEVICES, LIGHT-SENSITIVE OR TEMPERATURE-SENSITIVE DEVICES OF THE ELECTROLYTIC TYPE
- H01G4/00—Fixed capacitors; Processes of their manufacture
- H01G4/002—Details
- H01G4/228—Terminals
- H01G4/232—Terminals electrically connecting two or more layers of a stacked or rolled capacitor
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- H01G—CAPACITORS; CAPACITORS, RECTIFIERS, DETECTORS, SWITCHING DEVICES, LIGHT-SENSITIVE OR TEMPERATURE-SENSITIVE DEVICES OF THE ELECTROLYTIC TYPE
- H01G4/00—Fixed capacitors; Processes of their manufacture
- H01G4/002—Details
- H01G4/228—Terminals
- H01G4/248—Terminals the terminals embracing or surrounding the capacitive element, e.g. caps
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- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K1/00—Printed circuits
- H05K1/18—Printed circuits structurally associated with non-printed electric components
- H05K1/181—Printed circuits structurally associated with non-printed electric components associated with surface mounted components
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- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K3/00—Apparatus or processes for manufacturing printed circuits
- H05K3/30—Assembling printed circuits with electric components, e.g. with resistor
- H05K3/32—Assembling printed circuits with electric components, e.g. with resistor electrically connecting electric components or wires to printed circuits
- H05K3/34—Assembling printed circuits with electric components, e.g. with resistor electrically connecting electric components or wires to printed circuits by soldering
- H05K3/341—Surface mounted components
- H05K3/3431—Leadless components
- H05K3/3442—Leadless components having edge contacts, e.g. leadless chip capacitors, chip carriers
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- H01G4/00—Fixed capacitors; Processes of their manufacture
- H01G4/002—Details
- H01G4/018—Dielectrics
- H01G4/06—Solid dielectrics
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- H01G4/12—Ceramic dielectrics
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- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
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- Chemical & Material Sciences (AREA)
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- Fixed Capacitors And Capacitor Manufacturing Machines (AREA)
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Abstract
회로 기판 내에 차지하는 실장 면적을 증대시키지 않고 전기적 특성을 향상시키는 것이 가능한 적층 세라믹 전자 부품 등을 제공한다. 본 개시의 일 형태에 따른 적층 세라믹 전자 부품은, 세라믹 미가공체와, 한 쌍의 외부 전극을 구비한다. 상기 세라믹 미가공체는, 제1 방향으로 적층된 복수의 내부 전극과, 상기 제1 방향을 향한 평탄 영역을 포함하는 한 쌍의 주면을 갖는다. 상기 한 쌍의 외부 전극은, 상기 복수의 내부 전극에 접속되며, 상기 제1 방향에 직교하는 제2 방향으로 서로 대향한다. 상기 세라믹 미가공체의 상기 제1 방향의 치수는, 상기 제1 방향 및 상기 제2 방향에 직교하는 제3 방향의 치수의 1.1배 이상 1.6배 이하이다. 상기 평탄 영역은, 상기 한 쌍의 주면의 적어도 한쪽의 상기 제2 방향의 중앙부와 적어도 다른 쪽의 상기 제3 방향의 중앙부에 형성된다.
Description
본 개시는, 적층 세라믹 콘덴서 등의 적층 세라믹 전자 부품, 그것이 실장된 적층 세라믹 전자 부품 실장 기판 및 적층 세라믹 전자 부품 포장체, 및 적층 세라믹 전자 부품의 제조 방법에 관한 것이다.
종래부터 세라믹 미가공체 내에 복수의 내부 전극이 적층된, 적층 세라믹 콘덴서 등의 적층 세라믹 전자 부품이 알려져 있다. 적층 세라믹 전자 부품은, 휴대 정보 단말기, 그 밖의 전자 기기의 회로 기판에 실장되어 폭넓게 사용되고 있다.
특허문헌 1에는, 복수의 도체층 및 복수의 세라믹 유전체층이 교대로 적층된 적층부를 내부에 포함하는 미가공체의 두께가, 길이 방향의 중앙부에 있어서 최대가 되고 또한 길이 방향의 양단부에 있어서 최소가 되도록, 및 폭 방향의 중앙부에 있어서 최대가 되고 또한 폭 방향의 양단부에 있어서 최소가 되도록, 2개의 주면이 외측을 향해 팽출된 형상으로 구성된 적층 세라믹 콘덴서가 기재되어 있다.
근년, 휴대 정보 단말기 등의 전자 기기의 소형화가 진행되고, 회로 기판 위에서의 세라믹 전자 부품의 실장 면적은 제한되어 있다. 그 한편, 적층 세라믹 콘덴서의 고용량화 등, 적층 세라믹 전자 부품의 전기적 특성의 향상이 요구되고 있다.
이상과 같은 사정을 감안하여, 본 개시의 목적은, 회로 기판 내에 차지하는 실장 면적을 증대시키지 않고 전기적 특성을 향상시키는 것이 가능한 적층 세라믹 전자 부품, 적층 세라믹 전자 부품 실장 기판 및 적층 세라믹 전자 부품 포장체, 및 적층 세라믹 전자 부품의 제조 방법을 제공하는 데 있다.
상기 목적을 달성하기 위해서, 본 개시의 일 형태에 따른 적층 세라믹 전자 부품은, 세라믹 미가공체와, 한 쌍의 외부 전극을 구비한다.
상기 세라믹 미가공체는, 제1 방향으로 적층된 복수의 내부 전극과, 상기 제1 방향을 향한 제1 평탄 영역을 포함하는 제1 주면과, 상기 제1 평탄 영역과는 반대측의 상기 제1 방향을 향한 제2 평탄 영역을 포함하는 제2 주면을 갖는다.
상기 한 쌍의 외부 전극은, 상기 복수의 내부 전극에 접속되고, 상기 제1 방향에 직교하는 제2 방향으로 서로 대향한다.
상기 세라믹 미가공체의 상기 제1 방향의 치수는, 상기 제1 방향 및 상기 제2 방향에 직교하는 제3 방향의 치수의 1.1배 이상 1.6배 이하이다.
상기 제1 평탄 영역은, 상기 제1 주면의 상기 제2 방향 중앙부에 형성된다.
상기 제2 평탄 영역은, 상기 제2 주면의 상기 제3 방향 중앙부에 형성된다.
이 구성에 의해, 상기 세라믹 미가공체를 주면의 면적을 유지한 채 높이를 크게 하여 구성할 수 있어, 내부 전극의 적층수를 증가시킬 수 있다. 따라서, 회로 기판 내에 차지하는 실장 면적을 증대시키지 않고, 전기적 특성을 향상시키는 것이 가능한 적층 세라믹 전자 부품을 실현할 수 있다.
또한, 상기 세라믹 미가공체는, 제1 주면의 제2 방향의 중앙부에 제1 평탄 영역이 형성된다. 이에 의해, 실장 시에 적층 세라믹 전자 부품을 이동 탑재하기 위한 흡착 노즐이 제1 평탄 영역에 밀착되어, 제1 평탄 영역을 안정적으로 보유 지지할 수 있다. 따라서, 적층 세라믹 전자 부품에 있어서의 실장 시의 문제를 방지할 수 있다. 또한, 상기 세라믹 미가공체는, 제2 주면의 제3 방향의 중앙부에 제2 평탄 영역이 형성된다. 이에 의해, 회로 기판 위로의 적층 세라믹 전자 부품의 배치 시 및 납땜 공정에 있어서, 적층 세라믹 전자 부품의 기울기를 억제할 수 있다. 이 때문에, 적층 세라믹 전자 부품과 다른 전자 부품을 고밀도로 실장하는 것이 가능해진다.
상기 제1 평탄 영역의 상기 제3 방향의 치수는, 상기 세라믹 미가공체의 상기 제3 방향의 치수의 80％ 이상 100％ 미만이어도 된다.
또한, 상기 제2 평탄 영역의 상기 제2 방향의 치수는, 상기 세라믹 미가공체의 상기 제2 방향의 치수의 80％ 이상 100％ 미만이어도 된다.
이에 의해, 적층 세라믹 전자 부품에 있어서의 실장 시의 흡착 안정성 및 회로 기판 위에서의 자세의 안정성을 더욱 높여, 문제점을 보다 확실하게 방지할 수 있다.
본 개시의 다른 형태에 따른 적층 세라믹 전자 부품 실장 기판은, 회로 기판과, 적층 세라믹 전자 부품을 구비한다.
상기 적층 세라믹 전자 부품은, 세라믹 미가공체와, 한 쌍의 외부 전극을 갖고, 상기 한 쌍의 외부 전극을 통해 상기 회로 기판에 실장된다.
상기 세라믹 미가공체는, 상기 제1 방향을 향한 제1 평탄 영역을 포함하는 제1 주면과, 상기 제1 평탄 영역과는 반대측의 상기 제1 방향을 향한 제2 평탄 영역을 포함하는 제2 주면을 갖는다.
상기 한 쌍의 외부 전극은, 상기 복수의 내부 전극에 접속되고, 상기 제1 방향에 직교하는 제2 방향으로 서로 대향한다.
상기 세라믹 미가공체의 상기 제1 방향의 치수는, 상기 제1 방향 및 상기 제2 방향에 직교하는 제3 방향의 치수의 1.1배 이상 1.6배 이하이다.
상기 제1 평탄 영역은, 상기 제1 주면의 상기 제2 방향 중앙부에 형성된다.
상기 제2 평탄 영역은, 상기 제2 주면의 상기 제3 방향 중앙부에 형성된다.
상기 적층 세라믹 전자 부품은, 상기 제2 평탄 영역이 상기 회로 기판과 상기 제1 방향으로 대향하고, 상기 제1 평탄 영역이 상기 제1 방향 상방을 향하도록 상기 회로 기판에 실장된다.
또한, 상기 적층 세라믹 전자 부품 실장 기판은,
상기 세라믹 미가공체와, 상기 한 쌍의 외부 전극을 각각 갖는 복수의 적층 세라믹 전자 부품을 더 구비해도 된다.
이 경우, 상기 복수의 적층 세라믹 전자 부품은, 상기 제3 방향을 따라서, 상기 세라믹 미가공체의 상기 제3 방향의 치수의 30％ 이하의 간격을 두고 상기 회로 기판에 실장된다.
상기 구성의 적층 세라믹 전자 부품에서는, 제1 주면 및 제2 주면의 각각에 평탄 영역을 갖기 때문에, 실장 시의 자세의 안정성을 높일 수 있다. 이에 의해, 복수의 적층 세라믹 전자 부품을 회로 기판 위에 고밀도로 실장할 수 있다.
상기 적층 세라믹 전자 부품은, 상기 제2 방향의 중앙부에 형성된 제1 평탄 영역이 흡착 노즐에 의해 제1 방향에 흡착된 상태에서 회로 기판 위에 적재된다. 이 때문에, 상기 적층 세라믹 전자 부품 실장 기판에서는, 상기 제2 방향의 중앙부에 형성된 제1 평탄 영역이 상기 제1 방향 상방을 향하고, 상기 제3 방향 중앙부의 제2 평탄 영역이 상기 제1 방향 하방을 향하도록 적층 세라믹 전자 부품이 상기 회로 기판에 실장된다.
본 개시의 또 다른 형태에 따른 적층 세라믹 전자 부품 포장체는, 적층 세라믹 전자 부품과, 수용부와, 밀봉부를 구비한다.
상기 적층 세라믹 전자 부품은, 세라믹 미가공체와, 한 쌍의 외부 전극을 갖고, 상기 한 쌍의 외부 전극을 통해 상기 회로 기판에 실장된다.
상기 세라믹 미가공체는, 제1 방향으로 적층된 복수의 내부 전극과, 상기 제1 방향을 향한 제1 평탄 영역을 포함하는 제1 주면과, 상기 제1 평탄 영역과는 반대측의 상기 제1 방향을 향한 제2 평탄 영역을 포함하는 제2 주면을 갖는다.
상기 한 쌍의 외부 전극은, 상기 복수의 내부 전극에 접속되고, 상기 제1 방향에 직교하는 제2 방향으로 서로 대향한다.
상기 세라믹 미가공체의 상기 제1 방향의 치수는, 상기 제1 방향 및 상기 제2 방향에 직교하는 제3 방향의 치수의 1.1배 이상 1.6배 이하이다.
상기 제1 평탄 영역은, 상기 제1 주면의 상기 제2 방향 중앙부에 형성된다.
상기 제2 평탄 영역은, 상기 제2 주면의 상기 제3 방향 중앙부에 형성된다.
상기 수용부는, 상기 적층 세라믹 전자 부품을 수용하고, 또한 취출구가 형성된 오목부를 갖는다.
상기 밀봉부는, 상기 오목부의 상기 취출구를 덮는다.
상기 적층 세라믹 전자 부품은, 상기 제1 평탄 영역을 상기 취출구측을 향해서 상기 오목부에 수용된다.
이 구성에 의해, 밀봉부가 박리되면 취출구로부터 제1 평탄 영역이 노출되게 된다. 따라서, 적층 세라믹 전자 부품의 자세를 바꾸지 않고, 상기 흡착 노즐을 제1 평탄 영역에 밀착시킬 수 있어, 실장을 원활하게 행할 수 있다.
본 개시의 또 다른 형태에 따른 적층 세라믹 전자 부품의 제조 방법은,
미소성의 세라믹 시트 위에 소정 두께의 내부 전극 패턴을 형성하는 공정을 포함한다.
상기 세라믹 시트에 있어서의 상기 내부 전극 패턴의 주위의 비전극 형성 영역 위에, 상기 비전극 형성 영역에 면하는 상기 소정 두께의 공간부의 75％ 이상 100％ 미만을 차지하도록 유전체 패턴이 형성된다.
상기 내부 전극 패턴과 상기 유전체 패턴이 형성된 상기 세라믹 시트를 제1 방향으로 적층함으로써, 상기 제1 방향으로 적층된 복수의 내부 전극을 갖고, 상기 제1 방향의 치수가, 상기 제1 방향에 직교하는 제2 방향의 치수의 1.1배 이상 1.6배 이하인 세라믹 미가공체가 형성된다.
상기 복수의 내부 전극에 접속되고, 상기 제1 방향 및 상기 제2 방향에 직교하는 제3 방향으로 서로 대향하는 한 쌍의 외부 전극이 형성된다.
이에 의해, 각 세라믹 시트 위에 내부 전극 패턴뿐만 아니라, 유전체 패턴도 형성된다. 유전체 패턴을 상기 공간부의 75％ 이상을 차지하도록 형성함으로써, 적층된 세라믹 시트가 내부 전극 패턴과 유전체 패턴의 간극으로 밀려 들어가는 것을 방지할 수 있다. 이에 의해, 다수의 세라믹 시트를 적층한 세라믹 미가공체에 있어서도, 영역마다의 높이 치수의 변동을 억제하여, 제1 주면 및 제2 주면 각각에 평탄 영역을 형성할 수 있다. 또한, 유전체 패턴을 상기 공간부의 100％ 미만으로 함으로써, 내부 전극 패턴에 대해서 유전체 패턴이 조금 어긋난 경우에, 유전체 패턴이 내부 전극 패턴 위에 겹쳐버리는 것을 방지할 수 있다. 이에 의해서도, 세라믹 미가공체에 있어서의 높이 치수의 변동을 억제하여, 상기 평탄 영역을 형성할 수 있다.
이상과 같이, 본 개시에 의하면, 회로 기판 내에 차지하는 실장 면적을 증대시키지 않고 전기적 특성을 향상시키는 것이 가능한 적층 세라믹 전자 부품, 적층 세라믹 전자 부품 실장 기판 및 적층 세라믹 전자 부품 포장체, 및 적층 세라믹 전자 부품의 제조 방법을 제공할 수 있다.
도 1은, 본 개시의 일 실시 형태에 따른 적층 세라믹 콘덴서의 사시도이다.
도 2는, 상기 적층 세라믹 콘덴서의 도 1의 A-A'선을 따른 단면도이다.
도 3은, 상기 적층 세라믹 콘덴서의 도 1의 B-B'선을 따른 단면도이다.
도 4는, 상기 적층 세라믹 콘덴서의 단면의 미세 조직을 나타내는 도면이다.
도 5는, 도 3의 부분 확대도이다.
도 6은, 도 2의 부분 확대도이다.
도 7은, 상기 적층 세라믹 콘덴서의 제조 방법을 나타내는 흐름도이다.
도 8은, 상기 적층 세라믹 콘덴서의 제조 과정을 나타내는 평면도이다.
도 9는, 도 8의 A의 C-C'선을 따른 부분 단면도이다.
도 10은, 도 9와 마찬가지의 부분 단면도이며, 도 7의 스텝 S02를 설명하는 도면이다.
도 11은, 상기 적층 세라믹 콘덴서의 제조 과정을 나타내는 사시도이다.
도 12는, 상기 적층 세라믹 콘덴서의 제조 과정을 나타내는 사시도이다.
도 13은, 본 개시의 일 실시 형태에 따른 적층 세라믹 콘덴서 포장체의 평면도이다.
도 14는, 상기 포장체의 도 13의 D-D'선을 따른 단면도이다.
도 15는, 상기 적층 세라믹 콘덴서의 실장 공정을 나타내는 모식적인 단면도이다.
도 16은, 본 개시의 일 실시 형태에 따른 적층 세라믹 콘덴서 실장 기판의 단면도이다.
도 17은, 상기 적층 세라믹 콘덴서 실장 기판의 측면도이다.
도 18은, 상기 실시 형태의 비교예에 따른 적층 세라믹 콘덴서 실장 기판의 측면도이다.
도 19는, 복수의 적층 세라믹 콘덴서를 구비한 적층 세라믹 콘덴서 실장 기판의 구성예를 나타내는 도면이다.
도 2는, 상기 적층 세라믹 콘덴서의 도 1의 A-A'선을 따른 단면도이다.
도 3은, 상기 적층 세라믹 콘덴서의 도 1의 B-B'선을 따른 단면도이다.
도 4는, 상기 적층 세라믹 콘덴서의 단면의 미세 조직을 나타내는 도면이다.
도 5는, 도 3의 부분 확대도이다.
도 6은, 도 2의 부분 확대도이다.
도 7은, 상기 적층 세라믹 콘덴서의 제조 방법을 나타내는 흐름도이다.
도 8은, 상기 적층 세라믹 콘덴서의 제조 과정을 나타내는 평면도이다.
도 9는, 도 8의 A의 C-C'선을 따른 부분 단면도이다.
도 10은, 도 9와 마찬가지의 부분 단면도이며, 도 7의 스텝 S02를 설명하는 도면이다.
도 11은, 상기 적층 세라믹 콘덴서의 제조 과정을 나타내는 사시도이다.
도 12는, 상기 적층 세라믹 콘덴서의 제조 과정을 나타내는 사시도이다.
도 13은, 본 개시의 일 실시 형태에 따른 적층 세라믹 콘덴서 포장체의 평면도이다.
도 14는, 상기 포장체의 도 13의 D-D'선을 따른 단면도이다.
도 15는, 상기 적층 세라믹 콘덴서의 실장 공정을 나타내는 모식적인 단면도이다.
도 16은, 본 개시의 일 실시 형태에 따른 적층 세라믹 콘덴서 실장 기판의 단면도이다.
도 17은, 상기 적층 세라믹 콘덴서 실장 기판의 측면도이다.
도 18은, 상기 실시 형태의 비교예에 따른 적층 세라믹 콘덴서 실장 기판의 측면도이다.
도 19는, 복수의 적층 세라믹 콘덴서를 구비한 적층 세라믹 콘덴서 실장 기판의 구성예를 나타내는 도면이다.
이하, 도면을 참조하면서, 본 개시의 실시 형태를 설명한다.
도면에는, 서로 직교하는 X축, Y축 및 Z축이 적절히 도시되어 있다. X축, Y축 및 Z축은 전체 도면에 있어서 공통이다.
1. 적층 세라믹 콘덴서(10)의 기본 구성
도 1 내지 도 3은, 본 개시의 일 실시 형태에 따른 적층 세라믹 콘덴서(10)를 나타내는 도면이다. 도 1은, 적층 세라믹 콘덴서(10)의 사시도이다. 도 2는, 적층 세라믹 콘덴서(10)의 도 1의 A-A'선을 따른 단면도이다. 도 3은, 적층 세라믹 콘덴서(10)의 도 1의 B-B'선을 따른 단면도이다.
적층 세라믹 콘덴서(10)는, 세라믹 미가공체(11)와, 제1 외부 전극(14)과, 제2 외부 전극(15)을 구비한다.
세라믹 미가공체(11)는, 전형적으로는, X축 방향을 향한 2개의 단부면(11a, 11b)과, Y축 방향을 향한 2개의 측면(11c, 11d)과, Z축 방향을 향한 2개의 주면(11e, 11f)을 갖는다. 세라믹 미가공체(11)의 각 면을 접속하는 모서리부는 모따기되어 있다.
또한, 세라믹 미가공체(11)의 형상은, 상기한 것으로 한정되지 않는다. 즉, 세라믹 미가공체(11)는, 도 1 내지 도 3에 도시한 바와 같은 직육면체 형상이 아니어도 된다.
외부 전극(14, 15)은, X축 방향으로 서로 대향하고, 세라믹 미가공체(11)의 양 단부면(11a, 11b)을 덮도록 구성된다. 외부 전극(14, 15)은, 양 단부면(11a, 11b)에 접속하는 4개의 면(2개의 주면(11e, 11f) 및 2개의 측면(11c, 11d))으로 연장 돌출되어 있다. 이에 의해, 외부 전극(14, 15)의 어느 것에서도, X-Z 평면에 평행한 단면 및 X-Y 평면에 평행한 단면의 형상이 U자 형상으로 되어 있다.
세라믹 미가공체(11)는, 적층부(16)와, 커버부(17)를 갖는다. 적층부(16)는, 내부 전극(12, 13)이 세라믹층(18)을 통해 Z축 방향으로 교대로 적층된 구성을 갖는다. 커버부(17)는, 적층부(16)의 Z축 방향 상하면을 각각 덮고 있다.
내부 전극(12, 13)은, 세라믹층(18)을 통해 Z축 방향으로 교대로 적층되어 있다. 제1 내부 전극(12)은, 단부면(11a)으로 인출됨으로써 제1 외부 전극(14)에 접속되고, 제2 외부 전극(15)으로부터 이격되어 있다. 제2 내부 전극(13)은, 단부면(11b)으로 인출됨으로써 제2 외부 전극(15)에 접속되고, 제1 외부 전극(14)으로부터 이격되어 있다.
또한, 내부 전극(12, 13)은, 측면(11c, 11d)으로는 인출되지 않는다. 이 때문에, 적층부(16)의 측면(11c, 11d)측에는, 유전체 세라믹스로 이루어지는 사이드 마진이 형성되어 있다.
내부 전극(12, 13)은, 전형적으로는 니켈(Ni)을 주성분으로 하여 구성되고, 적층 세라믹 콘덴서(10)의 내부 전극으로서 기능한다. 또한, 내부 전극(12, 13)은, 니켈 이외에, 구리(Cu), 은(Ag), 팔라듐(Pd) 중 적어도 하나를 주성분으로 하고 있어도 된다.
세라믹층(18)은, 내부 전극(12, 13) 사이에 배치되고, 유전체 세라믹스에 의해 형성되어 있다. 세라믹층(18)은, 적층부(16)에 있어서의 용량을 크게 하기 위해서, 고유전율의 유전체 세라믹스로 형성된다.
상기 고유전율의 유전체 세라믹스로서, 티타늄산바륨(BaTiO3)계 재료의 다결정체, 즉 바륨(Ba) 및 티타늄(Ti)을 포함하는 페로브스카이트 구조의 다결정체가 사용된다. 이에 의해, 대용량의 적층 세라믹 콘덴서(10)가 얻어진다.
또한, 세라믹층(18)은, 티타늄산스트론튬(SrTiO3)계, 티타늄산칼슘(CaTiO3)계, 티타늄산마그네슘(MgTiO3)계, 지르콘산칼슘(CaZrO3)계, 티타늄산지르콘산칼슘(Ca(Zr, Ti)O3)계, 지르콘산바륨(BaZrO3)계, 산화티타늄(TiO2)계 등으로 형성되어도 된다.
커버부(17)도, 유전체 세라믹스에 의해 형성되어 있다. 커버부(17)를 형성하는 재료는, 절연성 세라믹스여도 되지만, 세라믹층(18)과 마찬가지의 유전체 세라믹스를 사용함으로써 세라믹 미가공체(11)에 있어서의 내부 응력이 억제된다.
상기 구성에 의해, 적층 세라믹 콘덴서(10)에서는, 제1 외부 전극(14)과 제2 외부 전극(15)의 사이에 전압이 인가되면, 제1 내부 전극(12)과 제2 내부 전극(13) 사이의 복수의 세라믹층(18)에 전압이 가해진다. 이에 의해, 적층 세라믹 콘덴서(10)에서는, 제1 외부 전극(14)과 제2 외부 전극(15) 사이의 전압에 따른 전하가 축적된다.
또한, 본 실시 형태에 따른 적층 세라믹 콘덴서(10)의 기본 구성은, 도 1 내지 도 3에 도시한 구성으로 한정되지 않고, 적절히 변경 가능하다.
2. 세라믹 미가공체의 상세한 구성
도 3에 도시한 바와 같이, 세라믹 미가공체(11)는, Z축 방향의 높이 치수 T가, Y축 방향의 폭 치수 W의 1.1배 이상 1.6배 이하임을 특징으로 한다. 이에 의해, 세라믹 미가공체(11)에 있어서의 X-Y 평면의 단면적을 증가시키지 않고, 내부 전극(12, 13)의 적층수를 증가시켜 적층 세라믹 콘덴서(10)의 용량을 증가시킬 수 있다.
여기서, 세라믹 미가공체(11)의 높이 치수 T는, 적층 세라믹 콘덴서(10)의 X축 방향 중앙부에서 절단한 Y-Z 단면(도 3 참조)에 있어서, 세라믹 미가공체(11)의 Y축 방향 중앙부의 Z축 방향을 따른 치수를 의미한다. 높이 치수 T는, 본 실시 형태에 있어서, 폭 치수 W 및 후술하는 길이 치수 L의 관계로 규정할 수 있다.
세라믹 미가공체(11)의 폭 치수 W는, 적층 세라믹 콘덴서(10)의 X축 방향 중앙부에서 절단한 Y-Z 단면(도 3 참조)에 있어서, 세라믹 미가공체(11)의 Z축 방향 중앙부의 Y축 방향을 따른 치수를 의미한다. 폭 치수 W는 특별히 한정되지 않으며, 예를 들어 0.10㎜ 이상 1.50㎜ 이하로 할 수 있다.
세라믹 미가공체(11)의 길이 치수 L은, 높이 치수 T의 1.0배보다 크고 1.5배 이하여도 된다. 이에 의해, 적층 세라믹 콘덴서(10)의 실장 면적을 증대시키지 않고 높이 치수 T를 확대해서 용량을 늘릴 수 있음과 함께, 후술하는 제조 시나 실장 시의 핸들링을 원활하게 행할 수 있다.
세라믹 미가공체(11)의 길이 치수 L은, 적층 세라믹 콘덴서(10)의 Y축 방향 중앙부에서 절단한 X-Z 단면(도 2 참조)에 있어서, 세라믹 미가공체(11)의 Z축 방향 중앙부의 X축 방향을 따른 치수를 의미한다. 길이 치수 L은 특별히 한정되지 않으며, 예를 들어 0.20㎜ 이상 2.00㎜ 이하로 할 수 있다.
내부 전극(12, 13)의 층수를 더욱 증가시켜 적층 세라믹 콘덴서(10)의 용량을 보다 크게 하기 위해서, 커버부(17)의 두께를 얇게 해도 된다. 일례로서, 커버부(17)의 Z축 방향의 치수(두께)는, 15㎛ 이하여도 된다.
적층 세라믹 콘덴서(10)의 용량을 더욱 크게 하기 위해서, 내부 전극(12, 13) 사이의 세라믹층(18)의 두께를 얇게 해도 된다. 예를 들어, 세라믹층(18)의 Z축 방향의 평균 치수(평균 두께)는, 예를 들어 1.0㎛ 이하이고, 또한 0.5㎛ 이하여도 된다.
또한, 세라믹층(18)의 평균 두께는, 세라믹층(18)의 복수 개소에 있어서 측정된 두께의 평균값으로서 구할 수 있다. 세라믹층(18)의 두께를 측정하는 위치나 수는 임의로 결정 가능하다. 이하, 도 4를 참조하면서, 세라믹층(18)의 평균 두께 T의 측정 방법의 일례에 대하여 설명한다.
도 4는, 주사형 전자 현미경에 의해 12.6㎛×8.35㎛의 시야에서 관찰한 세라믹 미가공체(11)의 단면 미세 조직을 나타내는 도면이다. 이 시야 내의 6층의 세라믹층(18)에 대하여, 2㎛의 등간격의 화살표로 나타내어진 5군데의 두께를 측정한다. 그리고, 얻어진 30군데의 두께의 평균값을 평균 두께로 할 수 있다.
이와 같이, 본 실시 형태의 적층 세라믹 콘덴서(10)는, 실장 면적을 증대시키지 않고 높이 치수 T가 확대되어, 내부 전극(12, 13)을 많이 적층할 수 있기 때문에, 대용량을 실현할 수 있다.
한편, 종래는, 실장 시의 취급이 곤란하였기 때문에, 폭 치수 W보다도 높이 치수 T가 큰 적층 세라믹 콘덴서를 실현하는 것이 어려웠다.
그래서, 본 실시 형태의 적층 세라믹 콘덴서(10)에서는, 한쪽의 주면(제1 주면)(11e)이, Z축 방향을 향한 제1 평탄 영역 F1을 갖고, 다른 쪽의 주면(제2 주면) (11f)이 제1 평탄 영역 F1과는 반대측의 Z축 방향을 향한 제2 평탄 영역 F2를 갖는다. 이 구성에 의해, 후술하는 바와 같이, 폭 치수 W보다도 높이 치수 T가 커도 실장 시의 취급성을 높일 수 있다.
제1 평탄 영역 F1은, 주면(11e)의 X축 방향 중앙부에 형성되는 평탄한 영역이다. 제2 평탄 영역 F2는, 주면(11f)의 Y축 방향 중앙부에 형성되는 평탄한 영역이다. 주면(11e, 11f)의 주연부는, 이들 중앙부의 X축 방향 및 Y축 방향 외측에 위치하고, 제1 평탄 영역 F1 및 제2 평탄 영역 F2로부터 연장 돌출되는 곡면으로 구성된다.
도 5는, 도 3의 부분 확대도이다. 상기 도면을 이용하여, 제1 평탄 영역 F1에 대하여 상세히 설명한다.
제1 평탄 영역 F1은, 세라믹 미가공체(11)의 Y-Z 단면에 있어서, 주면(11e)의 Y축 방향 중심점 C를 통과하고 Z축 방향에 직교하는(Y축 방향과 평행한) 제1 가상선 L1과, 제1 가상선 L1에 평행하며 세라믹 미가공체(11)의 높이 치수 T의 1％(T*0.01)의 간격을 갖는 제2 가상선 L2를 규정했을 때, 제2 가상선 L2와 주면(11e)이 교차하는 2점 간의 영역을 의미한다. 여기에서 말하는 「주면(11e)의 Y축 방향 중심점 C」는, 주면(11e)의 Y축 방향을 따른 폭 치수에 있어서의 중심을 의미하는 것으로 한다. 도 5에서는, 주면(11e)의 Y축 방향 중심점 C를 화살표로 나타내고, 가상선 L1, L2를 굵은 일점쇄선으로 나타내고 있다.
제1 평탄 영역 F1을 상기와 같이 규정함으로써, 제1 평탄 영역 F1의 Y축 방향을 따른 폭 치수 Wf는, 제2 가상선 L2와 주면(11e)이 교차하는 2점 간의 Y축 방향을 따른 거리로 된다. 제1 평탄 영역 F1의 폭 치수 Wf는, 세라믹 미가공체(11)의 폭 치수 W의 80％ 이상 100％ 미만으로 할 수 있다. 이에 의해, 제1 평탄 영역 F1의 폭 치수 Wf를 충분히 확보할 수 있어, 실장 시의 취급성을 더욱 높일 수 있다.
도 6은, 도 2의 부분 확대도이다. 상기 도면을 이용하여, 제2 평탄 영역 F2에 대하여 상세히 설명한다.
제2 평탄 영역 F2는, 세라믹 미가공체(11)의 Y축 방향 중앙부의 X-Z 단면에 있어서, 주면(11f)의 X축 방향 중심점 C'를 통과하고 Z축 방향에 직교하는(X축 방향과 평행한) 제3 가상선 L3과, 제3 가상선 L3에 평행하며 세라믹 미가공체(11)의 높이 치수 T의 1％(T*0.01)의 간격을 갖는 제4 가상선 L4를 규정했을 때, 제4 가상선 L4와 주면(11f)이 교차하는 2점 간의 영역을 의미한다. 여기에서 말하는 「주면(11f)의 X축 방향 중심점 C'」는, 주면(11f)의 X축 방향을 따른 길이 치수에 있어서의 중심을 의미하는 것으로 한다. 도 6에서는, 주면(11f)의 X축 방향 중심점 C'를 화살표로 나타내고, 가상선 L3, L4를 굵은 이점쇄선으로 나타내고 있다.
제2 평탄 영역 F2를 상기와 같이 규정함으로써, 제2 평탄 영역 F2의 X축 방향을 따른 길이 치수 Lf는, 제4 가상선 L4와 주면(11f)이 교차하는 2점 간의 X축 방향을 따른 거리로 된다. 제2 평탄 영역 F2의 길이 치수 Lf는, 세라믹 미가공체(11)의 길이 치수 L의 80％ 이상 100％ 미만으로 할 수 있다. 이에 의해, 세라믹 미가공체(11)의 X축 방향 주연부까지 제2 평탄 영역 F2를 연장시킬 수 있어, 외부 전극(14, 15)을 제2 평탄 영역 F2 위에 형성할 수 있다. 따라서, 적층 세라믹 콘덴서(10)의 실장 시의 자세를 안정시켜, 취급성을 더욱 높일 수 있다.
제1 평탄 영역 F1 및 제2 평탄 영역 F2를 갖는 적층 세라믹 콘덴서(10)는, 이하의 제조 방법에 의해 제조할 수 있다.
3. 적층 세라믹 콘덴서(10)의 제조 방법
도 7은, 적층 세라믹 콘덴서(10)의 제조 방법을 나타내는 흐름도이다. 도 8 내지 12는, 적층 세라믹 콘덴서(10)의 제조 과정을 나타내는 도면이다. 이하, 적층 세라믹 콘덴서(10)의 제조 방법에 대하여, 도 7을 따라서, 도 8 내지 12를 적절히 참조하면서 설명한다.
3.1 스텝 S01: 내부 전극 패턴 형성
스텝 S01에서는, 적층부(16)를 형성하기 위한 제1 세라믹 시트(101) 및 제2 세라믹 시트(102) 위에, 내부 전극 패턴(112, 113)을 형성한다.
세라믹 시트(101, 102)는, 유전체 세라믹스를 주성분으로 하는 미소성의 유전체 그린 시트로서 구성된다. 유전체 세라믹스로서는, 예를 들어 입자 직경이 20㎚ 내지 200㎚인 분체를 사용할 수 있다. 세라믹 시트(101, 102)는, 예를 들어 롤 코터나 닥터 블레이드 등을 사용해서 시트 형상으로 성형된다. 세라믹 시트(101, 102)의 두께는 한정되지 않지만, 예를 들어 1.5㎛ 이하가 되도록 조정된다.
도 8은, 세라믹 시트(101, 102)의 평면도이다. 이 단계에서는, 세라믹 시트(101, 102)가, 개편화되지 않은 대형의 시트로서 구성된다. 도 8에는, 적층 세라믹 콘덴서(10)마다 개편화할 때의 절단선 Lx, Ly가 도시되어 있다. 절단선 Lx는 X축에 평행하며, 절단선 Ly는 Y축에 평행하다.
도 8에 도시한 바와 같이, 제1 세라믹 시트(101)에는 제1 내부 전극(12)에 대응하는 미소성의 제1 내부 전극 패턴(112)이 형성되고, 제2 세라믹 시트(102)에는 제2 내부 전극(13)에 대응하는 미소성의 제2 내부 전극 패턴(113)이 형성되어 있다.
내부 전극 패턴(112, 113)은, 임의의 도전성 페이스트를 세라믹 시트(101, 102)에 도포함으로써 형성할 수 있다. 도전성 페이스트의 도포 방법은, 공지된 기술로부터 임의로 선택 가능하다. 예를 들어, 도전성 페이스트의 도포에는, 스크린 인쇄법이나 그라비아 인쇄법을 이용할 수 있다.
제1 세라믹 시트(101) 위의 각 내부 전극 패턴(112)은, 1개의 절단선 Ly1 또는 Ly2를 넘어 X축 방향으로 연장되는 대략 직사각형으로 구성된다. 각 내부 전극 패턴(112)은, 절단선 Ly1, Ly2 및 Lx로 절단됨으로써, 각 적층 세라믹 콘덴서(10)의 제1 내부 전극(12)을 형성한다. 절단선 Ly1 또는 Ly2 위의 내부 전극 패턴(112)은, 단부면(11a)에 노출되는 인출부에 대응한다.
제1 세라믹 시트(101)에서는, 절단선 Ly1을 넘어 연장되는 내부 전극 패턴(112)이 X축 방향을 따라 배치된 제1 열과, 절단선 Ly2를 넘어 연장되는 내부 전극 패턴(112)이 X축 방향을 따라 배치된 제2 열이, Y축 방향으로 교대로 배열되어 있다. 제1 열에서는, X축 방향에 인접하는 내부 전극 패턴(112)끼리가 절단선 Ly2를 사이에 끼워 서로 대향한다. 제2 열에서는, X축 방향에 인접하는 내부 전극 패턴(112)끼리가 절단선 Ly1을 사이에 끼워 서로 대향한다. 즉, Y축 방향에 인접하는 제1 열과 제2 열에서는, 내부 전극 패턴(112)이, 1칩만큼씩 X축 방향으로 어긋나게 배치되어 있다.
제2 세라믹 시트(102) 위의 내부 전극 패턴(113)도, 내부 전극 패턴(112)과 마찬가지로 구성된다. 단, 제2 세라믹 시트(102)에서는, 제1 세라믹 시트(101)의 제1 열에 대응하는 열의 내부 전극 패턴(113)이, 절단선 Ly2를 넘어 연장되고, 제1 세라믹 시트(101)의 제2 열에 대응하는 열의 내부 전극 패턴(113)이, 절단선 Ly1을 넘어 연장된다. 즉, 내부 전극 패턴(113)은, 내부 전극 패턴(112)과는 X축 방향 또는 Y축 방향으로 1칩만큼 어긋나게 형성되어 있다.
비전극 형성 영역 N은, 세라믹 시트(101, 102)에 있어서의 내부 전극 패턴(112, 113)이 형성되지 않은 영역이다. 제1 세라믹 시트(101)에 있어서, 비전극 형성 영역 N은, X축 방향에 인접하는 내부 전극 패턴(112) 사이의 절단선 Ly1, Ly2를 따라 연장되는 복수의 띠 영역과, Y축 방향에 인접하는 내부 전극 패턴(112) 사이의 절단선 Lx를 따라 연장되는 복수의 띠 영역으로 구성된다. 비전극 형성 영역 N은, 전체적으로 이들 띠 영역이 서로 교차한 격자 형상으로 형성된다. 비전극 형성 영역 N은, 적층 세라믹 콘덴서(10)에 있어서의 사이드 마진과 엔드 마진에 대응한다.
제2 세라믹 시트(102)에 있어서의 비전극 형성 영역 N도, 마찬가지로 구성된다.
도 9는, 도 8의 A의 C-C'선을 따른 부분 단면도이다.
도 9에서는, 세라믹 시트(101, 102) 위에 소정의 두께 d1로 내부 전극 패턴(112, 113)이 형성되어 있다. 내부 전극 패턴(112, 113)의 두께 d1은, 내부 전극 패턴(112)의 평균 두께이며, 예를 들어 세라믹층(18)의 평균 두께와 마찬가지로, 복수 개소에 있어서 측정된 두께의 평균값으로서 구할 수 있다.
비전극 형성 영역 N 위에는, 인접하는 내부 전극 패턴(112, 113)의 사이에 끼워진 공간부 S가 형성되어 있다. 공간부 S는, 비전극 형성 영역 N에 면하는 두께가 d1의 공간 영역으로 한다. 즉 공간부 S는, 비전극 형성 영역 N의 면적에 두께 d1을 곱한 체적을 갖는다. 도 9 및 10에서는, 공간부 S를 굵은 파선으로 둘러싸서 나타내고 있다.
3.2 스텝 S02: 유전체 패턴 형성
스텝 S02에서는, 제1 세라믹 시트(101) 및 제2 세라믹 시트(102)에 있어서의 내부 전극 패턴(112, 113) 주위의 비전극 형성 영역 N 위에, 유전체 패턴 P를 형성한다.
도 10은, 도 9와 동일 위치의 단면도로서, 공간부 S에 유전체 패턴 P가 형성된 양태를 나타낸다.
유전체 패턴 P는, 세라믹 페이스트를 세라믹 시트(101, 102)의 비전극 형성 영역 N에 도포함으로써 형성할 수 있다. 세라믹 페이스트는, 유전체 세라믹스를 주성분으로 하는 것이면 되지만, 세라믹 시트(101, 102)와 마찬가지의 유전체 세라믹스를 사용함으로써 소성 시에 있어서의 내부 응력이 억제된다. 세라믹 페이스트의 도포에는, 예를 들어 스크린 인쇄법이나 그라비아 인쇄법을 이용할 수 있다.
본 실시 형태에 있어서, 유전체 패턴 P는, 공간부 S의 75％ 이상 100％ 미만을 차지하도록 형성된다. 즉, 유전체 패턴 P는, 내부 전극 패턴(112, 113)의 두께 d1에 비전극 형성 영역 N의 면적을 곱한 공간부 S의 체적의, 75％ 이상 100％ 미만의 체적을 갖는다.
유전체 패턴 P의 평균 두께는, 공간부 S의 두께 d1 이하이면 되고, 예를 들어 d1을 100％로 했을 때 80％ 이상 100％ 이하여도 된다. 유전체 패턴의 평균 두께는, 내부 전극 패턴(112, 113)의 두께와 마찬가지로 측정한 경우의 평균값으로 할 수 있다.
세라믹 시트(101, 102)는, 내부 전극 패턴(112, 113)의 주위에 유전체 패턴 P가 형성되지 않은 간극 Q를 갖고 있어도 된다. 내부 전극 패턴(112, 113)과 유전체 패턴 P의 사이에 간극 Q를 마련함으로써, 유전체 패턴 P가 내부 전극 패턴(112, 113) 위에 형성되는 것을 방지할 수 있다.
3.3 스텝 S03: 적층
스텝 S03에서는, 스텝 S01, S02에서 준비한 세라믹 시트(101, 102) 및 제3 세라믹 시트(103)를, 도 11에 도시한 바와 같이 적층함으로써 적층 시트(104)를 제작한다. 제3 세라믹 시트(103)는, 내부 전극 패턴(112, 113) 및 유전체 패턴 P가 형성되지 않은 세라믹 시트이다. 또한, 도 11에서는, 간극 Q의 기재를 생략하였다.
적층 시트(104)는, 제1 세라믹 시트(101) 및 제2 세라믹 시트(102)가 Z축 방향으로 교대로 적층된 전극 적층 시트(105)와, 제3 세라믹 시트(103)만이 적층된 2개의 커버 적층 시트(106)를 갖는다. 2개의 커버 적층 시트(106)는, 전극 적층 시트(105)의 Z축 방향 상하면에 각각 마련된다. 전극 적층 시트(105)는, 소성 후의 적층부(16)에 대응한다. 커버 적층 시트(106)는, 소성 후의 커버부(17)에 대응한다.
전극 적층 시트(105)에 있어서의 세라믹 시트(101, 102)의 적층수는, 소성 후에 원하는 용량 및 높이 치수 T가 얻어지도록 조정된다.
커버 적층 시트(106)에 있어서의 제3 세라믹 시트(103)의 적층수도 도시한 예로 한정되지 않고, 적절히 조정된다.
적층 시트(104)는, 세라믹 시트(101, 102, 103)를 압착함으로써 일체화된다. 세라믹 시트(101, 102, 103)의 압착에는, 예를 들어 정수압 가압이나 1축 가압 등을 이용하는 것이 바람직하다. 이에 의해, 적층 시트(104)를 고밀도화하는 것이 가능하다.
3.4 스텝 S04: 절단
스텝 S04에서는, 스텝 S03에서 얻어진 적층 시트(104)를 절단선 Lx, Ly를 따라 절단함으로써, 미소성의 세라믹 미가공체(111)를 제작한다.
도 12는, 스텝 S04에서 얻어지는 세라믹 미가공체(111)의 사시도이다.
상기 도면에 도시한 바와 같이, 미소성의 세라믹 미가공체(111)는, X축 방향을 향한 2개의 단부면(111a, 111b)과, Y축 방향을 향한 2개의 측면(111c, 111d)과, Z축 방향을 향한 2개의 주면(111e, 111f)을 갖는다. 전극 적층 시트(105)가 절단된 부분은, 미소성의 적층부(116)로서 구성된다. 커버 적층 시트(106)가 절단된 부분은, 미소성의 커버부(117)로서 구성된다.
미소성의 세라믹 미가공체(111)는, 소성 후에, Z축 방향의 높이 치수 T가 Y축 방향의 폭 치수의 1.1배 이상 1.6배 이하로 되는 외형을 갖는다. 또한, 주면(111e, 111f)에는, 각각, 제1 평탄 영역 F1 및 제2 평탄 영역 F2와 마찬가지로 규정되는 미소성의 제1 평탄 영역 Fu1 및 제2 평탄 영역 Fu2가 형성되어 있다. 미소성의 제1 평탄 영역 Fu1의 Y축 방향에 있어서의 폭 치수는, 제1 평탄 영역 F1과 마찬가지로, 미소성의 세라믹 미가공체(111)의 폭 치수의 80％ 이상 100％ 미만으로 할 수 있다. 마찬가지로, 미소성의 제2 평탄 영역 Fu2의 X축 방향에 있어서의 길이 치수는, 제2 평탄 영역 F2와 마찬가지로, 미소성의 세라믹 미가공체(111)의 길이 치수의 80％ 이상 100％ 미만으로 할 수 있다. 또한, 미소성의 세라믹 미가공체(111)는, 절단 후, 배럴 연마 등에 의해 모따기되어도 된다. 그 경우에는, 제1 평탄 영역 Fu1의 폭 치수 및 제2 평탄 영역 Fu2의 길이 치수가 상기 범위 내로 되도록 행해진다.
3.5 스텝 S05: 소성
스텝 S05에서는, 스텝 S04에서 얻어진 미소성의 세라믹 미가공체(111)를 소결시킴으로써, 도 1 내지 도 3에 도시한 세라믹 미가공체(11)를 제작한다. 즉, 스텝 S05에 의해, 적층부(116)가 적층부(16)로 되고, 커버부(117)가 커버부(17)로 된다. 소성은, 예를 들어 환원 분위기하에서, 또는 저산소 분압 분위기하에서 행할 수 있다.
3.6 스텝 S06: 외부 전극 형성
스텝 S06에서는, 스텝 S05에서 얻어진 세라믹 미가공체(11)에 외부 전극(14, 15)을 형성함으로써, 도 1 내지 도 3에 도시한 적층 세라믹 콘덴서(10)를 제작한다.
스텝 S06에서는, 우선, 세라믹 미가공체(11)의 한쪽의 X축 방향 단부면을 덮도록 미소성의 전극 재료를 도포하고, 세라믹 미가공체(11)의 다른 쪽의 X축 방향 단부면을 덮도록 미소성의 전극 재료를 도포한다. 세라믹 미가공체(11)에 도포된 미소성의 전극 재료에, 예를 들어 환원 분위기하, 또는 저산소 분압 분위기하에서 베이킹 처리를 행하여, 세라믹 미가공체(11)에 하지막을 형성한다. 그리고, 세라믹 미가공체(11)에 베이킹된 하지막의 위에, 중간막 및 표면막을 전해 도금 등의 도금 처리로 형성하여, 외부 전극(14, 15)이 완성된다.
또한, 상기 스텝 S06에 있어서의 처리의 일부를, 스텝 S05의 앞에서 행해도 된다. 예를 들어, 스텝 S05의 앞에서 미소성의 세라믹 미가공체(111)의 X축 방향 양 단부면에 미소성의 전극 재료를 도포하고, 스텝 S05에 있어서, 미소성의 세라믹 미가공체(111)를 소성함과 동시에, 미소성의 전극 재료를 베이킹하여 외부 전극(14, 15)의 하지층을 형성해도 된다. 또한, 탈 바인더 처리한 세라믹 미가공체(111)에 미소성의 전극 재료를 도포하여, 이들을 동시에 소성해도 된다.
이와 같이 제조된 세라믹 미가공체(11)는, 도 1 내지 도 3에 도시한 바와 같이, Z축 방향의 높이 치수 T가 Y축 방향의 폭 치수 W의 1.1배 이상 1.6배 이하이며, 또한, 평탄 영역 F1, F2를 갖는다. 평탄 영역 F1, F2는, 스텝 S02에 있어서, 공간부 S의 75％ 이상 100％ 미만을 차지하는 유전체 패턴 P를 형성함으로써 형성된다.
가령 유전체 패턴을 형성하지 않는 경우, 내부 전극 패턴의 두께에 기인하여 내부 전극 패턴이 적층된 용량 형성 부분과, 비전극 형성 영역이 적층된 사이드 마진 부분 및 엔드 마진 부분의 Z축 방향의 높이 치수에 차가 발생한다. 또한, 세라믹 시트의 적층수가 많을수록, 즉 적층 세라믹 콘덴서의 높이 치수가 클수록, 상기 부분 간의 Z축 방향의 높이의 차가 커진다. 이 때문에, 적층된 세라믹 시트가 압착 및 절단된 세라믹 미가공체에서는, X축 방향 및 Y축 방향 주연부로부터 X축 방향 및 Y축 방향 중앙부를 향하는 높이 치수가 점증되어, 주면이 Z축 방향으로 볼록한 곡면 형상으로 구성된다.
또한, 가령 유전체 패턴을 비전극 형성 영역 전체(즉 공간부의 100％를 차지하는 상태)에 형성하고자 한 경우, 유전체 패턴이 조금 어긋난 것만으로 내부 전극 패턴에 겹쳐버린다. 이에 의해, 겹치는 부분의 두께가 두꺼워져서, 세라믹 미가공체에 있어서의 Z축 방향의 높이가 불균일해진다.
한편, 유전체 패턴의 공간부에 차지하는 비율이 75％ 미만인 경우에는, 내부 전극 패턴과 유전체 패턴의 간극이 커진다. 이 때문에, 적층된 세라믹 시트가 압착 시에 간극 내로 밀려 들어가버려서, 역시 세라믹 미가공체에 있어서의 Z축 방향의 높이가 불균일해진다.
본 실시 형태에서는, 유전체 패턴 P가 공간부 S의 75％ 이상을 차지하도록 형성됨으로써, 스텝 S03에서 적층된 세라믹 시트가 간극 Q 내로 밀려 들어가지 않을 정도로, 간극 Q를 작게 할 수 있다. 이에 의해, 전극 적층 시트(105)에 있어서의 Z축 방향의 높이를 균일하게 형성할 수 있어, 미소성의 세라믹 미가공체(111)에 평탄 영역 Fu1, Fu2가 형성된다. 따라서, 소성 후의 세라믹 미가공체(11)에도 평탄 영역 F1, F2가 형성된다.
또한, 유전체 패턴 P가 공간부 S의 100％ 미만을 차지하도록 형성됨으로써, 비전극 형성 영역 N 위에 좁은 간극 Q를 마련할 수 있다. 이에 의해, 유전체 패턴 P가 내부 전극 패턴(112, 113)에 대해서 조금 어긋난 경우에도, 간극 Q에 의해 당해 어긋남이 완충된다. 따라서, 내부 전극 패턴(112, 113) 위에 유전체 패턴 P가 겹쳐버리는 리스크를 저하시킬 수 있다.
또한, 제조 후의 적층 세라믹 콘덴서(10)는, 제1 평탄 영역 F1을 Z축 방향 상방 및 제2 평탄 영역 F2를 Z축 방향 하방을 향한 상태에서, 포장체(100)로서 포장된다. 이에 의해, 적층 세라믹 콘덴서(10)가 포장체(100)로부터 취출되어 전자 기기에 실장되는 실장 공정을 원활하게 행할 수 있다.
이하, 포장체(100)의 구성 및 적층 세라믹 콘덴서(10)의 실장 방법에 대하여 상세를 설명한다.
4. 적층 세라믹 콘덴서(10)의 포장체(100)의 구성
도 13은, 적층 세라믹 콘덴서(10)의 포장체(100)의 평면도이며, 도 14는, 도 13의 D-D'선을 따른 단면도이다. 또한, 본 실시 형태에 따른 포장체(100)의 구성은, 도 13 및 14에 도시한 구성으로 한정되지 않는다.
포장체(100)는, 예를 들어 Y축 방향으로 길이를 갖고, Z축 방향으로 소정의 깊이를 갖고, 복수의 적층 세라믹 콘덴서(10)를 수용한다.
포장체(100)는, 수용부(110)와, 밀봉부(120)와, 복수의 적층 세라믹 콘덴서(10)를 구비한다.
수용부(110)는, Y축 방향을 따라서 소정의 간격으로 형성된 복수의 오목부(110a)를 갖는다.
수용부(110)는, 전형적으로는 캐리어 테이프이지만, 적층 세라믹 콘덴서(10)를 수용하는 오목부(110a)가 격자 형상으로 배열된 칩 트레이 등이어도 된다. 또한, 수용부(110)를 구성하는 재료도 특별히 한정되지 않으며, 예를 들어 합성 수지나 종이 등이어도 된다.
오목부(110a)는, 수용부(110)의 Z축 방향 상면(110c)으로부터 하방을 향해서 형성되고, 각 적층 세라믹 콘덴서(10)를 수용 가능한 사이즈를 갖는다. 오목부(110a)의 상면(110c)측에는, 취출구(110b)가 형성된다. 취출구(110b)는, 적층 세라믹 콘덴서(10)의 오목부(110a)에 대한 수용 및 오목부(110a)로부터의 취출에 사용된다.
밀봉부(120)는, 수용부(110) 위에 박리 가능하게 배치되고, 오목부(110a)의 취출구(110b)를 Z축 방향으로부터 덮도록 구성된다. 밀봉부(120)는, 전형적으로는 커버 테이프이지만, 수용부(110)로부터 박리 가능하고, 오목부(110a)를 밀봉하는 기능을 갖는 부재라면 특별히 한정되지 않는다. 또한, 밀봉부(120)는, 수용부(110)와 동종의 재료로 형성되어도 되고, 상이한 재료로 형성되어도 된다.
적층 세라믹 콘덴서(10)는, 오목부(110a)에, 제1 평탄 영역 F1을 취출구(110b)측(Z축 방향 상방)을 향하고, 제2 평탄 영역 F2를 오목부(110a)의 저면(110d)(Z축 방향 하방)을 향한 상태에서 수용되어 있다. 취출구(110b)측의 제1 평탄 영역 F1은, 바람직하게는 폭 치수 Wf가 세라믹 미가공체(11)의 폭 치수 W의 80％ 이상 100％ 미만이 되도록 형성된다. 오목부(110a)의 저면(110d)측의 제2 평탄 영역 F2는, 바람직하게는 X축 방향에 있어서의 길이 치수 Lf가 세라믹 미가공체(11)의 길이 치수 L의 80％ 이상 100％ 미만이 되도록 형성된다.
5. 적층 세라믹 콘덴서(10)의 실장 방법
도 15는, 적층 세라믹 콘덴서(10)의 실장 공정을 나타내는 모식적인 단면도이며, 도 14에 대응하는 단면을 나타낸다. 도 16은, 적층 세라믹 콘덴서(10)가 실장된 적층 세라믹 콘덴서 실장 기판(실장 기판)(200)의 Y축 방향에서 본 단면도이다. 도 17은, 실장 기판(200)의 X축 방향에서 본 측면도이다.
적층 세라믹 콘덴서(10)는, 포장체(100)로부터 1개씩 취출되고, 전자 기기의 회로 기판(210)에 실장된다. 이하, 도 15 내지 17을 참조하면서 설명한다.
우선, 밀봉부(120)가 수용부(110)로부터 박리된다. 계속해서, 도 15에 도시한 바와 같이, 칩 마운터의 흡착 노즐 M에 의해, 포장체(100)의 취출구(110b)로부터 적층 세라믹 콘덴서(10)가 취출된다. 흡착 노즐 M은, Z축 방향 상방으로부터 취출구(110b)측을 향해 있는 제1 평탄 영역 F1을 흡착하고, 유지한다.
흡착 노즐 M은, 제1 평탄 영역 F1을 흡착한 상태에서, 적층 세라믹 콘덴서(10)를 회로 기판(210) 위로 이동시킨다. 흡착 노즐 M은, 회로 기판(210) 위의 소정의 위치에 적층 세라믹 콘덴서(10)를 배치한 후, 흡착을 해제한다. 이때도, 제1 평탄 영역 F1은 Z축 방향 상방을 향하고, 제2 평탄 영역 F2는 Z축 방향 하방을 향하고 있다.
그 후, 적층 세라믹 콘덴서(10)의 외부 전극(14, 15)과 회로 기판(210)이 땜납 H 등에 의해 Z축 방향으로 접합됨으로써, 도 16 및 도 17에 도시한 바와 같은 적층 세라믹 콘덴서(10)가 실장된 실장 기판(200)이 형성된다.
실장 기판(200)에 있어서도, 제1 평탄 영역 F1이 Z축 방향 상방을 향하고, 제2 평탄 영역 F2가 Z축 방향 하방을 향한 상태에서 적층 세라믹 콘덴서(10)가 실장되어 있다. 즉, 실장 기판(200)에서는, 제2 평탄 영역 F2가 회로 기판(210)과 Z축 방향으로 대향하고 있다.
여기서, 유전체 패턴이 공간부의 체적의 75％ 이상 100％ 미만의 체적으로 형성되지 않은 경우, 도 18에 도시한 적층 세라믹 콘덴서(10')와 같이, 세라믹 미가공체(11')의 주면(11'e, 11'f)의 중앙부가 곡면으로 된다. 이 경우, 흡착 노즐 M의 선단과 세라믹 미가공체의 주면의 사이에 간극이 발생하고, 흡착 노즐 M의 흡착이 불충분해진다. 따라서, 실장 공정에 있어서, 적층 세라믹 콘덴서의 주면을 흡착할 수 없는, 이동 도중에 떨어뜨린다고 하는 문제가 발생될 우려가 있다. 또는, 도 18에 도시한 바와 같이, 적층 세라믹 콘덴서(10')가 회로 기판(210)에 배치될 때 밸런스를 무너뜨려, 회로 기판(210)에 대해서 크게 기운 상태에서 접합될 우려가 있다.
본 실시 형태에서는, 세라믹 미가공체(11)의 주면(11e, 11f)에 제1 평탄 영역 F1 및 제2 평탄 영역 F2가 형성되고, 이들 평탄 영역 F1, F2를 각각 Z축 방향 상방 및 하방을 향한 상태에서 적층 세라믹 콘덴서(10)가 포장된다. 이에 의해, 흡착 노즐 M의 선단과 세라믹 미가공체(11)의 제1 평탄 영역 F1이 밀착되어, 흡착 노즐 M이 제1 평탄 영역 F1을 안정적으로 흡착할 수 있다. 따라서, 흡착 노즐 M에 의한 흡착 시의 문제점을 방지하여, 적층 세라믹 콘덴서(10)의 실장을 원활하게 행할 수 있다.
또한, 회로 기판(210)측의 주면(11f)에 제2 평탄 영역 F2가 형성됨으로써, 회로 기판(210)에 면하는 외부 전극(14, 15)의 표면도 대략 평탄하게 형성된다. 이에 의해, 땜납 H 등에 의한 회로 기판(210)에 대한 접합 시의 자세를 안정시킬 수 있어, 회로 기판(210)에 대해서 기울어 접합되는 것을 방지할 수 있다. 따라서, 회로 기판(210)에 있어서, 인접하는 다른 전자 부품과의 접촉을 방지할 수 있어, 적층 세라믹 콘덴서(10)와 다른 전자 부품을 고밀도로 실장하는 것이 가능해진다. 또한, 한쪽의 외부 전극이 회로 기판의 랜드 패턴으로부터 이격되는 칩 기립을 억제할 수 있어, 실장 시의 문제를 보다 확실하게 방지할 수 있다.
도 19는, 회로 기판(210)에 실장된 복수의 적층 세라믹 콘덴서(10)를 구비한 실장 기판(200)의 구성예를 나타내는 측면도이다.
상기 도면에 도시한 바와 같이, 하나의 회로 기판(210) 위에 복수의 적층 세라믹 콘덴서(10)를 배치하는 경우에는, Y축 방향을 따라서, 세라믹 미가공체(11)의 폭 치수 W의 30％ 이하의 간격 R을 두고 적층 세라믹 콘덴서(10)를 실장할 수 있다. 이에 의해, 복수의 적층 세라믹 콘덴서(10)를 회로 기판(210) 위에 고밀도로 실장할 수 있어, 실장 기판(200)의 고기능화 및 공간 절약화를 실현할 수 있다. 또한, 간격 R은, Y축 방향에 있어서 인접하는 적층 세라믹 콘덴서(10) 사이의 가장 좁은 부분의 간격으로 한다.
또한, 적층 세라믹 콘덴서(10)에서는, 세라믹 미가공체(11)의 높이 치수 T를 폭 치수 W의 1.1배 이상 1.6배 이하로 함으로써, 폭 치수 W보다도 높이 치수 T가 크더라도 무게 중심을 안정시킬 수 있다. 이 때문에, 포장체(100)의 오목부(110a) 내 및 실장 공정에 있어서, 적층 세라믹 콘덴서(10)의 쓰러짐을 방지하고, 적층 세라믹 콘덴서(10)의 높이 방향이 Z축 방향에 일치하는 자세로 적층 세라믹 콘덴서(10)를 취급할 수 있다. 따라서, 이것에 의해도 적층 세라믹 콘덴서(10)의 실장을 원활하게 행할 수 있다.
또한, 세라믹 미가공체(11)의 길이 치수 L을 높이 치수 T의 1.0배보다 크고 1.5배 이하로 함으로써도, 세라믹 미가공체(11)의 무게 중심을 안정시킬 수 있다. 따라서, 적층 세라믹 콘덴서(10)의 실장 시에 있어서의 취급성을 보다 높일 수 있다.
이와 같이, 적층 세라믹 콘덴서(10)에 의하면, 내부 전극(12, 13)의 적층수를 증가시켜도 실장 시의 문제점을 방지할 수 있기 때문에, 실장 면적을 바꾸지 않고 용량을 높일 수 있다. 따라서, 대용량이며, 전자 기기의 소형화에 공헌 가능한 적층 세라믹 콘덴서(10)를 실현할 수 있다.
6. 실시예 및 비교예
본 실시 형태의 실시예 및 비교예로서, 상기 제조 방법에 기초하여 적층 세라믹 콘덴서(10)의 샘플을 제작하고, 형상, 흡착 노즐 M에 대한 흡착율 및 실장 불량률에 대하여 조사하였다.
우선, 적층 세라믹 콘덴서의 각 샘플(실시예 1 내지 3, 비교예 1 및 2)을 제작하였다. 각 샘플의 사이즈는, 길이 치수(L) 0.69㎜, 폭 치수(W) 0.39㎜, 높이 치수(T) 0.55㎜의 제1 사이즈, 길이 치수(L) 1.15㎜, 폭 치수(W) 0.65㎜, 높이 치수(T) 1.00㎜의 제2 사이즈 및 길이 치수(L) 1.20㎜, 폭 치수(W) 0.75㎜, 높이 치수(T) 0.85㎜의 제3 사이즈의 3종류였다. 즉, 높이 치수에 대한 길이 치수의 비(L/T)는 1.15 내지 1.41, 폭 치수에 대한 높이 치수의 비(T/W)는 1.13 내지 1.54였다. 또한 이하의 각 평가에서는, 각 실시예 및 각 비교예에 대하여 각각 3종류의 사이즈를 각 100개씩, 합계 1500개의 샘플을 사용하였다.
실시예 1 내지 3, 비교예 1의 각 샘플에서는, 각각 유전체 패턴을 형성하였다. 내부 전극 패턴의 두께에 비전극 형성 영역의 면적을 곱한 공간부의 체적에 대한 유전체 패턴의 체적률(공간 점유율)을, 표 1에 나타낸다. 또한, 표 1에 나타내는 공간 점유율의 값은, 각 실시예 및 각 비교예의 각각 300개의 샘플에 대한 평균값으로 하였다.
실시예 1에서는 상기 공간 점유율이 95％, 실시예 2에서는 90％, 실시예 3에서는 75％이며, 모두 75％ 이상 100％ 미만이었다. 한편, 비교예 1에서는 상기 공간 점유율이 50％였다. 비교예 2에 대해서는, 유전체 패턴을 형성하지 않기 때문에, 공간 점유율은 0％였다.
또한, 적층 세라믹 콘덴서의 폭 치수(W)에 대한 한쪽의 평탄 영역의 폭 치수(Wf)의 비율(Wf/W) 및 길이 치수(L)에 대한 다른 쪽의 평탄 영역의 길이 치수(Lf)의 비율(Lf/L)을 측정하였다. 결과를, 표 1에 나타내었다. 또한, 표 1에 나타낸 폭 치수의 비율값 및 길이 치수의 비율값은, 각 실시예 및 각 비교예의 각각 300개의 샘플에 대한 평균값으로 하였다. 또한, 각 샘플에 있어서의 폭 치수의 비율의 값으로서는, 각 샘플의 2개의 주면 중 임의의 한쪽의 주면의 평탄 영역의 당해 폭 치수의 비율값을 채용하고, 각 샘플에 있어서의 길이 치수의 비율의 값으로서는, 각 샘플의 다른 쪽의 주면의 평탄 영역의 당해 길이 치수의 비율값을 채용하였다.
상기 폭 치수의 비율은, 실시예 1에서는 85％, 실시예 2에서는 83％, 실시예 3에서는 82％이며, 실시예 1 내지 3에서는, 모두 80％ 이상이었다. 한편, 비교예 1에서는 상기 폭 치수의 비율이 65％, 비교예 2에서는 35％이며, 모두 80％ 미만이었다.
또한, 상기 길이 치수의 비율은, 실시예 1에서는 92％, 실시예 2에서는 90％, 실시예 3에서는 89％이며, 실시예 1 내지 3에서는, 모두 80％ 이상이었다. 한편, 비교예 1에서는 상기 길이 치수의 비율이 79％, 비교예 2에서는 65％이며, 모두 80％ 미만이었다.
상기 폭 치수의 비율(Wf/W) 및 상기 길이 치수의 비율(Lf/L)은, 유전체 패턴의 공간 점유율과 정(正)의 상관을 보였다. 구체적으로는, 공간 점유율이 75％ 이상 100％ 미만인 실시예 1 내지 3에서는, 모두 Wf/W 및 Lf/L이 80％ 이상이지만, 공간 점유율이 50％ 이하인 비교예 1, 2에서는, 모두 Wf/W 및 Lf/L이 80％ 미만으로 되었다. 이러한 점에서, 유전체 패턴의 공간 점유율을 75％ 이상 100％ 미만으로 함으로써, 상기 폭 치수의 비율 및 상기 길이 치수의 비율이 80％ 이상이 되도록 평탄 영역을 형성할 수 있음이 확인되었다.
계속해서, 포장체의 오목부를 갖는 수용부를 준비하고, 상기 폭 치수의 비율이 큰 쪽의 평탄 영역을 갖는 주면을 취출구측을 향한 상태에서, 각 샘플을 오목부에 수용하였다. 그리고, 칩 마운터의 흡착 노즐에 의해 각 샘플의 취출구측의 주면을 흡착하려고 시도하였다. 각 실시예 및 각 비교예의 각각 300개의 샘플 중, 당해 주면을 흡착할 수 있는 것의 비율을 「흡착율」로서 구하였다. 결과를 표 1에 나타내었다.
상기 표에 나타낸 바와 같이, 실시예 1 내지 3은, 모두 흡착율이 99％이며, 거의 모든 샘플에서 흡착이 가능하여, 실장 시의 취급성이 양호한 것이 확인되었다. 한편, 비교예 1의 흡착율은 92％, 비교예 2의 흡착율은 85％이며, 1할∼2할 정도의 샘플에서 흡착이 실패하였다. 이 때문에, 비교예 1, 2에서는, 실시예 1 내지 3보다도 실장 시의 취급성이 떨어진다는 사실이 확인되었다.
다음으로, 회로 기판 위에 상기 폭 치수의 20％의 간격을 두고 마련한 랜드 패턴에 크림 땜납을 인쇄하고, 흡착된 샘플을 상기 랜드 패턴 위에 배치하고, 리플로우 노(爐)에서 땜납 접합을 행하였다. 각 실시예 및 각 비교예에 있어서, 흡착 및 배치가 가능한 샘플 중, 인접하는 부품과 접촉한 것, 또는 칩 기립에 의해 한쪽의 랜드 패턴과의 이격이 확인된 것의 비율을 「실장 불량률」로서 구하였다. 결과를 표 1에 나타내었다.
상기 표에 나타낸 바와 같이, 실시예 1 내지 3은, 모두 실장 불량률이 1％이며, 거의 모든 샘플에서 양호한 실장이 가능한 것이 확인되었다. 한편, 비교예 1에서 5％, 비교예 2에서 9％의 실장 불량이 발생하였다. 이 때문에, 비교예 1, 2에서는, 실시예 1 내지 3보다도 실장 시의 취급성이 떨어진다는 사실이 확인되었다.
7. 그 밖의 실시 형태
이상, 본 개시의 각 실시 형태에 대하여 설명하였지만, 본 개시는 상술한 실시 형태만으로 한정되는 것이 아니라, 본 개시의 요지를 일탈하지 않는 범위 내에 있어서 다양하게 변경을 가할 수 있음은 물론이다. 예를 들어 본 개시의 실시 형태는 각 실시 형태를 조합한 실시 형태로 할 수 있다.
예를 들어, 적층 세라믹 콘덴서(10)에서는, 적층부(16)가 Z축 방향으로 복수로 분할하여 마련되어 있어도 된다. 이 경우, 각 적층부(16)에 있어서 내부 전극(12, 13)이 Z축 방향을 따라서 교대로 배치되어 있으면 되며, 적층부(16)가 전환되는 부분에 있어서 제1 내부 전극(12) 또는 제2 내부 전극(13)이 연속해서 배치되어 있어도 된다.
또한, 상기 실시 형태에서는, 세라믹 전자 부품의 일례로서 적층 세라믹 콘덴서에 대하여 설명하였지만, 본 개시는, 쌍을 이루는 내부 전극이 교대로 배치되는 적층 세라믹 전자 부품 전반에 적용 가능하다. 이러한 적층 세라믹 전자 부품으로서는, 예를 들어 압전 소자 등을 들 수 있다.
10: 적층 세라믹 콘덴서(세라믹 전자 부품)
11: 세라믹 미가공체
11e: 제1 주면
11f: 제2 주면
12, 13: 내부 전극
14, 15: 외부 전극
F1: 제1 평탄 영역
F2: 제2 평탄 영역
100: 포장체(적층 세라믹 전자 부품 포장체)
200: 실장 기판(적층 세라믹 전자 부품 실장 기판)
210: 회로 기판
11: 세라믹 미가공체
11e: 제1 주면
11f: 제2 주면
12, 13: 내부 전극
14, 15: 외부 전극
F1: 제1 평탄 영역
F2: 제2 평탄 영역
100: 포장체(적층 세라믹 전자 부품 포장체)
200: 실장 기판(적층 세라믹 전자 부품 실장 기판)
210: 회로 기판
Claims (10)
- 제1 방향으로 적층된 복수의 내부 전극과, 상기 제1 방향을 향한 제1 평탄 영역을 포함하는 제1 주면과, 상기 제1 평탄 영역과는 반대측의 상기 제1 방향을 향한 제2 평탄 영역을 포함하는 제2 주면을 갖는 세라믹 미가공체와,
상기 복수의 내부 전극에 접속되며, 상기 제1 방향에 직교하는 제2 방향으로 서로 대향하는 한 쌍의 외부 전극
을 구비하고,
상기 세라믹 미가공체의 상기 제1 방향의 치수는, 상기 제1 방향 및 상기 제2 방향에 직교하는 제3 방향의 치수의 1.1배 이상 1.6배 이하이며,
상기 제1 평탄 영역은, 상기 제1 주면의 상기 제2 방향 중앙부에 형성되고,
상기 제2 평탄 영역은, 상기 제2 주면의 상기 제3 방향 중앙부에 형성되는
적층 세라믹 전자 부품. - 제1항에 있어서,
상기 제1 평탄 영역의 상기 제3 방향의 치수는, 상기 세라믹 미가공체의 상기 제3 방향의 치수의 80％ 이상 100％ 미만인
적층 세라믹 전자 부품. - 제1항 또는 제2항에 있어서,
상기 제2 평탄 영역의 상기 제2 방향의 치수는, 상기 세라믹 미가공체의 상기 제2 방향의 치수의 80％ 이상 100％ 미만인
적층 세라믹 전자 부품. - 제1항 또는 제2항에 있어서,
상기 제1 평탄 영역은, 상기 세라믹 미가공체의 상기 제1 방향과 상기 제3 방향의 단면에 있어서, 상기 제1 주면의 상기 제3 방향에 있어서의 중심점을 통과하고 상기 제1 방향에 직교하는 제1 가상선과, 상기 제1 가상선에 평행하며, 또한 상기 제1 가상선과 상기 세라믹 미가공체의 상기 제1 방향에 있어서의 치수의 1％의 간격을 갖는 제2 가상선을 규정했을 때, 상기 제2 가상선과 상기 제1 주면이 교차하는 2점 간의 영역이며,
상기 제2 평탄 영역은, 상기 세라믹 미가공체의 상기 제1 방향과 상기 제2 방향의 단면에 있어서, 상기 제2 주면의 상기 제2 방향에 있어서의 중심점을 통과하고 상기 제1 방향에 직교하는 제3 가상선과, 상기 제3 가상선에 평행하며, 또한 상기 제3 가상선과 상기 세라믹 미가공체의 상기 제1 방향에 있어서의 치수의 1％의 간격을 갖는 제4 가상선을 규정했을 때, 상기 제4 가상선과 상기 제2 주면이 교차하는 2점 간의 영역인
적층 세라믹 전자 부품. - 회로 기판과,
제1 방향으로 적층된 복수의 내부 전극을 갖는 세라믹 미가공체와, 상기 복수의 내부 전극에 접속되며 상기 제1 방향에 직교하는 제2 방향으로 서로 대향하는 한 쌍의 외부 전극을 갖고, 상기 한 쌍의 외부 전극을 통해 상기 회로 기판에 실장된 적층 세라믹 전자 부품
을 구비하고,
상기 세라믹 미가공체의 상기 제1 방향의 치수는, 상기 제1 방향 및 상기 제2 방향에 직교하는 제3 방향의 치수의 1.1배 이상 1.6배 이하이며,
상기 세라믹 미가공체는, 상기 제1 방향을 향한 제1 평탄 영역을 포함하는 제1 주면과, 상기 제1 평탄 영역과는 반대측의 상기 제1 방향을 향한 제2 평탄 영역을 포함하는 제2 주면을 갖고,
상기 제1 평탄 영역은, 상기 제1 주면의 상기 제2 방향 중앙부에 형성되고,
상기 제2 평탄 영역은, 상기 제2 주면의 상기 제3 방향 중앙부에 형성되고,
상기 적층 세라믹 전자 부품은, 상기 제2 평탄 영역이 상기 회로 기판과 상기 제1 방향으로 대향하며, 상기 제1 평탄 영역이 상기 제1 방향 상방을 향하도록 상기 회로 기판에 실장되는
적층 세라믹 전자 부품 실장 기판. - 제5항에 있어서,
상기 세라믹 미가공체와, 상기 한 쌍의 외부 전극을 각각 갖는 복수의 적층 세라믹 전자 부품을 더 구비하고,
상기 복수의 적층 세라믹 전자 부품은, 상기 제3 방향을 따라서, 상기 세라믹 미가공체의 상기 제3 방향의 치수의 30％ 이하의 간격을 두고 상기 회로 기판에 실장되는
적층 세라믹 전자 부품 실장 기판. - 제5항 또는 제6항에 있어서,
상기 제1 평탄 영역은, 상기 세라믹 미가공체의 상기 제1 방향과 상기 제3 방향의 단면에 있어서, 상기 제1 주면의 상기 제3 방향에 있어서의 중심점을 통과하고 상기 제1 방향에 직교하는 제1 가상선과, 상기 제1 가상선에 평행하며, 또한 상기 제1 가상선과 상기 세라믹 미가공체의 상기 제1 방향에 있어서의 치수의 1％의 간격을 갖는 제2 가상선을 규정했을 때, 상기 제2 가상선과 상기 제1 주면이 교차하는 2점 간의 영역이며,
상기 제2 평탄 영역은, 상기 세라믹 미가공체의 상기 제1 방향과 상기 제2 방향의 단면에 있어서, 상기 제2 주면의 상기 제2 방향에 있어서의 중심점을 통과하고 상기 제1 방향에 직교하는 제3 가상선과, 상기 제3 가상선에 평행하며, 또한 상기 제3 가상선과 상기 세라믹 미가공체의 상기 제1 방향에 있어서의 치수의 1％의 간격을 갖는 제4 가상선을 규정했을 때, 상기 제4 가상선과 상기 제2 주면이 교차하는 2점 간의 영역인
전자 부품 실장 기판. - 제1 방향으로 적층된 복수의 내부 전극을 포함하는 세라믹 미가공체와, 상기 복수의 내부 전극에 접속되고 상기 제1 방향에 직교하는 제2 방향으로 서로 대향하는 한 쌍의 외부 전극을 갖고, 상기 한 쌍의 외부 전극을 통해 상기 회로 기판에 실장된 적층 세라믹 전자 부품을 갖는 적층 세라믹 전자 부품과,
상기 적층 세라믹 전자 부품을 수용하며, 또한 취출구가 형성된 오목부를 갖는 수용부와,
상기 오목부의 상기 취출구를 덮는 밀봉부
를 구비하고,
상기 세라믹 미가공체의 상기 제1 방향의 치수는, 상기 제1 방향 및 상기 제2 방향에 직교하는 제3 방향의 치수의 1.1배 이상 1.6배 이하이며,
상기 세라믹 미가공체는, 상기 제1 방향을 향한 제1 평탄 영역을 포함하는 제1 주면과, 상기 제1 평탄 영역과는 반대측의 상기 제1 방향을 향한 제2 평탄 영역을 포함하는 제2 주면을 갖고,
상기 제1 평탄 영역은, 상기 제1 주면의 상기 제2 방향 중앙부에 형성되고,
상기 제2 평탄 영역은, 상기 제2 주면의 상기 제3 방향 중앙부에 형성되고,
상기 적층 세라믹 전자 부품은, 상기 제1 평탄 영역을 상기 취출구측을 향해서 상기 오목부에 수용되는
적층 세라믹 전자 부품 포장체. - 제8항에 있어서,
상기 제1 평탄 영역은, 상기 세라믹 미가공체의 상기 제1 방향과 상기 제3 방향의 단면에 있어서, 상기 제1 주면의 상기 제3 방향에 있어서의 중심점을 통과하고 상기 제1 방향에 직교하는 제1 가상선과, 상기 제1 가상선에 평행하며, 또한 상기 제1 가상선과 상기 세라믹 미가공체의 상기 제1 방향에 있어서의 치수의 1％의 간격을 갖는 제2 가상선을 규정했을 때, 상기 제2 가상선과 상기 제1 주면이 교차하는 2점 간의 영역이며,
상기 제2 평탄 영역은, 상기 세라믹 미가공체의 상기 제1 방향과 상기 제2 방향의 단면에 있어서, 상기 제2 주면의 상기 제2 방향에 있어서의 중심점을 통과하고 상기 제1 방향에 직교하는 제3 가상선과, 상기 제3 가상선에 평행하며, 또한 상기 제3 가상선과 상기 세라믹 미가공체의 상기 제1 방향에 있어서의 치수의 1％의 간격을 갖는 제4 가상선을 규정했을 때, 상기 제4 가상선과 상기 제2 주면이 교차하는 2점 간의 영역인
적층 세라믹 전자 부품 포장체. - 미소성의 세라믹 시트 위에 소정 두께의 내부 전극 패턴을 형성하고,
상기 세라믹 시트에 있어서의 상기 내부 전극 패턴의 주위의 비전극 형성 영역 위에, 상기 비전극 형성 영역에 면하는 상기 소정 두께의 공간부의 75％ 이상 100％ 미만을 차지하도록 유전체 패턴을 형성하고,
상기 내부 전극 패턴과 상기 유전체 패턴이 형성된 상기 세라믹 시트를 제1 방향으로 적층함으로써, 상기 제1 방향으로 적층된 복수의 내부 전극을 갖고, 상기 제1 방향의 치수가, 상기 제1 방향에 직교하는 제2 방향의 치수의 1.1배 이상 1.6배 이하인 세라믹 미가공체를 형성하고,
상기 복수의 내부 전극에 접속되며, 상기 제1 방향 및 상기 제2 방향에 직교하는 제3 방향으로 서로 대향하는 한 쌍의 외부 전극을 형성하는
적층 세라믹 전자 부품의 제조 방법.
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JPJP-P-2018-156573 | 2018-08-23 | ||
| JP2018156573A JP2020031152A (ja) | 2018-08-23 | 2018-08-23 | 積層セラミック電子部品、積層セラミック電子部品実装基板及び積層セラミック電子部品包装体並びに積層セラミック電子部品の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR20200023197A true KR20200023197A (ko) | 2020-03-04 |
Family
ID=69586258
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020190098615A KR20200023197A (ko) | 2018-08-23 | 2019-08-13 | 적층 세라믹 전자 부품, 적층 세라믹 전자 부품 실장 기판 및 적층 세라믹 전자 부품 포장체, 및 적층 세라믹 전자 부품의 제조 방법 |
Country Status (4)
| Country | Link |
|---|---|
| US (3) | US10854392B2 (ko) |
| JP (1) | JP2020031152A (ko) |
| KR (1) | KR20200023197A (ko) |
| CN (1) | CN110858518A (ko) |
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| Publication number | Priority date | Publication date | Assignee | Title |
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| JP2020031152A (ja) | 2018-08-23 | 2020-02-27 | 太陽誘電株式会社 | 積層セラミック電子部品、積層セラミック電子部品実装基板及び積層セラミック電子部品包装体並びに積層セラミック電子部品の製造方法 |
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| JP6978862B2 (ja) * | 2017-06-26 | 2021-12-08 | 太陽誘電株式会社 | 積層セラミックコンデンサ |
| JP7356207B2 (ja) * | 2017-12-22 | 2023-10-04 | 太陽誘電株式会社 | 積層セラミック電子部品、積層セラミック電子部品実装基板及び積層セラミック電子部品包装体 |
| JP2020031152A (ja) | 2018-08-23 | 2020-02-27 | 太陽誘電株式会社 | 積層セラミック電子部品、積層セラミック電子部品実装基板及び積層セラミック電子部品包装体並びに積層セラミック電子部品の製造方法 |
| JP2021166219A (ja) * | 2020-04-06 | 2021-10-14 | 株式会社村田製作所 | 積層セラミックコンデンサおよび半導体装置 |
-
2018
- 2018-08-23 JP JP2018156573A patent/JP2020031152A/ja active Pending
-
2019
- 2019-08-09 US US16/536,896 patent/US10854392B2/en active Active
- 2019-08-13 KR KR1020190098615A patent/KR20200023197A/ko active Search and Examination
- 2019-08-20 CN CN201910767525.0A patent/CN110858518A/zh active Pending
-
2020
- 2020-06-25 US US16/912,026 patent/US11636981B2/en active Active
-
2021
- 2021-10-22 US US17/452,046 patent/US12002626B2/en active Active
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2015026841A (ja) | 2013-10-25 | 2015-02-05 | 株式会社村田製作所 | 積層セラミックコンデンサ |
Also Published As
| Publication number | Publication date |
|---|---|
| US10854392B2 (en) | 2020-12-01 |
| US20220044874A1 (en) | 2022-02-10 |
| US12002626B2 (en) | 2024-06-04 |
| JP2020031152A (ja) | 2020-02-27 |
| US20200066455A1 (en) | 2020-02-27 |
| CN110858518A (zh) | 2020-03-03 |
| US20200328030A1 (en) | 2020-10-15 |
| US11636981B2 (en) | 2023-04-25 |
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