KR20200003884A - 리드 프레임, 리드 프레임의 제조 방법, 및 반도체 장치의 제조 방법 - Google Patents

리드 프레임, 리드 프레임의 제조 방법, 및 반도체 장치의 제조 방법 Download PDF

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Abstract

몰드 러너에 잔류하는 몰드 수지를 리드 프레임으로부터 용이하게 박리하는 것. 리드 프레임은, 반도체칩이 탑재되는 표면과, 표면과는 반대측의 이면(裏面)을 갖고, 다이 패드와 복수의 리드를 포함하는 단위 리드 프레임이 복수 나열되어 설치되어 있고, 이면은, 단위 리드 프레임이 설치되는 제1 부위와, 제1 부위 이외의 부위인 제2 부위를 포함한다. 그리고, 제1 부위는, 표면보다 작은 표면 거칠기를 갖고, 또한, 제2 부위는, 제1 부위보다 작은 표면 거칠기를 갖는다.

Description

리드 프레임, 리드 프레임의 제조 방법, 및 반도체 장치의 제조 방법
개시의 실시 형태는, 리드 프레임, 리드 프레임의 제조 방법, 및 반도체 장치의 제조 방법에 관한 것이다.
종래, 리드 프레임의 표면을 조면화함으로써, 리드 프레임과 몰드 수지와의 사이의 밀착성을 향상시키는 기술이 알려져 있다(예를 들면, 특허문헌 1 참조).
특허문헌 1 : 일본공개특허공보 평3-295262호
그러나, 몰드 성형 시에는, 수지 통류(通流) 경로인 몰드 러너에 몰드 수지가 잔류한다. 리드 프레임의 표면 전체를 조면화한 경우, 이 몰드 러너에 잔류하고 있는 몰드 수지를, 몰드 성형 후에, 리드 프레임으로부터 박리하는 것이 곤란하다.
상기의 본 과제를 감안하여, 실시 형태의 일 태양은, 몰드 러너에 잔류하고 있는 몰드 수지를 리드 프레임으로부터 용이하게 박리할 수 있는 리드 프레임, 그 리드 프레임의 제조 방법, 및 반도체 장치의 제조 방법을 제공하는 것을 목적으로 한다.
실시 형태의 일 태양에 따른 리드 프레임은, 반도체칩이 탑재되는 표면과, 상기 표면과는 반대측의 이면(裏面)을 갖는다. 이 리드 프레임에는, 다이 패드와 복수의 리드를 포함하는 단위 리드 프레임이 복수 나열되어 설치되어 있다. 상기 이면은, 상기 단위 리드 프레임이 설치되어 있는 제1 부위와, 당해 제1 부위 이외의 부위인 제2 부위를 포함한다. 그리고 상기 제1 부위는, 상기 표면보다 작은 표면 거칠기를 갖는다. 또한, 상기 제2 부위는, 상기 제1 부위보다 더욱 작은 표면 거칠기를 갖는다.
실시 형태의 일 태양에 의하면, 몰드 러너에 잔류하는 몰드 수지를 리드 프레임으로부터 용이하게 박리할 수 있다.
도 1a는, 실시 형태에 따른 리드 프레임의 표면의 평면도이다.
도 1b는, 실시 형태에 따른 리드 프레임의 이면의 평면도이다.
도 2a는, 실시 형태에 따른 조면화 처리 장치를 설명하기 위한 도면이다.
도 2b는, 실시 형태에 따른 조면화 처리 후에 있어서의 리드 프레임의 확대 단면도이다.
도 3a는, 실시 형태에 따른 몰드 공정을 설명하기 위한 확대 단면도이다.
도 3b는, 실시 형태에 따른 몰드 공정을 설명하기 위한 평면도이다.
도 4는, 실시 형태에 따른 반도체 장치의 단면도이다.
도 5a는, 실시 형태의 변형예에 따른 조면화 처리 장치의 개요를 설명하기 위한 도면이다.
도 5b는, 실시 형태의 변형예에 따른 조면화 처리 후에 있어서의 리드 프레임의 확대 단면도이다.
이하, 첨부 도면을 참조하여, 본원이 개시하는 리드 프레임, 리드 프레임의 제조 방법, 및 반도체 장치의 제조 방법에 대해서 설명한다. 또한, 이하에 나타내는 실시 형태에 의해, 본 발명이 한정되는 일은 없다.
<리드 프레임의 개요>
먼저, 도 1a 및 도 1b를 참조하면서, 실시 형태에 따른 리드 프레임(1)의 개요에 대해서 설명한다. 도 1a는, 실시 형태에 따른 리드 프레임(1)의 표면(2)의 평면도이다. 도 1b는, 실시 형태에 따른 리드 프레임(1)의 이면(3)의 평면도이다. 도 1a 및 도 1b에 나타내는 리드 프레임(1)은, SON(Small Outline Non-leaded package) 타입의 반도체 장치의 제조에 사용되는 리드 프레임이다.
또한, 실시 형태에서는 SON 타입의 반도체 장치의 제조에 사용되는 리드 프레임이 설명된다. 단, 본 실시 형태는, 그 외의 타입, 예를 들면 QFN(Quad Flat Non-leaded package), SOP(Small Outline Package), 혹은 QFP(Quad Flat Package) 등의 반도체 장치의 제조에 사용되는 리드 프레임에 적용되어도 좋다.
실시 형태에 따른 리드 프레임(1)은, 구리, 구리 합금, 혹은 철 니켈 합금 등을 포함하는 금속판에, 에칭 가공 혹은 스탬핑 가공 등이 실시된다. 이렇게 하여, 소정의 패턴이 형성된다. 리드 프레임(1)은, 도 1a에 나타내는 표면(2)과, 도 1b에 나타내는 이면(3)을 갖는다. 또한, 리드 프레임(1)은, 평면에서 보았을 때 직사각 형상이다. 리드 프레임(1)에는, 복수의 단위 리드 프레임(10)이 나열되어 형성되어 있다.
단위 리드 프레임(10)은, 리드 프레임(1)을 사용하여 제조되는 반도체 장치(100)(도 4 참조)의 하나 하나에 대응하는 부위이다. 단위 리드 프레임(10)은, 도 1a에 나타내는 바와 같이, 다이 패드(11)와, 복수의 리드(12)와, 다이 패드 지지부(13)를 포함한다. 다이 패드(11)는, 단위 리드 프레임(10)의 중앙 부분에 설치되어 있다. 이러한 다이 패드(11)의 표면(2)측에는, 반도체칩(101)(도 3a 참조)이 탑재 가능하다.
복수의 리드(12)는, 다이 패드(11)의 주위에 나열되어 배치되어 있다. 리드(12)의 각각의 선단부가, 단위 리드 프레임(10)의 외연부로부터, 다이 패드(11)를 향하여 신장되어 있다. 이러한 리드(12)는, 다이 패드(11)에 배치되어 있는 반도체칩(101)의 전극과, 본딩 와이어 등으로, 전기적으로 접속되어 있다. 이에 따라, 리드(12)는, 반도체 장치(100)의 외부 단자로서 기능한다.
다이 패드 지지부(13)는, 다이 패드(11)와 단위 리드 프레임(10)의 외연부를 연결한다. 이렇게 하여, 다이 패드(11)가 단위 리드 프레임(10)에 의해 지지되어 있다. 다이 패드 지지부(13)는, 예를 들면, 다이 패드(11)의 양측에 각각 설치된다. 또한, 단위 리드 프레임(10)에는, 다이 패드(11), 복수의 리드(12), 다이 패드 지지부(13)를 구분하는 관통공(14)이 형성되어 있다.
리드 프레임(1)에는, 또한, 슬릿(4), 파일럿공(5), 및 관통공(20) 등이 형성된다. 슬릿(4)은, 복수(도면에서는 6개)의 단위 리드 프레임(10)을 포함하는 일군과, 인접한 일군과의 사이를 구분하도록 형성되어 있다. 이러한 슬릿(4)은, 인접한 일군 서로의 열간섭을 억제하기 위해 형성된다.
파일럿공(5)은, 리드 프레임(1)의 양측에 나열되어 형성되어 있다. 파일럿공(5)은, 각종 처리에 있어서의 리드 프레임(1)의 위치 결정에 사용된다. 또한, 관통공(20)은, 리드 프레임(1)의 소정의 위치에 형성된다. 이러한 관통공(20)의 상세에 대해서는 후술한다.
또한, 리드 프레임(1)은, 도 1b에 나타내는 바와 같이, 이면(3)에, 제1 부위(3a)와 제2 부위(3b)를 갖는다. 제1 부위(3a)는, 이면(3) 중 전술한 단위 리드 프레임(10)이 배치되어 있는 부위이다. 제2 부위(3b)는, 이면(3)에 있어서의 제1 부위(3a) 이외의 부위이다.
여기에서, 실시 형태에서는, 이면(3)의 제2 부위(3b)에 있어서의 표면 거칠기 R1이, 이면(3)의 제1 부위(3a)에 있어서의 표면 거칠기 R2보다 작다. 또한, 이면(3)의 제1 부위(3a)에 있어서의 표면 거칠기 R2는, 표면(2)의 표면 거칠기 R3보다 작다. 또한, 이러한 표면 거칠기는 산술 평균 거칠기 Ra이며, 이하의 기재도 동일하다.
이에 따라, 이면(3)의 제2 부위(3b)에 몰드 러너(43)(도 3a 참조)를 배치한 경우, 이면(3)의 제2 부위(3b)에 있어서의 표면 거칠기 R1이 작은 점에서, 소위 앵커 효과를 억제할 수 있다. 따라서, 실시 형태에 의하면, 몰드 러너(43)에 잔류하는 몰드 수지(102)(도 4 참조)를 리드 프레임(1)으로부터 용이하게 박리할 수 있다.
또한, 실시 형태에서는 이면(3)의 제1 부위(3a)에 있어서의 표면 거칠기 R2가 제2 부위(3b)의 표면 거칠기 R1보다 크다. 표면(2)의 표면 거칠기 R3은, 제1 부위(3a)의 표면 거칠기 R2보다 더욱 크다. 이에 따라, 도 4에 나타내는 바와 같이, 몰드 성형된 반도체 장치(100)에 있어서, 몰드 수지(102)의 앵커 효과를 높일 수 있다. 그 때문에, 몰드 수지(102)와 리드 프레임(1)과의 밀착성을 향상시킬 수 있다. 따라서, 반도체 장치(100)의 신뢰성을 향상시킬 수 있다.
<조면화 처리의 개요>
계속해서, 도 2a 및 도 2b를 참조하면서, 실시 형태에 따른 조면화 처리의 개요에 대해서 설명한다. 도 2a는, 실시 형태에 따른 조면화 처리 장치(30)를 설명하기 위한 도면이다.
조면화 처리 장치(30)는, 예를 들면, 처리조(31)와, 양극(32)과, 음극(33)과, 직류 전원(34, 35)을 구비한다. 양극(32)과 음극(33)은, 모두 평판 형상이다. 그리고, 처리조(31)의 내부에 소정의 전해액(36)이 충전된다. 그와 함께, 이러한 전해액(36)에 잠기도록 양극(32)과 음극(33)이 서로 마주 보도록 배치된다.
그리고, 조면화 처리를 행하는 리드 프레임(1)은, 전해액(36)에 침지되고, 양극(32)과 음극(33)과의 사이에 대략 균등한 간격을 두고 끼워지도록, 설치된다. 여기에서, 리드 프레임(1)은, 그 표면(2)이 음극(33)에 대향하고, 또한, 이면(3)이 양극(32)에 대향하도록, 설치된다.
그리고, 직류 전원(34)의 정극측이 양극(32)에 접속된다. 그와 함께, 직류 전원(34)의 부극측이 리드 프레임(1)에 접속된다. 또한, 직류 전원(35)의 정극측이 리드 프레임(1)에 접속된다. 그와 함께, 직류 전원(35)의 부극측이 음극(33)에 접속된다.
여기에서, 양극(32)의 결선에 흐르는 전류를 I1(I1≥0)로 하고, 리드 프레임(1)의 결선에 흐르는 전류를 I2로 하고, 음극(33)에 흐르는 전류를 -I3(I3≥0)으로 한다. 또한, 전류(I1, I2 및 I3)는, 양극(32), 리드 프레임(1) 및 음극(33)을 향하여 흐르는 방향을 플러스의 값으로 간주하고, 반대의 방향을 마이너스의 값으로 간주한다.
이 경우, 전해액(36)은 일종의 전도체이다. 이 점에서, 키르히호프의 법칙에 의해 I1+I2+(-I3)=0의 관계가 충족된다. 이에 따라, I2=I3-I1인 것을 알 수 있다.
여기에서, 실시 형태에 있어서의 조면화 처리에서는, I1<I3이 되도록 직류 전원(34, 35)의 파라미터를 제어한다. 이에 따라, 도 2a에 나타내는 바와 같이, 리드 프레임(1)의 결선에 흐르는 전류(I2)를, 양극(32)의 결선에 흐르는 전류(I1)와 동일 방향으로 흐르도록, 제어할 수 있다.
실시 형태에 있어서의 조면화 처리의 각 공정은 이하와 같다. 맨 처음으로, 소정의 패턴이 형성되어 있는 리드 프레임(1)에 대하여, 표면(2)에 있어서의 리드(12)의 선단부를 포토레지스트로 피막한다. 계속해서, 리드 프레임(1)을 조면화 처리 장치(30)에 세트한다. 다음으로, 이하의 조건으로, 리드 프레임(1)에 전술한 전류(I2)를 흘림으로써, 전계 처리를 행한다.
·전해액 조성: 0.6M 수산화 칼륨 + 0.3M 수산화 마그네슘
·전류 밀도: 30(A/cm2)
·처리 온도: 55(℃)
이러한 전계 처리에 의해, 표면(2)에서 산화 반응이 발생하고, 도 2b에 나타내는 바와 같이, 리드 프레임(1)의 표면(2)에 있어서의 포토레지스트로 덮은 부분 이외의 부위에 산화막(6)이 형성된다. 도 2b는, 실시 형태에 따른 조면화 처리 후에 있어서의 리드 프레임(1)의 확대 단면도이다. 도면에서는, 포토레지스트로 덮은 부위를 생략하고 있다. 여기에서, 형성된 산화막(6)은, 바늘 형상 결정의 집합체를 포함한다. 그 때문에, 산화막(6)은, 큰 표면 거칠기를 갖는다.
또한, 실시 형태의 조면화 처리에서는, 양극(32)과 음극(33)에서 리드 프레임(1)을 끼워 넣는 바와 같이 전해 처리를 행한다. 이에 따라, 전해액(36) 중에서 리드 프레임(1)에 흐르는 전류는, 도 2a에 나타내는 점선 화살표와 같이 되고, 리드 프레임(1)의 이면(3)에서는 기본적으로 산화 반응은 발생하지 않는다. 그러나, 도 2b에 나타내는 바와 같이, 리드 프레임(1)에 형성된 관통공(14)의 내벽, 및, 이면(3)에 있어서의 관통공(14)의 근방에서는, 근소하게 산화 반응이 발생한다. 그 때문에, 이면(3)의 관통공(14)의 주위에도 산화막(6)이 형성된다.
즉, 도 2b에 나타내는 바와 같이, 이면(3)의 단위 리드 프레임(10)이 설치되어 있는 제1 부위(3a)에도, 바늘 형상 결정의 집합체에서 포함하는 산화막(6)이 형성된다. 단, 그 산화막(6)은, 표면(2)에 형성되어 있는 산화막(6)보다도 작은 두께를 갖는다. 한편으로, 이면(3)의 제2 부위(3b)에는, 산화막(6)이 거의 형성되지 않는다.
따라서, 실시 형태의 조면화 처리에서는, 이면(3)의 제2 부위(3b)의 표면 거칠기 R1을 이면(3)의 제1 부위(3a)의 표면 거칠기 R2보다 작게 할 수 있다. 그와 함께, 이면(3)의 제1 부위(3a)의 표면 거칠기 R2를 표면(2)의 표면 거칠기 R3보다 작게 할 수 있다.
즉, 여기까지 설명한 실시 형태의 조면화 처리에서는, 소망하는 부위(이면(3)의 제2 부위(3b), 이면(3)의 제1 부위(3a), 및 표면(2))가 소망하는 표면 거칠기 R1, R2, R3을 갖는 리드 프레임(1)을 효율 좋게 형성할 수 있다. 또한, 전술한 전해 처리 조건은 어디까지나 일례이다. 소망하는 효과가 얻어지는 한, 상이한 조건으로 전해 처리를 행해도 좋다.
<몰드 공정의 개요>
계속해서, 실시 형태에 있어서의 조면화 처리 후의 공정, 특히 몰드 공정의 개요에 대해서 설명한다. 전술한 조면화 처리 후에는, 리드(12)의 선단부를 덮는 포토레지스트를 박리한다. 그와 함께, 표면(2)에 있어서의 조면화 처리가 행해진 부위를 보호체로 피막한다. 그리고, 표면(2)에 있어서의 리드(12)의 선단부에, 도금 처리(예를 들면, Ag 도금)를 행한다. 그 후, 조면화 처리를 행한 부위를 덮고 있는 보호체를 박리한다.
다음으로, 다이 패드(11) 위에 반도체칩(101)(도 3a 참조)을 다이 본딩한다. 이에 따라, 반도체칩(101)의 전극과 리드(12)의 선단부와의 사이를 본딩 와이어로 결선한다.
다음으로, 도 3a에 나타내는 바와 같이, 리드 프레임(1)을 소정의 금형에 세트하고, 몰드 공정을 실시한다. 도 3a는, 실시 형태에 따른 몰드 공정을 설명하기 위한 확대 단면도이다. 또한, 도 3a에서는 전술한 본딩 와이어의 도시는 생략되어 있다.
도 3a에 나타내는 바와 같이, 몰드 공정에서는 리드 프레임(1)을 상부 금형(41)과 하부 금형(42) 사이에서 끼워 넣는다. 그리고, 금형의 외부로부터 몰드 러너(43)를 경유하여, 하부 금형(42)에 형성되어 있는 공간(42a)과, 관통공(14)과, 상부 금형(41)에 형성되어 있는 공간(41a)에 몰드 수지(102)(도 4 참조)가 주입된다. 이렇게 하여, 공간(41a) 및 공간(42a)에 대응하는 소정의 형상을 갖는 몰드가 성형된다.
여기에서, 몰드 러너(43)는, 도 3a 및 도 3b에 나타내는 바와 같이, 리드 프레임(1)에 있어서의 이면(3)의 제2 부위(3b)에 접하도록, 하부 금형(42)에 형성된다. 도 3b는, 실시 형태에 따른 몰드 공정을 설명하기 위한 평면도이다.
이에 따라, 몰드 공정 후에 몰드 러너(43)에 잔류하는 몰드 수지(102)는, 작은 표면 거칠기 R1을 갖는 이면(3)의 제2 부위(3b)에 접한다. 따라서, 실시 형태에 의하면, 몰드 러너(43)에 잔류하는 몰드 수지(102)를, 몰드 공정 후에 리드 프레임(1)으로부터 용이하게 박리할 수 있다.
또한, 실시 형태에서는 도 3b에 나타내는 바와 같이, 리드 프레임(1)의 몰드 러너(43)에 접하는 위치에 관통공(20)을 형성하면 좋다. 실시 형태에 의하면, 몰드 러너(43)에 잔류하는 몰드 수지(102)를, 이러한 관통공(20) 주변의 표면(2)측으로부터 밀어 올림으로써, 몰드 러너(43)에 잔류하는 몰드 수지(102)를 리드 프레임(1)으로부터 더욱 용이하게 박리할 수 있다.
또한, 관통공(20)은, 평면에서 보았을 때 몰드 러너(43)의 대략 중앙 부분에 하나 형성하면 좋다. 이에 따라, 제2 부위(3b)에 형성되는 관통공(20)의 면적을 작게 할 수 있다. 이 점에서, 이면(3)에 있어서, 관통공(20)의 주위에 형성되는 산화막(6)의 앵커 효과를 최소한으로 억제할 수 있다.
여기까지 설명한 몰드 공정 후, 상부 금형(41) 및 하부 금형(42)이 리드 프레임(1)으로부터 떼어내어 진다. 그리고, 몰드 러너(43)에 충전된 몰드 수지(102)를 분리한다. 그 후, 각각의 단위 리드 프레임(10)이 분리된다. 이에 따라, 도 4에 나타내는 바와 같이, 몰드 수지(102)로 봉지된 반도체칩(101) 등을 포함하는, 반도체 장치(100)가 완성된다. 도 4는, 실시 형태에 따른 반도체 장치(100)의 단면도이다.
도 4에 나타내는 바와 같이, 실시 형태에 따른 반도체 장치(100)에서는, 몰드 수지(102)가, 표면 거칠기가 큰 리드 프레임(1)의 표면(2)과, 이면(3)의 제1 부위(3a)에 접하고 있다. 따라서, 실시 형태에 의하면, 몰드 수지(102)와 리드 프레임(1)과의 밀착성을 향상시킬 수 있다. 이 점에서, 반도체 장치(100)의 신뢰성을 향상시킬 수 있다.
또한, 실시 형태에서는, 바람직하게는, 이면(3)의 제2 부위(3b)의 표면 거칠기 R1이 0.10(㎛) 이하, 이면(3)의 제1 부위(3a)의 표면 거칠기 R2가 0.10 ~ 0.13(㎛), 표면(2)의 표면 거칠기 R3이 0.13(㎛) 이상이다. 이에 따라, 몰드 러너(43)에 잔류하는 몰드 수지(102)의 박리성과, 반도체 장치(100)의 신뢰성을 높은 레벨로 양립시킬 수 있다.
또한, 리드 프레임(1)의 표면(2)측(즉 상부 금형(41))에 몰드 러너(43)를 배치하는 경우에는, 이러한 몰드 러너(43)가 배치되는 표면(2)에 대하여, 리드(12)의 선단부에 실시한 도금 처리를, 리드(12)의 선단부와 동시에 실시함으로써, 표면(2)과 몰드 수지(102)와의 밀착성을 억제할 수 있다.
한편으로, 실시 형태와 같이, 리드 프레임(1)의 이면(3)측에 몰드 러너(43)를 배치하는 경우에, 도금 처리에 의해 이면(3)과 몰드 수지(102)와의 밀착성을 억제하고자 한 경우, 이면(3)으로의 도금 처리를 별도 행하지 않으면 안 된다. 그 때문에 제조 비용이 증대된다.
그러나, 실시 형태에서는, 이면(3)으로의 도금 처리를 별도 행하는 일 없이, 이면(3)과 몰드 수지(102)와의 밀착성을 억제할 수 있다. 즉, 실시 형태에 의하면, 리드 프레임(1)의 제조 비용을 저감할 수 있다.
본 실시 형태에 있어서는, 산화막(6)을 형성한 후에 리드(12)의 선단부에 대하여 도금 처리를 행했다. 단, 도금 처리는, 먼저 행해도 좋다. 나아가서는, 도금 금속에 부여하는 영향이 경미한 전해액을 사용하는 경우에는, 도금 금속(리드(12)의 선단부)을 보호체로 피복하는 일 없이, 조면화 처리를 행할 수 있다.
<변형예>
계속해서, 전술한 실시 형태에 있어서의 각종 변형예에 대해서 설명한다.
전술한 실시 형태에서는, 조면화 처리 장치(30)를 사용하여 리드 프레임(1)의 표면에 산화막(6)을 형성하는 예에 대해서 나타냈다. 단, 리드 프레임(1)의 표면에는, 산화막(6) 이외의 막을 형성해도 좋다. 도 5a는, 실시 형태의 변형예에 따른 조면화 처리 장치(30A)의 개요를 설명하기 위한 도면이다.
변형예에 따른 조면화 처리 장치(30A)는, 도 2a에 나타낸 조면화 처리 장치(30)와 기본적으로 동일한 구성을 갖는다. 그 때문에, 동일한 개소에는, 동일한 번호를 붙이고 설명을 생략하는 경우가 있다.
조면화 처리 장치(30A)는, 리드 프레임(1)의 표면(2)이 양극(32)에 대향하고, 이면(3)이 음극(33)에 대향하도록, 설치된다. 또한 I1>I3이 되도록 직류 전원(34, 35)의 파라미터를 제어한다. 이에 따라, 도 5a에 나타내는 바와 같이, 리드 프레임(1)의 결선에 흐르는 전류(I2)를, 음극(33)의 결선에 흐르는 전류(I3)와 동일 방향으로 흐르도록 제어한다.
그리고, 이러한 전류(I2)를 리드 프레임(1)에 흘리고, 이하의 조건으로 전계 처리를 행한다.
·전해액 조성 : 황산 구리(CuSO4·5H2O) 용액·구리 이온 농도: 5~70(g/L)
·전류 밀도 : 300~700(A/㎠)
·처리 시간 : 10~40(s)
이러한 전계 처리에 의해, 표면(2)에서 환원 반응이 발생하고, 도 5b에 나타내는 바와 같이, 리드 프레임(1)의 표면(2)에 구리의 도금막(7)이 형성된다. 도 5b는, 실시 형태의 변형예에 따른 조면화 처리 후에 있어서의 리드 프레임(1)의 확대 단면도이다. 여기에서, 형성된 도금막(7)은, 큰 입자 사이즈 갖는다. 이 점에서, 도금막(7)은, 큰 표면 거칠기를 갖는 막이다.
또한, 실시 형태와 마찬가지로, 리드 프레임(1)에 형성된 관통공(14)의 내벽, 및, 이면(3)에 있어서의 관통공(14)의 근방에서는, 근소하게 환원 반응이 발생한다. 그 때문에, 이면(3)의 관통공(14)의 주위에도 도금막(7)이 형성된다.
즉, 도 5b에 나타내는 바와 같이, 이면(3)의 단위 리드 프레임(10)이 설치되어 있는 제1 부위(3a)에도, 입자 사이즈가 큰 도금막(7)이 형성된다. 단, 그 도금막(7)은, 표면(2)보다도 작은 두께를 갖는다. 한편으로, 이면(3)의 제2 부위(3b)에는, 도금막(7)이 거의 형성되지 않는다.
따라서, 변형예의 조면화 처리에서는, 이면(3)의 제2 부위(3b)에 있어서의 표면 거칠기 R1을 이면(3)의 제1 부위(3a)에 있어서의 표면 거칠기 R2보다 작게 할 수 있다. 그와 함께, 이면(3)의 제1 부위(3a)에 있어서의 표면 거칠기 R2를 표면(2)의 표면 거칠기 R3보다 작게 할 수 있다.
즉, 변형예의 조면화 처리에서도, 소망하는 부위(이면(3)의 제2 부위(3b), 이면(3)의 제1 부위(3a), 및 표면(2))가 소망하는 표면 거칠기 R1, R2, R3을 갖는 리드 프레임(1)을 효율 좋게 형성할 수 있다. 또한, 전술한 전해 처리 조건은 어디까지나 일례이다. 소망하는 효과가 얻어지는 한, 상이한 조건으로 전해 처리를 행해도 좋다.
또한, 변형예에서는, 구리의 도금막(7)이 형성된 리드(12)의 선단부에 도금 처리(예를 들면, Ag 도금)를 행함으로써, 반도체칩(101)의 전극과 리드(12)의 선단부와의 사이를 본딩 와이어로 결선할 수 있다.
또한, 변형예에서는, 구리의 도금막(7) 이외의 도금막을 리드 프레임(1)에 형성해도 좋다. 예를 들면, 조면화 처리 장치(30A)를 사용하여, 표면(2), 및, 이면(3)의 제1 부위(3a)에, 표면 거칠기가 큰 무광택 Ni 도금막을 형성하고, 추가로, 그 위에 Pd, Au, 혹은 Ru 등의 귀금속막을 형성해도 좋다.
이상, 본 개시의 각 실시 형태에 대해서 설명했다. 단, 본 개시의 실시 형태는 전술한 각 실시 형태에 한정되는 일은 없다. 그 취지를 일탈하지 않는 한에 있어서, 전술한 각 실시 형태에는, 여러 가지의 변경이 가능하다. 예를 들면, 변형예에 있어서, 큰 표면 거칠기를 갖는 도금막으로서, 구리의 도금막 및 무광택 Ni 도금막 등을 형성하는 예가 나타나 있다. 단, 구리의 도금막 및 무광택 Ni 도금막 이외의, 큰 표면 거칠기를 갖는 도금막을 형성해도 좋다.
이상과 같이, 실시 형태에 따른 리드 프레임(1)은, 반도체칩(101)이 탑재되는 표면(2)과, 표면(2)과는 반대측의 이면(3)을 갖고, 다이 패드(11)와 복수의 리드(12)를 포함하는 단위 리드 프레임(10)이 복수 나열되어 설치되어 있고, 이면(3)은, 단위 리드 프레임(10)이 설치되어 있는 제1 부위(3a)와, 이러한 제1 부위(3a) 이외의 부위인 제2 부위(2b)를 포함한다. 그리고, 제1 부위(3a)는, 표면(2)보다 작은 표면 거칠기를 갖고, 제2 부위(3b)는, 제1 부위(3a)보다 작은 표면 거칠기를 갖는다. 이에 따라, 몰드 러너(43)에 잔류하고 있는 몰드 수지(102)를 리드 프레임(1)으로부터 용이하게 박리할 수 있다.
또한, 실시 형태에 따른 리드 프레임(1)은, 단위 리드 프레임(10)이 설치되어 있는 부위 이외의 부위에, 몰드 수지(102)를 밀어 올려 박리시킬 때에 사용되는 관통공(20)이 형성되어 있다. 이에 따라, 몰드 러너(43)에 잔류하고 있는 몰드 수지(102)를, 리드 프레임(1)으로부터 더욱 용이하게 박리할 수 있다.
또한, 실시 형태에 따른 리드 프레임(1)의 제조 방법에서는, 반도체칩(101)이 탑재되는 표면(2)과, 표면(2)과는 반대측의 이면(3)을 갖고, 다이 패드(11)와 복수의 리드(12)를 포함하는 단위 리드 프레임(10)이 복수 나열되어 설치되어 있는 리드 프레임(1)의, 이면(3)에 있어서의 단위 리드 프레임(10)이 설치되어 있는 부위(제1 부위(3a)), 및, 표면(2)에 조면화 처리가 행해진다. 이에 따라, 몰드 러너(43)에 잔류하고 있는 몰드 수지(102)를 리드 프레임(1)으로부터 용이하게 박리할 수 있다.
또한, 실시 형태에 따른 리드 프레임(1)의 제조 방법에 있어서, 조면화 처리는, 표면 거칠기가 큰 산화막(6)을 형성하는 전해 처리이다. 이에 따라, 소망하는 부위(이면(3)의 제2 부위(3b), 이면(3)의 제1 부위(3a), 및 표면(2))가 소망하는 표면 거칠기 R1, R2, R3을 갖는 리드 프레임(1)을 효율 좋게 형성할 수 있다.
또한, 실시 형태에 따른 리드 프레임(1)의 제조 방법에 있어서, 조면화 처리는, 표면 거칠기가 큰 도금막(7)을 형성하는 전해 처리이다. 이에 따라, 소망하는 부위(이면(3)의 제2 부위(3b), 이면(3)의 제1 부위(3a), 및 표면(2))가 소망하는 표면 거칠기 R1, R2, R3을 갖는 리드 프레임(1)을 효율 좋게 형성할 수 있다.
또한, 실시 형태에 따른 반도체 장치(100)의 제조 방법은, 전술한 리드 프레임(1)을 몰드 수지(102)로 봉지하는 몰드 공정을 포함한다. 그리고, 제2 부위(3b)에 접하도록 몰드 수지(102)를 유통시키는 몰드 러너(43)가 배치된다. 이에 따라, 몰드 러너(43)에 잔류하고 있는 몰드 수지(102)를 리드 프레임(1)으로부터 용이하게 박리할 수 있다.
더 한층의 효과나 변형예는, 당업자에 의해 용이하게 도출할 수 있다. 이 때문에, 본 발명의 보다 광범한 태양은, 이상과 같이 나타내고 또한 기술(記述)한 특정의 상세 및 대표적인 실시 형태에 한정되는 것은 아니다. 따라서, 첨부의 특허 청구의 범위 및 그 균등물에 의해 정의되는 총괄적인 발명의 개념의 정신 또는 범위로부터 일탈하는 일 없이, 여러 가지 변경이 가능하다.
본 국제 출원은, 2017년 6월 2일에 출원된 일본국 특허출원인 일본특허출원 2017-110200호에 기초하는 우선권을 주장하는 것이며, 당해 일본국 특허출원인 일본특허출원 2017-110200호의 전체 내용은, 본 국제 출원에 참조함으로써 원용된다.
본 발명의 특정의 실시 형태에 대한 상기 설명은, 예시를 목적으로 하여 제시한 것이다. 그들은, 망라적이거나, 기재한 형태 그대로 본 발명을 제한하거나 하는 것을 의도한 것은 아니다. 수많은 변형이나 변경이, 상기의 기재 내용에 비추어 보아 가능한 것은 당업자에게 자명하다.
1 리드 프레임
2 표면
3 이면
3a 제1 부위
3b 제2 부위
4 슬릿
5 파일럿공
6 산화막
7 도금막
10 단위 리드 프레임
11 다이 패드
12 리드
13 다이 패드 지지부
20 관통공
30 조면화 처리 장치
31 처리조
32 양극
33 음극
34, 35 직류 전원
36 전해액
41 상부 금형
42 하부 금형
43 몰드 러너
100 반도체 장치
101 반도체칩
102 몰드 수지

Claims (6)

  1. 반도체칩이 탑재되는 표면과, 상기 표면과는 반대측의 이면(裏面)을 갖고,
    다이 패드와 복수의 리드를 포함하는 단위 리드 프레임이 복수 나열되어 설치되어 있고,
    상기 이면은, 상기 단위 리드 프레임이 설치되어 있는 제1 부위와, 당해 제1 부위 이외의 부위인 제2 부위를 포함하고,
    상기 제1 부위는, 상기 표면보다 작은 표면 거칠기를 갖고,
    상기 제2 부위는, 상기 제1 부위보다 작은 표면 거칠기를 갖는 리드 프레임.
  2. 제1항에 있어서,
    상기 단위 리드 프레임이 설치되어 있는 부위 이외의 부위에, 몰드 수지를 밀어 올려 박리시킬 때에 사용되는 관통공이 형성되어 있는 리드 프레임.
  3. 반도체칩이 탑재되는 표면과, 상기 표면과는 반대측의 이면을 갖고,
    다이 패드와 복수의 리드를 포함하는 단위 리드 프레임이 복수 나열되어 설치되어 있는 리드 프레임의,
    상기 이면에 있어서의 상기 단위 리드 프레임이 설치되어 있는 부위, 및, 상기 표면에 조면화 처리가 행해지는 것을 특징으로 하는 리드 프레임의 제조 방법.
  4. 제3항에 있어서,
    상기 조면화 처리는, 표면 거칠기가 큰 산화막을 형성하는 전해 처리인 리드 프레임의 제조 방법.
  5. 제3항에 있어서,
    상기 조면화 처리는, 표면 거칠기가 큰 도금막을 형성하는 전해 처리인 리드 프레임의 제조 방법.
  6. 제1항 또는 제2항에 기재된 리드 프레임을 몰드 수지로 봉지하는 몰드 공정을 포함하고,
    상기 제2 부위에 접하도록 상기 몰드 수지를 유통시키는 몰드 러너를 배치하는 것을 포함하는 반도체 장치의 제조 방법.
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Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH03295262A (ja) 1990-04-13 1991-12-26 Mitsubishi Electric Corp リードフレームおよびその製造方法
JP2013105849A (ja) * 2011-11-11 2013-05-30 Shindengen Electric Mfg Co Ltd 半導体装置
JP2017076764A (ja) * 2015-10-16 2017-04-20 新光電気工業株式会社 リードフレーム及びその製造方法、半導体装置

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2004158513A (ja) * 2002-11-01 2004-06-03 Mitsui High Tec Inc リードフレーム及びその製造方法
JP2006093559A (ja) * 2004-09-27 2006-04-06 Sumitomo Metal Mining Package Materials Co Ltd リードフレームおよびその製造方法
JP4698708B2 (ja) * 2008-08-19 2011-06-08 新光電気工業株式会社 パッケージ部品及び半導体パッケージ
JP2013225595A (ja) * 2012-04-20 2013-10-31 Shinko Electric Ind Co Ltd リードフレーム及び半導体パッケージ並びにそれらの製造方法
JP2014007363A (ja) * 2012-06-27 2014-01-16 Renesas Electronics Corp 半導体装置の製造方法および半導体装置

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH03295262A (ja) 1990-04-13 1991-12-26 Mitsubishi Electric Corp リードフレームおよびその製造方法
JP2013105849A (ja) * 2011-11-11 2013-05-30 Shindengen Electric Mfg Co Ltd 半導体装置
JP2017076764A (ja) * 2015-10-16 2017-04-20 新光電気工業株式会社 リードフレーム及びその製造方法、半導体装置

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