KR20190064586A - 전자부품의 제조 방법 및 장치 그리고 전자부품 - Google Patents

Abstract

본 발명에 따른 전자부품의 제조 방법은, 적어도 하나의 전자부품 본체(1)의 단부(2)가 단면(2A)과 상기 단면(2A)에 이어지는 측면(2B)을 포함하고, 상기 단부(2)에 전극(4A)을 형성하여 전자부품(1A)을 제조하는 방법에 있어서, 상기 단부(2)에, 도전성 페이스트층(4)을 형성하는 제1 공정과, 상기 도전성 페이스트층(4)이 경화되기 전에, 상기 단면(2A)에 형성된 상기 도전성 페이스트층(4)의 막 두께를 조정하는 제2 공정과, 상기 도전성 페이스트층(4)이 경화되기 전에, 상기 측면(2B)에 형성된 상기 도전성 페이스트층(4)의 막 두께를 조정하는 제3 공정을 가진다.

Description

전자부품의 제조 방법 및 장치 그리고 전자부품

본 발명은 전자부품의 제조 방법 및 장치 그리고 전자부품 등에 관한 것이다.

본 발명자는, 예를 들면 적층 세라믹 콘덴서, 인덕터, 서미스터 등의 전자부품 본체의 단면(端面)에 도전성 페이스트층을 딥(dip) 도포하여, 전자부품 본체에 외부전극을 형성하는 장치 및 방법을 제안하고 있다(특허문헌 1). 딥 도포된 채로의 도전성 페이스트층의 막 두께는 균일화되지 않는다. 따라서, 도전성 페이스트가 딥 도포된 전자부품 본체를, 정반면(定盤面)에 형성된 도전성 페이스트막층으로부터 끌어올린 후에, 전자부품 본체의 단부(端部)에 형성된 도전성 페이스트의 처짐부를, 도전성 페이스트막층이 제거된 정반면에 접촉시키는 것도 제안되고 있다(특허문헌 2). 이 공정은 전자부품 본체 측의 여분의 도전성 페이스트를 정반에 의해 닦아내기 때문에 블롯(blot) 공정으로 불린다. 이 블롯 공정의 실시에 의해, 전자부품 본체의 단부에 거의 균일한 도전성 페이스트층이 형성되는 것이 기대된다.

일본 공개특허공보 특개2002-237403호 일본 공개특허공보 특개소63-45813호

그러나 블롯 공정을 실시해도 정반으로부터 전자부품 본체를 끌어올리면, 전자부품 본체의 도전성 페이스트는 자체 무게에 의해 아래로 쳐진다. 또한, 정반 상의 도전성 페이스트와 전자부품 본체의 도전성 페이스트가 이어지는 코브웨빙(cobwebbing) 현상도 생긴다. 이와 같은 현상에 기인하여, 전자부품 본체의 외부전극은 단면의 중심부근을 덮는 부분은 두껍고 둘레가장자리 부근을 덮는 부분은 얇아지는 경향이 있다. 또한, 전자부품 본체의 외부전극은 전자부품 본체의 단부의 측면을 덮는 부분이나 단면과 측면이 교차하는 모서리부를 덮는 부분에서는 더 얇아지는 경향이 있다.

이와 같은 외부전극은 외부전극 표면의 평탄성을 저해하는 데다, 외부전극의 막 두께의 불균일을 발생시킨다. 또한, 이와 같은 외부전극을 가지는 전자부품을 기판에 솔더링(soldering)하면, 솔더링 품질이 불안정해진다.

최근, 전자부품의 소형화는 더 진행되고 있다. 이 소형화된 전자부품의 단부에 의도한 대로의 형상과 막 두께로 도전층을 형성하기 위해서는, 정반을 이용한 딥 도포법에, 단면의 막 두께를 조정하는 블롯 공정을 추가한 종래의 방법으로는 한계가 생기고 있었다.

본 발명의 몇 가지 양태는 새로운 방법에 의해 특히 소형화된 전자부품의 단부에 형성되는 도전층의 막 두께를 개선하고, 혹은 의도한 대로의 막 두께로 도전층을 형성할 수 있는 전자부품의 제조 방법 및 장치 그리고 전자부품을 제공하는 것을 목적으로 한다.

(1) 본 발명의 한 양태는,

적어도 하나의 전자부품 본체의 단부가 단면과 상기 단면에 이어지는 측면을 포함하고, 상기 단부에 전극을 형성하여 전자부품을 제조하는 방법에 있어서,

상기 단부에, 상기 전극이 되는 도전성 페이스트층을 형성하는 제1 공정과,

상기 도전성 페이스트층이 경화되기 전에, 상기 단면에 형성된 상기 도전성 페이스트층의 막 두께를 조정하는 제2 공정과,

상기 도전성 페이스트층이 경화되기 전에, 상기 측면에 형성된 상기 도전성 페이스트층의 막 두께를 조정하는 제3 공정을 가지는 전자부품의 제조 방법에 관한 것이다.

본 발명의 한 양태에 의하면, 전자부품 본체의 단부에 형성되는 도전성 페이스트층은, 도전성 페이스트층이 경화되기 전에 단면과 측면의 막 두께가 각각 조정된다. 특히, 전자부품 본체의 측면에 형성된 도전성 페이스트의 막 두께가 조정되는 제3 공정을 가짐으로써, 미조정이었던 막 두께의 두꺼운 부분이 깎이거나 막 두께의 두꺼운 부분이 얇은 부분으로 바뀌는 등의 작용에 의해, 전자부품 본체의 측면에 형성된 도전성 페이스트의 막 두께가 균일화됨과 함께 소정의 두께가 확보된다. 전자부품 본체의 단면에 형성된 도전성 페이스트층의 막 두께를 조정하는 제2 공정은 상술된 종래의 블롯 공정이나 후술되는 개량된 블롯 공정 등에 의해 실시할 수 있다. 한편, 제1 공정 후이면서 도전성 페이스트층이 경화되기 전이라면, 제2 공정 및 제3 공정의 순서는 상관없고, 제3 공정은 제2 공정 전 또는 후이어도 되며, 제2 공정과 제3 공정을 동시에 실시해도 된다. 혹은 후술하는 바와 같이, 제1~제3 공정은 동시에 실시할 수도 있다.

(2) 본 발명의 한 양태 (1)에서는, 상기 제3 공정은 상기 단면에 형성된 상기 도전성 페이스트층을 막 두께 조정부재와 접촉시키는 공정을 포함할 수 있다. 이렇게 하면, 미조정이었던 막 두께의 두꺼운 부분은 막 두께 조정 부재에 의해 깎이거나 얇은 부분으로 바뀐다.

(3) 본 발명의 한 양태 (2)에서는, 상기 제3 공정은 상기 막 두께 조정 부재로서 환상(環狀) 선재(線材)를 이용하고, 상기 환상 선재 안에 상기 적어도 하나의 전자부품 본체의 상기 단부를 배치시키는 공정을 포함할 수 있다. 이렇게 하면, 단부의 전체 측면에 형성된 도전성 페이스트층의 막 두께를 동시에 조정할 수 있다.

(4) 본 발명의 한 양태 (2)에서는, 상기 적어도 하나의 전자부품 본체는 복수개의 전자부품 본체를 포함하고, 상기 제3 공정은 상기 막 두께 조정 부재로서 선재끼리가 교점에서 접촉하는 망상(網狀) 부재를 이용하되, 상기 망상 부재에는 복수개의 환상 선재가 형성되며, 상기 복수개의 환상 선재 각각의 안에 상기 복수개의 전자부품 본체 각각의 상기 단부를 배치시키는 공정을 포함할 수 있다. 이렇게 하면, 음파가 등방적으로 전파되는 복수개의 환상 선재 안에 복수개의 전자부품 본체 각각의 단부가 배치되고, 복수개의 전자부품 본체 각각의 단부의 측면에서의 막 두께 조정을 동시에 실시할 수 있다.

(5) 본 발명의 한 양태 (2)~(4) 중 어느 하나에서는, 상기 제3 공정은 상기 막 두께 조정 부재에 음파를 전파시키는 공정을 포함할 수 있다. 이렇게 하면, 환상 선재 등의 막 두께 조정 부재에는 음파의 주파수 및 진폭에 의해 정의되는 진동 에너지가 부여되므로, 보다 효율적으로 막 두께 조정이 가능해진다. 또한, 막 두께 조정 부재에 부착되는 여분의 도전성 페이스트는 음파에 의한 진동에 의해 낙하되어, 막 두께 조정 부재의 오염을 방지할 수 있다.

(6) 본 발명의 한 양태 (4)에 종속되는 양태 (5)에서는, 상기 제3 공정은 상기 망상 부재의 윤곽의 일부로부터 상기 음파를 전파시키고, 상기 망상 부재의 상기 윤곽의 다른 일부로 상기 음파를 반사시키는 공정을 포함할 수 있다. 음파는 등방적으로 전파되므로, 망상 부재의 윤곽의 일부로부터 음파를 전파시킬 수 있다. 망상 부재의 윤곽의 다른 일부로 음파를 반사시킴으로써, 반사파의 에너지도 막 두께 조정에 이용할 수 있다. 한편, 음파의 주파수를 전자부품 본체의 배열 피치에 따라 변경할 수 있는 것이 바람직하고, 예를 들면 음파의 일파장 또는 반파장이 배열 피치와 실질적으로 동일해지도록, 음파의 주파수를 조정하는 것이 바람직하다.

(7) 본 발명의 한 양태 (5) 또는 (6)에서는, 상기 음파는 초음파로 할 수 있다. 초음파의 고주파수를 이용하여, 주파수에 의존하는 에너지를 높여 막 두께 조정할 수 있다. 한편, 전자부품 본체와 막 두께 조정 부재를 상대적으로 이동시킴으로써, 막 두께 조정 범위를 커버할 수 있다.

(8) 본 발명의 한 양태 (1)에서는, 상기 제2 공정 및 상기 제3 공정은 정반에 형성된 오목부에, 상기 단부에 형성된 상기 도전성 페이스트층을 수용하는 공정과, 상기 오목부 내의 상기 도전성 페이스트를 경화시키는 공정을 포함할 수 있다. 이렇게 하면, 단면 및 측면에 형성된 도전성 페이스트층은 오목부 내에서 막 두께 조정되어 경화되므로, 제2 공정 및 제3 공정을 동시에 실시할 수 있다.

(9) 본 발명의 한 양태 (1)에서는, 상기 제1 공정, 상기 제2 공정 및 상기 제3 공정은 형반(型盤)에 형성된 오목부에 충전된 도전성 페이스트에 상기 단부를 침지하는 공정과, 상기 오목부 내의 상기 도전성 페이스트를 경화시키는 공정을 포함할 수 있다. 이렇게 하면, 오목부에 충전된 도전성 페이스트에 전자부품 본체의 단부가 삽입됨으로써 제1 공정이 실시되고, 단면 및 측면에 형성되는 도전성 페이스트층은 오목부 내에서 막 두께 조정되어 제2, 제3 공정이 실시된다. 따라서, 제1 공정, 제2 공정 및 제3 공정을 동시에 실시할 수 있다.

(10) 본 발명의 한 양태 (1)~(9)에서는, 상기 제1 공정, 상기 제2 공정 및 제3 공정 중 적어도 하나의 공정 전에, 상기 적어도 하나의 전자부품 본체를 끼워 배치되는 2개의 선재에 반파장만큼 위상이 서로 어긋난 음파를 전파시켜, 상기 적어도 하나의 전자부품 본체를 센터링(centering)하는 공정을 더 가질 수 있다. 반파장만큼 위상이 서로 어긋난 2종의 음파의 파형 중의 마루끼리의 위상이 일치하므로, 그 음파가 전파되는 2개의 선재와의 접촉에 의해 전자부품 본체의 위치가 교정된다. 그로써, 디센터링되어 있는 전자부품 본체를 센터링할 수 있다. 그 결과, 이 센터링 공정 후의 제1 공정, 제2 공정 및/또는 제3 공정을 보다 정밀도 높게 실현할 수 있다.

(11) 본 발명의 다른 양태는,

적어도 하나의 전자부품 본체의 단부에 전극을 형성하여 전자부품을 제조하는 전자부품의 제조 장치에 있어서,

상기 적어도 하나의 전자부품 본체의 상기 단부에 위치하는 단면과 상기 단면에 이어지는 측면에, 도전성 페이스트를 도포하여 도전성 페이스트층을 형성하는 도포부와,

상기 단면에 형성된 상기 도전성 페이스트층과 접촉되어, 상기 도전성 페이스트층의 막 두께를 조정하는 제1 막 두께 조정 부재와,

상기 측면에 형성된 상기 도전성 페이스트층과 접촉되어, 상기 도전성 페이스트층의 막 두께를 조정하는 제2 막 두께 조정 부재를 가지는 전자부품의 제조 장치에 관한 것이다.

본 발명의 다른 양태에 의하면, 본 발명의 한 양태 (1)에 따른 전자부품의 제조 방법을 알맞게 실시할 수 있다.

(12) 본 발명의 다른 양태 (11)에서는, 상기 적어도 하나의 전자부품 본체는 복수개의 전자부품 본체를 포함하고, 상기 제2 막 두께 조정 부재는 선재끼리가 교점에서 접촉하는 망상 부재를 포함하며, 상기 망상 부재에는 복수개의 환상 선재가 형성되고, 상기 복수개의 환상 선재 각각의 안에 상기 복수개의 전자부품 본체 각각의 상기 단부를 배치시킬 수 있다. 그로써, 본 발명의 한 양태 (4)를 알맞게 실시할 수 있다.

(13) 본 발명의 다른 양태 (12)에서는, 상기 제2 막 두께 조정 부재에 음파를 전파시키는 음파발생원을 더 가질 수 있다. 그로써, 본 발명의 한 양태 (5) 또는 (6)을 알맞게 실시할 수 있다.

(14) 본 발명의 다른 양태 (11)에서는 정반에 형성된 오목부를 포함하고, 상기 오목부의 바닥벽이 상기 제1 막 두께 조정 부재가 되고, 상기 오목부의 측벽이 상기 제2 막 두께 조정 부재가 되어도 된다. 그로써, 본 발명의 한 양태 (8)을 알맞게 실시할 수 있다.

(15) 본 발명의 다른 양태 (11)에서는 형반에 형성된 오목부를 포함하고, 상기 도포부는 상기 도전성 페이스트가 수용되는 상기 오목부가 되고, 상기 오목부의 바닥벽이 상기 제1 막 두께 조정 부재가 되며, 상기 오목부의 측벽이 상기 제2 막 두께 조정 부재가 되어도 된다. 그로써, 본 발명의 한 양태 (9)를 알맞게 실시할 수 있다.

(16) 본 발명의 또 다른 양태는,

전자부품 본체와,

상기 전자부품 본체의 단부를 덮는 전극을 가지며,

상기 단부는 단면과 상기 단면에 이어지는 측면을 포함하며,

상기 전극은 상기 단면과 상기 측면에서 실질적으로 동일한 두께를 가지는 전자부품에 관한 것이다.

(17) 본 발명의 또 다른 양태 (16)에서는,

상기 단부는 상기 단면과 상기 측면이 교차하는 모서리부를 포함하고,

상기 모서리부를 덮는 상기 전극의 두께는 상기 단면을 덮는 상기 전극의 두께 이상인 전자부품.

(18) 본 발명의 또 다른 양태 (16) 또는 (17)에서는 상기 전극 표면의 요철의 최대 깊이는 20㎛ 이하로 할 수 있다.

도 1은 본 발명에 따른 제조 방법에 이용되는 전자부품 본체와 도전성 페이스트층의 딥층을 개략적으로 나타내는 도면이다.
도 2의 (A)(B)는 본 발명의 제1 실시형태에 따른 제조 방법의 제1 공정을 나타내는 도면이다.
도 3의 (A)(B)는 본 발명의 제1 실시형태에 따른 제조 방법의 제3 공정을 나타내는 도면이다.
도 4의 (A)(B)는 복수개의 전자부품 본체에 대하여 제3 공정을 동시에 실시하는 것을 나타내는 도면이다.
도 5는 도 4(A)에 나타내는 공정의 측면도이다.
도 6의 (A)(B)는 본 발명의 제2 실시형태에 따른 제조 방법의 제3 공정을 나타내는 도면이다.
도 7은 음파의 주파수에 의해 조정되는 파장과, 전자부품 본체 사이의 피치의 상관을 나타내는 도면이다.
도 8(A)~도 8(D)는 본 발명의 제3 실시형태에 따른 제조 방법의 제2 공정 및 제3 공정을 나타내는 도면이다.
도 9(A)~도 9(D)는 본 발명의 제4 실시형태에 따른 제조 방법의 제1~제3 공정을 나타내는 도면이다.
도 10은 본 발명의 제1 및 제2 실시형태에 따른 제조 방법이 실시되는 제조 장치를 나타내는 도면이다.
도 11의 (A)(B)는 삽입 가이드와 캐리어 플레이트를 나타내는 도면이다.
도 12의 (A)(B)는 지그 반입 공정 및 전자부품의 단면 높이 조정 공정을 나타내는 도면이다.
도 13(A)~도 13(C)는 도전성 페이스트의 딥 도포 공정(제1 공정)을 나타내는 도면이다.
도 14(A)~도 14(C)는 본 발명의 제1, 제2 실시형태에 이용되는 종래의 블롯 공정(제2 공정)의 개요를 나타내는 도면이다.
도 15(A)~도 15(C)는 본 발명의 제1, 제2 실시형태에 이용되는 개량된 블롯 공정(웨트(wet) 방식의 제2 공정)을 나타내는 도면이다.
도 16은 본 발명의 제3 및 제4 실시형태에 따른 제조 방법이 실시되는 제조 장치를 나타내는 도면이다.
도 17은 형반의 오목부와 전자부품 본체의 단면의 상사(相似) 형상을 설명하는 도면이다.
도 18은 오목부와 전자부품 본체의 단부의 극간 치수를 설명하는 도면이다.
도 19는 본 발명의 실시형태인 전자부품의 개략 사시도이다.
도 20은 전자부품 본체의 단부에 형성되는 전극의 절단면을 나타내는 도면이다.
도 21의 (A)(B)는 본 발명의 실시형태에 따른 전자부품의 단면에 형성된 외부전극의 정면도 및 측면도이다.
도 22의 (A)(B)는 비교예인 전자부품의 단면에 형성된 외부전극의 정면도 및 측면도이다.
도 23의 (A)(B)는 전자부품 본체의 센터링 지그 및 센터링 공정을 나타내는 도면이다.

이하, 본 발명의 알맞은 실시형태에 대해 상세하게 설명한다. 한편, 이하에 설명하는 본 실시형태는 청구범위에 기재된 본 발명의 내용을 부당하게 한정하는 것이 아니며, 본 실시형태로 설명되는 구성 전체가 본 발명의 해결 수단으로서 필수라고는 할 수 없다.

1. 전자부품의 제조 방법

도 1에, 단부(2)를 가지는 전자부품 본체(1)와, 예를 들면 정반(도시하지 않음) 상에 균일 두께로 형성된 도전성 페이스트의 딥층(3)을 나타낸다. 단부(2)는 단면(2A)과 그에 이어지는 측면(2B)을 포함한다. 전자부품 본체(1)의 단부(2)에 전극을 형성하여 전자부품을 제조하는 본 실시형태에 따른 제조 방법은, 전자부품 본체(1)의 단부(2)에 도전성 페이스트층을 형성하는 제1 공정과, 도전성 페이스트층이 경화되기 전에, 전자부품 본체(1)의 단면(2A)에 형성된 도전성 페이스트층의 막 두께를 조정하는 제2 공정과, 도전성 페이스트층이 경화되기 전에, 전자부품 본체(1)의 측면(2B)에 형성된 도전성 페이스트층의 막 두께를 조정하는 제3 공정을 포함한다.

1.1. 제1 실시형태

도 2의 (A)(B) 및 도 3의 (A)(B)에 제1 실시형태에 따른 제1 공정 및 제3 공정을 나타낸다. 한편, 설명을 알기 쉽게 하기 위해, 도면 중의 일부 부재는 치수가 과장되어 그려져 있고, 예를 들면 딥층(3)이나 도전성 페이스트층(4)의 치수나 형상은 다른 부재의 치수나 형상과 비교하여 확대되어 있다.

제1 공정을 실시하기 위해, 도 2(A)에 나타내는 바와 같이, 전자부품 본체(1)와 딥층(3)을 상대적으로 이동(상하동)시켜, 전자부품 본체(1)의 단부(2)를 딥층(3)에 침지시킨다. 그 후, 도 2(B)에 나타내는 바와 같이, 전자부품 본체(1)와 딥층(3)을 상대적으로 이동(상하동)시켜, 전자부품 본체(1)의 단부(2)를 딥층(3)으로부터 떼어 놓는다. 그로써, 전자부품 본체(1)의 단부(2)에 도전성 페이스트층(4)이 도포되어 형성된다.

도 3의 (A)(B)는 제3 공정을 나타낸다. 이 제3 공정 전 또는 후에, 예를 들면 특허문헌 2에 기재된 공지의 블롯 공정이 제2 공정으로서 실시되는데, 제2 공정에 대해서는 뒤에 설명한다. 제3 공정을 실시하기 위해, 제3 도 (A)에 나타내는 바와 같이, 예를 들면 막 두께 조정 부재(제2 막 두께 조정 부재)(5A)가 이용된다. 막 두께조정 부재(5A)는, 단부(2)의 전체 측면(직사각형 절단면인 본 실시형태에서는 4측면) 중 적어도 하나의 측면(2B)에 형성된 도전성 페이스트층(4)과 접촉하는 것이면 된다. 막 두께 조정 부재(5A)의 형상은 상관없고, 측면(2B)과 선 접촉 또는 면 접촉하는 것이면 된다. 단, 도전성 페이스트층(4)과는 비접촉인 막 두께 조정 부재로 해도 되고, 예를 들면 막 두께 조정 부재인 분출 노즐로부터 압축 공기를 분출시켜, 측면(2B) 상의 도전성 페이스트층(4)의 막 두께를 조정해도 된다.

막 두께 조정 부재로서 바람직하게는 환상 부재, 예를 들면 도 3(A)와 같은 환상 선재(5A)를 이용하면, 단부(2)의 전체 측면(2B)에 형성된 도전성 페이스트층(4)의 막 두께를 동시에 조정할 수 있다. 제3 공정에서는, 도 3(A)에 나타내는 바와 같이, 전자부품 본체(1)와 환상 선재(5A)가 상대적으로 이동(상하동)되어, 전자부품 본체(1)의 단부(2)가 환상 선재(5A) 안에 배치된다. 그로써, 측면(2B)에 형성된 도전성 페이스트층(4)을 환상 부재(5A)와 접촉시킴으로써, 측면(2B)에 형성된 미조정이었던 도전성 페이스트층(4)의 막 두께의 두꺼운 부분은 환상 부재(5A)에 의해 깎이거나 얇은 부분으로 바뀐다. 그 후, 도 3(B)에 나타내는 바와 같이, 전자부품 본체(1)와 환상 선재(5A)가 상대적으로 이동(상하동)되어, 측면(2B) 상의 막 두께 조정된 도전성 페이스트층(전극이라고도 함)(4A)을 가지는 단부(2)가 환상 선재(5A)로부터 이탈된다. 이와 같이, 제1 공정으로 형성된 단부(2)의 도전성 페이스트층(4)은, 그것이 경화되기 전에 제2 및 제3 공정이 실시됨으로써, 단면(2A) 및 측면(2B)의 막 두께가 조정된 도전성 페이스트층(4A)으로 가공할 수 있다.

도 4의 (A)(B)는 일차원 배열 또는 이차원 배열된 복수개의 전자부품 본체(1)에 대해 제3 공정을 동시에 실시하는 공정을 나타내고 있다. 이 경우, 막 두께 조정 부재로서 복수개의 환상 선재(5A)가 일차원 또는 이차원 배열되는 망상 부재(5)가 이용된다. 도 5에 나타내는 바와 같이, 행 또는 열 방향으로 서로 이웃하는 2개의 전자부품 본체(1, 1)의 배열 피치(d)에 맞춰 환상 선재(5A)가 배열된다. 도 5에서는 행 또는 열 방향으로 서로 이웃하는 2개의 환상 선재(5A)는 선재가 공용되지 않고 독립되어 있다. 바꾸어 말하면, 행 또는 열 방향으로 서로 이웃하는 2개의 전자부품 본체(1, 1) 사이에는 2개의 선재가 배치된다. 이를 대신하여, 행 또는 열 방향으로 서로 이웃하는 2개의 전자부품 본체(1, 1) 사이에, 양자에 공용되는 1개의 선재를 배치해도 된다(도 7 참조).

1.2. 제2 실시형태

도 6의 (A)(B)는 음파가 전파되는 막 두께 조정 부재를 이용하여 제3 공정을 실시하는 본 발명의 제2 실시형태를 나타내고 있다. 도 6의 (A)(B)에서는 막 두께 조정 부재, 예를 들면 망상 부재(5)의 단부는 초음파 진동자(6)(넓은 의미로 음파발생원)에 접속된다. 특히, 망상 부재(5)는 선재끼리가 교점에서 접촉하는 것이 바람직하다. 또한, 망상 부재(5)는 음파나 초음파를 전파하기 쉬운 선재, 예를 들면 피아노선을 이용하는 것이 바람직하다. 음파는 등방적으로 전파되므로, 망상 부재(5)의 행 방향 및 열 방향으로 연장되면서, 교점에서 접촉하는 모든 선재에 음파를 전파시킬 수 있다. 도 6(A)에 나타내는 바와 같이, 망상 부재(5)에 형성된 복수개의 환상 선재(5A) 안에 단부(2)를 배치하면, 환상 선재(5A)에는 초음파의 주파수 및 진폭에 의해 정의되는 진동 에너지가 부여되므로, 보다 효율적으로 막 두께 조정이 가능해진다. 또한, 망상 부재(5)에 부착되는 여분의 도전성 페이스트는 음파에 의한 진동에 의해 낙하되어, 망상 부재(5)의 오염을 방지할 수 있다. 그 후, 도 6(B)에 나타내는 바와 같이, 전자부품 본체(1)와 망상 부재(5)가 상대적으로 이동(상하동)되어, 측면(2B) 상의 막 두께 조정된 도전성 페이스트층(4A)을 가지는 단부(2)가 환상 선재(5A)로부터 이탈된다.

막 두께 조정 부재, 예를 들면 망상 부재(5)를 전파하는 음파는 주파수를 조정할 수 있다. 도 7은 음파의 주파수에 의해 조정되는 파장과, 서로 이웃하는 전자부품 본체(1, 1) 사이의 피치(d)의 상관을 나타낸다. 예를 들면 피치(d)=5.29㎜로 하고, 망상 부재(5)의 음파전파 속도를 5290m/s로 하여, 주파수를 조정해 보았다. 이 경우, 주파수가 250㎑에서의 일파장≒4×d, 500㎑에서의 일파장≒2d, 1㎒에서의 일파장≒d가 된다. 음파의 일파장이 d 또는 2d와 거의 동일해지는 주파수를 선택하면, 각각의 환상 선재(5d)에 부여되는 진동 에너지가 거의 동일해지고, 복수개의 전자부품 본체(1)의 각 단부(2)의 측면(2B)에서 균일한 막 두께 조정이 기대된다.

도 7에서는, 망상 부재(5)의 윤곽의 일부(예를 들면 대략 직사각형인 한 변)에 초음파 진동자(6)를 배치하고, 망상 부재(5)의 윤곽의 다른 일부(예를 들면 대략 직사각형의 한 변과 대향하는 다른 한 변)에 반사 부재(7)를 배치하고 있다. 이렇게 하면, 반사파의 에너지도 막 두께 조정에 이용할 수 있다. 한편, 음파는 초음파로 하면, 초음파의 고주파수를 이용하여, 주파수에 의존하는 에너지를 높여 막 두께 조정할 수 있다. 전자부품 본체(1)와 막 두께 조정 부재(5)를 상대적으로 이동시킴으로써, 막 두께 조정 범위를 커버할 수 있다.

한편, 주파수를 조정하기 위해, 예를 들면 반사 부재(7)에 파형 모니터를 접속하고, 파형을 보면서 일파장의 길이나 위상을 확인하여, 초음파 진동자(6)에 접속되는 구동부를 튜닝하여 주파수를 조정해도 된다. 또한, 도 7에 나타내는 망상 부재(5)의 종횡의 선재(예를 들면 피아노선)에 텐션을 부여하여 망 형상을 유지시키는, 도시하지 않은 프레임체를 마련해도 된다. 또한, 초음파 진동자(6)는, 도 7에 나타내는 바와 같이 망상 부재(5)의 한 변을 따라 배치되며, 도 7의 횡방향으로 연장되는 모든 선재에 초음파를 공급하는 것에 한정되지 않고, 적어도 한 개의 선재에 초음파를 공급해도 된다. 초음파는 등방적으로 전파되어, 종횡의 모든 선재에 전파되기 때문이다.

1.3. 제3 실시형태

본 발명의 제3 실시형태는, 예를 들면 도 2의 (A)(B)에 나타내는 제1 공정 후에 제2 공정 및 제3 공정을 동시에 실시하는 것이다. 이 제3 실시형태에서는 도 8(A)에 나타내는 바와 같이 적어도 하나, 예를 들면 복수개의 오목부(12)가 표면에 형성된 정반(형반이라고도 함)(10)이 준비된다. 오목부(12)의 바닥벽, 측벽이 제1, 제2 막 두께 조정 부재로서 기능한다. 한편, 전자부품 본체(1)는 단부(2)를 노출시켜 캐리어 플레이트(지그)(20)에 유지된다. 캐리어 플레이트(20)는 제1, 제2 실시형태에서도 이용할 수 있다. 캐리어 플레이트(20)는 예를 들면 탄성체로 형성된다. 전자부품 본체(1)는 일단부를 남기고 구멍(22)에 끼워 맞춰져 캐리어 플레이트(20)에 유지된다.

도 8(B)로부터 도 8(C)로 바뀌는 바와 같이, 정반(10)과 캐리어 플레이트(20)를 상대적으로 이동(상하동)시켜, 정반(10)의 오목부(12) 내에, 도전성 페이스트층(4)이 형성된 단부(2)를 삽입한다. 그로써, 단면(2A)과 측면(2B)에 형성된 도전성 페이스트층(4)은, 오목부(12)를 구획하는 바닥벽(제1 막 두께 조정 부재)과 측벽(제2 막 두께 조정 부재)에 의해 막 두께 조정된다. 오목부(12) 내에서, 막 두께 조정된 도전성 페이스트층(4)은 경화된다. 그 후, 도 8(D)에 나타내는 바와 같이, 캐리어 플레이트(20)를 정반(10)에 대하여 상대 이동시켜, 전자부품 본체(1)의 단부(2)에 형성된 도전성 페이스트층(4A)을 정반(10)의 오목부(12)로부터 이탈시킨다.

여기서, 도전성 페이스트란, 유동성과 높은 점성이 있는 도전성 물질이며, 현탁한 분산계이다. 도전성 페이스트층(4, 4A)을 유동성이 있을 때 오목부(12)에 넣어 막 두께 조정하고, 정반(10)의 가열이나 건조 등에 의해 오목부(12) 내에서 신속하게 경화시킬 수 있다. 한편, 도전성 페이스트층(4)의 양은 정반(10)의 오목부(12)로부터 넘치지 않는 양으로 조정되는 것이 바람직하다.

1.4. 제4 실시형태

본 발명의 제3 실시형태는 제1 공정, 제2 공정 및 제3 공정을 동시에 실시하는 것이다. 이 제4 실시형태에서는 도 9(A)에 나타내는 바와 같이, 형반(10)의 오목부(12) 내에 도 1에 나타내는 도전성 페이스트의 딥층(3)이 형성된다. 즉, 본 실시형태에서는, 오목부(12)는 제1, 제2 막 두께 조정 부재 외에 도포부로서도 기능한다.

도 9(B)로부터 도 9(C)로 바뀌는 바와 같이, 형반(10)과 캐리어 플레이트(20)를 상대적으로 이동시켜, 형반(10)의 오목부(12) 내에 형성된 딥층(3)에 전자부품 본체(1)의 단부(2)를 침지한다. 그로써, 단부(2)인 단면(2A)과 측면(2B)은, 도전성 페이스트층(4A)이 형성됨과 동시에 오목부(12)를 구획하는 바닥벽(제1 막 두께 조정 부재)과 측벽(제2 막 두께 조정 부재)에 의해 막 두께 조정된다. 오목부(12) 내에서, 도전성 페이스트층(4A)이 경화된 후, 도 9(D)에 나타내는 바와 같이, 캐리어 플레이트(20)를 형반(10)에 대하여 상대 이동시켜, 전자부품 본체(1)의 단부(2)에 형성된 도전성 페이스트층(4A)을 형반(10)의 오목부(12)로부터 이탈시킨다.

2. 제1, 제2 실시형태의 실시에 이용되는 제조 장치

2.1. 전자부품의 제조 장치

도 10은 제1 또는 제2 실시형태의 실시에 이용되는 제조 장치를 나타내고 있다. 이 제조 장치는 캐리어 플레이트(지그)(20)와 막 두께 조정 부재, 예를 들면 도 4의 (A)(B), 도 6의 (A)(B) 또는 도 7 등에 나타내는 망상 부재(5)(초음파 진동자(6) 또는 반사체(7)를 구비해도 되고 구비하지 않아도 됨)와 정반(100)을 가진다.

캐리어 플레이트(지그)(20)는 전자부품 본체(1)의 단부(2)의 윤곽에 맞춰, 예를 들면 도 11의 (A)(B)에 나타내는 바와 같이 평면에서 보아 직사각형 구멍(22)을 가질 수 있다. 직사각형 구멍(22)을 이용하면, 배치(batch) 처리 되는 복수개의 전자부품 본체(1)의 치수(L11)의 장변과 치수(L21)의 단변의 방향이 맞춰진다. 따라서, 지그(20)에 유지되는 전자부품 본체(1)의 단변을 예를 들면 X방향으로 일치시키고, 장변을 예를 들면 Y방향으로 일치시킬 수 있다. 단, 구멍(22)은 전자부품 본체(1)의 단부(2)의 윤곽에 맞춰 형성되고, 반드시 직사각형에 한정되지 않는다.

도 11(A)에 나타내는 지그(20)의 직사각형 구멍(22)에 전자부품 본체(1)를 삽입할 때에, 지그(20)와 겹쳐 배치되는 삽입 가이드(150)를 이용할 수 있다. 삽입 가이드(150)는 원형 테이퍼 구멍(152)과 그에 연통되는 직사각형 구멍(154)을 가진다. 원형 테이퍼 구멍(152)에 들어간 전자부품 본체(1)는, 예를 들면 삽입 가이드(150)로의 진동 부여 등에 의해 직사각형 구멍(154)으로 이끌려 방향이 맞춰진다. 그 후, 가압부(160)에 의해 전자부품 본체(1)는 예를 들면 고무제 지그(20)의 직사각형 구멍(22)에 탄성적으로 끼워 맞춰진다.

도 10에서, 전자부품 본체(1)가 아래로 늘어져 유지되는 캐리어 플레이트(지그)(20)는 지그 고정반(30)에 착탈이 자유롭게 지지된다. 지그 고정반(30)의 상방에는 기반(40)이 고정되고, 하방에는 정반(100)이 배치되며, 예를 들면 측방에는 막 두께 조정 부재, 예를 들면 망상 부재(5)가 배치된다. 기반(40)에는 지그 고정반(30)을 이동시키는 이동 기구(50)가 마련된다. 여기서, 도 10에서는 직교 3축 방향을 X, Y, Z로 한다. 이동 기구(50)는 X축 구동부(60), Y축 구동부(70) 및 Z축 구동부(80)를 포함할 수 있다. Z축 구동부(80)는 필수이지만, X축 구동부(60) 및 Y축 구동부(70)는 임의이다. 한편, 이동 기구(50)는 지그 고정반(30) 및 정반(100) 중 적어도 한쪽을 적어도 Z축 방향으로 이동시키는 것이면 된다.

X축 구동부(60)는, X축 가이드(62)를 따라 기반(40)에 대하여 X축 방향으로 이동가능한 X테이블로 구성할 수 있다. Y축 구동부(70)는, Y축 가이드(72)를 따라 X축 구동부(60)에 대하여 Y축 방향으로 이동가능한 Y테이블로 구성할 수 있다. Z축 구동부(80)는, 예를 들면 Y축 구동부(70)에 고정되고, Z축(82)을 Z축 방향으로 이동 가능하다.

지그 고정반(30)은 Z축(82)에 고정된다. 따라서, 지그 고정반(30), 지그(20) 및 전자부품 본체(1)는 이동 기구(50)에 의해, 정반(100)에 대하여 Z축 방향으로 이동됨과 함께, 정반(100)의 표면에 평행한 X-Y평면을 따라 이동 가능하다. 또한, 망상 부재(5)는 도시하지 않은 이동 기구에 의해 X방향으로 진퇴 이동된다. 망상 부재(5)는 제3 공정이 실시될 때에 지그(20)의 하방에 배치되고, 그 이외일 때는 도 10의 위치로 퇴피한다.

2.2. 제1 공정 및 제2 공정

이하에서, 본원 출원인에 의한 대만 특허출원 제105133284호에 기재된 제1 공정, 제2 공정 및 개량된 제2 공정을 설명한다.

2.2.1. 제1 공정 전의 단면 조정 공정

도 12(A)에 나타내는 바와 같이, 전자부품 본체(1)가 유지된 지그(20)가 지그 고정반(30)에 고정된다. 도 12(B)는, 전자부품 본체(1)의 단면 높이의 조정 공정을 나타낸다. 도 12(B)에서는, 도전성 페이스트가 빈틈없이 발라져 있지 않은 정반(100)에 대하여, Z축 구동부(80)에 의해 지그(20)에 유지된 전자부품 본체(1)를 하강시키고, 전자부품 본체(1)의 단면(2A)을 정반(100)에 접촉시킨다. 그로써, 지그(20)에 유지되어 있는 전자부품 본체(1)의 단면(2A)의 높이가 균일해진다.

2.2.2. 제1 공정

도 13(A)~도 13(C)는 도전성 페이스트의 침지 도포 공정(제1 공정)을 나타낸다. 도 13(A)에서는 블레이드(112)를 스퀴지(squeegee) 유닛(110)에 의해 수평 이동시켜, 정반(100) 상에 도전성 페이스트(130)에 의한 높이(h1)의 딥층(130)을 형성한다. 도 13(B)에서는 도 1의 Z축 구동부(80)에 의해 전자부품 본체(1)를 하강시키고, 전자부품 본체(1)의 단면(2A)을 정반(100) 상의 딥층(130)에 접촉시킨다. 그 후, 도 13(C)에 나타내는 바와 같이, 전자부품 본체(1)는 상승된다. 그로써, 전자부품 본체(1)의 단부(2)에 도전성 페이스트층(4)이 형성된다.

2.2.3. 제2 공정

도 14(A)~도 14(C)는 종래의 블롯 공정(제2 공정)을 나타내고 있다. 도 14(A)에서는 정반(100)의 표면(101)과 접촉하는 블레이드(114)를 스퀴지 유닛(110)에 의해 수평 이동시켜, 정반(100) 상의 도전성 페이스트가 긁어내진다. 도 15(B)에서는 전자부품 본체(1)를 하강시키고, 전자부품 본체(1)의 단부(2)에 형성된 도전성 페이스트층(4)을 정반(100)에 접촉시킨다. 그 후, 도 14(C)에 나타내는 바와 같이 전자부품 본체(1)는 상승된다.

2.2.4. 개량된 제2 공정

2.2.4.1. 웨트 방식

도 15(A)~도 15(C)는 도 14(A)에 이어 실시되는 블롯 공정을 나타내고 있다. 정반(100) 상으로부터 도전성 페이스트를 긁어낸 후에, 도 15(A)에서 블레이드(114)에 의해 설정된 높이(h2)의 페이스트막층(웨트층)(140)을 형성한다. 즉, 종래의 블롯 공정에서는 페이스트막층이 없는 드라이 상태의 정반(100)을 이용하여 블롯 공정을 실시했지만, 본 실시형태에서는 페이스트막층(웨트층)(140)이 형성된 웨트 상태의 정반(100)을 이용하여 블롯 공정을 실시한다.

다음으로, 도 15(B)에 나타내는 바와 같이 전자부품 본체(1)를 하강시켜, 전자부품 본체(1)의 단부(2)에 형성된 도전성 페이스트층(4)을 페이스트막층(웨트층)(140)에 접촉시킨다. 또한, 도 10에 나타내는 이동 기구(50)의 X축 구동부(60) 및/또는 Y축 구동부(70)에 의해, 도전성 페이스트층(14)을 페이스트막층(웨트층)(140)에 접촉시킨 채, 전자부품 본체(1)를 정반(100)의 표면(101)과 평행한 적어도 한 방향(예를 들면 X축 방향 및 Y축 방향 중 적어도 한쪽)으로 상대적으로 이동시킨다. 그 후, 도 15(C)에 나타내는 바와 같이 전자부품 본체(1)는 상승된다. 그로써 도전성 페이스트층(14)은 정반(100) 상의 페이스트막층(웨트층)(140)과 접촉하면서 이동함으로써 평탄화됨과 함께, 코브웨빙의 원인이 되는 여분의 도전성 페이스트를 정반면(101) 측으로 전사시켜 닦아낼 수 있다. 이 여분의 도전성 페이스트를 정반면에 전사시키는 효과는, 특허문헌 2와 같이 전자부품을 정지 상태로 하기 보다도 본 발명의 실시형태와 같이 정반(100)과 평행하게 전자부품 본체(1)를 이동시키는 편이 훨씬 높다.

2.2.4.2. 드라이 방식

도 15(A)~도 15(C)에 나타내는 웨트 방식을 대신하여, 페이스트막층(웨트층)(140)이 형성되지 않는 드라이 상태의 정반(100)의 표면(101)에 전자부품 본체(1)의 도전성 페이스트층(4)을 접촉시키면서, 전자부품 본체(1)를 정반(100)의 표면(101)과 평행한 적어도 한 방향, 바람직하게는 다른 두 방향 이상으로 상대적으로 이동시켜도 된다. 특히 다른 두 방향 이상으로 이동시키면, 종래의 블롯 공정에서는 정반(100) 측으로 전사할 수 없었던 여분의 도전성 페이스트를 정반(100) 측으로 전사시키는 효과가 높아진다.

3. 제3, 제4 실시형태의 실시에 이용되는 제조 장치

3.1. 제4 실시형태의 실시에 이용되는 제조 장치

도 16은 제4 실시형태의 실시에 이용되는 제조 장치(200)를 나타낸다. 도 16에 나타내는 캐리어 플레이트(20)는, 예를 들면 금속제의 기부(20A)에 형성된 구멍(20B)에 탄성체, 예를 들면 고무(예를 들면 실리콘고무)(20C)가 배치되고, 전자부품 본체(1)가 탄성적으로 유지되는 구멍(22)이 탄성체(20C)에 형성된다.

한편, 도 16에 나타내는 형반(10)은 형부(型部)(10B)에 구멍(10B1)이 형성되고, 그 구멍(10B1)에 오목부 형성 부재(10B2)가 배치되며, 도전성 페이스트(3)가 충전되는 오목부(12)가 오목부 형성 부재(10B2)에 형성된다. 오목부 형성 부재(10B2)는, 바람직하게는 성형에 의해 정밀도 높게 오목부(12)를 형성할 수 있는 재료, 예를 들면 실리콘고무로 형성된다. 오목부 형성 부재(B2)는 예를 들면 도 16에 나타내는 바와 같이 온도조절부(10C)와 접촉시킬 수 있다. 그로써, 온도조절부(10C)와 오목부(12) 내의 딥층(도전성 페이스트)(3)의 열교환이 오목부 형성 부재(10B2)를 통해 실시된다. 온도조절부(10C)는 가열부, 예를 들면 히터로 하거나, 가열/냉각이 전환 가능한, 예를 들면 펠티어 소자 등을 이용하여 구성할 수 있다. 도전성 페이스트를 가열함으로써 경화를 빠르게 할 수 있다. 형반(정반)(10)을 냉각하면, 형반(10)이 수축하는 한편 상대적으로 오목부(12)를 넓힐 수 있고, 그로써 도전성 페이스트층(4A)의 이형성을 높일 수 있다.

도 16에 나타내는 바와 같이, 형반(10)의 기부(10A)와 캐리어 플레이트(20)의 기대(基臺)(24)는 상대적으로 이동(상하동)시킬 수 있다. 그로써, 도 9(B)~도 9(D)의 각 공정을 실시할 수 있다. 형반(10)의 기부(10A)와 캐리어 플레이트(20)의 기대(24)는 상대적인 이동 시에 센터링 가이드 부재(안내 부재)(52)에 의해 가이드되는 것이 바람직하다. 예를 들면 기부(10A) 측의 암부재(52A)와, 예를 들면 기대(24) 측의 수부재(52B)의, 예를 들면 테이퍼 형상의 끼워맞춤에 의해 형반(10)의 오목부(12)에 대하여 전자부품 본체(1)가 센터링된다.

캐리어 플레이트(20) 및 형반(10)이 상대 이동되는 방향에서 본 형반(10)의 평면도인 도 17에서, 형반(10)의 오목부(12)는 전자부품 본체(1)의 단부(2)의 윤곽(쇄선)보다도 큰 윤곽(실선)이면서, 전자부품 본체(1)의 단부(2)의 윤곽(쇄선)과 상사한 윤곽(실선)을 가진다. 도 17에서는 안내 부재(52)의 작용에 의해 전자부품 본체(1)의 단부(2)의 윤곽(쇄선)의 중심(P1)이 오목부(12)의 윤곽(실선)의 중심(P2)에 일치하고 있다.

도 17에 나타내는 센터링 상태(P1=P2)가 확보되면, 전자부품 본체(1)의 단부(2)에, 설계대로의 형상과 막 두께로 도전성 페이스트층(전)(4A)이 형성된다. 도 18은 오목부(12)에 배치된 전자부품 본체(1)를 나타낸다. 전자부품 본체(1)의 단부(2)는 단면(2A)과 측면(2B)을 포함한다. 한편, 형반(10)의 오목부(12)는, 단면(2A)에 대향하는 바닥벽(12A)과, 측면(2B)에 대향하는 측벽(12B)을 포함한다. 전자부품 본체(1)의 좌측면(2B)으로부터 오목부(12)의 측벽(12B)까지의 거리(T11L)와 전자부품 본체(1)의 우측면(2B)으로부터 오목부(12)의 측벽(12B)까지의 거리(T11R)를 실질적으로 동일하게 할 수 있다. 그로써, 전자부품 본체(1)의 단부(2)의 측면(2B)에 형성되는 도전층(4)의 막 두께를 실질적으로 균일하게 하는 것이 가능해진다.

형반(10)의 기부(10A)와 캐리어 플레이트(20)의 기대(24)의 상대적 이동 거리를 관리함으로써, 전자부품 본체(1)의 단면(2A)으로부터 오목부(12)의 바닥벽(12A)까지의 거리(T21)와 전자부품 본체(1)의 측면(2B)으로부터 오목부(12)의 측벽(12B)까지의 거리(T11R, T11L)를 실질적으로 동일하게 할 수 있다.

이렇게 해서, 전자부품 본체(1)의 단부(2) 중 단면(2A) 및 측면(2B)에 필요 충분하면서 균일한 두께의 도전층(4A)을 확보할 수 있다. 종래의 딥 도포법에서는, 도전성 페이스트층이 강하할 때까지 그 자체 무게 등에 의해, 전자부품 본체의 단부 중 단면과 측면에서는 도전층의 두께가 다르므로, 본 실시형태에 의해 처음으로 단면(2A) 및 측면(2B)에서 도전층의 두께를 실질적으로 동일하게 할 수 있다.

도 18에서는, 오목부(12)의 바닥벽(12A)과 측벽(12B)이 교차하는 제1 모서리부(12C)의 윤곽은, 전자부품 본체(1)의 단면(2A)과 측면(2B)이 교차하는 제2 모서리부(2C)의 윤곽보다도 크면서, 제2 모서리부(2C)의 윤곽과 상사형으로 되어 있다. 이렇게 하면, 전자부품 본체(1)의 단면(2A)과 측면(2B)이 교차하는 제1 모서리부(2C)를 덮는 도전층(4)의 두께(T31)를 다른 두께(T11R, T11L 및 T21) 이상으로 할 수 있다.

3.2. 제3 실시형태의 실시에 이용되는 제조 장치

제3 실시형태의 실시에 이용되는 제조 장치는 도 10에 나타내는 제조 장치(단, 망상 부재(5)와, 이동 기구(50) 중의 X, Y 구동부(60, 70)는 불필요)와 도 16에 나타내는 제조 장치(단, 오목부(12) 내의 딥층(3)은 불필요)로 구성된다. 도 10에 나타내는 제조 장치에 의해, 도 8(B)에 나타내는 바와 같이 전자부품 본체(1)의 단부(2)에 도전성 페이스트층(4)을 도포하는 제1 공정을 실시할 수 있다. 도 16에 나타내는 제조 장치에 의해, 도 8(C)(D)에 나타내는 제2, 제3 공정을 실시할 수 있다.

4. 전자부품

도 19는 상술한 제조 방법에 의해 제조된 전자부품(1A)을 나타내고, 도 20은 전자부품 본체(1)에 형성된 도전층(4A)의 절단면을 나타내고 있다. 여기서, 본 발명이 적용되는 전자부품(1A)의 크기에 특별히 제약은 없지만, 다운사이징에 따라 초소형화된 전자부품(1A)에 알맞다. 초소형 전자부품(1A)으로는, 도 19에 나타내는, 예를 들면 직사각형(정방형 또는 장방형) 절단면인 한 변의 최대길이를 L1로 하고, 직사각형 절단면과 직교하는 방향의 길이를 L2로 했을 때, L1=500㎛ 이하이면서 L2=1000㎛ 이하이다. 바람직하게는 L1=300㎛ 이하이면서 L2=600㎛ 이하, 더 바람직하게는 L1=200㎛ 이하이면서 L2=400㎛ 이하, 더 바람직하게는 L1=125㎛ 이하이면서 L2=250㎛ 이하이다. 한편, 여기서 말하는 직사각형이란, 두 변이 교차하는 코너가 엄밀하게 90°인 것 외에 코너가 만곡 또는 모따기된 대략 직사각형도 포함하는 것으로 한다. 한편, 본 발명은 직사각형 절단면 이외의 전자부품(1A)에도 적용할 수 있는 것은 물론이다.

4.1. 전극의 막 두께

도 20에서, 단면(2A)에 형성된 전극(4A)의 실질적으로 균일한 두께(T1)와 측면(2B)에 형성된 전극(4A)의 실질적으로 균일한 두께(T2)는 실질적으로 T1=T2로 할 수 있다. 이 막 두께는, 오목부(12)를 이용한 막 두께 조정(제3, 제4 실시형태) 후의 치수를 나타내는 도 18에서 설명한 바와 같지만, 오목부(12) 이외의 막 두께 조정 부재(5A) 등을 이용한 제1, 제2 실시형태로 확보할 수 있다. 또한, 특히 제3, 제4 실시형태에 의하면, 모서리부(2C)에 형성된 전극(4A)의 두께(T3)는 T3≥T1 또는 T3≥T2로 할 수 있다. 이들 막 두께는 종래의 블롯 공정 후의 막 두께와 명확히 구별된다.

4.2 전극의 평탄성 평가

도 21의 (A)(B)는 본 실시형태의 방법에 의해 제조된 전자부품(1A)의 단면을 나타내고 있다. 비교예로서, 특허문헌 2에 개시된 블롯 공정(Z 이동만)이 실시됨으로써 제조된 전자부품의 단면을 도 9의 (A)(B)에 나타낸다.

본 실시형태의 도 21(A)와 비교예의 도 22(A)의 비교로부터 명확한 바와 같이, 도 21(A)에서는 전극의 표면에는 도전성 페이스트의 코브웨빙에 의한 환상의 흔적이 존재하지 않는 것에 반해, 상술한 바와 같이 도 22(A)에서는 명확한 관상(管狀)의 흔적이 2군데에 생겨 있다. 비교예의 도 22(A)에 나타내는 환상의 흔적은, 도 22(B)에 나타내는 바와 같이 전극의 표면을 볼록형상으로 하여 평탄성을 저해한다. 흔적부분에 균열이 생기고, 박리되는 경우도 있다. 전자부품을 기판에 솔더링하면, 박리되기 쉬운 흔적부분만이 솔더링되어, 솔더링이 불안정해진다.

도 22(B)의 2군데의 환상흔적에 기인한 전극 표면의 요철의 최대 깊이는 70~180㎛가 되는 것이 판명되었다. 이에 반해, 도 21(B)에 나타내는 본 실시형태의 전자부품에서는 전극에 환상의 흔적이 존재하지 않기 때문에, 전극 표면의 요철의 최대 깊이는 20㎛ 이하, 바람직하게는 10㎛ 이하의 평탄성을 가질 수 있다.

한편, 상기한 바와 같이 본 실시형태에 대해 상세하게 설명했는데, 본 발명의 신규사항 및 효과로부터 실체적으로 일탈하지 않는 많은 변형이 가능한 것은 당업자에게는 용이하게 이해될 수 있을 것이다. 따라서, 이와 같은 변형예는 모두 본 발명의 범위에 포함되는 것으로 한다. 예를 들면, 명세서 또는 도면에서, 적어도 한번, 보다 넓은 의미 또는 같은 의미의 다른 용어와 함께 기재된 용어는, 명세서 또는 도면의 어떠한 부분에서도 그 다른 용어로 치환할 수 있다. 또한 본 실시형태 및 변형예의 모든 조합도 본 발명의 범위에 포함된다.

여기서, 예를 들면 도 11(B)의 직사각형 구멍(22)의 길이(L11, L21)의 한쪽, 예를 들면 길이(L21)를 전자부품 본체(1)의 대응하는 한쪽의 길이보다도 길게 하여, 도 11(A)에 나타내는 전자부품 본체(1)를 직사각형 구멍(22)에 삽입하기 쉽게 해도 된다. 이와 같은 경우에는 전자부품 본체(1)를 지그(20)에 장착한 후에 전자부품 본체(1)의 센터링(예를 들면 도 11(B)의 X축 또는 Y축 방향의 위치 결정)이 필요해진다.

도 23의 (A)(B)는 전자부품 본체(1)의 센터링 지그 및 센터링 방법을 나타내고 있다. 이 센터링 지그는 전자부품 본체(1)를 끼워 배치되는 2개의 선재(5B, 5C)를 가진다. 초음파 진동자(6)는 도 23(A)에 나타내는 바와 같이 반파장만큼 위상이 서로 어긋난 음파를 2개의 선재(5B, 5C)에 전파시킨다. 반사 부재(7)를 마련하는 경우에는, 전파된 음파를 위상 어긋남을 발생시키지 않고 반사시키면, 그 반사 에너지도 이용할 수 있다. 반파장만큼 위상이 서로 어긋난 2종의 음파의 파형 중의 마루끼리의 위상이 일치하므로, 그 음파가 전파되어 도 24(B)와 같이 진동하는 개의 선재(5B, 5C)의 접촉에 의해, 전자부품 본체(1)의 위치가 교정된다. 그로써, 디센터링(decentering)되어 있는 전자부품 본체(1)를 센터링할 수 있다.

도 23(A)에 나타내는 바와 같이, 복수개의 한 쌍의 선재(5B, 5C)를 가지는 경우, 각 한 쌍의 선재(5B, 5C)에 위상이 어긋난 음파가 공급된다. 이 경우, 한 쌍의 선재(5B, 5C)에 공급되는 위상이 어긋난 2종의 음파를, 다른 모든 한 쌍의 선재(5B, 5C)에 병렬적으로 공급하면, 2개의 초음파 진동자만을 마련하기만 하면 된다. 또한, 도 23(A)에 나타내는 센터링 지그를 대신하여, 도 6의 (A)(B) 또는 도 7에 나타내는 망상 부재(5)를 센터링 지그로서 겸용해도 된다. 망상 부재(5)에 포함되는 환상 선재(5A)의 안치수는 전자부품 본체(1)의 대향하는 측면 사이의 거리보다도 크므로, 도전성 페이스트층(4)이 형성되기 전의 전자부품 본체(1)의 센터링 지그로서 겸용할 수 있다. 또한, 도 7의 횡방향으로 연장되는 2개의 선재에 위상이 어긋난 2종의 음파를 전파시키면, 도 7의 종방향으로 연장되는 선재에서는 2종의 음파가 상쇄된다. 도 7의 종방향으로 연장되는 선재는 진동하지 않으므로, 도 23(B)에 나타내는 센터링 동작에 악영향은 생기지 않는다.

이 센터링 공정은, 제1, 제2 실시형태에서는 적어도 제3 공정 전에, 제3 실시형태에서는 적어도 제2, 제3 공정 전에, 제4 실시형태에서는 제1~제3 공정 전에, 각각 실시되면, 환상 선재(5A) 또는 오목부(12) 내에, 센터링된 전자부품 본체(1)를 정밀도 높게 배치할 수 있다. 따라서, 이 센터링 공정은 제1 공정, 상기 제2 공정 및 제3 공정 중 적어도 하나의 공정 전에 실시되면 된다. 그로써, 이 센터링 공정 후의 제1 공정, 제2 공정 및/또는 제3 공정을 보다 정밀도 높게 실현할 수 있다.

한편, 이 센터링 지그 및 센터링 방법은 도포 공정(제1 공정), 단면의 막 두께 조정 공정(제2 공정) 또는 측면의 막 두께 조정 공정(제3 공정) 중 어느 하나 전에 실시되면 되고, 막 두께 조정 공정을 반드시 동반하지 않아도 센터링 효과를 발휘한다. 따라서, 지그에 장착된 전자부품 본체의 센터링 지그 및 센터링 방법으로서 널리 정의할 수 있다.

또한, 도 15(A)~도 15(C)에서 설명된 개량된 블롯 공정(웨트 방식)은, 도 14(A)~도 14(C)에 나타내는 종래의 블롯 공정보다도 상술한 바와 같이 뛰어난 효과를 발휘할 수 있다. 따라서, 본 발명의 측면의 막 두께 조정 공정을 반드시 실시하지 않아도, 단면의 막 두께 조정 공정으로서 개량된 블롯 공정(웨트 방식)을 실시할 수 있다. 이 개량된 블롯 공정(웨트 방식)을 포함하는 전자부품의 제조 방법은, 전자부품 본체(1)의 단부(2)를 도전성 페이스트의 딥층(3)에 침지하여, 상기 전자부품 본체(1)의 단부(2)에 도포된 도전성 페이스트층(4)을 형성하는 제1 공정과, 상기 전자부품 본체(1)의 상기 도전성 페이스트층(4)을, 정반(100)에 상기 도전성 페이스트를 도포하여 형성되는 웨트층(140)에 접촉시키는 제2 공정과, 상기 도전성 페이스트층(4)을 상기 정반(100) 상의 상기 웨트층(140)과 접촉시키면서, 상기 전자부품 본체(1)를 상기 정반(100)에 대하여 상대적으로 이동시켜, 상기 전자부품 본체(1)를 상기 정반(100)의 표면과 평행하게 이동시키는 제3 공정과, 그 후, 상기 전자부품 본체(1)의 상기 도전성 페이스트층(4)을 상기 정반(100) 측으로부터 떼어 놓는 제4 공정을 가지는 전자부품의 제조 방법으로 정의된다. 이 발명에 의하면, 제1 공정의 딥 도포 공정에 이어지는 제2, 제3 공정의 실시에 의해, 제4 공정에서의 코브웨빙을 방지 또는 억제하면서, 전자부품 본체(1)의 단면(2A)에 형성되는 도전성 페이스트층(4)의 두께를 균일화할 수 있다.

다음으로, 도 15(A)~도 15(C)의 변형예로서 설명된 블롯 공정(드라이 방식)도, 도 14(A)~도 14(C)에 나타내는 종래의 블롯 공정보다도 상술한 바와 같이 뛰어난 효과를 발휘할 수 있다. 이 개량된 블롯 공정(드라이 방식)을 포함하는 전자부품의 제조 방법은, 전자부품 본체(1)의 단부(2)를 도전성 페이스트의 딥층(3)에 침지하여, 상기 전자부품 본체(1)의 단부(2)에 도전성 페이스트층(4)을 형성하는 제1 공정과, 상기 전자부품 본체(1)의 상기 도전성 페이스트층(4)을 정반(100)의 표면(101)에 접촉시키는 제2 공정과, 상기 도전성 페이스트층(4)을 상기 정반(100)의 상기 표면(101)과 접촉시키면서, 상기 전자부품 본체(1)를 상기 정반(100)에 대하여 상대적으로 이동시켜, 상기 전자부품 본체(1)를 상기 정반(100)의 상기 표면(101)과 평행하게 이동시키는 제3 공정과, 그 후, 상기 전자부품 본체(1)의 상기 도전성 페이스트층(4)을 상기 정반(100) 측으로부터 떼어 놓는 제4 공정을 가지며, 상기 제3 공정은, 상기 전자부품 본체(1)를 제1 방향(예를 들면 X방향)으로 이동시키는 공정과, 상기 전자부품 본체(1)를 상기 제1 방향과는 다른 제2 방향(예를 들면 Y방향)으로 이동시키는 공정을 포함하는 전자부품의 제조 방법으로 정의된다. 제3 공정은, 도전성 페이스트층(4)을 정반(100)과 접촉시키면서, 서로 다른 제1 및 제2 방향으로 평행 이동시킴으로써, 단면(2A)의 도전성 페이스트층(4)이 평탄화된다. 또한, 제4 공정에서의 코브웨빙의 원인이 되는 여분의 도전성 페이스트를 정반(100)의 표면(101) 측으로 전사시켜 닦아낼 수 있다.

1: 전자부품 본체
1A: 전자부품
2: 단부
2A: 단면
2B: 측면
3: 딥층
4: 도전성 페이스트층
4A: 전극(도전성 페이스트층)
5: 망상 부재(제2 막 두께 조정 부재)
5A: 환상 선재(제2 막 두께 조정 부재)
5B, 5C: 선재
6: 음파발생원(초음파 진동자)
7: 반사 부재
10: 형반(정반)
10C: 온도조절부
12: 오목부(도포부, 제1, 제2 막 두께 조정 부재)
20: 지그
22: 직사각형 구멍
24: 열십자 구멍
26: 원형 구멍
30: 지그 고정반
40: 고정반
50: 이동 기구
60: X축 구동부
70: Y축 구동부
80: Z축 구동부
100: 정반(제1 막 두께 조정 부재)
101: 표면(정반면)
110: 스퀴지 유닛
112, 114: 블레이드
130: 페이스트막층(딥층)
140: 페이스트막층(웨트층)
150: 삽입 가이드
152: 원형 테이퍼 구멍
154: 직사각형 구멍

Claims (18)

1. 적어도 하나의 전자부품 본체의 단부(端部)가 단면(端面)과 상기 단면에 이어지는 측면을 포함하고, 상기 단부에 전극을 형성하여 전자부품을 제조하는 방법에 있어서,
   상기 단부에, 상기 전극이 되는 도전성 페이스트층을 형성하는 제1 공정과,
   상기 도전성 페이스트층이 경화되기 전에, 상기 단면에 형성된 상기 도전성 페이스트층의 막 두께를 조정하는 제2 공정과,
   상기 도전성 페이스트층이 경화되기 전에, 상기 측면에 형성된 상기 도전성 페이스트층의 막 두께를 조정하는 제3 공정을 가지는 것을 특징으로 하는 전자부품의 제조 방법.
2. 제1항에 있어서,
   상기 제3 공정은, 상기 단면에 형성된 상기 도전성 페이스트층을 막 두께 조정 부재와 접촉시키는 공정을 포함하는 전자부품의 제조 방법.
3. 제2항에 있어서,
   상기 제3 공정은, 상기 막 두께 조정 부재로서 환상(環狀) 선재(線材)를 이용하고, 상기 환상 선재 안에 상기 적어도 하나의 전자부품 본체의 상기 단부를 배치시키는 공정을 포함하는 전자부품의 제조 방법.
4. 제2항에 있어서,
   상기 적어도 하나의 전자부품 본체는 복수개의 전자부품 본체를 포함하고,
   상기 제3 공정은, 상기 막 두께 조정 부재로서 선재끼리가 교점에서 접촉하는 망상(網狀) 부재를 이용하되, 상기 망상 부재에는 복수개의 환상 선재가 형성되며, 상기 복수개의 환상 선재 각각의 안에 상기 복수개의 전자부품 본체 각각의 상기 단부를 배치시키는 공정을 포함하는 전자부품의 제조 방법.
5. 제2항 내지 제4항 중 어느 한 항에 있어서,
   상기 제3 공정은, 상기 막 두께 조정 부재에 음파를 전파시키는 공정을 포함하는 전자부품의 제조 방법.
6. 제4항에 종속하는 제5항에 있어서,
   상기 제3 공정은, 상기 망상 부재의 윤곽의 일부로부터 상기 음파를 전파시키고, 상기 망상 부재의 상기 윤곽의 다른 일부로 상기 음파를 반사시키는 공정을 포함하는 전자부품의 제조 방법.
7. 제5항 또는 제6항에 있어서,
   상기 음파는 초음파인 전자부품의 제조 방법.
8. 제1항에 있어서,
   상기 제2 공정 및 상기 제3 공정은,
   정반에 형성된 오목부에, 상기 단부에 형성된 상기 도전성 페이스트층을 수용하는 공정과,
   상기 오목부 내의 상기 도전성 페이스트를 경화시키는 공정을 포함하고, 상기 제2 공정 및 상기 제3 공정을 동시에 실시하는 전자부품의 제조 방법.
9. 제1항에 있어서,
   상기 제1 공정, 상기 제2 공정 및 상기 제3 공정은,
   형반(型盤)에 형성된 오목부에 충전된 도전성 페이스트에, 상기 단부를 침지하는 공정과,
   상기 오목부 내의 상기 도전성 페이스트를 경화시키는 공정을 포함하고, 상기 제1 공정, 상기 제2 공정 및 상기 제3 공정을 동시에 실시하는 전자부품의 제조 방법.
10. 제1항 내지 제9항 중 어느 한 항에 있어서,
    상기 제1 공정, 상기 제2 공정 및 제3 공정 중 적어도 하나의 공정 전에, 상기 적어도 하나의 전자부품 본체의 상기 단부를 끼워 배치되는 2개의 선재에, 반파장만큼 위상이 어긋난 음파를 전파시켜, 상기 적어도 하나의 전자부품 본체를 센터링(centering)하는 공정을 더 가지는 전자부품의 제조 방법.
11. 적어도 하나의 전자부품 본체의 단부에 전극을 형성하여 전자부품을 제조하는 전자부품의 제조 장치에 있어서,
    상기 적어도 하나의 전자부품 본체의 상기 단부에 위치하는 단면과 상기 단면에 이어지는 측면에, 도전성 페이스트를 도포하여 도전성 페이스트층을 형성하는 도포부와,
    상기 단면에 형성된 상기 도전성 페이스트층과 접촉되어, 상기 도전성 페이스트층의 막 두께를 조정하는 제1 막 두께 조정 부재와,
    상기 측면에 형성된 상기 도전성 페이스트층과 접촉되어, 상기 도전성 페이스트층의 막 두께를 조정하는 제2 막 두께 조정 부재를 가지는 것을 특징으로 하는 전자부품의 제조 장치.
12. 제11항에 있어서,
    상기 적어도 하나의 전자부품 본체는 복수개의 전자부품 본체를 포함하고,
    상기 제2 막 두께 조정 부재는, 선재끼리가 교점에서 접촉하는 망상 부재를 포함하고, 상기 망상 부재에는 복수개의 환상 선재가 형성되며, 상기 복수개의 환상 선재 각각의 안에 상기 복수개의 전자부품 본체 각각의 상기 단부를 배치시키는 전자부품의 제조 장치.
13. 제11항 또는 제12항에 있어서,
    상기 제2 막 두께 조정 부재에 음파를 전파시키는 음파발생원을 더 가지는 전자부품의 제조 장치.
14. 제11항에 있어서,
    형반에 형성된 오목부를 포함하고, 상기 오목부의 바닥벽이 상기 제1 막 두께 조정 부재가 되고, 상기 오목부의 측벽이 상기 제2 막 두께 조정 부재가 되는 전자부품의 제조 장치.
15. 제11항에 있어서,
    형반에 형성된 오목부를 포함하고, 상기 도포부는 상기 도전성 페이스트가 수용되는 상기 오목부가 되고, 상기 오목부의 바닥벽이 상기 제1 막 두께 조정 부재가 되며, 상기 오목부의 측벽이 상기 제2 막 두께 조정 부재가 되는 전자부품의 제조 장치.
16. 전자부품 본체와,
    상기 전자부품 본체의 단부를 덮는 전극을 가지며,
    상기 단부는, 단면과 상기 단면에 이어지는 측면을 포함하고,
    상기 전극은, 상기 단면과 상기 측면에서 실질적으로 동일한 두께를 가지는 것을 특징으로 하는 전자부품.
17. 제16항에 있어서,
    상기 단부는, 상기 단면과 상기 측면이 교차하는 모서리부를 포함하고,
    상기 모서리부를 덮는 상기 전극의 두께는, 상기 단면을 덮는 상기 전극의 두께 이상인 전자부품.
18. 제16항 또는 제17항에 있어서,
    상기 전극 표면의 요철의 최대 깊이는 20㎛ 이하인 전자부품.
    

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