KR20190026711A - 표시 장치 및 전자 기기 - Google Patents

표시 장치 및 전자 기기 Download PDF

Info

Publication number
KR20190026711A
KR20190026711A KR1020190024787A KR20190024787A KR20190026711A KR 20190026711 A KR20190026711 A KR 20190026711A KR 1020190024787 A KR1020190024787 A KR 1020190024787A KR 20190024787 A KR20190024787 A KR 20190024787A KR 20190026711 A KR20190026711 A KR 20190026711A
Authority
KR
South Korea
Prior art keywords
transistor
light emitting
node
period
drv
Prior art date
Application number
KR1020190024787A
Other languages
English (en)
Other versions
KR102090195B1 (ko
Inventor
준이치 야마시타
유스케 오노야마
테츠오 미나미
나오부미 토요무라
테츠로 야마모토
카츠히데 우치노
Original Assignee
소니 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 소니 주식회사 filed Critical 소니 주식회사
Publication of KR20190026711A publication Critical patent/KR20190026711A/ko
Application granted granted Critical
Publication of KR102090195B1 publication Critical patent/KR102090195B1/ko

Links

Images

Classifications

    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
    • G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
    • G09G3/22—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources
    • G09G3/30—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using electroluminescent panels
    • G09G3/32—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using electroluminescent panels semiconductive, e.g. using light-emitting diodes [LED]
    • G09G3/3208—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using electroluminescent panels semiconductive, e.g. using light-emitting diodes [LED] organic, e.g. using organic light-emitting diodes [OLED]
    • G09G3/3225—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using electroluminescent panels semiconductive, e.g. using light-emitting diodes [LED] organic, e.g. using organic light-emitting diodes [OLED] using an active matrix
    • G09G3/3233—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using electroluminescent panels semiconductive, e.g. using light-emitting diodes [LED] organic, e.g. using organic light-emitting diodes [OLED] using an active matrix with pixel circuitry controlling the current through the light-emitting element
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
    • G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
    • G09G3/22—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources
    • G09G3/30—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using electroluminescent panels
    • G09G3/32—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using electroluminescent panels semiconductive, e.g. using light-emitting diodes [LED]
    • G09G3/3208—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using electroluminescent panels semiconductive, e.g. using light-emitting diodes [LED] organic, e.g. using organic light-emitting diodes [OLED]
    • G09G3/3266—Details of drivers for scan electrodes
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
    • G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
    • G09G3/22—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources
    • G09G3/30—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using electroluminescent panels
    • G09G3/32—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using electroluminescent panels semiconductive, e.g. using light-emitting diodes [LED]
    • G09G3/3208—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using electroluminescent panels semiconductive, e.g. using light-emitting diodes [LED] organic, e.g. using organic light-emitting diodes [OLED]
    • G09G3/3275—Details of drivers for data electrodes
    • G09G3/3283—Details of drivers for data electrodes in which the data driver supplies a variable data current for setting the current through, or the voltage across, the light-emitting elements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
    • H01L27/0688—Integrated circuits having a three-dimensional layout
    • H01L27/3255—
    • H01L27/326—
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K59/00—Integrated devices, or assemblies of multiple devices, comprising at least one organic light-emitting element covered by group H10K50/00
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K59/00—Integrated devices, or assemblies of multiple devices, comprising at least one organic light-emitting element covered by group H10K50/00
    • H10K59/10—OLED displays
    • H10K59/12—Active-matrix OLED [AMOLED] displays
    • H10K59/121—Active-matrix OLED [AMOLED] displays characterised by the geometry or disposition of pixel elements
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K59/00—Integrated devices, or assemblies of multiple devices, comprising at least one organic light-emitting element covered by group H10K50/00
    • H10K59/10—OLED displays
    • H10K59/12—Active-matrix OLED [AMOLED] displays
    • H10K59/121—Active-matrix OLED [AMOLED] displays characterised by the geometry or disposition of pixel elements
    • H10K59/1213—Active-matrix OLED [AMOLED] displays characterised by the geometry or disposition of pixel elements the pixel elements being TFTs
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K59/00—Integrated devices, or assemblies of multiple devices, comprising at least one organic light-emitting element covered by group H10K50/00
    • H10K59/10—OLED displays
    • H10K59/12—Active-matrix OLED [AMOLED] displays
    • H10K59/123—Connection of the pixel electrodes to the thin film transistors [TFT]
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K59/00—Integrated devices, or assemblies of multiple devices, comprising at least one organic light-emitting element covered by group H10K50/00
    • H10K59/10—OLED displays
    • H10K59/12—Active-matrix OLED [AMOLED] displays
    • H10K59/129—Chiplets
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K59/00—Integrated devices, or assemblies of multiple devices, comprising at least one organic light-emitting element covered by group H10K50/00
    • H10K59/10—OLED displays
    • H10K59/12—Active-matrix OLED [AMOLED] displays
    • H10K59/131—Interconnections, e.g. wiring lines or terminals
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2300/00—Aspects of the constitution of display devices
    • G09G2300/04—Structural and physical details of display devices
    • G09G2300/0421—Structural details of the set of electrodes
    • G09G2300/0426—Layout of electrodes and connections
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2300/00—Aspects of the constitution of display devices
    • G09G2300/08—Active matrix structure, i.e. with use of active elements, inclusive of non-linear two terminal elements, in the pixels together with light emitting or modulating elements
    • G09G2300/0809—Several active elements per pixel in active matrix panels
    • G09G2300/0819—Several active elements per pixel in active matrix panels used for counteracting undesired variations, e.g. feedback or autozeroing
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2300/00—Aspects of the constitution of display devices
    • G09G2300/08—Active matrix structure, i.e. with use of active elements, inclusive of non-linear two terminal elements, in the pixels together with light emitting or modulating elements
    • G09G2300/0809—Several active elements per pixel in active matrix panels
    • G09G2300/0842—Several active elements per pixel in active matrix panels forming a memory circuit, e.g. a dynamic memory with one capacitor
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2300/00—Aspects of the constitution of display devices
    • G09G2300/08—Active matrix structure, i.e. with use of active elements, inclusive of non-linear two terminal elements, in the pixels together with light emitting or modulating elements
    • G09G2300/0809—Several active elements per pixel in active matrix panels
    • G09G2300/0842—Several active elements per pixel in active matrix panels forming a memory circuit, e.g. a dynamic memory with one capacitor
    • G09G2300/0861—Several active elements per pixel in active matrix panels forming a memory circuit, e.g. a dynamic memory with one capacitor with additional control of the display period without amending the charge stored in a pixel memory, e.g. by means of additional select electrodes
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2300/00—Aspects of the constitution of display devices
    • G09G2300/08—Active matrix structure, i.e. with use of active elements, inclusive of non-linear two terminal elements, in the pixels together with light emitting or modulating elements
    • G09G2300/0809—Several active elements per pixel in active matrix panels
    • G09G2300/0842—Several active elements per pixel in active matrix panels forming a memory circuit, e.g. a dynamic memory with one capacitor
    • G09G2300/0861—Several active elements per pixel in active matrix panels forming a memory circuit, e.g. a dynamic memory with one capacitor with additional control of the display period without amending the charge stored in a pixel memory, e.g. by means of additional select electrodes
    • G09G2300/0866—Several active elements per pixel in active matrix panels forming a memory circuit, e.g. a dynamic memory with one capacitor with additional control of the display period without amending the charge stored in a pixel memory, e.g. by means of additional select electrodes by means of changes in the pixel supply voltage
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
    • G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
    • G09G3/22—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources
    • G09G3/30—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using electroluminescent panels
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
    • G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
    • G09G3/22—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources
    • G09G3/30—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using electroluminescent panels
    • G09G3/32—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using electroluminescent panels semiconductive, e.g. using light-emitting diodes [LED]
    • G09G3/3208—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using electroluminescent panels semiconductive, e.g. using light-emitting diodes [LED] organic, e.g. using organic light-emitting diodes [OLED]
    • G09G3/3225—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using electroluminescent panels semiconductive, e.g. using light-emitting diodes [LED] organic, e.g. using organic light-emitting diodes [OLED] using an active matrix
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K59/00—Integrated devices, or assemblies of multiple devices, comprising at least one organic light-emitting element covered by group H10K50/00
    • H10K59/10—OLED displays
    • H10K59/12—Active-matrix OLED [AMOLED] displays

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • General Physics & Mathematics (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Theoretical Computer Science (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Geometry (AREA)
  • Electroluminescent Light Sources (AREA)
  • Control Of El Displays (AREA)
  • Control Of Indicators Other Than Cathode Ray Tubes (AREA)
  • Multimedia (AREA)
  • Devices For Indicating Variable Information By Combining Individual Elements (AREA)

Abstract

본 발명의 표시 장치는 발광부, 및 발광부를 구동하기 위한 구동 회로를 각각 구비한 발광 소자를 복수개 갖는 표시 장치로서,
구동 회로는, 적어도, (A) 소스/드레인 영역, 채널 형성 영역 및 게이트 전극을 구비한 구동 트랜지스터, (B) 소스/드레인 영역, 채널 형성 영역 및 게이트 전극을 구비한 영상신호 기록 트랜지스터, 및 (C) 용량부로 구성되어 있고, 구동 트랜지스터에서, (A-1) 한쪽의 소스/드레인 영역은, 전류 공급선에 접속되어 있고, (A-2) 다른 쪽의 소스/드레인 영역은, 발광부에 접속되고, 또한, 용량부의 일단에 접속되어 있고, 제2 노드를 구성하고, (A-3) 게이트 전극은, 영상신호 기록 트랜지스터의 다른 쪽의 소스/드레인 영역에 접속되고, 또한, 용량부의 타단에 접속되어 있고, 제1 노드를 구성하고, 영상신호 기록 트랜지스터에서, (B-1) 한쪽의 소스/드레인 영역은, 데이터선에 접속되어 있고, (B-2) 게이트 전극은, 주사선에 접속되어 있고, 구동 트랜지스터는, 제1 도전형의 실리콘 반도체 기판에 형성된 제2 도전형의 제1 웰 내에 형성된 제1 도전형의 제2 웰 내에 형성되어 있고, 영상신호 기록 트랜지스터는, 제1 도전형의 실리콘 반도체 기판에 형성되어 있고, 구동 트랜지스터의 다른 쪽의 소스/드레인 영역과 제2 웰과는 전기적으로 접속되어 있다.

Description

표시 장치 및 전자 기기{DISPLAY DEVICE AND ELECTRONIC APPARATUS}
본 발명은 표시 장치 및 전자 기기에 관한 것이다.
근래, 액정 표시 장치에 대신하는 표시 장치로서, 유기 일렉트로루미네선스 소자(이하, 단지, "유기 EL 소자"로 약칭하는 경우가 있다)를 이용한 유기 일렉트로루미네선스 표시 장치(이하, 단지, "유기 EL 표시 장치"로 약칭하는 경우가 있다)가 주목받고 있다. 유기 EL 표시 장치는, 자발광형이고, 소비 전력이 낮다는 특성을 갖고 있고, 또한, 고정밀도의 고속 비디오 신호에 대해서도 충분한 응답성을 갖는 것으로 생각되고 있고, 실용화를 향하여 개발, 상품화가 예의 진행되고 있다.
유기 EL 표시 장치는, 발광부(ELP), 및 발광부(ELP)를 구동하기 위한 구동 회로를 구비한 발광 소자를 복수개 갖는다. 예를 들면, 2개의 트랜지스터와 하나의 용량부로 구성된 구동 회로를 구비한 발광 소자의 등가 회로도를 도 23의 (A)에 도시한다(예를 들면, JP-A-특개2007-310311 참조). 여기서, 구동 회로는, 소스/드레인 영역, 채널 형성 영역 및 게이트 전극을 구비한 구동 트랜지스터(TDrv), 소스/드레인 영역, 채널 형성 영역 및 게이트 전극을 구비한 영상신호 기록 트랜지스터(TSig), 및 용량부(C1), 로 구성되어 있다. 그리고, 부호 CEL은, 발광부(C1)의 기생 용량을 나타낸다.
그리고, 구동 트랜지스터(TDrv)에서, 한쪽의 소스/드레인 영역은, 전류 공급선(CSL)에 접속되어 있고, 다른 쪽의 소스/드레인 영역은, 발광부(ELP)에 접속되고, 또한, 용량부(C1)의 일단에 접속되어 있고, 제2 노드(ND2)를 구성하고, 게이트 전극은, 영상신호 기록 트랜지스터(TSig)의 다른 쪽의 소스/드레인 영역에 접속되고, 또한, 용량부(C1)의 타단에 접속되어 있고, 제1 노드(ND1)를 구성한다.
한편, 영상신호 기록 트랜지스터(TSig)에서, 한쪽의 소스/드레인 영역은, 데이터선(DTL)에 접속되어 있고, 게이트 전극은, 주사선(SCL)에 접속되어 있다.
여기서, 전류 공급선(CSL)은 전류 공급부(100)에 접속되어 있고, 데이터선(DTL)은 영상신호 출력 회로(102)에 접속되어 있고, 주사선(SCL)은 주사 회로(101)에 접속되어 있다. 그리고, 발광부(ELP)의 발광시(즉, 발광부(ELP)의 발광의 전후에 있어)서, 전류가, 전류 공급부(100)로부터 전류 공급선(CSL), 구동 트랜지스터(TDrv)를 경유하여 발광부(ELP)로 흐르고, 이 전류치에 대응하는 동작점에 달할 때까지 발광부(ELP)의 애노드 전극(제2 노드(ND2)에 상당한다)의 전위가 상승한다.
그런데, n채널형의 구동 트랜지스터(TDrv)로 구성된 이와 같은 구동 회로를 실리콘 반도체 기판에 마련된 p형 웰 내에 형성하는 경우, 동작의 안정화를 위해, p형 웰을 일정한 전위로 하는 구성, 예를 들면, p형 웰을 접지하는 구성이 생각된다. 환언하면, 구동 트랜지스터(TDrv)를 4단자형 트랜지스터로 간주한 때, 백게이트 단자를 접지하는 구성이 생각된다. 그렇지만, 이와 같은 구성을 채용한 경우, 이하와 같은 문제가 발생할 수 있다. 즉, 이와 같은 구동 회로를 이용한 발광부(ELP)의 발광시에서는, 상술한 바와 같이, 제2 노드(ND2)의 전위가 상승한다. 그런데도, p형 웰의 전위에 변화는 없는고로, p형 웰과 구동 트랜지스터(TDrv)의 소스 영역 사이의 전위(Vbs)가 상승하여, 이른바 백게이트 효과에 기인하여 구동 트랜지스터(TDrv)를 흐르는 전류(Ids)가 감소한다. 그 결과, 발광부(ELP)의 휘도가 소망하는 휘도보다도 낮게 되어 버린다. 따라서, 이와 같은 현상을 해결하기 위해서는, 영상신호 출력 회로(102)로부터 출력되는 신호의 값을, 백게이트 효과를 예측하여, 증가시켜야 하여서, 유기 EL 표시 장치의 소비 전력이 증가한다는 문제가 생길 수 있다. 또한, 발광부(ELP)에 열화가 생긴 경우, 도 23의 (B)에 모식도를 도시하는 바와 같이, 발광부(ELP)의 I-V특성이 열화한다. 따라서, 열화 전과 같은 전류를 발광부(ELP)에 흘리기 위해서는, 애노드 전극의 전위를 보다 높게 하여야 한다. 그런데, 애노드 전극(제2 노드(ND2)에 상당한다)의 전위를 보다 높게 한 경우, 역시, 백게이트 효과에 기인하여 상술한 바와 같은 문제가 생길 수 있다.
따라서 본 발명의 목적은, 백게이트 효과의 발생을 억제할 수 있는 구성, 구조를 갖는 표시 장치, 및 이러한 표시 장치를 구비한 전자 기기를 제공하는 것에 있다.
상기한 목적을 달성하기 위한 본 발명의 표시 장치는, 각각이, 발광부, 및 발광부를 구동하기 위한 구동 회로를 구비한 발광 소자를 복수 갖는 표시 장치로서, 구동 회로는, 적어도, (A) 소스/드레인 영역, 채널 형성 영역 및 게이트 전극을 구비한 구동 트랜지스터, (B) 소스/드레인 영역, 채널 형성 영역 및 게이트 전극을 구비한 영상신호 기록 트랜지스터, 및 (C) 용량부로 구성되어 있고, 구동 트랜지스터에서, (A-1) 한쪽의 소스/드레인 영역은, 전류 공급선에 접속되어 있고, (A-2) 다른 쪽의 소스/드레인 영역은, 발광부에 접속되고, 또한, 용량부의 일단에 접속되어 있고, 제2 노드를 구성하고, (A-3) 게이트 전극은, 영상신호 기록 트랜지스터의 다른 쪽의 소스/드레인 영역에 접속되고, 또한, 용량부의 타단에 접속되어 있고, 제1 노드를 구성하고, 영상신호 기록 트랜지스터에서, (B-1) 한쪽의 소스/드레인 영역은, 데이터선에 접속되어 있고, (B-2) 게이트 전극은, 주사선에 접속되어 있고, 구동 트랜지스터는, 제1 도전형의 실리콘 반도체 기판에 형성된 제2 도전형의 제1 웰 내에 형성된 제1 도전형의 제2 웰 내에 형성되어 있고, 영상신호 기록 트랜지스터는, 제1 도전형의 실리콘 반도체 기판에 형성되어 있고, 구동 트랜지스터의 다른 쪽의 소스/드레인 영역과 제2 웰과는 전기적으로 접속되어 있다.
상기한 목적을 달성하기 위한 본 발명의 전자 기기는, 상기한 본 발명의 표시 장치를 구비하고 있다.
본 발명의 표시 장치 또는 전자 기기에 구비된 표시 장치에서는, 구동 트랜지스터의 다른 쪽의 소스/드레인 영역과 제2 웰이 전기적으로 접속되어 있기 때문에, 구동 트랜지스터의 다른 쪽의 소스/드레인 영역의 전위가 상승하고, 또는 또한, 전압이 증가한 때, 제2 웰의 전위도 상승하고, 또는 또한, 전압이 증가한다. 따라서, 백게이트 효과(기판 바이어스 효과라고도 불린다)의 발생을 억제할 수 있고, 구동 회로의 안정된 동작을 달성할 수 있고, 표시 장치 또는 전자 기기의 소비 전력의 증가를 초래하는 일도 없다.
도 1은, 실시예 1의 표시 장치 또는 전자 기기에 구비된 표시 장치에서의 구동 회로를 구비한 발광 소자의 모식적인 일부 단면도.
도 2의 (A) 및 (B)는, 각각, 실시예 1 및 실시예 2의 표시 장치 또는 전자 기기에 구비된 표시 장치에서의 구동 회로를 구성하는 구동 트랜지스터 및 영상신호 기록 트랜지스터의 부분을 추출한 모식적인 일부 단면도.
도 3은, 실시예 1의 표시 장치 또는 전자 기기에 구비된 표시 장치에서의 구동 회로의 변형례를 구비한 발광 소자의 모식적인 일부 단면도.
도 4는, 실시예 3의 표시 장치 또는 전자 기기에 구비된 표시 장치를 구성하는 회로의 개념도.
도 5는, 실시예 3의 5Tr/1C 구동 회로의 등가 회로도.
도 6은, 실시예 3의 5Tr/1C 구동 회로의 구동의 타이밍 차트를 모식적으로 도시하는 도면.
도 7의 (A) 내지 (D)는, 실시예 3의 5Tr/1C 구동 회로를 구성하는 각 트랜지스터의 온/오프 상태 등을 모식적으로 도시하는 도면.
도 8의 (A) 내지 (E)는, 도 7의 (D)에 계속해서, 실시예 3의 5Tr/1C 구동 회로를 구성하는 각 트랜지스터의 온/오프 상태 등을 모식적으로 도시하는 도면.
도 9는, 실시예 4의 표시 장치 또는 전자 기기에 구비된 표시 장치를 구성하는 회로의 개념도.
도 10은, 실시예 4의 4Tr/1C 구동 회로의 등가 회로도.
도 11은, 실시예 4의 4Tr/1C 구동 회로의 구동의 타이밍 차트를 모식적으로 도시하는 도면.
도 12의 (A) 내지 (D)는, 실시예 4의 4Tr/1C 구동 회로를 구성하는 각 트랜지스터의 온/오프 상태 등을 모식적으로 도시하는 도면.
도 13의 (A) 내지 (D)는, 도 12의 (D)에 계속해서, 실시예 4의 4Tr/1C 구동 회로를 구성하는 각 트랜지스터의 온/오프 상태 등을 모식적으로 도시하는 도면.
도 14는, 실시예 5의 표시 장치 또는 전자 기기에 구비된 표시 장치를 구성하는 회로의 개념도.
도 15는, 실시예 5의 3Tr/1C 구동 회로의 등가 회로도.
도 16은, 실시예 5의 3Tr/1C 구동 회로의 구동의 타이밍 차트를 모식적으로 도시하는 도면.
도 17의 (A) 내지 (D)는, 실시예 5의 3Tr/1C 구동 회로를 구성하는 각 트랜지스터의 온/오프 상태 등을 모식적으로 도시하는 도면.
도 18의 (A) 내지 (E)는, 도 17의 (D)에 계속해서, 실시예 5의 3Tr/1C 구동 회로를 구성하는 각 트랜지스터의 온/오프 상태 등을 모식적으로 도시하는 도면.
도 19는, 실시예 1 및 실시예 6의 표시 장치 또는 전자 기기에 구비된 표시 장치를 구성하는 회로의 개념도.
도 20은, 실시예 1 및 실시예 6의 2Tr/1C 구동 회로의 등가 회로도.
도 21은, 실시예 1 및 실시예 6의 2Tr/1C 구동 회로의 구동의 타이밍 차트를 모식적으로 도시하는 도면.
도 22의 (A) 내지 (F)는, 실시예 1 및 실시예 6의 2Tr/1C 구동 회로를 구성하는 각 트랜지스터의 온/오프 상태 등을 모식적으로 도시하는 도면.
도 23의 (A)는, 종래의 유기 EL 표시 장치의 구동 회로의 회로도이고, 도 23의 (B)는, 발광부에 열화가 생긴 경우의 발광부의 I-V특성의 열화를 모식적으로 도시하는 도면.
이하, 도면을 참조하여, 실시예에 의거하여 본 발명을 설명하지만, 본 발명은 실시예로 한정되는 것이 아니고, 실시예에서의 여러가지의 수치나 재료는 예시이다. 또한, 설명은, 이하의 순서로 행한다.
1. 본 발명의 표시 장치 및 전자 기기, 전반에 관한 설명
2. 실시예 1(본 발명의 표시 장치 및 전자 기기)
3. 실시예 2(실시예 1의 변형)
4. 실시예 3(실시예 1의 다른 변형. 5Tr/1C 구동 회로)
5. 실시예 4(실시예 1의 다른 변형. 4Tr/1C 구동 회로)
6. 실시예 5(실시예 1의 다른 변형. 3Tr/1C 구동 회로)
7. 실시예 6(실시예 1의 다른 변형. 2Tr/1C 구동 회로), 기타
[본 발명의 표시 장치 및 전자 기기, 전반에 관한 설명]
본 발명의 표시 장치 또는 전자 기기에 구비된 표시 장치에서, 영상신호 기록 트랜지스터는, 제1 도전형의 실리콘 반도체 기판에 형성된 제1 도전형의 제3 웰 내에 형성되어 있고, 제3 웰은, 모든 발광 소자에서 같은 전위가 되는 형태로 할 수 있다. 또한, 이와 같은 형태를 포함하는 본 발명의 표시 장치 또는 전자 기기에 구비된 표시 장치에서, 제1 웰은, 발광 소자마다 전기적으로 분리되어 있는 형태로 할 수 있다.
또한, 제1 도전형으로서 p형을, 제2 도전형으로서 n형을 예시할 수 있지만, 이것으로 한정하는 것이 아니고, 제1 도전형을 n형으로 하고, 제2 도전형을 p형으로 하여도 좋다.
본 발명의 표시 장치 또는 전자 기기에 구비된 표시 장치에서, 전류 공급선은 전류 공급부에 접속되어 있고, 데이터선은 영상신호 출력 회로에 접속되어 있고, 주사선은 주사 회로에 접속되어 있다. 이들의 전류 공급부, 영상신호 출력 회로, 주사 회로는, 통상, 표시 장치에 포함된다.
구동 회로는, 예를 들면, 2개의 트랜지스터(구동 트랜지스터 및 영상신호 기록 트랜지스터)와 하나의 용량부로 이루어지는 구동 회로("2Tr/1C 구동 회로"라고 부른다), 3개의 트랜지스터(구동 트랜지스터, 영상신호 기록 트랜지스터 및 하나의 트랜지스터)와 하나의 용량부로 이루어지는 구동 회로("3Tr/1C 구동 회로"라고 부른다), 4개의 트랜지스터(구동 트랜지스터, 영상신호 기록 트랜지스터 및 2개의 트랜지스터)와 하나의 용량부로 이루어지는 구동 회로("4Tr/1C 구동 회로"라고 부른다), 또는 또한, 5개의 트랜지스터(구동 트랜지스터, 영상신호 기록 트랜지스터 및 3개의 트랜지스터)와 하나의 용량부로 이루어지는 구동 회로("5Tr/1C 구동 회로"라고 부른다)로 구성할 수 있다. 또한, 발광부는, 구체적으로는, 유기 일렉트로루미네선스 발광부(유기 EL 발광부)로 구성할 수 있다. 구동 트랜지스터의 다른 쪽의 소스/드레인 영역과 제2 웰과는 전기적으로 접속되어 있는데, 구체적으로는, 예를 들면, 제2 웰의 표면 영역에 제1 도전형을 갖는 접속 영역을 마련하고, 접속 영역과 구동 트랜지스터의 다른 쪽의 소스/드레인 영역을 접촉시키고, 또는 또한, 도전 재료층을 통하여 접속하면 좋고, 또는 또한, 접속 영역과 구동 트랜지스터의 다른 쪽의 소스/드레인 영역을, 콘택트 홀 및 배선 등을 통하여 전기적으로 접속하면 좋다.
본 발명의 표시 장치 또는 전자 기기에 구비된 표시 장치는, 이른바 모노클로 표시의 구성이라도 좋고, 하나의 화소가 복수의 부화소로 구성되어 있는 구성, 구체적으로는, 하나의 화소가, 적색 발광 부화소, 녹색 발광 부화소 및 청색 발광 부화소의 3개의 부화소로 구성되어 있는 형태로 할 수도 있다. 또한, 이들 3종의 부화소에 다시 1종류 또는 복수종류의 부화소를 더한 1조(예를 들면, 휘도 향상을 위해 백색광을 발광하는 부화소를 더한 1조, 색 재현 범위를 확대하기 위해 보색을 발광하는 부화소를 더한 1조, 색 재현 범위를 확대하기 위해 옐로를 발광하는 부화소를 더한 1조, 색 재현 범위를 확대하기 위해 옐로 및 시안을 발광하는 부화소를 더한 1조)로 구성할 수도 있다.
본 발명의 표시 장치 또는 전자 기기에 구비된 표시 장치에서, 전류 공급부, 영상신호 출력 회로, 주사 회로 등의 각종의 회로, 전류 공급선, 데이터선, 주사선 등의 각종의 배선, 발광부의 구성, 구조는, 주지의 구성, 구조로 할 수 있다. 구체적으로는, 예를 들면 유기 EL 발광부로 구성된 발광부는, 예를 들면, 애노드 전극, 유기 재료층(예를 들면, 정공 수송층, 발광층 및 전자 수송층이 적층된 구조를 갖는) 및 캐소드 전극 등으로 구성할 수 있다. 구동 회로를 구성하는 용량부는, 한쪽의 전극, 다른 쪽의 전극, 및 이들의 전극에 끼여진 유전체층(절연층)으로 구성할 수 있다. 구동 회로를 구성하는 트랜지스터 및 용량부는 실리콘 반도체 기판에 형성되고, 발광부는, 예를 들면, 층간 절연층을 통하여, 구동 회로를 구성하는 트랜지스터 및 용량부의 상방에 형성되어 있다. 또한, 구동 트랜지스터의 다른 쪽의 소스/드레인 영역은, 발광부에 구비된 애노드 전극에, 예를 들면, 콘택트 홀을 통하여 접속되어 있다.
[실시예 1]
실시예 1은, 본 발명의 표시 장치 및 전자 기기, 구체적으로는, 유기 EL 표시 장치, 및 유기 EL 표시 장치를 구비한 전자 기기에 관한 것이다. 이하, 각 실시예에서의 표시 장치 또는 전자 기기에 구비된 표시 장치를 총칭하여, 단지, "실시예의 표시 장치"라고 부른다. 실시예 1의 표시 장치에서의 구동 회로를 구비한 발광 소자의 모식적인 일부 단면도를 도 1에 도시하고, 구동 회로를 구성하는 구동 트랜지스터 및 영상신호 기록 트랜지스터의 부분을 추출한 모식적인 일부 단면도를 도 2의 (A)에 도시한다. 또한, 실시예 1의 표시 장치에서의 구동 회로를 구비한 발광 소자의 등가 회로도(단, 구동 회로를, 2개의 트랜지스터(TDrv, TSig)와 하나의 용량부(C1)로 이루어지는 구동 회로(2Tr/1C 구동 회로)로 한 예)를 도 20에 도시하고, 표시 장치를 구성하는 회로의 개념도를 도 19에 도시한다. 또한, 도 1에 도시하는 모식적인 일부 단면도는, 도면의 간소화를 도모하기 위해, 다른 수직 가상 평면으로 표시 장치를 절단한 때의 단면도가 혼재하고 있다.
실시예 1의 표시 장치는, 발광 소자(1)를 복수개 갖는 표시 장치이다. 그리고, 발광 소자(1)의 각각은, 발광부(구체적으로는, 유기 EL 발광부)(ELP), 및 발광부(ELP)를 구동하기 위한 구동 회로를 구비하고 있다.
표시 장치는, N×M개의 2차원 매트릭스형상으로 배열된 화소로 구성되고, 하나의 화소는, 3개의 부화소(적색을 발광하는 적색 발광 부화소, 녹색을 발광하는 녹색 발광 부화소, 및 청색을 발광하는 청색 발광 부화소)로 구성되어 있다.
여기서, 실시예 1의 표시 장치는, 도 19에 회로의 개념도를 도시하는 바와 같이, (a) 전류 공급부(100), (b) 주사 회로(101), (c) 영상신호 출력 회로(102), (d) 제1의 방향으로 N개, 제1의 방향과는 다른 제2의 방향(구체적으로는, 제1의 방향에 직교하는 방향)에 M개, 합계 N×M개의, 2차원 매트릭스형상으로 배열된 발광 소자(1), (e) 전류 공급부(100)에 접속되고, 제1의 방향으로 늘어나는 M개의 전류 공급선(CSL), (f) 주사 회로(101)에 접속되고, 제1의 방향으로 늘어나는 M개의 주사선(SCL), 및 (g) 영상신호 출력 회로(102)에 접속되고, 제2의 방향으로 늘어나는 N개의 데이터선(DTL)을 구비하고 있다. 또한, 도 19에서는, 3×3개의 발광 소자(1)를 도시하고 있지만, 이것은, 어디까지나 예시에 지나지 않는다. 또한, 전류 공급부(100)나 주사 회로(101)는, 주사선(SCL)이나 주사선(SCL)의 일단에 배치되어 있어도 좋고, 양단에 배치되어 있어도 좋다.
그리고, 구동 회로는, 적어도, (A) 소스/드레인 영역, 채널 형성 영역 및 게이트 전극을 구비한 구동 트랜지스터(TDrv), (B) 소스/드레인 영역, 채널 형성 영역 및 게이트 전극을 구비한 영상신호 기록 트랜지스터(TSig), 및 (C) 용량부(C1)로 구성되어 있다. 또한, 구동 트랜지스터(TDrv) 및 영상신호 기록 트랜지스터(TSig)는, 구체적으로는, MOSFET로 이루어진다.
여기서, 구동 트랜지스터(TDrv)에서, (A-1) 한쪽의 소스/드레인 영역(24)은, 전류 공급선(CSL)에 접속되어 있고, (A-2) 다른 쪽의 소스/드레인 영역(25)은, 발광부(ELP)에 접속되고, 또한, 용량부(C1)의 일단에 접속되어 있고, 제2 노드(ND2)를 구성하고, (A-3) 게이트 전극(21)은, 영상신호 기록 트랜지스터(TSig)의 다른 쪽의 소스/드레인 영역(35)에 접속되고, 또한, 용량부(C1)의 타단에 접속되어 있고, 제1 노드(ND1)를 구성한다.
한편, 영상신호 기록 트랜지스터(TSig)에서, (B-1) 한쪽의 소스/드레인 영역(34)은, 데이터선(DTL)에 접속되어 있고, (B-2) 게이트 전극(31)은, 주사선(SCL)에 접속되어 있다.
용량부(C1)(도 1에는, 원으로 둘러싼 부분으로 도시한다)는, 한쪽의 전극(41), 다른 쪽의 전극(42), 및 이들의 전극(41, 42)에 끼여진 유전체층(절연층)(43)으로 구성되어 있다. 또한, 구동 트랜지스터(TDrv)에서, 한쪽의 소스/드레인 영역(실시예에서는, 구체적으로는, 발광부의 발광시, 드레인 영역(24)으로서 기능하는 소스/드레인 영역. 이하에서도 마찬가지)은, 전류 공급부(100)에 접속되어 있다. 다른 쪽의 소스/드레인 영역(실시예에서는, 구체적으로는, 발광부의 발광시, 소스 영역(25)으로서 기능하는 소스/드레인 영역. 이하에서도 마찬가지)은, 발광부(유기 EL 발광부)(ELP)의 애노드 전극(51)에 접속되어 있고, 또한, 용량부(C1)의 다른 쪽의 전극(42)에 접속되어 있다. 게이트 전극(21)은, 영상신호 기록 트랜지스터(TSig)의 다른 쪽의 소스/드레인 영역(실시예에서는, 구체적으로는, 영상 신호 기록시, 소스 영역(35)으로서 기능하는 소스/드레인 영역. 이하에서도 마찬가지)에 접속되고, 또한, 용량부(C1)의 한쪽의 전극(41)에 접속되어 있고, 제1 노드(ND1)를 구성한다. 영상신호 기록 트랜지스터(TSig)에서, 한쪽의 소스/드레인 영역(실시예에서는, 구체적으로는, 영상 신호 기록시, 드레인 영역(34)으로서 기능하는 소스/드레인 영역. 이하에서도 마찬가지)은, 데이터선(DTL)에 접속되어 있고, 게이트 전극(31)은, 주사선(SCL)에 접속되어 있다. 또한, 참조 번호 15는 소자 분리 영역을 나타내고, 참조 번호 22, 32는 게이트 절연층을 나타내고, 참조 번호 23, 33은 게이트 사이드 월을 나타낸다.
구동 트랜지스터(TDrv)의 드레인 영역(24)은, 콘택트 홀 및 콘택트 패드(70), 전류 공급선(CSL)을 통하여 전류 공급부(100)에 접속되어 있다. 영상신호 기록 트랜지스터(TSig)의 드레인 영역(34)은, 다른 콘택트 홀 및 콘택트 패드(70), 데이터선(DTL)을 통하여 영상신호 출력 회로(102)에 접속되어 있다. 영상신호 기록 트랜지스터(TSig)의 게이트 전극(31)은, 또다른 콘택트 홀 및 콘택트 패드(70), 주사선(SCL)을 통하여 주사 회로(101)에 접속되어 있다. 용량부(C1)의 다른 쪽의 전극(42)은, 발광부(ELP)에 구비된 애노드 전극(51)에, 또다른 콘택트 홀 및 콘택트 패드(70)를 통하여 접속되어 있다. 콘택트 홀 및 콘택트 패드(70)는, 제1의 방향으로 늘어나는 주사선(SCL)이나 전류 공급선(CSL)과 단락하지 않도록 마련되어 있고, 도 1에는, 이 상태가 도시되어 있다.
구동 트랜지스터(TDrv)는, 제1 도전형(실시예에서는, 구체적으로는, p형)의 실리콘 반도체 기판(10)에 형성된 제2 도전형(실시예에서는, 구체적으로는, n형)의 제1 웰(11) 내에 형성된 제1 도전형(p형)의 제2 웰(12) 내에 형성되어 있다. 또한, 영상신호 기록 트랜지스터(TSig)는, 제1 도전형(p형)의 실리콘 반도체 기판(10)에 형성된 제1 도전형(p형)의 제3 웰(13) 내에 형성되어 있다. 구동 트랜지스터(TDrv)의 다른 쪽의 소스/드레인 영역(소스 영역(25))과 제2 웰(12)은 전기적으로 접속되어 있다. 구체적으로는, 제2 웰(12)의 표면 영역에, 제1 도전형(p+)을 갖는 접속 영역(26)이 마련되어 있다. 그리고, 접속 영역(26)과 구동 트랜지스터(TDrv)의 다른 쪽의 소스/드레인 영역(25)은, 콘택트 홀(71) 및 배선 등(구체적으로는, 용량부(C1)의 다른 쪽의 전극(42))을 통하여 전기적으로 접속되어 있다.
제3 웰(13)은, 모든 발광 소자에서 같은 전위로 되어 있다. 구체적으로는, 제3 웰(13)은, 실리콘 반도체 기판(10)을 통하여 제1의 소정의 전위(예를 들면, 접지 전위)로 되어 있다. 또한, 제1 웰(11)은, 발광 소자(1)마다 전기적으로 분리되어 있다. 구체적으로는, 각 발광 소자(1)를 구성하는 구동 트랜지스터(TDrv)는 소자 분리 영역(15)에 의해 둘러싸여 있고, 제1 웰(11)은, p형의 실리콘 반도체 기판(10)으로 구성된 p형의 반도체층에 의해 둘러싸여 있다. 제1 웰(11)은, 제2 웰(12)에 대한 가드 링으로서 기능한다. 제1 웰(11)은, 도시하지 않은 배선을 통하여 제2의 소정의 전위(예를 들면, 전원 전위)로 되어 있다.
또한, 실시예 1의 표시 장치에서의 구동 회로의 변형례를 구비한 발광 소자의 모식적인 일부 단면도를 도 3에 도시하는 바와 같이, 제3 웰(13)과 같은 제1 도전형(p형)의 웰(제4 웰(14))을, 구동 트랜지스터(TDrv)를 형성하여야 할 실리콘 반도체 기판(10)의 영역에, 제3 웰(13)의 형성과 동시에 형성하고, 이 제1 도전형(p형)의 제4 웰(14) 내에, 제1 웰(11), 제2 웰(12)을 마련하여도 좋다.
또는, 환언하면, 실시예 1의 표시 장치는, 각각이, 발광부, 및 발광부를 구동하기 위한 구동 회로를 구비한 발광 소자를, 복수, 가지며, 구동 회로는, 적어도, 발광부(ELP), 용량부(C1), MOSFET로 이루어지고, 구동 신호(휘도 신호)(VSig)를 용량부(C1)에서 유지하는 영상신호 기록 트랜지스터(TSig), 및 MOSFET로 이루어지고, 용량부(C1)에서 유지된 구동 신호(휘도 신호)(VSig)에 의거하여, 발광부(ELP)를 구동하는 구동 트랜지스터(TDrv) 로 구성되어 있고, 구동 트랜지스터(TDrv)는, 제1 도전형의 실리콘 반도체 기판(10)에 형성된 제2 도전형의 제1 웰(11) 내에 형성된 제1 도전형의 제2 웰(12) 내에 형성되어 있고, 영상신호 기록 트랜지스터(TSig)는, 제1 도전형의 실리콘 반도체 기판(10)에 형성되어 있고, 구동 트랜지스터(TDrv)의 다른 쪽의 소스/드레인 영역과 제2 웰(12)은 전기적으로 접속되어 있다.
실리콘 반도체 기판(10)에 마련된 구동 트랜지스터(TDrv) 및 영상신호 기록 트랜지스터(TSig)는, 층간 절연층(61)에 의해 덮혀 있다. 그리고, 층간 절연층(61)상에, 용량부(C1)의 다른 쪽의 전극(42) 및 유전체층(절연층)(43)이 형성되어 있고, 유전체층(절연층)(43)의 위에 용량부(C1)의 한쪽의 전극(41)이 형성되어 있다. 또한, 유전체층(절연층)(43) 및 용량부(C1)의 한쪽의 전극(41)의 위에 층간 절연층(62)이 형성되고, 층간 절연층(62)의 위에 주사선(SCL)이 형성되어 있다. 또한, 층간 절연층(62) 및 주사선(SCL)의 위에 층간 절연층(63)이 형성되고, 층간 절연층(63)의 위에 데이터선(DTL)이 형성되어 있다. 또한, 층간 절연층(63) 및 데이터선(DTL)의 위에 층간 절연층(64)이 형성되고, 층간 절연층(64)의 위에 전류 공급선(CSL)이 형성되어 있다. 또한, 층간 절연층(64) 및 전류 공급선(CSL)의 위에 층간 절연층(65)이 형성되고, 층간 절연층(65)의 위에, 발광부(ELP)를 구성하는 애노드 전극(51)이 형성되어 있다. 또한, 층간 절연층(65) 및 애노드 전극(51)의 위에, 애노드 전극(51)이 저부에 노출한 개구부를 갖는 층간 절연층(66)이 형성되고, 층간 절연층(66) 및 애노드 전극(51)의 위에, 발광부(ELP)를 구성하는 정공 수송층, 발광층, 전자 수송층(이들의 적층 구조체인 유기 재료층(52)), 캐소드 전극(53)이 형성되고, 캐소드 전극(53)상에 절연층(67)이 형성되어 있다. 절연층(67)의 위에는, 도시하지 않은 접착층을 통하여 유리판(도시 생략)이 접착되어 있다. 경우에 따라서는, 유기 재료층(52) 및 캐소드 전극(53)의 패터닝은 불필요하다. 주사선(SCL), 데이터선(DTL), 전류 공급선(CSL)의 적층순은, 상기한 적층순으로 한정되는 것이 아니고, 본질적으로 임의이다.
이상에 설명한 발광 소자(1)의 제조는, 주지의 방법에 의거하여 행할 수 있고, 발광 소자(1)의 제조에 이용하는 각종의 재료도 주지의 재료로 할 수 있다.
실시예 1의 구동 회로의 동작의 설명은, 후술하는 실시예 6에서 행한다.
실시예 1의 표시 장치에서는, 구동 회로를 구성하는 구동 트랜지스터의 다른 쪽의 소스/드레인 영역과 제2 웰은 전기적으로 접속되어 있기 때문에, 구동 트랜지스터의 다른 쪽의 소스/드레인 영역의 전위가 상승하고, 또는 또한, 전압이 증가한 때, 제2 웰의 전위도 상승하고, 또는 또한, 전압이 증가한다. 따라서, 백게이트 효과의 발생을 억제할 수 있고, 구동 회로의 안정된 동작을 달성할 수 있고, 표시 장치의 소비 전력의 증가를 초래하는 일도 없다. 또한, 종래의 기술에서는, 후술하는 발광부(ELP)에서의 휘도를 제어하기 위한 구동 신호(휘도 신호)(VSig)의 신호 다이내믹 레인지를 넓게 확보할 필요가 있지만, 본 발명의 구동 회로에서는 신호 다이내믹 레인지를 좁게 설정하는 것이 가능해지고, 데이터선의 충방전 전류를 억제할 수 있고, 표시 장치의 저소비 전력화에도 공헌할 수 있다. 또한, 구동 트랜지스터의 다른 쪽의 소스/드레인 영역과 제2 웰은 전기적으로 접속되어 있기 때문에, 발광부(ELP)에 열화가 생긴 경우, 발광부(ELP)의 I-V특성이 열화되기 때문에, 애노드 전극의 전위를 보다 높게 한 경우라도, 아무런 문제도 생기지 않는다.
[실시예 2]
실시예 2는, 실시예 1의 변형이다. 실시예 2의 표시 장치에서의 구동 회로를 구성하는 구동 트랜지스터 및 영상신호 기록 트랜지스터의 부분을 추출한 모식적인 일부 단면도를 도 2의 (B)에 도시한다. 실시예 2에서는, 실시예 1과 마찬가지로, 제2 웰(12)의 표면 영역에 제1 도전형(p+)을 갖는 접속 영역(26)을 마련한다. 여기서, 실시예 1과 상위하는 점은, 접속 영역(26) 및 소스 영역(25)의 표면에 도전 재료층(27)(구체적으로는, 금속 실리사이드층)을 형성하는 점에 있고, 이에 의해, 구동 트랜지스터(TDrv)의 다른 쪽의 소스/드레인 영역(소스 영역(25))과 제2 웰을 확실하게 전기적으로 접속할 수 있다.
도전 재료층(27)의 형성은, 구체적으로는, 실리사이드(SALICIDE=Self-ALIgned SiliCIDE) 프로세스에 의거하여 행할 수 있다. 즉, 구동 트랜지스터(TDrv)의 게이트 절연층(22)의 형성, 게이트 전극(21)의 형성, LDD 구조 형성을 위한 이온 주입, 게이트 사이드 월(23)의 형성, 이온 주입에 의거한 소스/드레인 영역(24, 25)의 형성, 이온 주입에 의거한 접속 영역(26)의 형성을 실행한 후, 전면에 금속층(예를 들면 코발트층)을 형성한다. 그리고, 열처리를 시행함으로써, 실리콘 반도체 기판(10)에서의 실리콘 원자와 금속층에서의 금속 원자를 반응시켜서, 금속 실리사이드층을 형성함으로써, 도전 재료층(27)을 형성한다. 또한, 이 때, 게이트 전극(21)의 정면(頂面)에도 금속 실리사이드층을 형성하여도 좋다. 그 후, 실리콘 원자와 미반응의 금속층을 제거하고, 또한, 금속 실리사이드층을 어닐 처리함으로써 금속 실리사이드층을 안정화시킨다. 이렇게 하여, 구동 트랜지스터(TDrv)의 다른 쪽의 소스/드레인 영역(소스 영역(25))과 제2 웰을 확실하게 전기적으로 접속하는 도전 재료층(27)을 얻을 수 있다.
[실시예 3]
실시예 3 또는 후술하는 실시예 4 내지 실시예 6에서는, 본 발명의 구동 회로의 동작을 행한다. 여기서, 실시예 3 또는 후술하는 실시예 4 내지 실시예 6에서의 구동 회로의 구동 방법의 개요는, 예를 들면, 이하와 같다. 즉, 구동 회로의 구동 방법은, (a) 제1 노드(ND1)와 제2 노드(ND2) 사이의 전위차가, 구동 트랜지스터(TDrv)의 임계치 전압(Vth)을 넘고, 또한, 제2 노드(ND2)와 발광부(ELP)에 구비된 캐소드 전극 사이의 전위차가, 발광부(ELP)의 임계치 전압(Vth -EL)을 넘지 않도록, 제1 노드(ND1)에 제1 노드 초기화 전압을 인가하고, 제2 노드(ND2)에 제2 노드 초기화 전압을 인가하는 전처리를 행하고, 뒤이어, (b) 제1 노드(ND1)의 전위를 유지한 상태에서, 구동 트랜지스터(TDrv)의 드레인 영역의 전위를 상기 공정(a)에서의 제2 노드(ND2)의 전위보다도 높게 함에 의해 제2 노드(ND2)의 전위를 상승시키고, 따라서, 제1 노드(ND1)와 제2 노드(ND2) 사이의 전위차를 구동 트랜지스터(TDrv)의 임계치 전압(Vth)에 접근시키는 임계치 전압 캔슬 처리를 행하고, 그 후, (c) 주사선(SCL)으로부터의 신호에 의해 온 상태가 된 영상신호 기록 트랜지스터(TSig)를 통하여, 데이터선(DTL)으로부터 영상 신호 전압을 제1 노드(ND1)에 인가하고, 따라서, 구동 트랜지스터(TDrv)를 온 상태로 하는 기록 처리를 행하고, 뒤이어, (d) 주사선(SCL)으로부터의 신호에 의해 영상신호 기록 트랜지스터(TSig)를 오프 상태로 함에 의해 제1 노드(ND1)를 부유 상태로 하고, 그 후, (e) 전원 공급부(100)로부터 구동 트랜지스터(TDrv)를 통하여, 제1 노드(ND1)와 제2 노드(ND2) 사이의 전위차의 값에 응한 전류를 발광부(ELP)에 흘림에 의해, 발광부(ELP)를 구동하는 공정으로 이루어진다.
상술한 바와 같이, 상기 공정(b)에서, 제1 노드와 제2 노드 사이의 전위차를 구동 트랜지스터의 임계치 전압에 접근시키는 임계치 전압 캔슬 처리를 행한다. 정성적으로는, 임계치 전압 캔슬 처리에서, 제1 노드(ND1)와 제2 노드(ND2) 사이의 전위차(환언하면, 구동 트랜지스터(TDrv)의 게이트 전극(22)과 소스 영역(25) 사이의 전위차(Vgs))가 구동 트랜지스터(TDrv)의 임계치 전압(Vth)에 근접하는 정도는, 임계치 전압 캔슬 처리의 시간에 의해 좌우된다. 따라서, 예를 들면 임계치 전압 캔슬 처리의 시간을 충분히 길게 확보한 형태에서는, 제1 노드(ND1)와 제2 노드(ND2) 사이의 전위차는 구동 트랜지스터(TDrv)의 임계치 전압(Vth)에 달하고, 구동 트랜지스터(TDrv)는 오프 상태가 된다. 한편, 예를 들면 임계치 전압 캔슬 처리의 시간을 짧게 설정하지 않을 수 없는 형태에서는, 제1 노드(ND1)와 제2 노드(ND2) 사이의 전위차가 구동 트랜지스터(TDrv)의 임계치 전압(Vth)보다 크고, 구동 트랜지스터(TDrv)는 오프 상태로는 되지 않는 경우가 있다. 임계치 전압 캔슬 처리의 결과로서, 반드시 구동 트랜지스터(TDrv)가 오프 상태가 되는 것을 필요로 하지 않는다.
각 화소를 구성하는 발광 소자는, 선(line) 순차 구동된다고 하고, 표시 프레임 레이트를 FR(회/초)로 한다. 즉, 제m행째(단, m=1, 2, 3 … M)에 배열된 N개의 화소(3×N개의 부화소)의 각각를 구성하는 발광 소자가 동시에 구동된다. 환언하면, 하나의 행을 구성하는 각 발광 소자에서는, 그 발광/비발광의 타이밍은, 그들이 속하는 행 단위로 제어된다. 또한, 하나의 행을 구성하는 각 화소에 대해 영상 신호를 기록하는 처리는, 모든 화소에 대해 동시에 영상 신호를 기록하는 처리(동시 기록 처리)라도 좋고, 각 화소마다 순차적으로 영상 신호를 기록하는 처리(순차 기록 처리)라도 좋다. 어느 기록 처리로 하는지는, 발광 소자나 구동 회로의 구성에 응하여 적절히 선택하면 좋다.
이하에서, 원칙으로서, 제m행째, 제n열(단, n=1, 2, 3 … N)에 위치하는 화소에서의 하나의 부화소를 구성하는 발광 소자에 관한 구동, 동작을 설명하는데, 이러한 부화소 또는 발광 소자를, 이하, 제(n, m)번째의 부화소 또는 제(n, m)번째의 발광 소자라고 부른다. 그리고, 제m행째에 배열된 각 발광 소자의 수평 주사 기간(제m행째의 수평 주사 기간)이 졸료될 때까지에, 각종의 처리(후술하는 임계치 전압 캔슬 처리, 기록 처리, 이동도 보정 처리)가 행하여지다. 또한, 기록 처리나 이동도 보정 처리는, 제m번째의 수평 주사 기간 내에 행하여질 필요가 있다. 한편, 발광 소자나 구동 회로의 종류에 따라서는, 임계치 전압 캔슬 처리나 이에 수반한 전처리를 제m번째의 수평 주사 기간보다 선행하여 행할 수 있다.
그리고, 상술한 각종의 처리가 전부 종료한 후, 제m행째에 배열된 각 발광 소자를 구성하는 발광부를 발광시킨다. 또한, 상술한 각종의 처리가 전부 종료한 후, 곧바로 발광부를 발광시켜도 좋고, 소정의 기간(예를 들면, 소정의 행수분의 수평 주사 기간)이 경과한 후에 발광부를 발광시켜도 좋다. 이 소정의 기간은, 표시 장치의 사양이나 발광 소자, 구동 회로의 구성 등에 응하여, 적절히 설정할 수 있다. 또한, 이하의 설명에서는, 설명의 편리를 위해, 각종의 처리 종료 후, 곧바로 발광부를 발광시키는 것으로 한다. 그리고, 제m행째에 배열된 각 발광 소자를 구성하는 발광부의 발광은, 제(m+m')행째에 배열된 각 발광 소자의 수평 주사 기간의 시작 직전까지 계속된다. 여기서, "m'"은, 표시 장치의 설계 사양에 의해 결정된다. 즉, 어떤 표시 프레임의 제m행째에 배열된 각 발광 소자를 구성하는 발광부의 발광은, 제(m+m'-1)번째의 수평 주사 기간까지 계속된다. 한편, 제(m+m')번째의 수평 주사 기간의 시기(beginning)부터, 다음의 표시 프레임에서의 제m번째의 수평 주사 기간 내에서 기록 처리나 이동도 보정 처리가 완료될 때까지, 제m행째에 배열된 각 발광 소자를 구성하는 발광부는, 비발광 상태를 유지한다. 상술한 비발광 상태의 기간(이하, 단지, 비발광 기간이라고 부르는 경우가 있다)을 마련함에 의해, 액티브 매트릭스 구동에 수반하는 잔상 흐림이 저감되고, 동화 품위를 보다 우수한 것으로 할 수 있다. 단, 각 부화소(발광 소자)의 발광 상태/비발광 상태는, 이상에 설명한 상태로 한정하는 것이 아니다. 또한, 수평 주사 기간의 시간 길이는, (1/FR)×(1/M)초 미만의 시간 길이이다. (m+m')의 값이 M을 넘는 경우, 넘은 분의 수평 주사 기간은, 다음의 표시 프레임에서 처리된다.
또한, 이하의 설명에서, 하나의 트랜지스터가 갖는 2개의 소스/드레인 영역에서, "한쪽의 소스/드레인 영역"이라는 용어를, 전류 공급부나 전원부에 접속된 측의 소스/드레인 영역이라는 의미로 사용하는 경우가 있다. 또한, 트랜지스터가 온 상태에 있다는 것은, 소스/드레인 영역 사이에 채널이 형성되어 있는 상태를 의미한다. 이러한 트랜지스터의 한쪽의 소스/드레인 영역부터 다른 쪽의 소스/드레인 영역에 전류가 흐르고 있는지의 여부는 묻지 않는다. 한편, 트랜지스터가 오프 상태에 있다는 것은, 소스/드레인 영역 사이에 채널이 형성되지 않은 상태를 의미한다. 또한, 어떤 트랜지스터의 소스/드레인 영역이 다른 트랜지스터의 소스/드레인 영역에 접속되어 있다는 것은, 어떤 트랜지스터의 소스/드레인 영역과 다른 트랜지스터의 소스/드레인 영역이 같은 영역을 차지하고 있는 형태를 포함한다. 또한, 소스/드레인 영역은, 불순물을 함유한 폴리실리콘이나 엄노퍼스 실리콘 등의 도전성 물질로 구성할 수 있을뿐만 아니라, 금속, 합금, 도전성 입자, 이들의 적층 구조, 유기 재료(도전성 고분자)로 이루어지는 층으로 구성할 수 있다. 또한, 이하의 설명에서 이용하는 타이밍 차트에서, 각 기간을 나타내는 횡축의 길이(시간 길이)는 모식적인 것이고, 각 기간의 시간 길이의 비율을 나타내는 것이 아니다.
실시예 3의 구동 회로는, 구체적으로는, 5개의 트랜지스터와 하나의 용량부(C1)로 구성된 구동 회로(5Tr/1C 구동 회로)이다. 실시예 3의 표시 장치를 구성하는 회로의 개념도를 도 4에 도시하고, 5Tr/1C 구동 회로의 등가 회로도를 도 5에 도시하고, 구동의 타이밍 차트를 모식적으로 도 6에 도시하고, 각 트랜지스터의 온/오프 상태 등을 모식적으로 도 7의 (A) 내지 (D) 및 도 8의 (A) 내지 (E)에 도시한다. 그리고, 도 7의 (A) 내지 (D), 도 8의 (A) 내지 (E), 후술하는 도 12의 (A) 내지 (D), 도 13의 (A) 내지 (D), 도 17의 (A) 내지 (D), 도 18의 (A) 내지 (E), 도 22의 (A) 내지 (F)에서는, 구동 트랜지스터의 다른 쪽의 소스/드레인 영역과 제2 웰과의 전기적인 접속의 도시를 생략하였다.
여기서, 5Tr/1C 구동 회로는, 실시예 1 또는 실시예 2에서 설명한 영상신호 기록 트랜지스터(TSig) 및 구동 트랜지스터(TDrv), 및 발광 제어 트랜지스터(TEL_C), 제1 노드 초기화 트랜지스터(TND1), 제2 노드 초기화 트랜지스터(TND2)의 5개의 트랜지스터로 구성되고, 또한, 하나의 용량부(C1)로 구성되어 있다.
[발광 제어 트랜지스터(TEL_C)]
발광 제어 트랜지스터(TEL_C)의 한쪽의 소스/드레인 영역은, 전류 공급부(전압(VCC))(100)에 접속되고, 발광 제어 트랜지스터(TEL_C)의 다른 쪽의 소스/드레인 영역은, 구동 트랜지스터(TDrv)의 한쪽의 소스/드레인 영역에 접속되어 있다. 또한, 발광 제어 트랜지스터(TEL_C)의 온/오프 동작은, 발광 제어 트랜지스터(TEL_C)의 게이트 전극에 접속된 발광 제어 트랜지스터 제어선(CLEL_C)에 의해 제어된다.
[구동 트랜지스터(TDrv)]
구동 트랜지스터(TDrv)의 한쪽의 소스/드레인 영역은, 상술한 바와 같이, 발광 제어 트랜지스터(TEL_C)의 다른 쪽의 소스/드레인 영역에 접속되어 있다. 즉, 구동 트랜지스터(TDrv)는, 발광 제어 트랜지스터(TEL_C)를 통하여, 전류 공급부(100)에 접속되어 있다. 한편, 구동 트랜지스터(TDrv)의 다른 쪽의 소스/드레인 영역은, (1) 발광부(ELP)의 애노드 전극, (2) 제2 노드 초기화 트랜지스터(TND2)의 다른 쪽의 소스/드레인 영역, 및 (3) 용량부(C1)의 한쪽의 전극에 접속되어 있고, 제2 노드(ND2)를 구성한다. 또한, 구동 트랜지스터(TDrv)의 게이트 전극은, (1) 영상신호 기록 트랜지스터(TSig)의 다른 쪽의 소스/드레인 영역, (2) 제1 노드 초기화 트랜지스터(TND1)의 다른 쪽의 소스/드레인 영역, 및 (3) 용량부(C1)의 다른 쪽의 전극에 접속되어 있고, 제1 노드(ND1)를 구성한다.
여기서, 구동 트랜지스터(TDrv)는, 발광부(ELP)의 발광 상태에서는, 이하의 식(1)에 따라 드레인 전류(Ids)를 흘리도록 구동된다. 발광부(ELP)의 발광 상태에서는, 구동 트랜지스터(TDrv)의 한쪽의 소스/드레인 영역은 드레인 영역으로서 작용하고, 다른 쪽의 소스/드레인 영역은 소스 영역으로서 작용한다. 실시예 1에 설명한 바와 같이, 이하, 구동 트랜지스터(TDrv)의 한쪽의 소스/드레인 영역을 단지 드레인 영역이라고 부르고, 다른 쪽의 소스/드레인 영역을 단지 소스 영역이라고 부르는 경우가 있다. 그리고,
μ : 실효적인 이동도
L : 채널 길이
W : 채널 폭
Vgs : 게이트 전극과 소스 영역 사이의 전위차
Vth : 임계치 전압
Cox : (게이트 절연층의 비유전율)×(진공의 유전율)/(게이트 절연층의 두께)
k≡(1/2)·(W/L)·Cox로 한다.
Ids=k·μ·(Vgs-Vth)2 (1)
이 드레인 전류(Ids)가 발광부(ELP)를 흐름으로써, 발광부(ELP)가 발광한다. 또한, 이 드레인 전류(Ids)의 값의 대소에 의해, 발광부(ELP)에서의 발광 상태(휘도)가 제어된다.
[영상신호 기록 트랜지스터(TSig)]
영상신호 기록 트랜지스터(TSig)의 다른 쪽의 소스/드레인 영역은, 실시예 1에서 설명한 바와 같이, 구동 트랜지스터(TDrv)의 게이트 전극에 접속되어 있다. 한편, 영상신호 기록 트랜지스터(TSig)의 한쪽의 소스/드레인 영역은, 데이터선(DTL)에 접속되어 있다. 그리고, 영상신호 출력 회로(102)로부터, 데이터선(DTL)을 통하여, 발광부(ELP)에서의 휘도를 제어하기 위한 구동 신호(휘도 신호)(VSig)가, 한쪽의 소스/드레인 영역에 공급된다. 또한, 데이터선(DTL)을 통하여, VSig 이외의 여러가지의 신호·전압(프리차지 구동을 위한 신호나 각종의 기준 전압 등)이, 한쪽의 소스/드레인 영역에 공급되어도 좋다. 또한, 영상신호 기록 트랜지스터(TSig)의 온/오프 동작은, 영상신호 기록 트랜지스터(TSig)의 게이트 전극에 접속된 주사선(SCL)에 의해 제어된다.
[제1 노드 초기화 트랜지스터(TND1)]
제1 노드 초기화 트랜지스터(TND1)의 다른 쪽의 소스/드레인 영역은, 상술한 바와 같이, 구동 트랜지스터(TDrv)의 게이트 전극에 접속되어 있다. 한편, 제1 노드 초기화 트랜지스터(TND1)의 한쪽의 소스/드레인 영역에는, 제1 노드(ND1)의 전위(즉, 구동 트랜지스터(TDrv)의 게이트 전극의 전위)를 초기화하기 위한 전압(VOfs)이 공급된다. 또한, 제1 노드 초기화 트랜지스터(TND1)의 온/오프 동작은, 제1 노드 초기화 트랜지스터(TND1)의 게이트 전극에 접속된 제1 노드 초기화 트랜지스터 제어선(AZND1)에 의해 제어된다. 제1 노드 초기화 트랜지스터 제어선(AZND1)은, 제1 노드 초기화 트랜지스터 제어 회로(104)에 접속되어 있다.
[제2 노드 초기화 트랜지스터(TND2)]
제2 노드 초기화 트랜지스터(TND2)의 다른 쪽의 소스/드레인 영역은, 상술한 바와 같이, 구동 트랜지스터(TDrv)의 소스 영역에 접속되어 있다. 한편, 제2 노드 초기화 트랜지스터(TND2)의 한쪽의 소스/드레인 영역에는, 제2 노드(ND2)의 전위(즉, 구동 트랜지스터(TDrv)의 소스 영역의 전위)를 초기화하기 위한 전압(VSS)이 공급된다. 또한, 제2 노드 초기화 트랜지스터(TND2)의 온/오프 동작은, 제2 노드 초기화 트랜지스터(TND2)의 게이트 전극에 접속된 제2 노드 초기화 트랜지스터 제어선(AZND2)에 의해 제어된다. 제2 노드 초기화 트랜지스터 제어선(AZND2)은, 제2 노드 초기화 트랜지스터 제어 회로(105)에 접속되어 있다.
[발광부(ELP)]
발광부(ELP)의 애노드 전극은, 상술한 바와 같이, 구동 트랜지스터(TDrv)의 소스 영역에 접속되어 있다. 한편, 발광부(ELP)의 캐소드 전극에는, 전압(VCat)이 인가된다. 발광부(ELP)의 기생 용량을 부호 CEL로 나타낸다. 또한, 발광부(ELP)의 발광에 필요하게 되는 임계치 전압을 Vth -EL로 한다. 즉, 발광부(ELP)의 애노드 전극과 캐소드 전극과의 사이에 Vth-EL 이상의 전압이 인가되면, 발광부(ELP)는 발광한다.
이하의 설명에서, 전압 또는 전위의 값을 이하와 같이 하지만, 이것은, 어디까지나 설명을 위한 값이고, 이들의 값으로 한정되는 것이 아니다.
VSig : 발광부(ELP)에서의 휘도를 제어하기 위한 구동 신호(휘도 신호)
… 0볼트 내지 10볼트
VCC : 발광부(ELP)의 발광을 제어하기 위한 전류 공급부의 전압
… 20볼트
VOfs : 구동 트랜지스터(TDrv)의 게이트 전극의 전위(제1 노드(ND1)의 전위)를 초기화하기 위한 전압
… 0볼트
VSS : 구동 트랜지스터(TDrv)의 소스 영역의 전위(제2 노드(ND2)의 전위)를 초기화하기 위한 전압
… -10볼트
Vth : 구동 트랜지스터(TDrv)의 임계치 전압
… 3볼트
VCat : 발광부(ELP)의 캐소드 전극에 인가된 전압
… 0볼트
Vth-EL : 발광부(ELP)의 임계치 전압
… 3볼트
이하, 5Tr/1C 구동 회로의 동작 설명을 행한다. 또한, 상술한 바와 같이, 각종의 처리(임계치 전압 캔슬 처리, 기록 처리, 이동도 보정 처리)가 전부 완료한 후, 곧바로 발광 상태가 시작되는 것으로 하여 설명하지만, 이것으로 한하는 것이 아니다. 후술하는 4Tr/1C 구동 회로, 3Tr/1C 구동 회로, 2Tr/1C 구동 회로의 설명에서도 마찬가지이다.
[기간-TP(5)-1](도 6 및 도 7의 (A) 참조)
이 [기간-TP(5)- 1]은, 예를 들면, 전(前)의 표시 프레임에서의 동작이고, 전회의 각종의 처리 완료 후에 제(n, m)번째의 발광부(ELP)가 발광 상태에 있는 기간이다. 즉, 제(n, m)번째의 부화소를 구성하는 발광부(ELP)에는, 후술하는 식(5)에 의거한 드레인 전류(I'ds)가 흐르고 있고, 제(n, m)번째의 부화소를 구성하는 발광부(ELP)의 휘도는, 이들의 드레인 전류(I'ds)에 대응하는 값이다. 여기서, 영상신호 기록 트랜지스터(TSig), 제1 노드 초기화 트랜지스터(TND1) 및 제2 노드 초기화 트랜지스터(TND2)는 오프 상태이고, 발광 제어 트랜지스터(TEL_C) 및 구동 트랜지스터(TDrv)는 온 상태이다. 제(n, m)번째의 발광부(ELP)의 발광 상태는, 제(m+m')행째에 배열된 발광부(ELP)의 수평 주사 기간의 시작 직전까지 계속된다.
도 6에 도시하는 [기간-TP(5)0] 내지 [기간-TP(5)4]은, 전회의 각종의 처리 완료 후의 발광 상태가 종료된 후부터, 다음의 기록 처리가 행하여지기 직전까지의 동작 기간이다. 즉, 이 [기간-TP(5)0] 내지 [기간-TP(5)4]은, 예를 들면, 전의 표시 프레임에서의 제(m+m')번째의 수평 주사 기간의 시기부터, 현 표시 프레임에서의 제(m-1)번째의 수평 주사 기간의 종기(終期)까지의 어떤 시간 길이의 기간이다. 또한, [기간-TP(5)1] 내지 [기간-TP(5)4]를, 현 표시 프레임에서의 제m번째의 수평 주사 기간 내에 포함하는 구성으로 할 수도 있다.
그리고, 이 [기간-TP(5)0] 내지 [기간-TP(5)4]에서, 제(n, m)번째의 발광부(ELP)는 비발광 상태에 있다. 즉, [기간-TP(5)0] 내지 [기간-TP(5)1], [기간-TP(5)3] 내지 [기간-TP(5)4]에서는, 발광 제어 트랜지스터(TEL_C)는 오프 상태이기 때문에, 발광부(ELP)는 발광하지 않는다. 또한, [기간-TP(5)2]에서는, 발광 제어 트랜지스터(TEL_C)는 온 상태가 된다. 그러나, 이 기간에서는 후술하는 임계치 전압 캔슬 처리가 행하여지고 있다. 임계치 전압 캔슬 처리의 설명에서 상세하게 기술하지만, 후술하는 식(2)을 충족시키는 것을 전제로 하면, 발광부(ELP)가 발광하는 일은 없다.
이하, [기간-TP(5)0] 내지 [기간-TP(5)4]의 각 기간에 관해, 우선, 설명한다. 또한, [기간-TP(5)1]의 시기나, [기간-TP(5)1] 내지 [기간-TP(5)4]의 각 기간의 길이는, 표시 장치의 설계에 응하여 적절히 설정하면 좋다.
[기간-TP(5)0]
상술한 바와 같이, 이 [기간-TP(5)0]에서, 제(n, m)번째의 발광부(ELP)는, 비발광 상태에 있다. 영상신호 기록 트랜지스터(TSig), 제1 노드 초기화 트랜지스터(TND1), 제2 노드 초기화 트랜지스터(TND2)는 오프 상태이다. 또한, [기간-TP(5)- 1]부터 [기간-TP(5)0]으로 이전되는 시점에서, 발광 제어 트랜지스터(TEL_C)가 오프 상태가 되기 때문에, 제2 노드(ND2)(구동 트랜지스터(TDrv)의 소스 영역 또는 발광부(ELP)의 애노드 전극)의 전위는, (Vth -EL+VCat)까지 저하되고, 발광부(ELP)는 비발광 상태가 된다. 또한, 제2 노드(ND2)의 전위 저하를 모방하도록, 부유 상태의 제1 노드(ND1)(구동 트랜지스터(TDrv)의 게이트 전극)의 전위도 저하된다.
[기간-TP(5)1](도 7의 (B) 및 (C) 참조)
이 [기간-TP(5)1]에서, 후술하는 임계치 전압 캔슬 처리를 행하기 위한 전처리가 행하여진다. 즉, [기간-TP(5)1]의 시작시, 제1 노드 초기화 트랜지스터 제어 회로(104) 및 제2 노드 초기화 트랜지스터 제어 회로(105)의 동작에 의거하여, 제1 노드 초기화 트랜지스터 제어선(AZND1) 및 제2 노드 초기화 트랜지스터 제어선(AZND2)을 하이 레벨로 함에 의해, 제1 노드 초기화 트랜지스터(TND1) 및 제2 노드 초기화 트랜지스터(TND2)를 온 상태로 한다. 그 결과, 제1 노드(ND1)의 전위는, VOfs(예를 들면, 0볼트)가 된다. 한편, 제2 노드(ND2)의 전위는, VSS(예를 들면, -10볼트)가 된다. 그리고, 이 [기간-TP(5)1]의 완료 이전에서, 제2 노드 초기화 트랜지스터 제어 회로(105)의 동작에 의거하여, 제2 노드 초기화 트랜지스터 제어선(AZND2)을 로우 레벨로 함에 의해, 제2 노드 초기화 트랜지스터(TND2)를 오프 상태로 한다. 또한, 제1 노드 초기화 트랜지스터(TND1)의 온 상태 및 제2 노드 초기화 트랜지스터(TND2)를 동시에 온 상태로 하여도 좋고, 제1 노드 초기화 트랜지스터(TND1)를 먼저 온 상태로 하여도 좋고, 제2 노드 초기화 트랜지스터(TND2)를 먼저 온 상태로 하여도 좋다.
이상의 처리에 의해, 구동 트랜지스터(TDrv)의 게이트 전극과 소스 영역 사이의 전위차가 Vth 이상이 되고, 구동 트랜지스터(TDrv)는 온 상태가 된다.
[기간-TP(5)2](도 7의 (D) 참조)
다음에, 임계치 전압 캔슬 처리가 행하여진다. 즉, 제1 노드 초기화 트랜지스터(TND1)의 온 상태를 유지한 채로, 발광 제어 트랜지스터 제어 회로(103)의 동작에 의거하여, 발광 제어 트랜지스터 제어선(CLEL_C)을 하이 레벨로 함에 의해, 발광 제어 트랜지스터(TEL_C)를 온 상태로 한다. 그 결과, 제1 노드(ND1)의 전위는 변화하지 않지만 (VOfs=0볼트를 유지), 부유 상태의 제2 노드(ND2)의 전위는 상승하고, 제1 노드(ND1)와 제2 노드(ND2) 사이의 전위차가 구동 트랜지스터(TDrv)의 임계치 전압(Vth)에 근접한다. 그리고, 구동 트랜지스터(TDrv)의 게이트 전극과 소스 영역 사이의 전위차가 Vth에 달하면, 구동 트랜지스터(TDrv)가 오프 상태가 된다. 구체적으로는, 부유 상태의 제2 노드(ND2)의 전위가 (VOfs-Vth=-3볼트>VSS)에 근접하고, 최종적으로 (VOfs-Vth)가 된다. 여기서, 이하의 식(2)이 보증되어 있으면, 환언하면, 식(2)을 만족하도록 전위를 선택, 결정하여 두면, 발광부(ELP)가 발광하는 일은 없다. 또한, 정성적으로는, 임계치 전압 캔슬 처리에서, 제1 노드(ND1)와 제2 노드(ND2) 사이의 전위차(환언하면, 구동 트랜지스터(TDrv)의 게이트 전극과 소스 영역 사이의 전위차)가 구동 트랜지스터(TDrv)의 임계치 전압(Vth)에 근접하는 정도는, 임계치 전압 캔슬 처리의 시간에 의해 좌우된다. 따라서, 예를 들면 임계치 전압 캔슬 처리의 시간을 충분히 길게 확보한 경우에는, 제1 노드(ND1)와 제2 노드(ND2) 사이의 전위차는 구동 트랜지스터(TDrv)의 임계치 전압(Vth)에 달하고, 구동 트랜지스터(TDrv)는 오프 상태가 된다. 한편, 예를 들면 임계치 전압 캔슬 처리의 시간을 짧게 설정한 경우에는, 제1 노드(ND1)와 제2 노드(ND2) 사이의 전위차가 구동 트랜지스터(TDrv)의 임계치 전압(Vth)보다 크고, 구동 트랜지스터(TDrv)는 오프 상태로는 되지 않는 경우가 있다. 즉, 임계치 전압 캔슬 처리의 결과로서, 반드시 구동 트랜지스터(TDrv)가 오프 상태가 되는 것을 필요로 하지 않는다.
(VOfs-Vth)<(Vth-EL+VCat) (2)
이 [기간-TP(5)2]에서는, 제2 노드(ND2)의 전위는, 예를 들면, 최종적으로, (VOfs-Vth)가 된다. 즉, 구동 트랜지스터(TDrv)의 임계치 전압(Vth), 및 구동 트랜지스터(TDrv)의 게이트 전극을 초기화하기 위한 전압(VOfs)에만 의존하여, 제2 노드(ND2)의 전위는 결정된다. 환언하면, 발광부(ELP)의 임계치 전압(Vth -EL)에는 의존하지 않는다.
[기간-TP(5)3](도 8의 (A) 참조)
그 후, 제1 노드 초기화 트랜지스터(TND1)의 온 상태를 유지한 채로, 발광 제어 트랜지스터 제어 회로(103)의 동작에 의거하여, 발광 제어 트랜지스터 제어선(CLEL_C)을 로우 레벨로 함에 의해, 발광 제어 트랜지스터(TEL_C)를 오프 상태로 한다. 그 결과, 제1 노드(ND1)의 전위는 변화하지 않고(VOfs=0볼트를 유지), 부유 상태의 제2 노드(ND2)의 전위도 변화하지 않고, (VOfs-Vth=-3볼트)를 유지한다.
[기간-TP(5)4](도 8의 (B) 참조)
뒤이어, 제1 노드 초기화 트랜지스터 제어 회로(104)의 동작에 의거하여, 제1 노드 초기화 트랜지스터 제어선(AZND1)을 로우 레벨로 함에 의해, 제1 노드 초기화 트랜지스터(TND1)를 오프 상태로 한다. 제1 노드(ND1) 및 제2 노드(ND2)의 전위는, 실질상, 변화하지 않는다(실제로는, 기생 용량 등의 정전 결합에 의해 전위 변화가 생길 수 있지만, 통상, 이들은 무시할 수 있다).
뒤이어, [기간-TP(5)5] 내지 [기간-TP(5)7]의 각 기간에 관해 설명한다. 또한, 후술하는 바와 같이, [기간-TP(5)5]에서 기록 처리가 행하여지고, [기간-TP(5)6]에서 이동도 보정 처리가 행하여진다. 상술한 바와 같이, 이들의 처리는, 제m번째의 수평 주사 기간 내에 행하여질 필요가 있다. 설명의 편리를 위해, [기간-TP(5)5]의 시기와 [기간-TP(5)6]의 종기는, 각각, 제m번째의 수평 주사 기간의 시기와 종기에 일치하는 것으로 하여 설명한다.
[기간-TP(5)5](도 8의 (C) 참조)
그 후, 구동 트랜지스터(TDrv)에 대한 기록 처리를 실행한다. 구체적으로는, 제1 노드 초기화 트랜지스터(TND1), 제2 노드 초기화 트랜지스터(TND2), 및 발광 제어 트랜지스터(TEL_C)의 오프 상태를 유지한 채로, 영상신호 출력 회로(102)의 동작에 의거하여, 데이터선(DTL)의 전위를, 발광부(ELP)에서의 휘도를 제어하기 위한 구동 신호(휘도 신호)(VSig)로 하고, 뒤이어, 주사 회로(101)의 동작에 의거하여, 주사선(SCL)을 하이 레벨로 함에 의해, 영상신호 기록 트랜지스터(TSig)를 온 상태로 한다. 그 결과, 제1 노드(ND1)의 전위는, VSig로 상승한다.
여기서, 용량부(C1)의 용량은 값(c1)이고 발광부(ELP)의 기생 용량(CEL)의 용량은 값(cEL)이다. 그리고, 구동 트랜지스터(TDrv)의 게이트 전극과 소스 영역과의 사이의 기생 용량의 값을 cgs로 한다. 구동 트랜지스터(TDrv)의 게이트 전극의 전위가 VOfs로부터 VSig(>VOfs)로 변화한 때, 용량부(C1)의 양단의 전위(제1 노드(ND1) 및 제2 노드(ND2)의 전위)는, 원칙으로서 변화한다. 즉, 구동 트랜지스터(TDrv)의 게이트 전극의 전위(=제1 노드(ND1)의 전위)의 변화분(VSig-VOfs)에 의거한 전하가, 용량부(C1), 발광부(ELP)의 기생 용량(CEL), 구동 트랜지스터(TDrv)의 게이트 전극과 소스 영역과의 사이의 기생 용량으로 나뉘어진다. 그런데도, 값(cEL)이, 값(c1) 및 값(cgs)과 비교하고 충분히 큰 값이라면, 구동 트랜지스터(TDrv)의 게이트 전극의 전위의 변화분(VSig-VOfs)에 의거한 구동 트랜지스터(TDrv)의 소스 영역(제2 노드(ND2))의 전위의 변화는 작다. 그리고, 일반적으로, 발광부(ELP)의 기생 용량(CEL)의 용량치(cEL)는, 용량부(C1)의 용량치(c1) 및 구동 트랜지스터(TDrv)의 기생 용량의 값(cgs)보다도 크다. 그래서, 설명의 편리를 위해, 특단의 필요가 있는 경우를 제외하고, 제1 노드(ND1)의 전위 변화에 의해 생기는 제2 노드(ND2)의 전위 변화는 고려하지 않고 설명을 행한다. 다른 구동 회로에서도 마찬가지이다. 도 6에 도시한 구동의 타이밍 차트도, 제1 노드(ND1)의 전위 변화에 의해 생기는 제2 노드(ND2)의 전위 변화를 고려하지 않고 나타냈다. 구동 트랜지스터(TDrv)의 게이트 전극(제1 노드(ND1))의 전위를 Vg, 구동 트랜지스터(TDrv)의 소스 영역(제2 노드(ND2))의 전위를 Vs로 하였을 때, Vg의 값, Vs의 값은 이하와 같이 된다. 그러므로, 제1 노드(ND1)와 제2 노드(ND2)의 전위차, 즉, 구동 트랜지스터(TDrv)의 게이트 전극과 소스 영역 사이의 전위차(Vgs)는, 이하의 식(3)으로 표시할 수 있다.
Vg=VSig
Vs≒VOfs-Vth
Vgs≒VSig-(VOfs-Vth) (3)
즉, 구동 트랜지스터(TDrv)에 대한 기록 처리에서 얻어진 Vgs는, 발광부(ELP)에서의 휘도를 제어하기 위한 구동 신호(휘도 신호)(VSig), 구동 트랜지스터(TDrv)의 임계치 전압(Vth), 및 구동 트랜지스터(TDrv)의 게이트 전극을 초기화하기 위한 전압(VOfs)에만 의존하고 있다. 그리고, 발광부(ELP)의 임계치 전압(Vth -EL)과는 관계가 없다.
[기간-TP(5)6](도 8의 (D) 참조)
그 후, 구동 트랜지스터(TDrv)의 이동도(μ)의 대소에 의거한 구동 트랜지스터(TDrv)의 소스 영역(제2 노드(ND2))의 전위의 보정(이동도 보정 처리)을 행한다.
일반적으로, 구동 트랜지스터(TDrv)를 폴리실리콘 박막 트랜지스터 등으로 제작한 경우, 트랜지스터 사이에서 이동도(μ)에 편차가 생기는 것은 피하기 어렵다. 따라서, 이동도(μ)에 차이가 있는 복수의 구동 트랜지스터(TDrv)의 게이트 전극에 같은 값의 구동 신호(VSig)를 인가하였다고 하여도, 이동도(μ)가 큰 구동 트랜지스터(TDrv)를 흐르는 드레인 전류(Ids)와, 이동도(μ)가 작은 구동 트랜지스터(TDrv)를 흐르는 드레인 전류(Ids)와의 사이에, 차이가 생겨 버린다. 그리고, 이와 같은 차이가 생기면, 표시 장치의 화면의 균일성(유니포미티)이 손상되어 버린다.
따라서 구체적으로는, 구동 트랜지스터(TDrv)의 온 상태를 유지한 채로, 발광 제어 트랜지스터 제어 회로(103)의 동작에 의거하여, 발광 제어 트랜지스터 제어선(CLEL_C)을 하이 레벨로 함에 의해, 발광 제어 트랜지스터(TEL_C)를 온 상태로 하고, 뒤이어, 소정의 시간(t0)이 경과한 후, 주사 회로(101)의 동작에 의거하여, 주사선(SCL)을 로우 레벨로 함에 의해, 영상신호 기록 트랜지스터(TSig)를 오프 상태로 하여, 제1 노드(ND1)(구동 트랜지스터(TDrv)의 게이트 전극)를 부유 상태로 한다. 그리고, 이상의 결과, 구동 트랜지스터(TDrv)의 이동도(μ)의 값이 큰 경우, 구동 트랜지스터(TDrv)의 소스 영역에서의 전위의 상승량(△V)(전위 보정치)은 커지고, 구동 트랜지스터(TDrv)의 이동도(μ)의 값이 작은 경우, 구동 트랜지스터(TDrv)의 소스 영역에서의 전위의 상승량(△V)(전위 보정치)은 작아진다. 여기서, 구동 트랜지스터(TDrv)의 게이트 전극과 소스 영역 사이의 전위차(Vgs)는, 식(3)으로부터 이하의 식(4)과 같이 형된다.
Vgs≒VSig-(VOfs-Vth)-△V (4)
또한, 이동도 보정 처리를 실행하기 위한 소정의 시간([기간-TP(5)6]의 전(full) 시간(t0))은, 표시 장치를 설계할 때, 설계치로서 미리 결정하여 두면 좋다. 또한, 이 때의 구동 트랜지스터(TDrv)의 소스 영역에서의 전위(VOfs-Vth+△V)가 이하의 식(2')을 만족하도록, [기간-TP(5)6]의 전 시간(t0)은 결정되어 있다. 그리고, 이에 의해, [기간-TP(5)6]에서, 발광부(ELP)가 발광하는 일은 없다. 또한, 이 이동도 보정 처리에 의해, 계수(k)(≡(1/2)·(W/L)Cox)의 편차의 보정도 동시에 행하여진다.
(VOfs-Vth+△V)<(Vth-EL+VCat) (2')
[기간-TP(5)7](도 8의 (E) 참조)
이상의 조작에 의해, 임계치 전압 캔슬 처리, 기록 처리, 이동도 보정 처리가 완료된다. 그런데, 주사 회로(101)의 동작에 의거하여, 주사선(SCL)이 로우 레벨로 되는 결과, 영상신호 기록 트랜지스터(TSig)가 오프 상태가 되고, 제1 노드(ND1), 즉, 구동 트랜지스터(TDrv)의 게이트 전극은 부유 상태가 된다. 한편, 발광 제어 트랜지스터(TEL_C)는 온 상태를 유지하고 있고, 발광 제어 트랜지스터(TEL_C)의 드레인 영역은, 발광부(ELP)의 발광을 제어하기 위한 전류 공급부(100)(전압(VCC), 예를 들면 20볼트)에 접속된 상태에 있다. 따라서, 이상의 결과로서, 제2 노드(ND2)의 전위는 상승한다.
여기서, 상술한 바와 같이, 구동 트랜지스터(TDrv)의 게이트 전극은 부유 상태에 있고, 게다가, 용량부(C1)가 존재하기 때문에, 이른바 부트스트랩 회로에서와 같은 현상이 구동 트랜지스터(TDrv)의 게이트 전극에 생기고, 제1 노드(ND1)의 전위도 상승한다. 그 결과, 구동 트랜지스터(TDrv)의 게이트 전극과 소스 영역 사이의 전위차(Vgs)는, 식(4)의 값을 유지한다.
또한, 제2 노드(ND2)의 전위가 상승하고, (Vth -EL+VCat)를 넘기 때문에, 발광부(ELP)는 발광을 시작한다. 이 때, 발광부(ELP)를 흐르는 전류는, 구동 트랜지스터(TDrv)의 드레인 영역부터 소스 영역으로 흐르는 드레인 전류(Ids)이기 때문에, 식(1)으로 표시할 수 있다. 여기서, 식(1)과 식(4)으로부터, 식(1)은, 이하의 식(5)과 같이 변형할 수 있다.
Ids=k·μ·(VSig-VOfs-△V)2 (5)
따라서 발광부(ELP)를 흐르는 전류(Ids)는, 예를 들면, VOfs를 0볼트로 설정하였다고 한 경우, 발광부(ELP)에서의 휘도를 제어하기 위한 구동 신호(휘도 신호)(VSig)의 값으로부터, 구동 트랜지스터(TDrv)의 이동도(μ)에 기인한 제2 노드(ND2)(구동 트랜지스터(TDrv)의 소스 영역)에서의 전위 보정치(△V)의 값을 뺀 값의 2승에 비례한다. 환언하면, 발광부(ELP)를 흐르는 전류(Ids)는, 발광부(ELP)의 임계치 전압(Vth -EL), 및 구동 트랜지스터(TDrv)의 임계치 전압(Vth)에는 의존하지 않는다. 즉, 발광부(ELP)의 발광량(휘도)은, 발광부(ELP)의 임계치 전압(Vth -EL)의 영향, 및 구동 트랜지스터(TDrv)의 임계치 전압(Vth)의 영향을 받지 않는다. 그리고, 제(n, m)번째의 발광부(ELP)의 휘도는, 이들의 전류(Ids)에 대응한 값이다.
게다가, 이동도(μ)가 큰 구동 트랜지스터(TDrv)일수록, 전위 보정치(△V)가 커지기 때문에, 식(4)의 좌변의 Vgs의 값이 작아진다. 따라서, 식(5)에서, 이동도(μ)의 값이 크더라도, (VSig-VOfs-△V)2의 값이 작아지는 결과, 드레인 전류(Ids)를 보정할 수 있다. 즉, 이동도(μ)가 다른 구동 트랜지스터(TDrv)에서도, 구동 신호(휘도 신호)(VSig)의 값이 같으면, 드레인 전류(Ids)가 거의 같게 되는 결과, 발광부(ELP)를 흐르고, 발광부(ELP)의 휘도를 제어하는 전류(Ids)가 균일화된다. 즉, 이동도(μ)의 편차(또한, k의 편차)에 기인하는 발광부의 휘도의 편차을 보정할 수 있다.
발광부(ELP)의 발광 상태를 제(m+m'-1)번째의 수평 주사 기간까지 계속한다. 이 시점은, [기간-TP(5)-1]의 끝에 상당한다.
이상에 의해, 발광부(ELP)[제(n, m)번째의 부화소]의 발광의 동작이 완료된다.
여기서, [기간-TP(5)7](도 8의 (E) 참조)에서, 제2 노드(ND2)의 전위가 상승하고, (Vth -EL+VCat)를 넘으면, 발광부(ELP)의 발광이 시작되지만, 이 제2 노드(ND2)의 전위의 상승에 의해 백게이트 효과가 생기는 경우, 구동 트랜지스터(TDrv)를 흐르는 전류(Ids)가 감소한다. 그런데도, 본 발명의 구동 회로에서는, 구동 트랜지스터의 다른 쪽의 소스/드레인 영역과 제2 웰과는 전기적으로 접속되어 있기 때문에, 이 제2 노드(ND2)의 전위의 상승에 의해 제2 웰의 전위도 상승하고, 제2 웰과 구동 트랜지스터(TDrv)의 소스 영역과의 사이의 전위(Vbs)의 값로 변화가 생기지 않기 때문에, 백게이트 효과에 기인한 구동 트랜지스터(TDrv)를 흐르는 전류(Ids)의 감소라는 문제가 생기는 일이 없다. 이하에 설명한 실시예 4 내지 실시예 6에서도 마찬가지이다.
[실시예 4]
실시예 4는, 4Tr/1C 구동 회로에 관한 것이다. 실시예 4의 구동 회로의 개념도를 도 9에 도시하고, 4Tr/1C 구동 회로의 등가 회로도를 도 10에 도시하고, 구동의 타이밍 차트를 모식적으로 도 11에 도시하고, 각 트랜지스터의 온/오프 상태 등을 모식적으로 도 12의 (A) 내지 (D) 및 도 13의 (A) 내지 (D)에 도시한다.
이 4Tr/1C 구동 회로에서는, 전술한 5Tr/1C 구동 회로로부터, 제1 노드 초기화 트랜지스터(TND1)가 생략되어 있다. 즉, 이 4Tr/1C 구동 회로는, 영상신호 기록 트랜지스터(TSig), 구동 트랜지스터(TDrv), 발광 제어 트랜지스터(TEL_C), 제2 노드 초기화 트랜지스터(TND2)의 4개의 트랜지스터로 구성되고, 또한, 하나의 용량부(C1)로 구성되어 있다.
[발광 제어 트랜지스터(TEL_C)]
발광 제어 트랜지스터(TEL_C)의 구성은, 5Tr/1C 구동 회로에서 설명한 발광 제어 트랜지스터(TEL_C)의 구성과 같기 때문에, 상세한 설명은 생략한다.
[구동 트랜지스터(TDrv)]
구동 트랜지스터(TDrv)의 구성은, 5Tr/1C 구동 회로에서 설명한 구동 트랜지스터(TDrv)의 구성과 같기 때문에, 상세한 설명은 생략한다.
[제2 노드 초기화 트랜지스터(TND2)]
제2 노드 초기화 트랜지스터(TND2)의 구성은, 5Tr/1C 구동 회로에서 설명한 제2 노드 초기화 트랜지스터(TND2)의 구성과 같기 때문에, 상세한 설명은 생략한다.
[영상신호 기록 트랜지스터(TSig)]
영상신호 기록 트랜지스터(TSig)의 구성은, 5Tr/1C 구동 회로에서 설명한 영상신호 기록 트랜지스터(TSig)의 구성과 같기 때문에, 상세한 설명은 생략한다. 단, 영상신호 기록 트랜지스터(TSig)의 한쪽의 소스/드레인 영역은, 데이터선(DTL)에 접속되어 있는데, 영상신호 출력 회로(102)로부터, 발광부(ELP)에서의 휘도를 제어하기 위한 구동 신호(휘도 신호)(VSig)뿐만 아니라, 구동 트랜지스터(TDrv)의 게이트 전극을 초기화하기 위한 전압(VOfs)도 공급된다. 이 점이, 5Tr/1C 구동 회로에서 설명한 영상신호 기록 트랜지스터(TSig)의 동작과 상위하고 있다. 또한, 영상신호 출력 회로(102)로부터, 데이터선(DTL)을 통하여, VSig나 VOfs 이외의 신호·전압(예를 들면, 프리차지 구동을 위한 신호)이, 한쪽의 소스/드레인 영역에 공급되어도 좋다.
[발광부(ELP)]
발광부(ELP)의 구성은, 5Tr/1C 구동 회로에서 설명한 발광부(ELP)의 구성과 같기 때문에, 상세한 설명은 생략한다.
이하, 4Tr/1C 구동 회로의 동작 설명을 행한다.
[기간-TP(4)-1](도 11 및 도 12의 (A) 참조)
이 [기간-TP(4)- 1]은, 예를 들면, 전의 표시 프레임에서의 동작이고, 5Tr/1C 구동 회로에서 설명한 [기간-TP(5)-1]과 같은 동작이다.
도 11에 도시하는 [기간-TP(4)0] 내지 [기간-TP(4)4]은, 도 6에 도시하는 [기간-TP(5)0] 내지 [기간-TP(5)4]에 대응하는 기간이고, 다음의 기록 처리가 행하여지기 직전까지의 동작 기간이다. 그리고, 5Tr/1C 구동 회로와 마찬가지로, [기간-TP(4)0] 내지 [기간-TP(4)4]에서, 제(n, m)번째의 발광부(ELP)는 비발광 상태에 있다. 단, 4Tr/1C 구동 회로의 동작에서는, 도 6에 도시하는 [기간-TP(4)5] 내지 [기간-TP(4)6] 외에, [기간-TP(4)2] 내지 [기간-TP(4)4]도 제m번째의 수평 주사 기간에 포함되는 점이, 5Tr/1C 구동 회로의 동작과는 다르다. 또한, 설명의 편리를 위해, [기간-TP(4)2]의 시기, 및 [기간-TP(4)6]의 종기는, 각각, 제m번째의 수평 주사 기간의 시기, 및 종기에 일치하는 것으로 하여 설명한다.
이하, [기간-TP(4)0] 내지 [기간-TP(4)4]의 각 기간에 관해, 설명한다. 또한, 5Tr/1C 구동 회로에서 설명한 바와 마찬가지로, [기간-TP(4)1]의 시기나, [기간-TP(4)1] 내지 [기간-TP(4)4]의 각 기간의 길이는, 표시 장치의 설계에 응하여 적절히 설정하면 좋다.
[기간-TP(4)0]
이 [기간-TP(4)0]은, 예를 들면, 전의 표시 프레임부터 현 표시 프레임에서의 동작이고, 5Tr/1C 구동 회로에서 설명한 [기간-TP(5)0]과, 실질적으로 같은 동작이다.
[기간-TP(4)1](도 12의 (B) 참조)
이 [기간-TP(4)1]은, 5Tr/1C 구동 회로에서 설명한 [기간-TP(5)1]에 상당한다. 이 [기간-TP(4)1]에서, 후술하는 임계치 전압 캔슬 처리를 행하기 위한 전처리가 행하여진다. [기간-TP(4)1]의 시작시, 제2 노드 초기화 트랜지스터 제어 회로(105)의 동작에 의거하여, 제2 노드 초기화 트랜지스터 제어선(AZND2)을 하이 레벨로 함에 의해, 제2 노드 초기화 트랜지스터(TND2)를 온 상태로 한다. 그 결과, 제2 노드(ND2)의 전위는, VSS(예를 들면, -10볼트)가 된다. 또한, 제2 노드(ND2)의 전위 저하를 모방하도록, 부유 상태의 제1 노드(ND1)(구동 트랜지스터(TDrv)의 게이트 전극)의 전위도 저하된다. 또한, [기간-TP(4)1]에서의 제1 노드(ND1)의 전위는, [기간-TP(4)-1]에서의 제1 노드(ND1)의 전위(전 프레임의 VSig의 값에 응하여 정하여진다)에 의해 좌우되기 때문에, 일정한 값을 취하는 것이 아니다.
[기간-TP(4)2](도 12의 (C) 참조)
그 후, 영상신호 출력 회로(102)의 동작에 의거하여, 데이터선(DTL)의 전위를 VOfs로 하고, 주사 회로(101)의 동작에 의거하여, 주사선(SCL)을 하이 레벨로 함에 의해, 영상신호 기록 트랜지스터(TSig)를 온 상태로 한다. 그 결과, 제1 노드(ND1)의 전위는, VOfs(예를 들면, 0볼트)가 된다. 제2 노드(ND2)의 전위는 VSS(예를 들면, -10볼트)를 유지한다. 그 후, 제2 노드 초기화 트랜지스터 제어 회로(105)의 동작에 의거하여, 제2 노드 초기화 트랜지스터 제어선(AZND2)을 로우 레벨로 함에 의해, 제2 노드 초기화 트랜지스터(TND2)를 오프 상태로 한다.
또한, [기간-TP(4)1]의 시작과 동시에, 또는, [기간-TP(4)1]의 도중에, 영상신호 기록 트랜지스터(TSig)를 온 상태로 하여도 좋다.
이상의 처리에 의해, 구동 트랜지스터(TDrv)의 게이트 전극과 소스 영역 사이의 전위차가 Vth 이상이 되고, 구동 트랜지스터(TDrv)는 온 상태가 된다.
[기간-TP(4)3](도 12의 (D) 참조)
다음에, 임계치 전압 캔슬 처리가 행하여진다. 즉, 영상신호 기록 트랜지스터(TSig)의 온 상태를 유지한 채로, 발광 제어 트랜지스터 제어 회로(103)의 동작에 의거하여, 발광 제어 트랜지스터 제어선(CLEL_C)을 하이 레벨로 함에 의해, 발광 제어 트랜지스터(TEL_C)를 온 상태로 한다. 그 결과, 제1 노드(ND1)의 전위는 변화하지 않지만 (VOfs=0볼트를 유지), 부유 상태의 제2 노드(ND2)의 전위는 상승하고, 제1 노드(ND1)와 제2 노드(ND2) 사이의 전위차가 구동 트랜지스터(TDrv)의 임계치 전압(Vth)에 근접한다. 그리고, 구동 트랜지스터(TDrv)의 게이트 전극과 소스 영역 사이의 전위차가 Vth에 달하면, 구동 트랜지스터(TDrv)가 오프 상태가 된다. 구체적으로는, 부유 상태의 제2 노드(ND2)의 전위가 (VOfs-Vth=-3볼트)에 근접하고, 최종적으로 (VOfs-Vth)가 된다. 여기서, 상술한 식(2)이 보증되어 있으면, 환언하면, 식(2)을 만족하도록 전위를 선택, 결정하여 두면, 발광부(ELP)가 발광하는 일은 없다.
이 [기간-TP(4)3]에서는, 제2 노드(ND2)의 전위는, 예를 들면, 최종적으로, (VOfs-Vth)가 된다. 즉, 구동 트랜지스터(TDrv)의 임계치 전압(Vth), 및 구동 트랜지스터(TDrv)의 게이트 전극을 초기화하기 위한 전압(VOfs)에만 의존하여, 제2 노드(ND2)의 전위는 결정된다. 그리고, 발광부(ELP)의 임계치 전압(Vth-EL)과는 관계가 없다.
[기간-TP(4)4](도 13의 (A) 참조)
그 후, 영상신호 기록 트랜지스터(TSig)의 온 상태를 유지한 채로, 발광 제어 트랜지스터 제어 회로(103)의 동작에 의거하여, 발광 제어 트랜지스터 제어선(CLEL_C)을 로우 레벨로 함에 의해, 발광 제어 트랜지스터(TEL_C)를 오프 상태로 한다. 그 결과, 제1 노드(ND1)의 전위는 변화하지 않고(VOfs=0볼트를 유지), 부유 상태의 제2 노드(ND2)의 전위도, 실질상, 변화하지 않고(실제로는, 기생 용량 등의 정전 결합에 의해 전위 변화가 생길 수 있지만, 통상, 이들은 무시할 수 있다), (VOfs-Vth=-3볼트)를 유지한다.
뒤이어, [기간-TP(4)5] 내지 [기간-TP(4)7]의 각 기간에 관해 설명한다. 이들의 기간은, 5Tr/1C 구동 회로에서 설명한 [기간-TP(5)5] 내지 [기간-TP(5)7]과, 실질적으로 같은 동작이다.
[기간-TP(4)5](도 13의 (B) 참조)
다음에, 구동 트랜지스터(TDrv)에 대한 기록 처리를 실행한다. 구체적으로는, 영상신호 기록 트랜지스터(TSig)의 온 상태를 유지하고, 제2 노드 초기화 트랜지스터(TND2), 및 발광 제어 트랜지스터(TEL_C)의 오프 상태를 유지한 채로, 영상신호 출력 회로(102)의 동작에 의거하여, 데이터선(DTL)의 전위를, VOfs로부터, 발광부(ELP)에서의 휘도를 제어하기 위한 구동 신호(휘도 신호)(VSig)로 전환한다. 그 결과, 제1 노드(ND1)의 전위는, VSig로 상승한다. 또한, 영상신호 기록 트랜지스터(TSig)를, 일단, 오프 상태로 하고, 영상신호 기록 트랜지스터(TSig), 제2 노드 초기화 트랜지스터(TND2), 및 발광 제어 트랜지스터(TEL_C)의 오프 상태를 유지한 채로, 영상신호 출력 회로(102)의 동작에 의거하여, 데이터선(DTL)의 전위를, 발광부(ELP)에서의 휘도를 제어하기 위한 구동 신호(휘도 신호)(VSig)로 변경하고, 그 후, 제2 노드 초기화 트랜지스터(TND2), 및 발광 제어 트랜지스터(TEL_C)의 오프 상태를 유지한 채로, 주사선(SCL)을 하이 레벨로 함에 의해, 영상신호 기록 트랜지스터(TSig)를 온 상태로 하여도 좋다.
이에 의해, 5Tr/1C 구동 회로에서 설명한 바와 마찬가지로, 제1 노드(ND1)와 제2 노드(ND2)의 전위차, 즉, 구동 트랜지스터(TDrv)의 게이트 전극과 소스 영역 사이의 전위차(Vgs)로서, 식(3)에서 설명한 값을 얻을 수 있다.
즉, 4Tr/1C 구동 회로에서도, 구동 트랜지스터(TDrv)에 대한 기록 처리에서 얻어진 Vgs는, 발광부(ELP)에서의 휘도를 제어하기 위한 구동 신호(휘도 신호)(VSig), 구동 트랜지스터(TDrv)의 임계치 전압(Vth), 및 구동 트랜지스터(TDrv)의 게이트 전극을 초기화하기 위한 전압(VOfs)에만 의존하고 있다. 그리고, 발광부(ELP)의 임계치 전압(Vth-EL)과는 관계가 없다.
[기간-TP(4)6](도 13의 (C) 참조)
그 후, 구동 트랜지스터(TDrv)의 이동도(μ)의 대소에 의거한 구동 트랜지스터(TDrv)의 소스 영역(제2 노드(ND2))의 전위의 보정(이동도 보정 처리)을 행한다. 구체적으로는, 5Tr/1C 구동 회로에서 설명한 [기간-TP(5)6]과 같은 동작을 행하면 좋다. 또한, 이동도 보정 처리를 실행하기 위한 소정의 시간([기간-TP(4)6]의 전 시간(t0))은, 표시 장치를 설계할 때, 설계치로서 미리 결정하여 두면 좋다.
[기간-TP(4)7](도 13의 (D) 참조)
이상의 조작에 의해, 임계치 전압 캔슬 처리, 기록 처리, 이동도 보정 처리가 완료된다. 그리고, 5Tr/1C 구동 회로에서 설명한 [기간-TP(5)7]과 같은 처리가 이루어지고, 제2 노드(ND2)의 전위가 상승하고, (Vth -EL+VCat)를 넘기 때문에, 발광부(ELP)는 발광을 시작한다. 이 때, 발광부(ELP)를 흐르는 전류는, 전술한 식(5)에서 얻을 수 있기 때문에, 발광부(ELP)를 흐르는 전류(Ids)는, 발광부(ELP)의 임계치 전압(Vth-EL), 및 구동 트랜지스터(TDrv)의 임계치 전압(Vth)에는 의존하지 않는다. 즉, 발광부(ELP)의 발광량(휘도)은, 발광부(ELP)의 임계치 전압(Vth -EL)의 영향, 및 구동 트랜지스터(TDrv)의 임계치 전압(Vth)의 영향을 받지 않는다. 더하여, 구동 트랜지스터(TDrv)에서의 이동도(μ)의 편차에 기인한 드레인 전류(Ids)의 편차 발생을 억제할 수 있다.
그리고, 발광부(ELP)의 발광 상태를 제(m+m'-1)번째의 수평 주사 기간까지 계속한다. 이 시점은, [기간-TP(4)-1]의 끝에 상당한다.
이상에 의해, 발광부(ELP)[제(n, m)번째의 부화소]의 발광의 동작이 완료된다.
[실시예 5]
실시예 5는, 3Tr/1C 구동 회로에 관한 것이다. 실시예 5의 구동 회로의 개념도를 도 14에 도시하고, 3Tr/1C 구동 회로의 등가 회로도를 도 15에 도시하고, 구동의 타이밍 차트를 모식적으로 도 16에 도시하고, 각 트랜지스터의 온/오프 상태 등을 모식적으로 도 17의 (A) 내지 (D) 및 도 18의 (A) 내지 (E)에 도시한다.
이 3Tr/1C 구동 회로에서는, 전술한 5Tr/1C 구동 회로로부터, 제1 노드 초기화 트랜지스터(TND1), 및 제2 노드 초기화 트랜지스터(TND2)의 2개의 트랜지스터가 생략되어 있다. 즉, 이 3Tr/1C 구동 회로는, 영상신호 기록 트랜지스터(TSig), 발광 제어 트랜지스터(TEL_C), 및 구동 트랜지스터(TDrv)의 3개의 트랜지스터로 구성되고, 또한, 하나의 용량부(C1)로 구성되어 있다.
[발광 제어 트랜지스터(TEL_C)]
발광 제어 트랜지스터(TEL_C)의 구성은, 5Tr/1C 구동 회로에서 설명한 발광 제어 트랜지스터(TEL_C)의 구성과 같기 때문에, 상세한 설명은 생략한다.
[구동 트랜지스터(TDrv)]
구동 트랜지스터(TDrv)의 구성은, 5Tr/1C 구동 회로에서 설명한 구동 트랜지스터(TDrv)의 구성과 같기 때문에, 상세한 설명은 생략한다.
[영상신호 기록 트랜지스터(TSig)]
영상신호 기록 트랜지스터(TSig)의 구성은, 5Tr/1C 구동 회로에서 설명한 영상신호 기록 트랜지스터(TSig)의 구성과 같기 때문에, 상세한 설명은 생략한다. 단, 영상신호 기록 트랜지스터(TSig)의 한쪽의 소스/드레인 영역은, 데이터선(DTL)에 접속되어 있는데, 영상신호 출력 회로(102)로부터, 발광부(ELP)에서의 휘도를 제어하기 위한 구동 신호(휘도 신호)(VSig)뿐만 아니라, 구동 트랜지스터(TDrv)의 게이트 전극을 초기화하기 위한 전압(VOfs -H) 및 전압(VOfs -L)도 공급된다. 이 점이, 5Tr/1C 구동 회로에서 설명한 영상신호 기록 트랜지스터(TSig)의 동작과 상위하고 있다. 또한, 영상신호 출력 회로(102)로부터, 데이터선(DTL)을 통하여, VSig나 VOfs -H/VOfs -L 이외의 신호·전압(예를 들면, 프리차지 구동을 위한 신호)가, 한쪽의 소스/드레인 영역에 공급되어도 좋다. 전압(VOfs -H) 및 전압(VOfs -L)의 값으로서, 한정하는 것이 아니지만, 예를 들면,
VOfs-H= 약 30볼트
VOfs-L= 약 0볼트를 예시할 수 있다.
[CEL와 C1의 값의 관계]
후술하는 바와 같이, 3Tr/1C 구동 회로에서는, 데이터선(DTL)을 이용하여 제2 노드(ND2)의 전위를 변화시키는 필요가 있다. 상술한 5Tr/1C 구동 회로나 4Tr/1C의 구동 회로에서는, 값(cEL)은, 값(c1) 및 값(cgs)과 비교하고 충분히 큰 값이라고 하고, 구동 트랜지스터(TDrv)의 게이트 전극의 전위의 변화분(VSig-VOfs)에 의거한 구동 트랜지스터(TDrv)의 소스 영역(제2 노드(ND2))의 전위의 변화를 고려하지 않고서 설명을 행하였다(후술하는 2Tr/1C 구동 회로에서도 마찬가지이다). 한편, 3Tr/1C 구동 회로에서는, 값(c1)을, 설계상, 다른 구동 회로보다도 큰 값(예를 들면, 값(c1)을 값(cEL)의 약 1/4 내지 1/3 정도)으로 설정한다. 따라서, 다른 구동 회로보다도, 제1 노드(ND1)의 전위 변화에 의해 생기는 제2 노드(ND2)의 전위 변화의 정도는 크다. 이 때문에, 3Tr/1C의 설명에서는, 제1 노드(ND1)의 전위 변화에 의해 생기는 제2 노드(ND2)의 전위 변화를 고려하여 설명을 행한다. 또한, 도 16에 도시한 구동의 타이밍 차트도, 제1 노드(ND1)의 전위 변화에 의해 생기는 제2 노드(ND2)의 전위 변화를 고려하여 나타내였다.
[발광부(ELP)]
발광부(ELP)의 구성은, 5Tr/1C 구동 회로에서 설명한 발광부(ELP)의 구성과 같기 때문에, 상세한 설명은 생략한다.
이하, 3Tr/1C 구동 회로의 동작 설명을 행한다.
[기간-TP(3)-1](도 16 및 도 17의 (A) 참조)
이 [기간-TP(3)- 1]은, 예를 들면, 전의 표시 프레임에서의 동작이고, 실질적으로, 5Tr/1C 구동 회로에서 설명한 [기간-TP(5)-1]과 같은 동작이다.
도 16에 도시하는 [기간-TP(3)0] 내지 [기간-TP(3)4]은, 도 6에 도시하는 [기간-TP(5)0] 내지 [기간-TP(5)4]에 대응하는 기간이고, 다음의 기록 처리가 행하여지기 직전까지의 동작 기간이다. 그리고, 5Tr/1C 구동 회로와 마찬가지로, [기간-TP(3)0] 내지 [기간-TP(3)4]에서, 제(n, m)번째의 발광부(ELP)는 비발광 상태에 있다. 단, 3Tr/1C 구동 회로의 동작에서는, 도 16에 도시하는 바와 같이, [기간-TP(3)5] 내지 [기간-TP(3)6] 외에, [기간-TP(3)1] 내지 [기간-TP(3)4]도 제m번째의 수평 주사 기간에 포함되는 점이, 5Tr/1C 구동 회로의 동작과는 다르다. 또한, 설명의 편리를 위해, [기간-TP(3)1]의 시기, 및 [기간-TP(3)6]의 종기는, 각각, 제m번째의 수평 주사 기간의 시기, 및 종기에 일치하는 것으로 하여 설명한다.
이하, [기간-TP(3)0] 내지 [기간-TP(3)4]의 각 기간에 관해, 설명한다. 또한, 5Tr/1C 구동 회로에서 설명한 바와 마찬가지로, [기간-TP(3)1] 내지 [기간-TP(3)4]의 각 기간의 길이는, 표시 장치의 설계에 응하여 적절히 설정하면 좋다.
[기간-TP(3)0](도 17의 (B) 참조)
이 [기간-TP(3)0]은, 예를 들면, 전의 표시 프레임부터 현 표시 프레임에서의 동작이고, 5Tr/1C 구동 회로에서 설명한 [기간-TP(5)0]과, 실질적으로 같은 동작이다.
[기간-TP(3)1](도 17의 (C) 참조)
그리고, 현 표시 프레임에서의 제m행째의 수평 주사 기간이 시작한다. [기간-TP(3)1]의 시작시, 영상신호 출력 회로(102)의 동작에 의거하여, 데이터선(DTL)의 전위를, 구동 트랜지스터(TDrv)의 게이트 전극을 초기화하기 위한 전압(VOfs -H)으로 하고, 뒤이어, 주사 회로(101)의 동작에 의거하여, 주사선(SCL)을 하이 레벨로 함에 의해, 영상신호 기록 트랜지스터(TSig)를 온 상태로 한다. 그 결과, 제1 노드(ND1)의 전위는, VOfs -H가 된다. 상술한 바와 같이, 용량부(C1)의 값(c1)을, 설계상, 다른 구동 회로보다도 큰 값으로 하였기 때문에, 소스 영역의 전위(제2 노드(ND2)의 전위)는 상승한다. 그리고, 발광부(ELP)의 양단의 전위차가 임계치 전압(Vth-EL)을 초과하기 때문에, 전위 발광부(ELP)는 도통 상태가 되지만, 구동 트랜지스터(TDrv)의 소스 영역의 전위는, 재차, (Vth -EL+VCat)까지, 곧바로 저하된다. 또한, 이 과정에서, 발광부(ELP)가 발광할 수 있지만, 발광은 한 순간이고, 실용상, 문제로는 되지 않는다. 한편, 구동 트랜지스터(TDrv)의 게이트 전극은 전압(VOfs -H)을 유지한다.
[기간-TP(3)2](도 17의 (D) 참조)
그 후, 영상신호 출력 회로(102)의 동작에 의거하여, 데이터선(DTL)의 전위를, 구동 트랜지스터(TDrv)의 게이트 전극을 초기화하기 위한 전압(VOfs -H)으로부터 전압(VOfs-L)으로 변경함에 의해, 제1 노드(ND1)의 전위는, VOfs -L가 된다. 그리고, 제1 노드(ND1)의 전위의 저하에 수반하여, 제2 노드(ND2)의 전위도 저하된다. 즉, 구동 트랜지스터(TDrv)의 게이트 전극의 전위의 변화분(VOfs -L-VOfs -H)에 의거한 전하가, 용량부(C1), 발광부(ELP)의 기생 용량(CEL), 구동 트랜지스터(TDrv)의 게이트 전극과 소스 영역 사이의 기생 용량으로 나뉘어진다. 또한, 후술하는 [기간-TP(3)3]에서의 동작의 전제로서, [기간-TP(3)2]의 종기에서, 제2 노드(ND2)의 전위가 VOfs -L-Vth보다도 낮을 것이 필요해진다. VOfs -H의 값 등은, 이 조건을 충족시키도록 설정되어 있다. 즉, 이상의 처리에 의해, 구동 트랜지스터(TDrv)의 게이트 전극과 소스 영역과의 사이의 전위차가 Vth 이상이 되고, 구동 트랜지스터(TDrv)는 온 상태가 된다.
[기간-TP(3)3](도 18의 (A) 참조)
다음에, 임계치 전압 캔슬 처리가 행하여진다. 즉, 영상신호 기록 트랜지스터(TSig)의 온 상태를 유지한 채로, 발광 제어 트랜지스터 제어 회로(103)의 동작에 의거하여, 발광 제어 트랜지스터 제어선(CLEL_C)을 하이 레벨로 함에 의해, 발광 제어 트랜지스터(TEL_C)를 온 상태로 한다. 그 결과, 제1 노드(ND1)의 전위는 변화하지 않지만 (VOfs -L=0볼트를 유지), 부유 상태의 제2 노드(ND2)의 전위는 상승하고, 제1 노드(ND1)와 제2 노드(ND2) 사이의 전위차가 구동 트랜지스터(TDrv)의 임계치 전압(Vth)에 근접한다. 그리고, 구동 트랜지스터(TDrv)의 게이트 전극과 소스 영역 사이의 전위차가 Vth에 달하면, 구동 트랜지스터(TDrv)가 오프 상태가 된다. 구체적으로는, 부유 상태의 제2 노드(ND2)의 전위가 (VOfs -L-Vth=-3볼트)에 근접하고, 최종적으로 (VOfs -L-Vth)가 된다. 여기서, 상술한 식(2)이 보증되어 있으면, 환언하면, 식(2)을 만족하도록 전위를 선택, 결정하여 두면, 발광부(ELP)가 발광하는 일은 없다.
이 [기간-TP(3)3]에서는, 제2 노드(ND2)의 전위는, 예를 들면, 최종적으로, (VOfs-L-Vth)가 된다. 즉, 구동 트랜지스터(TDrv)의 임계치 전압(Vth), 및 구동 트랜지스터(TDrv)의 게이트 전극을 초기화하기 위한 전압(VOfs -L)에만 의존하여, 제2 노드(ND2)의 전위는 결정된다. 그리고, 발광부(ELP)의 임계치 전압(Vth -EL)과는 관계가 없다.
[기간-TP(3)4](도 18의 (B) 참조)
그 후, 영상신호 기록 트랜지스터(TSig)의 온 상태를 유지한 채로, 발광 제어 트랜지스터 제어 회로(103)의 동작에 의거하여, 발광 제어 트랜지스터 제어선(CLEL_C)을 로우 레벨로 함에 의해, 발광 제어 트랜지스터(TEL_C)를 오프 상태로 한다. 그 결과, 제1 노드(ND1)의 전위는 변화하지 않고(VOfs -L=0볼트를 유지), 부유 상태의 제2 노드(ND2)의 전위도 변화하지 않고, (VOfs-L-Vth=-3볼트)를 유지한다.
뒤이어, [기간-TP(3)5] 내지 [기간-TP(3)7]의 각 기간에 관해 설명한다. 이들은, 5Tr/1C 구동 회로에서 설명한 [기간-TP(5)5] 내지 [기간-TP(5)7]과, 실질적으로 같은 동작이다.
[기간-TP(3)5](도 18의 (C) 참조)
다음에, 구동 트랜지스터(TDrv)에 대한 기록 처리를 실행한다. 구체적으로는, 영상신호 기록 트랜지스터(TSig)의 온 상태를 유지하고, 발광 제어 트랜지스터(TEL_C)의 오프 상태를 유지한 채로, 영상신호 출력 회로(102)의 동작에 의거하여, 데이터선(DTL)의 전위를, 발광부(ELP)에서의 휘도를 제어하기 위한 구동 신호(휘도 신호)(VSig)로 한다. 그 결과, 제1 노드(ND1)의 전위는, VSig로 상승한다. 또한, 영상신호 기록 트랜지스터(TSig)를, 일단, 오프 상태로 하고, 영상신호 기록 트랜지스터(TSig), 및 발광 제어 트랜지스터(TEL_C)의 오프 상태를 유지한 채로, 데이터선(DTL)의 전위를, 발광부(ELP)에서의 휘도를 제어하기 위한 구동 신호(휘도 신호)(VSig)로 변경하고, 그 후, 발광 제어 트랜지스터(TEL_C)의 오프 상태를 유지한 채로, 주사선(SCL)을 하이 레벨로 함에 의해, 영상신호 기록 트랜지스터(TSig)를 온 상태로 하여도 좋다.
[기간-TP(3)5]에서, 제1 노드(ND1)의 전위가, VOfs -L로부터 VSig로 상승한다. 이 때문에, 제1 노드(ND1)의 전위 변화에 의해 생기는 제2 노드(ND2)의 전위 변화를 고려하면, 제2 노드(ND1)의 전위도, 약간, 상승한다. 즉, 제2 노드(ND1)의 전위를, VOfs-L-Vth+α·(VSig-VOfs-L)로 표시할 수 있다. 단, 0<α<1이고, α의 값은 용량부(C1), 발광부(ELP)의 기생 용량(CEL)의 값 등에 의해 정하여진다.
이에 의해, 5Tr/1C 구동 회로에서 설명한 바와 마찬가지로, 제1 노드(ND1)와 제2 노드(ND2)의 전위차, 즉, 구동 트랜지스터(TDrv)의 게이트 전극과 소스 영역 사이의 전위차(Vgs)로서, 이하의 식(3')에서 설명한 값을 얻을 수 있다.
Vgs≒VSig-(VOfs-L-Vth)-α·(VSig-VOfs-L) (3')
즉, 3Tr/1C 구동 회로에서도, 구동 트랜지스터(TDrv)에 대한 기록 처리에서 얻어진 Vgs는, 발광부(ELP)에서의 휘도를 제어하기 위한 구동 신호(휘도 신호)(VSig), 구동 트랜지스터(TDrv)의 임계치 전압(Vth), 및 구동 트랜지스터(TDrv)의 게이트 전극을 초기화하기 위한 전압(VOfs -L)에만 의존하고 있다. 그리고, 발광부(ELP)의 임계치 전압(Vth-EL)과는 관계가 없다.
[기간-TP(3)6](도 18의 (D) 참조)
그 후, 구동 트랜지스터(TDrv)의 이동도(μ)의 대소에 의거한 구동 트랜지스터(TDrv)의 소스 영역(제2 노드(ND2))의 전위의 보정(이동도 보정 처리)을 행한다. 구체적으로는, 5Tr/1C 구동 회로에서 설명한 [기간-TP(5)6]과 같은 동작을 행하면 좋다. 또한, 이동도 보정 처리를 실행하기 위한 소정의 시간([기간-TP(3)6]의 전 시간(t0))은, 표시 장치를 설계할 때, 설계치로서 미리 결정하여 두면 좋다.
[기간-TP(3)7](도 18의 (E) 참조)
이상의 조작에 의해, 임계치 전압 캔슬 처리, 기록 처리, 이동도 보정 처리가 완료된다. 그리고, 5Tr/1C 구동 회로에서 설명한 [기간-TP(5)7]과 같은 처리가 이루어지고, 제2 노드(ND2)의 전위가 상승하고, (Vth -EL+VCat)를 넘기 때문에, 발광부(ELP)는 발광을 시작한다. 이 때, 발광부(ELP)를 흐르는 전류는, 전술한 식(5)에서 얻을 수 있기 때문에, 발광부(ELP)를 흐르는 전류(Ids)는, 발광부(ELP)의 임계치 전압(Vth-EL), 및 구동 트랜지스터(TDrv)의 임계치 전압(Vth)에는 의존하지 않는다. 즉, 발광부(ELP)의 발광량(휘도)은, 발광부(ELP)의 임계치 전압(Vth -EL)의 영향, 및 구동 트랜지스터(TDrv)의 임계치 전압(Vth)의 영향을 받지 않는다. 더하여, 구동 트랜지스터(TDrv)에서의 이동도(μ)의 편차에 기인한 드레인 전류(Ids)의 편차 발생을 억제할 수 있다.
그리고, 발광부(ELP)의 발광 상태를 제(m+m'-1)번째의 수평 주사 기간까지 계속한다. 이 시점은, [기간-TP(3)-1]의 끝에 상당한다.
이상에 의해, 발광부(ELP)[제(n, m)번째의 부화소]의 발광의 동작이 완료된다.
[실시예 6]
실시예 6은, 2Tr/1C 구동 회로에 관한 것이다. 실시예 6의 구동 회로의 개념도를 도 19에 도시하고, 2Tr/1C 구동 회로의 등가 회로도를 도 20에 도시하고, 구동의 타이밍 차트를 모식적으로 도 21에 도시하고, 각 트랜지스터의 온/오프 상태 등을 모식적으로 도 22의 (A) 내지 (F)에 도시한다.
이 2Tr/1C 구동 회로에서는, 전술한 5Tr/1C 구동 회로로부터, 제1 노드 초기화 트랜지스터(TND1), 발광 제어 트랜지스터(TEL_C), 및 제2 노드 초기화 트랜지스터(TND2)의 3개의 트랜지스터가 생략되어 있다. 즉, 이 2Tr/1C 구동 회로는, 영상신호 기록 트랜지스터(TSig), 및 구동 트랜지스터(TDrv)의 2개의 트랜지스터로 구성되고, 또한, 하나의 용량부(C1)로 구성되어 있다.
[구동 트랜지스터(TDrv)]
구동 트랜지스터(TDrv)의 구성은, 5Tr/1C 구동 회로에서 설명한 구동 트랜지스터(TDrv)의 구성과 같기 때문에, 상세한 설명은 생략한다. 단, 구동 트랜지스터(TDrv)의 드레인 영역은 전류 공급부(100)에 접속되어 있다. 또한, 전류 공급부(100)로부터는, 발광부(ELP)의 발광을 제어하기 위한 전압(VCC -H), 및 구동 트랜지스터(TDrv)의 소스 영역의 전위를 제어하기 위한 전압(VCC -L)이 공급된다. 여기서, 전압(VCC-H 및 VCC-L)의 값으로서,
VCC-H=20볼트
VCC-L=-10볼트를 예시할 수 있지만, 이들의 값으로 한정하는 것이 아니다.
[영상신호 기록 트랜지스터(TSig)]
영상신호 기록 트랜지스터(TSig)의 구성은, 5Tr/1C 구동 회로에서 설명한 영상신호 기록 트랜지스터(TSig)의 구성과 같기 때문에, 상세한 설명은 생략한다.
[발광부(ELP)]
발광부(ELP)의 구성은, 5Tr/1C 구동 회로에서 설명한 발광부(ELP)의 구성과 같기 때문에, 상세한 설명은 생략한다.
이하, 2Tr/1C 구동 회로의 동작 설명을 행한다.
[기간-TP(2)-1](도 21 및 도 22의 (A) 참조)
이 [기간-TP(2)- 1]은, 예를 들면, 전의 표시 프레임에서의 동작이고, 실질적으로, 5Tr/1C 구동 회로에서 설명한 [기간-TP(5)-1]과 같은 동작이다.
도 21에 도시하는 [기간-TP(2)0] 내지 [기간-TP(2)2]은, 도 6에 도시하는 [기간-TP(5)0] 내지 [기간-TP(5)4]에 대응하는 기간이고, 다음의 기록 처리가 행하여지기 직전까지의 동작 기간이다. 그리고, 5Tr/1C 구동 회로와 마찬가지로, [기간-TP(2)0] 내지 [기간-TP(2)2]에서, 제(n, m)번째의 발광부(ELP)는 비발광 상태에 있다. 단, 2Tr/1C 구동 회로의 동작에서는, 도 21에 도시하는 바와 같이, [기간-TP(2)3] 외에, [기간-TP(2)1] 내지 [기간-TP(2)2]도 제m번째의 수평 주사 기간에 포함되는 점이, 5Tr/1C 구동 회로의 동작과는 다르다. 또한, 설명의 편리를 위해, [기간-TP(2)1]의 시기, 및 [기간-TP(2)3]의 종기는, 각각, 제m번째의 수평 주사 기간의 시기, 및 종기에 일치하는 것으로 하여 설명한다.
이하, [기간-TP(2)0] 내지 [기간-TP(2)2]의 각 기간에 관해, 설명한다. 또한, 5Tr/1C 구동 회로에서 설명한 바와 마찬가지로, [기간-TP(2)1] 내지 [기간-TP(2)3]의 각 기간의 길이는, 표시 장치의 설계에 응하여 적절히 설정하면 좋다.
[기간-TP(2)0](도 22의 (B) 참조)
이 [기간-TP(2)0]은, 예를 들면, 전의 표시 프레임부터 현 표시 프레임에서의 동작이다. 즉, 이 [기간-TP(2)0]은, 전의 표시 프레임에서의 제m+m')번째의 수평 주사 기간부터, 현 표시 프레임에서의 제(m-1)번째의 수평 주사 기간까지의 기간이다. 그리고, 이 [기간-TP(2)0]에서, 제(n, m)번째의 발광부(ELP)는, 비발광 상태에 있다. 여기서, [기간-TP(2)- 1]부터 [기간-TP(2)0]으로 이전되는 시점에서, 전류 공급부(100)로부터 공급되는 전압을, VCC -H로부터 전압(VCC -L)으로 전환한다. 그 결과, 제2 노드(ND2)(구동 트랜지스터(TDrv)의 소스 영역 또는 발광부(ELP)의 애노드 전극)의 전위는 VCC -L까지 저하되고, 발광부(ELP)는 비발광 상태가 된다. 또한, 제2 노드(ND2)의 전위 저하를 모방하도록, 부유 상태의 제1 노드(ND1)(구동 트랜지스터(TDrv)의 게이트 전극)의 전위도 저하된다.
[기간-TP(2)1](도 22의 (C) 참조)
그리고, 현 표시 프레임에서의 제m행째의 수평 주사 기간이 시작한다. [기간-TP(2)1]의 시작시, 주사 회로(101)의 동작에 의거하여 주사선(SCL)을 하이 레벨로 함에 의해, 영상신호 기록 트랜지스터(TSig)를 온 상태로 한다. 그 결과, 제1 노드(ND1)의 전위는, VOfs(예를 들면, 0볼트)가 된다. 제2 노드(ND2)의 전위는 VCC -L(예를 들면, -10볼트)를 유지한다.
상기한 처리에 의해, 구동 트랜지스터(TDrv)의 게이트 전극과 소스 영역 사이의 전위차가 Vth 이상이 되고, 구동 트랜지스터(TDrv)는 온 상태가 된다.
[기간-TP(2)2](도 22의 (D) 참조)
다음에, 임계치 전압 캔슬 처리가 행하여진다. 즉, 영상신호 기록 트랜지스터(TSig)의 온 상태를 유지한 채로, 전류 공급부(100)로부터 공급되는 전압을, VCC -L로부터 전압(VCC -H)으로 전환한다. 그 결과, 제1 노드(ND1)의 전위는 변화하지 않지만(VOfs=0볼트를 유지), 부유 상태의 제2 노드(ND2)의 전위는 상승하고, 제1 노드(ND1)와 제2 노드(ND2) 사이의 전위차가 구동 트랜지스터(TDrv)의 임계치 전압(Vth)에 근접한다. 그리고, 구동 트랜지스터(TDrv)의 게이트 전극과 소스 영역 사이의 전위차가 Vth에 달하면, 구동 트랜지스터(TDrv)가 오프 상태가 된다. 구체적으로는, 부유 상태의 제2 노드(ND2)의 전위가 (VOfs-Vth=-3볼트)에 근접하고, 최종적으로 (VOfs-Vth)가 된다. 여기서, 상술한 식(2)이 보증되어 있으면, 환언하면, 식(2)을 만족하도록 전위를 선택, 결정하여 두면, 발광부(ELP)가 발광하는 일은 없다.
이 [기간-TP(2)2]에서는, 제2 노드(ND2)의 전위는, 예를 들면, 최종적으로, (VOfs-Vth)가 된다. 즉, 구동 트랜지스터(TDrv)의 임계치 전압(Vth), 및 구동 트랜지스터(TDrv)의 게이트 전극을 초기화하기 위한 전압(VOfs)에만 의존하여, 제2 노드(ND2)의 전위는 결정된다. 그리고, 발광부(ELP)의 임계치 전압(Vth-EL)과는 관계가 없다.
[기간-TP(2)3](도 22의 (E) 참조)
다음에, 구동 트랜지스터(TDrv)에 대한 기록 처리, 및 구동 트랜지스터(TDrv)의 이동도(μ)의 대소에 의거한 구동 트랜지스터(TDrv)의 소스 영역(제2 노드(ND2))의 전위의 보정(이동도 보정 처리)을 행한다. 구체적으로는, 영상신호 기록 트랜지스터(TSig)의 온 상태를 유지한 채로, 영상신호 출력 회로(102)의 동작에 의거하여, 데이터선(DTL)의 전위를, 발광부(ELP)에서의 휘도를 제어하기 위한 구동 신호(휘도 신호)(VSig)로 한다. 그 결과, 제1 노드(ND1)의 전위는 VSig로 상승하고, 구동 트랜지스터(TDrv)는 온 상태가 된다. 또한, 영상신호 기록 트랜지스터(TSig)를, 일단, 오프 상태로 하고, 데이터선(DTL)의 전위를, 발광부(ELP)에서의 휘도를 제어하기 위한 구동 신호(휘도 신호)(VSig)로 변경하고, 그 후, 주사선(SCL)을 하이 레벨로 함에 의해, 영상신호 기록 트랜지스터(TSig)를 온 상태로 함으로써, 구동 트랜지스터(TDrv)를 온 상태로 하여도 좋다.
5Tr/1C 구동 회로에서 설명한 바와는 달리, 구동 트랜지스터(TDrv)의 드레인 영역에는 전류 공급부(100)로부터 전위(VCC -H)가 인가되어 있기 때문에, 구동 트랜지스터(TDrv)의 소스 영역의 전위는 상승한다. 소정의 시간(t0)이 경과한 후, 주사선(SCL)을 로우 레벨로 함에 의해, 영상신호 기록 트랜지스터(TSig)를 오프 상태로 하여, 제1 노드(ND1)(구동 트랜지스터(TDrv)의 게이트 전극)를 부유 상태로 한다. 또한, 이 [기간-TP(2)3]의 전 시간(t0)은, 제2 노드(ND2)의 전위가 (VOfs-Vth+△V)가 되도록, 표시 장치를 설계할 때, 설계치로서 미리 결정하여 두면 좋다.
이 [기간-TP(2)3]에서도, 구동 트랜지스터(TDrv)의 이동도(μ)의 값이 큰 경우, 구동 트랜지스터(TDrv)의 소스 영역에서의 전위의 상승량(△V)은 크고, 구동 트랜지스터(TDrv)의 이동도(μ)의 값이 작은 경우, 구동 트랜지스터(TDrv)의 소스 영역에서의 전위의 상승량(△V)은 작다.
[기간-TP(2)4](도 22의 (F) 참조)
이상의 조작에 의해, 임계치 전압 캔슬 처리, 기록 처리, 이동도 보정 처리가 완료된다. 그리고, 5Tr/1C 구동 회로에서 설명한 [기간-TP(5)7]과 같은 처리가 이루어지고, 제2 노드(ND2)의 전위가 상승하고, (Vth -EL+VCat)를 넘기 때문에, 발광부(ELP)는 발광을 시작한다. 이 때, 발광부(ELP)를 흐르는 전류는, 전술한 식(5)에서 얻을 수 있기 때문에, 발광부(ELP)를 흐르는 전류(Ids)는, 발광부(ELP)의 임계치 전압(Vth-EL), 및 구동 트랜지스터(TDrv)의 임계치 전압(Vth)에는 의존하지 않는다. 즉, 발광부(ELP)의 발광량(휘도)은, 발광부(ELP)의 임계치 전압(Vth -EL)의 영향, 및 구동 트랜지스터(TDrv)의 임계치 전압(Vth)의 영향을 받지 않는다. 더하여, 구동 트랜지스터(TDrv)에서의 이동도(μ)의 편차에 기인한 드레인 전류(Ids)의 편차 발생을 억제할 수 있다.
그리고, 발광부(ELP)의 발광 상태를 제(m+m'-1)번째의 수평 주사 기간까지 계속한다. 이 시점은, [기간-TP(2)-1]의 끝에 상당한다.
이상에 의해, 발광부(ELP)[제(n, m)번째의 부화소]의 발광의 동작이 완료된다.
이상, 본 발명의 표시 장치 및 전자 기기를 바람직한 실시예에 의거하여 설명하였지만, 본 발명의 표시 장치 및 전자 기기는, 이들의 실시예로 한정하는 것이 아니다. 실시예에서 설명한 표시 장치나 구동 회로의 구성, 구조는 예시이고, 적절히, 변경할 수 있고, 구동 방법도 예시이고, 적절히, 변경할 수 있다. 예를 들면, 2Tr/1C 구동 회로의 동작에서의 [기간-TP(2)3]을 2개의 기간, [기간-TP(2)3] 및 [기간-TP(2')3]으로 분할하고, [기간-TP(2)3]에서, 전술한 바와 같이, 영상신호 기록 트랜지스터(TSig)를, 일단, 오프 상태로 하고, 데이터선(DTL)의 전위를, 발광부(ELP)에서의 휘도를 제어하기 위한 구동 신호(휘도 신호)(VSig)로 변경하고, 그 후, [기간-TP(2')3]에서, 주사선(SCL)을 하이 레벨로 함에 의해, 영상신호 기록 트랜지스터(TSig)를 온 상태로 함으로써, 구동 트랜지스터(TDrv)를 온 상태로 하여도 좋다. 실시예에서는, 각종 트랜지스터를 n채널형으로 항여 설명하였지만, 경우에 따라서는, p채널형의 트랜지스터로 구동 회로의 일부 또는 전부를 구성하여도 좋다. 또한, 본 발명의 표시 장치는, 예를 들면, 텔레비전 수상기나 디지털 카메라를 구성하는 모니터 장치, 비디오 카메라를 구성하는 모니터 장치, 퍼스널 컴퓨터를 구성하는 모니터 장치, PDA(휴대 정보 단말, Personal Digital Assistant), 휴대 전화기나 스마트 폰, 휴대형의 음악 플레이어, 게임기, 전자 북, 전자 사전에서의 각종 표시부, 전자 뷰 파인더(Electronic View Finder, EVF)나 두부 장착형 디스플레이(Head Mounted Display, HMD)에 적용할 수 있다. 즉, 본 발명의 전자 기기로서, 텔레비전 수상기나 디지털 카메라, 비디오 카메라, 퍼스널 컴퓨터, PDA, 휴대 전화기나 스마트 폰, 휴대형의 음악 플레이어, 게임기, 전자 북, 전자 사전, 전자 뷰 파인더나 두부 장착형 디스플레이를 들 수 있고, 이들의 전자 기기에 본 발명의 표시 장치가 구비되어 있다. 실시예에서는, 표시부를, 오로지, 유기 일렉트로루미네선스 발광부로 구성되어 있다고 설명하였지만, 발광부는, 기타, 무기 일렉트로두미네선스 발광부, LED 발광부, 반도체 레이저 발광부 등의 자발광형의 발광부로 구성할 수도 있다.

Claims (1)

  1. 발광부, 및 발광부를 구동하기 위한 구동 회로를 각각 구비한 발광 소자를 복수개 갖는 표시 장치로서,
    구동 회로는, 적어도,
    (A) 소스/드레인 영역, 채널 형성 영역 및 게이트 전극을 구비한 구동 트랜지스터,
    (B) 소스/드레인 영역, 채널 형성 영역 및 게이트 전극을 구비한 영상신호 기록 트랜지스터, 및
    (C) 용량부로 구성되어 있고,
    구동 트랜지스터에서,
    (A-1) 한쪽의 소스/드레인 영역은 전류 공급선에 접속되어 있고,
    (A-2) 다른 쪽의 소스/드레인 영역은 발광부에 접속되고, 또한, 용량부의 일단에 접속되어 있고, 제2 노드를 구성하고,
    (A-3) 게이트 전극은 영상신호 기록 트랜지스터의 다른 쪽의 소스/드레인 영역에 접속되고, 또한, 용량부의 타단에 접속되어 있고, 제1 노드를 구성하고,
    영상신호 기록 트랜지스터에서,
    (B-1) 한쪽의 소스/드레인 영역은 데이터선에 접속되어 있고,
    (B-2) 게이트 전극은 주사선에 접속되어 있고,
    구동 트랜지스터는 제1 도전형의 실리콘 반도체 기판에 형성된 제2 도전형의 제1 웰 내에 형성된 제1 도전형의 제2 웰 내에 형성되어 있고,
    영상신호 기록 트랜지스터는 제1 도전형의 실리콘 반도체 기판에 형성되어 있고,
    구동 트랜지스터의 다른 쪽의 소스/드레인 영역과 제2 웰과는 전기적으로 접속되어 있는 것을 특징으로 하는 표시 장치.
KR1020190024787A 2011-08-23 2019-03-04 표시 장치 및 전자 기기 KR102090195B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2011181797A JP5870546B2 (ja) 2011-08-23 2011-08-23 表示装置及び電子機器
JPJP-P-2011-181797 2011-08-23

Related Parent Applications (1)

Application Number Title Priority Date Filing Date
KR1020120087017A Division KR20130023077A (ko) 2011-08-23 2012-08-09 표시 장치 및 전자 기기

Related Child Applications (1)

Application Number Title Priority Date Filing Date
KR1020200030206A Division KR102245043B1 (ko) 2011-08-23 2020-03-11 표시 장치

Publications (2)

Publication Number Publication Date
KR20190026711A true KR20190026711A (ko) 2019-03-13
KR102090195B1 KR102090195B1 (ko) 2020-03-17

Family

ID=47074566

Family Applications (3)

Application Number Title Priority Date Filing Date
KR1020120087017A KR20130023077A (ko) 2011-08-23 2012-08-09 표시 장치 및 전자 기기
KR1020190024787A KR102090195B1 (ko) 2011-08-23 2019-03-04 표시 장치 및 전자 기기
KR1020200030206A KR102245043B1 (ko) 2011-08-23 2020-03-11 표시 장치

Family Applications Before (1)

Application Number Title Priority Date Filing Date
KR1020120087017A KR20130023077A (ko) 2011-08-23 2012-08-09 표시 장치 및 전자 기기

Family Applications After (1)

Application Number Title Priority Date Filing Date
KR1020200030206A KR102245043B1 (ko) 2011-08-23 2020-03-11 표시 장치

Country Status (8)

Country Link
US (4) US9041628B2 (ko)
EP (1) EP2562742A3 (ko)
JP (1) JP5870546B2 (ko)
KR (3) KR20130023077A (ko)
CN (1) CN102956193B (ko)
BR (1) BR102012020624A2 (ko)
RU (1) RU2012135330A (ko)
TW (1) TW201310419A (ko)

Families Citing this family (21)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9400390B2 (en) * 2014-01-24 2016-07-26 Osterhout Group, Inc. Peripheral lighting for head worn computing
JP6056175B2 (ja) 2012-04-03 2017-01-11 セイコーエプソン株式会社 電気光学装置及び電子機器
JP6268836B2 (ja) * 2013-09-12 2018-01-31 セイコーエプソン株式会社 発光装置および電子機器
JP6164059B2 (ja) * 2013-11-15 2017-07-19 ソニー株式会社 表示装置、電子機器、及び表示装置の駆動方法
JP2015115469A (ja) * 2013-12-12 2015-06-22 ソニー株式会社 薄膜トランジスタ、表示装置、電子機器、および薄膜トランジスタの製造方法
CN103715228B (zh) * 2013-12-26 2016-04-13 京东方科技集团股份有限公司 阵列基板及其制造方法、显示装置
JP2015176889A (ja) * 2014-03-13 2015-10-05 株式会社東芝 半導体装置
WO2015151927A1 (ja) 2014-03-31 2015-10-08 シャープ株式会社 表示装置およびその駆動方法
CN105185304B (zh) * 2015-09-09 2017-09-22 京东方科技集团股份有限公司 一种像素电路、有机电致发光显示面板及显示装置
CN113936601A (zh) 2016-04-22 2022-01-14 索尼公司 显示装置与电子设备
CN109074767B (zh) * 2016-04-28 2021-01-12 索尼公司 显示装置和电子设备
CN113314574A (zh) * 2016-09-07 2021-08-27 索尼半导体解决方案公司 显示装置
KR102508157B1 (ko) * 2017-12-27 2023-03-08 엘지디스플레이 주식회사 유기발광 표시장치
CN110264975B (zh) * 2018-07-10 2021-05-28 友达光电股份有限公司 显示面板
US11744109B2 (en) 2018-09-18 2023-08-29 Sony Semiconductor Solutions Corporation Display device and electronic apparatus
JP7020566B2 (ja) 2018-11-19 2022-02-16 ソニーグループ株式会社 発光素子
KR102616771B1 (ko) * 2019-01-17 2023-12-22 삼성디스플레이 주식회사 화소 회로
CN112714958A (zh) 2019-08-27 2021-04-27 京东方科技集团股份有限公司 显示基板及其制备方法，电子设备
JP6702492B2 (ja) * 2019-09-02 2020-06-03 セイコーエプソン株式会社 電気光学装置及び電子機器
JP7380702B2 (ja) * 2019-11-05 2023-11-15 ソニーグループ株式会社 表示装置
KR20230171494A (ko) * 2022-06-13 2023-12-21 삼성디스플레이 주식회사 픽셀 회로 및 이를 포함하는 표시 장치

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH05326950A (ja) * 1992-05-22 1993-12-10 Mitsubishi Electric Corp Ｎ形ｍｏｓドライバトランジスタ
JP2003124342A (ja) * 2001-10-18 2003-04-25 Seiko Epson Corp 半導体装置の製造方法および半導体装置
JP2008226491A (ja) * 2007-03-08 2008-09-25 Sony Corp 有機エレクトロルミネッセンス表示装置

Family Cites Families (34)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
USRE37424E1 (en) * 1989-06-14 2001-10-30 Stmicroelectronics S.R.L. Mixed technology integrated device comprising complementary LDMOS power transistors, CMOS and vertical PNP integrated structures having an enhanced ability to withstand a relatively high supply voltage
US6335893B1 (en) * 1997-06-16 2002-01-01 Hitachi, Ltd. Semiconductor integrated circuit device
US6677613B1 (en) * 1999-03-03 2004-01-13 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method of fabricating the same
US6876145B1 (en) * 1999-09-30 2005-04-05 Semiconductor Energy Laboratory Co., Ltd. Organic electroluminescent display device
JP2001284680A (ja) 2000-03-30 2001-10-12 Sony Corp 磁気抵抗効果素子及び磁気抵抗効果型磁気ヘッド、並びに磁気抵抗効果素子の製造方法
US6753654B2 (en) * 2001-02-21 2004-06-22 Semiconductor Energy Laboratory Co., Ltd. Light emitting device and electronic appliance
JP2002278517A (ja) * 2001-03-15 2002-09-27 Hitachi Ltd 液晶表示装置
JP2003158117A (ja) * 2001-11-19 2003-05-30 Anelva Corp ダメージのないウェハードライエッチングのプラズマ処理装置
JP2003258117A (ja) * 2002-03-06 2003-09-12 Seiko Epson Corp 半導体装置
US6956398B1 (en) * 2004-03-23 2005-10-18 Texas Instruments Incorporated Leakage current reduction method
JP3972916B2 (ja) * 2004-04-08 2007-09-05 セイコーエプソン株式会社 昇圧回路及び半導体集積回路
JP2007065322A (ja) * 2005-08-31 2007-03-15 Seiko Epson Corp 集積回路装置及び電子機器
JP2007096266A (ja) * 2005-08-31 2007-04-12 Seiko Epson Corp 集積回路装置及び電子機器
KR100752185B1 (ko) * 2005-10-13 2007-08-24 동부일렉트로닉스 주식회사 씨모스 이미지 센서 및 그 제조방법
WO2007118332A1 (en) * 2006-04-19 2007-10-25 Ignis Innovation Inc. Stable driving scheme for active matrix displays
JP4240059B2 (ja) 2006-05-22 2009-03-18 ソニー株式会社 表示装置及びその駆動方法
JP5151258B2 (ja) * 2006-06-15 2013-02-27 株式会社リコー 昇圧型ｄｃ−ｄｃコンバータ用の半導体装置及び昇圧型ｄｃ−ｄｃコンバータ
US7557393B2 (en) * 2006-08-10 2009-07-07 Dsm Solutions, Inc. JFET with built in back gate in either SOI or bulk silicon
KR100833860B1 (ko) 2006-12-31 2008-06-02 엘지전자 주식회사 제빙장치 및 그 제어방법
EP2008618A1 (en) * 2007-06-26 2008-12-31 Finsbury (Development) Limited Prosthesis
KR100840098B1 (ko) * 2007-07-04 2008-06-19 삼성에스디아이 주식회사 유기전계발광 소자 및 그의 제조 방법
JP2009063719A (ja) * 2007-09-05 2009-03-26 Sony Corp 有機エレクトロルミネッセンス発光部の駆動方法
JP4847486B2 (ja) * 2008-03-25 2011-12-28 株式会社沖データ 駆動回路、ｌｅｄヘッドおよび画像形成装置
JP4844598B2 (ja) * 2008-07-14 2011-12-28 ソニー株式会社 走査駆動回路
JP2010041370A (ja) * 2008-08-05 2010-02-18 Nec Electronics Corp 演算増幅回路及び表示パネル駆動装置
JP5207885B2 (ja) 2008-09-03 2013-06-12 キヤノン株式会社 画素回路、発光表示装置及びそれらの駆動方法
JP2010113188A (ja) * 2008-11-07 2010-05-20 Sony Corp 有機エレクトロルミネッセンス発光部の駆動方法
JP4844634B2 (ja) * 2009-01-06 2011-12-28 ソニー株式会社 有機エレクトロルミネッセンス発光部の駆動方法
TW202318392A (zh) * 2009-01-16 2023-05-01 日商半導體能源研究所股份有限公司 液晶顯示裝置及其電子裝置
US9047815B2 (en) * 2009-02-27 2015-06-02 Semiconductor Energy Laboratory Co., Ltd. Method for driving semiconductor device
JP5564918B2 (ja) * 2009-12-03 2014-08-06 ソニー株式会社 撮像素子およびカメラシステム
JP5373661B2 (ja) * 2010-02-19 2013-12-18 ルネサスエレクトロニクス株式会社 デコーダ及びそれを用いた表示装置のデータドライバ
JP5425666B2 (ja) 2010-03-03 2014-02-26 大日本スクリーン製造株式会社 基板処理装置
US20130071994A1 (en) * 2011-09-20 2013-03-21 Alpha And Omega Semiconductor Incorporated Method of integrating high voltage devices

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH05326950A (ja) * 1992-05-22 1993-12-10 Mitsubishi Electric Corp Ｎ形ｍｏｓドライバトランジスタ
JP2003124342A (ja) * 2001-10-18 2003-04-25 Seiko Epson Corp 半導体装置の製造方法および半導体装置
JP2008226491A (ja) * 2007-03-08 2008-09-25 Sony Corp 有機エレクトロルミネッセンス表示装置

Also Published As

Publication number Publication date
BR102012020624A2 (pt) 2013-12-03
KR20200029428A (ko) 2020-03-18
TW201310419A (zh) 2013-03-01
US20170148386A1 (en) 2017-05-25
US9041628B2 (en) 2015-05-26
JP2013044890A (ja) 2013-03-04
JP5870546B2 (ja) 2016-03-01
EP2562742A2 (en) 2013-02-27
US9640111B2 (en) 2017-05-02
KR102090195B1 (ko) 2020-03-17
CN102956193B (zh) 2017-06-23
US20150235592A1 (en) 2015-08-20
KR20130023077A (ko) 2013-03-07
US10885837B2 (en) 2021-01-05
CN102956193A (zh) 2013-03-06
US20130050067A1 (en) 2013-02-28
US20180261156A1 (en) 2018-09-13
EP2562742A3 (en) 2013-03-13
RU2012135330A (ru) 2014-02-27
US9972244B2 (en) 2018-05-15
KR102245043B1 (ko) 2021-04-28

Similar Documents

Publication Publication Date Title
KR102245043B1 (ko) 표시 장치
JP6031954B2 (ja) 発光素子、表示装置及び電子機器
US9219087B2 (en) Display, display drive method, method of manufacturing display, and electronic apparatus
JP7100577B2 (ja) 表示装置および電子機器
KR101588902B1 (ko) 유기 일렉트로루미네선스 발광부의 구동 방법
JP2009271200A (ja) 表示装置及びその駆動方法
KR20090004635A (ko) 유기 ｅｌ 소자, 및, 유기 ｅｌ 표시 장치
JP2009271199A (ja) 表示装置及び表示装置の駆動方法
JP2009288767A (ja) 表示装置及びその駆動方法
US20100149143A1 (en) Display apparatus, pixel layout method for display apparatus, and electronic device
JP2009063719A (ja) 有機エレクトロルミネッセンス発光部の駆動方法
US9053666B2 (en) Display device and electronic apparatus
KR20080085714A (ko) 유기 일렉트로 루미네선스 발광부의 구동 방법
JP2009115897A (ja) 有機エレクトロルミネッセンス発光部の駆動方法
JPWO2018020844A1 (ja) 表示装置、表示装置の製造方法、及び、電子機器
JP2010139926A (ja) 電子機器および表示装置
JP2009282191A (ja) 表示装置、表示装置の駆動方法および電子機器
JP2008176141A (ja) 有機エレクトロルミネッセンス表示装置
JP2008281612A (ja) 有機エレクトロルミネッセンス発光部を駆動するための駆動回路、有機エレクトロルミネッセンス発光部の駆動方法、及び、有機エレクトロルミネッセンス表示装置
JP2008242369A (ja) 有機エレクトロルミネッセンス素子及び有機エレクトロルミネッセンス表示装置
JP2010224417A (ja) 表示装置および電子機器

Legal Events

Date Code Title Description
A107 Divisional application of patent
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
A107 Divisional application of patent
GRNT Written decision to grant