JP2003124342A - 半導体装置の製造方法および半導体装置 - Google Patents

半導体装置の製造方法および半導体装置

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Abstract

(57)【要約】 【課題】 高耐圧トランジスタと低耐圧トランジスタと
を効率良く同一の基板上に形成するとともに、各トラン
ジスタの特性劣化を低減させることのできる技術を提供
する。 【解決手段】 まず、絶縁膜を形成する。高耐圧トラン
ジスタのドレイン・ソース形成領域上の絶縁膜の膜厚
は、低耐圧トランジスタのドレイン・ソース形成領域上
の絶縁膜の膜厚よりも大きい。次に、絶縁膜上にゲート
を形成する。そして、低耐圧トランジスタのゲートの側
方にサイドウォールを形成し、各トランジスタのドレイ
ン・ソース形成領域上の絶縁膜に開口部を設ける。高耐
圧トランジスタのドレイン・ソース形成領域上の比較的
厚い絶縁膜に開口部が設けられる際には、低耐圧トラン
ジスタのゲートの側方に形成されたサイドウォールの幅
が小さくならないようにエッチングが実行される。開口
部を介して不純物元素を導入し、各トランジスタのドレ
イン・ソース領域を形成する。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】この発明は、同一の基板上に
高耐圧トランジスタと低耐圧トランジスタとを形成する
ための技術に関する。
【０００２】
【従来の技術】撮像装置や液晶表示装置（ＬＣＤ）、印
刷ヘッドなどを駆動する駆動装置は、駆動部と、駆動部
を制御するロジック部と、を備えている。通常、駆動部
は、ドレイン−ソース間耐圧（単に、「ドレイン耐圧」
とも呼ばれる）が比較的高い高耐圧トランジスタを含ん
でおり、制御部は、ドレイン耐圧が比較的低い低耐圧ト
ランジスタを含んでいる。高耐圧トランジスタは、例え
ば、１０ボルト程度以上の電源電圧で動作し、低耐圧ト
ランジスタは、例えば、５ボルト程度以下の電源電圧で
動作する。
【０００３】
【発明が解決しようとする課題】上記のような駆動装置
では、高耐圧トランジスタと低耐圧トランジスタとは同
一の基板上に形成されていることが好ましい。従来で
は、耐圧の異なるトランジスタを同一の基板上に効率良
く形成するために、各トランジスタの製造工程の一部が
共通化されている。しかしながら、このような場合に
は、少なくとも一方のトランジスタの特性が損なわれる
場合が多い。
【０００４】この発明は、従来技術における上述の課題
を解決するためになされたものであり、高耐圧トランジ
スタと低耐圧トランジスタとを効率良く同一の基板上に
形成するとともに、各トランジスタの特性劣化を低減さ
せることのできる技術を提供することを目的とする。
【０００５】
【課題を解決するための手段およびその作用・効果】上
述の課題の少なくとも一部を解決するため、本発明の方
法は、ドレイン−ソース間耐圧の異なる絶縁ゲート型の
高耐圧トランジスタと低耐圧トランジスタとが同一の半
導体基板上に混在する半導体装置を製造するための方法
であって、（ａ）前記各トランジスタが形成される各素
子形成領域内に、ゲート絶縁膜として利用される領域を
含む絶縁膜を形成する工程であって、前記高耐圧トラン
ジスタのドレイン・ソース形成領域上に形成された前記
絶縁膜の膜厚が、前記低耐圧トランジスタのドレイン・
ソース形成領域上に形成された前記絶縁膜の膜厚よりも
大きい、工程と、（ｂ）前記各トランジスタの前記ゲー
ト絶縁膜上にゲートを形成する工程と、（ｃ）少なくと
も前記低耐圧トランジスタの前記ゲートの側方にサイド
ウォールを形成して、前記各トランジスタの前記ドレイ
ン・ソース形成領域上の前記絶縁膜に開口部を設ける工
程であって、前記高耐圧トランジスタの前記ドレイン・
ソース形成領域上の比較的厚い前記絶縁膜に開口部が設
けられる際に、前記低耐圧トランジスタの前記ゲートの
側方に形成された前記サイドウォールの幅が小さくなら
ないようにエッチングが実行される、工程と、（ｄ）前
記絶縁膜に設けられた開口部を介して、前記各トランジ
スタの前記ドレイン・ソース形成領域内に不純物元素を
導入することにより、前記各トランジスタのドレイン・
ソース領域を形成する工程と、を備えることを特徴とす
る。
【０００６】この方法では、高耐圧トランジスタのドレ
イン・ソース形成領域上の比較的厚い絶縁膜に開口部が
設けられる際に、低耐圧トランジスタのゲートの側方に
形成されたサイドウォールの幅が小さくならないように
エッチングが実行される。このため、低耐圧トランジス
タのドレイン・ソース領域間の距離を比較的精度よく保
つことができ、この結果、ドレイン−ソース間耐圧（ド
レイン耐圧）の低下を低減させることができる。すなわ
ち、この方法を採用することにより、高耐圧トランジス
タと低耐圧トランジスタとを効率良く同一の基板上に形
成することができるとともに、各トランジスタの特性劣
化を低減させることが可能となる。
【０００７】上記の方法において、前記工程（ｃ）は、
（ｃ１）少なくとも前記低耐圧トランジスタの前記素子
形成領域上に前記絶縁膜と異なる材料で構成される材料
膜を形成する工程と、（ｃ２）前記絶縁膜をエッチング
せずに前記材料膜をエッチングする選択性エッチングを
実行することにより、少なくとも前記低耐圧トランジス
タの前記ゲートの側方に前記サイドウォールを形成する
工程と、（ｃ３）前記材料膜をエッチングせずに前記絶
縁膜をエッチングする選択性エッチングを実行すること
により、前記各トランジスタの前記ドレイン・ソース形
成領域上に存在する前記絶縁膜に開口部を設ける工程
と、を含むようにしてもよい。
【０００８】こうすれば、材料膜と絶縁膜とを選択的に
エッチングすることができるため、低耐圧トランジスタ
のゲートの側方に形成されたサイドウォールの幅が小さ
くならないように高耐圧トランジスタのドレイン・ソー
ス形成領域上の絶縁膜をエッチングすることができる。
【０００９】上記の方法において、前記半導体基板は、
シリコン基板であり、前記絶縁膜は、シリコン酸化膜で
あり、前記材料膜は、シリコン窒化膜であってもよい。
【００１０】上記の方法において、前記工程（ｂ）は、
前記各トランジスタの前記ゲートをポリシリコンで形成
する工程を含み、前記工程（ｃ）は、前記サイドウォー
ルを形成する前に、ポリシリコンで形成された前記ゲー
トの側面にシリコン酸化膜を形成する工程を含み、前記
工程（ｄ）は、前記ゲートに不純物元素を導入する工程
を含むようにしてもよい。
【００１１】このように、トランジスタのゲートは、金
属材料でなく、不純物元素が導入されたポリシリコンで
形成することも可能である。また、上記のようにすれ
ば、ポリシリコンで形成されたゲートとシリコン窒化膜
で形成されたサイドウォールとの間に、シリコン酸化膜
が形成される。このように、シリコン酸化膜を介在させ
れば、シリコン窒化膜の形成によって発生する応力を緩
和させることができ、この結果、膜剥がれやクラックな
どの発生を低減させることが可能となる。
【００１２】あるいは、上記の方法において、前記工程
（ｃ）は、（ｃ１）少なくとも前記低耐圧トランジスタ
の前記素子形成領域上に前記絶縁膜と同じ材料で構成さ
れる材料膜を形成する工程と、（ｃ２）前記材料膜をエ
ッチングすることにより、少なくとも前記低耐圧トラン
ジスタの前記ゲートの側方に前記サイドウォールを形成
し、前記エッチングを継続することにより、前記低耐圧
トランジスタの前記ドレイン・ソース形成領域上に存在
する比較的薄い前記絶縁膜に開口部を設ける工程と、
（ｃ３）前記低耐圧トランジスタの前記素子形成領域を
保護するレジストを形成する工程と、（ｃ４）前記絶縁
膜をさらにエッチングすることにより、前記高耐圧トラ
ンジスタの前記ドレイン・ソース形成領域上に残存する
前記比較的厚い絶縁膜に開口部を設ける工程と、を含む
ようにしてもよい。
【００１３】こうすれば、高耐圧トランジスタのドレイ
ン・ソース形成領域上に残存する比較的厚い絶縁膜に開
口部を設ける際に、低耐圧トランジスタのゲートの側方
に形成されたサイドウォールはエッチングされないた
め、サイドウォールの幅が小さくならないように高耐圧
トランジスタのドレイン・ソース形成領域上の絶縁膜を
エッチングすることができる。
【００１４】上記の方法において、前記半導体基板は、
シリコン基板であり、前記絶縁膜および前記材料膜は、
シリコン酸化膜であってもよい。
【００１５】また、上記の方法において、前記半導体基
板は、シリコン基板であり、前記絶縁膜は、シリコン酸
化膜であり、前記工程（ｂ）は、前記各トランジスタの
前記ゲートをポリシリコンで形成する工程を含み、前記
工程（ｄ）は、前記ゲートに不純物元素を導入する工程
を含むことが好ましい。
【００１６】このように、トランジスタのゲートは、金
属材料でなく、不純物元素が導入されたポリシリコンで
形成することも可能である。
【００１７】上記の方法において、前記工程（ｂ）は、
前記高耐圧トランジスタの前記ゲートを前記ゲート絶縁
膜の中央部上に形成する工程を含み、前記工程（ｄ）
は、少なくとも前記高耐圧トランジスタの前記ゲート絶
縁膜の周辺部上にレジストが形成された状態で、前記不
純物元素を前記各トランジスタの前記ドレイン・ソース
形成領域内にイオン注入によって導入する工程を含むよ
うにしてもよい。
【００１８】高耐圧トランジスタのドレイン・ソース形
成領域上の比較的厚い絶縁膜に開口部を設ける際には、
高耐圧トランジスタのゲート絶縁膜の周辺部は、比較的
薄くなる。高耐圧トランジスタのゲート絶縁膜の周辺部
が薄いと、ゲート絶縁膜の周辺部の下層領域に不純物が
注入されてしまう場合がある。このような場合には、ド
レイン・ソース領域間の距離が小さくなり、ドレイン耐
圧が低下してしまう。しかしながら、上記のようにすれ
ば、高耐圧トランジスタのゲート絶縁膜の下層領域への
不純物の注入を抑制することができるので、ドレイン耐
圧の低下を低減させることが可能となる。
【００１９】上記の方法において、前記工程（ｂ）は、
前記高耐圧トランジスタの前記ゲートを前記ゲート絶縁
膜の中央部上に形成する工程を含み、前記製造方法は、
さらに、（ｅ）前記各トランジスタの少なくとも前記ド
レイン・ソース領域上に金属層を形成し、前記ドレイン
・ソース領域の表層と前記金属層とを化合させて、金属
配線を接続するためのコンタクト層を形成する工程であ
って、少なくとも前記高耐圧トランジスタの前記ゲート
絶縁膜の周辺部上に保護膜が形成された状態で、前記金
属層が形成される、工程を備えるようにしてもよい。
【００２０】高耐圧トランジスタのドレイン・ソース形
成領域上の比較的厚い絶縁膜に開口部を設ける際には、
高耐圧トランジスタのゲート絶縁膜の周辺部は、比較的
薄くなる。高耐圧トランジスタのゲート絶縁膜の周辺部
が薄いと、ゲート絶縁膜の周辺部の下層領域と金属層と
が化合してしまう場合がある。このような場合には、ド
レイン領域およびソース領域のコンタクト層間の距離が
小さくなり、ドレイン耐圧が低下してしまう。しかしな
がら、上記のようにすれば、高耐圧トランジスタのゲー
ト絶縁膜の下層領域が金属層と化合するのを抑制するこ
とができるため、ドレイン耐圧の低下を低減させること
が可能となる。
【００２１】上記の方法において、前記半導体基板は、
シリコン基板であり、前記絶縁膜は、シリコン酸化膜で
あり、前記工程（ｂ）は、前記各トランジスタの前記ゲ
ートをポリシリコンで形成する工程を含み、前記工程
（ｄ）は、前記ゲートに不純物元素を導入する工程を含
み、前記工程（ｅ）は、前記各トランジスタの前記ゲー
ト上に前記金属層を形成し、前記ゲートの表層と前記金
属層とを化合させて、前記コンタクト層を形成する工程
を含むようにしてもよい。
【００２２】上記のように、ゲートをポリシリコンで構
成する場合には、ゲートの表層にコンタクト層を形成す
ることが好ましい。なお、シリコンと金属との化合物
は、シリサイドと呼ばれる。
【００２３】本発明の装置は、半導体装置であって、半
導体基板と、前記半導体基板上に形成され、ドレイン−
ソース間耐圧が異なる絶縁ゲート型の高耐圧トランジス
タおよび低耐圧トランジスタと、を備え、前記低耐圧ト
ランジスタは、第１のゲート絶縁膜と、前記第１のゲー
ト絶縁膜上に形成された第１のゲートと、前記第１のゲ
ートの側方に形成され、前記第１のゲート絶縁膜と異な
る絶縁材料で構成されたサイドウォールと、を備えるこ
とを特徴とする。
【００２４】本発明の方法を採用すれば、上記のような
特徴を有する半導体装置が製造される。
【００２５】
【発明の実施の形態】次に、本発明の実施の形態を実施
例に基づき以下の順序で説明する。 Ａ．比較例： Ａ−１．比較例の製造方法： Ａ−２．比較例の製造方法によって作製された半導体装
置の特徴： Ｂ．第１実施例： Ｃ．第２実施例：
【００２６】Ａ．比較例： Ａ−１．比較例の製造方法：本発明の半導体装置の製造
方法を説明するために、比較例としての製造方法を説明
する。比較例においては、ＭＯＳ（Metal Oxide Semico
nductor ）構造を有する高耐圧トランジスタと低耐圧ト
ランジスタとが同一の半導体基板上に形成される。な
お、各トランジスタのゲートは、ポリシリコンで形成さ
れるが、このような構造も、通常、ＭＯＳ構造と呼ばれ
ている。
【００２７】図１は、半導体装置の製造工程を示すフロ
ーチャートである。ステップＳ１００，Ｓ２００，Ｓ３
００では、それぞれ、素子間分離工程と、素子形成工程
と、配線工程とが実施される。
【００２８】ステップＳ１００（図１）の素子間分離工
程では、半導体基板上に、素子間分離のための素子間分
離領域（「フィールド部」または「アイソレーション
部」とも呼ばれる）が形成される。図２は、素子間分離
領域が形成された半導体基板を示す概略断面図である。
半導体基板１００は、ｐ形のシリコン基板である。基板
１００上には、ＬＯＣＯＳ法によって、素子間分離領域
としてのフィールド酸化膜１０２が形成されている。
【００２９】図中、領域ＨＶは、高耐圧トランジスタが
形成される高耐圧トランジスタ形成領域を示し、領域Ｌ
Ｖは、低耐圧トランジスタが形成される低耐圧トランジ
スタ形成領域を示す。また、領域ＨＶｐは、高耐圧ｐチ
ャネルＭＯＳ（ｐＭＯＳ）トランジスタ形成領域を示
し、領域ＨＶｎは、高耐圧ｎチャネルＭＯＳ（ｎＭＯ
Ｓ）トランジスタ形成領域を示す。同様に、領域ＬＶｐ
は、低耐圧ｐＭＯＳトランジスタ形成領域を示し、領域
ＬＶｎは、低耐圧ｎＭＯＳトランジスタ形成領域を示
す。
【００３０】ステップＳ２００（図１）の素子形成工程
では、素子間分離領域によって分離された各素子形成領
域内にトランジスタが形成される。図２〜図２９は、一
連の素子形成工程を示している。
【００３１】ステップＳ２０１（図１）では、高耐圧ト
ランジスタのためのウェルが形成される。具体的には、
領域ＨＶに、高耐圧ｐＭＯＳトランジスタを形成するた
めのｎ形のウェル（ｎウェル）が形成され、領域ＨＶｎ
に、高耐圧ｎＭＯＳトランジスタを形成するためのｐ形
のウェル（ｐウェル）が形成される。
【００３２】図３，図４は、高耐圧ｐＭＯＳトランジス
タのためのｎウェルを形成する工程を示す概略断面図で
ある。図５，図６は、高耐圧ｎＭＯＳトランジスタのた
めのｐウェルを形成する工程を示す概略断面図である。
【００３３】図３では、まず、熱酸化によって、基板１
００の表面全体に第１の酸化膜（ＳｉＯ2 膜）１１０が
形成される。なお、この酸化膜１１０は、後続の処理に
おける領域ＨＶ内の基板の損傷を低減させるために形成
されている。次に、ホトリソグラフィ技術を用いて、第
１のレジストＲ１が形成される。第１のレジストＲ１
は、領域ＨＶに開口部を有している。そして、第１のレ
ジストＲ１の開口部を介して、基板１００内にｎ形の不
純物がイオン注入によって導入される。ここでは、約
２．６ＭｅＶのエネルギーを有するリンイオン（Ｐ+ ）
が注入される。なお、打ち込まれた不純物は、図中、
「×」印で示されている。図４では、第１のレジストＲ
１が除去された後に、熱処理が施される。ここでは、約
１２００℃、約１２時間の熱処理が施される。これによ
り、注入されたｎ形不純物（リン）が基板１００中に拡
散し、ｎウェル１２０が形成される。
【００３４】図５では、第２のレジストＲ２が形成され
る。第２のレジストＲ２は、領域ＨＶｎに開口部を有し
ている。そして、第２のレジストＲ２の開口部を介し
て、基板１００内にｐ形の不純物がイオン注入によって
導入される。ここでは、約２５０ｋｅＶのエネルギーを
有する硼素イオン（Ｂ+ ）が注入される。図６では、第
２のレジストＲ２が除去された後に、熱処理が施され
る。ここでは、１２００℃、１２時間の熱処理が施され
る。これにより、注入されたｐ形不純物（硼素）がｎウ
ェル１２０中に拡散し、ｎウェル１２０内にｐウェル１
３０が形成される。
【００３５】ステップＳ２０２（図１）では、高耐圧ト
ランジスタのドレイン／ソースオフセット領域が形成さ
れる。図７，図８，図９は、高耐圧トランジスタのドレ
イン／ソースオフセット領域を形成する工程を示す概略
断面図である。
【００３６】図７では、第３のレジストＲ３が形成され
る。第３のレジストＲ３は、高耐圧ｎＭＯＳトランジス
タのドレイン／ソースオフセット形成領域上に開口部を
有している。そして、第３のレジストＲ３の開口部を介
して、基板１００内にｎ形不純物がイオン注入によって
導入される。ここでは、約３００ｋｅＶのエネルギーを
有するリンイオン（Ｐ+ ）が注入される。第３のレジス
トＲ３は、イオン注入後、除去される。図８では、第４
のレジストＲ４が形成される。第４のレジストＲ４は、
高耐圧ｐＭＯＳトランジスタのドレイン／ソースオフセ
ット形成領域に開口部を有している。そして、第４のレ
ジストＲ４の開口部を介して、基板１００内にｐ形不純
物がイオン注入によって導入される。ここでは、約１５
０ｋｅＶのエネルギーを有する硼素イオン（Ｂ+ ）が注
入される。第４のレジストＲ４は、イオン注入後、除去
される。なお、図７，図８に示すイオン注入工程の順序
は、逆であってもよい。
【００３７】図９では、熱処理が施される。ここでは、
約１１００℃、約１２０分の熱処理が施される。このと
き、図７において注入されたｎ形不純物（リン）はｐウ
ェル１３０中に拡散し、この結果、高耐圧ｎＭＯＳトラ
ンジスタのドレインオフセット領域１３２とソースオフ
セット領域１３４とが形成される。また、図８において
注入されたｐ形不純物（硼素）はｎウェル１２０中に拡
散し、この結果、高耐圧ｐＭＯＳトランジスタのドレイ
ンオフセット領域１２２とソースオフセット領域１２４
とが形成される。
【００３８】ステップＳ２０３（図１）では、高耐圧ト
ランジスタのチャネル領域が形成される。具体的には、
高耐圧トランジスタの閾値電圧を調整するために、不純
物がチャネル領域内に注入される。図１０，図１１は、
高耐圧トランジスタのチャネル領域を形成する工程を示
す概略断面図である。
【００３９】図１０では、第５のレジストＲ５が形成さ
れる。第５のレジストＲ５は、領域ＨＶｎに開口部を有
している。そして、第５のレジストＲ５の開口部を介し
て、基板１００内にｎ形不純物がイオン注入によって導
入される。ここでは、約８０ｋｅＶのエネルギーを有す
るリンイオン（Ｐ+ ）が注入される。このように、高耐
圧ｎＭＯＳトランジスタのチャネル領域にｎ形不純物を
注入することにより、閾値電圧が調整される。第５のレ
ジストＲ５は、イオン注入後、除去される。図１１で
は、第６のレジストＲ６が形成される。第６のレジスト
Ｒ６は、領域ＨＶｐに開口部を有している。そして、第
６のレジストＲ６の開口部を介して、基板１００内にｐ
形不純物がイオン注入によって導入される。ここでは、
約４０ｋｅＶのエネルギーを有する硼素イオン（Ｂ+ ）
が注入される。このように、高耐圧ｐＭＯＳトランジス
タのチャネル領域にｐ形不純物を注入することにより、
閾値電圧が調整される。第６のレジストＲ６は、イオン
注入後、除去される。なお、図１０，図１１に示すイオ
ン注入工程の順序は、逆であってもよい。
【００４０】ステップＳ２０４（図１）では、高耐圧ト
ランジスタのゲート酸化膜が形成される。図１２，図１
３は、高耐圧トランジスタのゲート酸化膜を形成する工
程を示す概略断面図である。
【００４１】図１２では、まず、第１の酸化膜１１０が
エッチングによって除去される。その後、熱酸化によっ
て、基板１００の表面全体に第２の酸化膜１１２が形成
される。なお、第２の酸化膜１１２の厚みは、第１の酸
化膜１１０の厚みよりも大きい。次に、高耐圧トランジ
スタのゲート酸化膜として利用される領域を保護するた
めに、第７のレジストＲ７が形成される。そして、第７
のレジストＲ７の開口部に露出する不要な第２の酸化膜
１１２がエッチングによって除去される。この結果、図
１３に示すように、高耐圧ｎＭＯＳトランジスタのゲー
ト酸化膜１１２Ｇｎと、高耐圧ｐＭＯＳトランジスタの
ゲート酸化膜１１２Ｇｐとが形成される。なお、このと
き、ゲート酸化膜１１２Ｇｎ，１１２Ｇｐの厚みは約７
００Åであるが、最終的なゲート酸化膜の厚みは、後続
の処理を経て、さらに大きくなる。
【００４２】なお、図１２，図１３では、図１０，図１
１において不純物が注入された高耐圧トランジスタのチ
ャネル領域が破線で示されている。
【００４３】ステップＳ２０５（図１）では、低耐圧ト
ランジスタのためのウェルが形成される。具体的には、
領域ＬＶｐに、低耐圧ｐＭＯＳトランジスタを形成する
ためのｎウェルが形成され、領域ＬＶｎに、低耐圧ｎＭ
ＯＳトランジスタを形成するためのｐウェルが形成され
る。
【００４４】図１４は、低耐圧ｐＭＯＳトランジスタの
ためのｎウェルを形成する工程を示す概略断面図であ
る。図１５は、低耐圧ｎＭＯＳトランジスタのためのｐ
ウェルを形成する工程を示す概略断面図である。
【００４５】図１４では、まず、熱酸化によって、基板
１００の表面全体に酸化膜が形成される。具体的には、
低耐圧トランジスタ形成領域ＬＶと高耐圧トランジスタ
のオフセット領域１２２，１２４，１３２，１３４に第
３の酸化膜１１４が形成される。また、高耐圧トランジ
スタのゲート酸化膜１１２Ｇｎ，１１２Ｇｐの厚みが、
大きくなる。このとき、第３の酸化膜１１４の厚みは、
約１００Åであり、ゲート酸化膜１１２Ｇｎ，１１２Ｇ
ｐの厚みは、約７６０〜約７７０Åとなる。なお、第３
の酸化膜１１４は、後続の処理における領域ＬＶ内の基
板の損傷を低減させるために形成されている。
【００４６】次に、第８のレジストＲ８が形成される。
第８のレジストＲ８は、領域ＬＶｐに開口部を有してい
る。そして、第８のレジストＲ８の開口部を介して、基
板１００内にｎ形不純物がイオン注入によって導入され
る。ここでは、約１．２ＭｅＶ，約３８０ｋｅＶ，約１
８０ｋｅＶ，約３０ｋｅＶの４種類のエネルギーを有す
るリンイオン（Ｐ+ ）が注入される。これにより、ｎウ
ェル１４０が形成される。第８のレジストＲ８は、イオ
ン注入後、除去される。
【００４７】図１５では、第９のレジストＲ９が形成さ
れる。第９のレジストＲ９は、領域ＬＶｎに開口部を有
している。そして、第９のレジストＲ９の開口部を介し
て、基板１００内にｐ形不純物がイオン注入によって導
入される。ここでは、約７００ｋｅＶ，約１３０ｋｅ
Ｖ，約６０ｋｅＶの３種類のエネルギーを有する硼素イ
オン（Ｂ+ ）と、約５０ｋｅＶのエネルギーを有するフ
ッ化硼素イオン（ＢＦ2 +）とが注入される。これによ
り、ｐウェル１５０が形成される。第９のレジストＲ９
は、イオン注入後、除去される。
【００４８】なお、図１４，図１５に示すウェル形成工
程の順序は、逆であってもよい。
【００４９】ステップＳ２０６（図１）では、低耐圧ト
ランジスタのゲート酸化膜が形成される。図１６，図１
７は、低耐圧トランジスタのゲート酸化膜を形成する工
程を示す概略断面図である。
【００５０】図１６では、領域ＨＶ内の酸化膜を保護す
るために、第１０のレジストＲ１０が形成される。そし
て、第１０のレジストＲ１０の開口部に露出する領域Ｌ
Ｖ内の不要な酸化膜１１４がエッチングによって除去さ
れる。第１０のレジストＲ１０は、エッチング処理後、
除去される。
【００５１】図１７では、熱酸化によって、基板１００
の表面全体に酸化膜が形成される。具体的には、領域Ｌ
Ｖに第４の酸化膜１１６が形成される。また、高耐圧ト
ランジスタのオフセット領域１２２，１２４，１３２，
１３４上の酸化膜の厚みが大きくなり、高耐圧トランジ
スタのゲート酸化膜１１２Ｇｎ，１１２Ｇｐの厚みも大
きくなる。このとき、第４の酸化膜１１６の厚みは、約
７０Åであり、ゲート酸化膜１１２Ｇｎ，１１２Ｇｐの
厚みは、約８００Åとなる。なお、領域ＬＶに形成され
た第４の酸化膜１１６が、低耐圧トランジスタのゲート
酸化膜１１６Ｇｎ，１１６Ｇｐとして利用される。
【００５２】ステップＳ２０７（図１）では、各トラン
ジスタのゲートが形成される。図１８，図１９，図２０
は、高耐圧トランジスタおよび低耐圧トランジスタのゲ
ートを形成する工程を示す概略断面図である。
【００５３】図１８では、まず、基板１００の表面全体
に、ポリシリコン膜１６０が堆積形成される。次に、第
１１のレジストＲ１１が形成される。第１１のレジスト
Ｒ１１は、高耐圧および低耐圧ｎＭＯＳトランジスタの
ゲート形成領域に開口部を有している。第１１のレジス
トＲ１１の開口部を介して、ポリシリコン膜１６０内に
ｎ形不純物がイオン注入によって導入される。ここで
は、約３０ｋｅＶのエネルギーを有するリンイオン（Ｐ
+ ）が注入される。第１１のレジストＲ１１は、イオン
注入後、除去される。図１９では、熱処理が施され、こ
れにより、注入されたｎ形不純物（リン）がポリシリコ
ン膜１６０内に拡散する。図２０では、各トランジスタ
のゲート領域を保護するために、第１２のレジストＲ１
２が形成される。そして、第１２のレジストＲ１２の開
口部に露出する不要なポリシリコン膜１６０がエッチン
グによって除去される。第１２のレジストＲ１２は、エ
ッチング終了後、除去される。この結果、領域ＨＶに
は、高耐圧ｐＭＯＳトランジスタのゲート１６０Ｈｐ
と、高耐圧ｎＭＯＳトランジスタのゲート１６０Ｈｎと
が形成される。また、領域ＬＶには、低耐圧ｐＭＯＳト
ランジスタのゲート１６０Ｌｐと、低耐圧ｎＭＯＳトラ
ンジスタのゲート１６０Ｌｎとが形成される。図２０に
示すように、高耐圧トランジスタのゲート１６０Ｈｐ，
１６０Ｈｎは、ゲート酸化膜１１２Ｇｐ，１１２Ｇｎの
中央部に形成されている。
【００５４】なお、ポリシリコンは、多結晶半導体であ
るため、その抵抗率は、金属よりも高い。このため、ポ
リシリコンでゲートを形成する場合には、各トランジス
タのチャネルに対応する不純物を注入することにより、
ポリシリコンの低抵抗化が図られる。比較例において、
ポリシリコンの低抵抗化は、後述するステップＳ２１０
（図２５）のドレイン／ソース領域形成工程においても
実行される。しかしながら、このときのイオン注入量で
は、高耐圧および低耐圧ｎＭＯＳトランジスタのゲート
の充分な低抵抗化が図れない。そこで、図１８，図１９
に示す工程において、高耐圧および低耐圧ｎＭＯＳトラ
ンジスタのゲートを構成するポリシリコン領域１６０Ａ
が、予備的に低抵抗化されている。
【００５５】また、図１８に示すように、第１１のレジ
ストＲ１１は、ゲート形成領域以外の領域にも開口部を
有している。これは、後述する図２５に示す工程におい
て使用されるレジストマスクが利用されているためであ
る。このようにしても、図２０に示すように、ゲート形
成領域以外の領域のポリシリコン膜１６０は除去される
ので、問題はない。もちろん、図１８において、ゲート
形成領域以外の領域に開口部を有していないレジストを
形成するようにしてもよい。
【００５６】ステップＳ２０８（図１）では、低耐圧ト
ランジスタのドレイン／ソースオフセット領域が形成さ
れる。図２１は、低耐圧ｎＭＯＳトランジスタのドレイ
ン／ソースオフセット領域を形成する工程を示す概略断
面図である。図２２は、低耐圧ｐＭＯＳトランジスタの
ドレイン／ソースオフセット領域を形成する工程を示す
概略断面図である。
【００５７】図２１では、まず、減圧ＣＶＤなどによっ
て、基板１００の表面全体に第５の酸化膜１１８が堆積
形成される。このとき、各トランジスタのゲート１６０
Ｈｐ，１６０Ｈｎ，１６０Ｌｐ，１６０Ｌｎの側面に
も、第５の酸化膜１１８が形成される。
【００５８】次に、第１３のレジストＲ１３が形成され
る。第１３のレジストＲ１３は、領域ＬＶｎに開口部を
有している。そして、第１３のレジストＲ１３の開口部
を介して、ｐウェル１５０内の比較的浅い層に、ｎ形不
純物がイオン注入によって導入される。ここでは、約３
０ｋｅＶのエネルギーを有するリンイオン（Ｐ+ ）が注
入される。これにより、ドレインオフセット領域１５２
とソースオフセット領域１５４とが形成される。さら
に、ｐウェル１５０内の比較的深い層に、ｐ形不純物が
イオン注入によって導入される。ここでは、約５５ｋｅ
Ｖのエネルギーを有する硼素イオン（Ｂ+ ）が注入され
る。これにより、ｐウェル１５０内のｎ形のオフセット
領域１５２，１５４の下層に、不純物濃度の比較的高い
ｐ形の層が形成され、この結果、低耐圧ｎＭＯＳトラン
ジスタの耐圧を向上させることができる。
【００５９】図２２では、第１４のレジストＲ１４が形
成される。第１４のレジストＲ１４は、領域ＬＶｐに開
口部を有している。そして、第１４のレジストＲ１４の
開口部を介して、ｎウェル１４０内の比較的浅い層に、
ｐ形不純物がイオン注入によって導入される。ここで
は、約２０ｋｅＶのエネルギーを有するフッ化硼素イオ
ン（ＢＦ2 +）が注入される。これにより、ドレインオフ
セット領域１４２とソースオフセット領域１４４とが形
成される。さらに、ｎウェル１４０内の比較的深い層
に、ｎ形不純物がイオン注入によって導入される。ここ
では、約１００ｋｅＶのエネルギーを有するリンイオン
（Ｐ+ ）が注入される。これにより、ｎウェル１４０内
のｐ形のオフセット領域１４２，１４４の下層に、不純
物濃度の比較的高いｎ形の層が形成され、この結果、低
耐圧ｐＭＯＳトランジスタの耐圧を向上させることがで
きる。
【００６０】なお、図２１，図２２に示すオフセット領
域形成工程の順序は、逆であってもよい。
【００６１】ステップＳ２０９（図１）では、低耐圧ト
ランジスタのサイドウォールが形成される。具体的に
は、低耐圧ｎＭＯＳおよびｐＭＯＳトランジスタのゲー
ト１６０Ｌｎ，１６０Ｌｐの側方に、ドレイン／ソース
領域を形成するためのマスクとして機能するサイドウォ
ールが形成される。図２３，図２４は、低耐圧トランジ
スタのサイドウォール形成工程を示す概略断面図であ
る。
【００６２】図２３では、基板１００の表面全体に、第
６の酸化膜１１９が堆積形成される。そして、例えば、
反応性イオンエッチング（ＲＩＥ）などの異方性エッチ
ングによって、サイドウォールが形成される。図２４で
は、低耐圧ｐＭＯＳおよびｎＭＯＳトランジスタのゲー
ト１６０Ｌｐ，１６０Ｌｎの側方に、サイドウォール１
１９ＳＷが形成されている。なお、高耐圧ｐＭＯＳおよ
びｎＭＯＳトランジスタのゲート１６０Ｈｐ，１６０Ｈ
ｎの側方にも、サイドウォール１１９ＳＷが形成されて
いる。
【００６３】サイドウォール１１９ＳＷを形成する際の
エッチングは、各トランジスタのオフセット領域上の酸
化膜に開口部が形成されるまで実行される。そして、エ
ッチング終了時には、各トランジスタのゲート１６０Ｈ
ｐ，１６０Ｈｎ，１６０Ｌｐ，１６０Ｌｎの上面を覆う
酸化膜１１８，１１９は、完全に除去されている。
【００６４】ステップＳ２１０（図１）では、各トラン
ジスタのドレイン／ソース領域が形成される。図２５，
図２６，図２７は、高耐圧トランジスタおよび低耐圧ト
ランジスタのドレイン／ソース領域を形成する工程を示
す概略断面図である。
【００６５】図２５では、第１５のレジストＲ１５が形
成される。第１５のレジストＲ１５は、領域ＨＶｎ，Ｌ
Ｖｎに開口部を有している。そして、第１５のレジスト
Ｒ１５の開口部を介して、高耐圧および低耐圧ｎＭＯＳ
トランジスタのオフセット領域１３２，１３４，１５
２，１５４内に、ｎ形不純物がイオン注入によって導入
される。ここでは、約５０ｋｅＶのエネルギーを有する
砒素イオン（Ａｓ+ ）が注入される。図２６では、第１
６のレジストＲ１６が形成される。第１６のレジストＲ
１６は、領域ＨＶｐ，ＬＶｐに開口部を有している。そ
して、第１６のレジストＲ１６の開口部を介して、高耐
圧および低耐圧ｐＭＯＳトランジスタのオフセット領域
１２２，１２４，１４２，１４４内に、ｐ形不純物がイ
オン注入によって導入される。ここでは、約１０ｋｅＶ
のエネルギーを有する硼素イオン（Ｂ+ ）が注入され
る。なお、図２５，図２６に示すイオン注入工程の順序
は、逆であってもよい。
【００６６】図２７では、熱処理が施される。このと
き、図２５，図２６において注入された不純物が拡散
し、この結果、高耐圧ｐＭＯＳトランジスタの２つのオ
フセット領域１２２，１２４内にドレイン領域１２６と
ソース領域１２８とがそれぞれ形成され、高耐圧ｎＭＯ
Ｓトランジスタの２つのオフセット領域１３２，１３４
内にドレイン領域１３６とソース領域１３８とがそれぞ
れ形成される。同様に、低耐圧ｐＭＯＳトランジスタの
２つのオフセット領域１４２，１４４内にドレイン領域
１４６とソース領域１４８とがそれぞれ形成され、低耐
圧ｎＭＯＳトランジスタの２つのオフセット領域１５
２，１５４内にそれぞれドレイン領域１５６とソース領
域１５８とが形成される。
【００６７】なお、図２５，図２６に示すように、高耐
圧トランジスタのドレイン／ソース領域は、ゲート酸化
膜がマスクとして機能し、自己整合的に形成される。ま
た、低耐圧トランジスタのドレイン／ソース領域は、ゲ
ートとサイドウォールとがマスクとして機能し、自己整
合的に形成される。
【００６８】また、図２５では、ｎ形不純物は、高耐圧
および低耐圧ｎＭＯＳトランジスタのポリシリコンゲー
ト１６０Ｈｎ，１６０Ｌｎ内にも注入されており、図２
６では、ｐ形不純物は、高耐圧および低耐圧ｐＭＯＳト
ランジスタのポリシリコンゲート１６０Ｈｐ，１６０Ｌ
ｐ内にも注入されている。そして、図２７における熱処
理を経て、各トランジスタのポリシリコンゲート１６０
Ｈｎ，１６０Ｌｎ，１６０Ｈｐ，１６０Ｌｐは、低抵抗
化される。
【００６９】さらに、図２５では、高耐圧ｐＭＯＳトラ
ンジスタの外側領域（すなわち、フィールド酸化膜１０
２で挟まれた領域）にも不純物が注入されている。同様
に、図２６では、高耐圧ｎＭＯＳトランジスタの外側領
域にも不純物が注入されている。これにより、トランジ
スタ間を確実に分離することが可能となる。
【００７０】ステップＳ２１１（図１）では、各トラン
ジスタのゲートの表層およびドレイン／ソース領域の表
層にシリサイドが形成される。なお、シリサイドとは、
シリコンと金属との２元化合物を意味する。図２８，図
２９は、シリサイドを形成する工程を示す概略断面図で
ある。
【００７１】図２８では、スパッタリングによって、基
板１００の表面全体にチタン膜（Ｔｉ膜）１８０が形成
される。なお、チタン膜形成の前処理として、基板１０
０にＡｒイオンを打ち込むことが好ましい。次に、熱処
理が施される。このとき、シリコンとチタンとが化合
し、シリコンとチタンとの接触部分、すなわち、各トラ
ンジスタのゲートの表層およびドレイン／ソース領域の
表層に、シリサイドが形成される。具体的には、各トラ
ンジスタのゲートの表層には、シリサイド１６０ＳＨ
ｐ，１６０ＳＨｎ，１６０ＳＬｐ，１６０ＳＬｎが形成
される。また、各トランジスタのドレイン／ソース領域
の表層には、シリサイド１２６Ｓ，１３６Ｓ，１４６
Ｓ，１５６Ｓ，１２８Ｓ，１３８Ｓ，１４８Ｓ，１５８
Ｓが形成される。図２９では、シリサイドを残して、チ
タン膜１８０がエッチングによって自己整合的に除去さ
れる。この後、さらに、熱処理が施され、シリサイドの
低抵抗化が図られる。
【００７２】上記のような素子形成工程が完了すると、
ステップＳ３００（図１）の配線工程が実施される。配
線工程では、各トランジスタのゲートの表層およびドレ
イン／ソース領域の表層に形成されたシリサイドに、Ａ
ｌなどの金属配線が接続される。すなわち、シリサイド
は、金属配線を接続するためのコンタクト層として機能
する。
【００７３】以上説明したように、比較例の素子形成工
程では、一部の工程（例えば、ステップＳ２０７，２１
０，２１１など）が共通化されているため、高耐圧トラ
ンジスタと低耐圧トランジスタとを効率良く同一の基板
上に形成することができる。
【００７４】Ａ−２．比較例の製造方法によって作製さ
れた半導体装置の特徴：図３０は、比較例の素子形成工
程（図２〜図２９）によって作製された低耐圧トランジ
スタの構造上の特徴を示す概略断面図である。なお、図
３０では、低耐圧ｎＭＯＳトランジスタが示されている
が、低耐圧ｐＭＯＳトランジスタについても同様であ
る。
【００７５】ステップＳ２０９（図１）のサイドウォー
ル形成工程（図２３，図２４）では、エッチングは、各
トランジスタのオフセット領域上の酸化膜に開口部が形
成されるまで連続して実行されている。すなわち、図２
３では、第６の酸化膜１１９が堆積形成される前におい
て、高耐圧トランジスタのドレイン・ソース形成領域を
覆う酸化膜の厚みは、低耐圧トランジスタのドレイン・
ソース形成領域を覆う酸化膜の厚みよりも大きい。この
ため、低耐圧側の酸化膜は、高耐圧側の酸化膜よりも先
に除去される。そして、エッチングは、高耐圧トランジ
スタのドレイン・ソース形成領域を覆う比較的厚い酸化
膜が除去されるまで連続して実行される。このため、例
えば、エッチング停止のタイミングが遅れることによ
り、エッチング量が過大となると、図３０に示すよう
に、低耐圧トランジスタのサイドウォール１１９ＳＷの
幅が、設計値Ｄよりも小さくなってしまう場合がある。
このような場合には、ステップＳ２１０のドレイン／ソ
ース領域形成工程（図２５〜図２７）では、ゲート１６
０Ｌｎにより近い領域にドレイン領域１５６とソース領
域１５８とが形成される。また、ステップＳ２１１のシ
リサイド形成工程（図２８，図２９）では、ゲート１６
０Ｌｎにより近い領域にシリサイド１５６Ｓ，１５８Ｓ
が形成される。このため、ドレイン領域とソース領域と
の間隔が狭くなり、この結果、ドレイン耐圧が低下して
しまう。
【００７６】図３１，図３２は、比較例の素子形成工程
（図２〜図２９）によって作製された高耐圧トランジス
タの構造上の特徴を示す概略断面図である。なお、図３
１，図３２では、高耐圧ｎＭＯＳトランジスタが示され
ているが、高耐圧ｐＭＯＳトランジスタについても同様
である。
【００７７】上記のように、ステップＳ２０９（図１）
のサイドウォール形成工程（図２３，図２４）では、エ
ッチングは、各トランジスタのオフセット領域上の酸化
膜に開口部が形成されるまで連続して実行されている。
このとき、高耐圧ｎＭＯＳトランジスタのゲート酸化膜
１１２Ｇｎは、オーバーエッチングされる。このため、
図３１，図３２に示すように、ゲート酸化膜１１２Ｇｎ
の周辺部（すなわち、サイドウォール１１９ＳＷが形成
されていない図中○印で囲まれた部分）の厚みは、中央
部の厚みよりも小さくなっている。
【００７８】そして、エッチング量が過大となると、ス
テップＳ２１０のドレイン／ソース領域形成工程（図２
５〜図２７）では、図３１（Ａ）に示すように、ゲート
酸化膜１１２Ｇｎの周辺部の下層のオフセット領域１３
２，１３４内にも不純物が注入されてしまう場合があ
る。このような場合には、図３１（Ｂ）に示すように、
ゲート酸化膜１１２Ｇｎの周辺部の下層領域にも、ドレ
イン領域１３６αおよびソース領域１３８αが形成され
るため、ドレイン領域とソース領域との間隔が狭くな
り、ドレイン耐圧が低下してしまう。
【００７９】また、エッチング量がさらに過大となる
と、ステップＳ２１１のシリサイド形成工程（図２８，
図２９）では、図３２に示すように、ゲート酸化膜１１
２Ｇｎの周辺部の下層領域の表層にシリサイド１３６Ｓ
α，１３８Ｓαが形成されてしまう場合がある。このよ
うな場合には、ドレイン／ソース領域に形成されたシリ
サイド１３６Ｓα，１３８Ｓαの間隔が狭くなり、この
結果、ドレイン耐圧がさらに低下してしまう。なお、シ
リサイド１３６Ｓα，１３８Ｓαは、ゲート酸化膜１１
２Ｇｎの周辺部の下層領域に不純物が注入されない場合
にも、同様に形成され得る。
【００８０】このように、比較例の製造工程を経て形成
される低耐圧トランジスタでは、サイドウォールの幅が
過小となって、この結果、ドレイン耐圧が低下してしま
う場合がある。また、高耐圧トランジスタでは、ゲート
酸化膜の周辺部の厚みが過小となって、この結果、ドレ
イン耐圧が低下してしまう場合がある。
【００８１】以下の実施例では、上記の各問題を解消す
るように、製造工程を工夫している。
【００８２】Ｂ．第１実施例：第１実施例の製造工程
は、比較例の製造工程と同様に、図１のフローチャート
に従って実施される。ただし、本実施例では、ステップ
Ｓ２０９のサイドウォール形成工程と、ステップＳ２１
０のドレイン／ソース領域形成工程と、ステップＳ２１
１のシリサイド形成工程と、の内容が変更されている。
【００８３】本実施例では、ステップＳ２０９のサイド
ウォール形成工程において、各トランジスタのドレイン
／ソース形成領域上の酸化膜を除去する際に、図３０に
示すようにサイドウォールの幅が小さくならないように
工夫している。すなわち、比較例（図２３）では、サイ
ドウォールを形成するために酸化膜１１９を堆積させて
いるが、本実施例では、酸化膜に代えて、窒化膜を堆積
させている。そして、異方性エッチングによって、窒化
物のサイドウォールが形成される。
【００８４】図３３は、第１実施例において、低耐圧ト
ランジスタのゲートの側方にサイドウォールが形成され
たときの様子を示す概略断面図である。図２３におい
て、酸化膜１１９に代えて窒化膜を形成すれば、図３３
に示すように、基板１００上の酸化膜をそのまま残した
状態で、窒化膜を選択的にエッチングすることができ
る。これにより、低耐圧トランジスタのゲート１６０Ｌ
ｐ，１６０Ｌｎの側方に窒化物のサイドウォール２１９
ＳＷが形成される
【００８５】サイドウォール２１９ＳＷが形成される
と、次に、酸化膜が選択的にエッチングされる。このと
き、窒化物はエッチングされないため、サイドウォール
２１９ＳＷの幅は、そのままの寸法で維持される。酸化
膜のエッチングは、比較例と同様に、高耐圧トランジス
タのドレイン／ソース形成領域上の比較的厚い酸化膜
と、高耐圧トランジスタのドレイン／ソース形成領域上
の比較的薄い酸化膜と、の双方が除去されるまで実行さ
れ、エッチングが終了すると、図２４に示す状態とな
る。
【００８６】このようにすれば、窒化膜と酸化膜とを選
択的にエッチングすることができるため、低耐圧トラン
ジスタのゲートの側方に形成されたサイドウォールの幅
が小さくならないように、高耐圧トランジスタのドレイ
ン／ソース形成領域上の酸化膜をエッチングすることが
できる。また、酸化膜をエッチングする際に、サイドウ
ォールはエッチングされないため、低耐圧トランジスタ
のドレイン／ソース領域間の距離を精度よく保つことが
でき、この結果、ドレイン耐圧の低下を低減させること
ができる。
【００８７】なお、図３３に示すように、本実施例で
は、ポリシリコンで構成されたゲートと窒化物で構成さ
れたサイドウォール２１９ＳＷとの間には、酸化膜１１
８が形成されている。ポリシリコンと窒化膜との間に酸
化膜が介在しない場合には、窒化膜の形成によって発生
する応力に起因して、ゲートとサイドウォールとの間
に、膜剥がれやクラックなどが発生し易い。しかしなが
ら、本実施例のような構造を採用すれば、窒化膜の形成
によって発生する応力を緩和することができ、この結
果、膜剥がれやクラックなどの発生を低減させることが
可能となる。
【００８８】また、図３３に示すように、本実施例で
は、シリコン基板１００と窒化物で構成されたサイドウ
ォール２１９ＳＷとの間には、酸化膜１１６，１１２Ｇ
ｎ，１１２Ｇｐが形成されている。シリコンと窒化膜と
の間に酸化膜が介在しない場合には、シリコンと窒化膜
との界面にトラップされる固定電荷に起因して、界面準
位が不安定になる。しかしながら、本実施例のような構
造を採用すれば、シリコン基板と酸化膜との間の界面準
位を安定させることができ、この結果、トランジスタの
特性を安定させることが可能となる。
【００８９】また、本実施例では、ステップＳ２１０の
ドレイン／ソース領域形成工程において、図３１に示す
ように、高耐圧トランジスタのゲート酸化膜１１２Ｇ
ｐ，１１２Ｇｎの周辺部の下層のオフセット領域１２
２，１２４，１３２，１３４内に、不純物が注入されな
いように工夫している。
【００９０】図３４，図３５は、第１実施例における高
耐圧トランジスタおよび低耐圧トランジスタのドレイン
／ソース領域を形成する工程を示す概略断面図である。
なお、図３４，図３５に示す工程は、比較例の図２５，
図２６に示す工程に代えて実行される。
【００９１】図３４と図２５とを比較して分かるよう
に、図３４では、第１５のレジストＲ１５Ａが変更され
ている。このレジストＲ１５Ａは、高耐圧ｎＭＯＳトラ
ンジスタのゲート酸化膜１１２Ｇｎの周辺部とサイドウ
ォール２１９ＳＷとを覆うレジスト部Ｒ１５ｎを含んで
いる。また、図３５と図２６とを比較して分かるよう
に、図３５では、第１６のレジストＲ１６Ａが変更され
ている。このレジストＲ１６Ａは、高耐圧ｐＭＯＳトラ
ンジスタのゲート酸化膜１１２Ｇｐの周辺部とサイドウ
ォール２１９ＳＷとを覆うレジスト部Ｒ１６ｐを含んで
いる。
【００９２】このようなレジストＲ１５Ａ，Ｒ１６Ａを
用いれば、レジスト部Ｒ１５ｎ，Ｒ１６ｐがマスクとし
て機能するため、ゲート酸化膜１１２Ｇｎ，１１２Ｇｐ
の下層領域に不純物が注入されるのを防止することがで
き、この結果、ドレイン耐圧の低下を低減させることが
可能となる。
【００９３】なお、図３４，図３５において、レジスト
Ｒ１５Ａ，Ｒ１６Ａ（レジスト部Ｒ１５ｎ，Ｒ１６ｐ）
は、各ゲート１６０Ｈｎ，１６０Ｈｐ上面の周辺端部も
覆うように形成されている。
【００９４】さらに、本実施例では、ステップＳ２１１
のシリサイド形成工程において、図３２に示すように、
高耐圧トランジスタのゲート酸化膜１１２Ｇｎ，１１２
Ｇｐの周辺部の下層領域の表層にシリサイドが形成され
ないように工夫している。具体的には、ゲート酸化膜の
下層領域へのシリサイド形成を防止するための保護膜が
利用される。
【００９５】図３６，図３７は、第１実施例において、
高耐圧トランジスタのゲート酸化膜の周辺部上に保護膜
を形成する工程を示す概略断面図である。なお、図３
６，図３７に示す保護膜形成工程は、図２８に示すチタ
ン膜１８０の形成前に実施される。
【００９６】図３６では、まず、基板１００の表面全体
に、第７の酸化膜１９０が堆積形成される。なお、第７
の酸化膜１９０は、約７００Åの厚みで形成されてい
る。次に、第１７のレジストＲ１７が形成される。第１
７のレジストＲ１７は、高耐圧トランジスタのゲート酸
化膜１１２Ｇｎ，１１２Ｇｐの周辺部とサイドウォール
２１９ＳＷとを覆う。そして、第１７のレジストＲ１７
の開口部に露出する不要な第７の酸化膜１９０がエッチ
ングによって除去される。これにより、図３７に示すよ
うに、高耐圧トランジスタのゲート酸化膜１１２Ｇｎ，
１１２Ｇｐの周辺部とサイドウォール２１９ＳＷとを保
護する保護膜１９０Ｐが形成される。
【００９７】なお、図３６において、第１７のレジスト
Ｒ１７は、各ゲート１６０Ｈｎ，１６０Ｈｐ上面の周辺
端部も覆うように形成されている。ただし、第１７のレ
ジストＲ１７の各ゲート１６０Ｈｎ，１６０Ｈｐ上に設
けられる開口部の間隔は、図３４，図３５で用いられる
２つのレジストＲ１５Ａ，Ｒ１６Ａの各ゲート１６０Ｈ
ｎ，１６０Ｈｐ上に設けられる開口部の間隔よりも小さ
くなっている。これは、第７の酸化膜１９０をエッチン
グする際に、保護膜１９０Ｐの端部が後退するためであ
る。同様の理由で、第１７のレジストＲ１７は、ゲート
酸化膜１１２Ｇｎ，１１２Ｇｐの周辺部を完全に覆うよ
うに形成されている。このようなレジストＲ１７を用い
ることにより、保護膜１９０Ｐを所望の寸法で形成する
ことが可能となる。なお、図３７に示すように、本実施
例において、保護膜１９０Ｐは、ゲート１６０Ｈｐ，１
６０Ｈｎ上面の周辺端部を覆うように形成される。
【００９８】保護膜１９０Ｐが形成されると、図２８，
図２９の工程を経て、各トランジスタのゲートおよびド
レイン／ソース領域の表面にシリサイドが形成される。
本実施例では、図３７に示すように、ゲート酸化膜１１
２Ｇｎ，１１２Ｇｐの周辺部は、保護膜１９０Ｐによっ
て保護されている。したがって、高耐圧トランジスタの
ゲート酸化膜１１２Ｇｎ，１１２Ｇｐの周辺部の下層領
域がチタン膜１８０と化合して、シリサイドが形成され
るのを防止することができ、この結果、ドレイン耐圧の
低下を低減させることが可能となる。
【００９９】なお、本実施例では、保護膜１９０Ｐが残
されたまま、ステップＳ３００（図１）の配線工程が実
施されるが、保護膜１９０Ｐは、シリサイド形成後に除
去されるようにしてもよい。
【０１００】以上説明したように、本実施例において
も、比較例と同様に、高耐圧トランジスタと低耐圧トラ
ンジスタとを効率良く同一の基板上に形成することがで
きる。また、本実施例では、比較例において発生し得る
各トランジスタの特性劣化を低減させることが可能とな
っている。
【０１０１】図３８は、第１実施例の素子形成工程によ
って作製された高耐圧トランジスタおよび低耐圧トラン
ジスタの構造上の特徴を示す概略断面図である。なお、
図３８では、高耐圧ｎＭＯＳトランジスタと低耐圧ｎＭ
ＯＳトランジスタとが示されているが、高耐圧ｐＭＯＳ
トランジスタと低耐圧ｐＭＯＳトランジスタとについて
も同様である。
【０１０２】低耐圧ｎＭＯＳトランジスタにおいては、
ゲート酸化膜１１６Ｇｎ上にポリシリコンのゲート１６
０Ｌｎが形成されており、ゲート１６０Ｌｎの側方に
は、酸化膜１１８を介して、窒化物で構成されたサイド
ウォール２１９ＳＷが形成されている。また、ゲート１
６０Ｌｎ上面には、シリサイド１６０ＳＬｎが形成され
ている。
【０１０３】高耐圧ｎＭＯＳトランジスタにおいては、
低耐圧ｎＭＯＳトランジスタと同様に、ゲート酸化膜１
１２Ｇｎ上にポリシリコンのゲート１６０Ｈｎが形成さ
れており、ゲート１６０Ｈｎの側方には、酸化膜１１８
を介して、窒化物で構成されたサイドウォール２１９Ｓ
Ｗが形成されている。また、ポリシリコンのゲート１６
０Ｈｎ上面には、シリサイド１６０ＳＨｎが形成されて
いる。さらに、高耐圧ｎＭＯＳトランジスタにおいて
は、ゲート酸化膜１１２Ｇｎの周辺部とサイドウォール
２１９ＳＷとを覆うように、保護膜１９０Ｐが形成され
ている。なお、本実施例では、保護膜１９０Ｐは、ゲー
ト１６０Ｈｎ上面の周辺端部も覆うように形成されてい
る。このため、シリサイド１６０ＳＨｎは、ゲート１６
０Ｈｐの周辺端部を除く上面に形成されている。なお、
保護膜１９０Ｐがシリサイド形成工程の後に除去される
場合にも、シリサイド１６０ＳＨｎは、ゲート１６０Ｈ
ｐの周辺端部を除く上面に形成される。
【０１０４】Ｃ．第２実施例：第２実施例の製造工程
も、比較例の製造工程と同様に、図１のフローチャート
に従って実施される。ただし、本実施例でも、ステップ
Ｓ２０９と、ステップＳ２１０と、ステップＳ２１１
と、の内容が変更されている。
【０１０５】本実施例では、ステップＳ２０９のサイド
ウォール形成工程において、各トランジスタのドレイン
／ソース形成領域上の酸化膜を除去する際に、図３０に
示すようにサイドウォールの幅が小さくならないように
工夫している。すなわち、比較例（図２３，図２４）で
は、サイドウォール１１９ＳＷを形成する際に、高耐圧
トランジスタのドレイン／ソース形成領域上の比較的厚
い酸化膜が除去されるまで、連続してエッチングが実行
されるが、本実施例では、このエッチングを２回に分け
て実行している。
【０１０６】図３９は、第２実施例におけるサイドウォ
ール形成工程において、第１回目のエッチングが終了し
たときの様子を示す概略断面図である。図示するよう
に、第１回目のエッチングは、低耐圧トランジスタのド
レイン／ソース形成領域上の比較的薄い酸化膜１１６，
１１８（図２３）が除去されるまで実行される。このと
き、図３９に示すように、高耐圧トランジスタのドレイ
ン／ソース形成領域上の比較的厚い酸化膜の厚みは小さ
くなっているが、この酸化膜は完全に除去されていな
い。
【０１０７】図４０は、第２実施例におけるサイドウォ
ール形成工程において、第２回目のエッチングが終了し
たときの様子を示す概略断面図である。図４０では、第
２回目のエッチングを開始する前に、領域ＬＶを保護す
るための第１８のレジストＲ１８が形成される。第１８
のレジストＲ１８は、領域ＨＶに開口部を有しており、
第１のレジストＲ１（図３）と同じレジストマスクを利
用して形成されている。そして、領域ＬＶが保護された
状態で、第１８のレジストＲ１８の開口部に露出する酸
化膜がエッチングされる。第２回目のエッチングは、高
耐圧トランジスタのドレイン／ソース形成領域上に残存
する酸化膜が除去されるまで実行される。
【０１０８】このようにすれば、高耐圧トランジスタの
ドレイン・ソース形成領域上に残存する比較的厚い酸化
膜に開口部を設ける際に、低耐圧トランジスタのゲート
の側方に形成されたサイドウォール１１９ＳＷはエッチ
ングされない。このため、サイドウォールの幅が小さく
ならないように高耐圧トランジスタのドレイン・ソース
形成領域上の酸化膜をエッチングすることができる。ま
た、低耐圧トランジスタのドレイン／ソース領域間の距
離を精度よく保つことができ、この結果、ドレイン耐圧
の低下を低減させることができる。
【０１０９】なお、本実施例におけるステップＳ２１
０，Ｓ２１１の処理は、第１実施例と同じであるため詳
細な説明は省略する。そして、第２実施例の素子形成工
程によって作製される高耐圧トランジスタおよび低耐圧
トランジスタの構造上の特徴は、第１実施例（図３８）
と同じである。ただし、第２実施例では、サイドウォー
ルは酸化物で構成される。
【０１１０】以上説明したように、本実施例において
も、比較例と同様に、高耐圧トランジスタと低耐圧トラ
ンジスタとを効率良く同一の基板上に形成することがで
きる。また、本実施例では、比較例において発生し得る
各トランジスタの特性劣化を低減させることが可能とな
っている。
【０１１１】なお、この発明は上記の実施例や実施形態
に限られるものではなく、その要旨を逸脱しない範囲に
おいて種々の態様において実施することが可能であり、
例えば次のような変形も可能である。
【０１１２】（１）上記実施例では、図３４，図３５に
示すように、レジストＲ１５Ａ，Ｒ１６Ａは、高耐圧ト
ランジスタのゲート酸化膜１１２Ｇｎ，１１２Ｇｐの周
辺部と、サイドウォール２１９ＳＷと、各ゲート１６０
Ｈｎ，１６０Ｈｐ上面の周辺端部とを覆うように形成さ
れているが、一般には、少なくとも高耐圧トランジスタ
のゲート酸化膜の周辺部上に形成されていればよい。
【０１１３】（２）上記実施例では、図３７に示すよう
に、保護膜１９０Ｐは、高耐圧トランジスタのゲート酸
化膜１１２Ｇｎ，１１２Ｇｐの周辺部と、サイドウォー
ル２１９ＳＷと、各ゲート１６０Ｈｎ，１６０Ｈｐ上面
の周辺端部とを覆うように形成されているが、一般に
は、少なくとも高耐圧トランジスタのゲート酸化膜の周
辺部上に形成されていればよい。
【０１１４】また、上記実施例では、保護膜１９０Ｐ
は、シリコン酸化物で構成されているが、これに代え
て、例えば、シリコン窒化物（Ｓｉ3Ｎ4）で構成されて
いてもよい。
【０１１５】（３）上記実施例では、チタン（Ｔｉ）を
用いて、ポリシリコンゲートの上面にシリサイドが形成
されているが、これに代えて、ＭｏやＷ、Ｔａなどの他
の高融点金属を用いるようにしてもよい。なお、Ｔｉを
用いる場合には、シリサイド形成のための熱処理の温度
を比較的低くすることができるという利点がある。ま
た、Ｔｉ，Ｔａを用いる場合には、シリサイドの抵抗率
を比較的小さくすることができるという利点がある。
【０１１６】（４）第１実施例では、サイドウォールが
シリコン窒化物で形成され、選択的にエッチングが実行
されている。第２実施例では、２回に分けてエッチング
が実行されている。このように、一般には、高耐圧トラ
ンジスタのドレイン・ソース形成領域上の比較的厚い酸
化膜に開口部を設ける際に、低耐圧トランジスタのゲー
トの側方に形成されたサイドウォールの幅が小さくなら
ないようにエッチングが実行されればよい。
【０１１７】（５）上記実施例では、半導体基板として
ｐ形のシリコン基板が用いられているが、ｎ形のシリコ
ン基板を用いるようにしてもよい。また、他の半導体基
板を用いるようにしてもよい。
【０１１８】上記実施例では、各トランジスタのゲート
酸化膜は、熱酸化によって形成されているが、これに代
えて、ＣＶＤなどによって堆積形成するようにしてもよ
い。ただし、熱酸化によってゲート酸化膜を形成すれ
ば、比較的高い絶縁性を有する良質の膜を形成すること
ができるという利点がある。
【０１１９】上記実施例では、不純物がドープされたポ
リシリコンの表面にシリサイドが形成されたゲートが用
いられているが、金属材料のみで形成されたゲートを用
いるようにしてもよい。
【０１２０】上記実施例では、各トランジスタのゲート
絶縁膜として、シリコン酸化膜が用いられているが、こ
れに代えて、シリコン窒化膜などの他の絶縁膜を用いる
ようにしてもよい。すなわち、各トランジスタは、ＭＩ
Ｓ構造を有していてもよい。
【０１２１】このように、本発明は、一般に、絶縁ゲー
ト型の高耐圧および低耐圧トランジスタを同一の半導体
基板上に形成する際に、適用可能である。
【０１２２】（６）第１実施例では、サイドウォール２
１９ＳＷは、シリコン窒化物で構成されているが、シリ
コン酸化膜と異なる他の絶縁材料で構成されていてもよ
い。一般に、サイドウォールは、ゲート絶縁膜と異なる
絶縁材料で構成される材料膜であって、絶縁膜と材料膜
とを選択的にエッチング可能な材料膜を用いて、形成さ
れていればよい。
【図面の簡単な説明】
【図１】半導体装置の製造工程を示すフローチャートで
ある。
【図２】素子間分離領域が形成された半導体基板を示す
概略断面図である。
【図３】高耐圧ｐＭＯＳトランジスタのためのｎウェル
を形成する工程を示す概略断面図である。
【図４】高耐圧ｐＭＯＳトランジスタのためのｎウェル
を形成する工程を示す概略断面図である。
【図５】高耐圧ｎＭＯＳトランジスタのためのｐウェル
を形成する工程を示す概略断面図である。
【図６】高耐圧ｎＭＯＳトランジスタのためのｐウェル
を形成する工程を示す概略断面図である。
【図７】高耐圧トランジスタのドレイン／ソースオフセ
ット領域を形成する工程を示す概略断面図である。
【図８】高耐圧トランジスタのドレイン／ソースオフセ
ット領域を形成する工程を示す概略断面図である。
【図９】高耐圧トランジスタのドレイン／ソースオフセ
ット領域を形成する工程を示す概略断面図である。
【図１０】高耐圧トランジスタのチャネル領域を形成す
る工程を示す概略断面図である。
【図１１】高耐圧トランジスタのチャネル領域を形成す
る工程を示す概略断面図である。
【図１２】高耐圧トランジスタのゲート酸化膜を形成す
る工程を示す概略断面図である。
【図１３】高耐圧トランジスタのゲート酸化膜を形成す
る工程を示す概略断面図である。
【図１４】低耐圧ｐＭＯＳトランジスタのためのｎウェ
ルを形成する工程を示す概略断面図である。
【図１５】低耐圧ｎＭＯＳトランジスタのためのｐウェ
ルを形成する工程を示す概略断面図である。
【図１６】低耐圧トランジスタのゲート酸化膜を形成す
る工程を示す概略断面図である。
【図１７】低耐圧トランジスタのゲート酸化膜を形成す
る工程を示す概略断面図である。
【図１８】高耐圧トランジスタおよび低耐圧トランジス
タのゲートを形成する工程を示す概略断面図である。
【図１９】高耐圧トランジスタおよび低耐圧トランジス
タのゲートを形成する工程を示す概略断面図である。
【図２０】高耐圧トランジスタおよび低耐圧トランジス
タのゲートを形成する工程を示す概略断面図である。
【図２１】低耐圧ｎＭＯＳトランジスタのドレイン／ソ
ースオフセット領域を形成する工程を示す概略断面図で
ある。
【図２２】低耐圧ｐＭＯＳトランジスタのドレイン／ソ
ースオフセット領域を形成する工程を示す概略断面図で
ある。
【図２３】低耐圧トランジスタのサイドウォール形成工
程を示す概略断面図である。
【図２４】低耐圧トランジスタのサイドウォール形成工
程を示す概略断面図である。
【図２５】耐圧トランジスタおよび低耐圧トランジスタ
のドレイン／ソース領域を形成する工程を示す概略断面
図である。
【図２６】耐圧トランジスタおよび低耐圧トランジスタ
のドレイン／ソース領域を形成する工程を示す概略断面
図である。
【図２７】耐圧トランジスタおよび低耐圧トランジスタ
のドレイン／ソース領域を形成する工程を示す概略断面
図である。
【図２８】シリサイドを形成する工程を示す概略断面図
である。
【図２９】シリサイドを形成する工程を示す概略断面図
である。
【図３０】比較例の素子形成工程（図２〜図２９）によ
って作製された低耐圧トランジスタの構造上の特徴を示
す概略断面図である。
【図３１】比較例の素子形成工程（図２〜図２９）によ
って作製された高耐圧トランジスタの構造上の特徴を示
す概略断面図である。
【図３２】比較例の素子形成工程（図２〜図２９）によ
って作製された高耐圧トランジスタの構造上の特徴を示
す概略断面図である。
【図３３】第１実施例において、低耐圧トランジスタの
ゲートの側方にサイドウォールが形成されたときの様子
を示す概略断面図である。
【図３４】第１実施例における高耐圧トランジスタおよ
び低耐圧トランジスタのドレイン／ソース領域を形成す
る工程を示す概略断面図である。
【図３５】第１実施例における高耐圧トランジスタおよ
び低耐圧トランジスタのドレイン／ソース領域を形成す
る工程を示す概略断面図である。
【図３６】第１実施例において、高耐圧トランジスタの
ゲート酸化膜の周辺部上に保護膜を形成する工程を示す
概略断面図である。
【図３７】第１実施例において、高耐圧トランジスタの
ゲート酸化膜の周辺部上に保護膜を形成する工程を示す
概略断面図である。
【図３８】第１実施例の素子形成工程によって作製され
た高耐圧トランジスタおよび低耐圧トランジスタの構造
上の特徴を示す概略断面図である。
【図３９】第２実施例におけるサイドウォール形成工程
において、第１回目のエッチングが終了したときの様子
を示す概略断面図である。
【図４０】第２実施例におけるサイドウォール形成工程
において、第２回目のエッチングが終了したときの様子
を示す概略断面図である。
【符号の説明】
１００…半導体基板 １０２…フィールド酸化膜 １１０，１１２，１１４，１１６，１１８，１１９…酸
化膜 １１２Ｇｎ，１１２Ｇｐ…ゲート酸化膜 １１６Ｇｎ，１１６Ｇｐ…ゲート酸化膜 １１９ＳＷ…サイドウォール １２０…ｎウェル １２２…ドレインオフセット領域 １２４…ソースオフセット領域 １２６…ドレイン領域 １２８…ソース領域 １２６Ｓ，１２８Ｓ…シリサイド １３０…ｐウェル １３２…ドレインオフセット領域 １３４…ソースオフセット領域 １３６，１３６α…ドレイン領域 １３８，１３８α…ソース領域 １３６Ｓ，１３８Ｓ…シリサイド １３６Ｓα，１３８Ｓα…シリサイド １４０…ｎウェル １４２…ドレインオフセット領域 １４４…ソースオフセット領域 １４６…ドレイン領域 １４８…ソース領域 １４６Ｓ，１４８Ｓ…シリサイド １５０…ｐウェル １５２…ドレインオフセット領域 １５４…ソースオフセット領域 １５６…ドレイン領域 １５８…ソース領域 １５８Ｓ，１５８Ｓ…シリサイド １６０…ポリシリコン膜 １６０Ｈｐ，１６０Ｈｎ，１６０Ｌｐ，１６０Ｌｎ…ゲ
ート １６０ＳＨｐ，１６０ＳＨｎ，１６０ＳＬｐ，１６０Ｓ
Ｌｎ…シリサイド １８０…チタン膜 １９０…酸化膜 １９０Ｐ…保護膜 ２１９ＳＷ…サイドウォール ＨＶ…高耐圧トランジスタ形成領域 ＨＶｎ…高耐圧ｎＭＯＳトランジスタ形成領域 ＨＶｐ…高耐圧ｐＭＯＳトランジスタ形成領域 ＬＶ…低耐圧トランジスタ形成領域 ＬＶｎ…低耐圧ｎＭＯＳトランジスタ形成領域 ＬＶｐ…低耐圧ｐＭＯＳトランジスタ形成領域 Ｒ１〜Ｒ１８，Ｒ１５Ａ，Ｒ１６Ａ…レジスト
─────────────────────────────────────────────────────
【手続補正書】
【提出日】平成１４年１０月１７日（２００２．１０．
１７）
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】請求項１１
【補正方法】変更
【補正内容】
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】請求項１６
【補正方法】変更
【補正内容】
フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 29/43 Ｆターム(参考） 4M104 AA01 BB01 BB02 BB25 BB26 BB27 BB28 BB40 CC05 DD04 DD26 DD37 DD55 DD78 DD84 FF14 GG09 GG10 GG14 GG20 HH16 5F048 AA05 AA07 AC01 AC03 BB04 BB06 BB07 BB08 BB11 BB16 BC06 BC07 BC18 BC19 BD04 BE02 BE03 BF06 BF11 BF16 BG12 DA18 DA25 DA27 DA30

Claims (16)

    【特許請求の範囲】
  1. 【請求項１】 ドレイン−ソース間耐圧の異なる絶縁ゲ
    ート型の高耐圧トランジスタと低耐圧トランジスタとが
    同一の半導体基板上に混在する半導体装置を製造するた
    めの方法であって、（ａ）前記各トランジスタが形成さ
    れる各素子形成領域内に、ゲート絶縁膜として利用され
    る領域を含む絶縁膜を形成する工程であって、前記高耐
    圧トランジスタのドレイン・ソース形成領域上に形成さ
    れた前記絶縁膜の膜厚が、前記低耐圧トランジスタのド
    レイン・ソース形成領域上に形成された前記絶縁膜の膜
    厚よりも大きい、工程と、（ｂ）前記各トランジスタの
    前記ゲート絶縁膜上にゲートを形成する工程と、（ｃ）
    少なくとも前記低耐圧トランジスタの前記ゲートの側方
    にサイドウォールを形成して、前記各トランジスタの前
    記ドレイン・ソース形成領域上の前記絶縁膜に開口部を
    設ける工程であって、前記高耐圧トランジスタの前記ド
    レイン・ソース形成領域上の比較的厚い前記絶縁膜に開
    口部が設けられる際に、前記低耐圧トランジスタの前記
    ゲートの側方に形成された前記サイドウォールの幅が小
    さくならないようにエッチングが実行される、工程と、
    （ｄ）前記絶縁膜に設けられた開口部を介して、前記各
    トランジスタの前記ドレイン・ソース形成領域内に不純
    物元素を導入することにより、前記各トランジスタのド
    レイン・ソース領域を形成する工程と、を備えることを
    特徴とする半導体装置の製造方法。
  2. 【請求項２】 請求項１記載の半導体装置の製造方法で
    あって、 前記工程（ｃ）は、（ｃ１）少なくとも前記低耐圧トラ
    ンジスタの前記素子形成領域上に前記絶縁膜と異なる絶
    縁材料で構成される材料膜を形成する工程と、（ｃ２）
    前記絶縁膜をエッチングせずに前記材料膜をエッチング
    する選択性エッチングを実行することにより、少なくと
    も前記低耐圧トランジスタの前記ゲートの側方に前記サ
    イドウォールを形成する工程と、（ｃ３）前記材料膜を
    エッチングせずに前記絶縁膜をエッチングする選択性エ
    ッチングを実行することにより、前記各トランジスタの
    前記ドレイン・ソース形成領域上に存在する前記絶縁膜
    に開口部を設ける工程と、を含む、半導体装置の製造方
    法。
  3. 【請求項３】 請求項２記載の半導体装置の製造方法で
    あって、 前記半導体基板は、シリコン基板であり、 前記絶縁膜は、シリコン酸化膜であり、 前記材料膜は、シリコン窒化膜である、半導体装置の製
    造方法。
  4. 【請求項４】 請求項３記載の半導体装置の製造方法で
    あって、 前記工程（ｂ）は、前記各トランジスタの前記ゲートを
    ポリシリコンで形成する工程を含み、 前記工程（ｃ）は、前記サイドウォールを形成する前
    に、ポリシリコンで形成された前記ゲートの側面にシリ
    コン酸化膜を形成する工程を含み、 前記工程（ｄ）は、前記ゲートに不純物元素を導入する
    工程を含む、半導体装置の製造方法。
  5. 【請求項５】 請求項１記載の半導体装置の製造方法で
    あって、 前記工程（ｃ）は、（ｃ１）少なくとも前記低耐圧トラ
    ンジスタの前記素子形成領域上に前記絶縁膜と同じ材料
    で構成される材料膜を形成する工程と、（ｃ２）前記材
    料膜をエッチングすることにより、少なくとも前記低耐
    圧トランジスタの前記ゲートの側方に前記サイドウォー
    ルを形成し、前記エッチングを継続することにより、前
    記低耐圧トランジスタの前記ドレイン・ソース形成領域
    上に存在する比較的薄い前記絶縁膜に開口部を設ける工
    程と、（ｃ３）前記低耐圧トランジスタの前記素子形成
    領域を保護するレジストを形成する工程と、（ｃ４）前
    記絶縁膜をさらにエッチングすることにより、前記高耐
    圧トランジスタの前記ドレイン・ソース形成領域上に残
    存する前記比較的厚い絶縁膜に開口部を設ける工程と、
    を含む、半導体装置の製造方法。
  6. 【請求項６】 請求項５記載の半導体装置の製造方法で
    あって、 前記半導体基板は、シリコン基板であり、 前記絶縁膜および前記材料膜は、シリコン酸化膜であ
    る、半導体装置の製造方
  7. 【請求項７】 請求項１記載の半導体装置の製造方法で
    あって、 前記半導体基板は、シリコン基板であり、 前記絶縁膜は、シリコン酸化膜であり、 前記工程（ｂ）は、前記各トランジスタの前記ゲートを
    ポリシリコンで形成する工程を含み、 前記工程（ｄ）は、前記ゲートに不純物元素を導入する
    工程を含む、半導体装置の製造方法。
  8. 【請求項８】 請求項１記載の半導体装置の製造方法で
    あって、 前記工程（ｂ）は、 前記高耐圧トランジスタの前記ゲートを前記ゲート絶縁
    膜の中央部上に形成する工程を含み、 前記工程（ｄ）は、 少なくとも前記高耐圧トランジスタの前記ゲート絶縁膜
    の周辺部上にレジストが形成された状態で、前記不純物
    元素を前記各トランジスタの前記ドレイン・ソース形成
    領域内にイオン注入によって導入する工程を含む、半導
    体装置の製造方法。
  9. 【請求項９】 請求項１記載の半導体装置の製造方法で
    あって、 前記工程（ｂ）は、 前記高耐圧トランジスタの前記ゲートを前記ゲート絶縁
    膜の中央部上に形成する工程を含み、 前記製造方法は、さらに、（ｅ）前記各トランジスタの
    少なくとも前記ドレイン・ソース領域上に金属層を形成
    し、前記ドレイン・ソース領域の表層と前記金属層とを
    化合させて、金属配線を接続するためのコンタクト層を
    形成する工程であって、少なくとも前記高耐圧トランジ
    スタの前記ゲート絶縁膜の周辺部上に保護膜が形成され
    た状態で、前記金属層が形成される、工程を備える、半
    導体装置の製造方法。
  10. 【請求項１０】 請求項９記載の半導体装置の製造方法
    であって、 前記半導体基板は、シリコン基板であり、 前記絶縁膜は、シリコン酸化膜であり、 前記工程（ｂ）は、前記各トランジスタの前記ゲートを
    ポリシリコンで形成する工程を含み、 前記工程（ｄ）は、前記ゲートに不純物元素を導入する
    工程を含み、 前記工程（ｅ）は、前記各トランジスタの前記ゲート上
    に前記金属層を形成し、前記ゲートの表層と前記金属層
    とを化合させて、前記コンタクト層を形成する工程を含
    む、半導体装置の製造方法。
  11. 【請求項１１】 半導体装置であって、 半導体基板と、 前記半導体基板上に形成され、ドレイン−ソース間耐圧
    が異なる絶縁ゲート型の高耐圧トランジスタおよび低耐
    圧トランジスタと、を備え、 前記低耐圧トランジスタは、 第１のゲート絶縁膜と、 前記第１のゲート絶縁膜上に形成された第１のゲート
    と、 前記第１のゲートの側方に形成され、前記第１のゲート
    絶縁膜と異なる絶縁材料で構成されたサイドウォール
    と、を備えることを特徴とする半導体装置。
  12. 【請求項１２】 請求項１１記載の半導体装置であっ
    て、 前記半導体基板は、シリコン基板であり、 前記第１のゲート絶縁膜は、シリコン酸化膜であり、 前記第１のサイドウォールは、シリコン窒化物で構成さ
    れる、半導体装置。
  13. 【請求項１３】 請求項１２記載の半導体装置であっ
    て、 前記第１のゲートは、不純物元素が導入されたポリシリ
    コンで形成されている、半導体装置。
  14. 【請求項１４】 請求項１３記載の半導体装置であっ
    て、 前記第１のゲートと前記第１のサイドウォールとの間に
    は、シリコン酸化膜が形成されている、半導体装置。
  15. 【請求項１５】 請求項１１記載の半導体装置であっ
    て、 前記高耐圧トランジスタは、 第２のゲート絶縁膜と、 前記第２のゲート絶縁膜の中央部上に形成された第２の
    ゲートと、 少なくとも前記第２のゲート絶縁膜の周辺部上を覆う保
    護膜と、を備える、半導体装置。
  16. 【請求項１６】 請求項１１記載の半導体装置であっ
    て、 前記高耐圧トランジスタは、 第２のゲート絶縁膜と、 前記第２のゲート絶縁膜の中央部上に形成された第２の
    ゲートと、を備え、 前記第２のゲートは、不純物元素が導入されたポリシリ
    コンで形成されており、 前記第２のゲートの前記ゲートの周辺端部を除く上面に
    はシリサイドが形成されている、半導体装置。
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