KR20180118191A - 표시 장치, 모듈, 및 전자 기기 - Google Patents

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고지 구스노키
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가부시키가이샤 한도오따이 에네루기 켄큐쇼
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Abstract

해상도가 높은 액정 표시 장치를 제공한다. 개구율이 높은 액정 표시 장치를 제공한다. 명암비 및 표시 품질이 높은 액정 표시 장치를 제공한다. 낮은 전압으로 구동할 수 있는 액정 표시 장치를 제공한다. 표시 장치는 한 쌍의 기판 사이에 화소 전극, 제 1 공통 전극, 제 2 공통 전극, 및 액정층을 포함한다. 화소 전극 및 제 1 공통 전극은 액정층과, 기판들 중 한쪽 사이에 위치한다. 제 2 공통 전극은 액정층과 다른 쪽 기판 사이에 위치한다. 제 1 공통 전극 및 제 2 공통 전극에 같은 전위가 공급된다. 제 1 공통 전극은, 상이한 색을 나타내는 2개의 인접한 부화소의 표시 영역들 사이에 제 2 공통 전극과 중첩하는 부분을 포함한다. 화소 전극 및 제 1 공통 전극 중 적어도 한쪽은, 부화소의 표시 영역에 제 2 공통 전극과 중첩하지 않는 부분을 포함한다.

Description

표시 장치, 모듈, 및 전자 기기
본 발명의 일 형태는 액정 표시 장치, 모듈, 및 전자 기기에 관한 것이다.
또한, 본 발명의 일 형태는 상술한 기술분야에 한정되지 않는다. 본 발명의 일 형태의 기술분야의 예에는, 반도체 장치, 표시 장치, 발광 장치, 축전 장치, 기억 장치, 전자 기기, 조명 장치, 입력 장치(예를 들어 터치 센서), 입출력 장치(예를 들어 터치 패널), 이들 중 임의의 것의 구동 방법, 및 이들 중 임의의 것의 제작 방법이 포함된다.
액정 표시 장치 및 발광 표시 장치로 대표되는 평판 디스플레이의 대부분에 사용되는 트랜지스터는, 유리 기판 위에 제공된 비정질 실리콘, 단결정 실리콘, 및 다결정 실리콘 등의 실리콘 반도체를 사용하여 형성되어 있다. 이러한 실리콘 반도체를 사용하는 트랜지스터는 집적 회로(IC) 등에 사용되고 있다.
근년, 반도체 특성을 나타내는 금속 산화물을 트랜지스터에서 실리콘 반도체 대신에 사용하는 기술이 주목을 받고 있다. 또한, 본 명세서에서는, 반도체 특성을 나타내는 금속 산화물을 산화물 반도체라고 한다. 예를 들어, 특허문헌 1 및 2에는, 산화물 반도체로서 산화 아연 또는 In-Ga-Zn계 산화물을 사용하여 트랜지스터를 제작하고, 상기 트랜지스터를 표시 장치의 화소에서 스위칭 소자 등으로서 사용하는 기술이 개시(開示)되어 있다.
일본 공개특허공보 특개2007-123861호 일본 공개특허공보 특개2007-096055호
해상도가 높은 액정 표시 장치를 제공하는 것을 본 발명의 일 형태의 과제로 한다. 개구율이 높은 액정 표시 장치를 제공하는 것을 본 발명의 일 형태의 또 다른 과제로 한다. 명암비 및 표시 품질이 높은 액정 표시 장치를 제공하는 것을 본 발명의 일 형태의 또 다른 과제로 한다. 낮은 전압으로 구동시킬 수 있는 액정 표시 장치를 제공하는 것을 본 발명의 일 형태의 또 다른 과제로 한다. 소비전력이 낮은 액정 표시 장치를 제공하는 것을 본 발명의 일 형태의 또 다른 과제로 한다. 신뢰성이 높은 액정 표시 장치를 제공하는 것을 본 발명의 일 형태의 또 다른 과제로 한다. 신규 액정 표시 장치를 제공하는 것을 본 발명의 일 형태의 또 다른 과제로 한다.
또한, 이들 과제의 기재는 다른 과제의 존재를 제외하지 않는다. 본 발명의 일 형태에서, 상기 과제 모두를 실현할 필요는 없다. 명세서, 도면, 및 청구항 등의 기재로부터 다른 과제를 추출할 수 있다.
본 발명의 일 형태의 표시 장치는, 한 쌍의 기판 사이에 화소 전극, 제 1 공통 전극, 제 2 공통 전극, 및 액정층을 포함한다. 화소 전극 및 제 1 공통 전극은 액정층과, 기판들 중 한쪽 사이에 위치한다. 제 2 공통 전극은 액정층과 다른 쪽 기판 사이에 위치한다. 같은 전위가 제 1 공통 전극 및 제 2 공통 전극에 공급된다. 제 1 공통 전극은, 상이한 색을 나타내는 2개의 인접한 부화소의 표시 영역들 사이에 제 2 공통 전극과 중첩하는 부분을 포함한다. 화소 전극 및 제 1 공통 전극 중 적어도 한쪽은, 부화소의 표시 영역에 제 2 공통 전극과 중첩하지 않는 부분을 포함한다.
제 2 공통 전극은, 부화소의 표시 영역에 개구를 포함하는 것이 바람직하다. 액정층의 두께를 d로 나타내는 경우, 개구의 폭은 d/6 이상이고, 부화소의 폭보다 좁은 것이 바람직하다. 액정층의 두께를 d로 나타내는 경우, 개구들 사이의 거리는 d 이상 2.5d 이하인 것이 바람직하다. 액정층의 두께 d는 1μm 이상 3μm 이하인 것이 바람직하다.
제 1 공통 전극은 제 2 공통 전극과 전기적으로 접속되어도 좋다. 또는, 제 1 공통 전극 및 제 2 공통 전극에 전위를 독립적으로 공급하여도 좋다. 예를 들어, 제 1 공통 전극 및 제 2 공통 전극은 상이한 전원선과 전기적으로 접속되어도 좋다.
액정층에 포함되는 액정은 음의 유전 이방성을 갖는 것이 바람직하다.
표시 장치는 그 채널 형성 영역에 산화물 반도체를 포함하는 트랜지스터를 포함하는 것이 바람직하다. 트랜지스터는 화소 전극에 전기적으로 접속된다. 트랜지스터의 반도체층은 예를 들어, 인듐, 아연, 및 알루미늄, 갈륨, 이트륨, 및 주석 중 하나를 포함하는 것이 바람직하다.
바람직하게는, 표시 장치는 주사선 및 신호선을 포함하고, 주사선이 연장되는 방향이 신호선이 연장되는 방향과 교차하고, 같은 색을 나타내는 복수의 부화소가 신호선이 연장되는 방향과 교차하는 방향으로 배열된다.
본 발명의 일 형태는, 상술한 것 중 임의의 것에 따른 표시 장치를 포함하고, 가요성 인쇄 회로(FPC) 기판 또는 TCP(tape carrier package) 등의 커넥터가 접속되거나, 또는 IC가 COG(chip on glass) 방식 또는 COF(chip on film) 방식 등의 방식에 의하여 실장되는 모듈이다.
본 발명의 일 형태에서는, 상술한 구성을 표시 장치 대신에 입출력 장치(예를 들어 터치 패널)에 적용하여도 좋다.
본 발명의 일 형태는 상술한 모듈, 및 안테나, 배터리, 하우징, 카메라, 스피커, 마이크로폰, 및 제어 버튼 중 적어도 하나를 포함하는 전자 기기이다.
본 발명의 일 형태에 따르면, 해상도가 높은 액정 표시 장치를 제공할 수 있다. 본 발명의 또 다른 일 형태에 따르면, 개구율이 높은 액정 표시 장치를 제공할 수 있다. 본 발명의 또 다른 일 형태에 따르면, 명암비 및 표시 품질이 높은 액정 표시 장치를 제공할 수 있다. 본 발명의 또 다른 일 형태에 따르면, 낮은 전압으로 구동시킬 수 있는 액정 표시 장치를 제공할 수 있다. 본 발명의 또 다른 일 형태에 따르면, 소비전력이 낮은 액정 표시 장치를 제공할 수 있다. 본 발명의 또 다른 일 형태에 따르면, 신뢰성이 높은 액정 표시 장치를 제공할 수 있다. 본 발명의 또 다른 일 형태에 따르면, 신규 액정 표시 장치를 제공할 수 있다.
또한, 이들 효과의 기재는 다른 효과의 존재를 제외하지 않는다. 본 발명의 일 형태에서는, 상기 효과 모두를 실현할 필요는 없다. 명세서, 도면, 및 청구항 등의 기재로부터 다른 효과를 추출할 수 있다.
첨부 도면에 있어서:
도 1의 (A) 내지 (D)는 액정 소자의 예를 도시한 단면도이다.
도 2의 (A) 내지 (C)는 제 2 공통 전극의 레이아웃을 도시한 상면도이다.
도 3의 (A)는 표시 장치의 예를 도시한 사시도이고, 도 3의 (B) 및 (C)는 부화소의 예를 도시한 상면도이다.
도 4의 (A) 및 (B)는 표시 장치의 예를 도시한 단면도이다.
도 5의 (A) 및 (B)는 화소의 배열예 및 구성예를 도시한 것이다.
도 6은 표시 장치의 예를 도시한 단면도이다.
도 7은 표시 장치의 예를 도시한 단면도이다.
도 8의 (A) 내지 (D)는 표시 장치의 예를 도시한 단면도이다.
도 9의 (A) 및 (B)는 표시 장치의 예를 도시한 단면도이다.
도 10은 표시 장치의 예를 도시한 단면도이다.
도 11의 (A) 및 (B)는 터치 패널의 예를 도시한 사시도이다.
도 12는 터치 패널의 예를 도시한 단면도이다.
도 13의 (A) 및 (B)는 입력 장치의 예 및 입력 장치의 구동 방법의 예를 도시한 것이다.
도 14의 (A) 및 (B)는 터치 패널의 예를 도시한 사시도이다.
도 15는 터치 패널의 예를 도시한 단면도이다.
도 16은 터치 패널의 예를 도시한 단면도이다.
도 17의 (A) 내지 (D)는 입력 장치의 예를 도시한 상면도이다.
도 18의 (A) 내지 (E)는 입력 장치의 예를 도시한 상면도이다.
도 19는 터치 패널의 예를 도시한 단면도이다.
도 20의 (A) 및 (B)는 검지 소자 및 화소의 예를 도시한 것이다.
도 21의 (A) 내지 (E)는 검지 소자 및 화소의 동작예를 도시한 것이다.
도 22의 (A) 내지 (C)는 검지 소자 및 화소의 예를 도시한 상면도이다.
도 23은 터치 패널 모듈의 예를 도시한 블록도이다.
도 24의 (A) 내지 (C)는 터치 패널 모듈의 예를 도시한 것이다.
도 25의 (A1), (A2), (B1), (B2), (C1), 및 (C2)는 트랜지스터의 예를 도시한 단면도이다.
도 26의 (A1) 내지 (A3), (B1), 및 (B2)는 트랜지스터의 예를 도시한 단면도이다.
도 27의 (A1) 내지 (A3), (B1), (B2), (C1), 및 (C2)는 트랜지스터의 예를 도시한 단면도이다.
도 28의 (A) 내지 (C)는 트랜지스터의 예를 도시한 상면도 및 단면도이다.
도 29의 (A) 내지 (C)는 트랜지스터의 예를 도시한 상면도 및 단면도이다.
도 30의 (A) 내지 (C)는 트랜지스터의 예를 도시한 상면도 및 단면도이다.
도 31의 (A) 및 (B)는 트랜지스터의 예를 도시한 상면도 및 단면도이다.
도 32의 (A) 및 (B)는 트랜지스터의 예를 도시한 상면도 및 단면도이다.
도 33의 (A) 내지 (C)는 트랜지스터의 예를 도시한 상면도 및 단면도이다.
도 34의 (A) 내지 (C)는 트랜지스터의 예를 도시한 상면도 및 단면도이다.
도 35의 (A) 내지 (C)는 트랜지스터의 예를 도시한 상면도 및 단면도이다.
도 36은 터치 패널 모듈의 예를 도시한 것이다.
도 37의 (A) 내지 (H)는 전자 기기의 예를 도시한 것이다.
도 38의 (A) 및 (B)는 전자 기기의 예를 도시한 것이다.
도 39의 (A) 및 (B)는 실시예 1의 화소 레이아웃을 도시한 것이다.
도 40의 (A) 및 (B)는 실시예 1의 배향 시뮬레이션 결과를 나타낸 것이다.
도 41의 (A) 및 (B)는 실시예 1의 배향 시뮬레이션 결과를 나타낸 것이다.
도 42의 (A) 및 (B)는 실시예 1의 배향 시뮬레이션 결과를 나타낸 것이다.
도 43의 (A) 및 (B)는 실시예 1의 배향 시뮬레이션 결과를 나타낸 것이다.
도 44는 실시예 1의 시뮬레이션 결과를 나타낸 것이다.
도 45의 (A)는 실시예 1의 표시 장치의 표시 결과를 나타낸 사진이고, 도 45의 (B) 및 (C)는 표시부의 광학 현미경 사진이다.
도 46의 (A) 및 (B)는 실시예 2의 시뮬레이션 결과를 나타낸 것이다.
도 47의 (A) 및 (B)는 실시예 2의 시뮬레이션 결과를 나타낸 것이다.
도면을 참조하여 실시형태에 대하여 자세히 설명한다. 또한, 본 발명은 이하의 설명에 한정되지 않고, 본 발명의 취지 및 범위에서 벗어나지 않고 형태 및 자세한 사항을 다양하게 변경할 수 있다는 것은 통상의 기술자에 의하여 쉽게 이해된다. 그러므로, 본 발명은 이하의 실시형태의 기재에 한정하여 해석되지 말아야 한다.
또한, 이하에서 설명하는 발명의 구성에서, 같은 부분 또는 비슷한 기능을 갖는 부분은 상이한 도면 간에서 같은 부호에 의하여 나타내어지고, 이러한 부분의 설명은 반복하지 않는다. 또한, 비슷한 기능을 갖는 부분에는 같은 해치 패턴을 적용하고, 그 부분을 특별히 부호로 나타내지 않는 경우가 있다.
도면에 도시된 각 구성의 위치, 크기, 또는 범위 등은 이해하기 쉽게 하기 위하여 정확하게 나타내어지지 않는 경우가 있다. 따라서, 개시되는 발명은 도면에 개시된 위치, 크기, 또는 범위 등에 반드시 한정되지는 않는다.
또한, "막" 및 "층"이라는 용어는 경우 또는 상황에 따라 서로 바꿀 수 있다. 예를 들어, "도전층"이라는 용어를 "도전막"이라는 용어로 바꿀 수 있다. 또한, "절연막"이라는 용어를 "절연층"이라는 용어로 바꿀 수 있다.
(실시형태 1)
본 실시형태에서는 본 발명의 일 형태의 표시 장치에 대하여 도 1의 (A) 내지 도 24의 (C)를 참조하여 설명한다.
본 발명의 일 형태의 표시 장치는, 화소 전극, 제 1 공통 전극, 제 2 공통 전극, 및 액정층을 포함한다. 화소 전극 및 제 1 공통 전극은 각각, 표시 장치의 두께 방향에서 액정층을 개재(介在)하여 제 2 공통 전극과 대향한다. 같은 전위를 제 1 공통 전극 및 제 2 공통 전극에 공급한다. 제 1 공통 전극은, 상이한 색을 나타내는 2개의 인접한 부화소의 표시 영역들 사이에 제 2 공통 전극과 중첩하는 부분을 포함한다. 화소 전극 및 제 1 공통 전극 중 적어도 한쪽은, 부화소의 표시 영역에 제 2 공통 전극과 중첩하지 않는 부분을 포함한다.
표시 장치는 복수의 화소를 포함하고, 화상을 표시하는 기능을 갖는다.
화소는 복수의 부화소를 포함한다. 예를 들어, 적색을 나타내는 부화소, 녹색을 나타내는 부화소, 및 청색을 나타내는 부화소가 하나의 화소를 형성함으로써, 표시부에서 풀 컬러 표시를 실현할 수 있다. 또한, 부화소에 의하여 나타내어지는 색은 적색, 녹색, 및 청색에 한정되지 않는다. 예를 들어, 백색, 황색, 마젠타, 또는 시안 등을 나타내는 부화소를 화소에 사용하여도 좋다. 또한, 본 명세서 등에서, 부화소를 단순히 화소라고 할 경우가 있다.
액정 표시 장치의 구동 방법의 예에는, 양극과 음극이 프레임마다 반전되는(즉, 신호의 극성이 반전되는) 프레임 반전 구동; 양극과 음극이 행마다 반전되는 게이트 라인 반전 구동; 양극과 음극이 열마다 반전되는 소스 라인 반전 구동; 및 양극과 음극이 열 및 행마다 반전되는 도트 라인 반전 구동이 포함된다. 이들 구동 방법을 사용하여 신호의 극성을 반전함으로써 화상의 잔상(burn-in)을 방지할 수 있다. 소비전력의 관점에서, 소스 라인 반전 구동을 사용하는 것이 바람직하다.
액정 표시 장치의 해상도의 상승에 의하여, 화소들 사이의 폭(거리) 및 부화소들 사이의 폭(거리)이 축소된다. 그러므로, 예를 들어 소스 라인 반전 구동을 수평 전계 모드의 액정 소자를 사용하는 표시 장치에 적용하면, 수평 전계가 인접한 부화소들 사이에서 발생하여, 액정의 배향 결함 및 인접한 부화소로의 광 누설이 일어날 수 있다. 광 누설에 의하여, 표시 장치의 표시 품질이 저하된다. 표시 품질의 저하는, 차광층 등이 광 누설이 생기기 쉬운 부분을 덮으면 저감할 수 있지만, 이에 의하여 개구율이 저하될 수 있다.
따라서, 본 발명의 일 형태에서는, 상이한 색을 나타내는 2개의 부화소의 표시 영역들 사이에서, 같은 전위가 공급되는 한 쌍의 전극(제 1 공통 전극 및 제 2 공통 전극) 사이에 액정층을 끼운다. 이는, 수평 전계가 인접한 2개의 부화소들 사이에서 발생하는 것을 방지한다. 그 결과, 액정의 배향 결함을 방지하여 광 누설을 저감할 수 있으므로, 표시 장치의 명암비를 높일 수 있다.
본 발명의 일 형태에서는, 화소 전극 및 제 1 공통 전극 중 적어도 한쪽은, 부화소의 표시 영역에 제 2 공통 전극과 중첩하지 않는 부분을 포함한다. 그 결과, 제 2 공통 전극이 제공되더라도, 액정 소자의 구동 전압이 높아지기 어렵다.
<1-1. 표시 장치의 구성예 1>
도 1의 (A) 내지 (D)는 본 발명의 일 형태의 표시 장치의 단면도를 도시한 것이다.
도 1의 (A)에 도시된 표시 장치는 기판(119a), 기판(119b), 화소 전극(111a), 화소 전극(111b), 제 1 공통 전극(112), 액정층(113), 제 2 공통 전극(244), 및 절연층(220)을 포함한다.
도 1의 (A)에 도시된 표시 장치는 표시 영역(68a 및 68b)을 포함한다. 표시 영역(68a 및 68b)은 상이한 색을 나타내는 부화소의 표시 영역(즉, 부화소의 개구)이다.
화소 전극(111a 및 111b) 및 제 1 공통 전극(112)은 액정층(113)과 기판(119a) 사이에 위치한다. 제 2 공통 전극(244)은 액정층(113)과 기판(119b) 사이에 위치한다. 같은 전위를 제 1 공통 전극(112) 및 제 2 공통 전극(244)에 공급한다.
도 1의 (A)에 도시된 표시 장치에서, 제 1 공통 전극(112)은 기판(119a) 위에 있고, 절연층(220)은 제 1 공통 전극(112) 위에 있고, 섬 형상의 화소 전극(111a 및 111b)은 절연층(220) 위에 있다. 화소 전극은 각 부화소에 제공된다. 표시 영역에서, 화소 전극은 개구 또는 틈(슬릿 등이라고도 함)을 갖는다.
도 1의 (B)에 도시된 표시 장치는, 화소 전극과 제 1 공통 전극의 적층 순서가 도 1의 (A)와 상이하다.
도 1의 (B)에 도시된 표시 장치에서, 섬 형상의 화소 전극(111a 및 111b)은 기판(119a) 위에 있고, 절연층(220)은 화소 전극(111a 및 111b) 위에 있고, 제 1 공통 전극(112)은 절연층(220) 위에 있다. 표시 영역에서, 제 1 공통 전극(112)은 개구 또는 틈(슬릿 등이라고도 함)을 갖는다.
각 표시 영역(68a 및 68b)에서, 화소 전극과 제 1 공통 전극(112) 사이에 전압을 인가할 수 있다(도 1의 (A) 및 (B)의 화살표 참조). 한편, 표시 영역들(68a 및 68b) 사이에는, 액정층(113)을 같은 전위(정전위, 공통 전위)가 공급되는 제 1 공통 전극(112)과 제 2 공통 전극(244) 사이에 끼운다. 기판(119b) 측의 전극에 공급되는 공통 전위는, 전계가 화소 전극으로부터 인접한 부화소의 전극으로 확대되는 것을 방지한다. 그 결과, 액정의 배향 결함을 방지하여 광 누설을 저감할 수 있으므로, 표시 장치의 명암비를 높일 수 있다.
도 1의 (A)에서, 제 1 공통 전극(112)은 제 2 공통 전극(244)과 중첩되지 않는 부분을 각 표시 영역(68a 및 68b)에 갖는다. 도 1의 (B)에서, 화소 전극(111a)은 제 2 공통 전극(244)과 중첩되지 않는 부분을 표시 영역(68a)에 갖고, 화소 전극(111b)은 제 2 공통 전극(244)과 중첩되지 않는 부분을 표시 영역(68b)에 갖는다. 부화소의 표시 영역 전체에 제 2 공통 전극(244)을 제공하는 경우와 비교하여, 제 2 공통 전극(244)을 부분적으로 제공하는 경우에는, 액정 소자의 구동 전압이 높아지는 것을 저감할 수 있다.
도 1의 (A) 및 (B)에서, L1은 제 2 공통 전극(244)이 제공되지 않는 부화소의 표시 영역의 길이를 나타내고, L2는 2개의 부화소를 걸쳐 제공되는 제 2 공통 전극(244)의 길이를 나타낸다. 도 1의 (A)에서, 화소 전극과 제 2 공통 전극(244) 사이의 액정층(113)의 두께는 d로 나타내어진다. 도 1의 (B)에서, 제 1 공통 전극(112)과 제 2 공통 전극(244) 사이의 액정층(113)의 두께는 d로 나타내어진다. 액정층의 두께는, 제 2 공통 전극(244)과, 화소 전극 및 제 1 공통 전극(112) 중 액정층(113)의 두께 방향에서 제 2 공통 전극(244)과 가까운 한쪽 사이의 액정층(113)의 두께를 말한다. 액정층의 두께 d는 셀 갭, 또는 제 2 공통 전극(244)과, 화소 전극 및 제 1 공통 전극(112) 중 한쪽 사이의 최소 거리라고 할 수도 있다.
도 2의 (A) 내지 (C)는, 제 2 공통 전극(244)의 레이아웃의 예를 도시한 것이다.
여기서 나타낸 예에서, 하나의 화소는 적색 부화소(R), 녹색 부화소(G), 및 청색 부화소(B)의 3개의 부화소로 구성된다. 부화소의 표시 영역(68) 외의 영역은 비표시 영역(66)으로 나타낸다.
도 2의 (A)는, 제 2 공통 전극(244)이 개구를 갖는 예를 나타낸 것이다. 개구는 표시 영역(68)의 적어도 일부에 위치한다. 개구는 비표시 영역(66)으로 연장되어도 좋다.
도 2의 (A)에서, 길이 L1은 개구의 폭과 동등하다. 바꿔 말하면, 길이 L1은, 개구의 단변의 길이 또는 상이한 색을 나타내는 부화소가 배열되는 방향에서의 개구의 길이 등이다.
도 2의 (A)에서, 길이 L2는 개구들 사이의 거리와 동등하다. 바꿔 말하면, 길이 L2는 상이한 색을 나타내는 부화소가 배열되는 방향에서의 개구들의 거리 등이다.
도 2의 (B)는, 복수의 제 2 공통 전극(244)이 스트라이프 패턴으로 제공되는 예를 나타낸 것이다. 제 2 공통 전극(244)이 배열되는 방향은, 같은 색을 나타내는 부화소가 배열되는 방향과 교차한다.
하나의 제 2 공통 전극(244)은, 싱이한 색을 나타내는 2개의 인접한 부화소를 걸쳐 제공된다. 예를 들어, 제 2 공통 전극(244a)은 적색 부화소(R)와 녹색 부화소(G)를 걸쳐 제공된다.
도 2의 (B)에서, 길이 L1은 2개의 인접한 제 2 공통 전극 사이의 거리와 동등하다.
도 2의 (B)에서, 길이 L2는 제 2 공통 전극의 폭과 동등하다. 바꿔 말하면, 길이 L2는, 제 2 공통 전극의 단변의 길이 또는 상이한 색을 나타내는 부화소가 배열되는 방향에서의 제 2 공통 전극의 길이 등이다.
또한, 도 2의 (B)에 도시된 제 2 공통 전극(244)은 빗 형상의 전극이라고 간주할 수 있다. 이 경우, 제 2 공통 전극(244a, 244b, 및 244c)은, 도 2의 (B)에 도시되지 않은 부분에서 서로 접속된다. 길이 L1은 빗살들 사이의 거리일 수 있지만, 길이 L2는 빗살의 폭일 수 있다.
도 2의 (C)는, 제 2 공통 전극(244)의 개구가 같은 색을 나타내는 2개의 인접한 부화소를 걸치는 예를 나타낸 것이다. 개구는 같은 색을 나타내는 복수의 부화소의 표시 영역(68)에 위치하여도 좋다.
제 2 공통 전극(244)은 저항이 낮아지도록 더 넓은 영역에 제공되는 것이 바람직하다. 예를 들어, 제 2 공통 전극(244)의 저항은, 도 2의 (B) 및 (C)의 구성보다 도 2의 (A)의 구성에서 더 낮아질 수 있다.
이하의 설명은 도 1의 (A) 내지 (D)에서의 제 2 공통 전극(244)이 도 2의 (A)에 도시된 레이아웃을 갖는 경우의 설명이다. 도 1의 (A) 내지 (D)에서, 제 2 공통 전극(244)은 표시 영역(68)에 개구를 갖는다. 도 1의 (B) 내지 (D)에서, 제 1 공통 전극(112)은 표시 영역(68)에 개구를 갖는다.
도 1의 (C) 및 (D)는 제 2 공통 전극(244)의 형상이 도 1의 (B)와 상이하다.
도 1의 (C)에 도시된 바와 같이, 제 1 공통 전극(112)도, 각 표시 영역(68a 및 68b)에 제 2 공통 전극(244)과 중첩되지 않는 부분을 가져도 좋다.
도 1의 (B)에서, 제 1 공통 전극(112)의 개구의 폭은 제 2 공통 전극(244)의 개구의 폭과 동등하다.
도 1의 (C)에서, 제 2 공통 전극(244)의 개구의 폭은 제 1 공통 전극(112)의 개구의 폭보다 넓다.
도 1의 (D)에서, 제 2 공통 전극(244)의 개구의 폭은 제 1 공통 전극(112)의 개구의 폭보다 좁다.
액정층(113)의 두께에 대하여 수직의 방향에서 보아, 제 2 공통 전극(244)의 개구의 단부에서 제 1 공통 전극(112)의 개구의 단부까지의 길이는, 도 1의 (C)에서는 L3, 도 1의 (D)에서는 L4로 나타내어진다.
제 2 공통 전극(244)이 부화소의 더 넓은 면적에 제공되면, 화소 전극으로부터 인접한 부화소의 전극에 전계가 확대되는 것을 더 저감할 수 있다. 바꿔 말하면, 더 짧은 길이 L1 또는 더 긴 길이 L2에 의하여 광 누설을 저감할 수 있다. 또한, 도 1의 (C)에 나타낸 길이 L3의 축소에 의하여 광 누설을 저감할 수 있고, 도 1의 (D)에 나타낸 길이 L4의 확대에 의하여 광 누설을 저감할 수 있다.
제 2 공통 전극(244)이 부화소의 표시 영역의 더 작은 면적에 제공되면, 제 2 공통 전극(244)으로 인한 액정 소자의 구동 전압의 상승을 저감할 수 있다. 바꿔 말하면, 더 긴 길이 L1 또는 더 짧은 길이 L2에 의하여, 액정 소자의 구동 전압의 상승을 저감할 수 있다. 또한, 도 1의 (C)에 나타낸 길이 L3의 확대에 의하여 액정 소자의 구동 전압의 상승을 저감할 수 있고, 도 1의 (D)에 나타낸 길이 L4의 축소에 의하여 액정 소자의 구동 전압의 상승을 저감할 수 있다.
두께 d가 더 얇은 액정층으로 함으로써, 제 2 공통 전극(244)의 효과를 높일 수 있고, 2개의 화소들 사이에서 수평 전계가 발생하는 것을 저감할 수 있다. 액정층의 두께 d가 축소되면, 길이 L1이 확대(길이 L2가 축소)된다. 그 결과, 광 누설 및 구동 전압의 상승의 양쪽 모두를 방지할 수 있다.
상술한 관점에서, 액정층의 두께를 d로 나타내는 경우, 길이 L1은 d/6 이상인 것이 바람직하고, d/2 이상인 것이 더 바람직하다.
액정층의 두께를 d로 나타내는 경우, 길이 L2는 d 이상 2.5d 이하인 것이 바람직하고, 1.2d 이상 2.4d 이하인 것이 더 바람직하다. 상기 길이 L2의 조건은 표시 장치의 명암비에 영향을 미친다. 상기 길이 L1의 조건은 표시 장치의 구동 전압에 영향을 미친다. 따라서, 표시 품질에 영향을 미치는 길이 L2의 조건은 표시 장치의 제작에서 우선되는 것이 바람직하다.
액정층의 두께 d는 1μm 이상 3μm 이하인 것이 바람직하고, 1.5μm 이상 3μm 이하인 것이 더 바람직하다.
본 발명의 일 형태에 따르면, 인접한 부화소들 사이에서의 광 누설을 방지할 수 있으므로, 부화소들 사이의 거리를 축소할 수 있다. 이에 의하여, 부화소의 개구율이 높아지고, 표시 장치의 해상도가 높아지고, 표시 장치의 표시 품질이 향상되고, 구동 전압의 상승이 저감된다. 또한, 개구율을 높임으로써, 광 추출 효율이 높아진다. 그 결과, 표시 장치의 소비전력을 저감시킬 수 있다.
<1-2. 표시 장치의 구성예 2>
도 3의 (A) 및 도 4의 (A)는, 표시 장치의 예를 도시한 것이다. 도 3의 (A)는 표시 장치(100A)의 사시도이고, 도 4의 (A)는 표시 장치(100A)의 단면도이다. 명료화를 위하여, 도 3의 (A)에서는 편광판(130) 등의 구성 요소를 도시하지 않았다. 도 3의 (A)에는 기판(61)을 파선으로 도시하였다.
표시 장치(100A)는 표시부(62) 및 구동 회로부(64)를 포함한다. FPC(72) 및 IC(73)는 표시 장치(100A)에 실장되어 있다.
표시부(62)는 복수의 화소를 포함하고, 화상을 표시하는 기능을 갖는다.
표시 장치(100A)는 주사선 구동 회로 및 신호선 구동 회로 중 한쪽 또는 양쪽 모두를 포함하여도 좋다. 표시 장치(100A)는 주사선 구동 회로 및 신호선 구동 회로 중 어느 쪽도 포함하지 않어도 된다. 표시 장치(100A)가 터치 센서 등의 센서를 포함하는 경우, 표시 장치(100A)는 센서 구동 회로를 포함하여도 좋다. 본 실시형태에서는, 구동 회로부(64)를 주사선 구동 회로를 포함하는 것으로 예시한다. 주사선 구동 회로는 표시부(62)에 포함되는 주사선에 주사 신호를 출력하는 기능을 갖는다.
표시 장치(100A)에서는, IC(73)가 COG 방식 등에 의하여 기판(51)에 실장되어 있다. IC(73)는 예를 들어, 신호선 구동 회로, 주사선 구동 회로, 및 센서 구동 회로 중 어느 하나 이상을 포함한다.
FPC(72)는 표시 장치(100A)와 전기적으로 접속되어 있다. IC(73) 및 구동 회로부(64)에는 FPC(72)를 통하여 외부로부터 신호 또는 전력이 공급된다. 또한, FPC(72)를 통하여 IC(73)로부터 외부에 신호를 출력할 수 있다.
FPC(72)에 IC가 실장되어도 좋다. 예를 들어, 신호선 구동 회로, 주사선 구동 회로, 및 센서 구동 회로 중 어느 하나 이상을 포함하는 IC가 FPC(72)에 실장되어도 좋다.
배선(65)은 표시부(62) 및 구동 회로부(64)에 신호 및 전력을 공급한다. 상기 신호 및 전력은 FPC(72)를 통하여 외부로부터, 또는 IC(73)로부터 배선(65)에 입력된다.
도 3의 (B) 및 (C)는 표시 장치(100A)에 포함되는 부화소의 상면도이다.
도 4의 (A)는 표시부(62), 구동 회로부(64), 및 배선(65)을 포함하는 단면도이다. 도 4의 (A)는 도 3의 (B)의 일점쇄선(X1-X2)을 따르는 단면도를 포함한다. 도 4의 (A) 및 후속의 표시 장치의 단면도에서, 표시부(62)는 부화소의 표시 영역(68) 및 표시 영역(68) 주변에 있는 비표시 영역(66)을 포함한다.
도 3의 (B)는 제 1 공통 전극(112) 측으로부터 본 상면도이고, 부화소에서의 게이트(223)에서 제 1 공통 전극(112)까지의 적층 구조를 도시한 것이다(도 4의 (A) 참조). 도 3의 (B)에서, 부화소의 표시 영역(68)은 굵은 점선으로 윤곽이 나타내어진다. 도 3의 (C)는, 제 1 공통 전극(112)을 제외한 도 3의 (B)의 적층 구조의 상면도이다.
표시 장치(100A)는 수평 전계 모드의 액정 소자를 포함하는 투과 액정 표시 장치의 예이다.
도 4의 (A)에 도시된 바와 같이, 표시 장치(100A)는 기판(51), 트랜지스터(201), 트랜지스터(206), 액정 소자(40), 보조 배선(139), 배향막(133a), 배향막(133b), 접속부(204), 접착층(141), 착색층(131), 차광층(132), 오버코트(121), 기판(61), 및 편광판(130) 등을 포함한다.
액정 소자(40)는 표시 영역(68)에 제공된다. 액정 소자(40)는 FFS(fringe field switching) 모드가 사용된 액정 소자이다.
액정 소자(40)는 화소 전극(111), 제 1 공통 전극(112), 제 2 공통 전극(244), 및 액정층(113)을 포함한다. 화소 전극(111)과 제 1 공통 전극(112) 사이에서 발생하는 전계에 의하여 액정층(113)의 배향을 제어할 수 있다. 액정층(113)은 배향막들(133a 및 133b) 사이에 위치한다.
접속부(69)에서, 제 2 공통 전극(244)은 기판(51) 측에 제공된 도전층과 전기적으로 접속된다. 이에 의하여, FPC(72)를 통하여 제 2 공통 전극(244)에 전위를 공급할 수 있다. 이는, 기판(61) 측에 FPC 등을 접속할 필요가 없고 표시 장치의 구성을 더 간략화할 수 있기 때문에 바람직하다.
접속부(69)는 표시부(62)의 일부이어도 좋다. 또는, 접속부(69)는 표시부(62)의 외측에 있어도 좋고, 예를 들어 표시부(62)와 구동 회로부(64) 사이에 제공되어도 좋다.
제 1 공통 전극(112) 및 제 2 공통 전극(244)에는 같은 전위가 공급될 수 있다. 예를 들어, 제 1 공통 전극(112)과 도전층(284)이 서로 전기적으로 접속되거나, 또는 하나의 막(같은 막)으로 이루어지면, 제 2 공통 전극(244)은 제 1 공통 전극(112)과 전기적으로 접속된다.
또한, 제 2 공통 전극(244)은 제 1 공통 전극(112)과 반드시 전기적으로 접속될 필요는 없다. 제 1 공통 전극(112) 및 제 2 공통 전극(244)이 상이한 전원선과 전기적으로 접속되는 경우, 2개의 전원선에 같은 전위를 공급함으로써, 제 1 공통 전극(112) 및 제 2 공통 전극(244)에는 같은 전위가 공급될 수 있다.
접속부(69)에서, 도전층(281)은 도전층(282)과 접속되고, 도전층(282)은 도전층(283)과 접속되고, 도전층(283)은 도전층(284)과 접속되고, 도전층(284)은 커넥터(243)와 접속되고, 커넥터(243)는 제 2 공통 전극(244)과 접속된다. 도전층(281), 도전층(282), 및 도전층(283)은 각각, 트랜지스터의 게이트(223), 트랜지스터의 게이트(221), 및 도전층(222a 및 222b)에서 사용되는 것과 같은 재료 및 같은 제작 공정을 사용하여 형성할 수 있다. 이러한 식, 즉, 표시부(62) 및 구동 회로부(64)에서 사용되는 도전층과 같은 재료 및 같은 공정을 사용하여 접속부(69)의 도전층을 제작함으로써, 공정 단계의 수가 증가되지 않아 바람직하다.
커넥터(243)로서는, 예를 들어 도전성 입자를 사용할 수 있다. 도전성 입자로서는, 금속 재료로 피복된 유기 수지 또는 실리카 등의 입자를 사용할 수 있다. 금속 재료로서 니켈 또는 금을 사용하면 접촉 저항을 저감시킬 수 있어 바람직하다. 니켈로 피복하고 금으로 더 피복한 입자 등, 2종류 이상의 금속 재료의 층으로 피복한 입자를 사용하는 것도 바람직하다. 커넥터(243)로서 탄성 변형 또는 소성(塑性) 변형이 가능한 재료를 사용하는 것이 바람직하다. 도 4의 (A) 등에 도시된 바와 같이, 도전성 입자는 수직으로 찌부러진 형상을 갖는 경우가 있다. 찌부러진 형상에 의하여, 커넥터(243)와, 커넥터(243)에 전기적으로 접속되는 도전층의 접촉 면적을 증대시킬 수 있고, 이에 의하여 접촉 저항이 저감되고 접속 불량 등의 문제가 저감된다.
커넥터(243)는 접착층(141)으로 덮이도록 제공되는 것이 바람직하다. 예를 들어, 경화 전의 접착층(141)에 커넥터(243)를 분산시킬 수 있다.
도 4의 (A)에서, 화소 전극(111)은 도전층(222b)을 통하여 저저항 영역(231b)과 전기적으로 접속된다.
도 4의 (B)에 도시된 바와 같이, 화소 전극(111)은 저저항 영역(231b)과 직접 접속되어도 좋다. 이 경우, 반도체층(채널 영역(231a) 및 저저항 영역(231b))은 산화물 반도체 등, 가시광을 투과시키는 재료를 포함하는 것이 바람직하다. 이에 의하여, 화소 전극(111) 및 트랜지스터의 접속부가 표시 영역(68)에 제공될 수 있어, 부화소의 개구율 및 표시 장치의 해상도가 높아질 수 있다. 또한, 저저항 영역(231b)은 도전층(222b)과 전기적으로 접속되어도 좋다. 도전층(222b)은 저저항 영역(231b)의 보조 전극으로서 기능할 수 있다. 트랜지스터는 도전층(222b)을 반드시 포함할 필요는 없다.
제 1 공통 전극(112)은 빗 형상을 갖는 상면 형상(평면 형상이라고도 함) 또는 슬릿이 제공된 상면 형상을 가져도 좋다. 도 3의 (B) 및 (C) 및 도 4의 (A)는 하나의 부화소의 표시 영역(68)의 제 1 공통 전극(112)에 하나의 개구가 제공되어 있는 예를 도시한 것이다. 표시 장치의 해상도가 높을수록, 하나의 부화소의 표시 영역(68)의 면적은 작아진다. 따라서, 제 1 공통 전극(112)에 제공되는 개구의 수는 하나 이상에 한정되지 않고, 하나의 개구를 제공할 수 있다. 즉, 해상도가 높은 표시 장치에서는, 화소(부화소)의 면적이 작기 때문에, 제 1 공통 전극(112)에 하나의 개구만이 있더라도 부화소의 표시 영역 전체에 걸쳐 액정의 배향을 위하여 충분한 전계를 생성할 수 있다.
화소 전극(111)과 제 1 공통 전극(112) 사이에는 절연층(220)이 제공되어 있다. 화소 전극(111)은 절연층(220)을 개재하여 제 1 공통 전극(112)과 중첩되는 부분을 포함한다. 또한, 화소 전극(111)과 착색층(131)이 중첩되는 영역 중 일부분에서는, 화소 전극(111) 상방에 제 1 공통 전극(112)이 배치되지 않는다. 보조 배선(139)은 제 1 공통 전극(112) 위에 제공된다. 보조 배선(139)의 저항률은 제 1 공통 전극(112)의 저항률보다 낮은 것이 바람직하다. 공통 전극과 전기적으로 접속되는 보조 배선을 제공함으로써, 공통 전극의 저항에 기인한 전압의 하강을 억제할 수 있다. 또한, 금속 산화물을 포함하는 도전층과 금속을 포함하는 도전층의 적층 구조를 사용하는 경우에는, 하프톤 마스크를 사용하는 패터닝 기술에 의하여 이들 도전층을 형성하면, 제작 공정을 간략화할 수 있어 바람직하다.
보조 배선(139)은 제 1 공통 전극(112)보다 저항이 낮은 막이다. 예를 들어, 보조 배선(139)은 몰리브데넘, 타이타늄, 크로뮴, 탄탈럼, 텅스텐, 알루미늄, 구리, 은, 네오디뮴, 및 스칸듐 등의 금속 재료, 및 이들 원소 중 임의의 것을 포함하는 합금 재료 중 임의의 것을 사용하여 단층 구조 또는 적층 구조를 갖도록 형성될 수 있다.
표시 장치의 사용자에 의하여 상기 보조 배선(139)이 보이지 않도록 하기 위하여, 보조 배선(139)은 차광층(132) 등과 중첩하는 위치에 제공되는 것이 바람직하다.
배향막은 액정층(113)과 접촉하여 제공되는 것이 바람직하다. 배향막은 액정층(113)의 배향을 제어할 수 있다. 표시 장치(100A)에서는, 제 1 공통 전극(112)(또는 절연층(220))과 액정층(113) 사이에 배향막(133a)이 위치하고, 제 2 공통 전극(244)(또는 오버코트(121))과 액정층(113) 사이에 배향막(133b)이 위치한다.
액정 재료는, 양의 유전 이방성(Δε)을 갖는 포지티브형 액정 재료 및 음의 유전 이방성을 갖는 네거티브형 액정 재료로 분류된다. 양쪽 재료를 본 발명의 일 형태에서 사용할 수 있고, 적용되는 모드 및 설계에 따라 최적인 액정 재료를 선택할 수 있다.
본 발명의 일 형태에서는, 네거티브형 액정 재료를 사용하는 것이 바람직하다. 음의 액정은 액정 분자의 분극화에 기인하는 플렉소일렉트릭 효과(flexoelectric effect)의 영향이 적기 때문에, 액정층에 인가되는 전압의 극성에 의한 투과율의 차이가 적다. 이는, 플리커가 표시 장치의 사용자에 의하여 인식되는 것을 방지한다. 플렉소일렉트릭 효과는 분극화가 배향의 왜곡에 의하여 유발되는 형상이고, 주로 분자의 형상에 의존한다. 네거티브형 액정 재료는, 퍼지는 것 및 구부러지는 것 등의 변형을 겪기 어렵다.
또한, 여기서 액정 소자(40)는 FFS 모드를 사용한 소자이지만, 본 발명의 일 형태는 이에 한정되지 않고, 다양한 모드 중 임의의 것을 사용한 액정 소자를 사용할 수 있다. 예를 들어, VA(vertical alignment) 모드, TN(twisted nematic) 모드, IPS(in-plane switching) 모드, ASM(axially symmetric aligned micro-cell) 모드, OCB(optically compensated birefringence) 모드, FLC(ferroelectric liquid crystal) 모드, 또는 AFLC(antiferroelectric liquid crystal) 모드를 사용한 액정 소자를 사용할 수 있다.
또한, 표시 장치(100A)는 노멀리 블랙형 액정 표시 장치, 예를 들어, 수직 배향(VA) 모드를 사용한 투과 액정 표시 장치이어도 좋다. 수직 배향 모드의 예에는 MVA(multi-domain vertical alignment) 모드, PVA(patterned vertical alignment) 모드, 및 ASV(advanced super view) 모드가 포함된다.
액정 소자는 액정의 광학 변조 작용에 의하여 광의 투과 및 비투과를 제어하는 소자이다. 액정의 광학 변조 작용은 액정에 인가되는 전계(수평 전계, 수직 전계, 및 경사 전계를 포함함)에 의하여 제어된다. 액정 소자에 사용되는 액정으로서는, 서모트로픽 액정, 저분자 액정, 고분자 액정, PDLC(polymer dispersed liquid crystal), 강유전 액정, 또는 반강유전 액정 등을 사용할 수 있다. 이러한 액정 재료는, 조건에 따라, 콜레스테릭상, 스멕틱상, 큐빅상, 키랄 네마틱상, 또는 등방상 등을 나타낸다.
또는, 수평 전계 모드를 적용하는 경우, 배향막이 불필요한 블루상(blue phase)을 나타내는 액정을 사용하여도 좋다. 블루상은 액정상 중 하나이며, 콜레스테릭 액정의 온도가 상승되면서 콜레스테릭상이 등방상으로 전이하기 직전에 발현한다. 블루상은 좁은 온도 범위에서만 나타나기 때문에, 온도 범위를 개선하기 위하여, 5wt.% 이상의 키랄제를 혼합한 액정 조성물을 액정층(113)에 사용한다. 블루상을 나타내는 액정과 키랄제를 포함하는 액정 조성물은 응답 시간이 짧고 광학적 등방성을 나타내기 때문에, 배향 처리가 불필요하게 된다. 또한, 블루상을 나타내는 액정과 키랄제를 포함하는 액정 조성물은 시야각 의존성이 작다. 또한, 배향막을 제공할 필요가 없고 러빙 처리가 불필요하기 때문에, 러빙 처리에 기인하는 정전기 방전 대미지를 방지할 수 있고, 제작 공정에서의 액정 표시 장치의 결함 또는 대미지를 줄일 수 있다.
표시 장치(100A)는 투과 액정 표시 장치이기 때문에, 화소 전극(111) 및 제 1 공통 전극(112)의 양쪽 모두에 가시광을 투과시키는 도전 재료가 사용된다. 제 2 공통 전극(244)이 표시 영역(68)에 위치하는 경우, 가시광을 투과시키는 도전 재료가 제 2 공통 전극(244)에도 사용된다.
예를 들어, 가시광을 투과시키는 도전 재료에는, 인듐(In), 아연(Zn), 및 주석(Sn) 중 하나 이상을 포함하는 재료를 사용하는 것이 바람직하다. 구체적으로는, 예를 들어, 산화 인듐, 인듐 주석 산화물(ITO: indium tin oxide), 인듐 아연 산화물, 산화 텅스텐을 포함하는 인듐 산화물, 산화 텅스텐을 포함하는 인듐 아연 산화물, 산화 타이타늄을 포함하는 인듐 산화물, 산화 타이타늄을 포함하는 인듐 주석 산화물, 산화 실리콘을 포함하는 인듐 주석 산화물(ITSO), 산화 아연, 및 갈륨을 포함하는 산화 아연이 있다. 또한, 그래핀을 포함하는 막을 사용할 수도 있다. 그래핀을 포함하는 막은, 예를 들어, 산화 그래핀을 포함하는 막을 환원함으로써 형성될 수 있다.
화소 전극(111) 및 제 1 공통 전극(112) 중 적어도 한쪽이 산화물 도전층을 포함하는 것이 바람직하다. 산화물 도전층은 트랜지스터(206)의 반도체층에 포함되는 금속 원소를 하나 이상 포함하는 것이 바람직하다. 예를 들어, 화소 전극(111)은 인듐을 포함하는 것이 바람직하고, In-M-Zn 산화물(M은 Al, Ti, Ga, Ge, Y, Zr, La, Ce, Nd, Sn, 또는 Hf)막인 것이 더 바람직하다. 마찬가지로, 제 1 공통 전극(112)은 인듐을 포함하는 것이 바람직하고, In-M-Zn 산화물막인 것이 더 바람직하다.
화소 전극(111) 및 제 1 공통 전극(112) 중 적어도 한쪽을 산화물 반도체를 사용하여 형성하여도 좋다. 표시 장치를 구성하는 2개 이상의 층을 같은 금속 원소를 포함하는 산화물 반도체를 사용하여 형성하면, 2개 이상의 단계에서 같은 제작 장비(예를 들어, 막 형성 장비 또는 가공 장비)를 사용할 수 있어 제작 비용을 삭감할 수 있다.
산화물 반도체는, 반도체 재료의 막 내의 산소 결손 및/또는 반도체 재료의 막 내의 수소 또는 물 등의 불순물의 농도에 의하여 저항을 제어할 수 있는 반도체 재료이다. 따라서, 산화물 반도체층에 대하여 산소 결손 및/또는 불순물 농도를 증가시키는 처리, 또는 산화물 반도체층에 대하여 산소 결손 및/또는 불순물 농도를 저감시키는 처리를 선택함으로써, 산화물 도전층의 저항률을 제어할 수 있다.
또한, 산화물 반도체층을 사용하여 형성된 이러한 산화물 도전층을, 캐리어 밀도가 높고 저항이 낮은 산화물 반도체층, 도전성을 갖는 산화물 반도체층, 또는 도전성이 높은 산화물 반도체층이라고 할 수 있다.
또한, 산화물 반도체층 및 산화물 도전층을 같은 금속 원소를 사용하여 형성함으로써, 제작 비용을 삭감할 수 있다. 예를 들어, 금속 조성이 같은 금속 산화물 타깃을 사용함으로써 제작 비용을 삭감할 수 있다. 금속 조성이 같은 금속 산화물 타깃을 사용함으로써, 산화물 반도체층의 가공 시에 사용되는 에칭 가스 또는 에칭액을 산화물 도전층의 가공에도 사용할 수 있다. 또한, 산화물 반도체층 및 산화물 도전층이 같은 금속 원소를 갖더라도, 이들의 금속 원소의 조성은 상이한 경우가 있다. 예를 들어, 표시 장치의 제작 공정 중에 막 내의 금속 원소가 탈리되어, 금속 조성이 상이해질 수 있다.
예를 들어, 수소를 포함하는 질화 실리콘막을 절연층(220)에 사용하고, 산화물 반도체를 화소 전극(111)에 사용하면, 절연층(220)으로부터 공급되는 수소에 의하여 산화물 반도체의 도전율을 높일 수 있다.
트랜지스터(206)를 비표시 영역(66)에 제공한다.
트랜지스터(206)는 게이트(221), 게이트(223), 절연층(211), 절연층(213), 및 반도체층(채널 영역(231a) 및 한 쌍의 저저항 영역(231b))을 포함한다. 저저항 영역(231b)의 저항률은 채널 영역(231a)의 저항률보다 낮다. 본 실시형태에서는, 반도체층으로서 산화물 반도체층을 사용하는 경우를 예로서 설명한다. 산화물 반도체층은 인듐을 포함하는 것이 바람직하고, In-M-Zn 산화물(M은 Al, Ti, Ga, Ge, Y, Zr, La, Ce, Nd, Sn, 또는 Hf)막인 것이 더 바람직하다. 산화물 반도체층의 자세한 사항에 대해서는 나중에 설명한다.
게이트(221)와 채널 영역(231a)은 절연층(213)을 개재하여 중첩한다. 게이트(223)와 채널 영역(231a)은 절연층(211)을 개재하여 중첩한다. 절연층(211 및 213)은 게이트 절연층으로서 기능한다. 절연층(212 및 214)에 제공된 개구를 통하여, 도전층(222a)은 저저항 영역(231b)의 한쪽과 접속되고, 도전층(222b)은 저저항 영역(231b)의 다른 쪽과 접속된다.
도 4의 (A)에 도시된 트랜지스터(206)는 채널의 상방 및 하방에 게이트를 포함하는 트랜지스터이다.
도 3의 (C)에 도시된 접촉 부분 Q1에서, 게이트(221 및 223)는 전기적으로 접속되어 있다. 서로 전기적으로 접속되어 있는 2개의 게이트를 갖는 트랜지스터는, 다른 트랜지스터보다 전계 효과 이동도를 높일 수 있기 때문에, 온 상태 전류를 높일 수 있다. 이 결과, 고속 동작이 가능한 회로를 얻을 수 있다. 또한, 회로부에 의하여 점유되는 면적을 축소할 수 있다. 온 상태 전류가 높은 트랜지스터를 사용하면, 크기를 크게 하거나 해상도를 높임으로써 배선의 수가 증가된 표시 장치에서도 배선의 신호 지연을 저감시킬 수 있고, 표시의 불균일을 저감할 수 있다. 또한, 이러한 구성을 사용함으로써 신뢰성이 높은 트랜지스터를 제작할 수 있다.
도 3의 (C)에 도시된 접촉 부분 Q2에서는, 도전층(222b)이 화소 전극(111)과 접속된다.
바꿔 말하면, 도 3의 (B) 및 (C)에서는, 하나의 도전층이 주사선(228) 및 게이트(223)로서 기능한다. 2개의 게이트(221 및 223) 중 저항률이 더 낮은 한쪽이 주사선으로서도 기능하는 도전층인 것이 바람직하다.
바꿔 말하면, 도 3의 (B) 및 (C)에서는, 하나의 도전층이 신호선(229) 및 도전층(222a)으로서 기능한다.
게이트(221 및 223)는 각각 금속 재료 및 산화물 도전체 중 한쪽의 단층, 또는 금속 재료 및 산화물 도전체 양쪽의 적층을 포함할 수 있다. 예를 들어, 게이트(221 및 223) 중 한쪽이 산화물 도전체를 포함하여도 좋고, 게이트(221 및 223) 중 다른 쪽이 금속 재료를 포함하여도 좋다.
트랜지스터(206)는 반도체층으로서 산화물 반도체층을 포함하고, 게이트(221 및 223) 중 적어도 한쪽으로서 산화물 도전층을 포함하도록 형성할 수 있다. 이 경우, 산화물 반도체층 및 산화물 도전층은 산화물 반도체를 사용하여 형성되는 것이 바람직하다.
가시광을 차단하는 도전층을 게이트(223)에 사용하면, 백라이트로부터의 광이 채널 영역(231a)에 들어가는 것을 방지할 수 있고, 이에 의하여 트랜지스터의 신뢰성이 높아진다.
트랜지스터(206)는 절연층(212 및 214) 및 절연층(215 및 216)으로 덮여 있다. 또한, 절연층(212, 214, 및 216)을 트랜지스터(206)의 구성 요소로 간주할 수 있다. 트랜지스터는 트랜지스터를 구성하는 반도체로의 불순물의 확산을 저감시키는 절연층으로 덮여 있는 것이 바람직하다. 절연층(215)은 평탄화층으로서 기능한다.
절연층(211 및 213)은 각각 과잉 산소 영역을 포함하는 것이 바람직하다. 게이트 절연층이 과잉 산소 영역을 포함하면, 채널 영역(231a)에 과잉 산소를 공급할 수 있다. 채널 영역(231a)에 형성될 가능성이 있는 산소 결손을 과잉 산소로 채울 수 있기 때문에, 신뢰성이 높은 트랜지스터를 제공할 수 있다.
절연층(212)은 질소 또는 수소를 포함하는 것이 바람직하다. 절연층(212)과 저저항 영역(231b)이 서로 접촉되어 있으면, 절연층(212) 내의 질소 또는 수소가 저저항 영역(231b)에 첨가된다. 질소 또는 수소가 첨가되면 저저항 영역(231b)의 캐리어 밀도가 높아진다. 또는, 절연층(214)이 질소 또는 수소를 포함하고 절연층(212)이 질소 또는 수소를 투과시키는 경우, 질소 또는 수소를 저저항 영역(231b)에 첨가할 수 있다.
표시 장치(100A)에서는, 액정층(113)보다 기판(61)에 가깝게 착색층(131) 및 차광층(132)이 제공되어 있다. 착색층(131)은 적어도 부화소의 표시 영역(68)과 중첩되는 영역에 위치한다. 화소(부화소)의 비표시 영역(66)에는, 차광층(132)이 제공되어 있다. 차광층(132)은 트랜지스터(206)의 적어도 일부와 중첩되어 있다.
착색층(131) 또는 차광층(132)과, 액정층(113) 사이에는 오버코트(121)를 제공하는 것이 바람직하다. 오버코트(121)는, 착색층(131) 및 차광층(132) 등에 포함되는 불순물이 액정층(113)으로 확산되는 것을 저감시킬 수 있다. 도 4의 (A)에서는, 제 2 공통 전극(244)이 오버코트(121)와 배향막(133b) 사이에 제공된다.
기판(51 및 61)은 접착층(141)에 의하여 서로 접착되어 있다. 기판(51 및 61) 및 접착층(141)으로 둘러싸인 영역에 액정층(113)이 밀봉되어 있다.
표시 장치(100A)가 투과 액정 표시 장치로서 기능하는 경우, 2개의 편광판으로 표시부(62)가 끼워지도록 2개의 편광판을 배치한다. 도 4의 (A)는 기판(61) 측의 편광판(130)을 도시한 것이다. 기판(51) 측의 편광판의 외부에 제공된 백라이트로부터의 광(45)은 편광판을 통하여 표시 장치(100A)로 들어간다. 이 경우, 화소 전극(111)과 제 1 공통 전극(112) 사이에 공급되는 전압에 의하여 액정층(113)의 배향을 제어함으로써 광의 광학 변조를 제어할 수 있다. 즉, 편광판(130)을 통하여 사출되는 광의 강도를 제어할 수 있다. 또한, 착색층(131)은 입사광으로부터 특정한 파장 영역 외의 파장의 광을 흡수한다. 그 결과, 예를 들어, 사출되는 광은 적색, 청색, 또는 녹색을 나타낸다.
편광판에 더하여, 예를 들어, 원 편광판(circular polarizer)을 사용할 수 있다. 원 편광판의 예에는, 직선 편광판과 1/4 파장 위상차판을 적층시킴으로써 형성되는 편광판이 포함된다. 원 편광판에 의하여 표시 장치의 표시 품질의 시야각 의존성을 저감시킬 수 있다.
구동 회로부(64)는 트랜지스터(201)를 포함한다.
트랜지스터(201)는 게이트(221), 게이트(223), 절연층(211), 절연층(213), 반도체층(채널 영역(231a) 및 한 쌍의 저저항 영역(231b)), 도전층(222a), 및 도전층(222b)을 포함한다. 도전층(222a 및 222b) 중 한쪽은 소스로서 기능하고, 다른 쪽은 드레인으로서 기능한다. 도전층(222a)은 저저항 영역(231b) 중 한쪽과 전기적으로 접속되고, 도전층(222b)은 저저항 영역(231b) 중 다른 쪽과 접속된다.
접속부(204)에서는, 배선(65)과 도전층(251)이 서로 접속되고, 도전층(251)과 커넥터(242)가 서로 접속되어 있다. 즉, 접속부(204)에서는, 도전층(251) 및 커넥터(242)를 통하여 배선(65)이 FPC(72)와 전기적으로 접속되어 있다. 이 구성을 적용함으로써, FPC(72)로부터 배선(65)에 신호 및 전력을 공급할 수 있다.
배선(65)은, 트랜지스터(206)에 포함되는 도전층(222a 및 222b)에서 사용되는 것과 같은 재료 및 같은 제작 단계에 의하여 형성할 수 있다. 도전층(251)은 액정 소자(40)에 포함되는 화소 전극(111)에서 사용되는 것과 같은 재료 및 같은 제작 단계에 의하여 형성할 수 있다. 이러한 식, 즉, 표시부(62) 및 구동 회로부(64)를 구성하는 도전층에서 사용되는 것과 같은 재료 및 같은 제작 공정을 사용하여 접속부(204)를 구성하는 도전층을 제작함으로써, 공정 단계의 수가 증가되지 않아 바람직하다.
트랜지스터(201 및 206)는 같은 구조를 가져도 좋고 갖지 않아도 된다. 즉, 구동 회로부(64)에 포함되는 트랜지스터 및 표시부(62)에 포함되는 트랜지스터는 같은 구조를 가져도 좋고 갖지 않아도 된다. 또한, 구동 회로부(64)가 다른 구조를 갖는 복수의 트랜지스터를 가져도 좋고, 표시부(62)가 다른 구조를 갖는 복수의 트랜지스터를 가져도 좋다. 예를 들어, 주사선 구동 회로에 포함되는 시프트 레지스터 회로, 버퍼 회로, 및 보호 회로 중 하나 이상에, 서로 전기적으로 접속되어 있는 2개의 게이트를 포함하는 트랜지스터를 사용하는 것이 바람직하다.
도 5의 (A) 및 (B)에 화소의 배열예를 나타내었다. 도 5의 (A) 및 (B)는 하나의 화소가 적색 부화소 R, 녹색 부화소 G, 및 청색 부화소 B로 구성되는 예를 나타낸 것이다. 도 5의 (A) 및 (B)에서는, 복수의 주사선(81)이 x 방향으로 연장되고, 복수의 신호선(82)이 y 방향으로 연장되어 있다. 주사선(81) 및 신호선(82)은 서로 교차된다.
도 5의 (A)에서 이점쇄선으로 나타낸 바와 같이, 부화소는 트랜지스터(206), 용량 소자(34), 및 액정 소자(40)를 포함한다. 트랜지스터(206)의 게이트는 주사선(81)과 전기적으로 접속되어 있다. 트랜지스터(206)의 소스 및 드레인 중 한쪽은 신호선(82)과 전기적으로 접속되고, 다른 쪽은 용량 소자(34)의 한쪽 전극 및 액정 소자(40)의 한쪽 전극과 전기적으로 접속되어 있다. 용량 소자(34)의 다른 쪽 전극 및 액정 소자(40)의 다른 쪽 전극에는 각각 일정한 전위가 공급된다.
도 5의 (A) 및 (B)는 소스 라인 반전 구동을 채택한 예를 나타낸 것이다. 신호 A1 및 A2는 극성이 같은 신호이다. 신호 B1 및 B2는 극성이 같은 신호이다. 신호 A1 및 B1은 극성이 다른 신호이다. 신호 A2 및 B2는 극성이 다른 신호이다.
표시 장치의 해상도가 높아질수록 부화소들 사이의 거리는 짧아진다. 따라서, 도 5의 (A)에서 일점쇄선으로 윤곽을 그린 프레임 내에 나타낸 바와 같이, 신호 A1이 입력되는 부화소에서의, 신호 B1이 입력되는 신호선(82) 근방에서는, 액정이 신호 A1 및 신호 B1 양쪽 모두의 전위에 의한 영향을 받기 쉬워진다. 이에 의하여 액정에 배향 결함이 생기기 더 쉬워질 수 있다.
도 5의 (A)에서, 같은 색을 나타내는 복수의 부화소가 배열되는 방향은 y 방향이고, 신호선(82)이 연장되는 방향에 실질적으로 평행하다. 도 5의 (A)에서 일점쇄선으로 윤곽을 그린 프레임 내에 나타낸 바와 같이, 상이한 색을 나타내는 부화소는, 서로 대향하는 부화소의 긴 변과 서로 인접한다.
도 5의 (B)에서, 같은 색을 나타내는 복수의 부화소가 배열되는 방향은 x 방향이고, 신호선(82)이 연장되는 방향과 교차된다. 도 5의 (B)에서 일점쇄선으로 윤곽을 그린 프레임 내에 나타낸 바와 같이, 같은 색을 나타내는 부화소는, 서로 대향하는 부화소의 짧은 변과 서로 인접한다.
도 5의 (B)에 도시된 바와 같이, 신호선(82)이 연장되는 방향에 실질적으로 평행한 부화소의 변이 부화소의 짧은 변인 경우에는, 부화소의 긴 변이 신호선(82)이 연장되는 방향에 실질적으로 평행한 경우(도 5의 (A)에 도시됨)와 비교하여, 액정에 배향 결함이 생기기 더 쉬운 영역을 좁게 할 수 있다. 도 5의 (B)에 도시된 바와 같이, 액정에 배향 결함이 생기기 더 쉬운 영역이 같은 색을 나타내는 부화소들 사이에 위치하면, 상이한 색을 나타내는 부화소들 사이에 상기 영역이 위치하는 경우(도 5의 (A) 참조)와 비교하여, 표시의 결함이 표시 장치의 사용자에 의하여 인식되기 어려워진다. 본 발명의 일 형태에서, 같은 색을 나타내는 복수의 부화소가 배열되는 방향은, 신호선(82)이 연장되는 방향과 교차되는 것이 바람직하다.
본 발명의 일 형태의 표시 장치에서, 제 2 공통 전극(244)은 액정의 배향 결함을 방지하는 데 기여한다. 따라서, 본 발명의 일 형태는, 상이한 색을 나타내는 복수의 부화소가 배열되는 방향이 신호선(82)이 연장되는 방향과 교차하는, 도 5의 (A)에 도시된 구성을 적용할 수 있다.
도 6은, 표시 장치(100B)의 단면도를 나타낸 것이다. 또한, 표시 장치(100B)의 사시도는, 도 3의 (A)에 도시된 표시 장치(100A)의 사시도와 비슷하기 때문에, 그 설명은 생략한다.
표시 장치(100A)는 트랜지스터가 2개의 게이트를 포함하는 예를 나타낸 것이고, 표시 장치(100B)에서는 트랜지스터(201 및 206)는 각각 게이트(221)만을 포함한다. 또한, 표시 장치(100B)는 스페이서(117)를 포함한다. 표시 장치(100A)의 구성 요소와 비슷한 표시 장치(100B)의 구성 요소에 대해서는 자세히 설명하지 않는다.
트랜지스터(201 및 206)는 절연층(211) 위에 제공된다. 절연층(211)은 하지막으로서 기능한다. 트랜지스터(206)는 게이트(221), 절연층(213), 및 반도체층(채널 영역(231a) 및 한 쌍의 저저항 영역(231b))을 포함한다. 절연층(212 및 214)에 제공된 개구를 통하여, 도전층(222a)은 저저항 영역(231b)의 한쪽과 접속되고, 도전층(222b)은 저저항 영역(231b)의 다른 쪽과 접속된다. 절연층(215)은 평탄화층으로서 기능한다.
접속부(69)에서, 도전층(281)은 도전층(282)과 접속되고, 도전층(282)은 도전층(283)과 접속되고, 도전층(283)은 커넥터(243)와 접속되고, 커넥터(243)는 제 2 공통 전극(244)과 접속된다. 도전층(281) 및 도전층(282)은 각각, 게이트(221) 및 도전층(222a 및 222b)에서 사용되는 것과 같은 재료 및 같은 제작 공정을 사용하여 형성할 수 있다. 이러한 식, 즉, 표시부(62) 및 구동 회로부(64)에서 사용되는 도전층과 같은 재료 및 같은 공정을 사용하여 접속부(69)의 도전층을 제작함으로써, 공정 단계의 수가 증가되지 않아 바람직하다.
스페이서(117)는 기판(51)과 기판(61) 사이의 거리를 일정한 거리 이상으로 유지시키는 기능을 갖는다.
도 6에 나타낸 예에서는, 스페이서(117)의 바닥면이 오버코트(121)와 접촉되어 있지만, 본 발명의 일 형태는 이에 한정되지 않는다. 스페이서(117)는 기판(51) 측 또는 기판(61) 측에 제공되어도 좋다.
도 6에 나타낸 예에서, 배향막들(133a 및 133b)은 배향막들(133a 및 133b)이 스페이서(117)와 중첩되는 영역에서 서로 접촉하지 않지만, 배향막들(133a 및 133b)은 서로 접촉하여도 좋다. 또한, 한쪽 기판 위에 제공된 스페이서(117)는 다른 쪽 기판 위에 제공된 구조물과 접촉하여도 좋지만, 반드시 그러할 필요는 없다. 예를 들어, 액정층(113)이 스페이서(117)와 상기 구조물 사이에 위치하여도 좋다.
스페이서(117)로서 입자 형상의 스페이서를 사용하여도 좋다. 입자 형상의 스페이서로서는, 실리카 등의 재료를 사용할 수 있다. 스페이서는 수지 또는 고무 등, 탄성을 갖는 재료로 만들어지는 것이 바람직하다. 이 경우, 입자 형상의 스페이서는 수직으로 찌부러진 형상을 가질 수 있다.
다음으로, 본 실시형태의 표시 장치의 구성 요소에 사용할 수 있는 재료 등의 자세한 사항에 대하여 설명한다. 또한, 이미 설명한 구성 요소에 대한 설명은 생략하는 경우가 있다. 이하에서 설명하는 재료를 나중에 설명하는 표시 장치, 터치 패널, 및 이들의 구성 요소에 적절히 사용할 수 있다.
<<기판(51 및 61)>>
본 발명의 일 형태의 표시 장치에 사용되는 기판의 재료에 큰 제한은 없고, 다양한 기판을 사용할 수 있다. 예를 들어, 유리 기판, 석영 기판, 사파이어 기판, 반도체 기판, 세라믹 기판, 금속 기판, 또는 플라스틱 기판을 사용할 수 있다.
얇은 기판을 사용함으로써, 표시 장치의 무게 및 두께를 줄일 수 있다. 또한, 가요성을 가질 정도로 얇은 기판을 사용함으로써, 가요성 표시 장치를 얻을 수 있다.
본 발명의 일 형태의 표시 장치는, 제작 기판 위에 트랜지스터 등을 형성한 다음, 다른 기판으로 트랜지스터 등을 전치함으로써 제작된다. 제작 기판을 사용하면, 특성이 양호한 트랜지스터의 형성, 소비전력이 낮은 트랜지스터의 형성, 내구성이 있는 표시 장치의 제작, 표시 장치에 대한 내열성의 부여, 더 가벼운 표시 장치의 제작, 또는 더 얇은 표시 장치의 제작이 가능하다. 트랜지스터가 전치되는 기판의 예에는, 트랜지스터를 형성할 수 있는 기판에 더하여, 종이 기판, 셀로판 기판, 석재 기판, 목재 기판, 직물 기판(천연 섬유(예를 들어, 견(silk), 솜(cotton), 또는 삼(hemp)), 합성 섬유(예를 들어, 나일론, 폴리우레탄, 또는 폴리에스터), 및 재생 섬유(예를 들어, 아세테이트, 큐프라, 레이온, 또는 재생 폴리에스터) 등을 포함함), 피혁 기판, 및 고무 기판 등이 포함된다.
<<트랜지스터(201 및 206)>>
본 발명의 일 형태의 표시 장치에 포함되는 트랜지스터는 톱 게이트 구조 또는 보텀 게이트 구조를 가져도 좋다. 채널의 상방 및 하방에 게이트 전극이 제공되어도 좋다. 트랜지스터에 사용되는 반도체 재료는 특별히 한정되지 않고, 예를 들어, 산화물 반도체, 실리콘, 또는 저마늄을 사용할 수 있다.
트랜지스터에 사용되는 반도체 재료의 결정성에 특별한 제한은 없고, 비정질 반도체 또는 결정성을 갖는 반도체(미결정 반도체, 다결정 반도체, 단결정 반도체, 또는 부분적으로 결정 영역을 포함하는 반도체)를 사용하여도 좋다. 결정성을 갖는 반도체를 사용하면, 트랜지스터 특성의 열화를 저감시킬 수 있어 바람직하다.
예를 들어, 제 14족 원소, 화합물 반도체, 또는 산화물 반도체를 반도체층에 사용할 수 있다. 대표적으로는, 실리콘을 포함하는 반도체, 갈륨 비소를 포함하는 반도체, 또는 인듐을 포함하는 산화물 반도체를 반도체층에 사용할 수 있다.
트랜지스터의 채널이 형성되는 반도체에 산화물 반도체를 사용하는 것이 바람직하다. 특히, 실리콘보다 밴드 갭이 넓은 산화물 반도체를 사용하는 것이 바람직하다. 실리콘보다 밴드 갭이 넓고 캐리어 밀도가 작은 반도체 재료를 사용하면, 트랜지스터의 오프 상태 중의 전류(오프 상태 전류)를 저감시킬 수 있어 바람직하다.
산화물 반도체는 적어도 인듐(In) 또는 아연(Zn)을 포함하는 것이 바람직하다. 산화물 반도체는 In-M-Zn 산화물(M은 Al, Ti, Ga, Ge, Y, Zr, La, Ce, Nd, Sn, 또는 Hf 등의 금속)을 포함하는 것이 더 바람직하다.
반도체층으로서는, 반도체층이 형성되는 면 또는 반도체층의 상면에 실질적으로 수직으로 c축이 배향되고, 인접한 결정부가 결정립계를 갖지 않는 복수의 결정부를 포함하는 산화물 반도체층을 사용하는 것이 특히 바람직하다.
반도체층에 이러한 산화물 반도체를 사용함으로써, 전기 특성의 변동이 저감된, 신뢰성이 높은 트랜지스터를 제공할 수 있다.
트랜지스터의 오프 상태 전류는 낮기 때문에, 트랜지스터를 통하여 용량 소자에 축적된 전하가 오랫동안 유지될 수 있다. 이러한 트랜지스터를 화소에 사용함으로써, 표시된 화상의 계조를 유지하면서, 구동 회로를 정지시킬 수 있다. 결과적으로, 소비전력이 매우 낮은 표시 장치가 얻어진다.
트랜지스터(201 및 206)는, 고순도화되어 산소 결손의 형성이 저감된 산화물 반도체층을 포함하는 것이 바람직하다. 이에 의하여, 트랜지스터의 오프 상태 전류가 낮아진다. 따라서, 화상 신호 등의 전기 신호를 오랫동안 유지할 수 있고, 온 상태에서는 기록의 간격을 길게 할 수 있다. 따라서, 리프레시 동작의 빈도를 줄일 수 있어, 소비전력을 저감시키는 효과로 이어진다.
트랜지스터(201 및 206)에서는, 비교적 높은 전계 효과 이동도를 얻을 수 있기 때문에, 고속 동작이 가능하다. 고속 동작이 가능한 이러한 트랜지스터를 표시 장치에 사용함으로써, 표시부의 트랜지스터 및 구동 회로부의 트랜지스터를 같은 기판 위에 제작할 수 있다. 이는, 별도로 실리콘 웨이퍼 등에 의하여 형성된 반도체 장치를 구동 회로로서 사용할 필요가 없어, 표시 장치의 부품 수를 줄일 수 있다는 것을 의미한다. 또한, 표시부에서도 고속으로 동작할 수 있는 트랜지스터를 사용함으로써, 고품질의 화상을 제공할 수 있다.
<<산화물 반도체층>>
산화물 반도체층은 적어도 인듐(In), 아연(Zn), 및 M(Al, Ti, Ga, Ge, Y, Zr, La, Ce, Nd, Sn, 또는 Hf 등의 금속)을 포함하는 In-M-Zn 산화물에 의하여 나타내어지는 막을 포함하는 것이 바람직하다. 상기 산화물 반도체를 포함하는 트랜지스터의 전기 특성의 편차를 저감시키기 위하여, 산화물 반도체는 In-M-Zn 산화물에 더하여 스태빌라이저를 포함하는 것이 바람직하다.
스태빌라이저의 예에는, M으로서 사용할 수 있는 금속을 포함하는, 갈륨(Ga), 주석(Sn), 하프늄(Hf), 알루미늄(Al), 및 지르코늄(Zr)이 있다. 또 다른 스태빌라이저로서는, 란타넘(La), 세륨(Ce), 프라세오디뮴(Pr), 네오디뮴(Nd), 사마륨(Sm), 유로퓸(Eu), 가돌리늄(Gd), 터븀(Tb), 디스프로슘(Dy), 홀뮴(Ho), 어븀(Er), 툴륨(Tm), 이터븀(Yb), 또는 루테튬(Lu) 등의 란타노이드를 사용할 수 있다.
산화물 반도체층에 포함되는 산화물 반도체로서, 예를 들어 In-Ga계 산화물, In-Zn계 산화물, In-Ga-Zn계 산화물, In-Al-Zn계 산화물, In-Sn-Zn계 산화물, In-Hf-Zn계 산화물, In-La-Zn계 산화물, In-Ce-Zn계 산화물, In-Pr-Zn계 산화물, In-Nd-Zn계 산화물, In-Sm-Zn계 산화물, In-Eu-Zn계 산화물, In-Gd-Zn계 산화물, In-Tb-Zn계 산화물, In-Dy-Zn계 산화물, In-Ho-Zn계 산화물, In-Er-Zn계 산화물, In-Tm-Zn계 산화물, In-Yb-Zn계 산화물, In-Lu-Zn계 산화물, In-Sn-Ga-Zn계 산화물, In-Hf-Ga-Zn계 산화물, In-Al-Ga-Zn계 산화물, In-Sn-Al-Zn계 산화물, In-Sn-Hf-Zn계 산화물, 및 In-Hf-Al-Zn계 산화물 중 임의의 것을 사용할 수 있다.
또한, 여기서, 예를 들어, "In-Ga-Zn계 산화물"이란 In, Ga, 및 Zn을 주성분으로 포함하는 산화물을 의미하고, In:Ga:Zn의 비율에 제한은 없다. 또한, In, Ga, 및 Zn에 더하여 금속 원소가 포함되어도 좋다.
또한, 산화물 반도체층이 In-M-Zn 산화물을 포함하는 경우, In과 M의 합을 100atomic%로 상정하면, In 및 M의 원자수비는 각각 25atomic%보다 높고 75atomic% 미만인 것이 바람직하고, 각각 34atomic%보다 높고 66atomic% 미만인 것이 더 바람직하다.
산화물 반도체층의 에너지 갭은 2eV 이상, 바람직하게는 2.5eV 이상, 더 바람직하게는 3eV 이상이다. 에너지 갭이 넓은 이러한 산화물 반도체를 사용함으로써 트랜지스터의 오프 상태 전류가 저감된다.
산화물 반도체층의 두께는 3nm 이상 200nm 이하, 바람직하게는 3nm 이상 100nm 이하, 더 바람직하게는 3nm 이상 50nm 이하이다.
산화물 반도체층이 In-M-Zn 산화물(M은 Al, Ti, Ga, Ge, Y, Zr, La, Ce, Nd, Sn, 또는 Hf)을 포함하는 경우, In-M-Zn 산화물의 막을 형성하기 위하여 사용하는 스퍼터링 타깃의 금속 원소의 원자수비는 In≥M 및 Zn≥M을 만족시키는 것이 바람직하다. 이러한 스퍼터링 타깃의 금속 원소의 원자수비로서는, In:M:Zn=1:1:1, In:M:Zn=1:1:1.2, In:M:Zn=3:1:2, In:M:Zn=1:3:4, 및 In:M:Zn=1:3:6 등이 들어진다. 또한, 형성된 산화물 반도체층의 금속 원소의 원자수비는 오차(error)로서 상술한 스퍼터링 타깃의 금속 원소의 원자수비로부터 ±40%의 범위 내에서 변동된다.
산화물 반도체층으로서는 캐리어 밀도가 낮은 산화물 반도체층을 사용한다. 예를 들어, 캐리어 밀도가 1×1017/cm3 이하, 바람직하게는 1×1015/cm3 이하, 더 바람직하게는 1×1013/cm3 이하, 더욱 바람직하게는 1×1011/cm3 이하의 산화물 반도체층을 산화물 반도체층으로서 사용한다.
또한, 상술한 설명에 한정되지 않고, 트랜지스터의 요구되는 반도체 특성 및 전기 특성(예를 들어, 전계 효과 이동도 및 문턱 전압)에 따라 적절한 조성을 갖는 재료를 사용할 수 있다.
제 14족에 속하는 원소 중 하나인 실리콘 또는 탄소가 산화물 반도체층에 포함되면, 산화물 반도체층에서 산소 결손이 증가되고, 산화물 반도체층이 n형화된다. 따라서, 산화물 반도체층의 실리콘 또는 탄소의 농도(농도는 SIMS에 의하여 측정함)는 2×1018atoms/cm3 이하, 바람직하게는 2×1017atoms/cm3 이하이다.
또한, SIMS에 의하여 측정되는 산화물 반도체층의 알칼리 금속 또는 알칼리 토금속의 농도는 1×1018atoms/cm3 이하, 바람직하게는 2×1016atoms/cm3 이하이다. 알칼리 금속 및 알칼리 토금속은 산화물 반도체와 결합되면 캐리어를 생성할 수 있을 가능성이 있고, 그 경우, 트랜지스터의 오프 상태 전류가 높아질 수 있을 가능성이 있다. 그러므로, 산화물 반도체층의 알칼리 금속 또는 알칼리 토금속의 농도를 저감하는 것이 바람직하다.
산화물 반도체층에 질소가 포함되면, 캐리어로서 기능하는 전자가 발생되고 캐리어 밀도가 높아지기 때문에, 산화물 반도체층이 n형화되기 쉽다. 따라서, 질소를 포함하는 산화물 반도체를 포함하는 트랜지스터는 노멀리 온이 되기 쉽다. 이러한 이유로, 산화물 반도체층 내의 질소는 가능한 한 저감되어 있는 것이 바람직하고, SIMS에 의하여 측정되는 질소의 농도를 예를 들어, 5×1018atoms/cm3 이하로 하는 것이 바람직하다.
산화물 반도체층은 예를 들어, 비단결정 구조를 가져도 좋다. 비단결정 구조는 예를 들어 CAAC-OS(c-axis aligned crystalline oxide semiconductor), 다결정 구조, 미결정(microcrystalline) 구조, 또는 비정질 구조를 포함한다. 비단결정 구조 중, 비정질 구조는 결함 상태의 밀도가 가장 높은 한편, CAAC-OS는 결함 상태의 밀도가 가장 낮다.
산화물 반도체층은 예를 들어, 비정질 구조를 가져도 좋다. 비정질 구조를 갖는 산화물 반도체층은 예를 들어, 원자 배열이 불규칙하고 결정 성분을 갖지 않는다. 또는, 비정질 구조를 갖는 산화물막은 예를 들어, 완전한 비정질 구조를 갖고, 결정부를 갖지 않는다.
또한, 산화물 반도체층은 비정질 구조를 갖는 영역, 미결정 구조를 갖는 영역, 다결정 구조를 갖는 영역, CAAC-OS의 영역, 및 단결정 구조를 갖는 영역 중 2개 이상을 포함하는 혼합막이어도 좋다. 혼합막은, 예를 들어 비정질 구조를 갖는 영역, 미결정 구조를 갖는 영역, 다결정 구조를 갖는 영역, CAAC-OS 영역, 및 단결정 구조를 갖는 영역 중 2개 이상을 포함하는 단층 구조를 갖는 경우가 있다. 또는, 혼합막은 비정질 구조를 갖는 영역, 미결정 구조를 갖는 영역, 다결정 구조를 갖는 영역, CAAC-OS 영역, 및 단결정 구조를 갖는 영역 중 2개 이상의 적층 구조를 가져도 좋다.
<<절연층>>
표시 장치에 포함되는 절연층, 오버코트, 또는 스페이서 등에 사용할 수 있는 절연 재료로서는 유기 절연 재료 또는 무기 절연 재료를 사용할 수 있다. 유기 절연 재료의 예에는 아크릴 수지, 에폭시 수지, 폴리이미드 수지, 폴리아마이드 수지, 폴리아마이드이미드 수지, 실록산 수지, 벤조사이클로뷰텐계 수지, 및 페놀 수지가 포함된다. 무기 절연막의 예에는 산화 실리콘막, 산화 질화 실리콘막, 질화 산화 실리콘막, 질화 실리콘막, 산화 알루미늄막, 산화 하프늄막, 산화 이트륨막, 산화 지르코늄막, 산화 갈륨막, 산화 탄탈럼막, 산화 마그네슘막, 산화 란타넘막, 산화 세륨막, 및 산화 네오디뮴막이 포함된다.
<<도전층>>
트랜지스터의 게이트, 소스, 및 드레인, 및 표시 장치의 배선 및 전극 등의 도전층에는, 알루미늄, 타이타늄, 크로뮴, 니켈, 구리, 이트륨, 지르코늄, 몰리브데넘, 은, 탄탈럼, 및 텅스텐 등의 금속, 또는 이들 금속 중 임의의 것을 주성분으로서 포함하는 합금 중 임의의 것을 사용한 단층 구조 또는 적층 구조를 사용할 수 있다. 예를 들어, 타이타늄막을 알루미늄막 위에 적층한 2층 구조; 타이타늄막을 텅스텐막 위에 적층한 2층 구조; 구리막을 몰리브데넘막 위에 적층한 2층 구조; 구리막을 몰리브데넘 및 텅스텐을 포함하는 합금막 위에 적층한 2층 구조; 구리막을 구리, 마그네슘, 및 알루미늄을 포함하는 합금막 위에 적층한 2층 구조; 타이타늄막 또는 질화 타이타늄막, 알루미늄막 또는 구리막, 및 타이타늄막 또는 질화 타이타늄막이 이 순서대로 적층된 3층 구조; 또는 몰리브데넘막 또는 질화 몰리브데넘막, 알루미늄막 또는 구리막, 및 몰리브데넘막 또는 질화 몰리브데넘막이 이 순서대로 적층된 3층 구조 등을 적용할 수 있다. 예를 들어, 도전층이 3층 구조를 갖는 경우, 제 1 층 및 제 3 층 각각이 타이타늄, 질화 타이타늄, 몰리브데넘, 텅스텐, 몰리브데넘 및 텅스텐을 포함하는 합금, 몰리브데넘 및 지르코늄을 포함하는 합금, 또는 질화 몰리브데넘으로 형성되는 막이고, 제 2 층이 구리, 알루미늄, 금, 은, 또는 구리 및 망가니즈를 포함하는 합금 등의 저저항 재료로 형성되는 막인 것이 바람직하다. 또한, ITO, 산화 텅스텐을 포함하는 인듐 산화물, 산화 텅스텐을 포함하는 인듐 아연 산화물, 산화 타이타늄을 포함하는 인듐 산화물, 산화 타이타늄을 포함하는 인듐 주석 산화물, 인듐 아연 산화물, 또는 ITSO 등의 투광성 도전 재료를 사용하여도 좋다.
산화물 도전층은 산화물 반도체의 저항률을 제어함으로써 형성하여도 좋다.
<<접착층(141)>>
접착층(141)에는 열 경화 수지, 광 경화 수지, 또는 2액형 경화 수지 등의 경화 수지를 사용할 수 있다. 예를 들어, 아크릴 수지, 우레탄 수지, 에폭시 수지, 또는 실록산 수지를 사용할 수 있다.
<<커넥터(242)>>
커넥터(242 및 243)로서는, 예를 들어, ACF(anisotropic conductive film) 또는 ACP(anisotropic conductive paste)를 사용할 수 있다.
<<착색층(131)>>
착색층(131)은 특정한 파장 범위의 광을 투과시키는 유색층(colored layer)이다. 착색층(131)에 사용할 수 있는 재료의 예에는 금속 재료, 수지 재료, 및 안료 또는 염료를 포함하는 수지 재료가 포함된다.
<<차광층(132)>>
차광층(132)은 예를 들어, 상이한 색의 인접한 착색층들(131) 사이에 제공된다. 예를 들어, 금속 재료, 또는 안료 또는 염료를 포함하는 수지 재료에 의하여 형성된 블랙 매트릭스를 차광층(132)으로서 사용할 수 있다. 또한, 구동 회로부(64) 등, 표시부(62) 외의 영역에도 차광층(132)을 제공하면, 도파광(guided light) 등의 원하지 않은 누설을 억제할 수 있어 바람직하다.
표시 장치를 구성하는 박막(즉, 절연막, 반도체막, 및 도전막 등)은 스퍼터링법, CVD(chemical vapor deposition)법, 진공 증착법, PLD(pulsed laser deposition)법, 및 ALD(atomic layer deposition)법 등 중 임의의 것에 의하여 형성할 수 있다. CVD법의 예로서는, PECVD(plasma-enhanced CVD)법 또는 열 CVD법을 들 수 있다. 열 CVD법의 예로서는, MOCVD(metal organic CVD)법을 들 수 있다.
또는, 표시 장치를 구성하는 박막(즉, 절연막, 반도체막, 및 도전막 등)은 스핀 코팅, 디핑(dipping), 스프레이 코팅, 잉크젯 인쇄, 디스펜싱, 스크린 인쇄, 또는 오프셋 인쇄 등의 방법, 또는 닥터 나이프, 슬릿 코터, 롤 코터, 커튼 코터, 또는 나이프 코터에 의하여 형성할 수 있다.
표시 장치를 구성하는 박막은 포토리소그래피법 등을 사용하여 가공할 수 있다. 또는, 차폐 마스크를 사용하는 막 형성법에 의하여 섬 형상의 박막을 형성하여도 좋다. 또는, 나노 임프린팅법, 샌드 블라스팅법(sandblasting method), 또는 리프트 오프법 등에 의하여 박막을 가공하여도 좋다. 포토리소그래피법의 예에는, 가공하고자 하는 박막 위에 레지스트 마스크를 형성하고, 에칭 등에 의하여 이 박막을 가공하고, 레지스트 마스크를 제거하는 방법과, 감광성 박막을 형성하고, 이 감광성 박막을 광에 노출시키고 현상하여 원하는 형상으로 가공하는 방법이 포함된다.
포토리소그래피법에서 노광에 사용하는 광으로서는, i선의 광(파장 365nm), g선의 광(파장 436nm), h선의 광(파장 405nm), 및 i선, g선, 및 h선을 혼합시킨 광을 들 수 있다. 또는, 자외광, KrF 레이저 광, 또는 ArF 레이저 광 등을 사용할 수 있다. 노광은 액침 노광 기술에 의하여 수행되어도 좋다. 노광에 사용되는 광으로서는 EUV(extreme ultra-violet light) 또는 X선 등을 들 수 있다. 노광에 사용하는 광 대신에 전자 빔을 사용할 수 있다. EUV, X선, 또는 전자 빔을 사용하면 매우 미세한 가공을 수행할 수 있어 바람직하다. 또한, 전자 빔 등의 빔을 주사함으로써 노광을 수행하는 경우, 포토마스크는 불필요하다.
박막의 에칭에는, 드라이 에칭, 웨트 에칭, 또는 샌드 블라스팅법 등을 사용할 수 있다.
<1-3. 표시 장치의 구성예 3>
도 7 내지 도 10은, 표시 장치의 예를 도시한 것이다. 도 7은 표시 장치(100C)의 단면도이고, 도 8의 (A)는 표시 장치(100D)의 단면도이고, 도 9의 (A)는 표시 장치(100E)의 단면도이고, 도 10은 표시 장치(100F)의 단면도이다. 또한, 표시 장치(100C, 100D, 100E, 및 100F)의 사시도는, 도 3의 (A)에 도시된 표시 장치(100A)의 사시도와 비슷하기 때문에 여기서는 도시하지 않았다.
도 7에 도시된 표시 장치(100C)는 화소 전극(111) 및 제 1 공통 전극(112)의 위치가, 상술한 표시 장치(100A)와 상이하다.
도 4의 (A)에 도시된 표시 장치(100A)에서, 배향막(133a)은 제 1 공통 전극(112)과 접촉한다. 한편, 도 7에 도시된 표시 장치(100C)에서, 배향막(133a)은 화소 전극(111)과 접촉한다.
도 8의 (A) 내지 (D)에 도시된 표시 장치(100D)는 화소 전극(111) 및 제 1 공통 전극(112)의 형상이 표시 장치(100A)와 상이하다.
화소 전극(111) 및 제 1 공통 전극(112)은 양쪽 모두 빗살 형상을 갖는 상면 형상(평면 형상이라고도 함) 또는 슬릿이 제공된 상면 형상을 가져도 좋다.
도 8의 (A) 내지 (D)에 도시된 표시 장치(100D)에서는, 화소 전극(111) 및 제 1 공통 전극(112)은 같은 면에 제공된다.
또는, 전극은 한쪽 전극의 슬릿의 단부가 다른 쪽 전극의 슬릿의 단부와 정렬되는 형상을 가져도 좋다. 이 경우의 단면도를 도 8의 (B)에 나타내었다.
또는, 위에서 보았을 때, 화소 전극(111) 및 제 1 공통 전극(112)은 서로 중첩되는 부분을 가져도 좋다. 이 경우의 단면도를 도 8의 (C)에 나타내었다.
또는, 위에서 보았을 때, 표시부(62)는 화소 전극(111)도 제 1 공통 전극(112)도 제공되지 않는 부분을 가져도 좋다. 이 경우의 단면도를 도 8의 (D)에 나타내었다.
도 9의 (A)에 도시된 표시 장치(100E) 및 도 10에 도시된 표시 장치(100F)는 각각, 트랜지스터의 형상이 표시 장치(100A)와 상이하다.
도 9의 (A)에서, 트랜지스터(201 및 206)는 각각, 게이트(221), 절연층(213), 도전층(222a 및 222b), 및 반도체층(231)을 포함한다.
게이트(221)와 반도체층(231)은 절연층(213)을 개재하여 중첩한다. 절연층(213)은 게이트 절연층으로서 기능한다. 도전층(222a 및 222b)은 각각, 반도체층(231)과 접속되는 부분을 갖는다. 도전층(222a 및 222b) 중 한쪽은 소스 전극으로서 기능하고, 다른 쪽은 드레인 전극으로서 기능한다. 트랜지스터(201 및 206)는 절연층(212 및 214)으로 덮여 있다.
도 9의 (A)에서, 화소 전극(111)은 도전층(222b)과 접속된다. 또는, 도 9의 (B)에 도시된 바와 같이 화소 전극(111)은 반도체층(231)과 접속되어도 좋다. 이 경우, 산화물 반도체 등, 가시광을 투과시키는 재료를 반도체층(231)에 사용하는 것이 바람직하다. 이에 의하여, 화소 전극(111) 및 트랜지스터의 접속부를 표시 영역(68)에 제공할 수 있어, 부화소의 개구율 및 표시 장치의 해상도를 높일 수 있다. 또한, 반도체층(231)은 도전층(222b)과 전기적으로 접속되어도 좋다. 도전층(222b)은 반도체층(231)의 보조 전극으로서 기능할 수 있다. 트랜지스터는 도전층(222b)을 반드시 포함할 필요는 없다.
도 10에서, 트랜지스터(201 및 206)는 각각, 게이트(221), 게이트(223), 절연층(212 내지 214), 도전층(222a 및 222b), 및 반도체층(231)을 포함한다.
게이트(221)와 반도체층(231)은 절연층(213)을 개재하여 중첩한다. 게이트(223)와 반도체층(231)은 절연층(212 및 214)을 개재하여 중첩한다. 절연층(212 내지 214)은 각각 게이트 절연층으로서 기능한다. 도전층(222a 및 222b)은 각각, 반도체층(231)과 접속되는 부분을 갖는다. 도전층(222a 및 222b) 중 한쪽은 소스 전극으로서 기능하고, 다른 쪽은 드레인 전극으로서 기능한다. 트랜지스터(201 및 206)는 절연층(215)으로 덮여 있다. 도전층(222b)은 화소 전극(111)과 접속된다.
상술한 바와 같이, 본 발명의 일 형태의 표시 장치는 다양한 형상의 트랜지스터 및 액정 소자를 포함할 수 있다.
<1-4. 표시 장치의 구성예 4>
본 발명의 일 형태는, 터치 센서가 실장된 표시 장치에 적용할 수 있으며, 이러한 표시 장치를 입출력 장치 또는 터치 패널이라고도 한다. 상술한 표시 장치의 구성 중 임의의 것을 터치 패널에 적용할 수 있다. 본 실시형태에서는, 표시 장치(100A)에 터치 센서가 실장된 예에 초점을 맞춰 설명한다.
본 발명의 일 형태의 터치 패널에 포함되는 센싱 소자(검지 소자라고도 함)에 제한은 없다. 손가락 또는 스타일러스 등, 물체의 근접 또는 접촉을 검지할 수 있는 다양한 센서를 검지 소자로서 사용할 수 있다.
예를 들어, 센서에는 정전 용량 방식, 저항막 방식, 표면 탄성파 방식, 적외선 방식, 광학 방식, 및 감압 방식 등 다양한 방식을 사용할 수 있다.
본 실시형태에서는 정전 용량 방식 검지 소자를 포함하는 터치 패널을 예로서 설명한다.
정전 용량 방식 터치 검지 소자의 예에는 표면형 정전 용량 방식 터치 검지 소자 및 투영형 정전 용량 방식 터치 검지 소자가 포함된다. 투영형 정전 용량 방식 검지 소자의 예에는 자기 용량 방식 검지 소자 및 상호 용량 방식 검지 소자가 포함된다. 상호 용량 방식 검지 소자를 사용하면 여러 지점을 동시에 검지할 수 있게 되므로 바람직하다.
본 발명의 일 형태의 터치 패널은, 따로따로 형성한 표시 장치와 검지 소자를 서로 접합하는 구성, 및 표시 소자를 지지하는 기판 및 대향 기판 중 한쪽 또는 양쪽 모두에, 검지 소자에 포함되는 전극 등을 제공하는 구성을 포함한 다양한 구성 중 임의의 것을 가질 수 있다.
도 11의 (A) 및 (B) 및 도 12는 터치 패널의 예를 도시한 것이다. 도 11의 (A)는 터치 패널(350A)의 사시도이다. 도 11의 (B)는 도 11의 (A)의 사시 개략도를 전개한 도면이다. 또한, 단순화를 위하여, 도 11의 (A) 및 (B)에는 주요한 구성 요소만을 도시하였다. 도 11의 (B)에서는, 기판(61) 및 기판(162)의 윤곽을 파선으로만 도시하였다. 도 12는 터치 패널(350A)의 단면도이다.
터치 패널(350A)은 따로따로 제작한 표시 장치와 검지 소자를 함께 접착시킨 구성을 갖는다.
터치 패널(350A)은 서로 중첩하여 제공된 입력 장치(375)와 표시 장치(370)를 포함한다.
입력 장치(375)는 기판(162), 전극(127), 전극(128), 복수의 배선(137), 및 복수의 배선(138)을 포함한다. FPC(72b)는 복수의 배선(137) 및 복수의 배선(138) 각각과 전기적으로 접속된다. IC(73b)는 FPC(72b)에 제공된다.
표시 장치(370)는 서로 대향하여 제공된 기판(51) 및 기판(61)을 포함한다. 표시 장치(370)는 표시부(62) 및 구동 회로부(64)를 포함한다. 기판(51) 위에 배선(65) 등이 제공된다. FPC(72a)는 배선(65)과 전기적으로 접속된다. FPC(72a)에 IC(73a)가 제공된다.
배선(65)은 표시부(62) 및 구동 회로부(64)에 신호 및 전력을 공급한다. 상기 신호 및 전력은 FPC(72a)를 통하여 외부 또는 IC(73a)로부터 배선(65)에 입력된다.
도 12는 표시부(62), 구동 회로부(64), FPC(72a)를 포함하는 영역, 및 FPC(72b)를 포함하는 영역 등의 단면도이다.
기판(51 및 61)은 접착층(141)에 의하여 서로 접착된다. 기판(61 및 162)은 접착층(169)에 의하여 서로 접착된다. 여기서는, 기판(51)으로부터 기판(61)까지의 층들이 표시 장치(370)에 상당한다. 기판(162)으로부터 전극(124)까지의 층들이 입력 장치(375)에 상당한다. 즉, 접착층(169)은 표시 장치(370)와 입력 장치(375)를 함께 접착시킨다.
도 12에 도시된 표시 장치(370)의 구성은, 도 4의 (A)에 도시된 표시 장치(100A)와 비슷하기 때문에, 여기서는 자세한 설명을 생략한다.
기판(51)에는 접착층(167)에 의하여 편광판(165)이 접착된다. 편광판(165)에는 접착층(163)에 의하여 백라이트(161)가 접착된다.
기판(162)에는 접착층(168)에 의하여 편광판(166)이 접착된다. 편광판(166)에는 접착층(164)에 의하여 보호 기판(160)이 접착된다. 전자 기기에 터치 패널(350A)을 내장하는 경우, 보호 기판(160)을 손가락 또는 스타일러스 등의 물체가 직접 접촉되는 기판으로서 사용하여도 좋다. 기판(51 및 61) 등으로서 사용할 수 있는 기판을 보호 기판(160)으로서 사용할 수 있다. 기판(51 및 61) 등으로서 사용할 수 있는 기판의 표면에 보호층을 형성한 구성을 보호 기판(160)에 사용하는 것이 바람직하다. 또는, 보호 기판(160)으로서 강화 유리 등을 사용하는 것이 바람직하다. 상기 보호층은 세라믹 코팅에 의하여 형성할 수 있다. 상기 보호층은 산화 실리콘, 산화 알루미늄, 산화 이트륨, 또는 YSZ(yttria-stabilized zirconia) 등의 무기 절연 재료를 사용하여 형성할 수 있다.
입력 장치(375)와 표시 장치(370) 사이에 편광판(166)을 제공하여도 좋다. 이 경우, 도 12에 도시된 보호 기판(160), 접착층(164), 및 접착층(168)을 반드시 제공할 필요는 없다. 바꿔 말하면, 터치 패널(350A)의 가장 바깥쪽 면에 기판(162)을 배치할 수 있다. 기판(162)에는, 보호 기판(160)에 사용할 수 있는 상술한 재료를 사용하는 것이 바람직하다.
기판(61)과 대향하는 기판(162)의 표면에 전극(127 및 128)이 제공된다. 전극(127 및 128)은 같은 평면에 형성된다. 전극(127 및 128)을 덮도록 절연층(125)이 제공된다. 전극(124)은 절연층(125)에 제공된 개구를 통하여, 전극(127)의 양측에 제공되는 2개의 전극(128)과 전기적으로 접속된다.
입력 장치(375)에 포함되는 도전층에서, 표시 영역(68)과 중첩되는 도전층(예를 들어, 전극(127 및 128))은 가시광을 투과시키는 재료를 사용하여 형성된다.
전극(127 및 128)과 같은 도전층을 가공하여 얻어진 배선(137)은, 전극(124)과 같은 도전층을 가공하여 얻어진 도전층(126)과 접속된다. 도전층(126)은 커넥터(242b)를 통하여 FPC(72b)와 전기적으로 접속된다.
다음으로, 도 13의 (A) 및 (B)를 참조하여, 본 발명의 일 형태의 표시 장치에 적용할 수 있는 입력 장치(터치 센서)의 구동 방법의 예에 대하여 설명한다.
도 13의 (A)는 상호 용량 방식 터치 센서의 구성을 도시한 블록도이다. 도 13의 (A)에는 펄스 전압 출력 회로(601) 및 전류 검지 회로(602)를 도시하였다. 도 13의 (A)에서, 6개의 배선(X1 내지 X6)은 펄스가 인가되는 전극(621)을 나타내고, 6개의 배선(Y1 내지 Y6)은 전류의 변화를 검지하는 전극(622)을 나타낸다. 이러한 전극의 수는 이 예에 도시된 것에 한정되지 않는다. 도 13의 (A)에는 전극들(621 및 622)이 중첩되거나, 전극들(621 및 622)이 가깝게 배치됨으로써 형성되는 용량 소자(603)도 도시하였다. 또한, 전극들(621 및 622)의 기능은 서로 치환되어도 좋다.
예를 들어, 전극(127)은 전극(621) 또는 전극(622) 중 한쪽에 상당하고, 전극(128)은 전극(621) 또는 전극(622) 중 다른 쪽에 상당한다.
펄스 전압 출력 회로(601)는 예를 들어, 배선(X1 내지 X6)에 펄스 전압을 순차적으로 입력하기 위한 회로이다. 전류 검지 회로(602)는 예를 들어, 각 배선(Y1 내지 Y6)에 흐르는 전류를 검지하기 위한 회로이다.
배선(X1 내지 X6) 중 하나에 펄스 전압이 인가되면, 용량 소자(603)의 전극들(621 및 622) 사이에 전계가 발생되고, 전극(622)에 전류가 흐른다. 상기 전극들 사이에 발생된 전계의 일부는, 손가락 또는 스타일러스 등의 물체가 장치에 근접 또는 접촉하면 차폐되어, 전극들 사이의 전계의 강도가 변화된다. 이 결과, 전극(622)에 흐르는 전류량이 변화된다.
예를 들어, 물체의 근접 또는 접촉이 없는 경우, 각 배선(Y1 내지 Y6)에 흐르는 전류량은 용량 소자(603)의 용량에 따른다. 물체의 근접 또는 접촉에 의하여 전계의 일부가 차폐되는 경우에는, 배선(Y1 내지 Y6)에 흐르는 전류량의 감소를 검지한다. 이 변화를 이용함으로써 물체의 근접 또는 접촉을 검출할 수 있다.
전류 검지 회로(602)는 배선에 흐르는 전류의 적분값(시간적인 적분값)을 검지하여도 좋다. 이 경우에는, 예를 들어, 적분 회로를 사용할 수 있다. 또는, 전류의 피크값을 검지하여도 좋다. 이 경우에는, 예를 들어, 전류를 전압으로 변환하고, 전압의 피크값을 검지하여도 좋다.
도 13의 (B)는 도 13의 (A)의 상호 용량 방식 터치 센서의 입출력 파형을 도시한 타이밍 차트의 예이다. 도 13의 (B)에서는, 1검지 기간에 각 행 및 각 열의 검지가 수행된다. 도 13의 (B)는 물체의 근접 또는 접촉이 검출되지 않는 기간(터치 센서가 터치되지 않을 때) 및 물체의 근접 또는 접촉이 검출되는 기간(터치 센서가 터치될 때)을 나타낸 것이다. 여기서, 배선(Y1 내지 Y6)은 검지되는 전류량에 상당하는 전압의 파형을 각각 나타낸다.
도 13의 (B)에 나타낸 바와 같이, 배선(X1 내지 X6)에는 펄스 전압이 순차적으로 공급된다. 따라서, 배선(Y1 내지 Y6)에 전류가 흐른다. 터치 센서가 터치되지 않을 때는, 배선(X1 내지 X6)의 전압의 변화에 따라 배선(Y1 내지 Y6)에 실질적으로 같은 전류가 흐르기 때문에, 배선(Y1 내지 Y6)은 비슷한 출력 파형을 갖는다. 한편, 터치 센서가 터치될 때는, 배선(Y1 내지 Y6) 중 물체가 접촉 또는 근접되는 위치에 있는 배선에 흐르는 전류가 감소되기 때문에, 도 13의 (B)에 도시된 바와 같이 출력 파형이 변화된다.
도 13의 (B)는 배선(X3)과 배선(Y3)이 교차되는 부분 또는 그 근방에 물체가 접촉 또는 근접하는 예를 나타낸 것이다.
상호 용량 방식 터치 센서는 한 쌍의 전극 사이에서 발생되는 전계가 차폐되는 것으로 인한 전류의 변화를 검지하고, 이러한 식으로 상호 용량 방식 터치 센서는 물체의 위치 정보를 얻을 수 있다. 검지 감도가 높은 경우에는, 물체가 검출면(예를 들어, 터치 패널의 표면)에서 떨어져 있더라도 이 물체의 좌표를 판정할 수 있다.
표시부의 표시 기간과 터치 센서의 검지 기간이 서로 겹치지 않는 방법으로 터치 패널을 구동함으로써, 터치 센서의 검출 감도를 높일 수 있다. 예를 들어, 표시의 1프레임 기간에 표시 기간과 검지 기간을 따로따로 제공할 수 있다. 이 경우, 1프레임 기간에 2개 이상의 검지 기간을 제공하는 것이 바람직하다. 검지의 빈도를 늘림으로써, 검출 감도를 더 높일 수 있다.
일례로서, 펄스 전압 출력 회로(601) 및 전류 검지 회로(602)는 IC칩에 형성되어 있는 것이 바람직하다. 예를 들어, 상기 IC는 터치 패널 또는 전자 기기의 하우징 내의 기판에 실장되는 것이 바람직하다. 가요성을 갖는 터치 패널로 하는 경우, 터치 패널의 구부러진 부분에서는 기생 용량이 증대될 수 있을 가능성이 있고, 노이즈의 영향이 커질 수 있을 가능성이 있다. 이 관점에서, 노이즈에 의한 영향을 받기 어려운 구동 방법을 사용한 IC를 사용하는 것이 바람직하다. 예를 들어, 시그널-노이즈비(S/N비)를 높일 수 있는 구동 방법이 적용된 IC를 사용하는 것이 바람직하다.
<1-5. 표시 장치의 구성예 5>
터치 패널의 예를 도 14의 (A) 내지 (C) 및 도 15에 도시하였다. 도 14의 (A)는 터치 패널(350B)의 사시도이다. 도 14의 (B)는 도 14의 (A)의 사시 개략도를 전개한 도면이다. 또한, 단순화를 위하여, 도 14의 (A) 및 (B)에는 주요한 구성 요소만을 도시하였다. 도 14의 (B)에서는, 기판(61)의 윤곽을 파선으로만 도시하였다. 도 15는 터치 패널(350B)의 단면도이다.
터치 패널(350B)은 화상을 표시하는 기능을 갖고 터치 센서로서 기능하는 인셀 터치 패널이다.
터치 패널(350B)은 검지 소자를 구성하는 전극 등을 대향 기판에만 제공한 구성을 갖는다. 이러한 구성은, 표시 장치 및 검지 소자를 따로따로 제작한 다음 함께 접착시키는 구성에 비하여, 터치 패널을 더 얇게 더 가볍게 할 수 있거나, 터치 패널 내의 부품 수를 줄일 수 있다.
도 14의 (A) 및 (B)에서, 입력 장치(376)는 기판(61)에 제공되어 있다. 입력 장치(376)의 배선(137 및 138) 등은 표시 장치(379)에 포함되는 FPC(72)와 전기적으로 접속되어 있다.
상술한 구성으로 함으로써, 터치 패널(350B)과 접속되는 FPC를 하나의 기판 측(본 실시형태에서는 기판(51) 측)에만 제공할 수 있다. 터치 패널(350B)에 2개 이상의 FPC를 접합하여도 좋지만, 도 14의 (A) 및 (B)에 도시된 바와 같이 구성의 단순화를 위하여, 터치 패널(350B)에는 표시 장치(379) 및 입력 장치(376) 양쪽 모두에 신호를 공급하는 기능을 갖는 하나의 FPC(72)가 제공되어 있는 것이 바람직하다.
IC(73)는 입력 장치(376)를 구동하는 기능을 포함하여도 좋다. 입력 장치(376)를 구동하는 또 다른 IC를 FPC(72) 위에 제공하여도 좋다. 또는, 입력 장치(376)를 구동하는 IC를 기판(51)에 실장하여도 좋다.
도 15는, 도 14의 (A)에 각각 도시된 FPC(72)를 포함하는 영역, 접속부(63), 구동 회로부(64), 및 표시부(62)를 포함하는 단면도이다.
접속부(63)에서는, 배선(137)(또는 배선(138)) 중 하나 및 기판(51) 측에 제공되는 도전층 중 하나가 커넥터(243)를 통하여 전기적으로 접속되어 있다.
차광층(132)은 기판(61)과 접촉하여 제공되므로, 터치 센서에 사용되는 도전층이 사용자에 의하여 시인되는 것이 방지된다. 차광층(132)은 절연층(122)으로 덮여 있다. 전극(127)은 절연층(122)과 절연층(125) 사이에 제공된다. 전극(128)은 절연층(125)과 절연층(123) 사이에 제공된다. 전극(127 및 128)은 금속 또는 합금을 사용하여 형성할 수 있다. 착색층(131)은 절연층(123)과 접촉하여 제공된다. 또한, 도 16에 도시된 바와 같이, 기판(61)과 접촉하는 차광층(132b)에 더하여 차광층(132a)이 절연층(123)과 접촉하여 제공되어도 좋다.
전극(127)과 같은 도전층을 가공하여 얻어진 배선(137)은, 전극(128)과 같은 도전층을 가공하여 얻어진 도전층(285)과 접속되어 있다. 도전층(285)은 제 2 공통 전극(244)과 같은 도전층을 가공하여 얻어진 도전층(286)과 접속되어 있다. 도전층(286)은 커넥터(243)를 통하여 도전층(284)과 전기적으로 접속되어 있다.
터치 패널(350B)에는 화소를 구동하는 신호 및 검지 소자를 구동하는 신호가 하나의 FPC로부터 공급된다. 따라서, 터치 패널(350B)은 전자 기기에 내장되기 쉽고, 부품 수를 줄일 수 있다.
<1-6. 터치 센서의 구성예>
입력 장치(터치 센서)의 구성예에 대하여 이하에서 설명한다.
도 17의 (A)는 입력 장치(415)의 상면도이다. 입력 장치(415)는 기판(416) 위에 복수의 전극(471), 복수의 전극(472), 복수의 배선(476), 및 복수의 배선(477)을 포함한다. 기판(416)에는 복수의 배선(476) 및 복수의 배선(477) 각각과 전기적으로 접속되는 FPC(450)가 제공된다. 도 17의 (A)는 IC(449)가 FPC(450)에 제공되는 예를 도시한 것이다.
도 17의 (B)는 도 17의 (A)의 일점쇄선으로 둘러싸인 영역의 확대도이다. 전극(471)은 가로 방향으로 배열된 일렬의 마름모형의 전극 패턴의 형상이다. 일렬의 마름모형의 전극 패턴은 서로 전기적으로 접속되어 있다. 또한, 전극(472)은 세로 방향으로 배열된 일렬의 마름모형의 전극 패턴의 형상이고, 일렬의 마름모형의 전극 패턴은 전기적으로 접속되어 있다. 전극(471)의 일부와 전극(472)의 일부는 중첩되고 서로 교차한다. 이 교차 부분에서는, 전극(471)과 전극(472) 사이의 전기적인 단락을 피하기 위하여 그들 사이에 절연체가 끼워져 있다.
도 17의 (C)에 도시된 바와 같이, 전극(472)이 복수의 섬 형상의 마름모형의 전극(473) 및 브리지 전극(474)을 포함하여도 좋다. 섬 형상의 마름모형의 전극(473)은 세로 방향으로 배열되어 있고, 2개의 인접한 전극(473)은 브리지 전극(474)에 의하여 서로 전기적으로 접속되어 있다. 이러한 구성으로 함으로써, 같은 도전막을 가공하여 전극(473) 및 전극(471)을 동시에 형성할 수 있다. 이에 의하여, 이들 전극의 두께가 달라지는 것을 방지할 수 있고, 장소에 따라 각 전극의 저항값 및 광 투과율이 달라지는 것을 방지할 수 있다. 또한, 여기서는 전극(472)이 브리지 전극(474)을 포함하고 있지만, 전극(471)이 이러한 구성을 가져도 좋다.
도 17의 (D)에 도시된 바와 같이, 도 17의 (B)에 도시된 전극(471 및 472)의 마름모형의 전극 패턴을 도려내어 윤곽 부분만을 남긴 형태로 하여도 좋다. 이때, 전극(471 및 472)이 사용자에게 시인되지 않을 정도로 좁은 경우에는, 나중에 설명하는 바와 같이 금속 또는 합금 등의 차광성 재료를 사용하여 전극(471 및 472)을 형성할 수 있다. 또한, 도 17의 (D)에 도시된 전극(471) 및 전극(472) 중 어느 쪽이 상술한 브리지 전극(474)을 포함하여도 좋다.
전극들(471) 중 하나는 배선들(476) 중 하나와 전기적으로 접속되어 있다. 전극들(472) 중 하나는 배선들(477) 중 하나와 전기적으로 접속되어 있다. 여기서, 전극들(471 및 472) 중 어느 쪽이 행 배선에 상당하고, 다른 쪽이 열 배선에 상당한다.
IC(449)는 터치 센서를 구동하는 기능을 갖는다. IC(449)로부터 출력된 신호는 배선(476 또는 477)을 통하여, 전극들(471 및 472) 중 어느 쪽에 공급된다. 전극들(471 및 472) 중 어느 쪽에 흐르는 전류(또는 전위)는 배선(476 또는 477)을 통하여 IC(449)에 입력된다. 이 예에서는 IC(449)가 FPC(450)에 실장되지만 IC(449)는 기판(416)에 실장되어도 좋다.
입력 장치(415)가 표시 패널의 표시 화면과 중첩하는 경우, 투광성 도전 재료를 전극(471 및 472)에 사용하는 것이 바람직하다. 전극(471 및 472)에 투광성 도전 재료를 사용하고 표시 패널로부터의 광이 전극(471 또는 472)을 통하여 추출되는 경우에는, 전극들(471 및 472) 사이에 같은 도전 재료를 포함하는 도전막을 더미 패턴으로서 배치하는 것이 바람직하다. 전극들(471 및 472) 사이의 공간의 일부를 더미 패턴으로 메움으로써 광 투과율의 편차를 저감할 수 있다. 그 결과, 입력 장치(415)를 투과하는 광의 휘도의 불균일을 저감할 수 있다.
투광성 도전 재료로서는, 산화 인듐, 인듐 주석 산화물, 인듐 아연 산화물, 산화 아연, 또는 갈륨을 포함하는 산화 아연 등의 도전성 산화물을 사용할 수 있다. 또한, 그래핀을 포함하는 막을 사용할 수도 있다. 그래핀을 포함하는 막은 예를 들어, 산화 그래핀을 함유하는 막을 환원함으로써 형성할 수 있다. 환원 방법으로서는, 열을 가하는 방법 등을 적용할 수 있다.
또는, 투광성을 가질 정도로 얇은 금속막 또는 합금막을 사용할 수 있다. 예를 들어, 금, 은, 백금, 마그네슘, 니켈, 텅스텐, 크로뮴, 몰리브데넘, 철, 코발트, 구리, 팔라듐, 또는 타이타늄 등의 금속, 또는 이들 금속 중 임의의 것을 포함하는 합금을 사용할 수 있다. 또는, 상기 금속 또는 합금의 질화물(예를 들어, 질화 타이타늄) 등을 사용하여도 좋다. 또는, 상술한 재료를 포함하는 도전막을 2개 이상 적층한 적층막을 사용하여도 좋다.
전극(471 및 472)에는 사용자에게 시인되지 않을 정도로 얇게 가공된 도전막을 사용하여도 좋다. 이러한 도전막을 격자 형상(메시 형상)으로 가공함으로써, 예를 들어 높은 도전성과 표시 장치의 높은 시인성의 양쪽 모두를 실현할 수 있다. 도전막은 폭이 30nm 이상 100μm 이하, 바람직하게는 50nm 이상 50μm 이하, 더 바람직하게는 50nm 이상 20μm 이하인 부분을 갖는 것이 바람직하다. 특히, 도전막의 패턴 폭이 10μm 이하이면, 사용자에게 시인되기 매우 어려우므로 바람직하다.
예로서, 도 17의 (B)의 영역(460)을 확대한 개략도를 도 18의 (A) 내지 (D)에 도시하였다.
도 18의 (A)는 격자 형상의 도전막(461)을 사용하는 예를 도시한 것이다. 도전막(461)을, 표시 장치에 포함되는 표시 소자와 중첩되지 않도록 배치하면, 표시 소자로부터의 광이 차단되지 않으므로 바람직하다. 이 경우, 격자의 방향을 표시 소자의 배열의 방향과 같게 하고, 격자의 피치를 표시 소자의 배열의 피치의 정수배로 하는 것이 바람직하다.
도 18의 (B)는, 삼각형의 개구가 제공되도록 가공된 격자 형상의 도전막(462)의 예를 도시한 것이다. 이러한 구성에 의하여, 도 18의 (A)에 도시된 구성에 비하여 저항을 더 저감할 수 있다.
또는, 도 18의 (C)에 도시된 바와 같이, 불규칙한 패턴 형상을 갖는 도전막(463)을 사용하여도 좋다. 이러한 구성에 의하여, 표시 장치의 표시부와 중첩시켰을 때, 모아레(moire)가 발생되는 것을 방지할 수 있다.
전극(471 및 472)에는 도전성 나노와이어를 사용하여도 좋다. 도 18의 (D)는 나노와이어(464)를 사용하는 경우의 예를 도시한 것이다. 나노와이어(464)를, 인접한 나노와이어와 접촉되도록 적절한 밀도로 분산시키면 이차원적인 네트워크가 형성되어, 나노와이어(464)는 투광성이 매우 높은 도전막으로서 기능할 수 있다. 예를 들어, 평균 직경이 1nm 이상 100nm 이하, 바람직하게는 5nm 이상 50nm 이하, 더 바람직하게는 5nm 이상 25nm 이하의 나노와이어를 사용할 수 있다. 나노와이어(464)로서는 Ag 나노와이어, Cu 나노와이어, 또는 Al 나노와이어 등의 금속 나노와이어, 또는 카본 나노튜브 등을 사용할 수 있다. Ag 나노와이어를 사용하는 경우, 광 투과율은 89% 이상, 시트 저항값은 40Ω/square 이상 100Ω/square 이하로 할 수 있다.
도 18의 (E)는, 도 17의 (B)의 전극(471 및 472)의 더 구체적인 구성예를 도시한 것이다. 도 18의 (E)는, 격자 형상의 도전막을 전극(471 및 472) 각각에 사용하는 예를 도시한 것이다.
도 17의 (A) 등에는, 전극(471 및 472)의 상면 형상으로서, 복수의 마름모형이 한 방향으로 정렬되어 있는 예를 나타내었지만, 전극(471 및 472)의 형상은 이에 한정되지 않고 벨트 형상(장방형), 곡선을 갖는 벨트 형상, 및 지그재그 형상 등, 다양한 상면 형상을 가질 수 있다. 또한, 상기에서는 서로 직교하도록 배치한 전극(471 및 472)을 나타내었지만, 이들을 반드시 직교하도록 배치할 필요는 없고, 2개의 전극이 이루는 각이 90도 미만이어도 좋다.
<1-7. 표시 장치의 구성예 6>
터치 패널의 예를 도 19에 도시하였다. 도 19는 터치 패널(350D)의 단면도이다.
터치 패널(350D)은 화상을 표시하는 기능을 갖고 터치 센서로서 기능하는 인셀 터치 패널이다.
터치 패널(350D)은 검지 소자를 구성하는 전극 등을 표시 소자를 지지하는 기판에만 제공한 구성을 갖는다. 이러한 구성은, 표시 장치 및 검지 소자를 따로따로 제작한 다음 함께 접착시키는 구성, 또는 대향 기판 측에 검지 소자를 제작하는 구성에 비하여, 터치 패널을 더 얇게 더 가볍게 할 수 있거나, 또는 터치 패널 내의 부품 수를 줄일 수 있다.
도 19에 도시된 터치 패널(350D)은, 공통 전극 및 보조 배선(139)의 레이아웃이 상술한 표시 장치(100A)와 상이하다.
복수의 보조 배선(139)은 제 1 공통 전극(112a) 또는 제 1 공통 전극(112b)과 전기적으로 접속된다.
도 19에 도시된 터치 패널(350D)은, 제 1 공통 전극(112a)과 제 1 공통 전극(112b) 사이에 형성되는 용량을 이용하여 물체의 근접 또는 접촉 등을 검지할 수 있다. 즉, 터치 패널(350D)에서, 제 1 공통 전극(112a 및 112b)은 액정 소자의 공통 전극 및 검지 소자의 전극의 양쪽 모두로서 기능한다.
상술한 바와 같이, 본 발명의 일 형태의 터치 패널에서는 액정 소자의 전극이 검지 소자의 전극으로서도 기능하기 때문에, 제작 공정을 단순화할 수 있고 제작 비용을 삭감할 수 있다. 또한, 터치 패널을 얇게, 그리고 가볍게 할 수 있다.
공통 전극은 보조 배선(139)과 전기적으로 접속되어 있다. 보조 배선(139)을 제공함으로써, 검지 소자의 전극의 저항을 저감시킬 수 있다. 검지 소자의 전극의 저항이 저감되면, 검지 소자의 전극의 시간 상수를 작게 할 수 있다. 검지 소자의 전극의 시간 상수가 작아질수록, 검출 감도를 높일 수 있고, 이에 의하여 검출의 정확도를 높일 수 있다.
예를 들어, 검지 소자의 전극의 시간 상수는 0초보다 크고 1×10-4초 이하, 바람직하게는 0초보다 크고 5×10-5초 이하, 더 바람직하게는 0초보다 크고 5×10-6초 이하, 더욱 바람직하게는 0초보다 크고 5×10-7초 이하, 더더욱 바람직하게는 0초보다 크고 2×10-7초 이하이다. 특히, 시간 상수가 1×10-6초 이하이면, 노이즈의 영향을 저감시키면서 높은 검출 감도를 달성할 수 있다.
화소를 구동하는 신호 및 검지 소자를 구동하는 신호가 하나의 FPC에 의하여 터치 패널(350D)에 공급된다. 따라서, 터치 패널(350D)은 전자 기기에 쉽게 내장할 수 있고, 부품 수를 줄일 수 있다.
터치 패널(350D)의 동작 방법의 예 등에 대하여 이하에서 설명한다.
도 20의 (A)는 터치 패널(350D)의 표시부(62)에 제공된 화소 회로의 일부의 등가 회로도이다.
각 화소(부화소)는 적어도 트랜지스터(206) 및 액정 소자(40)를 포함한다. 트랜지스터(206)의 게이트는 배선(3501)과 전기적으로 접속되어 있다. 트랜지스터(206)의 소스 및 드레인 중 한쪽은 배선(3502)과 전기적으로 접속되어 있다.
화소 회로는 X 방향으로 연장되는 복수의 배선(예를 들어, 배선(3510_1) 및 배선(3510_2))과, Y 방향으로 연장되는 복수의 배선(예를 들어, 배선(3511_1))을 포함한다. 이들은 서로 교차하여 제공되고, 이들 사이에 용량이 형성된다.
화소 회로에 제공되는 화소들 중, 일부의 서로 인접한 화소들의 액정 소자의 전극은 서로 전기적으로 접속되어 하나의 블록을 형성한다. 블록은, 섬 형상의 블록(예를 들어, 블록(3515_1) 또는 블록(3515_2))과, X 방향 또는 Y 방향으로 연장되는 선형 블록(예를 들어, Y 방향으로 연장되는 블록(3516))의 2종류로 분류된다. 또한, 도 20의 (A)에는 화소 회로의 일부만을 도시하였지만, 실제로는 이들 2종류의 블록이 X 방향 및 Y 방향으로 반복적으로 배치된다. 액정 소자의 한쪽 전극은 예를 들어, 공통 전극이다. 액정 소자의 다른 쪽 전극은 예를 들어, 화소 전극이다.
X 방향으로 연장되는 배선(3510_1)(또는 배선(3510_2))은 섬 형상의 블록(3515_1)(또는 블록(3515_2))과 전기적으로 접속되어 있다. 도시하지 않았지만, X 방향으로 연장되는 배선(3510_1)은, 선형 블록을 개재하여 X 방향을 따라 불연속적으로 제공되는 복수의 섬 형상의 블록(3515_1)과 전기적으로 접속된다. 또한, Y 방향으로 연장되는 배선(3511_1)은 선형 블록(3516)과 전기적으로 접속된다.
도 20의 (B)는 X 방향으로 연장되는 복수의 배선들(배선(3510_1 내지 3510_6)을 통틀어 배선(3510)이라고 부르는 경우가 있음)과, Y 방향으로 연장되는 복수의 배선들(배선(3511_1 내지 3511_6)을 통틀어 배선(3511)이라고 부르는 경우가 있음)의 접속 관계를 도시한 등가 회로도이다. X 방향으로 연장되는 각 배선(3510), 및 Y 방향으로 연장되는 각 배선(3511)에 공통 전위를 입력할 수 있다. X 방향으로 연장되는 각 배선(3510)에는 펄스 전압 출력 회로로부터 펄스 전압을 입력할 수 있다. 또한, Y 방향으로 연장되는 각 배선(3511)은 검지 회로와 전기적으로 접속될 수 있다. 또한, 배선(3510) 및 배선(3511)은 서로 교체될 수 있다.
터치 패널(350D)의 동작 방법의 예를 도 21의 (A) 및 (B)를 참조하여 설명한다.
여기서는, 1프레임 기간을 기록 기간과 검지 기간으로 나눈다. 기록 기간은 화소에 화상 데이터를 기록하는 기간이고, 배선(3501)(게이트선 또는 주사선이라고도 함)이 순차적으로 선택된다. 검지 기간은 검지 소자에 의하여 검지가 수행되는 기간이다.
도 21의 (A)는 기록 기간의 등가 회로도이다. 기록 기간에는, X 방향으로 연장되는 배선(3510)과 Y 방향으로 연장되는 배선(3511)의 양쪽 모두에 공통 전위가 입력된다.
도 21의 (B)는 검지 기간의 등가 회로도이다. 검지 기간에는, Y 방향으로 연장되는 각 배선(3511)은 검출 회로와 전기적으로 접속된다. 또한, X 방향으로 연장되는 배선(3510)에는 펄스 전압 출력 회로로부터 펄스 전압이 입력된다.
도 21의 (C)는 상호 용량 방식 검지 소자의 입출력 파형의 타이밍 차트의 예를 도시한 것이다.
도 21의 (C)에서는, 1프레임 기간에 모든 행과 열에서 물체의 검지를 수행한다. 도 21의 (C)는 검지 기간에서의, 물체가 검지되지 않는 경우(비(非)터치)와 물체가 검지되는 경우(터치)의 2가지 경우를 나타낸 것이다.
배선(3510_1 내지 3510_6)에는 펄스 전압 출력 회로로부터 펄스 전압이 공급된다. 펄스 전압이 배선(3510_1 내지 3510_6)에 인가되는 경우, 용량 소자를 형성하는 한 쌍의 전극들 사이에 전계가 발생되고, 용량 소자에 전류가 흐른다. 예를 들어, 이 전극들 사이에 발생되는 전계는, 손가락 또는 스타일러스의 터치에 의하여 차폐됨으로써 변화된다. 즉, 터치 등에 의하여 용량 소자의 용량값이 변화된다. 이를 이용함으로써, 물체의 근접 또는 접촉을 검지할 수 있다.
배선(3511_1 내지 3511_6)은, 용량 소자의 용량값의 변화에 의하여 일어나는 배선(3511_1 내지 3511_6)에서의 전류의 변화를 검출하기 위한 검출 회로와 접속되어 있다. 배선(3511_1 내지 3511_6)에서 검출되는 전류값은, 물체의 근접 또는 접촉이 없는 경우에는 변화되지 않고, 물체의 근접 또는 접촉에 의하여 용량값이 감소되는 경우에는 감소된다. 전류의 변화를 검출하기 위해서는, 전류의 전체량을 검출하여도 좋다. 이 경우에는, 적분 회로 등을 사용하여 전류의 전체량을 검출할 수 있다. 또는, 전류의 피크값을 검출하여도 좋다. 이 경우에는, 전류를 전압으로 변환하여도 좋고, 전압의 피크값을 검출하여도 좋다.
또한, 도 21의 (C)에서, 배선(3511_1 내지 3511_6)의 파형은 검출되는 전류값에 대응하는 전압값을 나타낸다. 도 21의 (C)에 도시된 바와 같이, 표시 동작의 타이밍은 검지 동작의 타이밍과 동기되는 것이 바람직하다.
배선(3511_1 내지 3511_6)의 파형은, 배선(3510_1 내지 3510_6)에 인가되는 펄스 전압에 따라 변화된다. 물체의 근접 또는 접촉이 없는 경우에는, 배선(3511_1 내지 3511_6)의 파형이 배선(3510_1 내지 3510_6)의 전압의 변화에 따라 균일하게 변화된다. 한편, 물체가 근접 또는 접촉되는 부분에서는 전류값이 감소되고, 이에 따라 전압값의 파형이 변화된다.
이러한 식으로 용량의 변화를 검출함으로써, 물체의 근접 또는 접촉을 검출할 수 있다. 손가락 또는 스타일러스 등의 물체가 터치 패널을 터치하지 않고 근접된 경우에도 신호가 검출되는 경우가 있다.
또한, 도 21의 (C)는 배선(3510)에서 기록 기간에 공급되는 공통 전위가 검지 기간에 공급되는 저전위와 동등한 예를 도시한 것이지만, 본 발명의 일 형태는 이에 한정되지 않는다. 공통 전위는 저전위와 달라도 좋다.
일례로서, 펄스 전압 출력 회로 및 검출 회로는 하나의 IC에 형성되어 있는 것이 바람직하다. 예를 들어, 상기 IC는 터치 패널 또는 전자 기기의 하우징 내의 기판에 실장되는 것이 바람직하다. 가요성을 갖는 터치 패널로 하는 경우, 터치 패널의 구부러진 부분에서는 기생 용량이 증대될 수 있을 가능성이 있고, 노이즈의 영향이 커질 수 있을 가능성이 있다. 이 관점에서, 노이즈에 의한 영향을 받기 어려운 구동 방법을 사용한 IC를 사용하는 것이 바람직하다. 예를 들어, 시그널-노이즈비(S/N비)를 높일 수 있는 구동 방법이 적용된 IC를 사용하는 것이 바람직하다.
상술한 바와 같이, 화상을 기록하는 기간과 검지 소자에 의하여 검지를 수행하는 기간을 따로따로 제공하는 것이 바람직하다. 따라서, 데이터가 화소에 기록될 때 발생되는 노이즈에 기인한 검지 소자의 감도의 저하를 방지할 수 있다.
본 발명의 일 형태에서는, 도 21의 (D)에 도시된 바와 같이 1프레임 기간에 하나의 기록 기간과 하나의 검지 기간이 포함된다. 또는, 도 21의 (E)에 나타낸 바와 같이, 하나의 프레임 기간에 2번의 검지 기간이 포함되어도 좋다. 하나의 프레임 기간에 복수의 검출 기간이 포함되면, 검출 감도를 더 높일 수 있다. 예를 들어, 1프레임 기간에 2번 내지 4번의 검지 기간이 포함되어도 좋다.
다음으로, 터치 패널(350D)에 포함되는 검지 소자의 상면의 구성예에 대하여 도 22의 (A) 내지 (C)를 참조하여 설명한다.
도 22의 (A)는 검지 소자의 상면도를 나타낸 것이다. 검지 소자는 도전층(56a) 및 도전층(56b)을 포함한다. 도전층(56a)은 검지 소자의 한쪽 전극으로서 기능하고, 도전층(56b)은 검지 소자의 다른 쪽 전극으로서 기능한다. 검지 소자는, 도전층들(56a 및 56b) 사이에 형성되는 용량을 이용하여 물체의 근접 또는 접촉 등을 검지할 수 있다. 도시하지 않았지만, 도전층(56a 및 56b)은 빗살 형상을 갖는 상면 형상, 또는 슬릿이 제공된 상면 형상을 가져도 좋다.
본 발명의 일 형태에서, 도전층(56a 및 56b)은 액정 소자의 공통 전극으로서도 기능한다.
복수의 도전층(56a)은 Y 방향으로 제공되어 있고, X 방향으로 연장되어 있다. Y 방향으로 제공된 복수의 도전층(56b)은 Y 방향으로 연장되어 있는 도전층(58)을 통하여 서로 전기적으로 접속되어 있다. 도 22의 (A)는 m개의 도전층(56a) 및 n개의 도전층(58)이 제공된 예를 도시한 것이다.
또한, 복수의 도전층(56a)은 X 방향으로 제공되어도 좋고, 이 경우 Y 방향으로 연장되어도 좋다. X 방향으로 제공된 복수의 도전층(56b)은 X 방향으로 연장된 도전층(58)을 통하여 서로 전기적으로 접속되어도 좋다.
도 22의 (B)에 도시된 바와 같이, 검지 소자의 전극으로서 기능하는 도전층(56)은 복수의 화소(60)에 걸쳐 제공되어 있다. 도전층(56)은 도 22의 (A)의 도전층(56a 및 56b) 각각에 상당한다. 화소(60)는 상이한 색을 나타내는 복수의 부화소로 형성되어 있다. 도 22의 (B)는 부화소(60a, 60b, 및 60c)의 3개의 부화소로 화소(60)가 형성되어 있는 예를 나타낸 것이다.
검지 소자의 한 쌍의 전극은 각 보조 배선과 전기적으로 접속되어 있는 것이 바람직하다. 도 22의 (C)에 도시된 바와 같이, 도전층(56)은 보조 배선(57)과 전기적으로 접속되어도 좋다. 또한, 도 22의 (C)는 도전층 위에 보조 배선이 적층되어 있는 예를 도시한 것이지만, 도전층은 보조 배선 위에 적층되어도 좋다. X 방향으로 제공된 복수의 도전층(56)은 보조 배선(57)을 통하여 도전층(58)과 전기적으로 접속되어도 좋다.
가시광을 투과시키는 도전층의 저항률은 비교적 높은 경우가 있다. 따라서, 검지 소자의 한 쌍의 전극을 보조 배선과 전기적으로 접속시킴으로써 검지 소자의 한 쌍의 전극의 저항을 낮추는 것이 바람직하다.
검지 소자의 한 쌍의 전극의 저항을 낮추면, 한 쌍의 전극의 시간 상수를 작게 할 수 있다. 따라서, 검지 소자의 검출 감도를 높일 수 있고, 나아가서는 검지 소자의 검출 정확도를 높일 수 있다.
<1-8. 터치 패널 모듈>
다음으로, 본 발명의 일 형태의 입출력 장치 및 IC를 포함하는 터치 패널 모듈에 대하여 도 23 및 도 24의 (A) 내지 (C)를 참조하여 설명한다.
도 23은 터치 패널 모듈(6500)의 블록도를 나타낸 것이다. 터치 패널 모듈(6500)은 터치 패널(6510) 및 IC(6520)를 포함한다. 본 발명의 일 형태의 입출력 장치를 터치 패널(6510)에 적용할 수 있다.
터치 패널(6510)은 표시부(6511), 입력부(6512), 및 주사선 구동 회로(6513)를 포함한다. 표시부(6511)는 복수의 화소, 복수의 신호선, 및 복수의 주사선을 포함하고, 화상을 표시하는 기능을 갖는다. 터치 패널(6510)로의 검지 대상의 접촉 또는 접근을 검지할 수 있는 복수의 검지 소자를 포함함으로써, 입력부(6512)는 터치 센서로서 기능한다. 주사선 구동 회로(6513)는 표시부(6511)에 포함되는 주사선에 주사 신호를 출력하는 기능을 갖는다.
여기서, 단순화를 위하여 표시부(6511) 및 입력부(6512)는 터치 패널(6510)의 구성 요소로서 따로따로 도시되지만, 화상을 표시하는 기능을 가지며 터치 센서로서 기능하는 소위 인셀 터치 패널인 것이 바람직하다.
표시부(6511)의 해상도는, HD(화소수: 1280×720), FHD(화소수: 1920×1080), WQHD(화소수: 2560×1440), WQXGA(화소수: 2560×1600), 4K(화소수: 3840×2160), 또는 8K(화소수: 7680×4320)만큼 높은 것이 바람직하다. 특히 4K, 8K, 또는 그 이상의 해상도가 바람직하다. 표시부(6511)의 화소의 화소 밀도(선명도)는 300ppi 이상, 바람직하게는 500ppi 이상, 더 바람직하게는 800ppi 이상, 더욱 바람직하게는 1000ppi 이상, 더욱더 바람직하게는 1200ppi 이상이다. 이와 같이 해상도가 높고 선명도가 높은 표시부(6511)에 의하여, 휴대용 및 가정용 등의 개인 용도에서 임장감 및 몰입감 등을 높일 수 있다.
IC(6520)는 회로 유닛(6501), 신호선 구동 회로(6502), 센서 구동 회로(6503), 및 검출 회로(6504)를 포함한다. 회로 유닛(6501)은 타이밍 컨트롤러(6505) 및 화상 처리 회로(6506) 등을 포함한다.
신호선 구동 회로(6502)는 아날로그 신호인 화상 신호(비디오 신호)를 표시부(6511)에 포함되는 신호선에 출력하는 기능을 갖는다. 예를 들어, 신호선 구동 회로(6502)는 시프트 레지스터 회로와 버퍼 회로를 조합하여 포함하여도 좋다. 터치 패널(6510)은 신호선에 접속되는 디멀티플렉서 회로를 포함하여도 좋다.
센서 구동 회로(6503)는 입력부(6512)에 포함되는 센서 소자를 구동하기 위한 신호를 출력하는 기능을 갖는다. 센서 구동 회로(6503)로서, 예를 들어 시프트 레지스터 회로 및 버퍼 회로를 조합하여 사용할 수 있다.
검출 회로(6504)는 입력부(6512)에 포함되는 검지 소자로부터의 출력 신호를 회로 유닛(6501)에 출력하는 기능을 갖는다. 검출 회로(6504)는 예를 들어 증폭 회로 및 아날로그 디지털 변환기(ADC)를 포함할 수 있다. 이 경우, 검출 회로(6504)는 입력부(6512)로부터 출력되는 아날로그 신호를 디지털 신호로 변환하여 회로 유닛(6501)에 출력한다.
회로 유닛(6501)에 포함되는 화상 처리 회로(6506)는, 터치 패널(6510)의 표시부(6511)를 구동하기 위한 신호를 생성 및 출력하는 기능, 입력부(6512)를 구동하기 위한 신호를 생성 및 출력하는 기능, 및 입력부(6512)로부터 출력되는 신호를 분석하고 CPU(6540)에 상기 신호를 출력하는 기능을 갖는다.
구체적인 예로서, 화상 처리 회로(6506)는, CPU(6540)로부터의 명령에 따라 비디오 신호를 생성하는 기능, 표시부(6511)의 사양에 따라 비디오 신호에 대하여 신호 처리를 수행하고 이 신호를 아날로그 비디오 신호로 변환하고 변환된 신호를 신호선 구동 회로(6502)에 공급하는 기능, CPU(6540)로부터의 명령에 따라 센서 구동 회로(6503)에 출력되는 구동 신호를 생성하는 기능, 및 검출 회로(6504)로부터 입력되는 신호를 분석하고 분석된 신호를 위치 정보로서 CPU(6540)에 출력하는 기능을 갖는다.
타이밍 컨트롤러(6505)는, 화상 처리 회로(6506)가 처리를 수행하는 비디오 신호 등에 포함되는 동기 신호에 기초하여 신호(예를 들어, 클럭 신호 또는 스타트 펄스 신호)를 생성하고, 주사선 구동 회로(6513) 및 센서 구동 회로(6503)에 상기 신호를 출력하는 기능을 갖는다. 또한 타이밍 컨트롤러(6505)는 검출 회로(6504)가 신호를 출력하는 타이밍을 결정하기 위한 신호를 생성 및 출력하는 기능을 가져도 좋다. 여기서 타이밍 컨트롤러(6505)는 주사선 구동 회로(6513)에 출력되는 신호에 동기한 신호 및 센서 구동 회로(6503)에 출력되는 신호에 동기한 신호를 출력하는 것이 바람직하다. 특히 표시부(6511)의 화소의 데이터가 재기록되는 기간과, 입력부(6512)에 의하여 센싱이 수행되는 기간이 별도로 제공되는 것이 바람직하다. 예를 들어 1프레임 기간을 화소의 데이터가 재기록되는 기간과, 센싱이 수행되는 기간으로 분할함으로써 터치 패널(6510)을 구동할 수 있다. 또한, 예를 들어 1프레임 기간에 2번 이상의 검지 기간을 제공함으로써 검출 감도 및 검출 정확도를 높일 수 있다.
예를 들어, 화상 처리 회로(6506)는 프로세서를 포함할 수 있다. 예를 들어, DSP(digital signal processor) 또는 GPU(graphics processing unit) 등의 마이크로프로세서를 사용할 수 있다. 또한, 이러한 마이크로프로세서를 FPGA(field programmable gate array) 또는 FPAA(field programmable analog array) 등의 PLD(programmable logic device)에 의하여 얻어도 좋다. 화상 처리 회로(6506)는 다양한 프로그램으로부터의 명령을 프로세서에 의하여 해석하고 실행함으로써 각종 데이터를 처리하고 프로그램을 제어한다. 프로세서에 의하여 실행되는 프로그램은 프로세서에 포함되는 기억 영역에 저장되어도 좋고, 추가적으로 제공되는 기억 장치에 저장되어도 좋다.
터치 패널(6510)에 포함되는 표시부(6511) 또는 주사선 구동 회로(6513), IC(6520)에 포함되는 회로 유닛(6501), 신호선 구동 회로(6502), 센서 구동 회로(6503), 또는 검출 회로(6504), 또는 외부에 제공되는 CPU(6540) 등에, 채널 형성 영역에 산화물 반도체를 포함하고 오프 상태 전류가 매우 낮은 트랜지스터를 사용할 수 있다. 기억 소자로서 기능하는 용량 소자에 흐르는 전하(데이터)를 유지하기 위한 스위치로서 오프 상태 전류가 매우 낮은 상기 트랜지스터를 사용함으로써, 긴 데이터 유지 기간을 확보할 수 있다. 예를 들어, 화상 처리 회로(6506)의 레지스터 및 캐시 메모리 중 적어도 하나에 이 특성을 사용함으로써, 필요할 때만 화상 처리 회로(6506)를 동작시키고, 그외의 시간에는 직전의 처리에 대한 데이터를 기억 소자에 저장하는 노멀리 오프 컴퓨팅이 실현되기 때문에, 터치 패널 모듈(6500) 및 터치 패널 모듈(6500)이 실장되는 전자 기기의 소비전력을 저감할 수 있다.
이 예에서, 회로 유닛(6501)은 타이밍 컨트롤러(6505) 및 화상 처리 회로(6506)를 포함하지만, 화상 처리 회로(6506) 자체 또는 화상 처리 회로(6506)의 일부의 기능을 갖는 회로를 외부에 제공하여도 좋다. 또는, CPU(6540)가 화상 처리 회로(6506) 또는 그 일부의 기능을 가져도 좋다. 예를 들어, 회로 유닛(6501)은 신호선 구동 회로(6502), 센서 구동 회로(6503), 검출 회로(6504), 및 타이밍 컨트롤러(6505)를 포함할 수 있다.
이 예에서, IC(6520)는 회로 유닛(6501)을 포함하지만, 회로 유닛(6501)은 IC(6520)에 반드시 포함될 필요는 없다. 이 경우, IC(6520)는 신호선 구동 회로(6502), 센서 구동 회로(6503), 및 검출 회로(6504)를 포함할 수 있다. 예를 들어, 터치 패널 모듈(6500)이 복수의 IC를 포함하는 경우, 회로 유닛(6501)을 터치 패널 모듈(6500)의 외부에 제공하여도 좋고, 회로 유닛(6501)이 없는 복수의 IC(6520)를 제공하여도 좋고, 또는 IC(6520)와, 신호선 구동 회로(6502)만을 포함하는 IC를 조합하여 제공할 수 있다.
상술한 바와 같이, IC가 터치 패널(6510)의 표시부(6511)를 구동하는 기능 및 입력부(6512)를 구동하는 기능을 가지면, 터치 패널 모듈(6500)에 실장되는 IC의 수를 줄일 수 있으므로, 비용을 저감할 수 있다.
도 24의 (A) 내지 (C)는 각각, IC(6520)가 실장되는 터치 패널 모듈(6500)의 개략도이다.
도 24의 (A)에서는, 터치 패널 모듈(6500)은 기판(6531), 대향 기판(6532), 복수의 FPC(6533), IC(6520), 및 IC(6530) 등을 포함한다. 터치 패널 모듈(6500)은 표시부(6511), 입력부(6512), 및 주사선 구동 회로(6513)도 포함한다. IC(6520) 및 IC(6530)는 COG 방식 등에 의하여 기판(6531)에 실장된다.
IC(6530)는, 신호선 구동 회로(6502)만이 상술한 IC(6520)에 제공되는 IC 또는 신호선 구동 회로(6502) 및 회로 유닛(6501)이 상술한 IC(6520)에 제공되는 IC이다. IC(6520 및 6530)에는 FPC(6533)를 통하여 외부로부터 신호가 공급된다. 또한, FPC(6533)를 통하여 IC들(6520 및 6530) 중 적어도 하나로부터 외부에 신호를 출력할 수 있다.
도 24의 (A)는, 표시부(6511)가 2개의 주사선 구동 회로(6513) 사이에 위치하는 예를 도시한 것이다. IC(6520)에 더하여 IC(6530)가 제공된다. 표시부(6511)의 해상도가 매우 높은 경우에 이러한 구성이 바람직하다.
도 24의 (B)는, 하나의 IC(6520) 및 하나의 FPC(6533)가 제공되는 예를 도시한 것이다. 이러한 식으로 기능을 하나의 IC(6520)에 제공하면 부품 수를 줄일 수 있기 때문에 바람직하다. 도 24의 (B)의 예에서는, 주사선 구동 회로(6513)가 표시부(6511)의 2개의 단변 중 FPC(6533)에 가까운 변을 따라 제공된다.
도 24의 (C)는, 화상 처리 회로(6506) 등이 실장되는 PCB(printed circuit board)(6534)를 포함하는 예를 도시한 것이다. 기판(6531) 위의 IC(6520 및 6530)는 FPC(6533)를 통하여 PCB(6534)와 전기적으로 접속된다. 여기서는, 상술한 화상 처리 회로(6506)가 없는 구성을 IC(6520)에 적용할 수 있다.
도 24의 (A) 내지 (C) 각각에서는, 기판(6531)이 아니라 FPC(6533)에 IC(6520 및 6530)가 실장되어도 좋다. 예를 들어, IC(6520 및 6530)를 COF 방식 또는 TAB(tape automated bonding) 방식 등에 의하여 FPC(6533)에 실장할 수 있다.
도 24의 (A) 및 (B)에 도시된 바와 같이, FPC(6533) 및 IC(6520)(및 IC(6530)) 등이 표시부(6511)의 단변에 제공되는 구성은, 표시 장치의 프레임을 좁게 할 수 있기 때문에, 예를 들어 스마트폰, 휴대 전화, 및 태블릿 단말 등의 전자 기기에 상기 구성을 사용하는 것이 바람직하다. 도 24의 (C)에 도시된 PCB(6534)를 갖는 구성은, 예를 들어 텔레비전 장치, 모니터, 태블릿 단말, 또는 노트북형 퍼스널 컴퓨터에 적합하게 사용할 수 있다.
상술한 바와 같이, 본 발명의 일 형태의 표시 장치는, 화소 전극 및 제 1 공통 전극이 제공되는 기판과 대향하는 기판에 제 2 공통 전극을 포함한다. 제 1 및 제 2 공통 전극에 같은 전위가 공급됨으로써, 광 누설을 방지할 수 있고 표시 장치의 표시 품질을 향상시킬 수 있다. 또한, 개구율 및 해상도가 높은 표시 장치로 할 수 있다. 또한, 제 2 공통 전극이 화소의 표시 영역의 일부에 제공되면, 제 2 공통 전극이 제공되더라도, 액정 소자의 구동 전압이 높아지는 것을 방지할 수 있다.
본 실시형태를 다른 실시형태 중 임의의 것과 적절히 조합할 수 있다.
(실시형태 2)
본 실시형태에서는 본 발명의 일 형태의 표시 장치에 사용할 수 있는 트랜지스터에 대하여 도 25의 (A) 내지 도 35의 (D)를 참조하여 설명한다.
보텀 게이트 트랜지스터 또는 톱 게이트 트랜지스터 등의, 다양한 형태 중 임의의 것을 갖는 트랜지스터를 사용함으로써, 본 발명의 일 형태의 표시 장치를 제작할 수 있다. 그러므로, 기존의 생산 라인에 따라, 반도체층의 재료 또는 트랜지스터의 구조를 용이하게 변경할 수 있다.
[보텀 게이트 트랜지스터]
도 25의 (A1)은 보텀 게이트 트랜지스터의 일종인 채널 보호 트랜지스터인 트랜지스터(410)의 단면도이다. 트랜지스터(410)는 절연층(572)을 개재하여 기판(571) 위에 전극(546)을 포함한다. 트랜지스터(410)는 절연층(526)을 개재하여 전극(546) 위에 반도체층(542)을 포함한다. 전극(546)은 게이트 전극으로서 기능할 수 있다. 절연층(526)은 게이트 절연층으로서 기능할 수 있다.
트랜지스터(410)는 반도체층(542)의 채널 형성 영역 위에 절연층(522)을 포함한다. 트랜지스터(410)는, 반도체층(542)과 부분적으로 접촉되고 절연층(526) 위에 있는 전극(544a) 및 전극(544b)을 포함한다. 절연층(522) 위에 전극(544a)의 일부 및 전극(544b)의 일부가 형성된다.
절연층(522)은 채널 보호층으로서 기능할 수 있다. 채널 형성 영역 위에 절연층(522)을 제공함으로써, 전극(544a 및 544b)을 형성할 때, 반도체층(542)이 노출되는 것을 방지할 수 있다. 따라서, 전극(544a 및 544b)을 형성할 때, 반도체층(542)의 채널 형성 영역이 에칭되는 것을 방지할 수 있다. 본 발명의 일 형태에 따르면, 전기 특성이 양호한 트랜지스터를 제공할 수 있다.
트랜지스터(410)는 전극(544a), 전극(544b), 및 절연층(522) 위에 절연층(528)을 포함하고, 절연층(528) 위에 절연층(529)을 더 포함한다.
산화물 반도체가 반도체층(542)에 사용되는 경우, 반도체층(542)의 일부로부터 산소를 제거하여 산소 결손을 발생시킬 수 있는 재료가, 적어도 반도체층(542)과 접촉되는 전극(544a 및 544b)의 영역에 사용되는 것이 바람직하다. 산소 결손이 발생한 반도체층(542)의 영역에서 캐리어 농도가 증가되어, 이 영역은 n형 영역(n+층)이 된다. 이에 의하여, 상기 영역은 소스 영역 및 드레인 영역으로서 기능할 수 있다. 산화물 반도체로부터 산소를 제거하여 산소 결손을 발생시킬 수 있는 재료의 예에는 텅스텐 및 타이타늄이 포함된다.
반도체층(542)에 소스 영역 및 드레인 영역을 형성함으로써, 반도체층(542)과 각 전극(544a 및 544b) 사이의 접촉 저항을 저감할 수 있다. 이에 의하여, 전계 효과 이동도 및 문턱 전압 등의 트랜지스터의 전기 특성을 양호하게 할 수 있다.
실리콘 등의 반도체가 반도체층(542)에 사용되는 경우, n형 반도체 또는 p형 반도체로서 기능하는 층이 반도체층(542)과 전극(544a) 사이, 및 반도체층(542)과 전극(544b) 사이에 제공되는 것이 바람직하다. n형 반도체 또는 p형 반도체로서 기능하는 층은 트랜지스터의 소스 영역 또는 드레인 영역으로서 기능할 수 있다.
외부로부터 트랜지스터로의 불순물의 확산을 방지하거나, 또는 저감할 수 있는 재료를 사용하여 절연층(528 및 529)이 형성되는 것이 바람직하다. 절연층(529)은 반드시 형성될 필요는 없다.
산화물 반도체가 반도체층(542)에 사용되는 경우, 절연층(528)이 형성되기 전, 절연층(528)이 형성된 후, 또는 절연층(529)이 형성된 후에, 가열 처리를 한 번 또는 복수회 수행하여도 좋다. 가열 처리에 의하여, 절연층(528 및 529) 또는 다른 절연층에 포함되는 산소를 반도체층(542)으로 확산시킴으로써, 반도체층(542)의 산소 결손을 보충할 수 있다. 또는, 가열 처리를 수행하면서 절연층들(528 및 529) 중 한쪽 또는 양쪽 모두를 형성하여 반도체층(542)의 산소 결손을 보충할 수 있다.
도 25의 (A2)에 도시된 트랜지스터(411)는, 백 게이트로서 기능할 수 있는 전극(523)이 절연층(529) 위에 제공되는 점에서, 트랜지스터(410)와 상이하다. 전극(546)의 재료 및 방법과 비슷한 재료 및 방법을 사용하여 전극(523)을 형성할 수 있다.
<백 게이트>
일반적으로, 백 게이트는 도전층을 사용하여 형성된다. 게이트 및 백 게이트는 게이트와 백 게이트 사이에 반도체층의 채널 형성 영역이 제공되도록 배치된다. 백 게이트는 게이트와 비슷한 식으로 기능할 수 있다. 백 게이트의 전위는 게이트 전극의 전위와 같아도 좋고, 또는 GND 전위 또는 소정의 전위이어도 좋다. 백 게이트의 전위를 게이트의 전위와 독립적으로 변화시킴으로써, 트랜지스터의 문턱 전압을 변화시킬 수 있다.
전극(546) 및 전극(523)은 각각 게이트로서 기능할 수 있다. 따라서, 절연층(526, 528, 및 529)은 각각 게이트 절연층으로서 기능할 수 있다. 전극(523)을 절연층들(528 및 529) 사이에 제공하여도 좋다.
전극들(546 및 523) 중 한쪽을 단순히 "게이트" 또는 "게이트 전극"이라고 하는 경우, 다른 쪽을 "백 게이트" 또는 "백 게이트 전극"이라고 할 수 있다. 예를 들어, 트랜지스터(411)에서 전극(523)을 "게이트 전극"이라고 하는 경우, 전극(546)을 "백 게이트 전극"이라고 한다. 전극(523)이 "게이트 전극"으로서 사용되는 경우, 트랜지스터(411)는 톱 게이트 트랜지스터의 일종으로 간주할 수 있다. 또는, 전극들(546 및 523) 중 한쪽을 "제 1 게이트" 또는 "제 1 게이트 전극"이라고 하여도 좋고, 다른 쪽을 "제 2 게이트" 또는 "제 2 게이트 전극"이라고 하여도 좋다.
반도체층(542)을 개재하여 전극(546 및 523)을 제공하고 전극(546 및 523)의 전위를 동일하게 설정함으로써, 반도체층(542)의 캐리어가 흐르는 영역이 막 두께 방향으로 확대되기 때문에, 이동하는 캐리어의 수가 증가된다. 그 결과, 트랜지스터(411)의 온 상태 전류 및 전계 효과 이동도가 높아진다.
그러므로, 트랜지스터(411)는 점유하는 면적에 대한 온 상태 전류가 높다. 즉, 요구되는 온 상태 전류에 대하여 트랜지스터(411)가 점유하는 면적을 작게 할 수 있다. 본 발명의 일 형태에 따르면, 트랜지스터가 점유하는 면적을 축소할 수 있다. 그러므로, 개구율 또는 해상도가 높은 표시 장치로 할 수 있다.
또한, 게이트 및 백 게이트는 도전층을 사용하여 형성되기 때문에, 트랜지스터의 외부에서 발생하는 전계가, 채널이 형성되는 반도체층에 영향을 미치는 것을 방지하는 기능(특히, 정전기 등에 대한 전계 차단 기능)을 각각 갖는다. 백 게이트가 반도체층보다 크게 형성되어 반도체층이 백 게이트로 덮이면, 전계 차단 기능을 높일 수 있다.
전극(546)(게이트) 및 전극(523)(백 게이트)은 각각 외부로부터의 전계를 차단하는 기능을 갖기 때문에, 절연층(572) 측 또는 전극(523) 위에 발생하는 하전 입자 등의 전하가 반도체층(542)의 채널 형성 영역에 영향을 미치지 않는다. 따라서, 스트레스 테스트(예를 들어, 게이트에 음의 전하가 인가되는 -GBT(negative gate bias temperature) 스트레스 테스트)에 의한 열화를 저감할 수 있다. 또한, 상이한 드레인 전압에서 온 상태 전류가 흐르기 시작하는 게이트 전압(상승 전압)의 변화를 저감할 수 있다. 또한, 전극(546 및 523)의 전위가 같거나, 또는 상이하면, 이 효과가 얻어진다.
또한, GBT 스트레스 테스트는 가속 시험이며, 장기 사용에 의한 트랜지스터의 특성 변화(즉, 시간에 따른 변화)를 단시간에 평가할 수 있다. 특히, GBT 스트레스 테스트 전후에서의 트랜지스터의 문턱 전압의 변화량은, 트랜지스터의 신뢰성을 조사하는 경우, 중요한 지표이다. 문턱 전압의 변화가 작을수록, 트랜지스터의 신뢰성이 높아진다.
전극(546 및 523)을 제공하고 전극(546 및 523)의 전위를 동일하게 설정함으로써, 문턱 전압의 변화량이 저감된다. 이에 의하여, 복수의 트랜지스터 중의 전기 특성에서의 편차도 저감된다.
또한, 백 게이트를 포함하는 트랜지스터는 백 게이트를 포함하지 않는 트랜지스터보다 게이트에 양의 전하가 인가되는 +GBT 스트레스 테스트에 의한 문턱 전압의 변화가 작다.
차광성 도전막을 사용하여 백 게이트가 형성되면, 광이 백 게이트 측으로부터 반도체층에 들어가는 것을 방지할 수 있다. 그러므로, 반도체층의 광 열화를 방지할 수 있고, 문턱 전압의 변화 등의, 트랜지스터의 전기 특성의 열화를 방지할 수 있다.
본 발명의 일 형태에 따르면, 신뢰성이 높은 트랜지스터를 실현할 수 있다. 또한, 신뢰성이 높은 표시 장치를 실현할 수 있다.
도 25의 (B1)은 보텀 게이트 트랜지스터의 일종인 채널 보호 트랜지스터(420)의 단면도이다. 트랜지스터(420)는 트랜지스터(410)와 실질적으로 같은 구조를 갖지만, 개구(531a 및 531b)를 갖는 절연층(522)이 반도체층(542)을 덮는 점에서, 트랜지스터(410)와 상이하다. 반도체층(542)과 중첩되는 절연층(522)의 일부를 선택적으로 제거함으로써 개구(531a 및 531b)를 형성한다.
반도체층(542)은 개구(531a)에서 전극(544a)과 전기적으로 접속된다. 반도체층(542)은 개구(531b)에서 전극(544b)과 전기적으로 접속된다. 절연층(522)에 의하여, 전극(544a 및 544b)을 형성할 때 반도체층(542)이 노출되는 것을 방지할 수 있다. 따라서, 전극(544a 및 544b)을 형성할 때, 반도체층(542)의 두께가 얇아지는 것을 방지할 수 있다. 채널 형성 영역과 중첩되는 절연층(522)의 영역은 채널 보호층으로서 기능할 수 있다.
도 25의 (B2)에 도시된 트랜지스터(421)는, 백 게이트로서 기능할 수 있는 전극(523)이 절연층(529) 위에 제공되는 점에서, 트랜지스터(420)와 상이하다.
트랜지스터(420 및 421)에서의 전극들(544a 및 546) 사이의 거리 및 전극들(544b 및 546) 사이의 거리는, 트랜지스터(410 및 411)에서의 전극들 사이의 거리보다 길다. 따라서, 전극들(544a 및 546) 사이에서 발생하는 기생 용량을 저감할 수 있다. 또한, 전극들(544b 및 546) 사이에서 발생하는 기생 용량을 저감할 수 있다. 본 발명의 일 형태에 따르면, 전기 특성이 양호한 트랜지스터를 실현할 수 있다.
도 25의 (C1)에 도시된 트랜지스터(425)는 보텀 게이트 트랜지스터의 일종인 채널 에치 트랜지스터(channel-etched transistor)이다. 트랜지스터(425)에는, 절연층(522)이 제공되지 않고, 전극(544a 및 544b)이 반도체층(542)과 접촉되도록 형성된다. 이에 의하여, 전극(544a 및 544b)을 형성할 때 노출되는 반도체층(542)의 일부가 에칭되는 경우가 있다. 그러나, 절연층(522)이 제공되지 않기 때문에, 트랜지스터의 생산성을 높일 수 있다.
도 25의 (C2)에 도시된 트랜지스터(426)는 백 게이트로서 기능할 수 있는 전극(523)이 절연층(529) 위에 제공되는 점에서, 트랜지스터(425)와 상이하다.
[톱 게이트 트랜지스터]
도 26의 (A1)은 톱 게이트 트랜지스터의 일종인 트랜지스터(430)의 단면도이다. 트랜지스터(430)는, 절연층(572)을 개재하여 기판(571) 위에 반도체층(542)을 포함하고, 반도체층(542) 및 절연층(572) 위에 있으며 반도체층(542)의 일부와 접촉하는 전극(544a 및 544b)을 포함하고, 반도체층(542) 및 전극(544a 및 544b) 위에 절연층(526)을 포함하고, 그리고 절연층(526) 위에 전극(546)을 포함한다.
트랜지스터(430)에서, 전극(546)은 전극(544a)과도 전극(544b)과도 중첩되지 않기 때문에, 전극들(546 및 544a) 사이에서 발생하는 기생 용량, 및 전극들(546 및 544b) 사이에서 발생하는 기생 용량을 저감할 수 있다. 전극(546)의 형성 후, 전극(546)을 마스크로서 사용하여 반도체층(542)에 불순물(555)을 도입함으로써, 반도체층(542)에 자기 정합식(self-aligned manner)으로 불순물 영역을 형성할 수 있다(도 26의 (A3) 참조). 본 발명의 일 형태에 따르면, 전기 특성이 양호한 트랜지스터를 제공할 수 있다.
이온 주입 장치, 이온 도핑 장치, 또는 플라스마 처리 장치로 불순물(555)의 도입을 수행할 수 있다.
불순물(555)로서는, 예를 들어, 제 13족 원소 및 제 15족 원소 등 중 적어도 하나의 원소를 사용할 수 있다. 반도체층(542)에 산화물 반도체가 사용되는 경우, 불순물(555)로서 희가스 및 수소 중 적어도 1종류의 원소를 사용할 수 있다.
도 26의 (A2)에 도시된 트랜지스터(431)는 전극(523) 및 절연층(527)이 포함되는 점에서, 트랜지스터(430)와 상이하다. 트랜지스터(431)는 절연층(572) 위에 형성되는 전극(523), 및 전극(523) 위에 형성되는 절연층(527)을 포함한다. 전극(523)은 백 게이트로서 기능할 수 있다. 따라서, 절연층(527)은 게이트 절연층으로서 기능할 수 있다. 절연층(526)의 재료 및 방법과 비슷한 재료 및 방법을 사용하여 절연층(527)을 형성할 수 있다.
트랜지스터(411)뿐만 아니라 트랜지스터(431)도 점유하는 면적에 대한 온 상태 전류가 높다. 즉, 요구되는 온 상태 전류에 대하여 트랜지스터(431)가 점유하는 면적을 작게 할 수 있다. 본 발명의 일 형태에 따르면, 트랜지스터가 점유하는 면적을 축소할 수 있다. 그러므로, 본 발명의 일 형태에 따르면, 개구율 또는 해상도가 높은 표시 장치로 할 수 있다.
도 26의 (B1)에 예로서 나타낸 트랜지스터(440)는 톱 게이트 트랜지스터의 일종이다. 트랜지스터(440)는 전극(544a 및 544b)의 형성 후에 반도체층(542)이 형성되는 점에서, 트랜지스터(430)와 상이하다. 도 26의 (B2)에 도시된 트랜지스터(441)는 전극(523) 및 절연층(527)이 포함되는 점에서, 트랜지스터(440)와 상이하다. 따라서, 트랜지스터(440 및 441)에서, 반도체층(542)의 일부는 전극(544a) 위에 형성되고, 반도체층(542)의 다른 일부는 전극(544b) 위에 형성된다.
트랜지스터(411)뿐만 아니라 트랜지스터(441)도 점유하는 면적에 대한 온 상태 전류가 높다. 즉, 요구되는 온 상태 전류에 대하여 트랜지스터(441)가 점유하는 면적을 작게 할 수 있다. 본 발명의 일 형태에 따르면, 트랜지스터가 점유하는 면적을 축소할 수 있다. 그러므로, 개구율 또는 해상도가 높은 표시 장치로 할 수 있다.
도 27의 (A1)에 예로서 도시된 트랜지스터(442)는 톱 게이트 트랜지스터의 일종이다. 트랜지스터(442)는 절연층(529) 위에 전극(544a 및 544b)을 갖는다. 절연층(528 및 529)에 형성된 개구를 통하여 전극(544a 및 544b)이 반도체층(542)과 전기적으로 접속된다.
전극(546)과 중첩되지 않는 절연층(526)의 일부를 제거한다. 트랜지스터(442)에 포함되는 절연층(526)은 부분적으로 전극(546)의 단부를 넘어 연장된다.
전극(546) 및 절연층(526)을 마스크로서 사용하여 반도체층(542)에 불순물(555)을 첨가함으로써, 반도체층(542)에 자기 정합식으로 불순물 영역을 형성할 수 있다(도 27의 (A3) 참조).
이때, 전극(546)과 중첩되는 영역의 반도체층(542)에 불순물(555)을 첨가하지 않고, 전극(546)과 중첩되지 않는 영역의 반도체층(542)에 불순물(555)을 첨가한다. 절연층(526)을 통하여 불순물(555)이 도입되는 영역의 반도체층(542)의 불순물 농도는, 절연층(526)을 통하지 않고 불순물(555)이 도입되는 영역의 반도체층(542)의 불순물 농도보다 낮다. 따라서, 전극(546)과 인접되는 영역의 반도체층(542)에 LDD(lightly doped drain) 영역이 형성된다.
도 27의 (A2)에 도시된 트랜지스터(443)는 전극(523)을 반도체층(542) 아래에 제공하는 점에서, 트랜지스터(442)와 상이하다. 전극(523)과 반도체층(542)은 절연층(572)을 개재하여 중첩한다. 전극(523)은 백 게이트 전극으로서 기능할 수 있다.
도 27의 (B1)에 도시된 트랜지스터(444), 및 도 27의 (B2)에 도시된 트랜지스터(445)와 같이, 전극(546)과 중첩되지 않는 영역의 절연층(526)을 완전히 제거하여도 좋다. 또는, 도 27의 (C1)에 도시된 트랜지스터(446), 및 도 27의 (C2)에 도시된 트랜지스터(447)와 같이, 개구 이외의 절연층(526)을 제거하지 않고 남겨도 좋다.
트랜지스터(444 내지 447)에서, 전극(546)의 형성 후, 전극(546)을 마스크로서 사용하여 반도체층(542)에 불순물(555)을 첨가함으로써, 반도체층(542)에 자기 정합식으로 불순물 영역을 형성할 수 있다.
[s-channel 트랜지스터]
도 28의 (A) 내지 (C)는 반도체층(542)에 산화물 반도체를 포함하는 트랜지스터의 예를 도시한 것이다. 도 28의 (A)는 트랜지스터(451)의 상면도이다. 도 28의 (B)는 도 28의 (A)에서의 일점쇄선(L1-L2)을 따르는 부분의(채널 길이 방향의) 단면도이다. 도 28의 (C)는 도 28의 (A)에서의 일점쇄선(W1-W2)을 따르는 부분의(채널 폭 방향의) 단면도이다.
트랜지스터(451)는 반도체층(542), 절연층(526), 절연층(572), 절연층(582), 절연층(574), 전극(524), 전극(543), 전극(544a), 및 전극(544b)을 포함한다. 전극(543)은 게이트로서 기능할 수 있고, 전극(524)은 백 게이트로서 기능할 수 있다. 절연층(526), 절연층(572), 절연층(582), 및 절연층(574)은 각각 게이트 절연층으로서 기능할 수 있다. 전극(544a)은 소스 전극 및 드레인 전극 중 한쪽으로서 기능할 수 있다. 전극(544b)은 소스 전극 및 드레인 전극 중 다른 쪽으로서 기능할 수 있다.
절연층(575)을 기판(571) 위에 제공하고, 전극(524) 및 절연층(573)을 절연층(575) 위에 제공한다. 전극(524) 및 절연층(573) 위에 절연층(574)을 제공한다. 절연층(574) 위에 절연층(582)을 제공하고, 절연층(582) 위에 절연층(572)을 제공한다.
반도체층(542a)을 절연층(572)에 형성된 볼록부 위에 제공하고, 반도체층(542b)을 반도체층(542a) 위에 제공한다. 전극(544a) 및 전극(544b)을 반도체층(542b) 위에 제공한다. 전극(544a)과 중첩하는 반도체층(542b)의 영역은 트랜지스터(451)의 소스 및 드레인 중 한쪽으로서 기능할 수 있다. 전극(544b)과 중첩하는 반도체층(542b)의 영역은 트랜지스터(451)의 소스 및 드레인 중 다른 쪽으로서 기능할 수 있다.
또한, 반도체층(542c)을 반도체층(542b)의 일부와 접촉하도록 제공한다. 절연층(526)을 반도체층(542c) 위에 제공하고, 전극(543)을 절연층(526) 위에 제공한다.
트랜지스터(451)는 도 28의 (C)에서 반도체층(542b)의 상면 및 측면, 및 반도체층(542a)의 측면을 반도체층(542c)으로 덮는 구조를 갖는다. 절연층(572)의 볼록부 위에 반도체층(542b)이 제공됨으로써, 반도체층(542b)의 측면을 전극(543)으로 덮을 수 있다. 즉, 트랜지스터(451)는 반도체층(542b)을 전극(543)의 전계에 의하여 전기적으로 둘러쌀 수 있는 구조를 갖는다. 채널이 형성되는 반도체층이 도전막의 전계에 의하여 전기적으로 둘러싸이는 이러한 트랜지스터의 구조를 s-channel(surrounded channel) 구조라고 부른다. s-channel 구조를 갖는 트랜지스터를 s-channel 트랜지스터라고 한다.
s-channel 구조에서는, 반도체층(542b) 전체(벌크)에 채널이 형성될 수 있다. s-channel 구조에서는, 트랜지스터의 드레인 전류가 높아져, 더 많은 양의 온 상태 전류를 얻을 수 있다. 또한, 전극(543)의 전계에 의하여, 반도체층(542b)의 채널 형성 영역 전체를 공핍화(空乏化)할 수 있다. 이에 의하여, s-channel 구조를 갖는 트랜지스터의 오프 상태 전류를 더 저감할 수 있다.
절연층(572)의 볼록부의 높이를 높이고 채널 폭을 짧게 하면, 온 상태 전류를 높이고 오프 상태 전류를 저감하는 s-channel 구조의 효과를 높일 수 있다. 반도체층(542b)의 형성에 있어서 노출된 반도체층(542a)의 일부를 제거하여도 좋다. 이 경우, 반도체층(542a) 및 반도체층(542b)의 측면이 서로 일치하여도 좋다.
절연층(528)을 트랜지스터(451) 위에 제공하고, 절연층(529)을 절연층(528) 위에 제공한다. 전극(525a), 전극(525b), 및 전극(525c)을 절연층(529) 위에 제공한다. 전극(525a)은 절연층(529) 및 절연층(528)의 개구에서 콘택트 플러그를 통하여 전극(544a)과 전기적으로 접속된다. 전극(525b)은 절연층(529) 및 절연층(528)의 개구에서 콘택트 플러그를 통하여 전극(544b)과 전기적으로 접속된다. 전극(525c)은 절연층(529) 및 절연층(528)의 개구에서 콘택트 플러그를 통하여 전극(543)과 전기적으로 접속된다.
콘택트 플러그로서는, 예를 들어 텅스텐 또는 폴리실리콘 등의 매립성이 높은 도전 재료를 사용할 수 있다. 재료의 측면 및 바닥면을, 타이타늄층, 질화 타이타늄층, 또는 이들 층의 적층의 배리어층(확산 방지층)으로 덮어도 좋다. 이 경우, 배리어층을 콘택트 플러그의 일부로 간주하는 경우가 있다.
또한, 산화 하프늄, 산화 알루미늄, 산화 탄탈럼, 또는 알루미늄 실리케이트 등을 사용하여 절연층(582)을 형성하면, 절연층(582)은 전하 포획층으로서 기능할 수 있다. 절연층(582)에 전자를 주입함으로써 트랜지스터의 문턱 전압을 변화시킬 수 있다. 예를 들어, 절연층(582)으로의 전자의 주입을 터널 효과를 사용하여 수행할 수 있다. 전극(524)에 양의 전압을 인가함으로써, 터널 전자를 절연층(582)에 주입할 수 있다.
목적에 따라서는, 백 게이트로서 기능할 수 있는 전극(524)을 반드시 제공할 필요는 없다. 도 29의 (A)는 트랜지스터(451a)의 상면도이다. 도 29의 (B)는 도 29의 (A)의 일점쇄선(L1-L2)을 따르는 단면도이고, 도 29의 (C)는 도 29의 (A)의 일점쇄선(W1-W2)을 따르는 단면도이다. 트랜지스터(451a)는 전극(524) 및 절연층(573, 574. 및 582)이 트랜지스터(451)로부터 제거되어 있는 구성을 갖는다. 전극 및 절연층을 생략함으로써, 트랜지스터의 생산성을 향상시킬 수 있다. 이에 의하여, 표시 장치의 생산성을 향상시킬 수 있다.
도 30의 (A) 내지 (C)는 s-channel 트랜지스터의 다른 예를 도시한 것이다. 도 30의 (A)는 트랜지스터(452)의 상면도이다. 도 30의 (B)는, 도 30의 (A)의 일점쇄선(L1-L2)을 따르는 단면도이다. 도 30의 (C)는, 도 30의 (A)의 일점쇄선(W1-W2)을 따르는 단면도이다.
트랜지스터(452)는, 전극(544a) 및 전극(544b)이 반도체층(542a) 및 반도체층(542b)의 측면과 접촉하는 것을 제외하여 트랜지스터(451)와 같은 구성을 갖는다. 트랜지스터(452)를 덮는 절연층(528)으로서, 트랜지스터(451)와 같은 평탄면을 갖는 절연층을 사용하여도 좋다. 또한, 전극(525a), 전극(525b), 및 전극(525c)을 절연층(529) 위에 제공하여도 좋다.
도 31의 (A) 및 (B)는 s-channel 트랜지스터의 다른 예를 도시한 것이다. 도 31의 (A)는 트랜지스터(453)의 상면도이다. 도 31의 (B)는 도 31의 (A)의 일점쇄선(L1-L2) 및 일점쇄선(W1-W2)을 따르는 단면도이다. 트랜지스터(451)와 같이, 트랜지스터(453)는 절연층(572)의 볼록부 위에 반도체층(542a) 및 반도체층(542b)을 포함한다. 전극(544a) 및 전극(544b)을 반도체층(542b) 위에 제공한다. 전극(544a)과 중첩하는 반도체층(542b)의 영역은 트랜지스터(453)의 소스 및 드레인 중 한쪽으로서 기능할 수 있다. 전극(544b)과 중첩하는 반도체층(542b)의 영역은 트랜지스터(453)의 소스 및 드레인 중 다른 쪽으로서 기능할 수 있다. 따라서, 전극(544a)과 전극(544b) 사이에 배치되는 반도체층(542b)의 영역(569)은 채널 형성 영역으로서 기능할 수 있다.
트랜지스터(453)에서는, 절연층(528)의 일부를 제거함으로써 영역(569)과 중첩하는 영역에 개구를 제공하고, 상기 개구의 측면 및 바닥면을 따라 반도체층(542c)을 제공한다. 상기 개구에서는, 반도체층(542c)을 개재하여 상기 개구의 측면 및 바닥면을 따라 절연층(526)을 제공한다. 또한, 상기 개구에서는, 반도체층(542c) 및 절연층(526)을 개재하여 상기 개구의 측면 및 바닥면을 따라 전극(543)을 제공한다.
또한, 채널 폭 방향의 단면도에서 상기 개구는 반도체층(542a) 및 반도체층(542b)보다 넓다. 따라서, 영역(569)에서, 반도체층(542a) 및 반도체층(542b)의 측면은 반도체층(542c)으로 덮여 있다.
절연층(528) 위에 절연층(529)을 제공하고, 절연층(529) 위에 절연층(577)을 제공한다. 전극(525a), 전극(525b), 및 전극(525c)을 절연층(577) 위에 제공한다. 전극(525a)은 절연층(577, 529, 및 528)의 일부를 제거함으로써 형성된 개구에서, 콘택트 플러그를 통하여 전극(544a)과 전기적으로 접속된다. 전극(525b)은 절연층(577, 529, 및 528)의 일부를 제거함으로써 형성된 개구에서, 콘택트 플러그를 통하여 전극(544b)과 전기적으로 접속된다. 전극(525c)은 절연층(577 및 529)의 일부를 제거함으로써 형성된 개구에서, 콘택트 플러그를 통하여 전극(543)과 전기적으로 접속된다.
목적에 따라서는, 백 게이트로서 기능할 수 있는 전극(524)을 반드시 제공할 필요는 없다. 도 32의 (A)는 트랜지스터(453a)의 상면도이다. 도 32의 (B)는, 도 32의 (A)의 일점쇄선(L1-L2) 및 일점쇄선(W1-W2)을 따르는 단면도이다. 트랜지스터(453a)는 전극(524) 및 절연층(574 및 582)이 트랜지스터(453)로부터 제거되어 있는 구성을 갖는다. 전극 및 절연층을 생략함으로써, 트랜지스터의 생산성을 향상시킬 수 있다. 따라서 표시 장치의 생산성을 향상시킬 수 있다.
도 33의 (A) 내지 (C)는 s-channel 트랜지스터의 다른 예를 도시한 것이다. 도 33의 (A)는 트랜지스터(454)의 상면도이다. 도 33의 (B)는, 도 33의 (A)의 일점쇄선(L1-L2)을 따르는 단면도이다. 도 33의 (C)는, 도 33의 (A)의 일점쇄선(W1-W2)을 따르는 단면도이다.
트랜지스터(454)는 백 게이트 전극을 갖는 보텀 게이트 트랜지스터의 일종이다. 트랜지스터(454)에서는, 전극(543)을 절연층(574) 위에 형성하고, 전극(543)을 덮도록 절연층(526)을 제공한다. 반도체층(542)은, 절연층(526) 위에 있으며 전극(543)과 중첩하는 영역에 형성된다. 트랜지스터(454)의 반도체층(542)은 반도체층(542a)과 반도체층(542b)의 적층 구조를 갖는다.
전극(544a) 및 전극(544b)은 반도체층(542)의 일부와 접촉하도록 절연층(526) 위에 형성된다. 절연층(528)은 반도체층(542)의 일부와 접촉하도록 전극(544a) 및 전극(544b) 위에 형성된다. 절연층(529)은 절연층(528) 위에 형성된다. 전극(524)은 반도체층(542)과 중첩하는 절연층(529) 위의 영역에 형성된다.
절연층(529) 위에 제공된 전극(524)은, 절연층(529), 절연층(528), 및 절연층(526)에 제공된 개구(547a) 및 개구(547b)에서 전극(543)과 전기적으로 접속된다. 이에 의하여, 같은 전위가 전극(524 및 543)에 공급된다. 또한, 개구들(547a 및 547b) 중 어느 한쪽 또는 양쪽 모두를 생략하여도 좋다. 개구(547a)도 개구(547b)도 제공하지 않는 경우에는, 전극(524) 및 전극(543)에 상이한 전위를 공급할 수 있다.
목적에 따라서는, 백 게이트로서 기능할 수 있는 전극(524)을 반드시 제공할 필요는 없다. 도 34의 (A)는 트랜지스터(454a)의 상면도이다. 도 34의 (B)는 도 34의 (A)의 일점쇄선(L1-L2)을 따르는 단면도이다. 도 34의 (C)는, 도 34의 (A)의 일점쇄선(W1-W2)을 따르는 단면도이다. 트랜지스터(454a)는 전극(524) 및 개구(547a 및 547b)가 트랜지스터(454)로부터 제거되어 있는 구성을 갖는다. 전극 및 개구를 생략함으로써, 트랜지스터의 생산성을 향상시킬 수 있다. 이에 의하여, 표시 장치의 생산성을 향상시킬 수 있다.
도 35의 (A) 내지 (C)는 s-channel 트랜지스터의 다른 예를 도시한 것이다. 도 35의 (A) 내지 (C)의 트랜지스터(448)는 트랜지스터(447)와 거의 같은 구성을 갖는다. 트랜지스터(448)는 백 게이트를 갖는 톱 게이트 트랜지스터의 일종이다. 도 35의 (A)는 트랜지스터(448)의 상면도이다. 도 35의 (B)는 도 35의 (A)의 일점쇄선(L1-L2)을 따르는 단면도이다. 도 35의 (C)는 도 35의 (A)의 일점쇄선(W1-W2)을 따르는 단면도이다.
도 35의 (A) 내지 (C)는, 실리콘층 등의 무기 반도체층을 트랜지스터(448)에서의 반도체층(542)으로서 사용하는 예를 도시한 것이다. 도 35의 (A) 내지 (C)에서는, 전극(524)을 기판(571) 위에 제공하고, 절연층(572)을 전극(524) 위에 제공한다. 또한, 반도체층(542)은 절연층(572)의 볼록부 위에 형성한다.
반도체층(542)은 반도체층(542i), 2개의 반도체층(542t), 및 2개의 반도체층(542u)을 포함한다. 반도체층(542i)은 2개의 반도체층(542t) 사이에 끼워져 있다. 반도체층(542i) 및 2개의 반도체층(542t)은 2개의 반도체층(542u) 사이에 끼워져 있다. 전극(543)을 반도체층(542i)과 중첩하는 영역에 제공한다.
트랜지스터(448)가 온일 때 반도체층(542i)에 채널을 형성한다. 그러므로, 반도체층(542i)은 채널 형성 영역으로서 기능한다. 반도체층(542t)은 저농도 불순물 영역(즉, LDD 영역)으로서 기능한다. 반도체층(542u)은 고농도 불순물 영역으로서 기능한다. 또한 2개의 반도체층(542t)의 한쪽 또는 양쪽 모두는 반드시 제공될 필요는 없다. 2개의 반도체층(542u) 중 한쪽은 소스 영역으로서 기능하고, 다른 쪽 반도체층(542u)은 드레인 영역으로서 기능한다.
절연층(529) 위에 제공된 전극(544a)은, 절연층(526, 528, 및 529)에 형성된 개구(547c)에서 반도체층(542u) 중 한쪽과 전기적으로 접속된다. 절연층(529) 위에 제공된 전극(544b)은, 절연층(526, 528, 및 529)에 형성된 개구(547d)에서 반도체층(542u) 중 다른 쪽과 전기적으로 접속된다.
절연층(526) 위에 제공된 전극(543)은, 절연층(526 및 572)에 형성된 개구(547a) 및 개구(547b)에서 전극(524)과 전기적으로 접속된다. 이에 의하여, 같은 전위가 전극(543 및 524)에 공급된다. 또한, 개구들(547a 및 547b) 중 어느 한쪽 또는 양쪽 모두를 생략하여도 좋다. 개구(547a)도 개구(547b)도 제공하지 않는 경우에는, 전극(524 및 543)에 상이한 전위를 인가할 수 있다.
본 실시형태를 다른 실시형태 중 임의의 것과 적절히 조합할 수 있다.
(실시형태 3)
본 실시형태에서는, 본 발명의 일 형태의 표시 장치를 포함하는 터치 패널 모듈 및 전자 기기에 대하여 도 36, 도 37의 (A) 내지 (H), 및 도 38의 (A) 및 (B)를 참조하여 설명한다.
도 36에 도시된 터치 패널 모듈(8000)에서, 상부 커버(8001)와 하부 커버(8002) 사이에는 FPC(8003)에 접속된 터치 패널(8004), 프레임(8009), 인쇄 회로 기판(8010), 및 배터리(8011)가 제공되어 있다.
본 발명의 일 형태의 표시 장치는 예를 들어, 터치 패널(8004)에 사용할 수 있다.
상부 커버(8001) 및 하부 커버(8002)의 형상 및 크기는 터치 패널(8004)의 크기에 따라 적절히 변경될 수 있다.
본 발명의 일 형태의 표시 장치는 터치 패널로서 기능할 수 있다. 터치 패널(8004)은, 저항막 방식 터치 패널 또는 정전 용량 방식 터치 패널일 수 있고, 본 발명의 일 형태의 표시 장치와 중첩하여 형성될 수 있다. 터치 패널(8004)의 대향 기판(밀봉 기판)은 터치 패널 기능을 가질 수 있다. 터치 패널(8004)의 각 화소에 포토센서를 제공하면 광학식 터치 패널을 얻을 수 있다.
투과 액정 소자를 사용한 경우에는, 도 36에 도시된 바와 같이 백라이트(8007)를 제공하여도 좋다. 백라이트(8007)는 광원(8008)을 포함한다. 도 36에서 광원(8008)은 백라이트(8007) 위에 제공되어 있지만, 본 발명의 일 형태는 이 구성에 한정되지 않는다. 예를 들어, 백라이트(8007)의 단부에 광원(8008)을 제공하고, 광 확산판을 더 제공하는 구성을 적용하여도 좋다. 유기 EL 소자 등의 자발광 발광 소자를 사용하는 경우 또는 반사 패널 등을 사용하는 경우에는, 백라이트(8007)를 반드시 제공할 필요는 없다.
프레임(8009)은 터치 패널(8004)을 보호하고, 인쇄 회로 기판(8010)의 동작에 의하여 발생되는 전자기파를 차단하기 위한 전자기 실드로서 기능한다. 프레임(8009)은 방열판으로서 기능할 수도 있다.
인쇄 회로 기판(8010)은 전원 회로와, 비디오 신호 및 클럭 신호를 출력하기 위한 신호 처리 회로를 갖는다. 전원 회로에 전력을 공급하기 위한 전원으로서, 외부 상용 전원 또는 별도로 제공된 배터리(8011)를 사용하여도 좋다. 배터리(8011)는 상용 전원을 사용하는 경우에는 생략할 수 있다.
터치 패널(8004)에는, 편광판, 위상차판, 또는 프리즘 시트 등의 부품을 추가적으로 제공할 수 있다.
도 37의 (A) 내지 (H) 및 도 38의 (A) 및 (B)는 전자 기기를 도시한 것이다. 이들 전자 기기는 하우징(5000), 표시부(5001), 스피커(5003), LED 램프(5004), 조작 키(5005)(전원 스위치 또는 조작 스위치를 포함함), 접속 단자(5006), 센서(5007)(힘, 변위, 위치, 속도, 가속도, 각속도, 회전 수, 거리, 광, 액체, 자기, 온도, 화학 물질, 음성, 시간, 경도, 전기장, 전류, 전압, 전력, 방사선, 유량, 습도, 경사도, 진동, 냄새, 또는 적외선을 측정하는 기능을 갖는 센서), 및 마이크로폰(5008) 등을 포함할 수 있다.
도 37의 (A)는 모바일 컴퓨터를 도시한 것이며, 상술한 구성 요소에 더하여 스위치(5009) 및 적외선 포트(5010) 등을 포함할 수 있다. 도 37의 (B)는 기록 매체가 제공된 휴대 화상 재생 장치(예를 들어, DVD 재생 장치)를 도시한 것이며, 상술한 구성 요소에 더하여 제 2 표시부(5002) 및 기록 매체 판독부(5011) 등을 포함할 수 있다. 도 37의 (C)는 텔레비전 장치를 도시한 것이며, 상술한 구성 요소에 더하여 스탠드(5012) 등을 포함할 수 있다. 텔레비전 장치는 하우징(5000)의 조작 스위치 또는 별체의 리모트 컨트롤러(5013)에 의하여 조작할 수 있다. 리모트 컨트롤러(5013)의 조작 키에 의하여, 채널 및 음량을 제어할 수 있고, 표시부(5001)에 표시되는 화상을 제어할 수 있다. 리모트 컨트롤러(5013)에는 리모트 컨트롤러(5013)로부터 출력되는 데이터를 표시하기 위한 표시부가 제공되어도 좋다. 도 37의 (D)는 상술한 구성 요소에 더하여 기록 매체 판독부(5011) 등을 포함할 수 있는 휴대용 게임기를 도시한 것이다. 도 37의 (E)는 텔레비전 수신 기능을 갖는 디지털 카메라를 도시한 것이며, 상술한 구성 요소에 더하여 안테나(5014), 셔터 버튼(5015), 및 화상 수신부(5016) 등을 포함할 수 있다. 도 37의 (F)는 상술한 구성 요소에 더하여 제 2 표시부(5002) 및 기록 매체 판독부(5011) 등을 포함할 수 있는 휴대용 게임기를 도시한 것이다. 도 37의 (G)는 상술한 구성 요소에 더하여 신호의 송수신이 가능한 충전기(5017) 등을 포함할 수 있는 휴대용 텔레비전 수신기를 도시한 것이다. 도 37의 (H)는 손목시계형 정보 단말을 도시한 것이며, 상술한 구성 요소에 더하여 밴드(5018) 및 클래스프(clasp)(5019) 등을 포함할 수 있다. 베젤로서도 기능하는 하우징(5000)에 탑재되는 표시부(5001)는 비직사각형의 표시 영역을 포함한다. 표시부(5001)는 시각을 나타내는 아이콘(5020) 및 다른 아이콘(5021) 등을 표시할 수 있다. 도 38의 (A)는 디지털 사이니지(digital signage)를 도시한 것이다. 도 38의 (B)는 원주 형상의 기둥에 장착된 디지털 사이니지를 도시한 것이다.
도 37의 (A) 내지 (H) 및 도 38의 (A) 및 (B)에 도시된 전자 기기는 다양한 기능을 가질 수 있다. 예를 들어, 도 37의 (A) 내지 (H), 및 도 38의 (A) 및 (B)에 도시된 전자 기기는 다양한 기능, 예를 들어 표시부에 다양한 정보(정지 화상, 동영상, 및 텍스트 화상 등)를 표시하는 기능, 터치 패널 기능, 달력, 날짜, 및 시간 등을 표시하는 기능, 다양한 소프트웨어(프로그램)에 의하여 처리를 제어하는 기능, 무선 통신 기능, 무선 통신 기능에 의하여 다양한 컴퓨터 네트워크에 접속하는 기능, 무선 통신 기능에 의하여 다양한 데이터를 송수신하는 기능, 및 기억 매체에 저장된 프로그램 또는 데이터를 판독하고 표시부에 상기 프로그램 또는 데이터를 표시하는 기능을 가질 수 있다. 또한, 복수의 표시부를 포함하는 전자 기기는, 하나의 표시부에 주로 화상 정보를 표시하면서 다른 표시부에 텍스트 정보를 표시하는 기능, 또는 복수의 표시부에 시차(視差)를 고려한 화상을 표시함으로써 입체적인 화상을 표시하는 기능 등을 가질 수 있다. 또한, 수상부를 포함하는 전자 기기는, 정지 화상을 촬영하는 기능, 동영상을 촬영하는 기능, 촬영한 화상을 자동 또는 수동으로 보정하는 기능, 촬영한 화상을 기록 매체(외부 기록 매체 또는 카메라에 내장된 기록 매체)에 저장하는 기능, 또는 촬영한 화상을 표시 영역에 표시하는 기능 등을 가질 수 있다. 또한, 도 37의 (A) 내지 (H) 및 도 38의 (A) 및 (B)에 도시된 전자 기기의 기능은 이에 한정되지 않고, 전자 기기는 다양한 기능을 가질 수 있다.
본 실시형태의 전자 기기는 각각 여러 종류의 정보를 표시하기 위한 표시부를 포함한다. 본 발명의 일 형태의 표시 장치는 상기 표시부에 사용될 수 있다.
본 실시형태는 다른 실시형태 중 임의의 것과 적절히 조합될 수 있다.
(실시예 1)
본 실시예에서는, 본 발명의 일 형태의 액정 표시 장치에 대하여 설명한다.
<반도체 재료의 검토>
본 실시예에서는, 산화물 반도체, 구체적으로는 CAAC-OS를 트랜지스터의 반도체층에 사용한다.
CAAC-OS(CAAC-OS FET)를 사용하는 트랜지스터는 저온 폴리실리콘(LTPS)을 사용하는 트랜지스터(LTPS FET)보다 오프 상태 전류가 낮다.
데이터를 기록한 후의 비선택 기간에서, 화소의 선택 트랜지스터의 소스와 드레인 사이에 오프 상태 전류가 흐르면 전하가 서서히 감소된다. 이에 의하여, 액정 분자에 인가되는 전압이 변화되고, 광학 특성의 변화가 시인된다. 그러므로, 오프 상태 전류가 높은 표시 장치는 일정한 데이터 기록을 필요로 하여, 소비전력이 증가된다. CAAC-OS FET는 LTPS FET보다 오프 상태 전류가 낮기 때문에, 비선택 기간에서 전하가 거의 이동하지 않고 액정에 인가되는 전압이 변화하지 않는다. 그러므로, 재기록의 횟수에 따라 소비전력이 증가되는 것을 방지할 수 있다.
<트랜지스터 구조의 검토>
본 실시예에서는, FFS 모드의 2종류의 1058ppi의 화소 레이아웃을 제작하고, 한쪽에는 BGTC(bottom-gate top-contact) 트랜지스터를 사용하고, 다른 쪽에는 TGSA(top-gate self-aligned) 트랜지스터를 사용하였다. 그리고, 2개의 구조에 대하여, FFS 모드에서의 배향 시뮬레이션을 수행하였다.
도 39의 (A) 및 (B)는, BGTC 트랜지스터를 사용한 화소 레이아웃을 도시한 것이다. 도 39의 (A)는 트랜지스터, 화소 전극(111), 및 제 1 공통 전극(112)을 도시한 것이다. BGTC 트랜지스터는 게이트(221), 반도체층(231), 및 소스 및 드레인 전극으로서 기능하는 도전층(222a 및 222b)을 포함한다. 도 39의 (B)는, 도 39의 (A)의 적층 구조에서 제 1 공통 전극(112)이 생략된 상면도이다.
도 39의 (A) 및 (B)에서, 하나의 도전층이 주사선(228) 및 게이트(221)의 양쪽으로서 기능하는 것으로 간주할 수 있다. 또한 도 39의 (A) 및 (B)에서, 하나의 도전층이 신호선(229) 및 도전층(222a)의 양쪽으로서 기능하는 것으로 간주할 수 있다.
TGSA 트랜지스터의 화소 레이아웃은 도 3의 (B) 및 (C)와 비슷하다.
본 실시예에서는, Shintech, Inc. 제조의 액정 표시 장치용 설계 시뮬레이터(LCD Master 3-D Full set FEM mode)를 사용하고, 주기적 경계 조건을 채용하였다. 본 실시예에서의 시뮬레이션은 2개의 인접한 부화소를 포함하는 구조에 대하여 수행되었고, 도 3의 (B) 또는 도 39의 (A)에 도시된 2개의 부화소는 나란히 배열되고, 왼쪽 부화소는 백색을 표시하고(0V 내지 6V의 전압이 화소 전극(111)에 인가됨), 오른쪽 부화소는 흑색을 표시한다(0V의 전압이 화소 전극(111)에 인가됨). 각 부화소의 크기는 8μm×24μm이다.
네거티브형 액정 재료(Δε=-3)가 사용되고, 셀 갭이 3.5μm이고, 0V의 전압이 제 1 공통 전극(112)에 인가되는 조건하에서, 시뮬레이션을 수행하였다.
도 40의 (A) 및 (B)는 각각, BGTC 트랜지스터 및 TGSA 트랜지스터의 배향 시뮬레이션 결과를 나타낸 것이다. 도 40의 (A) 및 (B) 각각에는, 최대 투과율에서의 면내 분포를 나타내었다.
배향 시뮬레이션 결과는, TGSA 구조가 BGTC 구조보다 높은 개구율, 액정 투과율, 및 유효 투과율을 얻을 수 있다는 것을 나타낸다. 구체적으로, TGSA 구조의 개구율은 BGTC 구조의 개구율(36.4%)의 1.016배 높은 37.0%이고, TGSA 구조의 액정 투과율은 BGTC 구조의 액정 투과율의 1.030배 높고, TGSA 구조의 실요 투과율은 BGTC 구조의 실요 투과율의 1.044배 높다.
상술한 결과를 고려하여, 이후의 검토에서는 TGSA 트랜지스터를 사용하였다. 본 실시예의 이하의 시뮬레이션에서는, 도 3의 (B)에 도시된 2개의 부화소가 나란히 배열되고, 2개의 부화소 중 왼쪽에 있는 한쪽은 백색을 표시하고, 2개의 부화소 중 오른쪽에 있는 다른 쪽은 흑색을 표시한다.
<액정 재료의 검토>
다음으로, 배향 시뮬레이션을 수행하여 포지티브형 액정 재료(Δε=3.8) 및 네거티브형 액정 재료(Δε=-3)의 배향 상태를 비교하였다.
도 41의 (A) 및 (B)는 각각, 포지티브형 액정 재료 및 네거티브형 액정 재료의 배향 시뮬레이션 결과를 나타낸 것이다. 도 41의 (A) 및 (B) 각각에는, 최대 투과율에서의 면내 분포를 나타낸다.
셀 갭이 3.5μm이고, 양의 극성이 인가되고, 플렉소일렉트릭 효과가 초래된 조건하에서, 시뮬레이션을 수행하였다. 플렉소일렉트릭 효과는 배향의 왜곡에 의하여 분극화가 유발되는 형상이고, 주로 분자의 형상에 의존한다. 플렉소일렉트릭 효과를 일으키는 왜곡은 포지티브형 액정 재료보다 네거티브형 액정 재료에서 저감될 수 있다. 본 실시예에서의 이후의 시뮬레이션은 모두 플렉소일렉트릭 효과가 있는 조건하에서 수행되었다.
도 41의 (A)에 나타낸 바와 같이, 포지티브형 액정 재료에 의하여, 배향 결함으로 인하여 투과율이 낮아진 영역이 백색을 표시하는 부화소에서 확인된다. 또한, 인접한 부화소(흑색을 표시하는 부화소)에서 광 누설이 일어난다.
도 41의 (B)에 나타낸 바와 같이, 네거티브형 액정 재료에 의하여, 백색 부화소가 투과 영역으로 전체적으로 덮인다. 또한, 인접한 부화소(흑색 부화소)의 외주부에서 관찰된 광 누설의 양은 포지티브형 액정 재료를 사용하는 경우와 비교하여 적다.
상술한 결과를 고려하여, 이후의 검토에서는 네거티브형 액정 재료를 사용하였다.
다음으로, 네거티브형 액정 재료를 사용하고 양 또는 음의 극성이 인가된 배향 시뮬레이션의 결과를 비교하였다. 양의 극성이 인가되는 경우에는, 백색을 표시하는 부화소(왼쪽 부화소)의 화소 전극(111)에 0V 내지 6V의 전압이 인가되는 조건하에서 시뮬레이션이 수행되었고, 음의 극성이 인가되는 경우에는, 백색을 표시하는 부화소의 화소 전극(111)에 0V 내지 -6V의 전압이 인가되는 조건하에서 시뮬레이션이 수행되었다.
본 실시예에서는, 2개의 조건하에서 배향 시뮬레이션을 수행하였고, 제 1 조건에서는, 셀 갭이 3.5μm이고, 제 2 조건에서는, 셀 갭이 2.5μm이고 제 2 공통 전극(0V의 전압이 인가됨)을 적용한다. 제 2 공통 전극의 레이아웃은 도 3의 (B)의 제 1 공통 전극(112)과 비슷하다. 즉, 제 1 공통 전극(112) 및 제 2 공통 전극은, 크기가 같고 같은 위치에 있는 개구를 포함한다. 개구의 폭(도 3의 (B)에 도시된 제 1 공통 전극(112)의 개구의 가로의 길이)은 3μm이다.
도 42의 (A) 및 (B)는, 셀 갭이 3.5μm인 배향 시뮬레이션 결과를 나타낸 것이다. 도 43의 (A) 및 (B)는, 셀 갭이 2.5μm이고, 제 2 공통 전극(0V의 전압이 인가됨)을 적용한 배향 시뮬레이션 결과를 나타낸 것이다. 도 42의 (A) 내지 도 43의 (B) 각각에는, 최대 투과율에서의 면내 분포를 나타낸다. 도 42의 (A) 및 도 43의 (A)는 양의 전압을 인가한 결과를 나타낸 것이고, 도 42의 (B) 및 도 43의 (B)는 음의 전압을 인가한 결과를 나타낸 것이다.
도 43의 (A) 및 (B)는, 셀 갭을 2.5μm까지 저감시키고, 제 2 공통 전극을 사용함으로써, 인접한 화소의 배향 결함을 저감할 수 있다는 것을 나타낸다. 또한, 백색을 표시하는 부화소의 투과율의 분포, 및 인접한 화소들 사이의 광 누설의 정도는 극성의 차이에 따라 변동하지 않는다. 극선으로 인한 광학 특성의 편차가 작아, 표시 장치에서 플리커가 억제된다. 또한, 광 누설의 양이 적기 때문에 넓은 차광 영역이 필요하지 않아, 높은 개구율이 실현된다.
본 실시예에서, 도 39의 (A)의 화소 레이아웃(제 2 공통 전극 없음)의 개구율은 36.4%이고, 도 3의 (B)의 화소 레이아웃(제 2 공통 전극 없음)의 개구율은 37.0%이다. 도 3의 (B)의 화소 레이아웃에 제 2 공통 전극을 적용함으로써, 개구율이 41.0%까지 높아진다.
다음으로, 화소의 전압-투과율(V-T) 특성을 시뮬레이션으로 검토한다. 유전 이방성(Δε)은 -3, -5, 및 -7이다. 도 44는 시뮬레이션 결과를 나타낸 것이다.
도 44는, Δε의 절대값이 증가할수록 포화된 전압이 저하되고, Δε=-7의 곡선이 약 4V의 최대 투과율을 갖는 것을 나타낸다.
<액정 표시 장치의 제작>
상술한 시뮬레이션 결과에 기초하여, 네거티브형 액정 재료를 제 2 공통 전극을 적용하는 화소 레이아웃과 조합함으로써, 투과형 액정 표시 장치를 제작하였다.
표시 장치의 사양은 이하와 같다. 표시부의 크기는 대각선 4.16inch이고, 유효 화소의 수는 3840(H)×RGB×2160(V)이고, 해상도는 1058ppi이고, 부화소의 크기는 8μm(H)×24μm(V)이다.
표시 소자로서는, FFS 모드의 액정 소자를 사용하였다. 액정 재료로서는, 네거티브형 액정 재료를 사용하였다. CF(color filter) 방식을 컬러화 방식으로서 사용하였다. 구동 주파수는 60Hz이었다. 아날로그선 순차 비디오 신호 방식을 비디오 신호 방식으로서 사용하였다. 게이트 드라이버를 내장하였다. 아날로그 스위치는 소스 드라이버에 내장되고, COG가 사용되었다.
셀 갭이 약 2.5μm가 되도록, 높이가 약 2.5μm의 스페이서를 표시 장치에 제공하였다. 액정의 유전 이방성(Δε)은 -8이고, 액정의 굴절률 이방성(Δn)은 0.118이었다. 제 2 공통 전극의 개구의 폭은 약 3μm이고, 제 2 공통 전극의 개구들 사이의 거리는 약 5μm이었다.
도 45의 (A)는, 화상을 표시하고 있는 본 실시예에서 제작된 표시 장치의 사진이다. 도 45의 (B) 및 (C)는 표시부의 광학 현미경 사진이고, 도 45의 (B)에서는 백색이 표시되고, 도 45의 (C)에서는 녹색이 표시된다.
도 45의 (B)에 나타낸 바와 같이, 화소가 백색을 표시하는 경우에는 양호한 배향이 확인되었다. 도 45의 (C)에 나타낸 바와 같이, 화소가 녹색을 표시하는 경우에는, 녹색을 방출하는 부화소 외의 부화소로부터의 광 누설이 저감되어 있는 것이 확인되었다.
소비전력이 낮고, 개구율이 높고, 투과율이 높다는 이점을 갖는 톱 게이트 CAAC-OS FET과, 배향이 양호하고 구동 전압이 낮다는 이점을 갖는 네거티브형 액정 재료를 조합함으로써, 1000ppi를 초과하는 고해상도의 4K 액정 표시 장치를 제작하였다.
(실시예 2)
실시예 1에서는, 네거티브형 액정 재료를 사용하고 양 또는 음의 극성이 인가되는 배향 시뮬레이션의 조건으로서, 셀 갭을 2.5μm로 설정하고, 제 2 공통 전극(0V의 전압이 인가됨)을 적용한다.
본 실시예는, 셀 갭 및 제 2 공통 전극의 개구의 폭에 주목한 배향 시뮬레이션의 결과를 나타낸 것이다.
본 실시예에서는, Shintech, Inc. 제조의 액정 표시 장치용 설계 시뮬레이터(LCD Master 3-D Full set FEM mode)를 사용하고, 주기적 경계 조건을 채용하였다. 본 실시예에서의 시뮬레이션은 2개의 인접한 부화소를 포함하는 구조에 대하여 수행되었고, 도 3의 (B)에 도시된 2개의 부화소는 나란히 배열되고, 왼쪽 부화소는 백색을 표시하고(0V 내지 6V의 전압이 화소 전극(111)에 인가됨), 오른쪽 부화소는 흑색을 표시한다(0V의 전압이 화소 전극(111)에 인가됨). 각 부화소의 크기는 8μm×24μm이다. 개구의 폭(도 3의 (B)에 도시된 제 1 공통 전극(112)의 개구의 가로의 길이)은 3μm이다.
네거티브형 액정 재료(Δε=-3)를 사용하고, 0V의 전압이 제 1 공통 전극(112) 및 제 2 공통 전극에 인가되는 조건하에서, 시뮬레이션을 수행하였다.
우선, 제 2 공통 전극의 개구의 폭이 2μm, 3μm, 4μm, 5μm, 및 8μm인, 5개의 조건하에서 배향 시뮬레이션을 수행하였다. 도 1의 (A) 및 (B)에 도시되고 제 2 공통 전극(244)이 제공되지 않는 영역의 길이를 나타내는 길이 L1과, 제 2 공통 전극의 개구의 폭이 동등하다. 상술한 바와 같이 각 부화소의 크기는 8μm×24μm이고, L1=8μm의 조건은 부화소에 제 2 공통 전극이 제공되지 않는 조건에 상당한다. L1=3μm일 때, 제 2 공통 전극의 레이아웃은 도 3의 (B)에 도시된 제 1 공통 전극(112)의 레이아웃과 비슷하다고 할 수 있다. 또한, 셀 갭은 3μm이다.
본 실시예에서는, 배향 시뮬레이션에 의하여 투과율 및 명암비를 산출한다. 여기서 투과율은 백색을 표시하는 부화소의 평균 투과율을 말한다. 명암비는 백색을 표시하는 부화소의 평균 투과율을 흑색을 표시하는 부화소의 평균 투과율로 나눔으로써 얻어진다.
도 46의 (A)는 전압-투과율 특성의 시뮬레이션 결과를 나타낸 것이고, 도 46의 (B)는 투과율-명암비 특성의 시뮬레이션 결과를 나타낸 것이다. 거기서 결과는, 같은 투과율로는, 제 2 공통 전극의 개구의 폭이 좁을수록 명암비가 높아진다는 것을 나타낸다. 제 2 공통 전극의 개구의 폭이 넓을수록, 더 낮은 전압으로 최대 투과율이 얻어진다는 것도 확인된다.
그리고, 셀 갭이 2.5μm, 2.75μm, 및 3μm인, 3개의 조건하에서 배향 시뮬레이션을 수행하였다. 또한, 제 1 공통 전극 및 제 2 공통 전극의 각 개구의 폭은 3μm이다.
도 47의 (A)는 전압-투과율 특성의 시뮬레이션 결과를 나타낸 것이고, 도 47의 (B)는 투과율-명암비 특성의 시뮬레이션 결과를 나타낸 것이다. 거기서 결과는, 셀 갭이 감소할수록 명암비가 높아지고, 셀 갭이 증가할수록 투과율이 높아진다는 것을 나타낸다.
본 출원은 2016년 3월 15일에 일본 특허청에 출원된 일련 번호 2016-050824의 일본 특허 출원 및 2016년 5월 20일에 일본 특허청에 출원된 일련 번호 2016-101543의 일본 특허 출원에 기초하고, 본 명세서에 그 전문이 참조로 통합된다.
34: 용량 소자, 40: 액정 소자, 45: 광, 51: 기판, 56: 도전층, 56a: 도전층, 56b: 도전층, 57: 보조 배선, 58: 도전층, 60: 화소, 60a: 부화소, 60b: 부화소, 60c: 부화소, 61: 기판, 62: 표시부, 63: 접속부, 64: 구동 회로부, 65: 배선, 66: 비표시 영역, 68: 표시 영역, 68a: 표시 영역, 68b: 표시 영역, 69: 접속부, 72: FPC, 72a: FPC, 72b: FPC, 73: IC, 73a: IC, 73b: IC, 81: 주사선, 82: 신호선, 100A: 표시 장치, 100B: 표시 장치, 100C: 표시 장치, 100D: 표시 장치, 100E: 표시 장치, 100F: 표시 장치, 111: 화소 전극, 111a: 화소 전극, 111b: 화소 전극, 112: 제 1 공통 전극, 112a: 제 1 공통 전극, 112b: 제 1 공통 전극, 113: 액정층, 117: 스페이서, 119a: 기판, 119b: 기판, 121: 오버코트, 122: 절연층, 123: 절연층, 124: 전극, 125: 절연층, 126: 도전층, 127: 전극, 128: 전극, 130: 편광판, 131: 착색층, 132: 차광층, 132a: 차광층, 132b: 차광층, 133a: 배향막, 133b: 배향막, 137: 배선, 138: 배선, 139: 보조 배선, 141: 접착층, 160: 보호 기판, 161: 백라이트, 162: 기판, 163: 접착층, 164: 접착층, 165: 편광판, 166: 편광판, 167: 접착층, 168: 접착층, 169: 접착층, 201: 트랜지스터, 204: 접속부, 206: 트랜지스터, 211: 절연층, 212: 절연층, 213: 절연층, 214: 절연층, 215: 절연층, 216: 절연층, 220: 절연층, 221: 게이트, 222a: 도전층, 222b: 도전층, 223: 게이트, 228: 주사선, 229: 신호선, 231: 반도체층, 231a: 채널 영역, 231b: 저저항 영역, 242: 커넥터, 242b: 커넥터, 243: 커넥터, 244: 제 2 공통 전극, 244a: 제 2 공통 전극, 244b: 제 2 공통 전극, 244c: 제 2 공통 전극, 251: 도전층, 281: 도전층, 282: 도전층, 283: 도전층, 284: 도전층, 285: 도전층, 286: 도전층, 350A: 터치 패널, 350B: 터치 패널, 350D: 터치 패널, 360: 영역, 370: 표시 장치, 375: 입력 장치, 376: 입력 장치, 379: 표시 장치, 410: 트랜지스터, 411: 트랜지스터, 415: 입력 장치, 416: 기판, 420: 트랜지스터, 421: 트랜지스터, 425: 트랜지스터, 426: 트랜지스터, 430: 트랜지스터, 431: 트랜지스터, 440: 트랜지스터, 441: 트랜지스터, 442: 트랜지스터, 443: 트랜지스터, 444: 트랜지스터, 445: 트랜지스터, 446: 트랜지스터, 447: 트랜지스터, 448: 트랜지스터, 449: IC, 450: FPC, 451: 트랜지스터, 451a: 트랜지스터, 452: 트랜지스터, 453: 트랜지스터, 453a: 트랜지스터, 454: 트랜지스터, 454a: 트랜지스터, 461: 도전막, 462: 도전막, 463: 도전막, 464: 나노와이어, 471: 전극, 472: 전극, 473: 전극, 474: 브리지 전극, 476: 배선, 477: 배선, 522: 절연층, 523: 전극, 524: 전극, 524a: 전극, 524b: 전극, 525a: 전극, 525b: 전극, 525c: 전극, 526: 절연층, 527: 절연층, 528: 절연층, 529: 절연층, 531a: 개구, 531b: 개구, 542: 반도체층, 542a: 반도체층, 542b: 반도체층, 542c: 반도체층, 542i: 반도체층, 542t: 반도체층, 542u: 반도체층, 543: 전극, 544a: 전극, 544b: 전극, 546: 전극, 547a: 개구, 547b: 개구, 547c: 개구, 547d: 개구, 555: 불순물, 569: 영역, 571: 기판, 572: 절연층, 573: 절연층, 574: 절연층, 575: 절연층, 577: 절연층, 582: 절연층, 601: 펄스 전압 출력 회로, 602: 전류 검지 회로, 603: 용량 소자, 621: 전극, 622: 전극, 3501: 배선, 3502: 배선, 3510: 배선, 3511: 배선, 3515_1: 블록, 3515_2: 블록, 3516: 블록, 5000: 하우징, 5001: 표시부, 5002: 표시부, 5003: 스피커, 5004: LED 램프, 5005: 조작 키, 5006: 접속 단자, 5007: 센서, 5008: 마이크로폰, 5009: 스위치, 5010: 적외선 포트, 5011: 기록 매체 판독부, 5012: 스탠드, 5013: 리모트 컨트롤러, 5014: 안테나, 5015: 셔터 버튼, 5016: 수상부, 5017: 충전기, 5018: 밴드, 5019: 클래스프, 5020: 아이콘, 5021: 아이콘, 6500: 터치 패널 모듈, 6501: 회로 유닛, 6502: 신호선 구동 회로, 6503: 센서 구동 회로, 6504: 검출 회로, 6505: 타이밍 컨트롤러, 6506: 화상 처리 회로, 6510: 터치 패널, 6511: 표시부, 6512: 입력부, 6513: 주사선 구동 회로, 6520: IC, 6530: IC, 6531: 기판, 6532: 대향 기판, 6533: FPC, 6534: PCB, 6540: CPU, 8000: 터치 패널 모듈, 8001: 상부 커버, 8002: 하부 커버, 8003: FPC, 8004: 터치 패널, 8007: 백라이트, 8008: 광원, 8009: 프레임, 8010: 인쇄 회로 기판, 8011: 배터리

Claims (24)

  1. 표시 장치로서,
    화소를 포함하고,
    상기 화소는 복수의 부화소를 포함하고,
    상기 부화소는 각각 표시 영역을 포함하고,
    상기 표시 장치는 한 쌍의 기판 사이에 화소 전극, 제 1 공통 전극, 제 2 공통 전극, 및 액정층을 포함하고,
    상기 화소 전극 및 상기 제 1 공통 전극은 상기 액정층과, 상기 기판들 중 한쪽 사이에 위치하고,
    상기 제 2 공통 전극은 상기 액정층과 다른 쪽 기판 사이에 위치하고,
    같은 전위가 상기 제 1 공통 전극 및 상기 제 2 공통 전극에 공급되고,
    상기 제 1 공통 전극은 상이한 색을 나타내는 2개의 인접한 부화소의 상기 표시 영역들 사이에 상기 제 2 공통 전극과 중첩하는 부분을 포함하고,
    상기 화소 전극 및 상기 제 1 공통 전극 중 적어도 한쪽은 상기 부화소의 상기 표시 영역에 상기 제 2 공통 전극과 중첩하지 않는 부분을 포함하는, 표시 장치.
  2. 제 1 항에 있어서,
    상기 제 2 공통 전극은 상기 부화소의 상기 표시 영역에 개구를 포함하는, 표시 장치.
  3. 제 2 항에 있어서,
    상기 액정층의 두께를 d로 나타내는 경우, 상기 개구의 폭은 d/6 이상이고, 상기 부화소의 폭보다 좁은, 표시 장치.
  4. 제 2 항에 있어서,
    상기 액정층의 두께를 d로 나타내는 경우, 상기 개구들 사이의 거리는 d 이상 2.5d 이하인, 표시 장치.
  5. 제 2 항에 있어서,
    상기 액정층의 두께는 1μm 이상 3μm 이하인, 표시 장치.
  6. 제 1 항에 있어서,
    상기 제 1 공통 전극은 상기 제 2 공통 전극과 전기적으로 접속되는, 표시 장치.
  7. 제 1 항에 있어서,
    상기 액정층에 포함되는 액정은 음의 유전 이방성을 갖는, 표시 장치.
  8. 제 1 항에 있어서,
    트랜지스터를 더 포함하고,
    상기 트랜지스터는 반도체층을 포함하고,
    상기 반도체층은 채널 형성 영역에 산화물 반도체를 포함하고,
    상기 화소 전극은 상기 트랜지스터와 전기적으로 접속되는, 표시 장치.
  9. 제 8 항에 있어서,
    상기 반도체층은 인듐, 아연, 및 알루미늄, 갈륨, 이트륨, 및 주석 중 하나를 포함하는, 표시 장치.
  10. 제 1 항에 있어서,
    주사선 및 신호선을 더 포함하고,
    상기 주사선이 연장되는 방향이 상기 신호선이 연장되는 방향과 교차하고,
    같은 색을 나타내는 상기 복수의 부화소가 상기 신호선이 연장되는 상기 방향과 교차하는 방향으로 배열되는, 표시 장치.
  11. 모듈로서,
    제 1 항에 따른 표시 장치; 및
    가요성 인쇄 회로 기판 또는 집적 회로를 포함하는, 모듈.
  12. 전자 기기로서,
    제 11 항에 따른 모듈; 및
    안테나, 배터리, 하우징, 카메라, 스피커, 마이크로폰, 또는 제어 버튼을 포함하는, 전자 기기.
  13. 표시 장치로서,
    화소를 포함하고,
    상기 화소는 복수의 부화소를 포함하고,
    상기 부화소는 각각 표시 영역을 포함하고,
    상기 표시 장치는 화소 전극, 제 1 공통 전극, 제 2 공통 전극, 및 액정층을 포함하고,
    상기 화소 전극 및 상기 제 1 공통 전극은 각각, 상기 표시 장치의 두께 방향에서 상기 액정층을 개재하여 상기 제 2 공통 전극과 대향하고,
    같은 전위가 상기 제 1 공통 전극 및 상기 제 2 공통 전극에 공급되고,
    상기 제 1 공통 전극은 상이한 색을 나타내는 2개의 인접한 부화소의 상기 표시 영역들 사이에 상기 제 2 공통 전극과 중첩하는 부분을 포함하고,
    상기 화소 전극 및 상기 제 1 공통 전극 중 적어도 한쪽은 상기 부화소의 상기 표시 영역에 상기 제 2 공통 전극과 중첩하지 않는 부분을 포함하는, 표시 장치.
  14. 제 13 항에 있어서,
    상기 제 2 공통 전극은 상기 부화소의 상기 표시 영역에 개구를 포함하는, 표시 장치.
  15. 제 14 항에 있어서,
    상기 액정층의 두께를 d로 나타내는 경우, 상기 개구의 폭은 d/6 이상이고, 상기 부화소의 폭보다 좁은, 표시 장치.
  16. 제 14 항에 있어서,
    상기 액정층의 두께를 d로 나타내는 경우, 상기 개구들 사이의 거리는 d 이상 2.5d 이하인, 표시 장치.
  17. 제 14 항에 있어서,
    상기 액정층의 두께는 1μm 이상 3μm 이하인, 표시 장치.
  18. 제 13 항에 있어서,
    상기 제 1 공통 전극은 상기 제 2 공통 전극과 전기적으로 접속되는, 표시 장치.
  19. 제 13 항에 있어서,
    상기 액정층에 포함되는 액정은 음의 유전 이방성을 갖는, 표시 장치.
  20. 제 13 항에 있어서,
    트랜지스터를 더 포함하고,
    상기 트랜지스터는 반도체층을 포함하고,
    상기 반도체층은 채널 형성 영역에 산화물 반도체를 포함하고,
    상기 화소 전극은 상기 트랜지스터와 전기적으로 접속되는, 표시 장치.
  21. 제 20 항에 있어서,
    상기 반도체층은 인듐, 아연, 및 알루미늄, 갈륨, 이트륨, 및 주석 중 하나를 포함하는, 표시 장치.
  22. 제 13 항에 있어서,
    주사선 및 신호선을 더 포함하고,
    상기 주사선이 연장되는 방향이 상기 신호선이 연장되는 방향과 교차하고,
    같은 색을 나타내는 상기 복수의 부화소가 상기 신호선이 연장되는 상기 방향과 교차하는 방향으로 배열되는, 표시 장치.
  23. 모듈로서,
    제 13 항에 따른 표시 장치; 및
    가요성 인쇄 회로 기판 또는 집적 회로를 포함하는, 모듈.
  24. 전자 기기로서,
    제 23 항에 따른 모듈; 및
    안테나, 배터리, 하우징, 카메라, 스피커, 마이크로폰, 또는 제어 버튼을 포함하는, 전자 기기.
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