JP4999476B2 - 液晶表示素子 - Google Patents

Description

本発明は、液晶表示素子に関し、特に垂直配向型の液晶表示素子に関する。

液晶表示素子（特に垂直配向型）において、配向膜をラビング処理することにより、液晶分子の配向方向を制御して表示性能を良くする方法が行われている。出願人らは特開２００５−２３４２５４号公報において、ポリイミドなどの有機高分子材料薄膜を基板上に成膜した後ラビング処理することにより、均一なプレティルト角を有すると共に、ラビング傷の生じない液晶表示素子とその製造方法について提案している。

ラビング処理により、液晶表示装置の配向膜に静電気が帯電する。この静電気が放電することにより、配向膜の液晶配向機能が損なわれて配向欠陥となり、部分的に表示抜け（明細書中では配向ホールと呼ぶこととする。ノーマリブラック表示においては光り抜けして白点となる。ノーマリホワイト表示の場合は黒点となる）を有する不良品が生じてしまうことがある。

特開平７−３１８８７９号公報において、電極同士を素子外部で接続し、同電位とすることで静電気放電による配向欠陥を防ぐ方法が提案されている。

特開２００５−２３４２５４号公報 特開平７−３１８８７９号公報

本発明の目的は、ラビングにより発生した静電気の放電による配向欠陥を防ぐ液晶表示素子を提供することである。

各対向面上に対向配置された所定形状の電極を備える一対の基板と、前記一対の基板の各々の電極を覆うようにパターン形成され、ラビングにより配向処理された表面自由エネルギーが３５ｍＮ／ｍ〜３９ｍＮ／ｍである垂直配向膜と、誘電率異方性Δεが負かつ比抵抗ρ_Ｃｌが１．０×１０^１２Ωｃｍ〜１．０×１０^１５Ωｃｍであり、前記一対の基板に挟持される液晶層と、を有する液晶表示素子において、該液晶表示素子に１０ｋＶの静電気を印加して有効表示部を点灯させた後、該有効表示部の点灯が完全に消失するまでの時間を帯電時間Ｔとするとき、前記垂直配向膜は、Ｔ≦５．２×ρ_Ｃｌ×１／（１×１０^１２） ［ｓｅｃ］、かつ、Ｔ≦５００ ［ｓｅｃ］の条件を満たす配向膜材料によって形成される液晶表示素子が提供される。

液晶表示素子において、ラビングにより発生した静電気の放電による配向欠陥を防ぐ。

図１に、実施例および実験に関する垂直配向型の液晶表示素子の概略断面図を示す。図示の液晶表示素子は、透明な上側基板１ａと、それに対向する透明な下側基板１ｂとを備えており、両基板１ａ、１ｂ間に液晶層２が設けられている。素子外形サイズは横約１６０ｍｍ×縦約５０ｍｍである。上側基板１ａの液晶層２側にはコモン電極となる上側透明電極３ａが設けられ、下側基板１ｂの上にはセグメント電極となる下側透明電極３ｂが設けられている。両透明電極３ａ、３ｂが液晶層２を挟んで重なり合い、この重なり合う部分で表示領域が画定される。さらに、両透明電極を覆って、両基板１ａ、１ｂの液晶層２側に配向膜５ａ、５ｂが設けられている。配向膜５ａ、５ｂと透明電極３ａ、３ｂとの間にはそれぞれ絶縁膜４ａ、４ｂが設けられている。さらに、基板の液晶層２側とは反対側に偏光板８が設けられている。

なお、各基板と偏光板８との間に必要に応じて視角補償板９を設けても良い。また、絶縁膜４ａ、４ｂを有しない構成も可能である。

配向膜には、特開２００５−２３４２５４号公報に開示されているラビング処理が施されている。ラビング方向６はその一例である。ラビング処理により、電圧無印加時に液晶分子が基板表面に対する角度（明細書中ではこの角度をプレティルト角とする）７で一様に配向する。

発明者らは、４種類の垂直配向膜材料を用いて配向ホール発生率がどのように変わるかについて実験を行った。実験に用いた材料は、チッソ石油化学製のポリイミド系垂直配向膜ＰＩ−Ａ、ＰＩ−Ｂ、ＰＩ−Ｃ、および日産化学工業製のポリイミド系垂直配向膜ＰＩ−Ｄである。４種類の配向膜の表面自由エネルギーは接触角測定から算出した結果３５ｍＮ／ｍ〜３９ｍＮ／ｍであった。

実験では、上記の４種類の配向膜材料のそれぞれについて１００個の液晶表示素子サンプルを作製した。それらのサンプル群をＳＧ−Ａ、ＳＧ−Ｂ、ＳＧ−Ｃ、ＳＧ−Ｄ（ＳＧ−の後のアルファベットが配向膜材料のＰＩ−の後のアルファベットに対応）とする。

各サンプルは以下の手順で作製した。まず、コモン基板１ａおよびセグメント基板１ｂ（１ａ、１ｂの材料として例えばガラスなどが用いられる）上に、インジウムスズオキサイド（ＩＴＯ）をスパッタリング法などで形成した後、パターニングを施してコモン電極３ａ、セグメント電極３ｂを形成した。

コモン基板１ａおよびセグメント基板１ｂに形成されたＩＴＯ電極３ａ、３ｂ上にポリシラン系絶縁膜４ａ、４ｂを成膜後、各絶縁膜上に４種類の垂直配向膜のいずれかをフレキソ印刷法でパターン印刷し、１８０℃で６０分焼成した。

その後、綿製のラビング布によりコモン側、セグメント側のラビング処理を行った。ラビング方向は、両基板を貼り合せた際にアンチパラレル配向となるように設定した。

その後、一方の基板にシール材を印刷し、他方の基板に４μｍのスペーサを散布して重ね合わせ、プレスしながらシールを焼成して空の液晶セルを作成した。

多面取りであった上記基板をカットし、１つずつに液晶セルを切り出した後、誘電率異方性Δεが負で、比抵抗ρ_Ｃｌが１．０×１０^１４Ωｃｍである液晶材料を真空注入法で注入した後、封止して液晶セルを完成させた。

その後、液晶材料の等方相への相転移温度以上に加熱する熱処理を施し、セル裏表にポラテクノ製ヨウ素系偏光板ＳＫＮ１８２４３Ｔを貼り合せ、電極取り出し端子を形成して液晶表示素子サンプルを完成させた。

なお、サンプルにおける液晶分子のプレティルト角７は８８．０°〜８９．５°である。

次に、各配向膜材料を用いた液晶表示素子サンプル群ＳＧ−Ａ、ＳＧ−Ｂ、ＳＧ−Ｃ、ＳＧ−Ｄ（上述のように、各サンプル群のサンプル数は１００素子ずつ）を観察し、１素子の面内（有効表示領域以外の部分も含む）にて１箇所でも配向ホール（白点）が発生した場合には配向ホール発生と定義して、各サンプル群の配向ホール発生率を調べた。なお、配向ホールが有効表示領域外にある場合には、製品として使用可能である。

図２Ａ、図２Ｂに、配向ホールが発生した液晶表示素子サンプルの写真を示す。図２Ａにサンプル群ＳＧ−Ａのうちの１つのサンプルの写真を示す。図示のように黒インクペンで○印を付した位置に配向ホールが発生している。

図２Ｂに、サンプル群ＳＧ−Ｂのうちの１つのサンプルの写真を示す。図示のように、サンプル群ＳＧ−Ａの例よりもサンプル群ＳＧ−Ｂの例における配向ホールが減少している。サンプル群全体としても同様の傾向が見られる。

図３Ａに、各サンプル群の配向ホール発生率の表を示す。図示のように、サンプル群によって配向ホール発生率に大きな差があることが分かる。サンプル群ＳＧ−Ａの配向ホール発生率は７５％と高く、サンプル群ＳＧ−Ｃ、ＳＧ−Ｄについては配向ホール発生率が１２％、１％と比較的低い。サンプル群の他の構成要素は共通であるので、配向ホール発生率の差は配向膜材料の差に起因すると考えられる。図示の結果から、配向膜材料ＰＩ−Ｃ、ＰＩ−Ｄを用いることが静電気による配向欠陥防止に有効であると考えられる。

次に発明者らは、各配向膜の特性を別の観点から評価するため次のような実験を行った。各素子の５箇所に１０ｋＶの静電気を印加して素子の主に有効表示部（セグメント表示部）を全点灯させた後、電荷が徐々に放電されて素子内の点灯が目視で完全に消えるまでの時間を測定した。これは液晶セルの帯電時間を測定していることに等しい。今回の液晶表示素子サンプル群は、絶縁膜および液晶材料に違いがないため、配向膜材料による帯電特性を評価できると考えられる。

なお、発明者らが問題にしている、ラビングにより発生する静電気が同一基板上の電極間で放電する現象と、上記の１０ｋＶ静電試験における液晶を介した電荷の自然放電現象とは現象が異なる。１０ｋＶ静電試験は、完成した液晶表示素子の特性を調べる試験として当業者にも知られている試験である。

図３Ｂに、各サンプル群の測定結果を示す。図示のように、配向ホール発生率が７５％のサンプル群ＳＧ−Ａの帯電時間は２３２０秒である。配向ホール発生率が３０％のサンプル群ＳＧ−Ｂの帯電時間は５２０秒である。比較的配向ホール発生率の低いサンプル群ＳＧ−Ｃ、ＳＧ−Ｄの帯電時間はそれぞれ３５０秒、４１０秒である。帯電時間には種々の要因があるので配向ホール発生率と帯電時間との関係は必ずしも一対一ではないが、帯電時間と配向欠陥には相関性があると考えられる。すなわち、帯電時間の短いサンプル群は配向ホール発生率が低いと考えられる。また、帯電時間が短いと、それぞれのサンプル群の平均配向ホール発生数も少なくなる傾向がある。

図３Ｂに示した結果から、比抵抗ρ_Ｃｌが１×１０^１４Ωｃｍの液晶材料を用いた場合、１０ｋＶ静電試験において帯電時間が少なくとも５００秒以下、好ましくは４５０秒以下となるような配向膜材料を用いれば配向欠陥の発生をより抑えることができると考えられる。

図４を参照して、液晶材料が帯電時間に与える影響について考察する。図４に、液晶表示素子において対向する電極間の等価回路を示す。図４に示すように、透明電極間３ａ、３ｂ間の等価回路（透明電極を含む）は、それぞれキャパシタ成分（絶縁膜：Ｃｐ１、Ｃｐ２、配向膜：Ｃａ１、Ｃａ２、液晶：Ｃｌ）と抵抗成分（絶縁膜：Ｒｐ１、Ｒｐ２、配向膜：Ｒａ１、Ｒａ２、液晶：Ｒｌ）が並列接続された絶縁膜、配向膜、液晶層が直列に接続された回路である。

液晶表示素子に１０ｋＶの静電気を印加して各回路のキャパシタ成分に電荷を蓄積させて表示部を点灯させた後、静電気印加を止めて電気回路をオープンにした場合、キャパシタ成分に蓄積された電荷が並列接続された抵抗によって消費され、電荷がなくなれば表示部は消灯する。この際、液晶層におけるキャパシタンスや抵抗成分（液晶材料の比抵抗に依存）の変化が表示部消灯までの時間に影響を与える。

一般的な垂直配向液晶素子に用いる液晶材料の比抵抗は約１×１０^１２Ωｃｍ〜約１×１０^１５Ωｃｍである。キャパシタンスを決める比誘電率は液晶材料によって異なり、２〜数十程度である。等価回路には静電気が蓄積されるので、静電気の帯電時間には抵抗Ｒが大きく影響すると思われる。従って、比抵抗が減少すれば帯電時間も減少するであろう。例えば、比抵抗約１×１０^１２Ωｃｍの液晶材料を用い、他はサンプル群ＳＧ−Ｂと同じ条件のサンプルＳＢ−２を作製した場合、１０ｋＶ静電試験による帯電時間は５秒程度になるであろう。また、配向膜材料にＰＩ−ＣやＰＩ−Ｄを用いた場合には、帯電時間はより短くなるであろう。

配向膜材料ＰＩ−Ｂ、ＰＩ−Ｃ、ＰＩ−Ｄのいずれかを用いた場合、帯電時間Ｔと液晶の比抵抗ρ_Ｃｌとの間には、

Ｔ≦５．２×ρ_Ｃｌ×１／（１×１０^１２）［ｓｅｃ］ −（１）

の関係が成り立つと考えられる。

式（１）を満たし、かつ帯電時間Ｔが５００秒以下、好ましくは４５０秒以下となるような電極間の構成（特に配向膜材料と液晶材料の組み合わせ）を選択することにより、ラビング処理で発生した静電気の放電による配向欠陥を防ぐことが期待できる。従って、明細書中に挙げた以外の材料（特に配向膜材料）であっても、条件を満たす材料であれば静電気放電を防止する効果が期待できる。

上記効果が特に期待できる液晶表示素子として、単純マトリックス駆動法で動作する、セグメント表示型、ドットマトリックス表示型、セグメント表示＋ドットマトリックス表示型の垂直配向液晶表示素子が挙げられる。

以上実施例に沿って本発明を説明したが、本発明はこれらに制限されるものではない。例えば、種々の変更、改良、組み合わせ等が可能なことは当業者に自明であろう。

図１は、実施例および実験に関する液晶表示素子の概略断面図である。 図２Ａ、２Ｂは、ノーマリブラックセグメント表示タイプの液晶表示素子を撮影した写真である。 図３Ａは、サンプル群の配向ホール発生率を示す表であり、図３Ｂは、静電気試験におけるサンプル群の帯電時間を示す表である。 図４は、液晶表示素子において対向する電極間の等価回路である。

符号の説明

１ａ、１ｂ 基板
２ 液晶（層）
３ａ、３ｂ 電極
４ａ、４ｂ 絶縁膜
５ａ、５ｂ 配向膜
６ ラビング方向
７ プレティルト角
８ 偏光板
９ 視角補償板
Ｃａ１、Ｃａ２、Ｃｌ、Ｃｐ１、Ｃｐ２ キャパシタ成分
Ｒａ１、Ｒａ２、Ｒｌ、Ｒｐ１、Ｒｐ２ 抵抗成分

Claims (4)

1. 各対向面上に対向配置された所定形状の電極を備える一対の基板と、
   前記一対の基板の各々の電極を覆うようにパターン形成され、ラビングにより配向処理された表面自由エネルギーが３５ｍＮ／ｍ〜３９ｍＮ／ｍである垂直配向膜と、
   誘電率異方性Δεが負かつ比抵抗ρ_Ｃｌが１．０×１０^１２Ωｃｍ〜１．０×１０^１５Ωｃｍであり、前記一対の基板に挟持される液晶層と、
   を有する液晶表示素子において、
   該液晶表示素子に１０ｋＶの静電気を印加して有効表示部を点灯させた後、該有効表示部の点灯が完全に消失するまでの時間を帯電時間Ｔとするとき、
   前記垂直配向膜は、Ｔ≦５．２×ρ_Ｃｌ×１／（１×１０^１２） ［ｓｅｃ］、かつ、Ｔ≦５００ ［ｓｅｃ］の条件を満たす配向膜材料によって形成される液晶表示素子。
2. さらに、前記一対の基板の各々において、前記電極と前記垂直配向膜との間に形成されたポリシラン系絶縁膜と、を有する請求項１記載の液晶表示素子。
3. 前記垂直配向膜は、Ｔ≦５．２×ρ _Ｃｌ ×１／（１×１０ ^１２ ） ［ｓｅｃ］、かつ、Ｔ≦４５０ ［ｓｅｃ］の条件を満たす配向膜材料によって形成される請求項１または２のいずれか１項記載の液晶表示素子。
4. 電圧無印加時における、前記液晶層の液晶分子の基板表面からの角度が８８．０°〜８９．５°である請求項１〜３のいずれか１項記載の液晶表示素子。