JP5306600B2 - 液晶表示素子 - Google Patents

Description

本発明は、液晶表示素子およびその製造方法に関し、特に垂直配向型の液晶表示素子およびその製造方法に関する。

液晶表示素子（特に垂直配向型）において、配向膜をラビング処理することにより、液晶分子の配向方向を制御して表示性能を良くする方法が行われている。出願人らは特開２００５−２３４２５４号公報において、ポリイミドなどの有機高分子材料薄膜を基板上に成膜した後ラビング処理することにより、均一なプレティルト角を有すると共に、ラビング傷の生じない液晶表示素子とその製造方法について提案している。

ラビング処理により、液晶表示装置の配向膜に静電気が帯電する。この静電気が放電することにより、配向膜の液晶配向機能が損なわれて配向欠陥となり、部分的に表示抜け（明細書中では配向ホールと呼ぶこととする。ノーマリブラック表示においては光り抜けして白点となる。ノーマリホワイト表示の場合は黒点となる）を有する不良品が生じてしまうことがある。

特開平７−３１８８７９号公報において、電極同士を素子外部で接続し、同電位とすることで静電気放電による配向欠陥を防ぐ方法が提案されている。

特開２００５−２３４２５４号公報 特開平７−３１８８７９号公報

本発明の目的は、ラビングにより発生した静電気の放電による配向欠陥を防ぐ液晶表示素子およびその製造方法を提供することである。

本発明の一観点によれば、所定形状の第１の電極を備えた第１の基板と、前記所定形状とは形状が異なり、前記第１の電極よりも数の少ない第２の電極を備え、前記第１の基板と対向する第２の基板と、誘電率異方性が負かつ比抵抗が１．０×１０^１２Ωｃｍ〜１．０×１０^１４Ωｃｍであり、前記第１および第２の基板に挟持される液晶層と、前記第１、第２の基板各々の前記液晶層側に形成され、前記第１、第２の電極をそれぞれ覆う第１、第２の垂直配向膜と、を有する液晶表示素子において、該液晶表示素子に１０ｋＶの静電気を印加して表示点灯させた後、表示が完全に消失するまでの時間を帯電時間Ｔとするとき、前記第１、第２の垂直配向膜は、Ｔ≦５００ｓｅｃの条件を満たす配向膜材料によって形成され、前記第２の垂直配向膜にのみラビング処理が施されているＤＵＴＹ比１／１６以上の低デューティ単純マトリクス駆動の液晶表示素子、が提供される。

液晶表示素子において、ラビングにより発生した静電気の放電による配向欠陥を防ぐ。

図１に、実施例および実験に関する垂直配向型の液晶表示素子の概略断面図を示す。図示の液晶表示素子は、透明な上側基板１ａと、それに対向する透明な下側基板１ｂとを備えており、両基板１ａ、１ｂ間に液晶層２が設けられている。素子外形サイズは横約１６０ｍｍ×縦約５０ｍｍである。上側基板１の液晶層２側にはコモン電極となる上側透明電極３ａが設けられ、下側基板１ｂの上にはセグメント電極となる下側透明電極３ｂが設けられている。両透明電極３ａ、３ｂが液晶層２を挟んで重なり合い、この重なり合う部分で表示領域が画定される。さらに、両透明電極を覆って、両基板１ａ、１ｂの液晶層２側に配向膜５ａ、５ｂが設けられている。配向膜５ａ、５ｂと透明電極３ａ、３ｂとの間にはそれぞれ絶縁膜４ａ、４ｂが設けられている。さらに、基板の液晶層２側とは反対側に偏光板８が設けられている。

なお、各基板と偏光板８との間に必要に応じて視角補償板９を設けても良い。また、絶縁膜４ａ、４ｂを有しない構成も可能である。

配向膜には、特開２００５−２３４２５４号公報に開示されているラビング処理が施されている。ラビング方向６はその一例である。ラビング処理により、電圧無印加時に液晶分子が基板表面に対する角度（明細書中ではこの角度をプレティルト角とする）７で一様に配向する。

電圧無印加時における、前記液晶の液晶分子の基板表面からの角度が８８．０°〜８９．５°である請求項８〜１３のいずれか１項記載の液晶表示素子。
発明者らは、４種類の垂直配向膜材料を用いて配向ホール発生率がどのように変わるかについて実験を行った。実験に用いた材料は、チッソ石油化学製のポリイミド系垂直配向膜ＰＩ−Ａ、ＰＩ−Ｂ、ＰＩ−Ｃ、および日産化学工業製のポリイミド系垂直配向膜ＰＩ−Ｄである。４種類の配向膜の表面自由エネルギーは接触角測定から算出した結果３５ｍＮ／ｍ〜３９ｍＮ／ｍであった。

実験では、上記の４種類の配向膜材料のそれぞれについて１００個の液晶表示素子サンプルを作製した。それらのサンプル群をＳＧ−Ａ、ＳＧ−Ｂ、ＳＧ−Ｃ、ＳＧ−Ｄ（ＳＧ−の後のアルファベットが配向膜材料のＰＩ−の後のアルファベットに対応）とする。

各サンプルは以下の手順で作製した。まず、コモン基板１ａおよびセグメント基板１ｂ（１ａ、１ｂの材料はガラスなど）上に、インジウムスズオキサイド（ＩＴＯ）をスパッタリング法などで形成した後、パターニングを施してコモン電極３ａ、セグメント電極３ｂを形成した。

コモン基板１ａおよびセグメント基板１ｂに形成されたＩＴＯ電極３ａ、３ｂ上にポリシラン系絶縁膜４ａ、４ｂを成膜後、各絶縁膜上に４種類の垂直配向膜のいずれかをフレキソ印刷法でパターン印刷し、１８０℃で６０分焼成した。

その後、綿製のラビング布によりコモン側、セグメント側のラビング処理を行った。ラビング方向は、両基板を貼り合せた際にアンチパラレル配向となるように設定した。

その後、一方の基板にシール材を印刷し、他方の基板に４μｍのスペーサを散布して重ね合わせ、プレスしながらシールを焼成して空の液晶セルを作成した。

多面取りであった上記基板をカットし、１つずつに液晶セルを切り出した後、誘電率異方性Δεが負で、比抵抗ρが１．０×１０^１４Ωｃｍである液晶材料を真空注入法で注入した後、封止して液晶セルを完成させた。

その後、液晶材料の等方相への相転移温度以上に加熱して熱処理を施し、セル裏表にポラテクノ製ヨウ素系偏光板ＳＫＮ１８２４３Ｔを貼り合せ、電極取り出し端子を形成して液晶表示素子サンプルを完成させた。

なお、サンプルにおける液晶分子のプレティルト角７は８８．０°〜８９．５°である。

次に、各配向膜材料を用いた液晶表示素子サンプル群ＳＧ−Ａ、ＳＧ−Ｂ、ＳＧ−Ｃ、ＳＧ−Ｄ（上述のように、各サンプル群のサンプル数は１００素子ずつ）を観察し、１素子の面内（有効表示領域以外の部分も含む）にて１箇所でも配向ホール（白点）が発生した場合には配向ホール発生と定義して、各サンプル群の配向ホール発生率を調べた。なお、配向ホールが有効表示領域外にある場合には、製品として使用可能である。

図２Ａ、図２Ｂに、配向ホールが発生した液晶表示素子サンプルの写真を示す。図２Ａにサンプル群ＳＧ−Ａのうちの１つのサンプルの写真を示す。図示のように黒インクペンで○印を付した位置に配向ホールが発生している。

図２Ｂに、サンプル群ＳＧ−Ｂのうちの１つのサンプルの写真を示す。図示のように、サンプル群ＳＧ−Ａの例よりもサンプル群ＳＧ−Ｂの例における配向ホールが減少している。サンプル群全体としても同様の傾向が見られる。

図３Ａに、各サンプル群の配向ホール発生率の表を示す。図示のように、サンプル群によって配向ホール発生率に大きな差があることが分かる。サンプル群ＳＧ−Ａの配向ホール発生率は７５％と高く、サンプル群ＳＧ−Ｃ、ＳＧ−Ｄについては配向ホール発生率が１２％、１％と比較的低い。サンプル群の他の構成要素は共通であるので、配向ホール発生率の差は配向膜材料の差に起因すると考えられる。図示の結果から、配向膜材料ＰＩ−Ｃ、ＰＩ−Ｄを用いることが静電気による配向欠陥防止に有効であると考えられる。

次に発明者らは、上記サンプル素子の基本的作成方法は変えず、配向膜のラビング方法のみを変えることで配向ホール発生率が変化するかについて実験を行った。この実験においては配向膜材料にＰＩ−Ａを用いた。ＰＩ−Ａのような配向ホール発生率の高い配向膜材料を用いて比較すれば、ラビング方法の違いによる効果をより鮮明にできると考えたからである。

図３Ｂに、ラビング方法と配向ホール発生率についての実験結果を表にした。図に示すように、上下基板もしくはセグメント基板のみにラビングを施した場合は、配向ホール発生率が９２％である（図３Ａに示した実験結果では７５％の配向ホール発生率であった。同一の配向膜材料を用いた場合であっても、製造ロットの違いにより、配向ホール発生率に違いがあると考えられる。約２０％程度の差はあるが、同一の配向膜材料ＰＩ−Ａを用いた場合のサンプル群は高い配向ホール発生率を示すことが分かる）。また、セグメント基板のみラビングした場合の配向ホール発生率は８８％であった。コモン基板のみラビングした場合とラビングしなかった場合はいずれも配向ホール発生率が０％であった。

図３Ｂの結果は、ＰＩ−Ａのような配向ホールが発生しやすい配向膜材料であっても、ラビング処理をコモン電極に形成された配向膜にのみ施せば配向欠陥をほぼ防げることを示唆している。

図３Ｂに示した結果の原因について考察する。実験において、コモン電極はセグメント電極に比べて数が少ないため、１電極あたりの面積が広くなる。ラビングにより、配向膜に発生する電荷量を一定とすれば、電荷が電極に到達して一様に帯電したとき、電位は電極面積に反比例するであろう。また、コモン電極同士のギャップはセグメント電極同士のギャップに比べて広い傾向にある。放電現象は主に電極間の電位差とギャップによって決まるので、コモン電極はセグメント電極に比べて放電が起こりにくいと考えられる。

上記の考察から、コモン電極、セグメント電極にかかわらず、電極数が少ない方の基板に形成された配向膜のみをラビングすることによって配向欠陥を防げるであろう。

なお、垂直配向型液晶素子の場合、片側基板の配向膜のみをラビングしても液晶素子としての機能に問題ないことは確認済みであり、特開２００５−２３４２５４号公報において記載している。

元々配向ホールが発生し難い配向膜材料ＰＩ−Ｂ、ＰＩ−Ｃ、ＰＩ−Ｄを用いた場合には、より配向欠陥の発生を防げることは容易に想像できる。

発明者らは、各配向膜の特性を別の観点から評価するため次のような実験を行った。各素子の５箇所に１０ｋＶの静電気を印加して素子の主に有効表示部（セグメント表示部）を全点灯させた後、電荷が徐々に放電されて素子内の点灯が目視で完全に消えるまでの時間を測定した。これは液晶セルの帯電時間を測定していることに等しい。今回の液晶表示素子サンプル群は、絶縁膜および液晶材料に違いがないため、配向膜材料による帯電特性を評価できると考えられる。

なお、発明者らが問題にしている、ラビングによる発生する静電気が同一基板上の電極間で放電する現象と、上記の１０ｋＶ静電試験における液晶を介した電荷の自然放電現象とは現象が異なる。１０ｋＶ静電試験は、完成した液晶表示素子の特性を調べる試験として当業者にも知られている試験である。

なお、静電試験において、ラビング処理の影響は特に考慮しなくて良い。

図３Ｃに、各サンプル群の測定結果を示す。図示のように、配向ホール発生率が７５％のサンプル群ＳＧ−Ａの帯電時間は２３２０秒である。配向ホール発生率が３０％のサンプル群ＳＧ−Ｂの帯電時間は５２０秒である。比較的配向ホール発生率の低いサンプル群ＳＧ−Ｃ、ＳＧ−Ｄの帯電時間はそれぞれ３５０秒、４１０秒である。帯電時間には種々の要因があるので配向ホール発生率と帯電時間との関係は必ずしも一対一ではないが、帯電時間と配向欠陥には相関性があると考えられる。すなわち、帯電時間の短いサンプル群は配向ホール発生率が低いと考えられる。また、帯電時間が短いと、それぞれのサンプル群の平均配向ホール発生数も少なくなる傾向がある。

図３Ｃに示した結果から、電極数が少ない方の基板に形成された配向膜のみにラビング処理を施して液晶表示素子を作製する方法と併せて、比抵抗が１×１０^１４Ωｃｍの液晶材料を用いた場合、１０ｋＶ静電試験における帯電時間が少なくとも５００秒以下、好ましくは４５０秒以下となるような配向膜材料を用いれば、配向欠陥の発生をより抑えることができると考えられる。

また、静電試験における帯電時間を決める要素として、液晶の比抵抗も挙げられる。同一の配向膜材料を用いた場合は、帯電時間は液晶の比抵抗にほぼ比例すると考えられる。一般の垂直配向液晶材料としては比抵抗が１×１０^１２Ωｃｍ〜１×１０^１５Ωｃｍのものが用いられる。電極数が少ない方の基板に形成された配向膜のみをラビングする方法であれば、配向膜材料の組み合わせによってこの範囲の液晶材料は使用可能であろう。比抵抗が１×１０^１２Ωｃｍ〜１×１０^１４Ωｃｍの液晶材料を用いれば、帯電時間が短くなり配向欠陥防止の効果はより期待できよう。

電極数が少ない方の基板に形成された配向膜のみにラビング処理を施して放電による配向欠陥を防止する方法は、ＤＵＴＹ比１／１６以上の駆動方式を用いた、セグメント表示型、ドットマトリックス表示型、セグメント表示＋ドットマトリックス表示型の液晶表示素子に適用できる。

以下、図を参照して電極パターン例を説明する。

（電極パターン１）
図４に、セグメント表示型、１／３ＤＵＴＹ駆動方式の電極パターンを示す。図４は、対向する一対の基板に形成されたセグメント電極パターン、コモン電極パターンおよび配線を基板法線方向から見た平面概略図である。図中左下がり線で示した電極が下側基板に形成されたコモン電極であり、右下がり線で示した部分（「８」、「Ａ」、「Ｂ」、「Ｃ」、「Ｓ．Ｃ」など）がセグメント電極である。二つの電極が重なってクロスハッチで示された表示領域を画定する。各々のコモン電極に１／３ＤＵＴＹのコモン信号ＣＯＭ１、ＣＯＭ２、ＣＯＭ３を送り、セグメント電極にセグメント信号ＳＥＧ１Ａ〜ＳＥＧ１Ｎ、ＳＥＧ２Ａ〜ＳＥＧ２ＣおよびＳＥＧ３を送り表示を制御する。

（電極パターン２）
図５Ａ〜図５Ｃに、セグメント表示型、１／１６ＤＵＴＹ駆動方式の電極パターンを示す。

図５Ａに示すように、セグメント基板に形成されたセグメント電極ＳＥとコモン基板に形成されたコモン電極ＣＥとが例えば数字の「８」および「．（ドット）」を示す表示領域ＤＥを画定する。コモン電極の数は１６本である。

図５Ｂに、セグメント電極ＳＥの一部を示す。図示のように、「８．」が縦に４つ並んだ一列を形成するのにセグメント電極２本（例えばＳＥ１とＳＥ２）を要する。図中には「８．」の列が２列描かれているのでセグメント電極は４本であるが、セグメント電極は横方向に任意に増やすことができる。図中セグメント電極ＳＥ１〜ＳＥｎの左側にある配線Ｅｌは、セグメント基板側に供給される電気信号の一部をコモン電極に供給するためにセグメント基板に設けられた配線である。配線Ｅｌは、基板間を渡って図５Ａに示した各コモン電極ＣＥに接続される。

図５Ｃに、コモン電極ＣＥ１〜ＣＥ１６の一部を示す。コモン電極ＣＥは、セグメント電極ＳＥの数に合わせて本数を変えずに図中横方向に拡張できる。

コモン電極ＣＥ１〜ＣＥ１６にＤＵＴＹ比１／１６のコモン信号を供給し、セグメント電極にセグメント信号を送り表示を制御する。

なお、図示の例ではセグメント電極の本数がコモン電極に比べて少なく、電極間ギャップについてもセグメント電極の方が広いので、ラビング処理をセグメント基板に形成された配向膜に施す。

（電極パターン３）
図６に、１／１６ＤＵＴＹ駆動のドットマトリックス表示型液晶表示素子の電極パターン例を示す。図示のように、互いに平行な棒状の１６本のコモン電極Ｘ１〜Ｘ１６と、コモン電極の長手方向に直交する互いに平行な任意の本数のセグメント電極Ｙ１〜Ｙｍとが交差する部分で画素（表示）領域ＤＥを画定する。

コモン電極Ｘ１〜Ｘ１６にＤＵＴＹ比１／１６のコモン信号を供給し、セグメント電極にセグメント信号を送り表示を制御する。

なお、１／１６駆動方式におけるコモン電極の数は必ずしも１６本ではない。通電させない電極部分や信号が共通の電極を含めるとコモン電極が１６本より多い場合もある。

以上実施例に沿って本発明を説明したが、本発明はこれらに制限されるものではない。例えば、セグメント電極側配向膜にＰＩ−Ａを用い、コモン電極側配向膜にＰＩ−Ｂを用いるといった形態でも良く、必ずしもセグメント基板、コモン基板双方に同一の配向膜材料を用いる必要はない。

その他、種々の変更、改良、組み合わせ等が可能なことは当業者に自明であろう。

図１は、実施例および実験に関する液晶表示素子の概略断面図である。 図２Ａ、２Ｂは、ノーマリブラックセグメント表示タイプの液晶表示素子を撮影した写真である。 図３Ａは、サンプル群の配向ホール発生率を示す表であり、図３Ｂは、異なるラビング条件ごとの配向ホール発生率を示した表であり、図３Ｃは、静電気試験におけるサンプル群の帯電時間を示す表である。 図４は、実施例を適用できる１／３ＤＵＴＹ駆動のセグメント表示液晶表示素子の電極パターンである。 図５Ａ〜図５Ｃは、実施例を適用できる１／１６ＤＵＴＹ駆動のセグメント表示液晶表示素子の電極パターンの概略図である。 図６は、実施例を適用できる１／１６ＤＵＴＹ駆動のドットマトリックス表示型液晶表示素子の電極パターンの概略図である。

符号の説明

１ａ、１ｂ 基板
２ 液晶（層）
３ａ、３ｂ 電極
４ａ、４ｂ 絶縁膜
５ａ、５ｂ 配向膜
６ ラビング方向
７ プレティルト角
８ 偏光板
９ 視角補償板
ＣＥ コモン電極
ＤＥ 表示領域
Ｅｌ 配線
ＳＥ セグメント電極

Claims (5)

1. 所定形状の第１の電極を備えた第１の基板と、
   前記所定形状とは形状が異なり、前記第１の電極よりも数の少ない第２の電極を備え、前記第１の基板と対向する第２の基板と、
   誘電率異方性が負かつ比抵抗が１．０×１０^１２Ωｃｍ〜１．０×１０^１４Ωｃｍであり、前記第１および第２の基板に挟持される液晶層と、
   前記第１、第２の基板各々の前記液晶層側に形成され、前記第１、第２の電極をそれぞれ覆う第１、第２の垂直配向膜と、
   を有する液晶表示素子において、
   該液晶表示素子に１０ｋＶの静電気を印加して表示点灯させた後、表示が完全に消失するまでの時間を帯電時間Ｔとするとき、前記第１、第２の垂直配向膜は、Ｔ≦５００ｓｅｃの条件を満たす配向膜材料によって形成され、
   前記第２の垂直配向膜にのみラビング処理が施されているＤＵＴＹ比１／１６以上の低デューティ単純マトリクス駆動の液晶表示素子。
2. 前記第１、第２の垂直配向膜の表面自由エネルギーが３５ｍＮ／ｍ〜３９ｍＮ／ｍである請求項１記載の液晶表示素子。
3. 前記第１、第２の電極は、
   前記第１、第２の基板の一方の基板の所定面積に形成されたコモン電極と、
   他方の基板上で前記コモン電極と対向する面積の一部に形成されたセグメント電極と、
   を有する請求項１または２記載の液晶表示素子。
4. 前記第１、第２の電極が、複数のストライプ状電極で構成されたコモン電極と前記複数のコモン電極と交差する複数のストライプ状電極で構成されたセグメント電極とを含み、コモン電極とセグメント電極との交差（ドット）部が表示を行う画素部を構成するドットマトリックス表示タイプである請求項１または２記載の液晶表示素子。
5. 電圧無印加時における前記液晶層の液晶分子の基板表面からの角度が８８．０℃〜８９．５℃である請求項１〜４いずれか１項記載の液晶表示素子。