KR20180038966A - 반도체 장치 - Google Patents

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도모히코 모리
히로유키 우에다
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도요타지도샤가부시키가이샤
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Abstract

반도체 장치는, 웰 외 n형 영역(6, 10), 웰 외 n형 영역에 둘러싸이는 p형 웰 영역(12), 웰 내 n형 영역(14) 및 게이트 전극(18)을 구비한다. 웰 외 n형 영역(6, 10)은 p형 웰 영역(12)에 접하는 불순물 저농도 영역(10)과, 그 불순물 저농도 영역(10)에 의해 p형 웰 영역(12)으로부터 이격되어 있는 불순물 고농도 영역(6)을 포함한다.

Description

반도체 장치{SEMICONDUCTOR DEVICE}
본 개시는, 반도체 장치에 관한 것이다.
도 10에 예시하는 바와 같이, n형 드리프트 영역(6)과, p형 웰 영역(12)과, n형 소스 영역(14)과, 절연막(16)과, 게이트 전극(18)을 구비한 전계 효과 트랜지스터(FET(Field Effect Transistor))가 알려져 있다. p형 웰 영역(12)은 n형 드리프트 영역(6)에 둘러싸여 있음과 함께 반도체 기판의 표면에 면하고 있다. n형 소스 영역(14)은 p형 웰 영역(12)에 둘러싸여 있음과 함께 반도체 기판의 표면에 면하고 있다. 게이트 전극(18)은 n형 드리프트 영역(6)과 n형 소스 영역(14)을 이격하고 있는 범위의 p형 웰 영역(12)의 표면에 절연막(16)을 통해 대향하고 있다.
게이트 전극(18)에 정전압이 인가되지 않는 동안에는, n형 드리프트 영역(6)과 n형 소스 영역(14)의 사이가 p형 웰 영역(12)으로 분단되어, 드리프트 영역(6)과 소스 영역(14)의 사이가 고저항이 된다. 게이트 전극(18)에 정전압이 인가되면, 절연막(16)을 통해 게이트 전극(18)에 대향하는 범위의 p형 웰 영역(12)의 표면, 즉, n형 드리프트 영역(6)과 n형 소스 영역(14)을 이격하고 있는 범위의 p형 웰 영역(12)의 표면에 반전층이 형성되어, 드리프트 영역(6)과 소스 영역(14)의 사이가 저저항이 된다. 도 10의 구조에 의해 FET가 얻어진다. 또한, 도 10에 있어서, 참조 번호 4는 드레인 영역이며, 참조 번호 2는 드레인 전극이다.
FET에는, 게이트 전극(18)에 정전압이 인가된 상태에 있어서 소스 영역(14)과 드레인 영역(4) 사이의 저항(온 저항)이 낮을 것이 요구된다. 또한, 게이트 전극(18)에 정전압이 인가되지 않는 상태에서는, 드레인 영역(4)이 고전위가 되고, 소스 영역(14)과 게이트 전극(18)이 저전위가 된다. FET에는, 드레인 영역(4)의 전위가 높아져도, 소스 영역(14) 또는 게이트 전극(18)에 전류가 흐르지 않을(내압이 높을) 것이 요구된다.
온 저항을 낮추기 위해서는, n형 드리프트 영역(6)의 불순물 농도를 높이는 것이 유리하다. 그러나, n형 드리프트 영역(6)의 불순물 농도를 높이면, 게이트 전극(18)에 정전압이 인가되지 않을 때, 절연막(16)의 표면과 이면 간의 전위차가 커져, 게이트 전극(18)에 전류가 흐르기 쉬워진다. n형 드리프트 영역(6)의 불순물 농도를 높이면, 게이트 내압이 저하된다. 또한, n형 드리프트 영역(6)의 불순물 농도를 높이면, 게이트 전극(18)에 정전압을 인가하지 않는 상태에서, p형 웰 영역(12)과 n형 드리프트 영역(6)의 계면 근방의 전계 강도가 높아져, 어밸런치 항복이 발생하고, n형 소스 영역(14)에 전류가 흐르기 쉬워진다. n형 드리프트 영역(6)의 불순물 농도를 높이면, 드레인·소스 간 내압이 저하된다. 즉, FET에는, 온 저항을 낮추면, 게이트 내압이 저하되고, 드레인·소스 간 내압이 저하된다는 상반된 관계가 존재한다.
상기의 상반됨을 타파하는 시도가, 일본 특허 공개 제2012-064741에 개시되어 있다. 그 기술에서는, 도 11에 도시하는 바와 같이, 한 쌍의 p형 웰 영역(12)의 사이에 위치하는 n형 영역의 불순물 농도를 부분에 따라 상이하게 조정한다. 즉, p형 웰 영역(12)의 측면에 접하는 부분에는, n형 불순물의 고농도 영역(24)을 마련하고, 한 쌍의 고농도 영역(24)의 사이에 위치하는 부분에는, n형 불순물의 저농도 영역(22)을 마련한다.
도 11의 구조에 의하면, n형 불순물의 고농도 영역(24)의 존재에 의해 온 저항이 저하되고, n형 불순물의 저농도 영역(22)의 존재에 의해 절연막(16)에 걸리는 전위차를 억제하여 게이트 내압의 저하를 억제할 수 있다. 그러나, 드레인·소스 간 내압의 저하라는 문제에는 대처할 수 없다. p형 웰 영역(12)에 n형 불순물의 고농도 영역(24)이 접하기 때문에, 양자의 계면 근방의 전계 강도가 높아져, 어밸런치 항복이 발생하고, n형 소스 영역(14)에 전류가 흐르기 쉬워진다. 일본 특허 공개 제2012-064741의 기술에서는, 드레인·소스 간 내압이 저하된다는 문제에 대처할 수 없다.
본 개시에서는, 온 저항을 저하시켜도, 게이트 내압과 드레인·소스 간 내압이 저하되지 않는 기술을 기재한다.
본 개시에서 기재하는 반도체 장치는, p형 웰 영역과, 웰 외 n형 영역과, 웰 내 n형 영역과, 절연막과, 게이트 전극을 구비하고 있다. 상기 p형 웰 영역은, 상기 웰 외 n형 영역에 둘러싸여 있음과 함께 반도체 기판의 표면에 면하고 있다. 상기 웰 내 n형 영역은, 상기 p형 웰 영역에 둘러싸여 있음과 함께 상기 반도체 기판의 상기 표면에 면하고 있다. 상기 게이트 전극은, 상기 웰 외 n형 영역과 상기 웰 내 n형 영역을 이격하고 있는 범위의 상기 p형 웰 영역의 표면에 절연막을 통해 대향한다. 상기 웰 외 n형 영역이, 상기 p형 웰 영역에 접하는 불순물 저농도 영역과, 상기 불순물 저농도 영역에 의해 상기 p형 웰 영역으로부터 이격되어 있는 불순물 고농도 영역을 구비하고 있는, 상기 불순물 저농도 영역은, 상기 불순물 고농도 영역보다도 낮은 농도의 n형 불순물을 포함한다.
상기 구성에 의하면, n형 불순물의 고농도 영역의 존재에 의해 온 저항이 저하되고, n형 불순물의 저농도 영역의 존재에 의해 절연막에 걸리는 전위차를 억제하여 게이트 내압의 저하를 억제할 수 있다. 게다가, p형 웰 영역에 n형 불순물의 저농도 영역이 접하기 때문에, 양자의 계면 근방에 있어서의 전계 강도가 완화되어, 어밸런치 항복의 발생이 억제되며, 웰 내 n형 영역에 전류가 흐르는 것을 방지할 수 있다. 드레인·소스 간 내압이 저하한다는 문제에도 대처할 수 있다.
또한 일 실시예에서는, p형 웰 영역이 바디 영역이 되고, 웰 외 n형 영역이 드리프트 영역이 되며, 웰 내 n형 영역이 소스 영역이 되지만, 그것에 한정되지는 않는다. 본 개시에 기재하는 기술은, 바이폴라의 FET(소위 IGBT(Insulated Gate Bipolar Transistor))에도 유효하고, 그 경우에는, 웰 내 n형 영역이 이미터 영역이 된다.
n형 불순물의 저농도 영역과 n형 불순물의 고농도 영역은, 직접 접하고 있어도 되지만, 양자 간에 n형 불순물의 중농도 영역이 개재되어 있어도 된다. 중농도 영역의 불순물 농도는 균일해도 되지만, 저농도 영역측으로부터 고농도 영역측을 향해서, 서서히 혹은 단계적으로, 불순물 농도가 상승하고 있어도 된다.
본 개시는, 반도체 장치의 새로운 제조 방법에 관련된 것이기도 하다. 그 제조 방법에서는, n형 반도체 기판의 표면에 n형 반도체를 결정 성장시키고, 결정 성장 후의 반도체 기판의 표면으로부터 n형 반도체의 일부를 에칭하고, 에칭 후의 반도체 기판의 표면에 n형 반도체를 재차 결정 성장시키고, 재차 결정 성장 후의 반도체 기판의 표면에 p형 웰 영역을 형성하고, 그 p형 웰 영역의 일부에 n형 불순물을 주입하여 열처리하는 과정을 구비하고 있다. 상기의 과정에 있어서, 재차 결정 성장으로 성장하는 n형 반도체의 불순물 농도를, 에칭 전에 성장한 n형 반도체의 불순물 농도보다 옅게 한다. 상기의 제조 방법에 의해, p형 웰 영역과, p형 웰 영역을 둘러싸는 웰 외 n형 영역과, p형 웰 영역에 둘러싸여 있는 웰 내 n형 영역을 구비하고 있고, 웰 외 n형 영역이, p형 웰 영역에 접하는 불순물 저농도 영역과, 불순물 저농도 영역에 의해 p형 웰 영역으로부터 이격되어 있는 불순물 고농도 영역을 구비하고 있는 반도체 장치가 제조된다.
본 발명의 예시적인 실시예의 특징, 이점 및 기술적 및 산업적 의의는 유사 요소들을 유사 도면 부호로 나타낸 첨부 도면을 참조로 하여 후술될 것이다.
도 1a는 실시예 1의 반도체 장치의 단면도이다.
도 1b는 오프 시의 도 1a의 반도체 장치 내의 전위를 나타내는 그래프이다.
도 1c는 오프 시의 도 1a의 반도체 장치 내의 전계 강도를 나타내는 그래프이다.
도 2a는 실시예 2의 반도체 장치의 단면도이다.
도 2b는 오프 시의 도 2a의 반도체 장치 내의 전계 강도를 나타내는 그래프이다.
도 3은 실시예 1의 반도체 장치를 제조할 때의 제1 단계를 도시하는 도면이다.
도 4는 실시예 1의 반도체 장치를 제조할 때의 제2 단계를 도시하는 도면이다.
도 5는 실시예 1의 반도체 장치를 제조할 때의 제3 단계를 도시하는 도면이다.
도 6은 실시예 1의 반도체 장치를 제조할 때의 제4 단계를 도시하는 도면이다.
도 7은 실시예 1의 반도체 장치를 제조할 때의 제5 단계를 도시하는 도면이다.
도 8은 실시예 1의 반도체 장치를 제조할 때의 제6 단계를 도시하는 도면이다.
도 9는 실시예 1의 반도체 장치를 제조할 때의 제7 단계를 도시하는 도면이다.
도 10은 관련 기술에 관한 반도체 장치의 단면도이다.
도 11은 관련 기술에 관한 개량된 반도체 장치의 단면도이다.
이하에 설명하는 실시예의 특징을 열기한다. (1) n형 드리프트 영역이, 웰 외 n형 영역으로 되어 있다. (2) p형 바디 영역이, p형 웰 영역으로 되어 있다. (3) n형 소스 영역이, 웰 내 n형 영역으로 되어 있다. (4) n형 이미터 영역이, 웰 내 n형 영역으로 되어 있다. (5) 웰 외 n형 영역의 반도체 기판의 이면측에 n형 드레인 영역이 형성되어 있고, 반도체 기판의 이면에 드레인 전극이 형성되어 있다. (6) 웰 외 n형 영역의 반도체 기판의 표면측에 n형 드레인 영역이 형성되어 있고, 반도체 기판의 표면에 드레인 전극이 형성되어 있다. (7) 웰 외 n형 영역은, 반도체 기판 상에 에피택셜 성장한 반도체층으로 형성되어 있다. (8) 반도체 구조가, Si보다도 밴드 갭이 넓은, 와이드 갭 반도체로 형성되어 있다. (9) 반도체 구조가, GaN계의 반도체로 형성되어 있다.
도 1a는, 실시예 1의 반도체 장치의 단면을 도시한다. 이 실시예에서는, 웰 외 n형 영역(6, 10)이 n형 드리프트 영역으로 되고, p형 웰 영역(12)이 p형 바디 영역으로 되고, 웰 내 n형 영역(14)이 n형 소스 영역으로 되어 있다.
도 1a에 있어서, 참조 번호 2는 반도체 기판의 이면에 형성되어 있는 드레인 전극이다. 참조 번호 4는 n형 불순물을 고농도로 포함하는 드레인 영역이며, 드레인 전극(2)에 오믹 접촉되어 있다. 후기하는 제조 방법으로부터 명백하듯이, 드레인 영역(4)은 에피택셜 성장의 스타트로 한 종 기판으로 구성된다. 드레인 영역(4)에 적당한 농도의 n형 불순물을 갖는 종 기판을 이용하여, 도 1a의 반도체 장치를 제조하였다.
도 1a에서는, 한 쌍의 p형 바디 영역(12, 12)이 도시되어 있다. 바디 영역의 개수에는 특별히 제약이 없고, 본 개시에 기재하는 기술은, 1개의 바디 영역만을 구비한 반도체 장치에도 유효하고, 3개 이상의 바디 영역을 구비한 반도체 장치에도 유효하다. p형 바디 영역(12)은 반도체 기판의 표면에 면하는 범위에 형성되어 있고, n형 드리프트 영역(6, 10)에 둘러싸여 있다. n형 소스 영역(14)은 반도체 기판의 표면에 면하는 범위에 형성되어 있고, p형 바디 영역(12)에 둘러싸여 있다. n형 드리프트 영역(6, 10)과 n형 소스 영역(14)의 사이는, p형 바디 영역(12)에 의해 이격되어 있다. 절연막(16)은 n형 드리프트 영역(6, 10)과 n형 소스 영역(14)을 이격하고 있는 범위의 p형 바디 영역(12)의 표면 상에 형성되어 있고, 절연막(16)의 표면 상에 게이트 전극(18)이 형성되어 있다. 반도체 기판의 표면 상에는, 도시하지 않은 소스 전극이 형성되어 있고, n형 소스 영역(14)에 오믹 접촉되어 있다. 소스 전극과 게이트 전극(18)은 도시하지 않은 층간 절연막에 의해 절연되어 있다. 또한, p형 바디 영역(12) 내이며 소스 전극에 접하는 영역에 p형 불순물을 고농도로 포함하여 소스 전극에 오믹 접촉하는 콘택트 영역을 형성해도 된다. p형 바디 영역(12)은 게이트 전극(18)에 인가하는 전압에 의해 반전할 필요가 있고, p형 불순물의 농도가 낮아, 소스 전극에 오믹 접촉하지 않고, 전위가 불안정해지는 경우가 있다. 상기한 콘택트 영역을 형성하면, p형 바디 영역(12)의 전위는 소스 전극의 전위와 같아진다.
도 1a의 반도체 장치에서는, 드리프트 영역이, n형 불순물의 저농도 영역(10)과 n형 불순물의 고농도 영역(6)에 의해 형성되어 있다. 또한, 여기에서 말하는 고농도는, 저농도 드리프트 영역(10)보다 불순물 농도가 높은 것을 나타내고 있으며, 드레인 영역(4)에 비하면 저농도이다. 드리프트 영역(6, 10)의 불순물 농도는, 내압을 확보하는 데 필요한 저농도이며, 그 범위 내에서, 저농도와 고농도로 구별되어 있다.
드리프트 영역의 일부를 형성하는, n형 불순물의 저농도 영역(10)은 p형 바디 영역(12)에 접하는 위치에 있고, p형 바디 영역(12)을 둘러싸고 있다. 드리프트 영역의 잔부를 형성하는 n형 불순물의 고농도 영역(6)은 저농도 영역(10)에 의해 p형 바디 영역(12)으로부터 이격된 위치에 형성되어 있다.
고농도 드리프트 영역(6)은 드레인 영역(4)의 상부에 적층되어 있는 수평부(6a)와, 수평부(6a)로부터 반도체 기판의 표면측을 향하여 연장되어 있는 수직부(6b)를 구비하고 있다. 수직부(6b)의 상면은, 반도체 기판의 표면에 도달하고 있지 않다. 수직부(6b)는 한 쌍의 p형 바디 영역(12, 12) 사이의 간격에 형성되어 있다. 저농도 드리프트 영역(10)은 고농도 드리프트 영역(6)의 표면에 형성되어 있다. 고농도 수평부(6a)의 표면을 덮는 수평부(10a)와, 고농도 수직부(6b)의 측면을 따라서 연장되는 수직부(10b)와, 고농도 수직부(6b)의 정상면을 덮는 상부 수평부(10c)를 구비하고 있다. 저농도 수평부(10a)는 p형 바디 영역(12)의 저면에 접하고 있다. 저농도 수직부(10b)는 p형 바디 영역(12)의 측면에 접하고 있다. 저농도 상부 수평부(10c)는 반도체 기판의 표면에 면하고 있고, 절연막(16)에 접하고 있다. 본 실시예에서는, 한 쌍의 p형 바디 영역(12, 12)이 간격을 두고 배치되어 있고, 인접하는 p형 바디 영역(12, 12)의 간격에 걸치어, 절연막(16)과 게이트 전극(18)이 연장되어 있다. 그 간격에는, 저농도 드리프트 영역(10)의 상부 수평부(10c)가 반도체 기판의 표면에 노출되어 있다. 즉, 절연막(16)의 하면은 저농도 드리프트 영역(10)에 접하고 있다. 이에 의해, 절연막(16)에 작용하는 전위차가 작아진다.
게이트 전극(18)에 정전압을 인가하면, 절연막(16)에 대향하는 범위의 p형 바디 영역(12)이 반전되고, n형 소스 영역(14)과 n형 드리프트 영역(6, 10) 사이의 저항이 저하된다. 소스 전극과 드레인 전극(2)의 사이에 전류가 흐른다. 그 전류 경로에 불순물 고농도 영역(6)이 존재하기 때문에, 소스·드레인 간 저항이 저하된다. 도 1a의 반도체 장치의 온 저항은 낮다.
게이트 전극(18)에 정전압이 인가되지 않는 동안에는, 드레인 전극(2)에 고전압이 인가되고, 소스 전극과 게이트 전극(18)은 접지된다. 이 상태이면, 절연막(16)의 표면과 이면 간의 전위차가 커져, 게이트 전극(18)에 전류가 흐르기 쉬워진다. 도 1b는, 상기 상태에서의 반도체 장치 내의 전위를 나타낸다. 도 1a의 ⅠB-ⅠB 선을 따른 위치에서의 전위를 나타낸다. 그래프 C1은, 도 1a의 반도체 장치인 경우의 전위를 나타내고, 그래프 C2는, 저농도 드리프트 영역(10)이 없으며, 드레인 영역(4)과 p형 바디 영역(12)의 사이를 고농도 드리프트 영역(6)으로 다 메웠을 경우(비교예)의 전위를 나타낸다. V1은, 도 1a의 경우에, 절연막(16)의 표면과 이면 간에 작용하는 전위차를 나타낸다. 그에 비해 V2는, 비교예의 경우에, 절연막(16)의 표면과 이면 간에 작용하는 전위차를 나타낸다. 명백하게, V1<V2이다. 저농도 드리프트 영역(10)을 이용하면, 게이트 내압의 저하를 방지할 수 있다. 또한, 도시는 하지 않지만, 비교예의 온 저항에 비하여, 저농도 드리프트 영역(10)을 이용한 경우의 온 저항의 상승은 무시할 수 있을 정도로 억제된다.
게이트 전극(18)에 정전압이 인가되지 않는 동안에는, 드레인 전극(2)에 고전압이 인가되고, 소스 전극과 게이트 전극(18)은 접지된다. 이 상태이면, p형 바디 영역(12)과 n형 영역의 계면의 근방에 전계 집중이 발생하기 쉽다. 도 1c의 그래프 C3은, 도 1a의 반도체 장치의 p형 바디 영역(12)과 n형 저농도 드리프트 영역(10)(도 1a에서는 양자가 접함)의 계면에 발생하는 전계 강도를 나타내고 있고, E3은 최대 전계 강도를 나타내고 있다. 도 1c의 그래프 C3은, 도 1a의 ⅠC-ⅠC 선을 따른 위치에서의 전계 강도를 나타낸다. 그래프 C4는, 비교예인 경우의 p형 바디 영역(12)과 n형 드리프트 영역(6)[비교예에서는 저농도 드리프트 영역(10)이 존재하지 않음]의 계면에 발생하는 전계 강도를 나타내고 있고, E4는 최대 전계 강도를 나타내고 있다. 명백하게 E3<E4이다. 저농도 드리프트 영역(10)을 이용하면, 소스·드레인 간 내압의 저하를 방지할 수 있다.
실시예 2에서는, 도 2a에 도시하는 바와 같이, n형의 저농도 드리프트 영역(10)과, n형의 고농도 드리프트 영역(6)의 사이에, n형의 중농도 드리프트 영역(8)이 형성되어 있다. 도 2b는, 도 1c에 대응하는 그래프이며, 그래프 C3, C4는, 도 1c의 설명에서 기술한 것이다. 그래프 C5는, 도 2a에 도시한 반도체 장치의 전계 강도를 나타내고, E5는 도 2a에 도시한 반도체 장치의 최대 전계 강도를 나타내고 있다. 도 2b의 그래프 C5는, 도 2a의 ⅡB-ⅡB 선을 따른 위치에서의 전계 강도를 나타낸다. 명백하게, E5<E4이며, 또한, E5<E3이다. 저농도 드리프트 영역(10)과의 고농도 드리프트 영역(6)의 사이에 중농도 드리프트 영역(8)을 추가하면, 소스·드레인 간 내압이 향상된다.
도 2a에서는, 고농도 드리프트 영역(6)과 저농도 드리프트 영역(10)의 사이에 1매의 중농도 드리프트 영역(8)이 부가되어 있지만, 불순물 농도가 상위한 복수매의 중농도 드리프트 영역을 형성해도 된다. 이 경우, 고농도 드리프트 영역(6)측으로부터 저농도 드리프트 영역(10)측을 향해, 중농도 드리프트 영역의 불순물 농도가, 서서히 혹은 단계적으로 저하되는 관계로 하는 것이 바람직하다.
실시예 1과 2에서는, 모노 폴라의 FET에 본 기술을 적용하였다. 본 기술은, 바이폴라의 트랜지스터에 적용할 수도 있다. 본 명세서에서 말하는 FET는, 모노 폴라에 한정되지 않고, 예를 들어 IGBT를 포함한다. 또한 실시예 1과 2에서는, 드레인 영역(4)과 드레인 전극(2)이 반도체 기판의 이면에 형성되어 있으나, 드레인 영역(4)과 드레인 전극(2)이 반도체 기판의 표면측에 형성되어 있어도 된다. 예를 들어, 한 쌍의 p형 웰 영역(12, 12)의 사이에 있어서 반도체 기판의 표면에 면하는 위치에 드레인 영역(4)을 형성하고, 그 표면에 드레인 전극(2)을 형성할 수 있다. 게이트 전극(18)과 절연막(16)은 소스 영역(14)과 드리프트 영역(10)을 이격하고 있는 범위의 p형 웰 영역(12)에 대향하는 범위에 형성되어 있으면 되고, 한 쌍의 p형 웰 영역(12, 12)의 간격에까지 형성되어 있을 필요는 없다. 게이트 전극(18)과 간섭하지 않도록, 반도체 기판의 표면 상에 드리프트 전극을 형성할 수 있다.
후기하는 바와 같이, 드레인 영역(4), 드리프트 영역(6, 8, 10), 바디 영역(12), 소스 영역(14)은 GaN으로 형성되어 있다. GaN은, 파괴 내력이 높아, Si로 형성한 반도체 장치에 비교하면, GaN으로 형성한 반도체 장치는, 고전압을 인가한 상태에서 사용하는 경우가 많다. 이 때문에, 절연막(16)에 높은 전위차가 발생하기 쉬워, 게이트 내압이 문제가 되기 쉽다. 또한, 그 문제는 GaN에 한정되지 않고, Si보다도 넓은 밴드 갭을 갖는 와이드 갭 반도체에 공통된다. 본 개시에 기재된 기술은, 넓은 밴드 갭을 갖는 질화물 반도체 등의 III-V족 반도체, 탄화규소, 다이아몬드 등으로 이루어지는 반도체 장치에 유용한 기술이다.
실시예 1의 반도체 장치의 제조 방법을 설명한다. 도 3을 참조하여, 에피택셜 성장의 스타트 기판으로 하는 종 기판(4A)을 준비한다. 종 기판(4A)은, 나중에 드레인 영역(4)으로 하는 점에서, 드레인 영역(4)에 적당한 농도의 n형 불순물을 포함하는 기판을 선택한다. 실제로는, 일련의 가공 후에 종 기판(4A)의 이면을 연마하고, 드레인 영역(4)에 적당한 두께로 조정한다. 도 3 내지 9의 단계에 있어서의 종 기판(4A)의 두께는, 도시하는 것보다도 두껍다. 이어서, 종 기판(4A)의 표면에, n형 불순물을 포함하는 GaN 결정층(6A)을 에피택셜 성장시킨다. 이 단계에서는, 도 1에 참조 번호 6b로 나타낸 수직부의 정상면의 위치까지, 결정 성장시킨다. GaN 결정층(6A)은, 나중에 고농도 드리프트 영역(6)으로 하는 점에서, 고농도 드리프트 영역(6)에 적당한 농도의 n형 불순물을 포함하는 GaN이 결정 성장하도록 조정한다.
도 4를 참조하여, GaN 결정층(6A) 표면의 전역에 마스크층을 형성하고, 상기한 수직부(6b)의 형성 범위 이외에 형성한 마스크층을 제거하여, 수직부(6b)의 형성 범위만을 덮는 마스크층(20)을 형성한다. 도 5를 참조하여, 마스크층(20)을 에칭하지 않고, GaN 결정층(6A)을 에칭하는 이방성 에칭한다. 마스크층(20)의 하방에 수직부(6b)가 형성된다. 수평부(6a)의 두께가 예정 값이 될 때까지 이방성 에칭한다. 도 6을 참조하여, 도 5에 도시한 마스크층(20)을 제거하고, GaN 결정층의에피택셜 성장(재차 결정 성장 공정)을 실시한다. 이 때에는, 저농도 드리프트 영역(10)에 적당한 농도의 n형 불순물을 포함하는 GaN이 결정 성장하도록 조정한다. 수평부(6a)의 표면 상에, 수평부(10a)가 성장하고, 수직부(6b)의 측면에 수직부(10b)가 성장하고, 수직부(6b)의 정상면에 상부 수평부(10c)가 성장한다.
다음으로 도 7을 참조하여, p형 웰 영역(12)에 적당한 농도의 p형 불순물을 포함하는 GaN층(12A)을 결정 성장시킨다(3회째의 결정 성장). 다음으로 도 8을 참조하여, p형 GaN층(12A)의 표면으로부터 에칭하고, 상부 수평부(10c)를 노출시킨다. 이에 의해, 반도체 기판의 표면에 노출되는 p형 웰 영역(12, 12)이 형성된다.
다음으로 도 9를 참조하여, p형 웰 영역(12)의 일부의 표면에 면하는 범위에 n형 불순물을 주입하고, 열처리하여 활성화시켜, n형 소스 영역(14)을 형성한다. 이어서, CVD법 등에 의해 절연막(16)을 형성하고, 리프트 오프법 등에 의해 게이트 전극(18)을 형성하고, 도시하지 않은 층간 절연막을 형성하고, 그 층간 절연막에 소스 영역(14)에 도달하는 개구를 형성하고, 그 개구를 통과하는 소스 전극(도시 생략)을 형성한다. 이어서, 종 기판(4A)의 이면을 연마하여 드레인 영역(4)에 적당한 두께로 조정하고, 그 이면에 드레인 전극(2)을 형성한다. 이상에 의해, 도 1에 도시한 반도체 장치가 제조된다.
이상, 본 발명의 구체예를 상세하게 설명했지만, 이것들은 예시에 지나지 않고, 발명의 범위를 한정하는 것은 아니다. 특허 청구 범위에 기재된 기술에는, 이상에 예시한 구체예를 다양하게 변형, 변경한 것이 포함된다. 본 명세서 또는 도면에 설명한 기술 요소는, 단독으로 혹은 각종 조합에 의해 기술적 유용성을 발휘하는 것이며, 출원 시 청구항에 기재된 조합에 한정되는 것은 아니다. 또한, 본 명세서 또는 도면에 예시한 기술은 복수 목적을 동시에 달성할 수 있는 것이며, 그 중 하나의 목적을 달성하는 것 자체로 기술적 유용성을 갖는 것이다.

Claims (5)

  1. 반도체 장치이며,
    웰 외 n형 영역(6, 10);
    상기 웰 외 n형 영역(6, 10)에 둘러싸여 있음과 함께 반도체 기판의 표면에 면하고 있는 p형 웰 영역(12);
    상기 p형 웰 영역(6, 10)에 둘러싸여 있음과 함께 상기 반도체 기판의 상기 표면에 면하고 있는 웰 내 n형 영역(14); 및
    상기 웰 외 n형 영역(10)과 상기 웰 내 n형 영역(14)을 이격하고 있는 범위의 상기 p형 웰 영역(12)의 표면에 절연막을 통해 대향하는 게이트 전극(18)
    을 포함하고,
    상기 웰 외 n형 영역(6, 10)이, 상기 p형 웰 영역(12)에 접하는 불순물 저농도 영역(10)과, 상기 불순물 저농도 영역(10)에 의해 상기 p형 웰 영역(12)으로부터 이격되어 있는 불순물 고농도 영역(6)을 구비하고 있는, 상기 불순물 저농도 영역(10)은, 상기 불순물 고농도 영역(6)보다도 낮은 농도의 n형 불순물을 포함하는, 반도체 장치.
  2. 제1항에 있어서,
    상기 불순물 저농도 영역(10)과 상기 불순물 고농도 영역(6)의 사이에 불순물 중농도 영역(8)을 구비하고 있는, 반도체 장치.
  3. 제1항 또는 제2항에 있어서,
    상기 웰 외 n형 영역(6, 10)이 에피택셜 성장한 질화물 반도체를 포함하는, 반도체 장치.
  4. 제1항 내지 제3항 중 어느 한 항에 있어서,
    상기 절연막(16)과 상기 게이트 전극(18)이, 인접하는 상기 p형 웰 영역(12)의 간격에 걸치어 연장되어 있고, 상기 간격에서는 상기 절연막(16)에 상기 불순물 저농도 영역(10)이 접하고 있는, 반도체 장치.
  5. n형 반도체 기판(4A)의 표면에 n형 반도체(6A)를 결정 성장시키고;
    결정 성장 후의 반도체 기판의 표면으로부터 상기 n형 반도체(6A)의 일부를 에칭하고;
    에칭 후의 반도체 기판의 표면에 n형 반도체(10)를 재차 결정 성장시키고;
    재차 결정 성장 후의 반도체 기판의 표면에 p형 웰 영역(12)을 형성하고;
    상기 p형 웰 영역(12)의 일부에 n형 불순물을 주입하여 열처리하는,
    것을 포함하고,
    재차 결정 성장으로 성장하는 n형 반도체(10)의 불순물 농도를, 에칭 전에 성장한 n형 반도체(6)의 불순물 농도보다 옅게 하는, 반도체 장치의 제조 방법.
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