KR20180034210A - 표시 장치 - Google Patents

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가부시키가이샤 재팬 디스프레이
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Abstract

본 발명의 과제는 표시 특성이 개선되고, 제조 비용이 저감된 표시 장치를 제공하는 것이다.
표시 장치는 기판의 표면에 배열된 복수의 화소를 구비하고, 상기 복수의 화소의 각각은 발광 소자, 구동 트랜지스터, 선택 트랜지스터 및 유지 용량을 포함하고, 상기 구동 트랜지스터는 보텀 게이트 구조를 갖고, 상기 구동 트랜지스터의 반도체층은 제1 반도체를 포함하고, 상기 유지 용량은 제1 전극 및 제2 전극을 갖고, 상기 제1 전극은 상기 구동 트랜지스터의 게이트와 공통이고, 상기 제2 전극은 상기 제1 전극보다 하층에 배치되고, 제2 반도체를 포함하는 것을 특징으로 한다.

Description

표시 장치 {DISPLAY DEVICE}
본 발명은 표시 장치에 관한 것이다. 특히, 실리콘계 반도체 및 산화물 반도체를 사용한 표시 장치에 관한 것이다.
액정 표시 장치에 사용되고 있는 저온 다결정 실리콘(LTPS: Low Temperture Poly-Silicon)은 높은 캐리어 이동도를 갖는 점에서, 현재의 중소형 표시 장치에 널리 사용되고 있다. 유기 EL 표시 장치에 있어서도, LTPS 기술을 기초로 하여 어레이 공정의 개발이 진행되어 왔다.
그러나, 엑시머 레이저 어닐(ELA) 공정에 있어서, 충분히 불균일이 적은 LTPS층을 형성하는 것은 곤란하다. LTPS의 불균일에 기인하는 박막 트랜지스터(TFT: Thin Film Transistor) 특성의 변동은 유기 EL 표시 장치의 휘도 불균일 등의 원인이 되어 버린다.
그래서, 주변 회로나 화소 내에 보정 회로를 형성하고, TFT 특성의 변동을 저감하는 대책이 행해지고 있다. 또한, ELA 공정에 있어서, 레이저를 다수회 거듭하여 조사하는 대책도 행해지고 있다. 그러나, 이들과 같은 대책은 장치 비용, 레이저의 재료 비용 등의 면에 있어서 과제가 있다.
그래서, 소비 전력 저감이나 트랜지스터 특성의 변동 대책을 위해, 구동 능력이 높다고 여겨지는 다결정 실리콘으로 제작되는 트랜지스터뿐만 아니라, 특성 변동이 작은 것이 기대되는 투명 아몰퍼스 산화물 반도체를 사용한 트랜지스터가 연구되고 있다.
예를 들어, 특허문헌 1에는 하나의 화소에 2 이상의 트랜지스터를 갖고, 2 이상의 트랜지스터는 채널 반도체층이 다결정 실리콘인 제1 트랜지스터와, 채널 반도체층이 산화물 반도체인 제2 트랜지스터를 포함하는 표시 장치가 개시되어 있다.
일본 특허 공개 제2015-225104호 공보
즉, 특허문헌 1에 기재된 발명은 하나의 화소에 있어서, 채널 반도체층이 다결정 실리콘인 제1 트랜지스터와, 채널 반도체층이 산화물 반도체인 제2 트랜지스터가 혼재되어 있다.
그러나, 특허문헌 1에는 복수의 화소 회로뿐만 아니라, 그것들을 구동하는 구동 회로를 포함한 회로에 있어서, 채널 반도체층이 다른 반도체 재료인 트랜지스터가 혼재되어 있는 기술은 개시되어 있지 않다.
그래서 본 발명은 복수의 화소 회로 및 그것들을 구동하는 구동 회로를 포함한 회로에 있어서, 채널 반도체층이 다른 반도체 재료인 트랜지스터를 혼재시킴으로써, 표시 특성이 개선되고, 제조 비용이 저감된 표시 장치를 제공하는 것을 목적의 하나로 한다.
본 발명의 일 실시 형태에 관한 표시 장치는, 기판의 표면에 배열된 복수의 화소를 구비하고, 상기 복수의 화소의 각각은 발광 소자, 구동 트랜지스터, 선택 트랜지스터 및 유지 용량을 포함하고, 상기 구동 트랜지스터는 보텀 게이트 구조를 갖고, 상기 구동 트랜지스터의 반도체층은 제1 반도체를 포함하고, 상기 유지 용량은 제1 전극 및 제2 전극을 갖고, 상기 제1 전극은 상기 구동 트랜지스터의 게이트와 공통이고, 상기 제2 전극은 상기 제1 전극보다 하층에 배치되고, 제2 반도체를 포함하는 것을 특징으로 한다.
도 1은 본 발명의 일 실시 형태에 관한 표시 장치의 개략 구성을 설명하는 사시도.
도 2는 본 발명의 일 실시 형태에 관한 표시 장치의 회로 구성을 설명하는 회로도.
도 3은 본 발명의 일 실시 형태에 관한 표시 장치의 화소가 갖는 화소 회로의 회로 구성을 설명하는 회로도.
도 4는 본 발명의 일 실시 형태에 관한 표시 장치의 화소의 구성을 설명하는 평면도.
도 5는 본 발명의 일 실시 형태에 관한 표시 장치의 화소의 구성을 설명하는 단면도.
도 6a는 본 발명의 일 실시 형태에 관한 표시 장치의 제조 방법을 설명하는 단면도.
도 6b는 본 발명의 일 실시 형태에 관한 표시 장치의 제조 방법을 설명하는 단면도.
도 6c는 본 발명의 일 실시 형태에 관한 표시 장치의 제조 방법을 설명하는 단면도.
도 6d는 본 발명의 일 실시 형태에 관한 표시 장치의 제조 방법을 설명하는 단면도.
도 6e는 본 발명의 일 실시 형태에 관한 표시 장치의 제조 방법을 설명하는 단면도.
도 6f는 본 발명의 일 실시 형태에 관한 표시 장치의 제조 방법을 설명하는 단면도.
도 6g는 본 발명의 일 실시 형태에 관한 표시 장치의 제조 방법을 설명하는 단면도.
도 6h는 본 발명의 일 실시 형태에 관한 표시 장치의 제조 방법을 설명하는 단면도.
도 6i는 본 발명의 일 실시 형태에 관한 표시 장치의 제조 방법을 설명하는 단면도.
도 6j는 본 발명의 일 실시 형태에 관한 표시 장치의 제조 방법을 설명하는 단면도.
도 6k는 본 발명의 일 실시 형태에 관한 표시 장치의 제조 방법을 설명하는 단면도.
도 6l은 본 발명의 일 실시 형태에 관한 표시 장치의 제조 방법을 설명하는 단면도.
도 6m은 본 발명의 일 실시 형태에 관한 표시 장치의 제조 방법을 설명하는 단면도.
도 6n은 본 발명의 일 실시 형태에 관한 표시 장치의 제조 방법을 설명하는 단면도.
도 6o는 본 발명의 일 실시 형태에 관한 표시 장치의 제조 방법을 설명하는 단면도.
도 7은 본 발명의 일 실시 형태에 관한 표시 장치의 화소의 구성을 설명하는 평면도.
도 8은 본 발명의 일 실시 형태에 관한 표시 장치의 화소의 구성을 설명하는 단면도.
도 9a는 본 발명의 일 실시 형태에 관한 표시 장치의 제조 방법을 설명하는 단면도.
도 9b는 본 발명의 일 실시 형태에 관한 표시 장치의 제조 방법을 설명하는 단면도.
도 9c는 본 발명의 일 실시 형태에 관한 표시 장치의 제조 방법을 설명하는 단면도.
도 9d는 본 발명의 일 실시 형태에 관한 표시 장치의 제조 방법을 설명하는 단면도.
도 9e는 본 발명의 일 실시 형태에 관한 표시 장치의 제조 방법을 설명하는 단면도.
도 9f는 본 발명의 일 실시 형태에 관한 표시 장치의 제조 방법을 설명하는 단면도.
도 9g는 본 발명의 일 실시 형태에 관한 표시 장치의 제조 방법을 설명하는 단면도.
이하, 도면을 참조하여, 본 발명의 몇 가지의 실시 형태에 의한 표시 장치에 대하여 상세하게 설명한다. 또한, 본 발명의 표시 장치는 이하의 실시 형태로 한정되지 않고, 다양한 변형을 행하여 실시하는 것이 가능하다. 모든 실시 형태에 있어서는, 동일한 구성 요소에는 동일 부호를 붙여 설명한다. 또한, 도면의 치수 비율은 설명의 사정상, 실제의 비율과는 다르거나, 구성의 일부가 도면으로부터 생략되거나 하는 경우가 있다.
<제1 실시 형태>
[외관의 구성]
도 1은 본 실시 형태에 관한 표시 장치(100)의 외관 구성을 설명하는 사시도이다. 도 1을 사용하여, 본 실시 형태에 관한 표시 장치(100)의 외관 구성에 대하여 설명한다.
본 실시 형태에 관한 표시 장치(100)는 어레이 기판(102)과, 대향 기판(106)을 갖고 있다.
어레이 기판(102)은 적어도 제1 기판(104), 복수의 화소(110), 주변 회로(도시하지 않음) 및 복수의 접속 단자(112)를 갖고 있다.
제1 기판(104)은 그 표면에 표시 영역(104a), 단자 영역(104b) 및 주변 회로 영역(104c)이 배치된다. 제1 기판(104)은 복수의 화소(110)의 지지체로서의 역할을 행한다. 제1 기판(104)의 재료로서는, 유리 기판, 아크릴 수지 기판, 알루미나 기판, 폴리이미드 기판 등을 사용할 수 있다. 제1 기판(104)은 가요성을 갖는 기판이어도 된다. 가요성을 갖는 기판으로서는, 수지 재료가 사용된다. 수지 재료로서는, 반복 단위로 이미드 결합을 포함하는 고분자 재료를 사용하는 것이 바람직하고, 예를 들어 폴리이미드가 사용된다. 구체적으로는, 제1 기판(104)으로서, 폴리이미드를 시트 형상으로 성형한 필름 기판이 사용된다.
복수의 화소(110)는 제1 기판(104)의 표면에 배열되어 있다. 복수의 화소가 배열되는 영역이 표시 영역(104a)에 상당한다. 본 실시 형태에 있어서는, 복수의 화소(110)는 행렬 형상으로 배열되어 있다. 복수의 화소(110)의 배열수는 임의이다. 예를 들어, 행방향으로 m개, 열방향으로 n개의 화소(110)가 배열된다(m 및 n은 정수). 복수의 화소(110)의 각각은 도 1에는 나타나 있지 않지만, 후술하는 바와 같이, 적어도 구동 트랜지스터(132), 선택 트랜지스터(134), 발광 소자(136) 및 유지 용량(138)을 갖는 화소 회로(130)로 구성된다(도 3).
주변 회로[예를 들어, 후술하는 제어 회로(120), 주사선 구동 회로(122), 영상선 구동 회로(124), 구동 전원 회로(126), 또는 기준 전원 회로(128)]는 제1 기판(104)의 표면에 배치되어 있다. 주변 회로가 배치되는 영역이 주변 회로 영역(104c)에 상당한다. 주변 회로는 복수의 화소(110)의 각각에 설치된 화소 회로(130)를 구동하고, 복수의 화소(110)의 발광을 제어한다.
복수의 접속 단자(112)는 제1 기판(104)의 일단부, 또한 대향 기판(106)의 외측에 배치되어 있다. 복수의 접속 단자가 배치되는 영역이 단자 영역(104b)에 상당한다. 복수의 접속 단자(112)에는 영상 신호를 출력하는 기기나 전원 등과 표시 장치(100)를 접속하는 배선 기판(도시하지 않음)이 접속된다. 배선 기판과 접속되는 복수의 접속 단자(112)와의 접점은 외부에 노출되어 있다.
대향 기판(106)은 제2 기판(108)을 갖고 있다. 제2 기판(108)은 제1 기판(104)과 동일한 기판을 사용해도 된다. 제2 기판(108)은 표시 영역(104a)의 상면에, 제1 기판(104)과 대향하도록 설치되어 있다. 제2 기판(108)은 표시 영역(104a)을 둘러싸는 시일재(170)에 의해, 제1 기판(104)에 고정되어 있다. 제1 기판(104)에 배치된 표시 영역(104a)은 제2 기판(108)과 시일재(170)에 의해 밀봉되어 있다. 또한, 제1 기판(102)과 제2 기판(108)의 고정에는 반드시 시일재(170)를 사용하지는 않아도 되고, 다른 수단을 사용해도 상관없다. 예를 들어, 점착성을 갖는 충전재 등의 사용이 생각된다. 이 경우, 표시 영역(104a)은 제2 기판(108)과 점착성을 갖는 충전재로 밀봉되게 된다. 물론 다른 방법이어도 된다.
또한, 본 실시 형태에 관한 표시 장치(100)는 전술한 바와 같은 제2 기판(108)을 갖고 있지만, 판상의 부재로 한정되지 않고, 필름 부재, 수지 등이 코팅된 밀봉 부재로 치환되어도 된다.
대향 기판(106)은 도시하지는 않지만, 컬러 필터, 차광층, 편광판, 위상차판 등을 더 갖고 있어도 된다. 컬러 필터는 복수의 화소(110)의 각각에 대향한 위치에 배치된다. 차광층(블랙 매트릭스라고도 불림)은 복수의 화소(110)의 각각을 구획하는 위치에 배치된다. 편광판 및 위상차판은 복수의 화소(110)를 덮고, 대향 기판(106)의 외측 표면에 배치된다. 편광판 및 위상차판은 표시 장치(100)에 입사한 외광이, 화소 전극에서 반사하는 것에 의한 시인성의 열화를 억제하기 위해 배치된다.
이상, 본 실시 형태에 관한 표시 장치(100)의 외관의 구성에 대하여 설명했다. 계속해서, 도면을 참조하여 본 실시 형태에 관한 표시 장치(100)의 회로 구성에 대하여 설명한다.
[회로 구성]
도 2는 본 실시 형태에 관한 표시 장치(100)의 회로 구성을 설명하는 회로도이다. 도 3은 본 실시 형태에 관한 표시 장치(100)의 복수의 화소(110)의 각각이 갖는 화소 회로(130)의 회로 구성을 설명하는 회로도이다.
본 실시 형태에 관한 표시 장치(100)는 주변 회로와, 복수의 화소 회로(130)와, 복수의 주사 신호선(140)과, 복수의 영상 신호선(142)을 구비하고 있다.
주변 회로는 복수의 화소(110)의 각각에 설치된 화소 회로(130)를 구동하고, 복수의 화소(110)의 발광을 제어한다. 주변 회로는 제어 회로(120), 주사선 구동 회로(122), 영상선 구동 회로(124), 구동 전원 회로(126) 및 기준 전원 회로(128)를 포함한다.
또한, 주변 회로가 갖는 트랜지스터의 반도체층은 제2 반도체를 포함하고 있다. 제2 반도체의 구체적인 재료에 대해서는 후술한다.
제어 회로(120)는 주사선 구동 회로(122), 영상선 구동 회로(124), 구동 전원 회로(126) 및 기준 전원 회로(128)의 동작을 제어한다.
주사선 구동 회로(122)는 복수의 주사 신호선(140)에 접속되어 있다. 복수의 주사 신호선(140)은 복수의 화소(110)의 수평 방향의 배열(화소행)마다 설치되어 있다. 주사선 구동 회로(122)는 제어 회로(120)로부터 입력되는 타이밍 신호에 따라 복수의 주사 신호선(140)을 차례로 선택한다.
영상선 구동 회로(124)는 복수의 영상 신호선(142)에 접속되어 있다. 복수의 영상 신호선(142)은 복수의 화소(110)의 수직 방향의 배열(화소열)마다 설치되어 있다. 영상선 구동 회로(124)는 제어 회로(120)로부터 영상 신호가 입력되고, 주사선 구동 회로(122)에 의한 주사 신호선(140)의 선택에 맞추어, 선택된 화소행의 영상 신호에 따른 전압을 복수의 영상 신호선(142)의 각각을 통해 기입한다.
구동 전원 회로(126)는 화소열마다 설치된 구동 전원선(144)에 접속되어 있다. 구동 전원 회로(126)는 선택된 화소행의 화소(110)를 발광시키는 전류를 공급한다.
기준 전원 회로(128)는 복수의 화소(110)에 공통으로 설치된 기준 전원선(146)에 접속되어 있다. 기준 전원 회로(128)는 발광 소자(136)의 캐소드 전극을 구성하는 공통 전극에 정전위를 부여한다.
계속해서, 도 3을 사용하여 복수의 화소 회로(130)의 각각의 회로 구성에 대하여 설명한다. 또한, 이하에 설명하는 화소 회로(130)의 회로 구성은 일례이며, 이것에 한정되는 것은 아니다.
복수의 화소 회로(130)의 각각은 적어도 구동 트랜지스터(132), 선택 트랜지스터(134), 발광 소자(136) 및 유지 용량(138)을 포함한다.
구동 트랜지스터(132)는 발광 소자(136)에 접속되며, 발광 소자(136)의 발광 휘도를 제어하는 트랜지스터이다. 구동 트랜지스터(132)는 게이트-소스간 전압에 의해 드레인 전류가 제어된다. 구동 트랜지스터(132)는 게이트가 선택 트랜지스터(134)의 드레인에 접속되고, 소스가 구동 전원선(144)에 접속되고, 드레인이 발광 소자(136)의 양극에 접속되어 있다. 구동 트랜지스터(132)의 반도체층(132d)은 제1 반도체를 포함하고 있다. 제1 반도체의 구체적인 재료에 대해서는 후술한다.
선택 트랜지스터(134)는 온/오프 동작에 의해, 영상 신호선(142)과 구동 트랜지스터(132)의 게이트의 도통 상태를 제어하는 트랜지스터이다. 선택 트랜지스터(134)는 게이트가 주사 신호선(140)에 접속되고, 소스가 영상 신호선(142)에 접속되고, 드레인이 구동 트랜지스터(132)의 게이트에 접속되어 있다. 선택 트랜지스터(134)의 반도체층(134d)은 구동 트랜지스터(132)와 마찬가지로 제1 반도체를 포함하고 있다. 제1 반도체의 구체적인 재료에 대해서는 후술한다.
즉, 본 실시 형태에 있어서는, 주변 회로를 구성하는 트랜지스터가 갖는 반도체(제2 반도체)와, 선택 트랜지스터(134) 및 구동 트랜지스터(132)가 갖는 반도체(제1 반도체)는 다른 재료이다.
발광 소자(136)는 양극이 구동 트랜지스터(132)의 드레인에 접속되고, 음극이 기준 전원선(146)에 접속되어 있다.
유지 용량(138)은 구동 트랜지스터(132)의 게이트-드레인간에 접속된다. 유지 용량(138)은 구동 트랜지스터(132)의 게이트-드레인간 전압을 유지한다.
이상, 본 실시 형태에 관한 표시 장치(100)의 주변 회로의 회로 구성 및 복수의 화소(110)의 각각이 갖는 화소 회로(130)의 회로 구성에 대하여 설명했다. 여기서, 주변 회로를 구성하는 트랜지스터, 그리고 화소 회로(130)를 구성하는 구동 트랜지스터(132) 및 선택 트랜지스터(134)에 요구되는 특성에 대하여 설명한다. 또한, 제1 반도체 및 제2 반도체의 구체적인 재료에 대하여 설명한다. 주변 회로를 구성하는 트랜지스터, 그리고 화소 회로(130)를 구성하는 구동 트랜지스터(132) 및 선택 트랜지스터(134)는 각각 요구되는 특성이 다르다.
주변 회로가 갖는 트랜지스터는 표시 장치의 프레임(베젤)의 폭에 관한 제약 및 소비 전력 등에 관한 제약이 있기 때문에, 캐리어 이동도가 높고, CMOS를 형성하는 것이 가능한 것이 바람직하다. 그래서, 본 실시 형태에 있어서는, 주변 회로를 구성하는 트랜지스터가 갖는 제2 반도체로서는, 다결정 실리콘을 사용한다.
구동 트랜지스터(132)는 포화 상태에서 구동한다. 그로 인해, 온 상태에서의 변동이 작은 포화 특성을 갖는 것이 바람직하다. 또한, 구동 트랜지스터(132)는 일정 이상의 채널 길이를 갖는 것이 바람직하다. 구동 트랜지스터(132)의 채널 길이가 지나치게 짧으면, 소위 단채널 효과에 기인하는 변동이 현재화되어 버리기 때문이다.
그래서, 구동 트랜지스터(132)가 갖는 제1 반도체로서는, 가능한 한 온 상태의 변동을 억제할 수 있는 반도체가 바람직하다. 본 실시 형태에 있어서는, 제1 반도체로서 산화물 반도체를 사용한다. 제1 반도체로서 다결정 실리콘을 사용하면, ELA(Excimer Laser Anneal) 시의 레이저 조사에 기인하는 변동이 발생해 버리지만, 제1 반도체로서 산화물 반도체를 사용함으로써, 이 문제를 회피할 수 있다.
선택 트랜지스터(134)는 양호한 스위칭 특성을 갖는 것이 요망된다. 즉, 온 상태에서의 전류값이 크고, 오프 상태에서의 전류값이 작을수록 바람직하다.
그래서, 선택 트랜지스터(134)가 갖는 제1 반도체로서는, 선택 트랜지스터(134)의 오프 상태에 있어서의 누설 전류를 최대한 억제할 수 있는 재료를 사용하는 것이 바람직하다. 본 실시 형태에 있어서는, 제1 반도체로서, 전술한 바와 같이 산화물 반도체를 사용한다. 산화물 반도체를 사용한 트랜지스터는 오프 상태에 있어서의 누설 전류가, 실리콘계 반도체를 사용한 트랜지스터에 비해 충분히 작은 것이 알려져 있다.
이에 의해, 선택 트랜지스터(134)는 오프 상태에 있어서의 누설 전류를 저감할 수 있다. 이에 의해, 도 3에 나타내는 화소 회로(130)를 참조하면, 선택 트랜지스터(134)가 오프 상태에 있어서도, 유지 용량(138)에 축적된 전하가 소스-드레인간의 누설 전류에 의해 소실되는 것을 억제할 수 있다.
계속해서, 도면을 참조하여 본 실시 형태에 관한 표시 장치(100)가 갖는 복수의 화소(110)의 각각의 구성에 대하여 상세하게 설명한다.
[화소의 구성]
도 4는 본 실시 형태에 관한 표시 장치(100)가 갖는 화소(110)의 구성을 설명하는 평면도이다. 도 5는 본 실시 형태에 관한 표시 장치(100)가 갖는 화소(110)의 구성을 설명하는 단면도이다. 도 5는 도 4의 A-A' 사이 및 B-B' 사이의 단면을 나타내고 있다.
본 실시 형태에 관한 표시 장치(100)는 제1 기판(104)과, 복수의 화소(110)를 구비하고 있다.
제1 기판의 표면에는 표시 영역(104a), 단자 영역(104b) 및 주변 회로 영역(104c)이 배치되어 있다. 제1 기판(104)에 사용할 수 있는 재료의 예는, 전술한 바와 같다.
복수의 화소(110)는 제1 기판(104)의 표면에 배열되어 있다. 복수의 화소(110)가 배열되는 영역이 표시 영역(104a)에 상당한다. 복수의 화소(110)의 각각은, 적어도 발광 소자(136), 구동 트랜지스터(132), 선택 트랜지스터(134), 유지 용량(138), 제1 콘택트 전극(184a), 제2 콘택트 전극(184b)을 포함하고 있다.
유지 용량(138)은 제1 절연층(152) 위에 배치되어 있다. 제1 절연층(152)은 제1 기판(104)의 한쪽 면에, 적어도 표시 영역(104a)에 걸쳐서 배치된다. 제1 절연층(152)은 제1 기판(104)이 함유하는 불순물 등의 이물이, 복수의 화소(110)의 각각에 침입하는 것을 방지한다. 제1 절연층(152)의 재료로서는, 무기 절연 재료를 사용할 수 있다. 무기 절연 재료로서는, 예를 들어 산화 실리콘, 질화 실리콘 등을 사용할 수 있다. 또는, 이것들을 조합한 적층 구조로 해도 된다.
유지 용량(138)은 제1 전극(138a) 및 제2 전극(138b)을 갖고 있다. 제1 전극(138a)은 구동 트랜지스터(132)의 게이트(132a)와 공통이다. 제2 전극(138b)은 제1 전극(138a)보다 하층에 배치되어 있다. 제2 전극(138b)의 재료로서는, 제2 반도체를 포함한다. 제2 반도체는, 본 실시 형태에 있어서는 전술한 바와 같이 다결정 실리콘이다. 제2 반도체로서는, 용량의 한쪽 전극을 담당하기 때문에, 캐리어의 이동도가 높고, 캐리어 밀도가 높은 것이 바람직하다. 본 실시 형태에 있어서, 제2 전극은 다결정 실리콘에 대하여 인(P) 등의 불순물이 고농도로 주입되고, n형의 도전성이 부여되어 있다. 이하에서는 제2 반도체를 다결정 실리콘이라고 호칭하여 설명하는 경우가 있다.
유지 용량(138)은 제1 전극(138a) 및 제2 전극(138b)이 제2 절연층(154)을 끼움 지지함으로써 형성되어 있다. 제2 절연층(154)은 층 구조에 있어서는, 제1 전극(138a) 및 제2 전극(138b)에 끼움 지지되어 있다. 또한, 제2 절연층(154)은 평면 구조에 있어서는, 적어도 표시 영역(104a)에 걸쳐서 배치되어 있다. 제2 절연층(154)의 재료로서는, 전술한 제1 절연층(152)과 동일한 재료를 사용해도 된다.
구동 트랜지스터(132)는 반도체층의 하방에 게이트 절연층을 통해 게이트가 배치되는, 소위 보텀 게이트 구조를 갖고 있다. 구동 트랜지스터(132)의 반도체층(132d)은 제1 반도체를 포함하고 있다. 제1 반도체는 본 실시 형태에 있어서는, 전술한 바와 같이 산화물 반도체이다. 이하에서는, 제1 반도체를 산화물 반도체라고 호칭하여 설명하는 경우가 있다. 구동 트랜지스터(132)의 게이트(132a)는 유지 용량(138)의 제1 전극(138a)과 공통이다.
구동 트랜지스터(132)의 게이트 절연층은 제3 절연층(156)이다. 제3 절연층(156)은, 층 구조에 대해서는 유지 용량(138)의 상층에 배치되어 있다. 또한, 제3 절연층(156)은, 평면 구조에 대해서는 표시 영역(104a)에 걸쳐서 배치되어 있다. 제3 절연층(156)은 구동 트랜지스터(132) 및 선택 트랜지스터(134)의 게이트 절연층으로서 기능한다. 제3 절연층(156)의 재료로서는, 전술한 제1 절연층(152)과 동일한 재료를 사용해도 된다.
도 4로부터 알 수 있는 바와 같이, 구동 트랜지스터(132)의 채널 영역은 평면에서 볼 때, 제2 전극(138b)과 중첩하는 영역을 갖는다. 여기서, 채널 영역이란, 반도체층과 게이트 절연층의 계면에 있어서, 캐리어가 축적되어, 채널이 형성되는 영역이다. 본 실시 형태에 있어서는, 구동 트랜지스터(132)의 채널 영역은 평면에서 볼 때, 전역이 제2 전극(138b)과 중첩하고 있다.
즉, 구동 트랜지스터(132) 및 유지 용량(138)은, 층 구조에 있어서는 다른 층에 배치되고, 평면에서 볼 때 중첩하는 영역에 배치되어 있다. 이와 같은 구성을 가짐으로써, 일 화소 내에 배치되는 소자가 차지하는 면적을 저감할 수 있다. 이에 의해, 일 화소의 사이즈를 축소하여, 고정밀의 표시 장치(100)를 제공할 수 있다.
또한, 도 4로부터 알 수 있는 바와 같이, 구동 트랜지스터(132)의 게이트(132a)는 점퍼 배선(148)에 접속되어 있다. 점퍼 배선(148)은 제4 절연층(158) 위에 배치되고, 구동 트랜지스터(132)의 게이트(132a)와 선택 트랜지스터(134)의 드레인(134c)을 접속한다. 구동 트랜지스터(132)의 소스(132b)는 구동 전원선(144)에 접속되어 있다. 구동 전원선(144)은 제4 절연층(158) 위에 배치되어 있다. 구동 트랜지스터(132)의 드레인(132c)은 화소 전극(164)에 접속되어 있다. 화소 전극(164)은 평탄화 절연층(160) 위에 배치되어 있다.
선택 트랜지스터(134)는 반도체층의 하방에 게이트 절연층을 통해 게이트가 배치되는, 소위 보텀 게이트 구조를 갖고 있다. 선택 트랜지스터(134)의 반도체층(134d)은 제1 반도체(산화물 반도체)를 포함하고 있고, 구동 트랜지스터(132)의 반도체층(132d)과 동일한 층에 배치되어 있다. 제조 공정에 있어서는, 선택 트랜지스터(134)의 반도체층(134d)과, 구동 트랜지스터(132)의 반도체층(132d)은 동일한 포토리소그래피 공정에 의해 동시에 형성되어도 된다.
또한, 선택 트랜지스터(134)의 게이트(134a)는 구동 트랜지스터(132)의 게이트(132a)와 동일한 층에 배치되어 있다. 즉, 선택 트랜지스터(134)의 게이트(134a)는 유지 용량(138)의 제1 전극(138a)과 동일한 층에 배치되어 있다고도 할 수 있다.
도 4로부터 알 수 있는 바와 같이, 선택 트랜지스터(134)의 게이트(134a)는 주사 신호선(140)으로부터 연장되어 있다. 주사 신호선(140)은 제2 절연층(154) 위에 배치되어 있다. 즉, 주사 신호선(140)은 선택 트랜지스터(134)의 게이트(134a)를 겸한다. 선택 트랜지스터(134)의 소스(134b)는 영상 신호선(142)에 접속되어 있다. 영상 신호선(142)은 제4 절연층(158) 위에 배치되어 있다. 선택 트랜지스터(134)의 드레인(134c)은 점퍼 배선(148)에 접속되어 있다. 점퍼 배선(148)은 제4 절연층(158) 위에 배치되고, 구동 트랜지스터(132)의 게이트(132a)와 선택 트랜지스터(134)의 드레인(134c)을 접속하기 위해 설치되어 있다. 제4 절연층(158)은, 층 구조에 대해서는 구동 트랜지스터(132) 및 선택 트랜지스터(134)의 상층에 배치되어 있다. 또한, 제4 절연층(158)은, 평면 구조에 대해서는 표시 영역(104a)에 걸쳐서 배치되어 있다. 제4 절연층(158)의 재료로서는, 전술한 제1 절연층(152)과 동일한 재료를 사용해도 된다.
제1 콘택트 전극(184a)은 구동 트랜지스터(132)보다도 상층으로부터 구동 트랜지스터(132)의 소스(132b)에 도달하는 제1 콘택트 홀(182a)에 설치되어 있다. 제1 콘택트 홀(182a)은 평면에서 볼 때 구동 트랜지스터(132)의 소스(132b)에 중첩하는 위치에 설치되고, 제4 절연층(158)을 관통한다. 제1 콘택트 전극(184a)은 구동 트랜지스터(132)의 소스(132b)에 접속된다. 이에 의해, 구동 전원선(144)과 구동 트랜지스터(132)의 소스(132b)가 접속된다.
제2 콘택트 전극(184b)은 구동 트랜지스터(132)보다도 상층으로부터 제2 전극(138b)에 도달하는 제2 콘택트 홀(182b)에 설치되어 있다. 제2 콘택트 홀(182b)은 평면에서 볼 때 구동 트랜지스터(132)의 드레인(132c)에 중첩하는 위치에 설치되고, 제4 절연층(158), 구동 트랜지스터(132)의 드레인(132c), 제3 절연층(156) 및 제2 절연층(154)을 관통한다. 이에 의해, 제2 콘택트 전극(174b)은 구동 트랜지스터(132)의 드레인(132c)과 제2 전극(138b)에 접속된다. 이에 의해, 구동 트랜지스터(132)의 드레인(132c)과 유지 용량(138)의 제2 전극(138b)이 접속된다. 여기서, 제2 콘택트 전극(184b)은 드레인(132c)을 관통하는 개구부의 측벽뿐만 아니라, 당해 개구부의 단부 주변에 있어서의 드레인(132c)의 표면에도 접촉한다. 이에 의해, 구동 트랜지스터(132)의 드레인(132c)과 콘택트 전극(184b)의 전기적인 접촉 불량을 억제할 수 있다.
여기서, 제1 콘택트 홀(182a) 및 제2 콘택트 홀(182b)은 그것들의 깊이가 다르지만, 동일한 포토리소그래피 공정에 의해 동시에 형성할 수 있다. 구동 트랜지스터(132)의 드레인(132c)을 포토리소그래피 공정에 의해 형성할 때에, 제2 콘택트 홀(182b)을 형성하는 위치에 미리 개구부를 형성해 두면 된다. 또는, 구동 트랜지스터(132)의 드레인(132c)을 포토리소그래피 공정에 의해 형성할 때에, 단부가 제2 콘택트 홀(182b)을 형성하는 위치에 겹치도록 해 두면 된다. 이에 의해, 제1 콘택트 홀(182a)의 형성 시에 있어서는 구동 트랜지스터(132)의 소스(132b)가 에칭 스토퍼가 되고, 제2 콘택트 홀(182b)의 형성 시에 있어서는 유지 용량(138)의 제2 전극(138b)이 에칭 스토퍼가 된다.
또한, 제4 절연층(158) 위에, 제2 콘택트 전극(184b)으로부터 제3 전극(138c)이 연장되어 있다. 제3 전극(138c)은, 도 4에 나타낸 바와 같이 유지 용량(138)의 제2 전극(138b)과 중첩하는 영역을 갖는다. 본 실시 형태에 있어서는, 제3 전극(138c)은 평면에서 볼 때 제2 전극(138b)이 차지하는 영역을 덮고 있다. 이에 의해, 제3 전극(138c)과 제2 전극(138b)에 의해, 용량을 더 형성할 수 있다.
발광 소자(136)는 평탄화 절연층(160) 위에 설치된다. 발광 소자(136)는 자발광형의 발광 소자이다. 자발광형의 발광 소자로서는, 예를 들어 유기 EL 발광 소자를 사용할 수 있다. 유기 EL 발광 소자는 화소 전극(164), 공통 전극(166) 및 발광층(168)을 갖고 있다.
화소 전극(164)은 복수의 화소(110)의 각각에 대하여 배치되어 있다. 화소 전극(164)의 재료로서는, 발광층(168)에서 발생한 광을 공통 전극(166)측으로 반사시키기 위해, 반사율이 높은 금속층을 포함하는 것이 바람직하다. 반사율이 높은 금속층으로서는, 예를 들어 은(Ag)을 사용할 수 있다.
또한, 전술한 반사율이 높은 금속층에 더하여, 투명 도전층이 적층되어도 된다. 투명 도전층으로서는, 예를 들어 ITO(산화주석을 첨가한 산화인듐)나 IZO(산화인듐ㆍ산화아연) 등을 사용하는 것이 바람직하다. 또한, 그것들의 임의의 조합을 사용해도 된다.
공통 전극(166)은 복수의 화소(110)에 걸쳐서 배치되어 있다. 공통 전극(166)의 재료로서는, 발광층(168)에서 발생한 광을 투과시키기 위해, 투광성을 갖고, 또한 도전성을 갖는 재료가 바람직하다. 공통 전극(166)의 재료로서는, 예를 들어 ITO(산화주석을 첨가한 산화인듐)나 IZO(산화인듐ㆍ산화아연) 등이 바람직하다. 또는, 공통 전극(166)으로서, 출사광을 투과할 수 있을 정도의 막 두께를 갖는 금속층을 사용해도 된다. 또한, 공통 전극(166)은 본 실시예와 같이 전체 화소를 덮는 배치가 아니라 복수의 화소(110)에서 공유하는 복수의 블록으로 분할되어 있어도 되고, 각각의 화소(110)마다 독립하여 설치되어도 된다.
발광층(168)은 화소 전극(164) 및 공통 전극(166)에 끼움 지지되어 배치되어 있다. 발광층(168)의 재료는 전류가 공급되면 발광하는 유기 EL 재료이다. 유기 EL 재료로서는, 저분자계 또는 고분자계의 유기 재료를 사용할 수 있다. 저분자계의 유기 재료를 사용하는 경우, 발광층(168)은 발광성의 유기 재료에 더하여, 발광성의 유기 재료를 끼움 지지하도록 정공 주입층이나 전자 주입층, 또한 정공 수송층이나 전자 수송층 등을 포함하여 구성된다.
평탄화 절연층(160)은 제4 절연층(158) 위에 배치된다. 평탄화 절연층(160)은 하층에 배치된 각종 트랜지스터나 배선 등에 기인하는 요철을 평탄화하기 위해 설치된다. 평탄화 절연층(160)의 재료로서는, 유기 절연 재료를 사용할 수 있다. 유기 절연 재료로서는, 아크릴 수지, 폴리이미드 수지 등을 사용할 수 있다.
인접하는 2개의 화소(110) 사이에는 뱅크(162)가 설치되어 있다. 뱅크(162)는 화소 전극(164)의 주연부를 덮도록 설치되어 있다. 또한, 구동 트랜지스터(132)의 드레인(132c)과 화소 전극(164)의 접속부를 덮도록 설치되어 있다.
뱅크(162)의 재료로서는, 절연 재료를 사용하는 것이 바람직하다. 절연 재료로서는, 무기 절연 재료 또는 유기 절연 재료를 사용할 수 있다. 무기 절연 재료로서는, 예를 들어 산화 실리콘, 질화 실리콘, 또는 그것들의 조합 등을 사용할 수 있다. 유기 절연 재료로서는, 예를 들어 폴리이미드 수지, 아크릴 수지, 또는 그것들의 조합 등을 사용할 수 있다. 무기 절연 재료와 유기 절연 재료의 조합을 사용해도 된다.
절연 재료로 형성된 뱅크(162)가 배치됨으로써, 공통 전극(166)과 화소 전극(164)이, 화소 전극(164)의 단부에 있어서 단락하는 것을 방지할 수 있다. 또한, 인접하는 화소(110) 사이를 확실하게 절연할 수 있다.
[제조 방법]
도 6a 내지 도 6o는 본 실시 형태에 관한 표시 장치(100)의 제조 방법을 설명하는 평면도이다. 이것들의 도면에 있어서, 도 4의 A-A' 사이 및 B-B' 사이의 단면을 나타내고 있다.
우선, 제1 기판(104) 위에 제1 절연층(152)을 형성하고, 그 위에 다결정 실리콘층(171)을 형성한다(도 6a).
제1 절연층(152)의 재료로서는, 무기 절연 재료를 사용할 수 있다. 무기 절연 재료로서는, 예를 들어 산화 실리콘, 질화 실리콘 등을 사용할 수 있다. 또는, 이것들을 조합한 적층 구조를 사용할 수 있다. 성막 방법으로서는, 예를 들어 CVD법을 사용할 수 있다.
다결정 실리콘층의 형성은, 우선, CVD법에 의해 아몰퍼스 실리콘층을 형성한다. 그 후, 열처리나 ELA(Excimer Laser Anneal)법에 의해 다결정화하고, 다결정 실리콘층(171)을 얻는다.
계속해서, 포토리소그래피 공정에 의해, 다결정 실리콘층(171)을 패터닝하여, 섬 형상의 다결정 실리콘층(172)을 형성한다(도 6b). 이 공정에 있어서는, 유지 용량의 제2 전극이 되는 층 및 도시하지 않은 주변 회로가 갖는 트랜지스터의 반도체층이 동시에 형성된다.
계속해서, 다결정 실리콘층(172)에 대하여, 필요 횟수의 이온 주입 처리를 행한다(도 6c). 인(P) 등의 불순물을 주입하여 n형 영역을 형성하고, 붕소(B) 등의 불순물을 주입하여 p형 영역을 형성한다. 도면에 있어서는, 유지 용량의 제2 전극(138b)이 나타나 있고, 다결정 실리콘층에 대하여 인(P) 등의 불순물이 고농도로 주입되고, n형의 도전성이 부여되어 있다. 이에 의해, 유지 용량(138)의 제2 전극(138b)이 형성된다.
또한, 이상의 공정에 있어서, 다결정 실리콘층(172)의 패터닝 후에 이온 주입을 행하는 예를 나타냈지만, 순서는 이것에 한정되지 않고, 반대여도 된다.
계속해서, 제2 절연층(154)을 형성하고, 그 위에 제1 금속층(176)을 형성한다(도 6d). 제2 절연층(154)은 유지 용량(138)을 구성하는 절연층이다. 제2 절연층(154)으로서는, 무기 절연 재료를 사용할 수 있다. 무기 절연 재료로서는, 예를 들어 산화 실리콘, 질화 실리콘 등을 사용할 수 있다. 성막 방법으로서는, 예를 들어 CVD법을 사용할 수 있다.
제1 금속층(176)으로서는, 예를 들어 W, MoW, Mo/Al/Mo, Ti/Al/Ti 등을 사용할 수 있다. 성막 방법으로서는, 예를 들어 스퍼터링법을 사용할 수 있다.
계속해서, 포토리소그래피 공정에 의해, 제1 금속층(176)을 패터닝한다(도 6e). 에칭의 방법으로서는, 건식 에칭 또는 습식 에칭을 사용할 수 있다. 이 공정에 의해, 유지 용량(138)의 제1 전극(138a)을 겸하는 구동 트랜지스터의 게이트(132a), 선택 트랜지스터의 게이트(134a) 및 주사 신호선(140)이 형성된다.
계속해서, 제3 절연층(156)을 형성하고, 그 위에 제1 반도체층(산화물 반도체층)(174)을 형성한다(도 6f). 제3 절연층(156)은 구동 트랜지스터 및 선택 트랜지스터의 게이트 절연층을 구성하는 절연층이다. 제3 절연층(156)으로서는, 무기 절연 재료를 사용할 수 있다. 무기 절연 재료로서는, 예를 들어 산화 실리콘, 질화 실리콘 등을 사용할 수 있다. 성막 방법으로서는, 예를 들어 CVD법을 사용할 수 있다.
산화물 반도체층(174)의 성막 방법으로서는, 스퍼터링법을 사용할 수 있다. 스퍼터링법에 의한 성막에 있어서는 성막 시에 기판 가열을 행하고, 혼합 가스 Ar/O2를 이용하고, 가스 비율은 Ar<O2로 한다. 스퍼터링용의 전원으로서는 DC 전원을 사용해도 되고 RF 전원을 사용해도 되고, 스퍼터링 타깃의 형성 조건에 맞추어 정할 수 있다. 스퍼터링 타깃은, 예를 들어 InGaZnO라면, In:Ga:Zn:O＝1:1:1:4(In2O3:Ga2O3:ZnO＝1:1:2) 등으로 할 수 있고, 조성비는 목적(트랜지스터 특성 등)에 따라 정할 수 있다.
산화물 반도체층(174)으로부터 탈수소 및 밀도 향상 등의 막질 개선을 위해, 어닐 처리를 행해도 된다. 어닐 조건으로서는, 분위기(진공, 질소, 드라이 에어, 대기 중 어느 것), 온도(250 내지 500℃), 시간(15분 내지 1시간)을 목적에 맞추어 정할 수 있다.
계속해서, 포토리소그래피 공정에 의해, 산화물 반도체층(174)을 패터닝한다(도 6g). 이에 의해, 구동 트랜지스터(132)의 반도체층(132d) 및 선택 트랜지스터(134)의 반도체층(134d)을 동시에 형성한다.
또한, 본 실시 형태에 있어서는, 산화물 반도체층(174)의 패터닝 전에 어닐을 행하는 예를 나타냈지만, 이것에 한정되지 않고, 어닐은 패터닝 전후의 어느 것이어도 된다. 또한, 온도가 높은 경우, 산화물 반도체층(174)의 슈링크에 의한 패턴 어긋남을 억제하기 위해, 패터닝 전이 바람직하다.
계속해서, 제2 금속층(178)을 형성한다(도 6h). 제2 금속층(178)으로서는, 예를 들어 W, MoW, Mo/Al/Mo, Ti/Al/Ti 등을 사용할 수 있다. 성막 방법으로서는, 예를 들어 스퍼터링법을 사용할 수 있다.
계속해서, 포토리소그래피 공정에 의해, 제2 금속층(178)을 패터닝한다(도 6i). 에칭의 방법으로서는, 건식 에칭 또는 습식 에칭을 사용할 수 있다. 이 공정에 의해, 구동 트랜지스터(132)의 소스ㆍ드레인 및 선택 트랜지스터(134)의 소스ㆍ드레인이 형성된다.
여기서, 구동 트랜지스터(132)의 드레인(132c)에는 적어도 하나의 개구부(133)를 형성해 둔다. 나중의 콘택트 홀 형성에 의해, 구동 트랜지스터(132)의 소스(132b)에 도달하는 제1 콘택트 홀(182a)과, 구동 트랜지스터(132)의 드레인(132c)을 관통하고, 제2 전극(138b)에 도달하는 제2 콘택트 홀(182b)을 동시에 형성하기 위함이다.
계속해서, 제4 절연층(158)을 형성한다(도 6j). 제4 절연층(158)으로서는, 무기 절연 재료를 사용할 수 있다. 무기 절연 재료로서는, 예를 들어 산화 실리콘, 질화 실리콘 등을 사용할 수 있다. 성막 방법으로서는, 예를 들어 CVD법을 사용할 수 있다.
계속해서, 포토리소그래피 공정에 의해, 제4 절연층(158)으로부터, 복수의 콘택트 홀을 형성한다(도 6k). 본 실시 형태에 있어서는, 구동 트랜지스터(132)의 소스(132b)에 도달하는 제1 콘택트 홀(182a), 구동 트랜지스터(132)의 드레인(132c)을 관통하고, 제2 전극(138b)에 도달하는 제2 콘택트 홀(182b), 선택 트랜지스터(134)의 소스(134b)에 도달하는 제3 콘택트 홀(182c) 및 구동 트랜지스터(134)의 드레인(134c)에 도달하는 제4 콘택트 홀(182d)을 동시에 형성한다. 제2 콘택트 홀(182b)은 구동 트랜지스터(132)의 드레인(132c)에 미리 형성된 개구부(133)에 중첩하는 위치에 형성한다. 이에 의해, 제1 콘택트 홀(182a), 제2 콘택트 홀(182b), 제3 콘택트 홀(182c) 및 제4 콘택트 홀(182d)은 각각, 구동 트랜지스터(132)의 소스(132b), 유지 용량(138)의 제2 전극(138b), 선택 트랜지스터(134)의 소스(134b) 및 선택 트랜지스터(134)의 드레인(134c)이 에칭 스토퍼가 되기 때문에, 깊이가 다른 이것들의 콘택트 홀을 동시에 형성할 수 있다.
이때, 제2 콘택트 홀(182b)은 평면에서 볼 때, 개구부(133)와 중첩하는 영역을 갖도록 형성한다. 또한 이때, 제2 콘택트 홀(182b)은, 평면에서 볼 때, 개구부(133)의 윤곽보다도 크게 형성하는 것이 바람직하다. 바꾸어 말하면, 평면에서 볼 때, 제2 콘택트 홀(182b)의 면적은 개구부(133)의 면적보다도 큰 것이 바람직하다.
이에 의해, 구동 트랜지스터(132)의 드레인(132c)에 있어서, 개구부(133)의 단부 주변에 있어서의 드레인(132c)의 표면 및 개구부(133)의 측벽이 노출된다. 이에 의해, 나중의 콘택트 전극의 형성 시에, 제2 콘택트 홀(182b)을 충전하는 제2 콘택트 전극(184b)은 드레인(132c)에 대하여, 개구부(133)의 측벽뿐만 아니라, 개구부(133)의 단부 주변에 있어서의 드레인(132c)의 표면에도 접촉한다. 이에 의해, 구동 트랜지스터(132)의 드레인(132c)과 콘택트 전극(184b)의 전기적인 접촉 불량을 억제할 수 있다.
계속해서, 제3 금속층을 형성하고, 포토리소그래피 공정에 의해, 제3 금속층을 패터닝한다(도 6l). 제3 금속층으로서는, 예를 들어 W, MoW, Mo/Al/Mo, Ti/Al/Ti 등을 사용할 수 있다. 성막 방법으로서는, 예를 들어 스퍼터링법을 사용할 수 있다. 에칭의 방법으로서는, 건식 에칭 또는 습식 에칭을 사용할 수 있다. 이 공정에 의해, 영상 신호선(142), 구동 전원선(144) 및 점퍼 배선(148)이 형성됨과 함께, 제1 콘택트 전극(184a), 제2 콘택트 전극(184b), 제3 콘택트 전극(184c) 및 제4 콘택트 전극(184d)이 형성된다.
여기서, 제2 콘택트 전극(184b)은 구동 트랜지스터(132)의 드레인(132c) 및 유지 용량(138)의 제2 전극(138b)을 접속한다. 전술한 바와 같이, 제2 콘택트 전극(184b)은 드레인(132c)에 대하여, 개구부(133)의 측벽뿐만 아니라, 개구부(133)의 단부 주변의 표면에도 접촉한다. 이에 의해, 구동 트랜지스터(132)의 드레인(132c)과 콘택트 전극(184b)의 전기적인 접촉 불량을 억제할 수 있다.
계속해서, 상기 각종 배선 위에 평탄화 절연층(160)을 형성하고, 원하는 콘택트 개구부를 형성한다(도 6m). 평탄화 절연층(160)은 하층에 배치된 각종 트랜지스터나 배선 등에 기인하는 요철을 평탄화하기 위해 설치된다. 평탄화 절연층(160)의 재료로서는, 유기 절연 재료를 사용할 수 있다. 유기 절연 재료로서는, 아크릴 수지, 폴리이미드 수지 등을 사용할 수 있다. 성막 방법으로서는, 예를 들어 도포법을 사용할 수 있다.
계속해서, 평탄화 절연층(160) 위에 화소 전극(164)을 형성한다(도 6n). 화소 전극(164)의 재료로서는, 전술한 바와 같이, 은(Ag) 등의 반사율이 높은 금속층을 포함하는 것이 바람직하다. 또한, ITO(산화주석을 첨가한 산화인듐)나 IZO(산화인듐ㆍ산화아연) 등의 투명 도전층이 적층되어도 된다.
계속해서, 인접하는 2개의 화소(110) 사이에 뱅크(162)를 형성한다(도 6o). 뱅크(162)는 화소 전극(164)의 주연부를 덮도록 설치된다. 뱅크(162)의 재료로서는, 절연 재료를 사용하는 것이 바람직하다. 절연 재료로서는, 전술한 바와 같이, 무기 절연 재료 또는 유기 절연 재료를 사용할 수 있다.
계속해서, 화소 전극(164) 및 뱅크(162)를 덮도록, 발광층(168)을 형성하고, 표시 영역(104a) 내의 복수의 화소(110)를 덮는 공통 전극(166)을 형성하여, 도 5에 나타낸 어레이 기판(102)이 완성된다. 발광층(168)의 성막 방법으로서는 증착법을 사용할 수 있다. 공통 전극(166)의 성막 방법으로서는, 스퍼터링법을 사용할 수 있다.
이상, 본 실시 형태에 관한 표시 장치(100)의 구성 및 제조 방법에 대하여 설명했다. 본 실시 형태에 관한 표시 장치(100)는 주변 회로를 구성하는 트랜지스터에는 다결정 실리콘을 사용함으로써, 표시 장치의 프레임(베젤)의 폭 및 소비 전력 등에 관한 제약 조건을 만족시킬 수 있다. 또한, 화소 회로(130)를 구성하는 구동 트랜지스터(132)에는 산화물 반도체를 사용함으로써, 화소(110)의 발광량의 변동을 억제할 수 있다. 또한, 화소 회로(130)를 구성하는 선택 트랜지스터(134)에는 산화물 반도체를 사용함으로써, 유지 용량(138)에 축적된 전하가 소스-드레인간의 누설 전류에 의해 소실되는 것을 억제할 수 있다. 또한, 구동 트랜지스터(132) 및 유지 용량(138)은 평면에서 볼 때 중첩하여 배치됨으로써, 화소(110)의 사이즈를 축소할 수 있고, 고정밀의 표시 장치(100)를 제공할 수 있다.
<제2 실시 형태>
본 실시 형태에 관한 표시 장치(200)(도 8)의 구성에 대하여, 도면을 참조하면서 설명한다. 또한, 제1 실시 형태에 관한 표시 장치(100)와 본 실시 형태에 관한 표시 장치(200)의 공통되는 발명 특정 사항에 대해서는 설명을 생략하는 경우가 있고, 상위점을 중심으로 설명한다.
본 실시 형태에 관한 표시 장치(200)는 제1 실시 형태에 관한 표시 장치(100)와 비교하면, 복수의 화소(110)의 각각이 갖는 선택 트랜지스터(134)의 구성이 다르다. 구체적으로는, 선택 트랜지스터(134)의 반도체층(134d)으로서는 제2 반도체를 포함하고 있다.
전술한 바와 같이, 선택 트랜지스터(134)는 양호한 스위칭 특성을 갖는 것이 요망된다. 즉, 온 상태에서의 전류값이 크고, 오프 상태에서의 전류값이 작을수록 바람직하다.
온 상태에서의 전류값을 크게 하는 점에 착안한 경우, 선택 트랜지스터(134)가 갖는 제2 반도체로서는, 캐리어 이동도가 높은 재료를 사용하는 것이 바람직하다. 제1 실시 형태에서 설명한 바와 같이, 제2 반도체는 다결정 실리콘이다.
이에 의해, 선택 트랜지스터(134)는 온 상태에 있어서 충분히 큰 전류를 공급할 수 있다. 이에 의해, 도 3에 나타내는 화소 회로(130)를 참조하면, 선택 트랜지스터(134)의 온 상태에 있어서, 영상 신호선(142)과, 구동 트랜지스터(132)의 게이트(132a) 사이에 있어서의 고저항화를 억제할 수 있다.
도 7은 본 실시 형태에 관한 표시 장치(200)가 갖는 화소(110)의 구성을 설명하는 평면도이다. 도 8은 본 실시 형태에 관한 표시 장치(200)가 갖는 화소(110)의 구성을 설명하는 단면도이다. 도 8은 도 7의 A-A' 사이 및 B-B' 사이의 단면을 나타내고 있다.
선택 트랜지스터(134)는 반도체층의 상방에 게이트 절연층을 통해 게이트가 배치되는, 소위 톱 게이트 구조를 갖고 있다. 선택 트랜지스터(134)의 채널 영역으로서 기능하는 반도체층(134d)은 제2 반도체(다결정 실리콘)를 포함하고, 유지 용량(138)의 제2 전극(138b)과 동일한 층에 배치된다.
본 실시 형태에 있어서는, 선택 트랜지스터(134)는 게이트(134a), 소스(134b) 및 드레인(134c)의 각각의 전극이, 다결정 실리콘층(172)(도 9b)의 상방에 배치되는, 소위 스태거형의 구조를 갖는다. 그로 인해, 역스태거형의 구조를 갖는 제1 실시 형태에 관한 표시 장치(100)의 선택 트랜지스터(134)에 비해, 기생 용량이 작고, 스위칭 동작이 고속화된다.
[제조 방법]
도 9a 내지 도 9e는 본 실시 형태에 관한 표시 장치(200)의 제조 방법을 설명하는 단면도이다. 이것들의 도면에 있어서, 도 7의 A-A' 사이 및 B-B' 사이의 단면을 나타내고 있다.
우선, 제1 기판(104) 위에 제1 절연층(152)을 형성하고, 그 위에 다결정 실리콘층(172)을 형성한다(도 9a). 여기까지의 공정은 제1 실시 형태에 관한 표시 장치(100)의 제조 방법과 마찬가지이기 때문에, 상세한 설명은 생략한다.
계속해서, 포토리소그래피 공정에 의해, 다결정 실리콘층(172)을 패터닝한다(도 9b). 이 공정에 있어서는, 유지 용량(138)의 제2 전극(138b)이 되는 층, 선택 트랜지스터(134)의 반도체층(134d) 및 도시하지 않은 주변 회로가 갖는 트랜지스터의 반도체층이 동시에 형성된다.
계속해서, 다결정 실리콘층(172)에 대하여, 필요 횟수의 이온 주입 처리를 행한다(도 9c). 인(P) 등의 불순물을 주입하여 n형 영역을 형성하고, 붕소(B) 등의 불순물을 주입하여 p형 영역을 형성한다. 도면에 있어서는, 유지 용량(138)의 제2 전극(138b)이 나타나 있고, 다결정 실리콘층(172)에 대하여 인(P) 등의 불순물이 고농도로 주입되고, n형의 도전성이 부여되어 있다. 이것과 함께, 선택 트랜지스터(134)의 소스(134b) 및 드레인(134c)이 되는 영역에 대하여 선택적으로 인(P) 등의 불순물이 고농도로 주입되고, n형의 도전성이 부여되어 있다. 이때, 선택 트랜지스터(134)의 반도체층(134d)에는 불순물은 첨가되지 않고, 진성의 반도체 그대로이다.
후속 공정으로부터 구동 트랜지스터(132)의 소스(132b) 및 드레인(132c), 그리고 선택 트랜지스터(134)의 소스(134b) 및 드레인(134c)을 형성할 때까지(도 9d)의 공정은 제1 실시 형태와 마찬가지이기 때문에, 설명을 생략한다.
구동 트랜지스터(132)의 소스(132b) 및 드레인(132c), 그리고 선택 트랜지스터(134)의 소스(134b) 및 드레인(134c)을 형성한 후, 제4 절연층(158)을 형성한다(도 9e).
제4 절연층(158)의 형성 후, 복수의 콘택트 홀을 형성하는 방법이 제1 실시 형태와 다르다. 본 실시 형태에 있어서는, 제3 콘택트 홀(182c) 및 제4 콘택트 홀(182d)의 도달하는 층이 제1 실시 형태와 다르다. 본 실시 형태에 있어서는, 제3 콘택트 홀(182c) 및 제4 콘택트 홀(182d)이, 모두 선택 트랜지스터(134)의 소스(134b) 및 드레인(134c)에 도달하는 조건에서 에칭을 행한다(도 9d). 이때, 제1 콘택트 홀(182a)에 대해서는 구동 트랜지스터(132)의 소스(132b)가 에칭 스토퍼가 되고, 제2 콘택트 홀(182b)에 대해서는, 제2 전극(138b)이 에칭 스토퍼가 된다. 이에 의해, 깊이가 다른 이것들의 콘택트 홀을 동시에 형성할 수 있다.
이때, 제1 실시 형태와 마찬가지로, 제2 콘택트 홀(182b)은 평면에서 볼 때, 개구부(133)와 중첩하는 영역을 갖도록 형성한다. 또한 이때, 제2 콘택트 홀(182b)은 평면에서 볼 때, 개구부(133)의 윤곽보다도 크게 형성하는 것이 바람직하다. 바꾸어 말하면, 평면에서 볼 때, 제2 콘택트 홀(182b)의 면적은 개구부(133)의 면적보다도 큰 것이 바람직하다.
이에 의해, 구동 트랜지스터(132)의 드레인(132c)에 있어서, 개구부(133)의 단부 주변에 있어서의 드레인(132c)의 표면 및 개구부(133)의 측벽이 노출된다. 이에 의해, 나중의 콘택트 전극의 형성 시에, 제2 콘택트 홀(182b)을 충전하는 제2 콘택트 전극(184b)은 드레인(132c)에 대하여, 개구부(133)의 측벽뿐만 아니라, 개구부(133)의 단부 주변에 있어서의 드레인(132c)의 표면에도 접촉한다. 이에 의해, 구동 트랜지스터(132)의 드레인(132c)과 콘택트 전극(184b)의 전기적인 접촉 불량을 억제할 수 있다.
계속해서, 제3 금속층을 형성하고, 포토리소그래피 공정에 의해, 제3 금속층을 패터닝한다(도 9g). 이 공정에 의해, 영상 신호선(142), 구동 전원선(144) 및 점퍼 배선(148)이 형성됨과 함께, 제1 콘택트 전극(184a), 제2 콘택트 전극(184b), 제3 콘택트 전극(184c) 및 제4 콘택트 전극(184d)이 형성된다. 후속 공정 이후는, 제1 실시 형태와 마찬가지이기 때문에, 설명을 생략한다.
이상, 본 실시 형태에 관한 표시 장치(200)의 구성 및 제조 방법에 대하여 설명했다. 본 실시 형태에 관한 표시 장치(200)는 주변 회로를 구성하는 트랜지스터에는 다결정 실리콘을 사용함으로써, 표시 장치의 프레임(베젤)의 폭 및 소비 전력 등에 관한 제약 조건을 만족시킬 수 있다. 또한, 화소 회로(130)를 구성하는 구동 트랜지스터(132)에는 산화물 반도체를 사용함으로써, 화소(110)의 발광량의 변동을 억제할 수 있다. 또한, 화소 회로(130)를 구성하는 선택 트랜지스터(134)에는 다결정 실리콘을 사용함으로써, 선택 트랜지스터(134)의 온 상태에 있어서, 영상 신호선(142)과, 구동 트랜지스터(132)의 게이트(132a) 사이에 있어서의 고저항화를 억제할 수 있다. 또한, 구동 트랜지스터(132) 및 유지 용량(138)은 평면에서 볼 때 중첩하여 배치됨으로써, 화소(110)의 사이즈를 축소할 수 있고, 고정밀의 표시 장치(200)를 제공할 수 있다.
이상, 본 발명의 몇 가지의 실시 형태에 대하여 설명했지만, 본 발명은 상기 실시 형태에 한정되지 않고, 본 발명의 주지를 일탈하지 않는 범위에서 다양한 변경이 가능하고, 그것들도 본 발명의 범위 내에 포함된다.
100, 200 : 표시 장치
102 : 어레이 기판
104 : 제1 기판
104a : 표시 영역
104b : 단자 영역
104c : 주변 회로 영역
106 : 대향 기판
108 : 제2 기판
110 : 화소
112 : 접속 단자
120 : 제어 회로
122 : 주사선 구동 회로
124 : 영상선 구동 회로
126 : 구동 전원 회로
128 : 기준 전원 회로
130 : 화소 회로
132 : 구동 트랜지스터
132a : 게이트
132b : 소스
132c : 드레인
132d : 반도체층
132e : 게이트 절연층
134 : 선택 트랜지스터
134a : 게이트
134b : 소스
134c : 드레인
134d : 반도체층
134e : 게이트 절연층
136 : 발광 소자
138 : 유지 용량
140 : 주사 신호선
142 : 영상 신호선
144 : 구동 전원선
146 : 기준 전원선
148 : 점퍼 배선
152 : 제1 절연층
154 : 제2 절연층
156 : 제3 절연층
158 : 제4 절연층
160 : 평탄화 절연층
162 : 뱅크
164 : 화소 전극
166 : 공통 전극
168 : 발광층
170 : 시일재
171, 172 : 다결정 실리콘층
174 : 산화물 반도체층
176 : 제1 금속층
178 : 제2 금속층
182a : 제1 콘택트 홀
182b : 제2 콘택트 홀
182c : 제3 콘택트 홀
182d : 제4 콘택트 홀
184a : 제1 콘택트 전극
184b : 제2 콘택트 전극
184c : 제3 콘택트 전극
184d : 제4 콘택트 전극

Claims (8)

  1. 기판의 표면에 배열된 복수의 화소를 구비한 표시 장치이며,
    상기 복수의 화소의 각각은 발광 소자, 구동 트랜지스터, 선택 트랜지스터 및 유지 용량을 포함하고,
    상기 구동 트랜지스터는 보텀 게이트 구조를 갖고,
    상기 구동 트랜지스터의 반도체층은 제1 반도체를 포함하고,
    상기 유지 용량은 제1 전극 및 제2 전극을 갖고,
    상기 제1 전극은 상기 구동 트랜지스터의 게이트와 공통이고,
    상기 제2 전극은 상기 제1 전극보다 하층에 배치되고, 제2 반도체를 포함하는 것을 특징으로 하는 표시 장치.
  2. 제1항에 있어서, 상기 구동 트랜지스터의 채널 영역은 평면에서 볼 때, 상기 제2 전극과 중첩하는 영역을 갖는 것을 특징으로 하는 표시 장치.
  3. 제1항에 있어서, 상기 선택 트랜지스터의 게이트는 상기 구동 트랜지스터의 게이트와 동일한 층에 배치되는 것을 특징으로 하는 표시 장치.
  4. 제3항에 있어서, 상기 선택 트랜지스터는 보텀 게이트 구조를 갖고,
    상기 선택 트랜지스터의 반도체층은 상기 제1 반도체를 포함하고, 상기 구동 트랜지스터의 반도체층과 동일한 층에 배치되는 것을 특징으로 하는 표시 장치.
  5. 제3항에 있어서, 상기 선택 트랜지스터는 톱 게이트 구조를 갖고,
    상기 선택 트랜지스터의 반도체층은 상기 제2 반도체를 포함하고, 상기 제2 전극과 동일한 층에 배치되는 것을 특징으로 하는 표시 장치.
  6. 제1항에 있어서, 상기 기판의 상기 표면에 배치되고, 상기 제2 반도체를 갖는 복수의 트랜지스터를 포함하고, 상기 복수의 화소의 발광을 제어하는 주변 회로를 더 구비하는 표시 장치.
  7. 제1항에 있어서, 상기 복수의 화소의 각각은,
    상기 구동 트랜지스터보다도 상층으로부터 상기 구동 트랜지스터의 소스 전극에 도달하는 제1 콘택트 홀에 설치되고, 상기 구동 트랜지스터의 소스 전극에 접속되는 제1 콘택트 전극, 및
    상기 구동 트랜지스터보다도 상층으로부터 상기 제2 전극에 도달하는 제2 콘택트 홀에 설치되고, 상기 구동 트랜지스터의 드레인 및 상기 제2 전극에 접속되는 제2 콘택트 전극을 더 포함하는 것을 특징으로 하는 표시 장치.
  8. 제1항 내지 제7항 중 어느 한 항에 있어서, 상기 제1 반도체는 산화물 반도체이고,
    상기 제2 반도체는 다결정 실리콘인 표시 장치.
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