KR20180000296A - 반도체 장치 - Google Patents

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KR20180000296A
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하지메 기무라
미키 스즈키
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가부시키가이샤 한도오따이 에네루기 켄큐쇼
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Abstract

본 발명은 데이터를 오랫동안 유지할 수 있는 반도체 장치를 제공한다.
제작 공정수를 늘리지 않고 반도체 장치가 갖는 메모리 셀 어레이 내에서 인접한 메모리 셀들 사이의 전류 누설 경로를 차단함으로써 메모리의 유지 특성을 향상시킬 수 있다.

Description

반도체 장치{SEMICONDUCTOR DEVICE}
본 발명의 일 형태는 반도체 장치 및 반도체 장치의 구동 방법에 관한 것이다. 또는, 본 발명의 일 형태는 전자 기기에 관한 것이다.
또한, 본 발명의 일 형태는 상술한 기술분야에 한정되지 않는다. 본 명세서 등에 개시(開示)되는 발명의 일 형태는 물건, 방법, 또는 제조 방법에 관한 것이다. 또는, 본 발명의 일 형태는 공정(process), 기계(machine), 제품(manufacture), 또는 조성물(composition of matter)에 관한 것이다.
또한, 본 명세서 등에서 반도체 장치란 반도체 특성을 이용함으로써 기능할 수 있는 장치 전반을 가리킨다. 표시 장치(액정 표시 장치, 발광 표시 장치 등), 투영 장치, 조명 장치, 전기 광학 장치, 축전 장치, 기억 장치, 반도체 회로, 촬상 장치, 및 전자 기기 등은 반도체 장치를 갖는다고 할 수 있는 경우가 있다.
반도체 박막을 사용하여 트랜지스터를 구성하는 기술이 주목을 받고 있다. 상기 트랜지스터는 집적 회로(IC)나 화상 표시 장치(단순히 표시 장치라고도 표기함) 등의 전자 디바이스에 널리 응용되고 있다. 트랜지스터에 적용할 수 있는 반도체 박막으로서 실리콘계 반도체 재료가 널리 알려져 있지만, 이 외의 재료로서 산화물 반도체가 주목을 받고 있다.
예를 들어, 산화물 반도체로서 산화 아연 또는 In-Ga-Zn계 산화물을 활성층에 사용하는 트랜지스터로 표시 장치를 제작하는 기술이 개시되어 있다(특허문헌 1 및 특허문헌 2 참조).
또한, 근년에 들어 산화물 반도체를 갖는 트랜지스터를 사용하여 기억 장치의 집적 회로를 제작하는 기술이 공개되어 있다(특허문헌 3 참조). 또한, 기억 장치뿐만 아니라 연산 장치 등도 산화물 반도체를 갖는 트랜지스터로 제작되어 왔다.
그러나, 활성층으로서 산화물 반도체가 제공된 트랜지스터는 산화물 반도체 내의 불순물 및 산소 빈자리로 인하여 그 전기 특성이 변동되기 쉬우므로 신뢰성이 낮다는 문제점이 알려져 있다. 예를 들어, 바이어스-열 스트레스 시험(BT 시험) 전후에서 트랜지스터의 문턱 전압이 변동되는 경우가 있다.
일본 특허공개공보 제2007-123861호 일본 특허공개공보 제2007-96055호 일본 특허공개공보 제2011-119674호
본 발명의 일 형태는 양호한 전기 특성을 갖는 반도체 장치를 제공하는 것을 과제 중 하나로 한다. 본 발명의 일 형태는 미세화 또는 고집적화가 가능한 반도체 장치를 제공하는 것을 과제 중 하나로 한다. 본 발명의 일 형태는 생산성이 높은 반도체 장치를 제공하는 것을 과제 중 하나로 한다.
본 발명의 일 형태는 데이터를 오랫동안 유지할 수 있는 반도체 장치를 제공하는 것을 과제 중 하나로 한다. 본 발명의 일 형태는 정보의 기록 속도가 빠른 반도체 장치를 제공하는 것을 과제 중 하나로 한다. 본 발명의 일 형태는 설계 자유도가 높은 반도체 장치를 제공하는 것을 과제 중 하나로 한다. 본 발명의 일 형태는 소비전력을 억제할 수 있는 반도체 장치를 제공하는 것을 과제 중 하나로 한다. 본 발명의 일 형태는 신규 반도체 장치를 제공하는 것을 과제 중 하나로 한다.
또한, 이들 과제의 기재는 다른 과제의 존재를 방해하는 것은 아니다. 또한, 본 발명의 일 형태는 이들 과제 모두를 해결할 필요는 없다. 또한, 이들 외의 과제는 명세서, 도면, 청구항 등의 기재로부터 저절로 명백해지는 것이며, 명세서, 도면, 청구항 등의 기재로부터 이들 외의 과제를 추출할 수 있다.
본 발명의 일 형태에 따르면, 제작 공정수를 늘리지 않고 반도체 장치가 갖는 메모리 셀 어레이 내에서 인접한 메모리 셀들 사이의 전류 누설 경로를 차단함으로써 메모리의 유지 특성을 향상시킬 수 있다.
본 발명의 일 형태는 반도체 기판과, 이 반도체 기판 위에 배치된 제 1 메모리 셀과, 제 2 메모리 셀을 갖고, 제 1 메모리 셀은 제 1 트랜지스터와, 제 1 트랜지스터의 소스 전극 및 드레인 전극 중 하나와 접속되는 제 1 용량 소자를 갖고, 제 2 메모리 셀은 제 2 트랜지스터와, 제 2 트랜지스터의 소스 전극 및 드레인 전극 중 하나와 접속되는 제 2 용량 소자를 갖고, 제 1 트랜지스터는 제 1 산화물과, 제 1 게이트 전극과, 제 2 게이트 전극과, 제 1 산화물과 제 1 게이트 전극 사이의 제 1 게이트 절연체와, 제 1 산화물과 접한 제 1 도전체 및 제 2 도전체와, 제 1 산화물과 접하고 제 1 게이트 절연체와 제 1 산화물 사이에 제공되는 제 2 산화물과, 제 1 산화물과 제 2 게이트 전극 사이의 제 2 게이트 절연체를 갖고, 제 2 트랜지스터는 제 3 산화물과, 제 1 게이트 전극과, 제 2 게이트 전극과, 제 3 산화물과 제 1 게이트 전극 사이의 제 3 게이트 절연체와, 제 3 산화물과 접한 제 3 도전체 및 제 4 도전체와, 제 3 산화물과 접하고 제 3 게이트 절연체와 제 3 산화물 사이에 제공된 제 2 산화물과, 제 3 산화물과 제 2 게이트 전극 사이의 제 2 게이트 절연체를 갖고, 제 2 게이트 전극은 제 2 산화물과 중첩되는 영역과, 제 2 산화물의 외주 부분 외측으로 연장되는 영역을 갖고, 제 2 산화물의 외주 부분 외측으로 연장되는 영역은 제 1 트랜지스터와 제 1 용량 소자의 접속 영역과, 제 2 트랜지스터와 제 2 용량 소자의 접속 영역 사이에 제공되는 반도체 장치이다.
또한, 본 발명의 일 형태는 제 2 게이트 전극의 종단부가 제 2 산화물의 종단부 외측으로 연장되는 영역을 갖는 상기 반도체 장치이다.
또한, 본 발명의 일 형태는 제 1 도전체가 제 1 산화물 위에 제공되고, 제 2 도전체가 제 1 산화물 위에 제공되는 반도체 장치이다.
또한, 본 발명의 일 형태는 제 1 산화물 및 제 3 산화물이 채널로서 기능하고, 제 1 도전체, 제 2 도전체, 제 3 도전체, 및 제 4 도전체가 소스 전극 및 드레인 전극으로서 기능하는 반도체 장치이다.
또한, 본 발명의 일 형태는 제 1 내지 제 3 산화물이 산화물 반도체를 포함하는 반도체 장치이다.
양호한 전기 특성을 갖는 반도체 장치를 제공할 수 있다. 또는, 미세화 또는 고집적화가 가능한 반도체 장치를 제공할 수 있다. 또는, 생산성이 높은 반도체 장치를 제공할 수 있다.
또는, 데이터를 오랫동안 유지할 수 있는 반도체 장치를 제공할 수 있다. 또는, 정보의 기록 속도가 빠른 반도체 장치를 제공할 수 있다. 또는, 설계 자유도가 높은 반도체 장치를 제공할 수 있다. 또는, 소비전력을 억제할 수 있는 반도체 장치를 제공할 수 있다. 또는, 신규 반도체 장치를 제공할 수 있다.
또한, 이들 효과의 기재는 다른 효과의 존재를 방해하는 것은 아니다. 또한, 본 발명의 일 형태는 이들 효과 모두를 가질 필요는 없다. 또한, 이들 외의 효과는 명세서, 도면, 청구항 등의 기재로부터 저절로 명백해지는 것이며 명세서, 도면, 청구항 등의 기재로부터 이들 외의 효과를 추출할 수 있다.
도 1은 본 발명의 일 형태에 따른 반도체 장치의 상면도 및 단면 구조를 설명하기 위한 도면.
도 2는 본 발명의 일 형태에 따른 반도체 장치의 상면도 및 단면 구조를 설명하기 위한 도면.
도 3은 본 발명의 일 형태에 따른 반도체 장치의 상면도 및 단면 구조를 설명하기 위한 도면.
도 4는 본 발명의 일 형태에 따른 반도체 장치의 전류 누설 경로를 설명하기 위한 도면.
도 5는 본 발명의 일 형태에 따른 반도체 장치의 상면도를 설명하기 위한 도면.
도 6은 본 발명의 일 형태에 따른 반도체 장치의 상면도를 설명하기 위한 도면.
도 7은 본 발명의 일 형태에 따른 반도체 장치의 단면 구조를 설명하기 위한 도면.
도 8은 본 발명의 일 형태에 따른 반도체 장치의 회로도.
도 9는 본 발명의 일 형태에 따른 반도체 장치의 제작 방법을 도시한 상면도 및 단면도.
도 10은 본 발명의 일 형태에 따른 반도체 장치의 제작 방법을 도시한 상면도 및 단면도.
도 11은 본 발명의 일 형태에 따른 반도체 장치의 제작 방법을 도시한 상면도 및 단면도.
도 12는 본 발명의 일 형태에 따른 반도체 장치의 제작 방법을 도시한 상면도 및 단면도.
도 13은 본 발명의 일 형태에 따른 반도체 장치의 제작 방법을 도시한 상면도 및 단면도.
도 14는 본 발명의 일 형태에 따른 반도체 장치의 제작 방법을 도시한 상면도 및 단면도.
도 15는 본 발명의 일 형태에 따른 반도체 장치의 제작 방법을 도시한 상면도 및 단면도.
도 16은 본 발명의 일 형태에 따른 반도체 장치의 제작 방법을 도시한 상면도 및 단면도.
도 17은 본 발명의 일 형태에 따른 반도체 장치의 제작 방법을 도시한 상면도 및 단면도.
도 18은 본 발명의 일 형태에 따른 반도체 장치의 제작 방법을 도시한 상면도 및 단면도.
도 19는 본 발명의 일 형태에 따른 반도체 장치를 도시한 도면.
도 20은 본 발명에 따른 산화물의 원자수비의 범위를 설명하기 위한 도면.
도 21은 산화물의 적층 구조의 밴드도.
도 22는 메모리 셀의 회로도를 설명하기 위한 도면.
도 23은 실시예의 VSL의 누적 분포를 나타내는 그래프.
도 24는 실시예의 VSL의 누적 분포를 나타내는 그래프.
도 25는 실시예의 VSL의 누적 분포를 나타내는 그래프.
도 26은 실시예의 VSL의 경과 시간 의존성을 나타내는 그래프.
도 27은 실시예의 아레니우스 플롯을 나타내는 그래프.
도 28은 본 발명의 일 형태에 따른 전자 기기를 도시한 도면.
실시형태에 대하여 도면을 참조하면서 아래에서 설명한다. 다만, 실시형태는 많은 다른 형태로 실시하는 것이 가능하고, 본 발명의 취지 및 범위에서 벗어남이 없이 그 형태 및 상세한 사항을 다양하게 변경할 수 있다는 것은 통상의 기술자라면 용이하게 이해할 수 있다. 따라서, 본 발명은 아래에 기재된 실시형태의 내용에 한정하여 해석되는 것은 아니다.
또한, 도면에서 크기, 층의 두께, 또는 영역은 명료화를 위하여 과장되어 있는 경우가 있다. 따라서, 반드시 그 스케일에 한정되지는 않는다. 또한, 도면은 이상적인 예를 모식적으로 도시한 것이고, 도면에 도시된 형상 또는 값 등에 한정되지 않는다. 또한, 도면에서 동일 부분 또는 같은 기능을 갖는 부분에는 동일한 부호를 상이한 도면 사이에서 공통적으로 사용하고, 그 반복 설명은 생략한다. 또한, 같은 기능을 갖는 부분을 가리키는 경우에는 해치 패턴을 동일하게 하고, 특별히 부호를 붙이지 않는 경우가 있다.
또한, 본 명세서 등에서 "제 1", "제 2" 등의 서수사는 편의상 사용되는 것이며, 공정 순서 또는 적층 순서를 나타내는 것이 아니다. 그러므로 예를 들어, "제 1"을 "제 2" 또는 "제 3" 등으로 적절히 바꿔 설명할 수 있다. 또한, 본 명세서 등에 기재된 서수사와 본 발명의 일 형태를 특정하기 위하여 사용되는 서수사는 일치되지 않는 경우가 있다.
또한, 본 명세서에서 "위에", "아래에" 등의 배치를 나타내는 어구는 구성들의 위치 관계를 도면을 참조하여 설명하기 위하여 편의상 사용되는 것이다. 또한, 구성들의 위치 관계는 각 구성을 묘사하는 방향에 따라 적절히 달라진다. 따라서, 명세서에서 설명된 어구에 한정되지 않고, 상황에 따라 적절히 바꿔 말할 수 있다.
또한, 본 명세서 등에서 반도체 장치란, 반도체 특성을 이용함으로써 기능할 수 있는 장치 전반을 가리킨다. 트랜지스터 등의 반도체 소자를 비롯하여, 반도체 회로, 연산 장치, 기억 장치는 반도체 장치의 일 형태이다. 촬상 장치, 표시 장치, 액정 표시 장치, 발광 장치, 전기 광학 장치, 발전 장치(박막 태양 전지, 유기 박막 태양 전지 등을 포함함), 및 전자 기기는 반도체 장치를 갖는 경우가 있다.
또한, 본 명세서 등에서 트랜지스터란 게이트와 드레인과 소스를 포함하는 적어도 3개의 단자를 갖는 소자이다. 그리고, 드레인(드레인 단자, 드레인 영역, 또는 드레인 전극)과 소스(소스 단자, 소스 영역, 또는 소스 전극) 사이에 채널 영역을 갖고, 채널 형성 영역을 통하여 소스와 드레인 사이에 전류를 흘릴 수 있다. 또한, 본 명세서 등에서 채널 영역이란 주로 전류가 흐르는 영역을 뜻한다.
또한, 소스나 드레인의 기능은 다른 극성의 트랜지스터를 채용하는 경우나, 회로 동작에서 전류의 방향이 변화되는 경우 등에는 서로 바뀌는 경우가 있다. 그래서, 본 명세서 등에서는 소스나 드레인이라는 용어는 서로 바꾸어 사용할 수 있는 것으로 한다.
또한, 본 명세서 등에서 산화질화 실리콘막이란 질소보다 산소의 함유량이 많은 것이며, 바람직하게는 산소가 55atomic% 이상 65atomic% 이하, 질소가 1atomic% 이상 20atomic% 이하, 실리콘이 25atomic% 이상 35atomic% 이하, 수소가 0.1atomic% 이상 10atomic% 이하의 농도 범위에서 함유되는 것을 뜻한다. 또한, 질화산화 실리콘막이란 산소보다 질소의 함유량이 많은 것이며, 바람직하게는 질소가 55atomic% 이상 65atomic% 이하, 산소가 1atomic% 이상 20atomic% 이하, 실리콘이 25atomic% 이상 35atomic% 이하, 수소가 0.1atomic% 이상 10atomic% 이하의 농도 범위에서 함유되는 것을 뜻한다.
또한, 본 명세서 등에서 "막"이라는 용어와 "층"이라는 용어는 서로 바뀔 수 있다. 예를 들어, "도전층"이라는 용어를 "도전막"이라는 용어로 바꿀 수 있는 경우가 있다. 또는, 예를 들어, "절연막"이라는 용어를 "절연층"이라는 용어로 바꿀 수 있는 경우가 있다.
또한, 본 명세서 등에 기재된 트랜지스터는 명시되어 있는 경우를 제외하고 인핸스먼트형(노멀리 오프형) 전계 효과 트랜지스터인 것으로 한다. 또한, 본 명세서 등에 기재된 트랜지스터는 명시되어 있는 경우를 제외하고 n채널 트랜지스터인 것으로 한다. 따라서, 그 문턱 전압("Vth"라고도 불림)은 명시되어 있는 경우를 제외하고 0V보다 큰 것으로 한다.
또한, 본 명세서 등에서 "평행"이란 2개의 직선이 -10° 이상 10° 이하의 각도로 배치되어 있는 상태를 뜻한다. 따라서, -5° 이상 5° 이하의 경우도 포함된다. 또한, "실질적으로 평행"이란 2개의 직선이 -30° 이상 30° 이하의 각도로 배치된 상태를 뜻한다. 또한, "수직"이란 2개의 직선이 80° 이상 100° 이하의 각도로 배치된 상태를 뜻한다. 따라서, 85° 이상 95° 이하의 경우도 포함된다. 또한, "실질적으로 수직"이란 2개의 직선이 60° 이상 120° 이하의 각도로 배치된 상태를 뜻한다.
또한, 본 명세서에서 삼방정계 및 능면체정계(rhombohedral crystal system)는 육방정계에 포함된다.
예를 들어 본 명세서 등에서 X와 Y가 접속되어 있다고 명시적으로 기재되어 있는 경우에는, X와 Y가 전기적으로 접속되어 있는 경우와, X와 Y가 기능적으로 접속되어 있는 경우와, X와 Y가 직접 접속되어 있는 경우가 본 명세서 등에 개시되어 있는 것으로 한다. 따라서, 소정의 접속 관계, 예를 들어 도면에 또는 문장으로 기재된 접속 관계에 한정되지 않고, 도면에 또는 문장으로 기재된 접속 관계 이외의 것도 도면에 또는 문장으로 기재되어 있는 것으로 한다.
여기서, X 및 Y는 대상물(예를 들어 장치, 소자, 회로, 배선, 전극, 단자, 도전막, 층 등)인 것으로 한다.
X와 Y가 직접 접속되어 있는 경우의 일례로서는 X와 Y의 전기적인 접속을 가능하게 하는 소자(예를 들어 스위치, 트랜지스터, 용량 소자, 인덕터, 저항 소자, 다이오드, 표시 소자, 발광 소자, 부하 등)가 X와 Y 사이에 접속되어 있지 않은 경우이며, X와 Y의 전기적인 접속을 가능하게 하는 소자(예를 들어 스위치, 트랜지스터, 용량 소자, 인덕터, 저항 소자, 다이오드, 표시 소자, 발광 소자, 부하 등)를 개재(介在)하지 않고 X와 Y가 접속되어 있는 경우이다.
X와 Y가 전기적으로 접속되어 있는 경우의 일례로서는 X와 Y의 전기적인 접속을 가능하게 하는 소자(예를 들어 스위치, 트랜지스터, 용량 소자, 인덕터, 저항 소자, 다이오드, 표시 소자, 발광 소자, 부하 등)가 X와 Y 사이에 하나 이상 접속될 수 있다. 또한, 스위치는 온/오프가 제어되는 기능을 갖는다. 즉, 스위치는 도통 상태(온 상태) 또는 비도통 상태(오프 상태)가 되어, 전류를 흘릴지 여부를 제어하는 기능을 갖는다. 또는, 스위치는 전류를 흘리는 경로를 선택하여 전환하는 기능을 갖는다. 또한, X와 Y가 전기적으로 접속되어 있는 경우는 X와 Y가 직접 접속되어 있는 경우를 포함하는 것으로 한다.
X와 Y가 기능적으로 접속되어 있는 경우의 일례로서는 X와 Y의 기능적인 접속을 가능하게 하는 회로(예를 들어 논리 회로(인버터, NAND 회로, 및 NOR 회로 등), 신호 변환 회로(DA 변환 회로, AD 변환 회로, 및 감마 보정 회로 등), 전위 레벨 변환 회로(전원 회로(승압 회로 및 강압 회로 등), 신호의 전위 레벨을 전환하는 레벨 시프터 회로 등), 전압원, 전류원, 전환 회로, 증폭 회로(신호 진폭 또는 전류량 등을 증가시킬 수 있는 회로, 연산 증폭기, 차동 증폭 회로, 소스 폴로어 회로, 및 버퍼 회로 등), 신호 생성 회로, 기억 회로, 및 제어 회로 등)가 X와 Y 사이에 하나 이상 접속될 수 있다. 또한, 일례로서 X와 Y 사이에 다른 회로가 개재되더라도 X로부터 출력된 신호가 Y로 전달되는 경우에는 X와 Y는 기능적으로 접속되어 있는 것으로 한다. 또한, X와 Y가 기능적으로 접속되어 있는 경우에는 X와 Y가 직접 접속되어 있는 경우와, X와 Y가 전기적으로 접속되어 있는 경우가 포함되는 것으로 한다.
또한, X와 Y가 전기적으로 접속되어 있다고 명시적으로 기재되어 있는 경우에는, X와 Y가 전기적으로 접속되어 있는 경우(즉 X와 Y가 사이에 다른 소자 또는 다른 회로를 개재하여 접속되어 있는 경우)와, X와 Y가 기능적으로 접속되어 있는 경우(즉 X와 Y가 사이에 다른 회로를 개재하여 기능적으로 접속되어 있는 경우)와, X와 Y가 직접 접속되어 있는 경우(즉 X와 Y가 사이에 다른 소자 또는 다른 회로를 개재하지 않고 접속되어 있는 경우)가 본 명세서 등에 개시되어 있는 것으로 한다. 즉, 전기적으로 접속되어 있다고 명시적으로 기재되어 있는 경우에는, 단순히 접속되어 있다고만 명시적으로 기재되어 있는 경우와 같은 내용이 본 명세서 등에 개시되어 있는 것으로 한다.
또한, 예를 들어 트랜지스터의 소스(또는 제 1 단자 등)가 Z1을 통하여(또는 통하지 않고) X에 전기적으로 접속되어 있고 트랜지스터의 드레인(또는 제 2 단자 등)이 Z2를 통하여(또는 통하지 않고) Y에 전기적으로 접속되어 있는 경우나, 트랜지스터의 소스(또는 제 1 단자 등)가 Z1의 일부와 직접 접속되어 있고 Z1의 다른 일부가 X와 직접 접속되어 있고 트랜지스터의 드레인(또는 제 2 단자 등)이 Z2의 일부와 직접 접속되어 있고 Z2의 다른 일부가 Y와 직접 접속되어 있는 경우는 다음과 같이 표현할 수 있다.
예를 들어 "X, Y, 트랜지스터의 소스(또는 제 1 단자 등), 및 드레인(또는 제 2 단자 등)은 서로 전기적으로 접속되어 있고, X, 트랜지스터의 소스(또는 제 1 단자 등), 트랜지스터의 드레인(또는 제 2 단자 등), Y의 순서로 전기적으로 접속되어 있다"라고 표현할 수 있다. 또는, "트랜지스터의 소스(또는 제 1 단자 등)는 X에 전기적으로 접속되어 있고, 트랜지스터의 드레인(또는 제 2 단자 등)은 Y에 전기적으로 접속되어 있고, X, 트랜지스터의 소스(또는 제 1 단자 등), 트랜지스터의 드레인(또는 제 2 단자 등), 및 Y는 이 순서대로 전기적으로 접속되어 있다"라고 표현할 수 있다. 또는, "X는 트랜지스터의 소스(또는 제 1 단자 등) 및 드레인(또는 제 2 단자 등)을 통하여 Y에 전기적으로 접속되어 있고, X, 트랜지스터의 소스(또는 제 1 단자 등), 트랜지스터의 드레인(또는 제 2 단자 등), Y는 이 접속 순서대로 제공되어 있다"라고 표현할 수 있다. 이들 예와 같은 표현 방법을 사용하여 회로 구성에서의 접속 순서를 규정함으로써, 트랜지스터의 소스(또는 제 1 단자 등)와 드레인(또는 제 2 단자 등)을 구별하여 기술적 범위를 결정할 수 있다.
또는, 다른 표현 방법으로서 예를 들어 "트랜지스터의 소스(또는 제 1 단자 등)는 적어도 제 1 접속 경로를 통하여 X에 전기적으로 접속되어 있고, 상기 제 1 접속 경로는 제 2 접속 경로를 갖지 않고, 상기 제 2 접속 경로는 트랜지스터를 통한 트랜지스터의 소스(또는 제 1 단자 등)와 트랜지스터의 드레인(또는 제 2 단자 등) 사이의 경로이고, 상기 제 1 접속 경로는 Z1을 통한 경로이고, 트랜지스터의 드레인(또는 제 2 단자 등)은 적어도 제 3 접속 경로를 통하여 Y에 전기적으로 접속되어 있고, 상기 제 3 접속 경로는 상기 제 2 접속 경로를 갖지 않고, 상기 제 3 접속 경로는 Z2를 통한 경로이다"라고 표현할 수 있다. 또는, "트랜지스터의 소스(또는 제 1 단자 등)는 적어도 제 1 접속 경로에 의하여 Z1을 통하여 X에 전기적으로 접속되어 있고, 상기 제 1 접속 경로는 제 2 접속 경로를 갖지 않고, 상기 제 2 접속 경로는 트랜지스터를 통한 접속 경로를 갖고, 트랜지스터의 드레인(또는 제 2 단자 등)은 적어도 제 3 접속 경로에 의하여 Z2를 통하여 Y에 전기적으로 접속되어 있고, 상기 제 3 접속 경로는 상기 제 2 접속 경로를 갖지 않는다"라고 표현할 수 있다. 또는, "트랜지스터의 소스(또는 제 1 단자 등)는 적어도 제 1 전기적 경로에 의하여 Z1을 통하여 X에 전기적으로 접속되어 있고, 상기 제 1 전기적 경로는 제 2 전기적 경로를 갖지 않으며, 상기 제 2 전기적 경로는 트랜지스터의 소스(또는 제 1 단자 등)로부터 트랜지스터의 드레인(또는 제 2 단자 등)으로의 전기적 경로이고, 트랜지스터의 드레인(또는 제 2 단자 등)은 적어도 제 3 전기적 경로에 의하여 Z2를 통하여 Y에 전기적으로 접속되어 있고, 상기 제 3 전기적 경로는 제 4 전기적 경로를 갖지 않고, 상기 제 4 전기적 경로는 트랜지스터의 드레인(또는 제 2 단자 등)으로부터 트랜지스터의 소스(또는 제 1 단자 등)로의 전기적 경로이다"라고 표현할 수 있다. 이들 예와 같은 표현 방법을 사용하여 회로 구성에서의 접속 경로를 규정함으로써, 트랜지스터의 소스(또는 제 1 단자 등)와 드레인(또는 제 2 단자 등)을 구별하여 기술적 범위를 결정할 수 있다.
또한, 이들 표현 방법은 일례이며, 이들 표현 방법에 한정되지 않는다. 여기서, X, Y, Z1, 및 Z2는 대상물(예를 들어 장치, 소자, 회로, 배선, 전극, 단자, 도전막, 층 등)인 것으로 한다.
또한, 회로도상에서는 독립되어 있는 구성 요소들이 서로 전기적으로 접속되는 것처럼 도시된 경우라도, 하나의 구성 요소가 복수의 구성 요소의 기능을 겸비하는 경우도 있다. 예를 들어 배선의 일부가 전극으로서도 기능하는 경우에는, 하나의 도전막이 배선의 기능 및 전극의 기능의 양쪽의 구성 요소의 기능을 겸비한다. 따라서, 본 명세서에서 전기적으로 접속이란 이러한 하나의 도전막이 복수의 구성 요소의 기능을 겸비하는 경우도 그 범주에 포함한다.
또한, 본 명세서에서 배리어막이란 수소 등의 불순물 및 산소의 투과를 억제하는 기능을 갖는 막이며, 이 배리어막이 도전성을 갖는 경우에는 도전성 배리어막이라고 부르는 경우가 있다.
(실시형태 1)
<반도체 장치의 구성 1>
반도체 장치(1000)가 갖는 메모리 셀 어레이의 일부의 회로도를 도 8에 도시하였다. 도 8은 2개의 메모리 셀(메모리 셀 A 및 메모리 셀 B)의 회로도를 도시한 것이고, 메모리 셀 A는 메모리 셀 어레이 내의 오른쪽 단부에 위치하는 메모리 셀을 나타낸 것이다. 반도체 장치(1000)가 갖는 메모리 셀은 위, 아래, 및 왼쪽 방향으로 반복적으로 배치된다(도 8에서 점선으로 나타냄).
메모리 셀 A는 제 1 게이트 전극 및 제 2 게이트 전극을 갖는 트랜지스터(100a), 트랜지스터(600a), 용량 소자(200a), 및 노드(FN1)를 갖는다. 또한, 메모리 셀 B는 제 1 게이트 전극 및 제 2 게이트 전극을 갖는 트랜지스터(100b), 트랜지스터(600b), 용량 소자(200b), 및 노드(FN2)를 갖는다. 트랜지스터(100a)의 소스 전극 및 드레인 전극 중 하나와 용량 소자(200a)의 한쪽 전극의 접속 영역을 노드(FN1)라고 부를 수 있다. 또한, 트랜지스터(100b)의 소스 전극 및 드레인 전극 중 하나와 용량 소자(200b)의 한쪽 전극의 접속 영역을 노드(FN2)라고 부를 수 있다.
메모리 셀 A에서 트랜지스터(100a)의 제 1 게이트 전극은 배선(WL)에 전기적으로 접속되어 있고, 트랜지스터(100a)의 제 2 게이트 전극은 배선(BGL)에 전기적으로 접속되어 있고, 트랜지스터(100a)의 소스 전극 및 드레인 전극 중 다른 하나는 배선(BL1)에 전기적으로 접속되어 있고, 트랜지스터(100a)의 소스 전극 및 드레인 전극 중 하나는 노드(FN1)에 전기적으로 접속되어 있다. 용량 소자(200a)의 다른 쪽 전극은 배선(RL)에 전기적으로 접속되어 있고, 용량 소자(200a)의 한쪽 전극은 노드(FN1)에 전기적으로 접속되어 있다. 트랜지스터(600a)의 게이트 전극은 노드(FN1)에 전기적으로 접속되어 있고, 트랜지스터(600a)의 소스 전극 및 드레인 전극 중 하나는 배선(BL1)에 전기적으로 접속되어 있고, 트랜지스터(600a)의 소스 전극 및 드레인 전극 중 다른 하나는 배선(SL1)에 전기적으로 접속되어 있다.
메모리 셀 B에서 트랜지스터(100b)의 제 1 게이트 전극은 배선(WL)에 전기적으로 접속되어 있고, 트랜지스터(100b)의 제 2 게이트 전극은 배선(BGL)에 전기적으로 접속되어 있고, 트랜지스터(100b)의 소스 전극 및 드레인 전극 중 다른 하나는 배선(BL2)에 전기적으로 접속되어 있고, 트랜지스터(100b)의 소스 전극 및 드레인 전극 중 하나는 노드(FN2)에 전기적으로 접속되어 있다. 용량 소자(200b)의 다른 쪽 전극은 배선(RL)에 전기적으로 접속되어 있고, 용량 소자(200b)의 다른 쪽 전극은 노드(FN2)에 전기적으로 접속되어 있다. 트랜지스터(600b)의 게이트 전극은 노드(FN2)에 전기적으로 접속되어 있고, 트랜지스터(600b)의 소스 전극 및 드레인 전극 중 하나는 배선(BL2)에 전기적으로 접속되어 있고, 트랜지스터(600b)의 소스 전극 및 드레인 전극 중 다른 하나는 배선(SL2)에 전기적으로 접속되어 있다.
메모리 셀 A의 트랜지스터(100a)의 제 1 게이트 전극과, 인접한 메모리 셀 B의 트랜지스터(100b)의 제 1 게이트 전극은 양쪽 모두 배선(WL)에 전기적으로 접속되어 있다. 또한, 메모리 셀 A의 트랜지스터(100a)의 제 2 게이트 전극과, 인접한 메모리 셀 B의 트랜지스터(100b)의 제 2 게이트 전극은 양쪽 모두 배선(BGL)에 전기적으로 접속되어 있다. 또한, 메모리 셀 A의 용량 소자(200a)의 다른 쪽 전극과, 인접한 메모리 셀 B의 용량 소자(200b)의 다른 쪽 전극은 양쪽 모두 배선(RL)에 전기적으로 접속되어 있다.
트랜지스터(100a) 및 트랜지스터(100b)는 오프 전류가 작은 트랜지스터인 것이 바람직하다. 예를 들어 트랜지스터(100a) 및 트랜지스터(100b)의 오프 전류는 10-18A/μm 이하가 바람직하고, 더 바람직하게는 10-21A/μm 이하, 더욱 바람직하게는 10-24A/μm 이하이다. 오프 전류가 작은 트랜지스터로서 산화물 반도체 트랜지스터를 들 수 있다.
트랜지스터(600a) 및 트랜지스터(600b)로서 문턱 전압의 편차가 작은 트랜지스터를 사용하는 것이 바람직하다. 구체적으로는 단결정 실리콘으로 채널이 형성된 트랜지스터를 들 수 있다.
메모리 셀 A 및 메모리 셀 B는 노드(FN1) 및 노드(FN2)의 전하를 유지할 수 있는 특징을 살려 다음과 같이 정보를 기록, 유지, 및 판독할 수 있다.
정보의 기록 및 유지에 대하여 메모리 셀 A를 사용하여 설명한다. 우선, 트랜지스터(100a)가 온 상태가 되도록 배선(WL)에 전위를 공급한다. 이로써, 배선(BL1)의 전위가 노드(FN1)에 공급된다. 즉, 노드(FN1)에 소정의 전하가 공급된다(기록). 여기서는 2개의 다른 전위 레벨을 주는 전하(이후 Low 레벨, High 레벨이라고 부름) 중 어느 하나가 공급되는 것으로 한다. 이 후, 트랜지스터(100a)를 오프 상태로 함으로써 노드(FN1)에 공급된 전하가 유지된다(유지).
트랜지스터(100a)의 오프 전류는 매우 작기 때문에 트랜지스터(600a)의 게이트의 전하가 오랫동안 유지된다. 여기서, 트랜지스터(100a)의 제 2 게이트 전극에 배선(BGL)을 통하여 음전위를 공급함으로써 트랜지스터(100a)의 문턱값은 양의 방향으로 시프트되므로 트랜지스터(100a)의 오프 전류를 더 작게 할 수 있다.
다음으로, 정보의 판독에 대하여 설명한다. 배선(SL1)에 소정의 전위(정전위)를 공급한 상태로 배선(RL)에 적절한 전위(판독 전위)를 공급하면 트랜지스터(600a)의 게이트에 유지된 전하량에 따라 배선(BL1)의 전위는 변동한다. 이것은 트랜지스터(600a)가 p채널형인 경우, 노드(FN1)에 High 레벨이 공급되는 경우의 외견상의 문턱 전압 Vth_H는 노드(FN1)에 Low 레벨이 공급되는 경우의 외견상의 문턱 전압 Vth_L보다 낮기 때문이다. 여기서, 외견상의 문턱 전압이란 트랜지스터(600a)를 온 상태로 하는 데 필요한 배선(RL)의 전위를 뜻한다. 따라서, 배선(RL)의 전위를 Vth_H와 Vth_L 사이의 전위 V0으로 함으로써 트랜지스터(600a)의 게이트에 공급된 전하를 판별할 수 있다. 예를 들어, 기록 시에 Low 레벨이 공급된 경우에는 노드(FN1)의 전위가 V0(<Vth_L)이 되면 트랜지스터(600a)는 "온 상태"가 된다. High 레벨이 공급된 경우에는 노드(FN1)의 전위가 V0(>Vth_H)이 되더라도 트랜지스터(600a)는 "오프 상태"를 유지한다. 그래서, 배선(BL1)의 전위를 판별함으로써, 유지된 정보를 판독할 수 있다.
또한, 상기에서는 트랜지스터(600a)가 p채널 트랜지스터인 것으로 가정하여 설명하였지만, 이에 한정되지 않고 트랜지스터(600a)가 n채널 트랜지스터일 수도 있다.
도 8에 도시된 반도체 장치(1000)가 갖는 메모리 셀 어레이의 일부인 메모리 셀 A 및 메모리 셀 B의 상면도 및 단면도를 도 1에 도시하였다. 도 1에서는 도 8에 도시된 트랜지스터(600a) 및 트랜지스터(600b)를 생략하였다.
도 1의 (A)는 반도체 장치(1000)가 갖는 메모리 셀 어레이의 일부인 메모리 셀 A 및 메모리 셀 B의 상면도이다. 또한, 도 1의 (B)는 도 1의 (A)의 일점쇄선 A1-A2를 따르는 단면도이다. 도 1의 (C)는 도 1의 (A)의 일점쇄선 A3-A4를 따르는 단면도이다. 도 1의 (D)는 도 1의 (A)의 일점쇄선 B1-B2를 따르는 단면도이다. 도 1의 (A)의 상면도에서는 도면의 명료화를 위하여 일부의 요소를 생략하였다. 메모리 셀 A는 트랜지스터(100a), 용량 소자(200a), 및 노드(FN1)를 갖고, 메모리 셀 B는 트랜지스터(100b), 용량 소자(200b), 및 노드(FN2)를 갖는다. 또한, 메모리 셀 A는 반도체 장치(1000)가 갖는 메모리 셀 어레이의 오른쪽 단부에 위치하는 메모리 셀이다.
메모리 셀 A 및 메모리 셀 B는 기판(400) 위의 절연체(401a)와, 절연체(401a) 위의 절연체(401b)와, 절연체(401b) 위의 트랜지스터(100a), 트랜지스터(100b), 용량 소자(200a), 용량 소자(200b), 노드(FN1), 및 노드(FN2)를 갖고, 트랜지스터(100a) 위, 트랜지스터(100b) 위, 용량 소자(200a) 위, 용량 소자(200b) 위, 노드(FN1) 위, 및 노드(FN2) 위에는 절연체(408a), 절연체(408b), 절연체(408c), 절연체(422), 절연체(424), 절연체(410), 절연체(415), 및 절연체(418)가 제공되어 있다.
트랜지스터(100a)는 절연체(301)와, 절연체(301)가 갖는 개구 내에 배치된 도전체(310)와, 도전체(310) 및 절연체(301) 위의 절연체(302)와, 절연체(302) 위의 절연체(303)와, 절연체(303) 위의 절연체(402)와, 절연체(402) 위의 산화물(406_1a)과, 산화물(406_1a) 위의 산화물(406_2a)과, 산화물(406_2a) 상면과 접한 영역을 갖는 도전체(416a1) 및 도전체(416a2)와, 도전체(416a1)의 측면, 도전체(416a2)의 측면, 및 산화물(406_2a) 상면과 접한 영역을 갖는 산화물(406_3a)과, 산화물(406_3a) 위의 절연체(412a)와, 산화물(406_3a)과 절연체(412a)를 개재하여 서로 중첩되는 영역을 갖는 도전체(404a)를 갖는다. 또한, 배리어막(417a1) 및 배리어막(417a2)이 트랜지스터(100a) 위에 제공되어 있다.
트랜지스터(100b)는 절연체(301)와, 절연체(301)가 갖는 개구 내에 배치된 도전체(310)와, 도전체(310) 및 절연체(301) 위의 절연체(302)와, 절연체(302) 위의 절연체(303)와, 절연체(303) 위의 절연체(402)와, 절연체(402) 위의 산화물(406_1b)과, 산화물(406_1b) 위의 산화물(406_2b)과, 산화물(406_2b) 상면과 접한 영역을 갖는 도전체(416b1) 및 도전체(416b2)와, 도전체(416b1)의 측면, 도전체(416b2)의 측면, 및 산화물(406_2b) 상면과 접한 영역을 갖는 산화물(406_3a)과, 산화물(406_3a) 위의 절연체(412a)와, 산화물(406_3a)과 절연체(412a)를 개재하여 서로 중첩되는 영역을 갖는 도전체(404a)를 갖는다. 또한, 배리어막(417b1) 및 배리어막(417b2)이 트랜지스터(100b) 위에 제공되어 있다.
도전체(404a), 절연체(412a), 산화물(406_3a), 도전체(310), 절연체(302), 절연체(303), 및 절연체(402)는 트랜지스터(100a) 및 트랜지스터(100b)에 공통적으로 제공되어 있다.
용량 소자(200a)는 도전체(416a1)와, 도전체(416a1) 위의 배리어막(417a1)과, 배리어막(417a1) 위의 산화물(406_3b)과, 산화물(406_3b) 위의 절연체(412b)와, 배리어막(417a1), 산화물(406_3b), 및 절연체(412b)를 개재하여 도전체(416a1)와 중첩되는 영역을 갖는 도전체(404b)를 갖는다.
용량 소자(200b)는 도전체(416b1)와, 도전체(416b1) 위의 배리어막(417b1)과, 배리어막(417b1) 위의 산화물(406_3c)과, 산화물(406_3c) 위의 절연체(412c)와, 배리어막(417b1), 산화물(406_3c), 및 절연체(412c)를 개재하여 도전체(416b1)와 중첩되는 영역을 갖는 도전체(404c)를 갖는다.
도전체(416a1)는 트랜지스터(100a)의 소스 전극 또는 드레인 전극으로서의 기능을 갖고, 용량 소자(200a)의 한쪽 전극으로서의 기능도 갖는다. 즉, 트랜지스터(100a)와 용량 소자(200a)는 도전체(416a1)를 통하여 전기적으로 접속되어 있다. 전기적으로 접속된 이 영역을 노드(FN1)라고 부를 수 있다.
또한, 도전체(416b1)는 트랜지스터(100b)의 소스 전극 또는 드레인 전극으로서의 기능을 갖고, 용량 소자(200b)의 한쪽 전극으로서의 기능도 갖는다. 즉, 트랜지스터(100b)와 용량 소자(200b)는 도전체(416b1)를 통하여 전기적으로 접속되어 있다. 전기적으로 접속된 이 영역을 노드(FN2)라고 부를 수 있다.
트랜지스터(100a)에서 도전체(404a)는 제 1 게이트 전극으로서의 기능을 갖는다. 또한, 도전체(404a)는 산소의 투과를 억제하는 기능을 갖는 도전체와의 적층 구조로 할 수 있다. 예를 들어, 산소의 투과를 억제하는 기능을 갖는 도전체를 아래층에 성막함으로써, 산화로 인한 도전체(404a)의 전기 저항값의 증가를 방지할 수 있다. 절연체(412a)는 제 1 게이트 절연체로서의 기능을 갖는다.
또한, 도전체(416a1) 및 도전체(416a2)는 소스 전극 또는 드레인 전극으로서의 기능을 갖는다. 또한, 도전체(416a1) 및 도전체(416a2)는 산소의 투과를 억제하는 기능을 갖는 도전체와의 적층 구조로 할 수 있다. 예를 들어, 산소의 투과를 억제하는 기능을 갖는 도전체를 위층에 성막함으로써, 산화로 인한 도전체(416a1) 및 도전체(416a2)의 전기 저항값의 증가를 방지할 수 있다. 또한, 도전체의 전기 저항값은 2단자법(two-terminal method) 등을 사용하여 측정할 수 있다.
또한, 배리어막(417a1) 및 배리어막(417a2)은 수소나 물 등의 불순물 및 산소의 투과를 억제하는 기능을 갖는다. 배리어막(417a1)은 도전체(416a1) 위에 있고, 도전체(416a1)로의 산소의 확산을 방지한다. 배리어막(417a2)은 도전체(416a2) 위에 있고, 도전체(416a2)로의 산소의 확산을 방지한다.
트랜지스터(100a)는 도전체(404a)에 인가하는 전위에 의하여 산화물(406_2a)의 저항을 제어할 수 있다. 즉, 도전체(404a)에 인가하는 전위에 의하여 도전체(416a1)와 도전체(416a2) 사이의 도통/비도통을 제어할 수 있다.
도 1의 (C) 및 도 1의 (D)에 도시된 바와 같이, 산화물(406_2a) 상면은 도전체(416a1) 및 도전체(416a2)와 접하여 있다. 또한, 제 1 게이트 전극으로서의 기능을 갖는 도전체(404a)의 전계에 의하여 산화물(406_1a) 및 산화물(406_2a)을 전기적으로 둘러쌀 수 있다. 제 1 게이트 전극의 전계에 의하여 반도체를 전기적으로 둘러싸는 트랜지스터의 구조를 surrounded channel(s-channel) 구조라고 부른다. 그래서, 산화물(406_2a) 전체에 채널이 형성되는 경우가 있다. s-channel 구조에서는 트랜지스터의 소스와 드레인 사이에 대전류를 흘릴 수 있어 도통 시의 전류(온 전류)를 크게 할 수 있다. 또한, 산화물(406_1a) 및 산화물(406_2a)이 도전체(404a)의 전계에 의하여 둘러싸여 있기 때문에, 비도통 시의 전류(오프 전류)를 작게 할 수 있다
또한, 트랜지스터(100a)는 제 1 게이트 전극으로서의 기능을 갖는 도전체(404a)와 소스 전극 또는 드레인 전극으로서의 기능을 갖는 도전체(416a1) 및 도전체(416a2)가 서로 중첩되는 영역을 가짐으로써, 도전체(404a) 및 도전체(416a1)로 형성되는 기생 용량, 및 도전체(404a) 및 도전체(416a2)로 형성되는 기생 용량을 갖는다.
트랜지스터(100a)는 도전체(404a)와 도전체(416a1) 사이에 절연체(412a) 및 산화물(406_3a)에 더하여 배리어막(417a1)을 갖는 구성이기 때문에 상기 기생 용량을 작게 할 수 있다. 마찬가지로, 도전체(404a)와 도전체(416a2) 사이에 절연체(412a) 및 산화물(406_3a)에 더하여 배리어막(417a2)을 가짐으로써 상기 기생 용량을 작게 할 수 있다. 따라서, 트랜지스터(100a)는 주파수 특성이 우수한 트랜지스터이다.
또한, 트랜지스터(100a)를 상기 구성으로 함으로써, 트랜지스터(100a)의 동작 시에 예를 들어 도전체(404a)와 도전체(416a1) 또는 도전체(416a2) 사이에 전위차가 생겼을 때 도전체(404a)와 도전체(416a1) 또는 도전체(416a2) 사이의 누설 전류를 저감 또는 방지할 수 있다.
또한, 도전체(310)는 제 2 게이트 전극으로서의 기능을 갖는다. 또한, 도전체(310)는 산소의 투과를 억제하는 기능을 갖는 도전체를 포함한 다층막으로 할 수도 있다. 산소의 투과를 억제하는 기능을 갖는 도전체를 포함한 다층막으로 함으로써 도전체(310)의 산화로 인한 도전율의 저하를 방지할 수 있다.
절연체(302), 절연체(303), 및 절연체(402)는 제 2 게이트 절연막으로서의 기능을 갖는다. 도전체(310)에 인가하는 전위에 의하여 트랜지스터(100a)의 문턱 전압을 제어할 수 있다.
트랜지스터(100b)의 기능에 대해서는 트랜지스터(100a)의 기재를 참작할 수 있지만, 제 1 게이트 전극으로서의 기능을 갖는 도전체(404a), 제 1 게이트 절연체로서의 기능을 갖는 절연체(412a), 제 2 게이트 전극으로서의 기능을 갖는 도전체(310), 및 제 2 게이트 절연체로서의 기능을 갖는 절연체(302), 절연체(303), 및 절연체(402)는 트랜지스터(100a) 및 트랜지스터(100b)에 공통적으로 제공되어 있다.
용량 소자(200a)는 도전체(416a1)가 용량 소자(200a)의 한쪽 전극으로서의 기능을 갖고, 도전체(404b)가 다른 쪽 전극으로서의 기능을 갖는다. 또한, 도전체(416a1)는 트랜지스터(100a)의 소스 전극 또는 드레인 전극으로서의 기능도 갖는다.
용량 소자(200b)는 도전체(416b1)가 용량 소자(200b)의 한쪽 전극으로서의 기능을 갖고, 도전체(404c)가 다른 쪽 전극으로서의 기능을 갖는다. 또한, 도전체(416b1)는 트랜지스터(100b)의 소스 전극 또는 드레인 전극으로서의 기능을 갖는다.
여기서, 본 발명의 일 형태에 따른 도전체(310)와 산화물(406_3a) 상면으로부터 봤을 때의 배치에 대하여 도 4를 사용하여 설명한다. 도 4는 설명의 명료화를 위하여 일부의 구성의 설명을 생략하였다. 도 4의 (A)는 도 1의 (A)에 도시된 반도체 장치(1000)의 상면도이다. 또한, 도 4의 (B)는 반도체 장치(1000C)의 상면도이다. 도 4의 (A)에 도시된 바와 같이, 노드(FN1)와 노드(FN2) 사이에서 도전체(310)는 산화물(406_3a)의 외주 부분을 넘어 연장된 영역(310a)을 갖고, 트랜지스터(100a) 및 트랜지스터(100b)의 채널 폭 방향에서의 메모리 셀 A의 오른쪽 단부, 바꿔 말하면, 도전체(310) 및 산화물(406_3a)의 종단부에서 도전체(310)는 산화물(406_3a)의 종단부를 넘어 연장된 영역(310b)을 갖는 배치가 되어 있다.
메모리 셀 A는 메모리 셀 어레이 내의 오른쪽 단부에 위치하는 메모리 셀을 나타낸 것이므로 메모리 셀 A의 오른쪽 방향에 메모리 셀은 배치되지 않는다. 따라서, 메모리 셀 A가 갖는 트랜지스터(100a)의 채널 폭 방향의 오른쪽 단부를 종단부라고 부를 수 있다. 도 4의 (A)에서는 연장된 영역(310a) 및 영역(310b)을 명료하게 나타내기 위하여 해치 패턴을 도시하였다. 한편, 도 4의 (B)의 반도체 장치(1000C)에서는 도전체(310)가 산화물(406_3a)을 넘어 연장된 영역을 갖지 않고, 도전체(310)의 단부 외측에 산화물(406_3a)의 단부가 위치한다.
도 7에 영역(310a) 부근 및 영역(310b) 부근의 단면도를 도시하였다. 도 7의 (A)는 반도체 장치(1000)의 영역(310a) 부근의 단면도이고, 도 7의 (B)는 반도체 장치(1000C)의 영역(310a)에 상당하는 부분 부근의 단면도이고, 도 7의 (C)는 반도체 장치(1000)의 영역(310b) 부근의 단면도이고, 도 7의 (D)는 반도체 장치(1000C)의 영역(310b)에 상당하는 부분 부근의 단면도이다. 또한, 도 7에서는 일부의 요소를 생략하였다.
도 7에서 도전체(310)와 산화물(406_3a)의 단부 부근 사이의 전계의 방향을 화살표가 달린 선으로 표기하였다. 도 7의 (A) 및 도 7의 (C)에서는 도전체(310)와 산화물(406_3a)의 단부 부근 사이에 인가되는 전계의 최단거리는 절연체(301)의 막 두께, 절연체(302)의 막 두께, 및 절연체(303)의 막 두께의 합이다. 그러나, 도 7의 (B) 및 도 7의 (D)에서는 도전체(310)와 산화물(406_3a)의 단부 부근 사이에 인가되는 전계의 최단거리는 전계의 방향이 비스듬하게 되므로 도 7의 (A) 및 도 7의 (C)보다 길어진다. 전계 강도는 거리의 자승에 반비례하여 작아지기 때문에 반도체 장치(1000C)의 배치로는 도전체(310)로부터의 전계가 산화물(406_3a)의 외주 부분에 충분히 닿지 않는 것을 알 수 있다. 따라서, 본 발명의 일 형태인, 영역(310a) 및 영역(310b)을 갖는 배치로 함으로써 산화물(406_3a)의 외주 부분의 일부에 전계를 인가할 수 있고, 도전체(310)에 노드(FN1)와 노드(FN2) 사이의 전류 누설 경로를 차단할 수 있는 전압을 인가함으로써 노드(FN1)와 노드(FN2) 사이의 전류 누설 경로를 차단할 수 있다.
여기서, 메모리 셀 A 및 메모리 셀 B에 각각 전하를 유지하는 동작에 대하여 설명한다. 우선, 트랜지스터(100a) 및 트랜지스터(100b)가 온 상태가 되도록 트랜지스터(100a) 및 트랜지스터(100b)의 제 1 게이트 전극으로서의 기능을 갖는 도전체(404a)에 전위를 공급한다. 이로써, 메모리 셀 A는 소스 전극 또는 드레인 전극으로서의 기능을 갖는 도전체(416a2)의 전위가 노드(FN1)에 공급되고, 메모리 셀 B는 소스 전극 또는 드레인 전극으로서의 기능을 갖는 도전체(416b2)의 전위가 노드(FN2)에 공급된다. 즉, 노드(FN1) 및 노드(FN2)에 소정의 전위가 공급된다. 여기서는, 2개의 다른 전위 레벨 중 High 레벨이 노드(FN1)에 공급되고, Low 레벨이 노드(FN2)에 공급되는 것으로 한다. 이 후, 트랜지스터(100a) 및 트랜지스터(100b)를 오프 상태로 함으로써 노드(FN1) 및 노드(FN2)에 공급된 전하가 유지된다.
이때, 트랜지스터(100a) 및 트랜지스터(100b)의 제 2 게이트 전극으로서의 기능을 갖는 도전체(310)에 음전위를 공급함으로써 트랜지스터(100a) 및 트랜지스터(100b)의 문턱 전압이 양의 방향으로 시프트되므로 트랜지스터(100a) 및 트랜지스터(100b)의 오프 전류를 더 작게 할 수 있다. 이와 같이, 트랜지스터(100a) 및 트랜지스터(100b)의 오프 전류를 매우 작게 할 수 있으므로 노드(FN1) 및 노드(FN2)에 공급된 전하를 오랫동안 유지할 수 있다.
그러나, 상술한 바와 같이, 노드(FN1)에 High 레벨 전위가 유지되고 노드(FN2)에 Low 레벨 전위가 유지된 경우 등, 인접한 각 메모리 셀의 노드들 사이에서 전위가 다른 경우, 반도체 장치(1000C)의 구성에서는 인접한 메모리 셀들 사이에 접속되는 산화물(406_3a)을 통하여 노드들 사이에 미소한 전류가 흘러 노드의 전하를 유지할 수 없게 되는 경우가 있다.
도 4의 (B)의 반도체 장치(1000C)의 경우에 대하여 설명한다. 노드(FN1)(High 레벨 전위)와 노드(FN2)(Low 레벨 전위)에서는 유지 전위가 다르므로 산화물(406_3a)을 통하여 미소한 전류가 노드(FN1)와 노드(FN2) 사이를 흐른다(누설 전류). 즉, 노드(FN1)에 유지된 전하가 산화물(406_3a)의 외주 부분을 통하여 노드(FN2)로 이동함으로써 노드(FN1)의 전위가 저하되고 노드(FN2)의 전위가 상승된다. 즉, 노드(FN1)의 전위 및 노드(FN2)의 전위를 유지할 수 없게 되므로 오랫동안 메모리 유지할 수 없게 된다.
반도체 장치(1000C)에서는 산화물(406_3a)의 외주 부분은 제 2 게이트 전극으로서의 기능을 갖는 도전체(310)의 외주 부분의 외측에 위치한다. 제 2 게이트 전극으로서의 기능을 갖는 도전체(310)에는 음전위가 공급되고, 도전체(310)와 산화물(406_3a)이 중첩되는 영역에서는 도전체(310)의 음전위에 의한 전계가 충분히 인가된다. 그러나, 도전체(310)와 산화물(406_3a)이 중첩되지 않은 영역인 산화물(406_3a)의 외주 부분에서는 도전체(310)에 공급된 음전위에 의한 전계가 작아지고 부족함으로써, 산화물(406_3a)의 외주 부분에 채널이 형성되어 전류 누설 경로가 된다. 도 4의 (B)에 전류 누설 경로를 점선의 화살표로 나타내었다.
이것은 제 2 게이트 전극으로서의 기능을 갖는 도전체(310)와 산화물(406_3a)의 배치를 변경함으로써 해결한다. 전류 누설 경로를 차단하기 위해서는 인접한 메모리 셀들 사이에 접속되는 산화물(406_3a)을 각 메모리 셀마다 분리하여 배치하면 좋다. 그러나 분리하여 배치하기 위해서는 리소그래피 공정을 추가할 필요가 있기 때문에, 리소그래피 공정의 추가로 인하여 수율의 저하, 생산 비용의 증가, 및 생산성의 저하로 이어지기 때문에 바람직하지 않다.
본 발명의 일 형태에서는 리소그래피 공정을 추가하지 않고 문제를 해결할 수 있다. 도 4의 (A)를 사용하여 설명한다. 반도체 장치(1000)에서는 노드(FN1)와 노드(FN2) 사이에서 도전체(310)는 산화물(406_3a)을 넘어 연장된 영역(310a)과, 트랜지스터(100a) 및 트랜지스터(100b)의 채널 폭 방향의 메모리 셀 A의 종단부에서 산화물(406_3a)의 종단부를 넘어 연장된 영역(310b)을 갖지만, 이 2개의 연장된 영역이 있기 때문에 도전체(310)의 음전위에 의한 전계가 산화물(406_3a)의 외주 부분의 일부에 충분히 인가됨으로써 채널의 형성을 방지하여 전류 누설 경로를 차단할 수 있다.
상술한 바와 같이, 본 발명의 일 형태인, 반도체 장치(1000)에 영역(310a) 및 영역(310b)을 갖는 배치로 함으로써, 노드(FN1)와 노드(FN2) 사이의 전류 누설 경로를 차단할 수 있다. 영역(310a)의 길이(310aL)는 20nm 이상 1000nm 미만, 영역(310a)의 폭(310aW)은 20nm 이상 600nm 미만으로 한다. 또한, 영역(310b)의 길이(310bL)는 20nm 이상 1000nm 미만, 영역(310b)의 폭(310bW)은 20nm 이상 600nm 미만으로 한다. 또한, 영역(310a)은 노드(FN1)와 노드(FN2) 사이에 있으면 어느 위치에 배치되어도 좋다. 또한, 영역(310a)의 형상은 도 4의 (A)에 도시된 형상에 한정되지 않고 임의의 형상을 사용할 수 있다. 예를 들어 도 5의 (A)와 같이 2개의 영역(310a)을 가져도 좋다. 또는, 도 5의 (B)와 같이 사다리꼴 형상을 가져도 좋다. 또는, 도 5의 (C)와 같이 다각형상의 일부를 잘라낸 형상을 가져도 좋다.
또한, 영역(310b)의 형상은 도 4의 (A)에 도시된 형상에 한정되지 않고 임의의 형상을 사용할 수 있다. 예를 들어 영역(310b)은 도 6의 (A)와 같이 사다리꼴 형상을 가져도 좋다. 또는, 도 6의 (B)와 같이 다각형상의 일부를 잘라낸 형상을 가져도 좋다. 또한, 도 5의 영역(310a)의 형상과 도 6의 영역(310b)의 형상을 적절히 조합하여 사용할 수 있다.
<반도체 장치의 구성 2>
도 1과 구성이 다른 반도체 장치(1000A)에 대하여 도 2를 사용하여 설명한다. 도 2의 (A)는 메모리 셀 A 및 메모리 셀 B의 상면도이다. 또한, 도 2의 (B)는 도 2의 (A)의 일점쇄선 A1-A2를 따르는 단면도이다. 도 2의 (C)는 도 2의 (A)의 일점쇄선 A3-A4를 따르는 단면도이다. 도 2의 (D)는 도 2의 (A)의 일점쇄선 B1-B2를 따르는 단면도이다.
반도체 장치(1000A)는 도전체(310)가 산화물(406_3a)을 넘어 연장된 영역(310a)을 산화물(406_3a)의 양측에 갖는 구성인 점에서 도 1의 반도체 장치(1000)와 다르다. 또한, 영역(310a) 및 영역(310b)은 도 5 및 도 6에 도시된 형상을 가져도 좋다. 이 외의 구성 및 효과에 대해서는 반도체 장치(1000)의 기재를 참작한다.
<반도체 장치의 구성 3>
도 1과 구성이 다른 반도체 장치(1000B)에 대하여 도 3을 사용하여 설명한다. 도 3의 (A)는 메모리 셀 A 및 메모리 셀 B의 상면도이다. 또한, 도 3의 (B)는 도 3의 (A)의 일점쇄선 A1-A2를 따르는 단면도이다. 도 3의 (C)는 도 3의 (A)의 일점쇄선 A3-A4를 따르는 단면도이다. 도 3의 (D)는 도 3의 (A)의 일점쇄선 B1-B2를 따르는 단면도이다.
반도체 장치(1000B)는 도전체(310)의 외주 부분이 산화물(406_3a)의 외주 부분보다 외측에 배치되는 구성인 점에서 도 1의 반도체 장치(1000)와 다르다. 이러한 구성으로 함으로써, 도전체(310)의 음전위에 의한 전계를 산화물(406_3a) 전체에 충분히 인가할 수 있어 산화물(406_3a) 내에서 노드(FN1)와 노드(FN2) 사이의 전류 누설 경로가 형성되지 않는다. 이 외의 구성 및 기능에 대해서는 반도체 장치(1000)의 기재를 참작한다.
<기판>
기판(400)으로서는 예를 들어 절연체 기판, 반도체 기판, 또는 도전체 기판을 사용하면 좋다. 절연체 기판으로서는 예를 들어 유리 기판, 석영 기판, 사파이어 기판, 안정화 지르코니아 기판(이트리아 안정화 지르코니아 기판 등), 수지 기판 등이 있다. 또한, 반도체 기판으로서는 예를 들어 실리콘, 저마늄 등의 단체 반도체 기판, 또는 탄소화 실리콘, 실리콘 저마늄, 비소화 갈륨, 인화 인듐, 산화 아연, 산화 갈륨으로 이루어진 화합물 반도체 기판 등이 있다. 또한, 상술한 반도체 기판 내부에 절연체 영역을 갖는 반도체 기판, 예를 들어 SOI(Silicon On Insulator) 기판 등이 있다. 도전체 기판으로서는 흑연 기판, 금속 기판, 합금 기판, 도전성 수지 기판 등이 있다. 또는, 금속의 질화물을 갖는 기판, 금속의 산화물을 갖는 기판 등이 있다. 또한, 절연체 기판에 도전체 또는 반도체가 제공된 기판, 반도체 기판에 도전체 또는 절연체가 제공된 기판, 도전체 기판에 반도체 또는 절연체가 제공된 기판 등이 있다. 또는, 이들의 기판에 소자가 제공된 것을 사용하여도 좋다. 기판에 제공되는 소자로서는 용량 소자, 저항 소자, 스위칭 소자, 발광 소자, 기억 소자 등이 있다.
또한, 기판(400)으로서 가요성 기판을 사용하여도 좋다. 또한, 가요성 기판 위에 트랜지스터를 제공하는 방법으로서는 비가요성 기판 위에 트랜지스터를 제작한 후, 트랜지스터를 박리하여 가요성 기판인 기판(400)으로 전치하는 방법도 있다. 이 경우에는 비가요성 기판과 트랜지스터 사이에 박리층을 제공하면 좋다. 또한, 기판(400)으로서 섬유를 짠 시트, 필름, 또는 포일 등을 사용하여도 좋다. 또한, 기판(400)이 신축성을 가져도 좋다. 또한, 기판(400)은 접거나 당기는 동작을 멈추었을 때, 원래의 형상으로 돌아가는 성질을 가져도 좋다. 또는, 원래의 형상으로 돌아가지 않는 성질을 가져도 좋다. 기판(400)은 예를 들어 두께가 5μm 이상 700μm 이하, 바람직하게는 10μm 이상 500μm 이하, 더 바람직하게는 15μm 이상 300μm 이하인 영역을 갖는다. 기판(400)을 얇게 하면 트랜지스터를 갖는 반도체 장치를 경량화시킬 수 있다. 또한, 기판(400)을 얇게 함으로써, 유리 등을 사용한 경우에도 신축성을 갖는 경우나 접거나 당기는 동작을 멈추었을 때 원래의 형상으로 돌아가는 성질을 갖는 경우가 있다. 그러므로, 낙하 등으로 인하여 기판(400) 위의 반도체 장치가 받는 충격 등을 완화시킬 수 있다. 즉, 튼튼한 반도체 장치를 제공할 수 있다.
가요성 기판인 기판(400)으로서는 예를 들어 금속, 합금, 수지, 또는 유리, 또는 이들의 섬유 등을 사용할 수 있다. 가요성 기판인 기판(400)은 선팽창률이 낮을수록 환경으로 인한 변형이 억제되어 바람직하다. 가요성 기판인 기판(400)으로서는 예를 들어 선팽창률이 1×10-3/K 이하, 5×10-5/K 이하, 또는 1×10-5/K 이하인 재질을 사용하면 좋다. 수지로서는 예를 들어 폴리에스터, 폴리올레핀, 폴리아마이드(나일론, 아라미드 등), 폴리이미드, 폴리카보네이트, 아크릴 등이 있다. 특히 아라미드는 선팽창률이 낮기 때문에 가요성 기판인 기판(400)으로서 적합하다.
<절연체>
수소 등의 불순물 및 산소의 투과를 억제하는 기능을 갖는 절연체로 트랜지스터를 둘러쌈으로써 트랜지스터의 전기 특성을 안정화시킬 수 있다. 예를 들어 절연체(303), 절연체(401a), 절연체(401b), 절연체(408a), 절연체(408b), 절연체(408c), 절연체(415), 절연체(418), 절연체(422), 및 절연체(424)로서 수소 등의 불순물 및 산소의 투과를 억제하는 기능을 갖는 절연체를 사용하면 좋다.
수소 등의 불순물 및 산소의 투과를 억제하는 기능을 갖는 절연체로서는 예를 들어 붕소, 탄소, 질소, 산소, 플루오린, 마그네슘, 알루미늄, 실리콘, 인, 염소, 아르곤, 갈륨, 저마늄, 이트륨, 지르코늄, 란타넘, 네오디뮴, 하프늄, 또는 탄탈럼을 포함한 절연체를 단층으로 또는 적층시켜 사용하면 좋다.
또한, 예를 들어 절연체(303), 절연체(401a), 절연체(401b), 절연체(408a), 절연체(408b), 절연체(408c), 절연체(415), 절연체(418), 절연체(422), 및 절연체(424)로서는 산화 알루미늄, 산화 마그네슘, 산화 갈륨, 산화 저마늄, 산화 이트륨, 산화 지르코늄, 산화 란타넘, 산화 네오디뮴, 산화 하프늄, 또는 산화 탄탈럼 등의 금속 산화물, 질화산화 실리콘, 또는 질화 실리콘 등을 사용하면 좋다. 또한, 절연체(303), 절연체(401a), 절연체(401b), 절연체(408a), 절연체(408b), 절연체(408c), 절연체(415), 절연체(418), 절연체(422), 및 절연체(424)는 산화 알루미늄을 갖는 것이 바람직하다.
또한, 예를 들어 산소를 갖는 플라스마를 사용하여 절연체(422)를 성막하면, 하지층이 되는 절연체(402)에 산소를 첨가할 수 있다. 첨가된 산소는 절연체(402)에서 과잉 산소가 되고, 가열 처리 등을 실시함으로써 이 과잉 산소가 절연체(402)를 통과하여 산화물(406_1a), 산화물(406_1b), 산화물(406_2a), 산화물(406_2b), 산화물(406_3a), 산화물(406_3b), 및 산화물(406_3c)에 첨가되어, 산화물(406_1a) 내, 산화물(406_1b) 내, 산화물(406_2a) 내, 산화물(406_2b) 내, 산화물(406_3a) 내, 산화물(406_3b) 내, 및 산화물(406_3c) 내의 산소 결함을 수복(修復)할 수 있다.
또한, 예를 들어 산소를 갖는 플라스마를 사용하여 절연체(415)를 성막하면, 절연체(410)에 산소를 첨가할 수 있다. 첨가된 산소는 절연체(410)에서 과잉 산소가 되고, 가열 처리 등을 실시함으로써 이 과잉 산소가 절연체(410)를 통과하여 산화물(406_1a), 산화물(406_1b), 산화물(406_2a), 산화물(406_2b), 산화물(406_3a), 산화물(406_3b), 및 산화물(406_3c)에 첨가되어, 산화물(406_1a) 내, 산화물(406_1b) 내, 산화물(406_2a) 내, 산화물(406_2b) 내, 산화물(406_3a) 내, 산화물(406_3b) 내, 및 산화물(406_3c) 내의 산소 결함을 수복할 수 있다.
절연체(303), 절연체(401a), 절연체(401b), 절연체(408a), 절연체(408b), 절연체(408c), 절연체(415), 절연체(418), 절연체(422), 및 절연체(424)가 산화 알루미늄을 가짐으로써, 산화물(406_1a), 산화물(406_1b), 산화물(406_2a), 산화물(406_2b), 산화물(406_3a), 산화물(406_3b), 및 산화물(406_3c)에 첨가한 과잉 산소가 외측으로 확산되는 것을 저감시킬 수 있다.
절연체(301), 절연체(302), 절연체(402), 절연체(412a), 절연체(412b), 및 절연체(412c)로서는 예를 들어 붕소, 탄소, 질소, 산소, 플루오린, 마그네슘, 알루미늄, 실리콘, 인, 염소, 아르곤, 갈륨, 저마늄, 이트륨, 지르코늄, 란타넘, 네오디뮴, 하프늄, 또는 탄탈럼을 포함한 절연체를 단층으로 또는 적층시켜 사용하면 좋다. 예를 들어, 절연체(301), 절연체(302), 절연체(402), 절연체(412a), 절연체(412b), 및 절연체(412c)로서는 산화 실리콘 또는 산화질화 실리콘을 갖는 것이 바람직하다.
특히 절연체(402), 절연체(412a), 절연체(412b), 및 절연체(412c)는 비유전율이 높은 절연체를 갖는 것이 바람직하다. 예를 들어, 절연체(402), 절연체(412a), 절연체(412b), 및 절연체(412c)는 산화 갈륨, 산화 하프늄, 알루미늄 및 하프늄을 갖는 산화물, 알루미늄 및 하프늄을 갖는 산화 질화물, 실리콘 및 하프늄을 갖는 산화물, 또는 실리콘 및 하프늄을 갖는 산화 질화물 등을 갖는 것이 바람직하다. 또는, 절연체(402), 절연체(412a), 절연체(412b), 및 절연체(412c)는 산화 실리콘 또는 산화질화 실리콘과 비유전율이 높은 절연체의 적층 구조를 갖는 것이 바람직하다. 산화 실리콘 및 산화질화 실리콘은 열적으로 안정적이기 때문에 비유전율이 높은 절연체와 조합됨으로써 열적으로 안정적이고 비유전율이 높은 적층 구조로 할 수 있다. 예를 들어, 산화 알루미늄, 산화 갈륨, 또는 산화 하프늄을 산화물(406_3a), 산화물(406_3b), 및 산화물(406_3c) 측에 배치함으로써, 산화 실리콘 또는 산화질화 실리콘에 포함되는 실리콘이 산화물(406_2a) 및 산화물(406_2b)에 혼입되는 것을 억제할 수 있다. 또한, 예를 들어 산화 실리콘 또는 산화질화 실리콘을 산화물(406_3a), 산화물(406_3b), 및 산화물(406_3c) 측에 가짐으로써, 산화 알루미늄, 산화 갈륨, 또는 산화 하프늄과, 산화 실리콘 또는 산화질화 실리콘 사이의 계면에 트랩 센터가 형성되는 경우가 있다. 이 트랩 센터는 전자를 포획함으로써 트랜지스터의 문턱 전압을 양의 방향으로 변동시킬 수 있는 경우가 있다.
절연체(410)는 비유전율이 낮은 절연체를 갖는 것이 바람직하다. 예를 들어, 절연체(410)는 산화 실리콘, 산화질화 실리콘, 질화산화 실리콘, 질화 실리콘, 플루오린을 첨가한 산화 실리콘, 탄소를 첨가한 산화 실리콘, 탄소 및 질소를 첨가한 산화 실리콘, 구멍을 갖는 산화 실리콘, 또는 수지 등을 갖는 것이 바람직하다. 또는, 절연체(410)는 산화 실리콘, 산화질화 실리콘, 질화산화 실리콘, 질화 실리콘, 플루오린을 첨가한 산화 실리콘, 탄소를 첨가한 산화 실리콘, 탄소 및 질소를 첨가한 산화 실리콘, 또는 구멍을 갖는 산화 실리콘과, 수지의 적층 구조를 갖는 것이 바람직하다. 산화 실리콘 및 산화질화 실리콘은 열적으로 안정적이기 때문에 수지와 조합됨으로써 열적으로 안정적이고 비유전율이 낮은 적층 구조로 할 수 있다. 수지로서는 예를 들어 폴리에스터, 폴리올레핀, 폴리아마이드(나일론, 아라미드 등), 폴리이미드, 폴리카보네이트, 또는 아크릴 등이 있다.
배리어막(417a1), 배리어막(417a2), 배리어막(417b1), 및 배리어막(417b2)으로서는 수소 등의 불순물 및 산소의 투과를 억제하는 기능을 갖는 절연체를 사용하면 좋다. 배리어막(417a1), 배리어막(417a2), 배리어막(417b1), 및 배리어막(417b2)에 의하여 절연체(410) 내의 과잉 산소가 도전체(416a1), 도전체(416a2), 도전체(416b1), 및 도전체(416b2)로 확산되는 것을 방지할 수 있다.
배리어막(417a1), 배리어막(417a2), 배리어막(417b1), 및 배리어막(417b2)으로서는 예를 들어 산화 알루미늄, 산화 마그네슘, 산화 갈륨, 산화 저마늄, 산화 이트륨, 산화 지르코늄, 산화 란타넘, 산화 네오디뮴, 산화 하프늄, 또는 산화 탄탈럼 등의 금속 산화물, 질화산화 실리콘, 또는 질화 실리콘 등을 사용하면 좋다. 또한, 배리어막(417a1), 배리어막(417a2), 배리어막(417b1), 및 배리어막(417b2)은 질화 실리콘을 갖는 것이 바람직하다.
<도전체>
도전체(404a), 도전체(404b), 도전체(404c), 도전체(310), 도전체(416a1), 도전체(416a2), 도전체(416b1), 및 도전체(416b2)로서는, 알루미늄, 크로뮴, 구리, 은, 금, 백금, 탄탈럼, 니켈, 타이타늄, 몰리브데넘, 텅스텐, 하프늄, 바나듐, 나이오븀, 망가니즈, 마그네슘, 지르코늄, 베릴륨, 및 인듐 등 중에서 선택된 금속 원소를 1종류 이상 포함하는 재료를 사용할 수 있다. 또한, 인 등의 불순물 원소를 함유시킨 다결정 실리콘으로 대표되는, 전기 전도도가 높은 반도체, 니켈 실리사이드 등의 실리사이드를 사용하여도 좋다.
또한, 상술한 금속 원소 및 산소를 포함하는 도전성 재료를 사용하여도 좋다. 또한, 상술한 금속 원소 및 질소를 포함하는 도전성 재료를 사용하여도 좋다. 예를 들어, 질화 타이타늄, 질화 탄탈럼 등의 질소를 포함하는 도전성 재료를 사용하여도 좋다. 또한, 인듐 주석 산화물(ITO: Indium Tin Oxide), 산화 텅스텐을 포함하는 인듐 산화물, 산화 텅스텐을 포함하는 인듐 아연 산화물, 산화 타이타늄을 포함하는 인듐 산화물, 산화 타이타늄을 포함하는 인듐 주석 산화물, 인듐 아연 산화물, 실리콘을 첨가한 인듐 주석 산화물을 사용하여도 좋다. 또한, 질소를 포함하는 인듐 갈륨 아연 산화물을 사용하여도 좋다. 이러한 재료를 사용함으로써 산화물(406_1a), 산화물(406_1b), 산화물(406_2a), 산화물(406_2b), 산화물(406_3a), 산화물(406_3b), 및 산화물(406_3c) 내에 포함되는 수소를 포획할 수 있는 경우가 있다. 또는, 외측에 있는 절연체 등으로부터 들어오는 수소를 포획할 수 있는 경우가 있다.
또한, 상술한 재료로 형성되는 도전층을 복수 적층시켜 사용하여도 좋다. 예를 들어, 상술한 금속 원소를 포함하는 재료와 산소를 포함하는 도전성 재료를 조합한 적층 구조로 하여도 좋다. 또한, 상술한 금속 원소를 포함하는 재료와 질소를 포함하는 도전성 재료를 조합한 적층 구조로 하여도 좋다. 또한, 상술한 금속 원소를 포함하는 재료와, 산소를 포함하는 도전성 재료와, 질소를 포함하는 도전성 재료를 조합한 적층 구조로 하여도 좋다.
또한, 산화물 반도체를 트랜지스터의 채널 형성 영역에 사용하는 경우에는, 상술한 금속 원소를 포함하는 재료와 산소를 포함하는 도전성 재료를 조합한 적층 구조를 게이트 전극으로서 사용하는 것이 바람직하다. 이 경우에는, 산소를 포함하는 도전성 재료를 채널 형성 영역 측에 제공하면 좋다. 산소를 포함하는 도전성 재료를 채널 형성 영역 측에 제공함으로써, 상기 도전성 재료로부터 이탈된 산소가 채널 형성 영역에 공급되기 쉬워진다.
<산화물>
산화물(406_1a), 산화물(406_1b), 산화물(406_2a), 산화물(406_2b), 산화물(406_3a), 산화물(406_3b), 및 산화물(406_3c)로서는 산화물 반도체를 사용하는 것이 바람직하다. 다만, 실리콘(변형 실리콘을 포함함), 저마늄, 실리콘 저마늄, 탄소화 실리콘, 갈륨 비소, 알루미늄 갈륨 비소, 인화 인듐, 질화 갈륨, 또는 유기 반도체 등을 사용하여도 좋은 경우가 있다.
다음으로, 산화물(406_1a), 산화물(406_1b), 산화물(406_2a), 산화물(406_2b), 산화물(406_3a), 산화물(406_3b), 및 산화물(406_3c) 등에 적용할 수 있는 산화물에 대하여 설명한다.
산화물 반도체는 적어도 인듐 또는 아연을 포함하는 것이 바람직하다. 특히, 인듐 및 아연을 포함하는 것이 바람직하다. 또한, 이들에 더하여 알루미늄, 갈륨, 이트륨, 또는 주석 등이 포함되는 것이 바람직하다. 또한, 붕소, 실리콘, 타이타늄, 철, 니켈, 저마늄, 지르코늄, 몰리브데넘, 란타넘, 세륨, 네오디뮴, 하프늄, 탄탈럼, 텅스텐, 또는 마그네슘 등 중에서 선택된 하나 또는 여러 종류가 포함되어도 좋다.
여기서, 산화물 반도체가 인듐, 원소 M, 및 아연을 갖는 InMZnO인 경우를 생각한다. 또한, 원소 M은 알루미늄, 갈륨, 이트륨, 또는 주석 등으로 한다. 원소 M에 적용 가능한 상술한 것 외의 원소로서는 붕소, 실리콘, 타이타늄, 철, 니켈, 저마늄, 지르코늄, 몰리브데넘, 란타넘, 세륨, 네오디뮴, 하프늄, 탄탈럼, 텅스텐, 마그네슘 등이 있다. 다만, 원소 M으로서 복수의 상술한 원소를 조합하여도 좋은 경우가 있다.
<구조>
산화물 반도체는 단결정 산화물 반도체와, 이 외의 비단결정 산화물 반도체로 나누어진다. 비단결정 산화물 반도체로서는 CAAC-OS(c－axis－aligned crystalline oxide semiconductor), 다결정 산화물 반도체, nc-OS(nanocrystalline oxide semiconductor), a-like OS(amorphous-like oxide semiconductor), 및 비정질 산화물 반도체 등이 있다.
CAAC-OS는 c축 배향성을 갖고, a-b면 방향에서 복수의 나노 결정이 연결되고, 변형을 갖는 결정 구조를 갖는다. 또한, 변형이란, 복수의 나노 결정이 연결된 영역에서, 격자 배열이 정렬된 영역과 격자 배열이 정렬된 다른 영역 사이에서 격자 배열의 방향이 변화된 부분을 가리킨다.
나노 결정은 육각형을 기본으로 하지만, 정육각형에 한정되지 않고, 비정육각형인 경우가 있다. 또한, 변형에서 오각형 및 칠각형 등의 격자 배열을 갖는 경우가 있다. 또한, CAAC-OS에서는 변형 근방에서도 명확한 결정립계(그레인 바운더리라고도 불림)를 확인할 수 없다. 즉, 격자 배열의 변형에 의하여 결정립계의 형성이 억제되는 것을 알 수 있다. 이것은 CAAC-OS가 a-b면 방향에서 산소 원자의 배열이 조밀하지 않거나, 금속 원소가 치환되어 원자들 사이의 결합 거리가 변화되는 것 등에 의하여 변형을 허용할 수 있기 때문이라고 생각된다.
또한, CAAC-OS는 인듐 및 산소를 갖는 층(이후 In 층)과, 원소 M, 아연, 및 산소를 갖는 층(이후 (M, Zn) 층)이 적층된 층상 결정 구조(층상 구조라고도 불림)를 갖는 경향이 있다. 또한, 인듐과 원소 M은 서로 치환할 수 있고, (M, Zn) 층의 원소 M이 인듐으로 치환된 경우, (In, M, Zn) 층이라고 나타낼 수도 있다. 또한, In 층의 인듐이 원소 M으로 치환된 경우, (In, M) 층이라고 나타낼 수도 있다.
nc-OS는 미소한 영역(예를 들어, 1nm 이상 10nm 이하의 영역, 특히, 1nm 이상 3nm 이하의 영역)에서 원자 배열에 주기성을 갖는다. 또한, nc-OS는 상이한 나노 결정들 사이에서 결정 방위에 규칙성이 보이지 않는다. 그래서, 막 전체에서 배향성이 보이지 않는다. 따라서, nc-OS는 분석 방법에 따라서는, a-like OS나 비정질 산화물 반도체와 구별되지 않는 경우가 있다.
a-like OS는 nc-OS와 비정질 산화물 반도체 중간의 구조를 갖는 산화물 반도체이다. a-like OS는 공동(void) 또는 저밀도 영역을 갖는다. 즉, a-like OS는 nc-OS 및 CAAC-OS와 비교하여 결정성이 낮다.
산화물 반도체는 다양한 구조를 취하며 각각이 상이한 특성을 갖는다. 본 발명의 일 형태의 산화물 반도체는 비정질 산화물 반도체, 다결정 산화물 반도체, a-like OS, nc-OS, CAAC-OS 중 2종류 이상을 가져도 좋다.
<원자수비>
다음으로, 도 20의 (A), 도 20의 (B), 및 도 20의 (C)를 사용하여 본 발명에 따른 산화물 반도체가 갖는 인듐, 원소 M, 및 아연의 원자수비의 바람직한 범위에 대하여 설명한다. 또한, 도 20의 (A), 도 20의 (B), 및 도 20의 (C)에서는 산소의 원자수비를 기재하지 않았다. 또한, 산화물 반도체가 갖는 인듐, 원소 M, 및 아연의 원자수비의 각 항을 [In], [M], 및 [Zn]으로 한다.
도 20의 (A), 도 20의 (B), 및 도 20의 (C)에서 파선은 원자수비가 [In]:[M]:[Zn]=(1+α):(1-α):1(-1≤α≤1)이 되는 라인, 원자수비가 [In]:[M]:[Zn]=(1+α):(1-α):2가 되는 라인, 원자수비가 [In]:[M]:[Zn]=(1+α):(1-α):3이 되는 라인, 원자수비가 [In]:[M]:[Zn]=(1+α):(1-α):4가 되는 라인, 및 원자수비가 [In]:[M]:[Zn]=(1+α):(1-α):5가 되는 라인을 나타낸다.
또한, 일점쇄선은 원자수비가 [In]:[M]:[Zn]=5:1:β(β≥0)가 되는 라인, 원자수비가 [In]:[M]:[Zn]=2:1:β가 되는 라인, 원자수비가 [In]:[M]:[Zn]=1:1:β가 되는 라인, 원자수비가 [In]:[M]:[Zn]=1:2:β가 되는 라인, 원자수비가 [In]:[M]:[Zn]=1:3:β가 되는 라인, 및 원자수비가 [In]:[M]:[Zn]=1:4:β가 되는 라인을 나타낸다.
또한, 도 20의 (A), 도 20의 (B), 및 도 20의 (C)에 도시된 [In]:[M]:[Zn]=0:2:1의 원자수비 및 그 근방값을 갖는 산화물 반도체는 스피넬형 결정 구조를 취하기 쉽다.
또한, 산화물 반도체 내에서 복수의 상이 공존하는 경우가 있다(2상 공존, 3상 공존 등). 예를 들어, 원자수비가 [In]:[M]:[Zn]=0:2:1의 근방값인 경우, 스피넬형 결정 구조와 층상 결정 구조의 2상이 공존하기 쉽다. 또한, 원자수비가 [In]:[M]:[Zn]=1:0:0의 근방값인 경우, 빅스비아이트(bixbyite)형 결정 구조와 층상 결정 구조의 2상이 공존하기 쉽다. 산화물 반도체 내에서 복수의 상이 공존하는 경우, 상이한 결정 구조 사이에서 결정립계가 형성되는 경우가 있다.
도 20의 (A)에 도시된 영역(A)은 산화물 반도체가 갖는 인듐, 원소 M, 및 아연의 원자수비의 바람직한 범위의 일례에 대하여 도시한 것이다.
산화물 반도체는 인듐의 함유율을 높임으로써 캐리어 이동도(전자 이동도)를 높일 수 있다. 따라서, 인듐의 함유율이 높은 산화물 반도체는 인듐의 함유율이 낮은 산화물 반도체와 비교하여 캐리어 이동도가 높아진다.
한편, 산화물 반도체 내의 인듐 및 아연의 함유율이 낮아지면, 캐리어 이동도는 낮아진다. 따라서, 원자수비가 [In]:[M]:[Zn]=0:1:0 및 그 근방값인 경우(예를 들어, 도 20의 (C)에 도시된 영역(C))에는 절연성이 높아진다.
따라서, 본 발명의 일 형태의 산화물 반도체는 캐리어 이동도가 높고 결정립계가 적은 층상 구조가 되기 쉬운 도 20의 (A)의 영역(A)에 나타내어진 원자수비를 갖는 것이 바람직하다.
특히, 영역(A) 중에서도 도 20의 (B)에 도시된 영역(B)은 CAAC-OS가 되기 쉽고 캐리어 이동도도 높은 우수한 산화물 반도체를 얻을 수 있다.
CAAC-OS는 결정성이 높은 산화물 반도체이다. 한편, CAAC-OS에서는 명확한 결정립계를 확인할 수 없으므로 결정립계에 기인하는 전자 이동도의 저하가 발생하기 어렵다고 할 수 있다. 또한, 산화물 반도체의 결정성은 불순물의 혼입이나 결함의 생성 등에 의하여 저하되는 경우가 있기 때문에, CAAC-OS는 불순물이나 결함(산소 빈자리 등)이 적은 산화물 반도체라고 할 수도 있다. 따라서, CAAC-OS를 갖는 산화물 반도체는 물리적 성질이 안정된다. 따라서, CAAC-OS를 갖는 산화물 반도체는 열에 강하며 신뢰성이 높다.
또한, 영역(B)은 [In]:[M]:[Zn]=4:2:3 내지 4.1 및 그 근방값을 포함한다. 근방값에는 예를 들어, [In]:[M]:[Zn]=5:3:4가 포함된다. 또한, 영역(B)은 [In]:[M]:[Zn]=5:1:6 및 그 근방값, 및 [In]:[M]:[Zn]=5:1:7 및 그 근방값을 포함한다.
또한, 산화물 반도체가 갖는 성질은 원자수비에 따라 일의적으로 정해지지 않는다. 동일한 원자수비이어도 형성 조건에 따라 산화물 반도체의 성질이 상이한 경우가 있다. 예를 들어, 산화물 반도체를 스퍼터링 장치로 성막하는 경우, 타깃의 원자수비로부터 벗어난 원자수비를 갖는 막이 형성된다. 또한, 성막 시의 기판 온도에 따라서는, 타깃의 [Zn]보다 막의 [Zn]이 작아지는 경우가 있다. 따라서, 도시된 영역은 산화물 반도체가 특정한 특성을 갖는 경향이 있는 원자수비를 나타내는 영역이고, 영역(A) 내지 영역(C)의 경계는 엄밀하지 않다.
<산화물 반도체를 갖는 트랜지스터>
이어서, 상기 산화물 반도체를 트랜지스터에 사용하는 경우에 대하여 설명한다.
또한, 상기 산화물 반도체를 트랜지스터에 사용함으로써, 결정립계에서의 캐리어 산란 등을 감소시킬 수 있기 때문에, 높은 전계 효과 이동도를 갖는 트랜지스터를 실현할 수 있다. 또한, 신뢰성이 높은 트랜지스터를 실현할 수 있다.
또한, 트랜지스터에는 캐리어 밀도가 낮은 산화물 반도체를 사용하는 것이 바람직하다. 산화물 반도체막의 캐리어 밀도를 낮추기 위해서는 산화물 반도체막 내의 불순물 농도를 낮춤으로써 결함 준위 밀도를 낮추면 좋다. 본 명세서 등에서는 불순물 농도가 낮고 결함 준위 밀도가 낮은 것을 고순도 진성 또는 실질적으로 고순도 진성이라고 한다. 예를 들어, 산화물 반도체는 캐리어 밀도를 8×1011/cm3 미만, 바람직하게는 1×1011/cm3 미만, 더 바람직하게는 1×1010/cm3 미만이며 1×10-9/cm3 이상으로 하면 좋다.
또한, 고순도 진성 또는 실질적으로 고순도 진성인 산화물 반도체막은 결함 준위 밀도가 낮기 때문에 트랩 준위 밀도도 낮아지는 경우가 있다.
또한, 산화물 반도체의 트랩 준위에 포획된 전하는 소실하는 데 걸리는 시간이 길고, 마치 고정 전하와 같이 작용하는 경우가 있다. 그래서, 트랩 준위 밀도가 높은 산화물 반도체에 채널 영역이 형성되는 트랜지스터는 전기 특성이 불안정해지는 경우가 있다.
따라서, 트랜지스터의 전기 특성을 안정시키기 위해서는 산화물 반도체 내의 불순물 농도를 저감시키는 것이 유효하다. 또한, 산화물 반도체 내의 불순물 농도를 저감시키기 위해서는 근접한 막 내의 불순물 농도도 저감시키는 것이 바람직하다. 불순물로서는 수소, 질소, 알칼리 금속, 알칼리 토금속, 철, 니켈, 실리콘 등이 있다.
<불순물>
여기서, 산화물 반도체 내의 각 불순물의 영향에 대하여 설명한다.
산화물 반도체에서 제 14 족 원소의 하나인 실리콘이나 탄소가 포함되면, 산화물 반도체에서 결함 준위가 형성된다. 그래서, 산화물 반도체에서의 실리콘이나 탄소의 농도와, 산화물 반도체와의 계면 근방의 실리콘이나 탄소의 농도(이차 이온 질량 분석법(SIMS: Secondary Ion Mass Spectrometry)에 의하여 얻어지는 농도)를 2×1018atoms/cm3 이하, 바람직하게는 2×1017atoms/cm3 이하로 한다.
또한, 산화물 반도체에 알칼리 금속 또는 알칼리 토금속이 포함되면, 결함 준위가 형성되고 캐리어가 생성되는 경우가 있다. 따라서, 알칼리 금속 또는 알칼리 토금속이 포함되는 산화물 반도체를 사용한 트랜지스터는 노멀리 온 특성이 되기 쉽다. 그래서, 산화물 반도체 내의 알칼리 금속 또는 알칼리 토금속의 농도를 저감시키는 것이 바람직하다. 구체적으로는, SIMS에 의하여 얻어지는 산화물 반도체 내의 알칼리 금속 또는 알칼리 토금속의 농도를 1×1018atoms/cm3 이하, 바람직하게는 2×1016atoms/cm3 이하로 한다.
또한, 산화물 반도체에서 질소가 포함되면, 캐리어인 전자가 발생하여 캐리어 밀도가 증가됨으로써 n형화되기 쉽다. 이 결과, 질소가 포함되는 산화물 반도체를 반도체에 사용한 트랜지스터는 노멀리 온 특성을 갖기 쉽다. 따라서, 상기 산화물 반도체에서 질소는 가능한 한 저감되는 것이 바람직하다. 예를 들어, SIMS에 의하여 얻어지는 산화물 반도체 내의 질소 농도를 5×1019atoms/cm3 미만, 바람직하게는 5×1018atoms/cm3 이하, 더 바람직하게는 1×1018atoms/cm3 이하, 더욱 바람직하게는 5×1017atoms/cm3 이하로 한다.
또한, 산화물 반도체에 포함되는 수소는 금속 원자와 결합하는 산소와 반응하여 물이 되기 때문에 산소 빈자리를 형성하는 경우가 있다. 수소가 상기 산소 빈자리에 들어감으로써 캐리어인 전자가 생성되는 경우가 있다. 또한, 수소의 일부가 금속 원자와 결합한 산소와 결합하여 캐리어인 전자를 생성하는 경우가 있다. 그래서, 수소가 포함되는 산화물 반도체를 사용한 트랜지스터는 노멀리 온 특성을 갖기 쉽다. 따라서, 산화물 반도체 내의 수소는 가능한 한 저감되는 것이 바람직하다. 구체적으로는, 산화물 반도체에서 SIMS에 의하여 얻어지는 수소 농도를 1×1020atoms/cm3 미만, 바람직하게는 1×1019atoms/cm3 미만, 더 바람직하게는 5×1018atoms/cm3 미만, 더욱 바람직하게는 1×1018atoms/cm3 미만으로 한다.
불순물이 충분히 저감된 산화물 반도체를 트랜지스터의 채널 영역에 사용함으로써, 안정적인 전기 특성을 부여할 수 있다.
<밴드도>
다음으로, 상술한 산화물 반도체를 2층 구조 또는 3층 구조로 한 경우에 대하여 설명한다. 산화물 반도체(S1), 산화물 반도체(S2), 및 산화물 반도체(S3)의 적층 구조 및 적층 구조와 접한 절연체의 밴드도, 산화물 반도체(S2)와 산화물 반도체(S3)의 적층 구조 및 적층 구조와 접한 절연체의 밴드도, 산화물 반도체(S1)와 산화물 반도체(S2)의 적층 구조 및 적층 구조와 접한 절연체의 밴드도에 대하여 도 21을 사용하여 설명한다.
도 21의 (A)는 절연체(I1), 산화물 반도체(S1), 산화물 반도체(S2), 산화물 반도체(S3), 및 절연체(I2)를 갖는 적층 구조의 막 두께 방향의 밴드도의 일례이다. 또한, 도 21의 (B)는 절연체(I1), 산화물 반도체(S2), 산화물 반도체(S3), 및 절연체(I2)를 갖는 적층 구조의 막 두께 방향의 밴드도의 일례이다. 또한, 도 21의 (C)는 절연체(I1), 산화물 반도체(S1), 산화물 반도체(S2), 및 절연체(I2)를 갖는 적층 구조의 막 두께 방향의 밴드도의 일례이다. 또한, 밴드도는 이해를 쉽게 하기 위하여 절연체(I1), 산화물 반도체(S1), 산화물 반도체(S2), 산화물 반도체(S3), 및 절연체(I2)의 전도대 하단의 에너지 준위(Ec)를 나타낸 것이다.
산화물 반도체(S1) 및 산화물 반도체(S3)의 전도대 하단의 에너지 준위는 산화물 반도체(S2)의 전도대 하단의 에너지 준위보다 진공 준위에 가깝고, 대표적으로는, 산화물 반도체(S2)의 전도대 하단의 에너지 준위와 산화물 반도체(S1) 및 산화물 반도체(S3)의 전도대 하단의 에너지 준위 사이의 차이가 0.15eV 이상 또는 0.5eV 이상이고 2eV 이하 또는 1eV 이하인 것이 바람직하다. 즉, 산화물 반도체(S1) 및 산화물 반도체(S3)의 전자 친화력과 산화물 반도체(S2)의 전자 친화력 사이의 차이가 0.15eV 이상 또는 0.5eV 이상이고 2eV 이하 또는 1eV 이하인 것이 바람직하다.
도 21의 (A), 도 21의 (B), 및 도 21의 (C)에 도시된 바와 같이, 산화물 반도체(S1), 산화물 반도체(S2), 산화물 반도체(S3)에서 전도대 하단의 에너지 준위는 완만하게 변화한다. 바꿔 말하면, 연속적으로 변화 또는 연속적으로 접합한다고 할 수도 있다. 이러한 밴드도를 얻기 위해서는, 산화물 반도체(S1)와 산화물 반도체(S2) 사이의 계면, 또는 산화물 반도체(S2)와 산화물 반도체(S3) 사이의 계면에서 형성되는 혼합층의 결함 준위 밀도를 낮추면 좋다.
구체적으로는, 산화물 반도체(S1)와 산화물 반도체(S2), 산화물 반도체(S2)와 산화물 반도체(S3)가 산소 이외에 공통된 원소를 가짐으로써(주성분으로 함으로써), 결함 준위 밀도가 낮은 혼합층을 형성할 수 있다. 예를 들어, 산화물 반도체(S2)가 In-Ga-Zn 산화물 반도체인 경우, 산화물 반도체(S1) 및 산화물 반도체(S3)로서 In-Ga-Zn 산화물 반도체, Ga-Zn 산화물 반도체, 산화 갈륨 등을 사용하면 좋다.
이때, 캐리어의 경로는 주로 산화물 반도체(S2)가 된다. 산화물 반도체(S1)와 산화물 반도체(S2) 사이의 계면 및 산화물 반도체(S2)와 산화물 반도체(S3) 사이의 계면에서의 결함 준위 밀도를 낮출 수 있기 때문에, 계면 산란이 캐리어 전도에 미치는 영향이 작아 높은 온 전류를 얻을 수 있다.
트랩 준위에 전자가 포획됨으로써, 포획된 전자는 고정 전하와 같이 작용하기 때문에, 트랜지스터의 문턱 전압은 양의 방향으로 시프트된다. 산화물 반도체(S1) 및 산화물 반도체(S3)를 제공함으로써, 산화물 반도체(S2)로부터 트랩 준위를 멀리할 수 있다. 이 구성으로 함으로써, 트랜지스터의 문턱 전압이 양의 방향으로 시프트되는 것을 방지할 수 있다.
산화물 반도체(S1) 및 산화물 반도체(S3)는 산화물 반도체(S2)보다 도전율이 충분히 낮은 재료를 사용한다. 이때, 산화물 반도체(S2), 산화물 반도체(S2)와 산화물 반도체(S1) 사이의 계면, 및 산화물 반도체(S2)와 산화물 반도체(S3) 사이의 계면이 주로 채널 영역으로서 기능한다. 예를 들어, 산화물 반도체(S1) 및 산화물 반도체(S3)로서는 도 20의 (C)에서 절연성이 높은 영역(C)에 나타내어진 원자수비를 갖는 산화물 반도체를 사용하면 좋다. 또한, 도 20의 (C)에 도시된 영역(C)은 [In]:[M]:[Zn]=0:1:0 및 그 근방값, [In]:[M]:[Zn]=1:3:2 및 그 근방값, 및 [In]:[M]:[Zn]=1:3:4 및 그 근방값인 원자수비를 나타낸 것이다.
특히, 산화물 반도체(S2)로서 영역(A)에 나타내어진 원자수비를 갖는 산화물 반도체를 사용하는 경우에는, 산화물 반도체(S1) 및 산화물 반도체(S3)로서 [M]/[In]이 1 이상, 바람직하게는 2 이상인 산화물 반도체를 사용하는 것이 바람직하다. 또한, 산화물 반도체(S3)로서는 충분히 높은 절연성을 얻을 수 있는 [M]/([Zn]+[In])이 1 이상인 산화물 반도체를 사용하는 것이 적합하다.
(실시형태 2)
<반도체 장치의 제작 방법>
아래에서는 본 발명에 따른 도 1의 반도체 장치(1000)의 제작 방법을 도 9 내지 도 18을 사용하여 설명한다. 도 9 내지 도 18에서 각 도면의 (A)는 상면도이고, 각 도면의 (B)는 (A)의 일점쇄선 A1-A2를 따르는 단면도이다. 각 도면의 (C)는 (A)의 일점쇄선 A3-A4를 따르는 단면도이다. 각 도면의 (D)는 (A)의 일점쇄선 B1-B2를 따르는 단면도이다.
우선, 기판(400)을 준비한다.
다음에, 절연체(401a)를 성막한다. 절연체(401a)는 스퍼터링법, 화학 기상 성장(CVD: Chemical Vapor Deposition)법, 분자선 애피택시(MBE: Molecular Beam Epitaxy)법, 펄스 레이저 퇴적(PLD: Pulsed Laser Deposition)법, 또는 원자층 퇴적(ALD: Atomic Layer Deposition)법 등을 사용하여 성막할 수 있다.
또한, CVD법은 플라스마를 이용하는 플라스마 CVD(PECVD: Plasma Enhanced CVD)법, 열을 이용하는 열 CVD(TCVD: Thermal CVD)법, 광을 이용하는 광 CVD(Photo CVD)법 등으로 분류할 수 있다. 또한, 사용하는 원료 가스에 따라 금속 CVD(MCVD: Metal CVD)법, 유기 금속 CVD(MOCVD: Metal Organic CVD)법으로 분류할 수 있다.
플라스마 CVD법을 사용하면, 비교적 낮은 온도로 고품질의 막을 얻을 수 있다. 또한, 열 CVD법은 플라스마를 사용하지 않으므로 피처리물에 대한 플라스마 대미지를 저감시킬 수 있는 성막 방법이다. 예를 들어, 반도체 장치에 포함되는 배선, 전극, 소자(트랜지스터, 용량 소자 등) 등은 플라스마로부터 전하를 받아 차지 업(charge up)하는 경우가 있다. 이때, 축적된 전하로 인하여 반도체 장치에 포함되는 배선, 전극, 소자 등이 파괴되는 경우가 있다. 한편, 플라스마를 사용하지 않는 열 CVD법의 경우, 상술한 바와 같은 플라스마 대미지가 생기지 않으므로, 반도체 장치의 수율을 향상시킬 수 있다. 또한, 열 CVD법을 사용하면, 성막 시에 플라스마 대미지가 생기지 않으므로 결함이 적은 막을 얻을 수 있다.
또한, ALD법도 피처리물에 대한 플라스마 대미지를 저감시킬 수 있는 성막 방법이다. 또한, ALD법도 성막 시에 플라스마 대미지가 생기지 않으므로 결함이 적은 막을 얻을 수 있다.
CVD법 및 ALD법은 타깃 등으로부터 방출되는 입자가 퇴적되는 성막 방법과는 달리 피처리물의 표면에서의 반응에 의하여 막이 형성되는 성막 방법이다. 따라서, 피처리물의 형상의 영향을 받기 어렵고, 양호한 단차 피복성을 갖는 성막 방법이다. 특히 ALD법은 우수한 단차 피복성 및 두께 균일성을 갖기 때문에 종횡비가 큰 개구의 표면을 피복하는 경우 등에 적합하다. 다만, ALD법은 성막 속도가 비교적 느리기 때문에, 성막 속도가 빠른 CVD법 등 다른 성막 방법과 조합하여 사용되는 것이 바람직한 경우도 있다.
CVD법 및 ALD법은 원료 가스의 유량비에 의하여 얻어지는 막의 조성을 제어할 수 있다. 예를 들어, CVD법 및 ALD법에서는 원료 가스의 유량비에 의하여 임의의 조성을 갖는 막을 형성할 수 있다. 또한, 예를 들어, CVD법 및 ALD법에서는 원료 가스의 유량비를 변화시키면서 성막함으로써, 조성이 연속적으로 변화된 막을 형성할 수 있다. 원료 가스의 유량비를 변화시키면서 성막하는 경우, 복수의 성막실을 사용하여 성막하는 경우와 비교하여 반송이나 압력 조정에 걸리는 시간만큼 성막 시간을 단축할 수 있다. 따라서, 반도체 장치의 생산성을 향상시킬 수 있는 경우가 있다.
다음에, 절연체(401a) 위에 절연체(401b)를 성막한다. 절연체(401b)는 스퍼터링법, CVD법, MBE법, PLD법, 또는 ALD법 등을 사용하여 성막할 수 있다. 다음에, 절연체(401b) 위에 절연체(301)를 성막한다. 절연체(301)는 스퍼터링법, CVD법, MBE법, PLD법, 또는 ALD법 등을 사용하여 성막할 수 있다(도 9의 (A) 내지 도 9의 (D) 참조).
다음에, 절연체(301)에 절연체(401b)에 도달되는 홈(groove)을 형성한다. 홈에는 예를 들어 구멍이나 개구 등도 포함된다. 홈의 형성에는 습식 에칭을 사용하여도 좋지만, 미세 가공에는 건식 에칭을 사용하는 것이 바람직하다. 또한, 절연체(401b)로서는 절연체(301)를 에칭하여 홈을 형성할 때의 에칭 스토퍼막으로서 기능하는 절연체를 선택하는 것이 바람직하다. 예를 들어, 홈을 형성하는 절연체(301)로서 산화 실리콘막을 사용하는 경우에는, 절연체(401b)로서는 질화 실리콘막, 산화 알루미늄막, 산화 하프늄막을 사용하면 좋다.
본 실시형태에서는 절연체(401a)로서 ALD법에 의하여 산화 알루미늄을 형성하고, 절연체(401b)로서 스퍼터링법에 의하여 산화 알루미늄을 형성한다.
홈을 형성한 후에 도전체(310)가 되는 도전체를 성막한다. 도전체(310)가 되는 도전체는 산소의 투과를 억제하는 기능을 갖는 도전체를 포함하는 것이 바람직하다. 예를 들어, 질화 탄탈럼, 질화 텅스텐, 질화 타이타늄 등을 사용할 수 있다. 또는, 탄탈럼, 텅스텐, 타이타늄, 몰리브데넘, 알루미늄, 구리, 몰리브데넘과 텅스텐의 합금과의 적층막으로 할 수 있다. 도전체(310)가 되는 도전체는 스퍼터링법, CVD법, MBE법, PLD법, 또는 ALD법 등을 사용하여 성막할 수 있다.
본 실시형태에서는 도전체(310)가 되는 도전체로서 스퍼터링법에 의하여 질화 탄탈럼을 성막하고, 이 질화 탄탈럼 위에 CVD법에 의하여 질화 타이타늄을 성막하고, 이 질화 타이타늄 위에 CVD법에 의하여 텅스텐을 성막한다.
다음에, 화학적 기계 연마(Chemical Mechanical Polishing: CMP)를 실시함으로써, 절연체(301) 위의 도전체(310)가 되는 도전체를 제거한다. 이로써, 도전체(310)가 되는 도전체가 홈부에만 잔존함으로써 상면이 평탄한 도전체(310)를 형성할 수 있다(도 10의 (A) 내지 도 10의 (D) 참조).
다음에, 절연체(301) 위 및 도전체(310) 위에 절연체(302)를 성막한다. 절연체(302)는 스퍼터링법, CVD법, MBE법, PLD법, 또는 ALD법 등을 사용하여 성막할 수 있다.
다음에, 절연체(302) 위에 절연체(303)를 성막한다. 절연체(303)는 스퍼터링법, CVD법, MBE법, PLD법, 또는 ALD법 등을 사용하여 성막할 수 있다.
다음에, 절연체(303) 위에 절연체(402)를 성막한다. 절연체(402)는 스퍼터링법, CVD법, MBE법, PLD법, 또는 ALD법 등을 사용하여 성막할 수 있다.
다음에, 제 1 가열 처리를 실시하는 것이 바람직하다. 제 1 가열 처리는 250℃ 이상 650℃ 이하, 바람직하게는 450℃ 이상 600℃ 이하, 더 바람직하게는 520℃ 이상 570℃ 이하로 실시하면 좋다. 불활성 가스 분위기 또는 산화성 가스를 10ppm 이상, 1% 이상, 또는 10% 이상 포함한 분위기에서 제 1 가열 처리를 실시한다. 감압 상태에서 제 1 가열 처리를 실시하여도 좋다. 또는, 제 1 가열 처리로서, 불활성 가스 분위기에서 가열 처리한 후에, 이탈된 산소를 보충하기 위하여 산화성 가스를 10ppm 이상, 1% 이상, 또는 10% 이상 포함한 분위기에서 가열 처리하여도 좋다. 제 1 가열 처리에 의하여 절연체(402)에 포함되는 수소나 물 등의 불순물의 제거 등이 가능하다. 또는, 제 1 가열 처리에서는 감압 상태에서 산소를 포함한 플라스마 처리를 실시하여도 좋다. 산소를 포함한 플라스마 처리는 예를 들어 마이크로파를 사용한 고밀도 플라스마를 발생시키는 전원을 갖는 장치를 사용하는 것이 바람직하다. 또는, 기판 측에 RF(Radio Frequency)를 인가하는 전원을 가져도 좋다. 고밀도 플라스마를 사용함으로써 고밀도 산소 라디칼을 생성할 수 있고, 기판 측에 RF를 인가함으로써 고밀도 플라스마에 의하여 생성된 산소 라디칼을 효율적으로 절연체(402) 내에 도입할 수 있다. 또는, 이 장치를 사용하여 불활성 가스를 포함한 플라스마 처리를 실시한 후, 이탈된 산소를 보충하기 위하여 산소를 포함한 플라스마 처리를 실시하여도 좋다. 또한, 제 1 가열 처리는 실시하지 않아도 되는 경우가 있다.
다음에 절연체(402) 위에 산화물(406_1)을 형성한다. 또한, 산화물(406_1)은 스퍼터링법, CVD법, MBE법, PLD법, 또는 ALD법 등을 사용하여 성막할 수 있다.
다음에, 산화물(406_1)에 산소를 첨가하는 처리를 실시하여도 좋다. 산소를 첨가하는 처리로서는 예를 들어 이온 주입법, 플라스마 처리법 등이 있다. 또한, 산화물(406_1)에 첨가된 산소는 과잉 산소가 된다. 다음에, 산화물(406_1) 위에 산화물(406_2)을 성막한다.
다음에, 제 2 가열 처리를 실시하여도 좋다. 제 2 가열 처리에는 제 1 가열 처리 조건을 사용할 수 있다. 제 2 가열 처리를 실시함으로써 산화물(406_2)의 결정성을 높이거나, 수소나 물 등의 불순물을 제거할 수 있다. 바람직하게는, 질소 분위기에서 400℃에서 1시간의 가열 처리를 실시한 후, 연속적으로 산소 분위기에서 400℃에서 1시간의 가열 처리를 실시한다.
다음에, 산화물(406_2) 위에 도전체(416)를 성막한다. 도전체(416)는 스퍼터링법, CVD법, MBE법, PLD법, 또는 ALD법 등을 사용하여 형성할 수 있다. 도전체(416)로서 도전성을 갖는 산화물, 예를 들어 인듐 주석 산화물(ITO: Indium Tin Oxide), 산화 텅스텐을 포함한 인듐 산화물, 산화 텅스텐을 포함한 인듐 아연 산화물, 산화 타이타늄을 포함한 인듐 산화물, 산화 타이타늄을 포함한 인듐 주석 산화물, 인듐 아연 산화물, 실리콘이 첨가된 인듐 주석 산화물, 또는 질소를 포함한 인듐갈륨 아연 산화물을 성막하고, 이 산화물 위에 알루미늄, 크로뮴, 구리, 은, 금, 백금, 탄탈럼, 니켈, 타이타늄, 몰리브데넘, 텅스텐, 하프늄, 바나듐, 나이오븀, 망가니즈, 마그네슘, 지르코늄, 베릴륨, 인듐 등 중에서 선택된 금속 원소를 1종류 이상 포함한 재료, 또는 인 등의 불순물 원소를 함유시킨 다결정 실리콘으로 대표되는 전기 전도도가 높은 반도체, 니켈 실리사이드 등의 실리사이드를 성막하여도 좋다.
이 산화물은 산화물(406_1) 및 산화물(406_2) 내의 수소를 흡수하거나 외방으로부터 확산되는 수소를 포획하는 기능을 갖는 경우가 있고, 트랜지스터(100a) 및 트랜지스터(100b)의 전기 특성 및 신뢰성이 향상될 수 있다. 또는, 이 산화물 대신에 타이타늄을 사용하여도 같은 기능을 갖는 경우가 있다.
다음에, 도전체(416) 위에 배리어막(417)을 형성한다. 배리어막(417)은 스퍼터링법, CVD법, MBE법, PLD법, 또는 ALD법 등을 사용하여 형성할 수 있다. 본 실시형태에서는 배리어막(417)으로서 산화 알루미늄막을 형성한다.
다음에, 배리어막(417) 위에 도전체(411)를 형성한다. 도전체(411)는 스퍼터링법, CVD법, MBE법, PLD법, 또는 ALD법 등을 사용하여 성막할 수 있다. 본 실시형태에서는 도전체(411)로서 질화 탄탈럼을 성막한다(도 11의 (A) 내지 도 11의 (D) 참조).
다음에, 리소그래피법에 의하여 도전체(411) 및 배리어막(417)을 가공하여 도전체(411a) 및 배리어막(417a)을 형성한다. 이 가공에서는 단면 형상을 테이퍼 형상으로 하는 것이 바람직하다. 이 테이퍼 각도는 기판 바닥면과 평행한 면에 대하여 30도 이상 75도 미만, 바람직하게는 30도 이상 70도 미만으로 한다. 이러한 테이퍼 각도를 가짐으로써 이후의 형성 공정에서의 막의 피복성이 향상된다. 또한, 이 가공은 건식 에칭법을 사용하는 것이 바람직하다. 건식 에칭법에 의한 가공은 미세 가공 및 상술한 테이퍼 형상의 가공에 적합하다(도 12의 (A) 내지 도 12의 (D) 참조).
또한, 리소그래피법에서는 우선 마스크를 통하여 레지스트를 노광한다. 다음에, 현상액을 사용하여, 노광된 영역을 제거 또는 잔존시켜 레지스트 마스크를 형성한다. 이어서, 이 레지스트 마스크를 통하여 에칭 처리함으로써, 도전체, 반도체, 또는 절연체 등을 원하는 형상으로 가공할 수 있다. 예를 들어, KrF 엑시머 레이저 광, ArF 엑시머 레이저 광, EUV(Extreme Ultraviolet) 광 등을 사용하여 레지스트를 노광함으로써 레지스트 마스크를 형성하면 좋다. 또한, 기판과 투영 렌즈 사이에 액체(예를 들어, 물)를 채우고 노광하는, 액침 기술을 사용하여도 좋다. 또한, 상술한 광 대신에 전자 빔이나 이온 빔을 사용하여도 좋다. 또한, 전자 빔이나 이온 빔을 사용하는 경우에는, 마스크는 불필요하게 된다. 또한, 레지스트 마스크는 애싱 등의 건식 에칭 처리를 실시하거나, 습식 에칭 처리를 실시하거나, 건식 에칭 처리 후에 습식 에칭 처리를 실시하거나, 또는 습식 에칭 후에 건식 에칭 처리를 실시함으로써 제거할 수 있다.
건식 에칭 장치로서는, 평행 평판형 전극을 갖는 용량 결합형 플라스마(CCP: Capacitively Coupled Plasma) 에칭 장치를 사용할 수 있다. 평행 평판형 전극을 갖는 용량 결합형 플라스마 에칭 장치는 평행 평판형 전극의 한쪽의 전극에 고주파 전원을 인가하는 구성이어도 된다. 또는, 평행 평판형 전극의 한쪽에 복수의 상이한 고주파 전원을 인가하는 구성이어도 좋다. 또는, 평행 평판형 전극 각각에 같은 주파수의 고주파 전원을 인가하는 구성이어도 좋다. 또는, 평행 평판형 전극 각각에 주파수가 상이한 고주파 전원을 인가하는 구성이어도 좋다. 또는, 고밀도 플라스마원을 갖는 건식 에칭 장치를 사용할 수 있다. 고밀도 플라스마원을 갖는 건식 에칭 장치는 예를 들어 유도 결합형 플라스마(ICP: Inductively Coupled Plasma) 에칭 장치 등을 사용할 수 있다.
다음에, 리소그래피법에 의하여 레지스트(421a) 및 레지스트(421b)를 형성한다. 레지스트(421a) 및 레지스트(421b)를 에칭 마스크로서 사용하여 도전체(411), 배리어막(417), 및 도전체(416)를 에칭하여 도전체(411a1), 도전체(411a2), 도전체(411b1), 도전체(411b2), 배리어막(417a1), 배리어막(417a2), 배리어막(417b1), 배리어막(417b2), 도전체(416a), 및 도전체(416b)를 형성한다(도 13의 (A) 내지 도 13의 (D) 참조).
다음에, 레지스트(421)를 제거한 후, 도전체(411a1), 도전체(411a2), 도전체(411b1), 도전체(411b2), 도전체(416a), 및 도전체(416b)의 표면이 노출된 부분을 에칭 마스크로서 사용하여 산화물(406_1) 및 산화물(406_2)을 에칭하여 산화물(406_1a), 산화물(406_2a), 산화물(406_1b), 산화물(406_2b)을 형성한다(도 14의 (A) 내지 도 14의 (D) 참조).
다음에, 도전체(411a1), 도전체(411a2), 도전체(411b1), 도전체(411b2), 도전체(416a), 및 도전체(416b)의 표면이 노출된 부분을 에칭하여 도전체(416a1), 도전체(416a2), 도전체(416b1), 및 도전체(416b2)를 형성한다.
다음에, 플루오린화 수소산을 순수(純水)로 희석한 수용액(희석 불산액)을 사용하여 세정 처리하여도 좋다. 희석 불산액이란 순수에 플루오린화 수소산을 약 70ppm의 농도로 혼합시킨 용액을 뜻한다. 다음에, 제 3 가열 처리를 실시한다. 가열 처리의 조건으로서 상술한 제 1 가열 처리의 조건을 사용할 수 있다. 바람직하게는 질소 분위기에서 400℃의 온도에서 1시간 처리한 후에 연속적으로 산소 분위기에서 400℃의 온도에서 1시간 처리한다.
여기까지의 건식 에칭을 실시함으로써 에칭 가스에 기인한 불순물이 산화물(406_1a), 산화물(406_2a), 산화물(406_1b), 및 산화물(406_2b) 등의 표면에 부착되거나 내부로 확산되는 경우가 있다. 불순물로서는 예를 들어 플루오린 또는 염소 등이 있다.
상술한 도전체(416a1), 도전체(416a2), 도전체(416b1), 및 도전체(416b2)의 형성 및 세정 처리에 의하여 산화물(406_1a) 상부 및 산화물(406_2b) 상부의 일부가 에칭되어 모서리가 둥그스름해진 단면 형상(라운드 형상)이 되는 경우가 있다(도 15의 (A) 내지 도 15의 (D) 참조). 이 라운드 형상으로 함으로써 이후의 공정에서 형성되는 산화물(406_3) 및 도전체(404a) 등에 의한 피복성을 향상시킬 수 있다.
상술한 처리를 실시함으로써 이들의 불순물 농도를 저감시킬 수 있다. 또한, 산화물(406_1a)막 내, 산화물(406_2a)막 내, 산화물(406_1b)막 내, 및 산화물(406_2b)막 내의 수분 농도 및 수소 농도를 저감시킬 수 있다.
다음에, 산화물(406_3a), 산화물(406_3b), 및 산화물(406_3c)이 되는 산화물을 성막한다. 산화물(406_3a), 산화물(406_3b), 및 산화물(406_3c)이 되는 산화물은 스퍼터링법, CVD법, MBE법, PLD법, 또는 ALD법 등을 사용하여 형성할 수 있다. 특히, 스퍼터링법을 사용하여 성막하는 것이 바람직하다. 또한, 스퍼터링 조건으로서는 산소와 아르곤의 혼합 가스를 사용하여 바람직하게는 산소 분압이 높은 조건, 더 바람직하게는 산소 100%를 사용한 조건을 사용하여 실온 또는 100℃ 이상 200℃ 이하의 온도로 성막한다.
산화물(406_3a), 산화물(406_3b), 및 산화물(406_3c)이 되는 산화물을 상술한 바와 같은 조건으로 성막함으로써, 산화물(406_2a), 산화물(406_2b), 및 절연체(402)에 과잉 산소를 주입할 수 있어 바람직하다.
다음에, 산화물(406_3a), 산화물(406_3b), 및 산화물(406_3c)이 되는 산화물 위에 절연체(412a), 절연체(412b), 및 절연체(412c)가 되는 절연체를 성막한다. 절연체(412a), 절연체(412b), 및 절연체(412c)가 되는 절연체는 스퍼터링법, CVD법, MBE법 또는 PLD법, 또는 ALD법 등을 사용하여 성막할 수 있다.
여기서, 제 4 가열 처리를 실시할 수 있다. 가열 처리에는 제 1 가열 처리 조건을 사용할 수 있다. 바람직하게는, 질소 분위기에서 400℃에서 1시간의 가열 처리를 실시한 후, 연속적으로 산소 분위기에서 400℃에서 1시간의 처리를 실시할 수 있다. 이 가열 처리에 의하여 절연체(412a), 절연체(412b), 및 절연체(412c)가 되는 절연체 내의 수분 농도 및 수소 농도를 저감시킬 수 있다.
다음에, 도전체(404a), 도전체(404b), 및 도전체(404c)가 되는 도전체를 성막한다. 도전체(404a), 도전체(404b), 및 도전체(404c)가 되는 도전체는 스퍼터링법, CVD법, MBE법, PLD법, 또는 ALD법 등을 사용하여 성막할 수 있다.
다음에, 도전체(404a), 도전체(404b), 및 도전체(404c)가이 되는 도전체는 다층막이어도 좋다. 예를 들어 산화물을 상술한 산화물(406_3a), 산화물(406_3b), 및 산화물(406_3c)이 되는 산화물과 같은 조건을 사용하여 성막함으로써 절연체(412a), 절연체(412b), 및 절연체(412c)가 되는 절연체에 산소를 첨가할 수 있다. 절연체(412a), 절연체(412b), 및 절연체(412c)가 되는 절연체에 첨가된 산소는 과잉 산소가 된다.
다음에, 이 산화물 위에 스퍼터링법을 사용하여 도전체를 형성함으로써 이 산화물의 전기 저항값을 저하시킬 수 있다.
도전체(404a), 도전체(404b), 및 도전체(404c)가 되는 도전체를 리소그래피법에 의하여 가공하여 도전체(404a), 도전체(404b), 및 도전체(404c)를 형성한다(도 16의 (A) 내지 도 16의 (D) 참조).
다음에, 절연체(408a), 절연체(408b), 및 절연체(408c)가 되는 절연체를 성막한다. 절연체(408a), 절연체(408b), 및 절연체(408c)가 되는 절연체는 스퍼터링법, CVD법, MBE법, PLD법, 또는 ALD법 등을 사용하여 성막할 수 있다. 절연체(408a), 절연체(408b), 및 절연체(408c)가 되는 절연체로서는 ALD법을 사용한 산화 알루미늄을 성막함으로써, 절연체(408a), 절연체(408b), 및 절연체(408c) 상면 및 측면에 핀 홀이 적고 두께가 균일한 막을 형성할 수 있으므로 도전체(404a), 도전체(404b), 및 도전체(404c)의 산화를 방지할 수 있다.
다음에, 절연체(408a), 절연체(408b), 및 절연체(408c)가 되는 절연체, 절연체(412a), 절연체(412b), 및 절연체(412c)가 되는 절연체, 산화물(406_3a), 산화물(406_3b), 및 산화물(406_3c)이 되는 산화물을 리소그래피법에 의하여 가공하여 절연체(408a), 절연체(408b), 및 절연체(408c), 절연체(412a), 절연체(412b), 및 절연체(412c), 산화물(406_3a), 산화물(406_3b), 및 산화물(406_3c)을 형성한다(도 17의 (A) 내지 도 17의 (D) 참조).
다음에, 절연체(422)를 성막한다. 절연체(422)는 스퍼터링법, CVD법, MBE법, PLD법, 또는 ALD법 등을 사용하여 성막할 수 있다. 본 실시형태에서는 스퍼터링법에 의하여 산화 알루미늄을 성막한다. 이 산화 알루미늄을 성막함으로써 절연체(402)에 산소를 첨가할 수 있고, 이 후에 가열 처리를 실시함으로써 이 산소를 산화물(406_1a), 산화물(406_2a), 산화물(406_1b), 및 산화물(406_2b)에 첨가할 수 있어, 산화물(406_1a), 산화물(406_2a), 산화물(406_1b), 및 산화물(406_2b)에 포함되는 수소를 저감시킬 수 있다.
다음에, 절연체(424)를 성막한다. 절연체(424)는 스퍼터링법, CVD법, MBE법, PLD법, 또는 ALD법 등을 사용하여 형성할 수 있다. 본 실시형태에서는 ALD법에 의하여 산화 알루미늄을 성막한다. 이 산화 알루미늄을 성막함으로써 외방으로부터의 수소의 침입을 방지할 수 있다(도 18의 (A) 내지 도 18의 (D) 참조).
다음에, 절연체(410)를 성막한다. 절연체(410)는 스퍼터링법, CVD법, MBE법, PLD법, 또는 ALD법 등을 사용하여 성막할 수 있다. 또는 스핀코팅법, 디핑법, 액적 토출법(잉크 젯법 등), 인쇄법(스크린 인쇄, 오프셋 인쇄 등), 닥터 나이프법, 롤 코터법, 또는 커튼 코터법 등을 사용하여 성막할 수 있다.
절연체(410)는 바람직하게는 CVD법을 사용하여 성막한다. 더 바람직하게는 플라스마 CVD법을 사용하여 성막한다. 플라스마 CVD법에 의한 성막에서는 절연체를 성막하는 단계 1과, 산소를 갖는 플라스마 처리를 실시하는 단계 2를 반복하여 실시하여도 좋다. 단계 1과 단계 2를 복수 횟수 반복함으로써 과잉 산소를 포함한 절연체(410)를 성막할 수 있다.
절연체(410)는 상면이 평탄성을 갖도록 형성되어도 좋다. 예를 들어, 절연체(410)는 성막 직후에 그 상면이 평탄성을 가져도 좋다. 또는, 예를 들어 절연체(410)는 성막 후에 기판 뒷면 등의 기준면과 평행하게 되도록 절연체 등을 상면으로부터 제거함으로써 평탄성을 가져도 좋다. 이러한 처리를 평탄화 처리라고 한다. 평탄화 처리로서는 CMP 처리, 건식 에칭 처리 등이 있다. 다만, 절연체(410) 상면이 평탄성을 갖지 않아도 된다.
다음에, 절연체(410) 위에 절연체(415)를 성막한다. 절연체(415)는 스퍼터링법, CVD법, MBE법, PLD법, 또는 ALD법 등을 사용하여 성막할 수 있다. 절연체(415)의 성막에는 바람직하게는 스퍼터링법을 사용한다. 스퍼터링법을 사용하여 진공 중의 가열 처리 또는 역 스퍼터링 처리를 실시한 후에 연속적으로 절연체(415)를 성막하여도 좋다.
절연체(415)의 성막은 스퍼터링법에 의하여 산소를 갖는 플라스마를 사용하여 성막하면 절연체(410)에 산소를 첨가할 수 있다. 첨가된 산소는 절연체(410) 내에서 과잉 산소가 되고, 가열 처리 등을 실시함으로써, 이 과잉 산소는 산화물(406_1a), 산화물(406_1b), 산화물(406_2a), 산화물(406_2b), 산화물(406_3a), 산화물(406_3b), 및 산화물(406_3c)에 첨가됨으로써 산화물(406_1a), 산화물(406_1b), 산화물(406_2a), 산화물(406_2b), 산화물(406_3a), 산화물(406_3b), 및 산화물(406_3c) 내의 산소 결함을 수복할 수 있다. 또한, 절연체(410) 내의 수분 농도 및 수소 농도를 저감시킬 수 있다.
다음에, 절연체(415) 위에 절연체(418)를 성막한다. 절연체(418)는 스퍼터링법, CVD법, MBE법, PLD법, 또는 ALD법 등을 사용하여 성막할 수 있다. 절연체(418)의 성막은 바람직하게는 ALD법을 사용한다. 절연체(418)가 예를 들어 산화 알루미늄을 가짐으로써 산화물(406_1a), 산화물(406_1b), 산화물(406_2a), 산화물(406_2b), 산화물(406_3a), 산화물(406_3b), 및 산화물(406_3c)에 수소 등의 불순물이 혼입되는 것을 억제할 수 있다. 또한, 예를 들어 절연체(401a), 절연체(402b), 절연체(408a), 절연체(408b), 절연체(408c), 절연체(415), 및 절연체(418)가 산화 알루미늄을 가짐으로써 상술한 산화물(406_1a), 산화물(406_1b), 산화물(406_2a), 산화물(406_2b), 산화물(406_3a), 산화물(406_3b), 및 산화물(406_3c)에 첨가된 산소가 외측으로 확산되는 것을 저감시킬 수 있다. 즉 산소를 가둘 수 있다.
다음에, 제 5 가열 처리를 실시하여도 좋다. 제 5 가열 처리에는 제 1 가열 처리 조건을 사용할 수 있다. 바람직하게는, 질소 분위기에서 400℃에서 1시간의 가열 처리를 실시한 후, 연속적으로 산소 분위기에서 400℃에서 1시간의 가열 처리를 실시할 수 있다. 이 가열 처리를 실시함으로써 절연체(410) 내의 수분 농도 및 수소 농도를 저감시킬 수 있다. 이로써, 도 1의 반도체 장치(1000)를 제작할 수 있다(도 1의 (A) 내지 도 1의 (D) 참조).
본 실시형태에 기재된 구성 및 방법 등은 다른 실시형태 및 실시예에 기재된 구성 및 방법 등과 적절히 조합하여 사용할 수 있다.
(실시형태 3)
<반도체 장치의 구성>
본 실시형태에서는 본 명세서 등에 개시된 트랜지스터를 사용한 반도체 장치의 일례에 대하여 설명한다.
도 19는 반도체 장치(1000)의 단면도이다. 반도체 장치(1000)는 트랜지스터(100), 트랜지스터(600), 및 용량 소자(200)를 갖는다. 트랜지스터(100), 트랜지스터(600), 및 용량 소자(200)는 각각 도 8의 트랜지스터(100a), 트랜지스터(600a), 및 용량 소자(200a)에 상당한다.
반도체 장치(1000)에서는 기판(501)으로서 n형 반도체를 사용한다. 트랜지스터(600)는 채널 형성 영역(283), 고농도 p형 불순물 영역(285), 절연체(286), 도전체(287), 측벽(288)을 갖는다. 또한, 절연체(286)를 개재하여 측벽(288)과 중첩되는 영역에 저농도 p형 불순물 영역(284)을 갖는다. 절연체(286)는 게이트 절연체로서 기능할 수 있다. 도전체(287)는 게이트 도전체로서 기능할 수 있다. 트랜지스터(600)에서는 기판(501)의 일부에 채널 형성 영역(283)이 형성된다.
저농도 p형 불순물 영역(284)은 도전체(287)를 형성한 후 측벽(288)을 형성하기 전에 도전체(287)를 마스크로서 사용하여 불순물 원소를 도입함으로써 형성할 수 있다. 즉, 저농도 p형 불순물 영역(284)은 자기 정합적으로 형성할 수 있다. 측벽(288)을 형성한 후 고농도 p형 불순물 영역(285)을 형성한다. 또한, 저농도 p형 불순물 영역(284)은 고농도 p형 불순물 영역(285)과 같은 도전형을 갖고, 고농도 p형 불순물 영역(285)보다 도전형을 부여하는 불순물의 농도가 낮다. 또한, 상황에 따라 저농도 p형 불순물 영역(284)을 제공하지 않아도 된다.
트랜지스터(600)는 소자 분리층(514)에 의하여 다른 트랜지스터와 전기적으로 분리된다. 소자 분리 영역은 LOCOS(Local Oxidation of Silicon)법이나 STI(Shallow Trench Isolation)법 등을 사용하여 형성할 수 있다.
또한, 반도체 장치(1000)는 트랜지스터(600)를 덮는 절연체(505) 위에 절연체(534) 및 절연체(536)를 갖는다. 또한, 반도체 장치(1000)는 절연체(505) 위에 도전체(522)를 갖는다.
도전체(522)는 절연체(504) 및 절연체(505)에 제공된 도전체(521)를 통하여 트랜지스터(600)에 전기적으로 접속되어 있다.
또한, 반도체 장치(1000)는 절연체(536) 위에 절연체(102), 절연체(103), 절연체(104), 절연체(106), 절연체(107), 및 절연체(108)를 개재하여 트랜지스터(100) 및 용량 소자(200)를 갖는다. 또한, 트랜지스터(100) 및 용량 소자(200) 위에 절연체(114), 절연체(115), 및 절연체(539)를 갖고, 절연체(539) 위에 도전체(527)를 갖는다. 또한, 도전체(527)를 덮는 절연체(537)를 갖는다.
트랜지스터(100)의 소스 전극 및 드레인 전극 중 하나가 용량 소자(200)의 한쪽 전극으로서 기능하고, 도전체(404b)가 용량 소자(200)의 다른 쪽 전극으로서 기능한다. 트랜지스터(100)의 소스 전극 및 드레인 전극 중 하나와 도전체(404b)가 중첩된 영역이 용량 소자(200)로서의 기능을 갖는다.
도전체(527)는 절연체(539), 절연체(115), 절연체(114), 절연체(110), 절연체(109), 및 배리어막(417)의 일부에 제공된 도전체(526)를 통하여 트랜지스터(100)의 소스 전극 또는 드레인 전극과 전기적으로 접속되어 있다.
또한, 절연체(537) 위에 도전체(529)를 갖고, 도전체(529) 위에 절연체(538)를 갖는다. 도전체(529)는 절연체(537)의 일부에 제공된 도전체(528)를 통하여 도전체(527)에 전기적으로 접속되어 있다.
절연체(102), 절연체(103), 절연체(104), 절연체(106), 절연체(107), 절연체(108), 절연체(109), 절연체(110), 절연체(115), 절연체(534), 절연체(536), 절연체(539), 절연체(537), 및 절연체(538)는 상기 실시형태 등에 기재된 절연체와 마찬가지의 재료 및 방법으로 형성할 수 있다. 또한, 도전체(521), 도전체(522), 도전체(525), 도전체(526), 도전체(527), 및 도전체(529)는 상기 실시형태 등에 기재된 도전체와 마찬가지의 재료 및 방법으로 형성할 수 있다.
도전체(521), 도전체(522), 도전체(525), 도전체(526), 도전체(527), 도전체(528), 및 도전체(529)는 다마신법이나 듀얼 다마신법 등을 사용하여 형성하여도 좋다.
본 발명의 일 형태에 따르면, 메모리 셀들 사이의 누설 전류를 저감시킬 수 있다. 그러므로, 본 발명의 일 형태에 따르면, 생산성이 높은 기억 장치를 제공할 수 있다. 또한, 본 발명의 일 형태에 따르면, 전력의 공급이 정지되더라도 정보를 오랫동안 유지할 수 있는 기억 장치를 실현할 수 있다. 예를 들어, 전력의 공급이 정지되더라도 1년 이상, 나아가서는 10년 이상의 기간 동안 정보를 유지할 수 있는 기억 장치를 실현할 수 있다. 따라서, 본 발명의 일 형태의 기억 장치를 비휘발성 메모리로 간주할 수도 있다. 또한, 본 실시형태에 기재된 구성은 다른 실시형태나 실시예 등에 기재된 구성과 적절히 조합하여 사용할 수 있다. 또한, 전자 기기에 적용할 수 있다. 예를 들어 전자 기기가 갖는 기억 장치, CPU 등에 적용할 수 있다. 또한, 표시 장치에 적용할 수 있다. 예를 들어 표시 장치가 갖는 화소 회로 및 구동 회로 등에 적용할 수 있다.
(실시형태 4)
<전자 기기>
본 발명의 일 형태에 따른 반도체 장치는 다양한 전자 기기에 사용할 수 있다. 도 28은 본 발명의 일 형태에 따른 반도체 장치를 사용한 전자 기기의 구체적인 예를 나타낸 것이다.
도 28의 (A)에 도시된 휴대형 게임기(2900)는 하우징(2901), 하우징(2902), 표시부(2903), 표시부(2904), 마이크로폰(2905), 스피커(2906), 조작 스위치(2907) 등을 갖는다. 또한, 휴대형 게임기(2900)는 하우징(2901) 내측에 안테나, 배터리 등을 갖는다. 또한, 도 28의 (A)에 도시된 휴대형 게임기는 2개의 표시부(표시부(2903) 및 표시부(2904))를 갖지만, 표시부의 개수는 이에 한정되지 않는다. 표시부(2903)는 입력 장치로서 터치스크린이 제공되어 있고, 스타일러스(2908) 등에 의하여 조작할 수 있다.
도 28의 (B)에 도시된 정보 단말(2910)에서 하우징(2911)은 표시부(2912), 마이크로폰(2917), 스피커(2914), 카메라(2913), 외부 접속부(2916), 및 조작 스위치(2915) 등을 갖는다. 표시부(2912)는 가요성 기판이 사용된 표시 패널 및 터치스크린을 갖는다. 또한, 정보 단말(2910)은 하우징(2911) 내측에 안테나, 배터리 등을 갖는다. 정보 단말(2910)은 예를 들어 스마트폰, 휴대 전화, 태블릿형 정보 단말, 태블릿형 퍼스널 컴퓨터, 전자 서적 단말 등으로서 사용할 수 있다.
도 28의 (C)에 도시된 노트북형 퍼스널 컴퓨터(2920)는 하우징(2921), 표시부(2922), 키보드(2923), 및 포인팅 디바이스(2924) 등을 갖는다. 또한, 노트북형 퍼스널 컴퓨터(2920)는 하우징(2921) 내측에 안테나, 배터리 등을 갖는다.
도 28의 (D)에 도시된 비디오 카메라(2940)는 하우징(2941), 하우징(2942), 표시부(2943), 조작 스위치(2944), 렌즈(2945), 및 접속부(2946) 등을 갖는다. 조작 스위치(2944) 및 렌즈(2945)는 하우징(2941)에 제공되어 있고, 표시부(2943)는 하우징(2942)에 제공되어 있다. 또한, 비디오 카메라(2940)는 하우징(2941) 내측에 안테나 및 배터리 등을 갖는다. 그리고, 하우징(2941)과 하우징(2942)은 접속부(2946)에 의하여 접속되어 있고, 접속부(2946)에 의하여 하우징(2941)과 하우징(2942) 사이의 각도를 조절할 수 있는 구조이다. 하우징(2941)에 대한 하우징(2942)의 각도에 따라, 표시부(2943)에 표시되는 화상의 방향을 변경하거나 화상의 표시/비표시를 전환할 수 있다.
도 28의 (E)는 팔찌형 정보 단말의 일례를 도시한 것이다. 정보 단말(2950)은 하우징(2951) 및 표시부(2952) 등을 갖는다. 또한, 정보 단말(2950)은 하우징(2951) 내측에 안테나 및 배터리 등을 갖는다. 표시부(2952)는 곡면을 갖는 하우징(2951)에 지지되어 있다. 표시부(2952)는 가요성 기판을 사용한 표시 패널을 갖기 때문에, 가요성을 갖고 가볍고 사용하기 편리한 정보 단말(2950)을 제공할 수 있다.
도 28의 (F)는 손목시계형 정보 단말의 일례를 도시한 것이다. 정보 단말(2960)은 하우징(2961), 표시부(2962), 밴드(2963), 버클(2964), 조작 스위치(2965), 입출력 단자(2966) 등을 갖는다. 또한, 정보 단말(2960)은 하우징(2961) 내측에 안테나 및 배터리 등을 갖는다. 정보 단말(2960)은 이동 전화, 전자 메일, 문장 열람 및 작성, 음악 재생, 인터넷 통신, 컴퓨터 게임 등 다양한 애플리케이션을 실행할 수 있다.
표시부(2962)의 표시면은 만곡되어 있고, 만곡된 표시면을 따라 표시할 수 있다. 또한, 표시부(2962)는 터치 센서를 갖고, 손가락이나 스타일러스 등으로 화면을 터치함으로써 조작할 수 있다. 예를 들어, 표시부(2962)에 표시된 아이콘(2967)을 터치함으로써 애플리케이션을 기동할 수 있다. 조작 스위치(2965)에는 시각 설정 외에 전원의 ON/OFF 동작, 무선 통신의 ON/OFF 동작, 매너모드의 실행 및 해제, 절전 모드의 실행 및 해제 등 다양한 기능을 부여할 수 있다. 예를 들어, 정보 단말(2960)에 내장된 운영 체계(operating system)에 의하여 조작 스위치(2965)의 기능을 설정할 수도 있다.
또한, 정보 단말(2960)은 통신 규격에 따른 근거리 무선 통신을 실행할 수 있다. 예를 들어, 무선 통신이 가능한 헤드세트와의 상호 통신에 의하여 핸즈프리로 통화할 수도 있다. 또한, 정보 단말(2960)은 입출력 단자(2966)를 갖고, 커넥터를 통하여 직접 다른 정보 단말과 데이터를 주고받을 수 있다. 또한, 입출력 단자(2966)를 통하여 충전할 수도 있다. 또한, 충전 동작은 입출력 단자(2966)를 통하지 않고 무선 급전에 의하여 실시하여도 좋다.
도 28의 (G)는 자동차의 일례를 도시한 외관도이다. 자동차(2980)는 차체(2981), 차륜(2982), 대시보드(2983), 및 라이트(2984) 등을 갖는다. 또한, 자동차(2980)는 안테나, 배터리 등을 갖는다.
예를 들어, 본 발명의 일 형태에 따른 반도체 장치를 사용한 기억 장치는 상술한 전자 기기의 제어 정보나 제어 프로그램 등을 오랫동안 유지할 수 있다. 본 발명의 일 형태에 따른 반도체 장치를 사용함으로써 신뢰성이 높은 전자 기기를 실현할 수 있다.
본 실시형태는 다른 실시형태나 실시예 등에 기재된 구성과 적절히 조합하여 실시할 수 있다.
(실시예)
본 실시예에서는 본 발명의 일 형태인 반도체 장치를 제작하고, 메모리 유지 특성을 평가하였다.
반도체 장치는 다음과 같이 제작하였다; 우선, 실리콘 단결정 반도체 내에 채널 형성 영역을 갖는 트랜지스터 및 배선층을 갖는 기판을 준비하였다. 다음에, 이 기판 위에 CVD법에 의하여 제 1 산화질화 실리콘막을 250nm의 막 두께로 형성하였다. 다음에, 제 1 CMP 처리를 실시하여 제 1 산화질화 실리콘막의 표면을 평탄화시켰다.
다음에, 제 1 산화질화 실리콘막 위에 ALD법에 의하여 제 1 산화 알루미늄막을 10nm의 막 두께로 형성하였다. 다음에, 제 1 산화 알루미늄막 위에 스퍼터링법에 의하여 제 2 산화 알루미늄막을 40nm의 막 두께로 형성하였다. 다음에, 제 2 산화 알루미늄막 위에 CVD법에 의하여 제 2 산화질화 실리콘막을 160nm의 막 두께로 형성하였다.
다음에, 제 2 산화질화 실리콘막 위에 스퍼터링법에 의하여 제 1 텅스텐막을 35nm의 막 두께로 형성하였다. 다음에, 리소그래피법에 의하여 제 1 텅스텐막을 가공하여 제 1 텅스텐막을 갖는 하드 마스크를 형성하였다.
다음에, 리소그래피법에 의하여 제 2 산화질화 실리콘막, 제 2 산화 알루미늄막, 제 1 산화 알루미늄막, 및 제 1 산화질화 실리콘막을 가공함으로써, 기판이 갖는 배선층에 도달되는 콘택트 홀 및 제 1 산화 알루미늄막에 도달되는 홈을 형성하였다. 다음에, 스퍼터링법에 의하여 상기 콘택트 홀 및 홈에 제 1 질화 탄탈럼막을 40nm의 막 두께로 형성하고, 제 1 질화 탄탈럼막 위에 ALD법에 의하여 제 1 질화 타이타늄막을 5nm의 막 두께로 형성하고 CVD법에 의하여 제 2 텅스텐막을 250nm의 막 두께로 형성하였다. 다음에, 제 2 CMP 처리에 의하여 제 2 산화질화 실리콘막 상면에 도달될 때까지 제 2 텅스텐막, 제 1 질화 타이타늄막, 제 1 질화 탄탈럼막, 및 제 1 텅스텐막을 연마하고, 콘택트 홀 및 홈에 제 2 텅스텐막, 제 1 질화 타이타늄막, 및 제 1 질화 탄탈럼막을 메움으로써 플러그 및 제 2 게이트 전극을 형성하였다.
다음에, CVD법에 의하여 제 3 산화질화 실리콘막을 10nm의 막 두께로 형성하였다. 다음에, ALD법에 의하여 산화 하프늄막을 20nm의 막 두께로 형성하였다. 다음에, CVD법에 의하여 제 4 산화질화 실리콘막을 30nm의 막 두께로 형성하였다. 제 3 산화질화 실리콘막, 산화 하프늄막, 및 제 4 산화질화 실리콘막은 제 2 게이트 절연막으로서의 기능을 갖는다. 다음에, 제 1 가열 처리를 실시하였다. 제 1 가열 처리는 질소를 포함한 분위기에서 온도 400℃에서 1시간 실시하였다.
다음에, 제 1 산화물(S1)로서 스퍼터링법에 의하여 In-Ga-Zn 산화물을 5nm의 막 두께로 성막하였다. S1은 In:Ga:Zn=1:3:4[원자수비]인 타깃을 사용하여 산소 가스 유량 45sccm, 압력 0.7Pa, 기판 온도 200℃의 조건으로 성막하였다.
다음에, S1 위에 제 2 산화물(S2)로서 스퍼터링법에 의하여 In-Ga-Zn 산화물을 20nm의 막 두께로 성막하였다. S2는 In:Ga:Zn=4:2:4.1[원자수비]인 타깃을 사용하여 아르곤 가스 유량 40sccm, 산소 가스 유량 5sccm, 압력 0.7Pa, 기판 온도 130℃의 조건으로 성막하였다.
다음에, 제 2 가열 처리를 실시하였다. 제 2 가열 처리는 질소를 포함한 분위기에서 온도 400℃에서 1시간 실시하고, 이어서 산소를 포함한 분위기에서 온도 400℃에서 1시간 실시하였다.
다음에, S2 위에 스퍼터링법에 의하여 제 2 질화 탄탈럼막을 30nm의 막 두께로 형성하였다. 다음에, 제 2 질화 탄탈럼막 위에 ALD법에 의하여 제 3 산화 알루미늄막을 5nm의 막 두께로 형성하였다. 다음에, 제 3 산화 알루미늄막 위에 스퍼터링법에 의하여 제 3 텅스텐막을 15nm의 막 두께로 형성하였다.
다음에, 리소그래피법에 의하여 레지스트 마스크를 형성하고, 이 레지스트 마스크를 에칭 마스크로서 사용하여 채널이 형성되는 부분의 제 3 텅스텐막을 에칭하였다. 다음에, 레지스트 마스크를 제거하였다.
다음에, 리소그래피법에 의하여 제 3 텅스텐막, 제 3 산화 알루미늄막, 및 제 2 질화 탄탈럼막을 가공하였다. 다음에, S2 및 S1을 가공하였다. 이 가공에는 건식 에칭법을 사용하였다.
다음에, 채널이 형성되는 부분의 제 2 질화 탄탈럼막을 에칭하였다. 이 에칭에 의하여 제 3 산화 알루미늄막 위의 제 3 텅스텐막도 동시에 에칭하였다. 이 에칭에는 건식 에칭법을 사용하였다.
다음에, 제 3 산화물(S3)로서 스퍼터링법에 의하여 In-Ga-Zn 산화물을 5nm의 막 두께로 성막하였다. S3은 In:Ga:Zn=1:3:2[원자수비]인 타깃을 사용하여 산소 가스 유량 45sccm, 압력 0.7Pa, 기판 온도 130℃의 조건으로 성막하였다.
다음에, CVD법에 의하여 제 1 게이트 산화막으로서의 기능을 갖는 제 5 산화질화 실리콘막을 13nm의 막 두께로 형성하였다.
다음에, 제 3 가열 처리를 실시하였다. 제 3 가열 처리는 질소를 포함한 분위기에서 온도 400℃에서 1시간 실시하였다.
다음에, 제 4 산화물(S4)로서 스퍼터링법에 의하여 In-Ga-Zn 산화물을 10nm의 막 두께로 성막하였다. 제 4 산화물은 In:Ga:Zn=4:2:4.1[원자수비]인 타깃을 사용하여 산소 가스 유량 45sccm, 압력 0.7Pa, 기판 온도 200℃의 조건으로 성막하였다.
다음에, 제 4 산화물 위에 스퍼터링법에 의하여 제 2 질화 타이타늄막을 5nm의 막 두께로 형성하고, 제 2 질화 타이타늄막 위에 스퍼터링법에 의하여 제 4 텅스텐막을 50nm의 막 두께로 형성하였다. 제 2 질화 타이타늄막과 제 4 텅스텐막은 연속적으로 형성하였다.
다음에, 제 4 가열 처리를 실시하였다. 제 4 가열 처리는 질소를 포함한 분위기에서 온도 400℃에서 1시간 실시하였다.
다음에, 리소그래피법에 의하여 제 4 텅스텐막, 제 2 질화 타이타늄막, 및 S4를 순차적으로 에칭하여 제 1 게이트 전극을 형성하였다. 제 4 텅스텐막 및 제 2 질화 타이타늄막의 에칭에는 건식 에칭법을 사용하고 제 4 산화물의 에칭에는 습식 에칭법을 사용하였다.
다음에, 리소그래피법에 의하여 제 5 산화질화 실리콘막 및 S3의 일부를 에칭하였다. 이 에칭에는 건식 에칭법을 사용하였다.
다음에, ALD법에 의하여 제 4 산화 알루미늄막을 7nm의 막 두께로 형성하였다. 기판 온도는 250℃로 하였다.
다음에, 리소그래피법에 의하여 제 4 산화 알루미늄막의 일부를 에칭하였다. 이 에칭에는 건식 에칭법을 사용하였다.
다음에, 스퍼터링법에 의하여 제 5 산화 알루미늄막을 아르곤 가스 유량 25sccm, 산소 가스 유량 25sccm, 압력 0.4Pa, 기판 온도 250℃의 조건으로 20nm의 막 두께로 형성하였다.
다음에, 제 5 산화 알루미늄막 위에 ALD법에 의하여 제 6 산화 알루미늄막을 5nm의 막 두께로 형성하였다. 다음에, 제 6 산화 알루미늄막 위에 제 6 산화질화 실리콘막을 430nm의 막 두께로 형성하였다.
다음에, 제 3 CMP 처리를 실시하여 제 6 산화질화 실리콘막을 연마하여 제 6 산화 실리콘막의 표면을 평탄화시켰다.
다음에, 제 6 산화질화 실리콘막 위에 스퍼터링법에 의하여 제 7 산화 알루미늄막을 아르곤 가스 유량 25sccm, 산소 가스 유량 25sccm, 압력 0.4Pa, 기판 온도 250℃의 조건으로 40nm의 막 두께로 형성하였다.
다음에, 제 5 가열 처리를 실시하였다. 제 5 가열 처리는 질소를 포함한 분위기에서 온도 400℃에서 1시간 실시하고, 이어서 산소를 포함한 분위기에서 온도 400℃에서 1시간 실시하였다.
다음에, CVD법에 의하여 제 7 산화질화 실리콘막을 150nm의 막 두께로 형성하였다.
다음에, 리소그래피법에 의하여 제 2 텅스텐막(제 2 게이트 전극)에 도달되는 콘택트 홀, 제 4 텅스텐막(제 1 게이트 전극)에 도달되는 콘택트 홀, 및 제 2 질화 탄탈럼막(소스 전극 및 드레인 전극)에 도달되는 콘택트 홀을 형성하고, 스퍼터링법에 의하여 제 3 질화 탄탈럼막을 40nm의 막 두께로 형성하고, ALD법에 의하여 제 3 질화 타이타늄막을 5nm의 막 두께로 형성하고, CVD법에 의하여 제 5 텅스텐막을 250nm의 막 두께로 형성하였다.
다음에, 제 4 CMP 처리를 실시하여 제 5 텅스텐막, 제 3 질화 타이타늄막, 및 제 3 질화 탄탈럼막을 제 7 산화질화 실리콘막에 도달될 때까지 연마함으로써 각 콘택트 홀 내에 제 5 텅스텐막, 제 3 질화 타이타늄막, 및 제 3 질화 탄탈럼막이 메워진 플러그를 형성하였다.
다음에, 스퍼터링법에 의하여 제 1 타이타늄막(막 두께 20nm), 제 4 질화 타이타늄막(막 두께 30nm), 제 1 알루미늄막(막 두께 100nm), 제 2 타이타늄막(막 두께 5nm), 및 제 5 질화 타이타늄막(막 두께 45nm)을 이 순서대로 연속 형성하였다. 다음에, 리소그래피법에 의하여 제 1 타이타늄막, 제 4 질화 타이타늄막, 제 1 알루미늄막, 제 2 타이타늄막, 및 제 5 질화 타이타늄막의 일부를 에칭하여 배선층을 형성하였다.
다음에, CVD법에 의하여 산화 실리콘막을 1000nm의 막 두께로 형성하였다. 다음에, 제 5 CMP 처리를 실시하여 상기 산화 실리콘막의 표면을 편탕화시켰다.
다음에, 리소그래피법에 의하여 제 4 질화 타이타늄막에 도달되는 콘택트 홀을 형성하고, 스퍼터링법에 의하여 제 4 질화 탄탈럼막을 40nm의 막 두께로 형성하고, ALD법에 의하여 제 4 질화 타이타늄막을 5nm의 막 두께로 형성하고, CVD법에 의하여 제 6 텅스텐막을 250nm의 막 두께로 형성하였다.
다음에, 제 5 CMP 처리를 실시하여 제 6 텅스텐막, 제 4 질화 타이타늄막, 및 제 4 질화 탄탈럼막을 산화 실리콘막에 도달될 때까지 연마함으로써 각 콘택트 홀 내에 제 6 텅스텐막, 제 4 질화 타이타늄막, 및 제 4 질화 탄탈럼막이 메워진 플러그를 형성하였다.
다음에, 스퍼터링법에 의하여 제 3 타이타늄막(막 두께 50nm), 제 2 알루미늄막(막 두께 300nm), 및 제 4 타이타늄막(막 두께 5nm)을 이 순서대로 연속 형성하였다. 다음에, 리소그래피법에 의하여 제 3 타이타늄막, 제 2 알루미늄막, 및 제 4 타이타늄막의 일부를 에칭하여 배선층을 형성하였다.
다음에, 도포법에 의하여 감광성을 갖는 폴리이미드막을 1.6μm의 막 두께로 형성하였다. 다음에, 리소그래피법에 의하여 측정 단자(측정 패드)가 되는 부분의 폴리이미드막을 제거하였다. 다음에, 온도 300℃에서 1시간의 가열 처리를 실시하여 폴리이미드막을 소성하였다.
상술한 공정을 거쳐 반도체 장치를 제작하였다.
다음에, 제작된 반도체 장치가 갖는 메모리 모듈을 사용하여 메모리의 유지 시험을 실시하였다. 도 22는 메모리 모듈 내의 메모리 셀(1100)의 회로도이다.
메모리의 유지 시험에는 2000개의 메모리 셀(1100)이 형성된 모듈을 사용하였다. 도 22에 도시된 트랜지스터(120)를 사용하여 노드(FN)에 전하를 기록하고, 이 전하량(전압)의 시간 변화를 평가하였다.
메모리 셀(1100)은 트랜지스터(120), 트랜지스터(610), 트랜지스터(620), 용량 소자(210), 제 1 배선(WWL), 제 2 배선(RWL), 제 3 배선(SL), 제 4 배선(WBL), 제 5 배선(RBL), 및 제 6 배선(BG)을 갖는다.
제 1 배선(WWL)은 트랜지스터(120)의 제 1 게이트에 전기적으로 접속되어 있고, 제 2 배선(RWL)은 트랜지스터(620)의 게이트에 전기적으로 접속되어 있다. 또한, 제 3 배선(SL)은 트랜지스터(610)의 소스 및 드레인 중 하나에 전기적으로 접속되어 있고, 제 4 배선(WBL)은 트랜지스터(120)의 소스 및 드레인 중 하나에 전기적으로 접속되어 있고, 제 5 배선(RBL)은 트랜지스터(620)의 소스 및 드레인 중 하나에 전기적으로 접속되어 있고, 제 6 배선(BG)은 트랜지스터(120)의 제 2 게이트에 전기적으로 접속되어 있다. 그리고, 트랜지스터(120)의 소스 및 드레인 중 다른 하나 및 트랜지스터(610)의 게이트는 노드(FN) 및 용량 소자(210)의 한쪽 전극에 전기적으로 접속되어 있고, 용량 소자(210)의 다른 쪽 전극은 노드(CNODE)에 전기적으로 접속되어 있다.
다음으로, 메모리 유지 시험에 대하여 설명한다. 도 22에서 제 1 배선(WWL)의 전위를 4.5V로 설정하여 트랜지스터(120)를 도통 상태로 한다. 또한, 제 2 배선(RWL)의 전위를 1.2V로 설정하여 트랜지스터(620)를 도통 상태로 한다. 여기서, 제 4 배선(WBL)의 전위를 1.2V로 설정하여 트랜지스터(610)의 게이트 및 용량 소자(210)의 한쪽 전극에 전기적으로 접속되는 노드(FN)에 전하를 공급한다. 즉, 트랜지스터(610)의 게이트에 High 레벨 전하가 공급된다(기록). 제 6 배선(BG)의 전위는 -8V로 설정한다.
다음에, 제 1 배선(WWL)의 전위를 0V로 설정하여 트랜지스터(120)를 비도통 상태로 하여 노드(FN)에 전하를 유지한다(유지 시작).
다음에, 유지가 시작될 때, 제 3 배선(SL)의 전위를 0.8V에서 3.3V까지 스위프하여 트랜지스터(610)가 도통 상태가 되는 전위를 측정한다. 이 전위를 VSL로 하고 유지가 시작될 때의 VSL을 VSLI로 한다.
VSL은 노드(FN)의 전위와 거의 등전위가 된다. 또한, 노드(FN)에 유지된 전하는 누설 전류로 인하여 경과 시간에 따라 감소된다. 즉, 노드(FN)의 전위가 저하된다. 그래서, 유지가 시작되고 나서 일정 시간이 경과한 후에 VSL을 측정함으로써, 유지가 시작된 후의 경과 시간에 따른 VSL의 변동값(VSL)을 측정한다. 유지가 시작될 때의 VSL을 0V로 하고, 경과 시간에 따라 VSL은 저하되므로 VSL의 값은 마이너스가 된다. 여기서는, VSL의 대소는 VSL의 절대값으로 판단한다. VSL이 -0.6V가 된 경과 시간을 유지 수명으로 한다. 상술한 측정 방법을 사용하여 온도 환경을 바꾸어 2000개의 메모리 셀 즉 2000비트의 유지 특성을 측정하였다.
150℃의 환경하에서 유지가 시작될 때, 유지가 시작되고 나서 1시간, 3시간, 6시간, 12시간, 18시간, 32시간, 58시간, 100시간, 및 150시간 후의 VSL을 측정하고, 각 경과 시간에서의 VSL을 산출하였다.
또한, 135℃의 환경하에서 유지가 시작될 때, 유지가 시작되고 나서 1시간, 3시간, 6시간, 12시간, 18시간, 32시간, 및 58시간 후의 VSL을 측정하고, 각 경과 시간에서의 VSL을 산출하였다.
또한, 125℃의 환경하에서 유지가 시작될 때, 유지가 시작되고 나서 1시간, 3시간, 6시간, 12시간, 18시간, 32시간, 58시간, 100시간, 150시간, 및 200시간 후의 VSL을 측정하고, 각 경과 시간에서의 VSL을 산출하였다.
도 23 내지 도 25에 VSL의 누적 분포의 그래프를 나타내었다. 세로축은 누적 상대도수를 나타내고, 가로축은 VSL을 나타낸다. 도 23은 150℃의 환경하에서의 각 경과 시간 후의 VSL의 누적 분포를 겹쳐 플롯한 그래프이고, 경과 시간이 증가함에 따라 VSL이 커지는 경향이 보였다. 또한, 경과 시간 250시간에서 일부의 비트에서 VSL의 값이 -0.6V을 넘어 유지 수명이 되었다. 도 24는 135℃의 환경하에서의 각 경과 시간 후의 VSL의 누적 분포를 겹쳐 플롯한 그래프이고, 경과 시간이 증가함에 따라 VSL이 커지는 경향이 보였지만, 경과 시간 58시간에서 모든 비트의 VSL의 값은 -0.6V 이내이었다. 도 25는 125℃의 환경하에서의 각 경과 시간 후의 VSL의 누적 분포를 겹쳐 플롯한 그래프이고, 경과 시간이 증가함에 따라 VSL이 커지는 경향이 보였지만, 경과 시간 200시간에서 모든 비트의 VSL의 값은 -0.6V 이내이었다.
도 26은 VSL의 경과 시간 의존성을 나타낸 그래프이다. 도 26의 (A)는 150℃의 환경 온도에서의 각 경과 시간에서 VSL의 값이 큰 4 비트의 데이터를 추출하여 플롯하고, 곡선으로 플롯들을 이은 그래프이다. 이 곡선에 의거하여 VSL의 값이 -0.6V가 되는 시간을 산출하였다. 즉, 4비트의 각 유지 수명은 75시간, 95시간, 145시간, 및 110시간이었다.
도 26의 (B)는 135℃의 환경 온도에서의 각 경과 시간에서 VSL의 값이 큰 3비트의 데이터를 추출하여 플롯한 그래프이고, 모든 비트의 VSL의 값은 -0.6V 이내이었으므로 확장형 지수 함수 곡선을 외삽(extrapolation)하여 VSL의 값이 -0.6V가 되는 시간을 산출하였다. 결과적으로, 3비트의 각 유지 수명은 250시간, 400시간, 및 1000시간이었다.
도 26의 (C)는 125℃의 환경 온도에서의 각 경과 시간에서 VSL의 값이 큰 5비트의 데이터를 추출하여 플롯한 그래프이고, 모든 비트의 VSL의 값은 -0.6V 이내이었으므로 확장형 지수 함수 곡선을 외삽하여 VSL의 값이 -0.6V가 되는 시간을 산출하였다. 결과적으로, 5비트의 각 유지 수명은 800시간, 800시간, 900시간, 2000시간, 및 2000시간이었다.
도 26에서 산출한 각 환경 온도에서의 유지 수명의 데이터를 아레니우스 플롯한 그래프를 도 27에 도시하였다. 도 27에서 세로축은 유지 수명 시간, 가로축은 1000/T이다. 여기서, T는 절대 온도(K)이다. 아레니우스 플롯에 의하여 근사식을 도출하고, 근사식에 의하여 활성화 에너지 1.41eV, 85℃에서의 유지 수명 13.8년으로 구해졌다.
BG: 배선
BGL: 배선
RL: 배선
WWL: 배선
RWL: 배선
SL: 배선
WBL: 배선
RBL: 배선
BL1: 배선
BL2: 배선
CNODE: 노드
FN1: 노드
FN2: 노드
I1: 절연체
I2: 절연체
S1: 산화물 반도체
S2: 산화물 반도체
S3: 산화물 반도체
SL1: 배선
SL2: 배선
100: 트랜지스터
100a: 트랜지스터
100b: 트랜지스터
102: 절연체
103: 절연체
104: 절연체
106: 절연체
107: 절연체
108: 절연체
109: 절연체
110: 절연체
114: 절연체
115: 절연체
120: 트랜지스터
200: 용량 소자
200a: 용량 소자
200b: 용량 소자
210: 용량 소자
283: 채널 형성 영역
284: 저농도 p형 불순물 영역
285: 고농도 p형 불순물 영역
286: 절연체
287: 도전체
288: 측벽
301: 절연체
302: 절연체
303: 절연체
310: 도전체
310a: 영역
310b: 영역
400: 기판
401: 절연체
401a: 절연체
401b: 절연체
402: 절연체
402b: 절연체
404a: 도전체
404b: 도전체
404c: 도전체
406_1: 산화물
406_1a: 산화물
406_1b: 산화물
406_2: 산화물
406_2a: 산화물
406_2b: 산화물
406_3: 산화물
406_3a: 산화물
406_3b: 산화물
406_3c: 산화물
408a: 절연체
408b: 절연체
408c: 절연체
410: 절연체
411: 도전체
411a: 도전체
411a1: 도전체
411a2: 도전체
411b1: 도전체
411b2: 도전체
412a: 절연체
412b: 절연체
412c: 절연체
415: 절연체
416: 도전체
416a: 도전체
416a1: 도전체
416a2: 도전체
416b: 도전체
416b1: 도전체
416b2: 도전체
417: 배리어막
417a: 배리어막
417a1: 배리어막
417a2: 배리어막
417b1: 배리어막
417b2: 배리어막
418: 절연체
421: 레지스트
421a: 레지스트
421b: 레지스트
422: 절연체
424: 절연체
501: 기판
504: 절연체
505: 절연체
514: 소자 분리층
521: 도전체
522: 도전체
525: 도전체
526: 도전체
527: 도전체
528: 도전체
529: 도전체
534: 절연체
536: 절연체
537: 절연체
538: 절연체
539: 절연체
600: 트랜지스터
600a: 트랜지스터
600b: 트랜지스터
610: 트랜지스터
620: 트랜지스터
1000: 반도체 장치
1000A: 반도체 장치
1000B: 반도체 장치
1000C: 반도체 장치
1100: 메모리 셀
2900: 휴대형 게임기
2901: 하우징
2902: 하우징
2903: 표시부
2904: 표시부
2905: 마이크로폰
2906: 스피커
2907: 조작 스위치
2908: 스타일러스
2910: 정보 단말
2911: 하우징
2912: 표시부
2913: 카메라
2914: 스피커
2915: 조작 스위치
2916: 외부 접속부
2917: 마이크로폰
2920: 노트북형 퍼스널 컴퓨터
2921: 하우징
2922: 표시부
2923: 키보드
2924: 포인팅 디바이스
2940: 비디오 카메라
2941: 하우징
2942: 하우징
2943: 표시부
2944: 조작 스위치
2945: 렌즈
2946: 접속부
2950: 정보 단말
2951: 하우징
2952: 표시부
2960: 정보단말
2961: 하우징
2962: 표시부
2963: 밴드
2964: 버클
2965: 조작 스위치
2966: 입출력 단자
2967: 아이콘
2980: 자동차
2981: 차체
2982: 차륜
2983: 대시보드
2984: 라이트

Claims (8)

  1. 반도체 장치로서,
    반도체 기판;
    제 1 트랜지스터와, 상기 제 1 트랜지스터의 소스 전극 및 드레인 전극 중 하나와 접속되는 제 1 용량 소자를 포함하는, 상기 반도체 기판 위의 제 1 메모리 셀;
    제 2 트랜지스터와, 상기 제 2 트랜지스터의 소스 전극 및 드레인 전극 중 하나와 접속되는 제 2 용량 소자를 포함하는, 상기 반도체 기판 위의 제 2 메모리 셀을 포함하고,
    상기 제 1 트랜지스터는
    제 1 산화물;
    제 1 게이트 전극;
    제 2 게이트 전극;
    상기 제 1 산화물과 상기 제 1 게이트 전극 사이의 제 1 게이트 절연체;
    상기 제 1 산화물과 접한 제 1 도전체 및 제 2 도전체;
    상기 제 1 산화물과 접하고 상기 제 1 게이트 절연체와 상기 제 1 산화물 사이에 위치하는 제 2 산화물; 및
    상기 제 1 산화물과 상기 제 2 게이트 전극 사이의 제 2 게이트 절연체를 포함하고,
    상기 제 2 트랜지스터는
    제 3 산화물;
    상기 제 1 게이트 전극;
    상기 제 2 게이트 전극;
    상기 제 3 산화물과 상기 제 1 게이트 전극 사이의 제 3 게이트 절연체;
    상기 제 3 산화물과 접한 제 3 도전체 및 제 4 도전체;
    상기 제 3 산화물과 접하고 상기 제 3 게이트 절연체와 상기 제 3 산화물 사이에 위치하는 상기 제 2 산화물; 및
    상기 제 3 산화물과 상기 제 2 게이트 전극 사이의 상기 제 2 게이트 절연체를 포함하고,
    상기 제 2 게이트 전극은 상기 제 2 산화물과 중첩되는 제 1 영역과, 상기 제 2 산화물의 외주부를 넘어 연장되는 제 2 영역을 포함하고,
    상기 제 2 영역은 상기 제 1 트랜지스터와 상기 제 1 용량 소자의 제 1 접속 영역과, 상기 제 2 트랜지스터와 상기 제 2 용량 소자의 제 2 접속 영역 사이에 위치하는, 반도체 장치.
  2. 제 1 항에 있어서,
    상기 제 1 도전체는 상기 제 1 산화물 위에 위치하고,
    상기 제 2 도전체는 상기 제 1 산화물 위에 위치하는, 반도체 장치.
  3. 제 1 항에 있어서,
    상기 제 1 산화물 및 상기 제 3 산화물은 채널로서 기능하고,
    상기 제 1 도전체, 상기 제 2 도전체, 상기 제 3 도전체, 및 상기 제 4 도전체는 소스 전극 또는 드레인 전극으로서 기능하는, 반도체 장치.
  4. 제 1 항에 있어서,
    상기 제 1 내지 제 3 산화물은 산화물 반도체를 포함하는, 반도체 장치.
  5. 반도체 장치로서,
    반도체 기판;
    제 1 트랜지스터와, 상기 제 1 트랜지스터의 소스 전극 및 드레인 전극 중 하나와 접속되는 제 1 용량 소자를 포함하는, 상기 반도체 기판 위의 제 1 메모리 셀;
    제 2 트랜지스터와, 상기 제 2 트랜지스터의 소스 전극 및 드레인 전극 중 하나와 접속되는 제 2 용량 소자를 포함하는, 상기 반도체 기판 위의 제 2 메모리 셀을 포함하고,
    상기 제 1 트랜지스터는
    제 1 산화물;
    제 1 게이트 전극;
    제 2 게이트 전극;
    상기 제 1 산화물과 상기 제 1 게이트 전극 사이의 제 1 게이트 절연체;
    상기 제 1 산화물과 접한 제 1 도전체 및 제 2 도전체;
    상기 제 1 산화물과 접하고 상기 제 1 게이트 절연체와 상기 제 1 산화물 사이에 위치하는 제 2 산화물; 및
    상기 제 1 산화물과 상기 제 2 게이트 전극 사이의 제 2 게이트 절연체를 포함하고,
    상기 제 2 트랜지스터는
    제 3 산화물;
    상기 제 1 게이트 전극;
    상기 제 2 게이트 전극;
    상기 제 3 산화물과 상기 제 1 게이트 전극 사이의 제 3 게이트 절연체;
    상기 제 3 산화물과 접한 제 3 도전체 및 제 4 도전체;
    상기 제 3 산화물과 접하고 상기 제 3 게이트 절연체와 상기 제 3 산화물 사이에 위치하는 상기 제 2 산화물; 및
    상기 제 3 산화물과 상기 제 2 게이트 전극 사이의 상기 제 2 게이트 절연체를 포함하고,
    상기 제 2 게이트 전극은 상기 제 2 산화물과 중첩되는 제 1 영역과, 상기 제 2 산화물의 외주부를 넘어 연장되는 제 2 영역을 포함하고,
    상기 제 2 영역은 상기 제 1 트랜지스터와 상기 제 1 용량 소자의 제 1 접속 영역과, 상기 제 2 트랜지스터와 상기 제 2 용량 소자의 제 2 접속 영역 사이에 위치하고,
    상기 제 2 게이트 전극의 종단부는 상기 제 2 산화물의 종단부를 넘어 연장되는 영역을 포함하는, 반도체 장치.
  6. 제 5 항에 있어서,
    상기 제 1 도전체는 상기 제 1 산화물 위에 위치하고,
    상기 제 2 도전체는 상기 제 1 산화물 위에 위치하는, 반도체 장치.
  7. 제 5 항에 있어서,
    상기 제 1 산화물 및 상기 제 3 산화물은 채널로서 기능하고,
    상기 제 1 도전체, 상기 제 2 도전체, 상기 제 3 도전체, 및 상기 제 4 도전체는 소스 전극 또는 드레인 전극으로서 기능하는, 반도체 장치.
  8. 제 5 항에 있어서,
    상기 제 1 내지 제 3 산화물은 산화물 반도체를 포함하는, 반도체 장치.
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