KR20170117282A - 디스플레이 장치 - Google Patents

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KR20170117282A
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Abstract

디스플레이 장치를 개시한다. 본 발명은 디스플레이 기판과, 디스플레이 기판 상에 배치된 박막 트랜지스터와, 박막 트랜지스터를 덮으며, 개구를 가지는 뱅크층과, 개구에 배치되며, 마이크로 p-n 다이오드를 구비한 발광층과, 박막 트랜지스터와 발광층을 전기적으로 연결하는 제 1 전극과, 발광층 상에 배치된 제 2 전극과, 제 2 전극을 덮는 밀봉층을 포함하되, 박막 트랜지스터와 발광층은 디스플레이 기판의 수평 방향으로 이웃하게 배치될 수 있다.

Description

디스플레이 장치{Display device}
본 발명은 디스플레이 장치에 관한 것이다.
발광 다이오드(light emitting diode, LED)는 P-N 다이오드에 순방향으로 전압을 인가하면, 정공과 전자가 주입되고, 정공과 전자의 재결합으로 발생되는 에너지를 빛 에너지로 변환시키는 반도체 소자이다.
발광 다이오드는 스마트 폰, 랩 탑 컴퓨터, 디지털 카메라, 캠코더, 휴대 정보 단말기, 태블릿 퍼스널 컴퓨터, 와치(watch)와 같은 모바일 장치나, 데스크 탑 컴퓨터, 텔레비전, 옥외 광고판, 전시용 디스플레이 장치, 자동차용 계기판, 헤드업 디스플레이(head up display, HUD)와 같은 전자 장치에 이용할 수 있다.
본 발명의 실시예들은 마이크로 P-N 다이오드를 구비한 발광층을 이용하여 발광 효율을 향상시킨 디스플레이 장치를 제공하는 것이다.
본 발명의 일 측면에 따른 디스플레이 장치는, 디스플레이 기판;과, 상기 디스플레이 기판 상에 배치되며, 반도체 활성층, 게이트 전극, 소스 전극, 및 드레인 전극을 가지는 박막 트랜지스터;와, 상기 박막 트랜지스터를 덮으며, 개구를 가지는 뱅크층;과, 상기 개구에 배치되며, 마이크로 p-n 다이오드를 구비한 발광층;과, 상기 박막 트랜지스터와 발광층을 전기적으로 연결하는 제 1 전극;과, 상기 발광층 상에 배치된 제 2 전극;과, 상기 제 2 전극을 덮는 밀봉층;을 포함하되, 상기 박막 트랜지스터와 발광층은 상기 디스플레이 기판의 수평 방향으로 이웃하게 배치될 수 있다.
일 실시예에 있어서, 상기 뱅크층 상에는 미러층이 배치되며, 상기 미러층은 상기 디스플레이 기판의 수직 방향으로 상기 박막 트랜지스터가 배치된 뱅크층 상에 배치될 수 있다.
일 실시예에 있어서, 상기 미러층은 반사 물질을 포함한다.
일 실시예에 있어서, 상기 발광층의 아래쪽에는 상기 소스 전극, 또는, 드레인 전극이 연장되며, 상기 제 1 전극은 상기 발광층과, 상기 소스 전극, 또는, 드레인 전극으로부터 연장된 부분 사이에 배치되며, 상기 미러층은 상기 제 1 전극과 분리되어 상기 뱅크층 상에 배치되며, 상기 발광층의 주변에는 각 서브 픽셀에 대응되는 색상의 컬러 필터층이 배치되고, 상기 제 2 전극은 상기 컬러 필터 상부에 배치되며, 상기 발광층에 전기적으로 연결될 수 있다.
일 실시예에 있어서, 상기 미러층은 상기 제 1 전극이 연장된 부분에 대응될 수 있다.
일 실시예에 있어서, 상기 제 1 전극은 상기 개구에 노출된 상기 소스 전극, 또는, 드레인 전극의 일 가장자리를 덮으며, 상기 박막 트랜지스터가 배치된 뱅크층 윗면으로 연장되며, 상기 미러층은 상기 뱅크층 윗면으로 연장된 제 1 전극의 연장부에 대응되며, 상기 뱅크층 상에는 상기 발광층을 매립하는 절연층이 연장되며, 상기 제 2 전극은 상기 절연층 상부에 배치되며, 상기 발광층에 전기적으로 연결되며, 상기 미러층에 수직 방향으로 대응되는 부분에 개구를 포함한다.
일 실시예에 있어서, 상기 제 1 전극은 상기 개구에 노출된 상기 소스 전극, 또는, 드레인 전극의 일 가장자리를 덮으며, 상기 박막 트랜지스터가 배치된 뱅크층 윗면으로 연장되며, 상기 미러층은 상기 뱅크층 윗면으로 연장된 제 1 전극의 연장부에 대응되며, 상기 뱅크층 상에는 상기 발광층을 매립하는 절연층이 연장되며, 상기 제 2 전극은 상기 절연층 상부에 배치되며, 상기 발광층에 전기적으로 연결되며, 상기 절연층을 사이에 두고 상기 미러층과 적층 구조일 수 있다.
일 실시예에 있어서, 상기 발광층의 측면에는 발광층의 측면으로 조사되는 빛을 반사시키는 측면 반사층이 더 배치될 수 있다.
일 실시예에 있어서, 상기 소스 전극, 또는, 드레인 전극의 적어도 일부는 상기 발광층의 아래쪽으로 연장되며, 상기 소스 전극, 또는, 드레인 전극의 연장부는 링 형상이며, 상기 발광층 주변에 배치된 절연층의 일 부분은 트렌치 형상일 수 있다.
일 실시예에 있어서, 상기 제 1 전극은 상기 개구에 노출된 소스 전극, 또는, 드레인 전극의 일 가장자리를 덮으며, 상기 박막 트랜지스터가 배치된 뱅크층 윗면으로 연장되며, 상기 미러층은 상기 뱅크층 윗면으로 연장된 제 1 전극의 연장부에 대응되며, 상기 뱅크층 상에는 상기 발광층을 매립하는 절연층이 배치되며, 상기 절연층은 상기 미러층에 수직으로 대응되는 부분에 개구를 포함하며, 상기 제 2 전극은 상기 절연층 상부에 배치되며, 상기 발광층에 전기적으로 연결되며, 상기 미러층 상에 존재하지 않을 수 있다.
일 실시예에 있어서, 상기 소스 전극, 또는, 드레인 전극의 적어도 일부는 상기 발광층의 아래쪽으로 연장되며, 상기 소스 전극, 또는, 드레인 전극의 연장부는 지그재그로 배치될 수 있다.
일 실시예에 있어서, 상기 박막 트랜지스터에 구비된 반도체 활성층, 게이트 전극, 소스 전극, 및, 드레인 전극중 어느 하나는 상기 발광층의 아래쪽으로 연장되며, 상기 제 1 전극은 상기 발광층의 아래쪽으로 연장된 상기 반도체 활성층, 게이트 전극, 소스 전극, 및, 드레인 전극중 어느 하나의 연장부에 대응될 수 있다.
일 실시예에 있어서, 상기 뱅크층 상에는 상기 발광층을 매립하는 절연층이 연장되며, 상기 미러층은 상기 제 1 전극과 분리되어 상기 뱅크층 상에 배치되며, 상기 제 2 전극은 상기 절연층 상부에 배치되며, 상기 발광층에 전기적으로 연결되며, 상기 발광층의 측면에는 발광층의 측면으로 조사되는 빛을 반사시키는 측면 반사층이 더 배치될 수 있다.
일 실시예에 있어서, 상기 제 2 전극은 상기 뱅크층 상부에 배치되며, 상기 발광층에 전기적으로 연결되며, 상기 미러층은 상기 제 1 전극과 분리되어 상기 제 2 전극 상에 배치되며, 상기 발광층의 측면에는 발광층의 측면으로 조사되는 빛을 반사시키는 측면 반사층이 더 배치될 수 있다.
일 실시예에 있어서, 상기 반도체 활성층, 게이트 전극, 소스 전극, 및, 드레인 전극중 어느 하나의 연장부는 지그재그로 배치될 수 있다.
일 실시예에 있어서, 상기 발광층의 아래쪽에는 상기 박막 트랜지스터에 구비된 반도체 활성층, 게이트 전극, 소스 전극, 및, 드레인 전극중 어느 하나에 연결된 도전층이 배치되며, 상기 제 1 전극은 상기 발광층과 도전층 사이에 배치되며, 상기 제 2 전극은 상기 발광층에 전기적으로 연결될 수 있다.
일 실시예에 있어서, 상기 도전층은 상기 반도체 활성층, 게이트 전극, 소스 전극, 및, 드레인 전극중 어느 하나와 동일한 층에 배치되며, 상기 반도체 활성층, 게이트 전극, 소스 전극, 및, 드레인 전극중 어느 하나가 연장된 부분에 전기적으로 연결될 수 있다.
일 실시예에 있어서, 상기 도전층은 상기 반도체 활성층, 게이트 전극, 소스 전극, 드레인 전극중 어느 하나가 연장된 부분에 대응될 수 있다.
일 실시예에 있어서, 상기 반도체 활성층, 게이트 전극, 소스 전극, 및, 드레인 전극중 어느 하나가 연장된 부분은 지그재그로 배치될 수 있다.
일 실시예에 있어서, 상기 제 1 전극은 상기 개구에 노출된 소스 전극, 또는, 드레인 전극의 가장자리를 덮으며, 상기 발광층의 아래쪽으로 연장되는 투명 전극을 포함하며, 상기 제 2 전극은 상기 발광층에 전기적으로 연결되며, 상기 디스플레이 기판이 배치된 방향으로 빛을 반사하는 반사 전극을 포함한다.
이상과 같이, 본 발명의 디스플레이 장치는 발광층과 박막 트랜지스터를 디스플레이 기판의 수평 방향으로 두께를 줄이고, 발광 효율을 향상시킬 수 있다. 본 발명의 효과는 상술한 내용 이외에도, 도면을 참조하여 이하에서 설명할 내용으로부터도 도출될 수 있음은 물론이다.
도 1은 본 발명의 일 실시예에 따른 디스플레이 장치를 도시한 사시도이다.
도 2는 본 발명의 일 실시예에 따른 디스플레이 장치의 일 서브 픽셀을 도시한 단면도이다.
도 3은 본 발명의 다른 실시예에 따른 디스플레이 장치의 일 서브 픽셀을 도시한 단면도이다.
도 4 내지 도 14는 본 발명의 또 다른 실시예에 따른 디스플레이 장치의 일 서브 픽셀을 도시한 단면도이다.
본 발명은 다양한 변환을 가할 수 있고 여러 가지 실시예를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고, 상세한 설명에 상세하게 설명하고자 한다. 그러나, 이는 본 발명을 특정한 실시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변환, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다. 본 발명을 설명함에 있어서 관련된 공지 기술에 대한 구체적인 설명이 본 발명의 요지를 흐릴 수 있다고 판단되는 경우 그 상세한 설명을 생략한다.
제 1, 제 2 등의 용어는 다양한 구성 요소들을 설명하는데 사용될 수 있지만, 구성 요소들은 용어들에 의하여 한정되어서는 안된다. 용어들은 하나의 구성 요소를 다른 구성 요소로부터 구별하는 목적으로만 사용된다.
본 출원에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, “포함한다” 또는 “가지다” 등의 용어는 명세서상에 기재된 특징, 숫자, 단계, 동작, 구성 요소, 부품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나, 숫자, 단계, 동작, 구성 요소, 부품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
이하, 본 발명에 따른 디스플레이 장치의 실시예를 첨부 도면을 참조하여 상세히 설명하기로 하며, 첨부 도면을 참조하여 설명함에 있어, 동일하거나 대응하는 구성 요소는 동일한 도면 번호를 부여하고, 이에 대한 중복되는 설명은 생략하기로 한다.
도 1은 본 발명의 일 실시예에 따른 디스플레이 장치(100)를 도시한 사시도이다.
도면을 참조하면, 상기 디스플레이 장치(100)는 디스플레이 패널(110)을 포함한다. 상기 디스플레이 패널(110)은 리지드(rigidity)한 패널, 또는, 플렉서블(flexibility)한 패널일 수 있다.
상기 디스플레이 패널(110)은 화상을 표시하는 활성 영역(active area, AA)과, 상기 활성 영역(AA)의 바깥으로 연장되는 비활성 영역(inactive area, IAA)을 포함한다. 일 실시예에 있어서, 상기 비활성 영역(IAA)은 상기 활성 영역(AA)을 둘러싸고 있다. 상기 활성 영역(AA)은 디스플레이 패널(110)의 길이 방향(X 방향)으로 연장될 수 있으나, 이에 한정되는 것은 아니다.
도 2는 본 발명의 일 실시예에 따른 디스플레이 장치(200)의 일 서브 픽셀을 도시한 단면도이다.
도면을 참조하면, 상기 디스플레이 장치(200)는 디스플레이 기판(201)을 포함한다. 상기 디스플레이 기판(201)은 리지드한 글래스 기판, 플렉서블한 글래스 기판, 및, 플렉서블한 폴리머 기판중 어느 하나의 기판일 수 있다. 상기 디스플레이 기판(201)은 투명, 반투명, 및, 불투명중 어느 하나일 수 있다.
상기 디스플레이 기판(201) 상에는 버퍼막(202)이 배치될 수 있다.
상기 버퍼막(202)은 상기 디스플레이 기판(201)의 윗면을 전체적으로 덮을 수 있다. 상기 버퍼막(202)은 무기물, 또는, 유기물로 형성될 수 있다. 상기 버퍼막(202)은 단일막, 또는, 다층막일 수 있다.
상기 버퍼막(202) 상에는 박막 트랜지스터(thin film transistor, TFT)가 배치될 수 있다. 상기 박막 트랜지스터(TFT)는 반도체 활성층(203), 게이트 전극(208), 소스 전극(210), 및 드레인 전극(211)을 포함한다.
일 실시예에 있어서, 박막 트랜지스터(TFT)는 탑 게이트 타입(top gate type)을 예를 들어 설명하나, 바텀 게이트 타입(bottom gate type) 등 다른 구조의 박막 트랜지스터가 구비될 수 있다.
일 실시예에 있어서, 각 서브 픽셀에는 적어도 하나의 박막 트랜지스터(TFT)가 배치될 수 있다.
상기 버퍼막(202) 상에는 반도체 활성층(203)이 배치될 수 있다.
상기 반도체 활성층(203)은 N형 불순물 이온, 또는, P형 불순물 이온을 도핑한 소스 영역(204) 및 드레인 영역(205)을 포함한다. 상기 소스 영역(204) 및 드레인 영역(205) 사이의 영역은 불순물이 도핑되지 않는 채널 영역(206)일 수 있다. 상기 반도체 활성층(203)은 유기 반도체, 무기 반도체, 및, 비정질 실리콘(amorphous silicon)중 어느 하나일 수 있다. 다른 일 실시예에 있어서, 상기 반도체 활성층(203)은 산화물 반도체일 수 있다.
상기 반도체 활성층(203) 상에는 게이터 절연막(207)이 배치될 수 있다. 상기 게이트 절연막(207)은 무기물로 형성될 수 있다. 상기 게이트 절연막(207)은 단일막, 또는, 다층막일 수 있다.
상기 게이트 절연막(207) 상에는 게이트 전극(208)이 배치될 수 있다. 상기 게이트 전극(208)은 도전성이 우수한 금속재로 형성될 수 있다. 상기 게이트 전극(208)은 단일막, 또는, 다층막일 수 있다.
상기 게이트 전극(208) 상에는 층간 절연막(209)이 배치될 수 있다. 상기 층간 절연막(209)은 무기물, 또는, 유기물로 형성될 수 있다.
상기 층간 절연막(209) 상에는 소스 전극(210)과, 드레인 전극(211)이 배치될 수 있다. 구체적으로, 상기 게이트 절연막(207)의 일부 및 층간 절연막(209)의 일부를 제거하여 컨택 홀을 형성하고, 컨택 홀을 통하여 소스 영역(204)에 대하여 소스 전극(210)이 전기적으로 연결되고, 드레인 영역(205)에 대하여 드레인 전극(211)이 전기적으로 연결될 수 있다.
상기 소스 전극(210)과, 드레인 전극(211) 상에는 뱅크층(212)이 배치될 수 있다. 상기 뱅크층(212)은 상기 박막 트랜지스터(TFT)를 덮을 수 있다. 상기 뱅크층(212)은 무기물, 또는, 유기물로 형성될 수 있다. 상기 뱅크층(212)은 투명, 또는, 불투명할 수 있다. 일 실시예에 있어서, 상기 뱅크층(212)은 각 서브 픽셀을 한정할 수 있다.
상기 뱅크층(212)의 일부를 제거하여 개구(215)를 형성할 수 있다.
상기 개구(215)에는 상기 소스 전극(210)으로부터 연장된 연장부(210a)가 배치될 수 있다. 다른 일 실시예에 있어서, 상기 개구(215)에는 상기 드레인 전극(211)으로부터 연장된 부분이 배치될 수 있다.
상기 개구(215)에는 발광층(230)이 배치될 수 있다. 상기 발광층(230)은 박막 트랜지스터(TFT)의 상부, 또는, 하부에 배치되는 것이 아니라, 상기 디스플레이 기판(201)의 수평 방향으로 박막 트랜지스터(TFT)에 대하여 이웃하게 배치될 수 있다.
상기 발광층(230)은 자외선으로부터 가시광선까지의 파장 영역에 속하는 소정 파장의 광을 방출할 수 있다. 상기 발광층(230)은 마이크로 LED일 수 있다. 일 실시예에 있어서, 상기 발광층(230)은 적색 LED, 녹색 LED, 청색 LED, 백색 LED, 및, UV LED중 적어도 어느 하나를 포함할 수 있다.
상기 발광층(230)은 제 1 컨택 전극(231), 제 2 컨택 전극(232), 및 제 1 컨택 전극(231)과 제 2 컨택 전극(232) 사이에 배치된 p-n 다이오드(233)를 포함한다.
상기 p-n 다이오드(233)는 하부의 p-도핑층(234), 상부의 n-도핑층(235), 및 상기 p-도핑층(234)과 n-도핑층(235) 사이에 배치된 적어도 하나의 양자 우물층(quantum well layer, 236)을 포함한다. 다른 일 실시예에 있어서, 상기 상부 도핑층(235)이 p-도핑층이 되고, 하부 도핑층(234)이 n-도핑층이 될 수 있다.
상기 제 1 컨택 전극(231)은 상기 하부의 p-도핑층(234)의 하부에 배치될 수 있다. 상기 제 2 컨택 전극(232)은 상기 상부의 n-도핑층(235)의 상부에 배치될 수 있다. 상기 제 1 컨택 전극(231) 및 제 2 컨택 전극(232)은 도전 페이스트, 또는, 도전볼로 형성될 수 있다.
본 실시예에 있어서, 상기 발광층(230)은 상기 제 1 컨택 전극(231)과, 제 2 컨택 전극(232)이 수직 방향으로 배치된 수직형 발광 다이오드를 설명하였지만, 이에 한정되지 않는다. 예컨대, 상기 발광층(230)은 상기 제 1 컨택 전극(231)과, 제 2 컨택 전극(232)이 수평 방향으로 배치된 수평형 발광 다이오드일 수 있다.
상기 발광층(230)의 하부에는 제 1 전극(213)이 배치될 수 있다. 상기 제 1 전극(213)은 상기 개구(215)에 배치될 수 있다. 상기 제 1 전극(213)은 박막 트랜지스터(TFT)와 발광층(230)을 전기적으로 연결할 수 있다. 구체적으로, 상기 제 1 전극(213)은 상기 발광층(230)과 상기 소스 전극(210)으로부터 연장된 연장부(210a) 사이에 배치될 수 있다. 상기 제 1 전극(213)의 윗면은 제 1 컨택 전극(231)에 전기적으로 연결될 수 있으며, 상기 제 1 전극(213)의 아랫면은 상기 소스 전극(210)의 연장부(210a)에 전기적으로 연결될 수 있다.
상기 제 1 전극(213)은 투명 전극, 또는, 금속 전극을 포함한다. 예컨대, 상기 제 1 전극(213)이 반사형 전극으로 사용할 때, 상기 제 1 전극(213)은 반사막 및 상기 반사막 상에 배치된 투명 도전막을 포함한다.
일 실시예에 있어서, 반사막은 반사율이 높은 Ag, Mg, Al, Pt, Pd, Au, Ni, Nd, Mo, Ti, Ir, Cr, 및 이들의 화합물을 포함한다. 반사막은 상기 발광층(230)에서 방출된 빛을 반사할 수 있는 물질이라면, 어느 하나의 물질에 한정되는 것은 아니다.
일 실시예에 있어서, 투명 도전막은 ITO, IZO, ZnO, In2O3 등을 포함한다.
상기 발광층(230) 상에는 제 2 전극(214)이 배치될 수 있다. 상기 제 2 전극(214)은 공통 전극일 수 있다. 다른 일 실시예에 있어서, 상기 제 2 전극(214)은 각 서브 픽셀에 각각 패턴화시킬 수 있다.
상기 제 2 전극(214)은 투명 전극, 또는, 금속 전극을 포함한다.
상기 제 2 전극(214)이 투명 전극으로 사용할 때, 일함수가 작은 금속, 즉, Li, Ca, LiF/Ca, LiF/Al, Al, Ag, Mg, 및 이들의 화합물로 이루어진 도전층과, 상기 도전층 상에 배치된 ITO, IZO, ZnO, In2O3 등의 투명 전극용 물질로 형성된 보조 전극을 구비할 수 있다.
상기 제 2 전극(214)이 반사형 전극으로 사용할 때, Li, Ca, LiF/Ca, LiF/Al, Al, Ag, Mg, 및 이들의 화합물을 포함한다.
일 실시예에 있어서, 상기 제 2 전극(214)은 반투과 금속층(transflective metal layer)일 수 있다. 예컨대, 상기 제 2 전극(214)은 Mg와 Ag의 합금, 또는, Ag, Al, Au, Pt, Cr 등의 금속이나, 이들 금속 물질을 함유한 합금일 수 있다. 상기 제 2 전극(214)은 반투과 금속층의 두께를 적절히 조절하는 것에 의하여 발광층(230)으로부터 방출되는 빛을 일부 투과시키거나, 일부 반사시킬 수 있다.
상기 발광층(230)의 주변에는 컬러 필터층(216)이 배치될 수 있다. 상기 컬러 필터층(216)은 상기 발광층(230)을 매립할 수 있다. 상기 컬러 필터층(216)은 각 서브 픽셀별로 상기 발광층(230)에 대응되는 색상으로 배치될 수 있다.
상기 제 2 전극(214)은 상기 컬러 필터층(216)의 상부에 배치될 수 있다. 상기 제 2 전극(214)은 상기 제 2 컨택 전극(232)에 전기적으로 연결될 수 있다.
상기 컬러 필터층(216) 상에는 절연층(217)이 배치될 수 있다. 상기 절연층(217)은 뱅크층(212) 상에 배치될 수 있다. 상기 절연층(217)은 서브 픽셀의 둘레에 배치될 수 있다. 상기 절연층(217)은 블랙 매트릭스를 포함할 수 있다.
일 실시예에 있어서, 상기 박막 트랜지스터(TFT)가 배치된 영역에서 상기 절연층(217)의 일부를 제거하여 개구(220)를 형성할 수 있다. 상기 개구(220)에 의하여 노출된 뱅크층(212) 상에는 미러층(218)이 배치될 수 있다. 상기 미러층(218)은 상기 디스플레이 기판(201)의 수직 방향으로 상기 박막 트랜지스터(TFT)가 배치된 뱅크층(212) 상에 배치될 수 있다.
상기 미러층(218)은 외부로부터 입사되는 빛을 반사시킬 수 있다. 상기 미러층(218)은 반사 물질을 포함한다. 상기 미러층(218)은 상기 제 1 전극(213)과 동일한 공정에서 형성될 수 있다. 상기 미러층(218)은 상기 제 1 전극(213)과 동일한 물질일 수 있다.
상기 디스플레이 기판(201)의 최외곽에는 디스플레이 기판(201) 상에 형성된 각 소자들을 보호하기 위하여 밀봉층(219)이 배치될 수 있다. 상기 밀봉층(219)은 적어도 하나의 무기층을 포함한다. 다른 일 실시예에 있어서, 상기 밀봉층(219)은 적어도 하나의 무기층 및 적어도 하나의 유기층이 교대로 적층될 수 있다. 또 다른 일 실시예에 있어서, 상기 밀봉층(219)은 글래스를 포함한다. 상기 디스플레이 기판(201)과 밀봉층(219)이 서로 마주보는 면에는 이들을 결합시키기 위한 씰링부(sealing portion)가 배치될 수 있다.
이처럼, 상기 디스플레이 장치(200)는 박막 트랜지스터(TFT)와 발광층(230)이 디스플레이 기판(201)의 수평 방향으로 배치되므로, 상기 디스플레이 장치(200)의 두께를 줄일 수 있다.
일 실시예에 있어서, 박막 트랜지스터(TFT)가 배치된 뱅크층(212) 상에는 미러층(218)이 배치되므로, 광 효율을 향상시킬 수 있다.
일 실시예에 있어서, 상기 제 1 전극(213)은 반사 물질을 포함하므로, 상기 발광층(230으로부터 조사되는 빛을 위쪽 방향으로 반사시킬 수 있다. 이에 따라, 광 효율을 향상시킬 수 있다.
일 실시예에 있어서, 상기 제 1 전극(213)은 상기 소스 전극(210)으로부터 연장된 연장부(210a)에 전기적으로 연결되므로, 상기 디스플레이 장치(200)의 구조가 간단해질 수 있다.
도 3은 본 발명의 다른 일 실시예에 따른 디스플레이 장치(300)의 일 서브 픽셀을 도시한 단면도이다.
이하, 앞서 도시된 도면에서와 동일한 참조 번호는 동일한 기능을 하는 동일한 부재를 가리키며, 각 실시예의 특징부를 주로 설명하기로 한다.
도면을 참조하면, 상기 디스플레이 장치(300)는 디스플레이 기판(301)을 포함한다. 상기 디스플레이 기판(301) 상에는 버퍼막(302)이 배치될 수 있다.
상기 버퍼막(302) 상에는 박막 트랜지스터(thin film transistor, TFT)가 배치될 수 있다. 상기 박막 트랜지스터(TFT)는 반도체 활성층(303), 게이트 전극(308), 소스 전극(310), 및 드레인 전극(311)을 포함한다.
상기 버퍼막(302) 상에는 반도체 활성층(303)이 배치될 수 있다.
상기 반도체 활성층(303)은 소스 영역(304), 드레인 영역(305), 및 채널 영역(306)을 포함한다. 상기 반도체 활성층(303) 상에는 게이터 절연막(307)이 배치될 수 있다. 상기 게이트 절연막(307) 상에는 게이트 전극(308)이 배치될 수 있다.
상기 게이트 전극(308) 상에는 층간 절연막(309)이 배치될 수 있다. 상기 층간 절연막(309) 상에는 소스 전극(310)과, 드레인 전극(311)이 배치될 수 있다. 상기 소스 전극(310)은 소스 영역(304)에 전기적으로 연결되고, 드레인 전극(311)은 드레인 영역(305)에 전기적으로 연결될 수 있다.
상기 소스 전극(310)과, 드레인 전극(311) 상에는 뱅크층(312)이 배치될 수 있다. 상기 뱅크층(312)은 상기 박막 트랜지스터(TFT)를 덮을 수 있다. 상기 뱅크층(312)의 일부를 제거하여 개구(315)를 형성할 수 있다.
상기 개구(315)에는 상기 소스 전극(310)의 가장자리(310a)가 배치될 수 있다. 다른 일 실시예에 있어서, 상기 개구(315)에는 상기 드레인 전극(311)의 가장자리가 배치될 수 있다.
상기 개구(315)에는 발광층(230)이 배치될 수 있다. 상기 발광층(230)은 상기 디스플레이 기판(301)의 수평 방향으로 박막 트랜지스터(TFT)에 대하여 이웃하게 배치될 수 있다.
상기 발광층(230)은 제 1 컨택 전극(231), 제 2 컨택 전극(232), 및 제 1 컨택 전극(231)과 제 2 컨택 전극(232) 사이에 배치된 p-n 다이오드(233)를 포함한다. 상기 p-n 다이오드(233)는 하부의 p-도핑층(234), 상부의 n-도핑층(235), 및 상기 p-도핑층(234)과 n-도핑층(235) 사이에 배치된 적어도 하나의 양자 우물층(236)을 포함한다.
상기 발광층(230)의 하부에는 제 1 전극(313)이 배치될 수 있다. 상기 제 1 전극(313)은 상기 개구(315)에 배치될 수 있다. 상기 제 1 전극(313)은 상기 개구(315)에 노출된 소스 전극(310)의 가장자리(310a)를 덮을 수 있다. 상기 제 1 전극(313)은 제 1 컨택 전극(231)에 전기적으로 연결될 수 있다. 상기 제 1 전극(313)은 반사형 전극일 수 있다.
상기 뱅크층(312) 상에는 절연층(316)이 배치될 수 있다. 상기 절연층(316)은 평탄화층일 수 있다. 상기 절연층(316)은 상기 뱅크층(312)을 덮을 수 있다. 상기 절연층(316)은 상기 발광층(230)을 매립할 수 있다.
상기 뱅크층(312) 상에는 미러층(318)이 배치될 수 있다. 상기 미러층(318)은 상기 디스플레이 기판(301)의 수직 방향으로 상기 박막 트랜지스터(TFT)가 배치된 뱅크층(312) 상에 배치될 수 있다.
일 실시예에 있어서, 상기 미러층(318)은 상기 제 1 전극(313)이 연장된 부분(313a)에 대응될 수 있다. 구체적으로, 상기 제 1 전극(313)은 상기 개구(315)에 접하는 뱅크층(312)의 바닥으로부터 뱅크층(312)의 측면으로 연장될 수 있다. 또한, 상기 제 1 전극(313)은 상기 뱅크층(312)의 측면으로부터 상기 박막 트랜지스터(TFT)가 배치된 뱅크층(312)의 윗면으로 연장될 수 있다.
상기 미러층(318)은 상기 뱅크층(312)의 윗면으로 연장되는 제 1 전극(313)의 연장부(313a)에 대응될 수 있다. 상기 미러층(318)은 반사 물질을 포함한다. 상기 미러층(318)은 상기 제 1 전극(313)과 동일한 공정에서 형성될 수 있다.
상기 발광층(230) 상에는 제 2 전극(314)이 배치될 수 있다. 상기 제 2 전극(314)은 상기 절연층(316) 상부에 배치될 수 있다. 상기 제 2 전극(314)은 상기 제 2 컨택 전극(232)에 전기적으로 연결될 수 있다. 상기 제 2 전극(314)은 공통 전극일 수 있다. 다른 일 실시예에 있어서, 상기 제 2 전극(314)은 각 서브 픽셀에 각각 패턴화시킬 수 있다. 상기 제 2 전극(314)은 투명 전극을 포함한다. 일 실시예에 있어서, 상기 제 2 전극(314)은 상기 미러층(318)에 수직 방향으로 대응되는 부분에 개구(317)를 포함할 수 있다.
상기 디스플레이 기판(301)의 최외곽에는 디스플레이 기판(301) 상에 형성된 각 소자들을 보호하기 위하여 밀봉층(319)이 배치될 수 있다. 상기 밀봉층(319)은 적어도 하나의 무기층을 포함한다. 다른 일 실시예에 있어서, 상기 밀봉층(319)은 적어도 하나의 무기층 및 적어도 하나의 유기층이 교대로 적층될 수 있다. 또 다른 일 실시예에 있어서, 상기 밀봉층(319)은 글래스를 포함한다. 상기 디스플레이 기판(301)과 밀봉층(319)이 서로 마주보는 면에는 이들을 결합시키기 위한 씰링부(sealing portion)가 배치될 수 있다.
이처럼, 상기 디스플레이 장치(300)는 박막 트랜지스터(TFT)와 발광층(230)이 디스플레이 기판(301)의 수평 방향으로 배치되므로, 상기 디스플레이 장치(300)의 두께를 줄일 수 있다.
일 실시예에 있어서, 박막 트랜지스터(TFT)가 배치된 뱅크층(312) 상에는 상기 제 1 전극(313)으로 연장된 부분(313a)에 대응되는 미러층(318)이 배치되므로, 광 효율을 향상시킬 수 있다.
일 실시예에 있어서, 상기 제 1 전극(313)은 상기 소스 전극(310)의 가장자리(310a)에 전기적으로 연결되므로, 상기 디스플레이 장치(300)의 구조가 간단해질 수 있다.
일 실시예에 있어서, 상기 미러층(318)의 수직 방향으로 제 2 전극(314)의 일부가 제거된 개구(317)가 배치되므로, 외부로부터 입사되는 빛을 효율적으로 반사시킬 수 있다.
도 4는 본 발명의 또 다른 일 실시예에 따른 디스플레이 장치(400)의 일 서브 픽셀을 도시한 단면도이다.
도면을 참조하면, 상기 디스플레이 장치(400)는 디스플레이 기판(401)을 포함한다. 상기 디스플레이 기판(401) 상에는 버퍼막(402)이 배치될 수 있다.
상기 버퍼막(402) 상에는 박막 트랜지스터(thin film transistor, TFT)가 배치될 수 있다. 상기 박막 트랜지스터(TFT)는 반도체 활성층(403), 게이트 전극(408), 소스 전극(410), 및 드레인 전극(411)을 포함한다.
상기 버퍼막(402) 상에는 반도체 활성층(403)이 배치될 수 있다.
상기 반도체 활성층(403)은 소스 영역(404), 드레인 영역(405), 및 채널 영역(406)을 포함한다. 상기 반도체 활성층(403) 상에는 게이터 절연막(407)이 배치될 수 있다. 상기 게이트 절연막(407) 상에는 게이트 전극(408)이 배치될 수 있다.
상기 게이트 전극(408) 상에는 층간 절연막(409)이 배치될 수 있다. 상기 층간 절연막(409) 상에는 소스 전극(410)과, 드레인 전극(411)이 배치될 수 있다. 상기 소스 전극(410)은 소스 영역(404)에 전기적으로 연결되고, 드레인 전극(411)은 드레인 영역(405)에 전기적으로 연결될 수 있다.
상기 소스 전극(410)과, 드레인 전극(411) 상에는 뱅크층(412)이 배치될 수 있다. 상기 뱅크층(412)은 상기 박막 트랜지스터(TFT)를 덮을 수 있다. 상기 뱅크층(412)의 일부를 제거하여 개구(415)를 형성할 수 있다.
상기 개구(415)에는 상기 소스 전극(410)의 가장자리(410a)가 배치될 수 있다. 다른 일 실시예에 있어서, 상기 개구(415)에는 상기 드레인 전극(411)의 가장자리가 배치될 수 있다.
상기 개구(415)에는 발광층(230)이 배치될 수 있다. 상기 발광층(230)은 상기 디스플레이 기판(401)의 수평 방향으로 박막 트랜지스터(TFT)에 대하여 이웃하게 배치될 수 있다.
상기 발광층(230)은 제 1 컨택 전극(231), 제 2 컨택 전극(232), 및 제 1 컨택 전극(231)과 제 2 컨택 전극(232) 사이에 배치된 p-n 다이오드(233)를 포함한다. 상기 p-n 다이오드(233)는 하부의 p-도핑층(234), 상부의 n-도핑층(235), 및 상기 p-도핑층(234)과 n-도핑층(235) 사이에 배치된 적어도 하나의 양자 우물층(236)을 포함한다.
상기 발광층(230)의 하부에는 제 1 전극(413)이 배치될 수 있다. 상기 제 1 전극(413)은 상기 개구(415)에 배치될 수 있다. 상기 제 1 전극(413)은 상기 개구(415)에 노출된 소스 전극(410)의 가장자리(410a)를 덮을 수 있다. 상기 제 1 전극(413)은 제 1 컨택 전극(231)에 전기적으로 연결될 수 있다. 상기 제 1 전극(413)은 반사형 전극일 수 있다.
상기 뱅크층(412) 상에는 절연층(416)이 배치될 수 있다. 상기 절연층(416)은 평탄화층일 수 있다. 상기 절연층(416)은 상기 뱅크층(412)을 덮을 수 있다. 일 실시예에 있어서, 상기 절연층(416)은 상기 발광층(230)을 매립할 수 있다.
상기 뱅크층(412) 상에는 미러층(418)이 배치될 수 있다. 상기 미러층(418)은 상기 디스플레이 기판(401)의 수직 방향으로 상기 박막 트랜지스터(TFT)가 배치된 뱅크층(412) 상에 배치될 수 있다.
일 실시예에 있어서, 상기 미러층(418)은 상기 제 1 전극(413)이 연장된 부분(413a)에 대응될 수 있다. 구체적으로, 상기 제 1 전극(413)은 상기 개구(415)에 접하는 뱅크층(412)의 바닥으로부터 뱅크층(412)의 측면으로 연장될 수 있다. 또한, 상기 제 1 전극(413)은 상기 뱅크층(412)의 측면으로부터 상기 박막 트랜지스터(TFT)가 배치된 뱅크층(412)의 윗면으로 연장될 수 있다. 일 실시예에 있어서, 상기 제 1 전극(413)은 각 서브 픽셀에 각각 배치될 수 있다. 즉, 이웃하는 서브 픽셀에 배치된 제 1 전극(413)은 서로 분리될 수 있다.
상기 미러층(418)은 상기 뱅크층(412)의 윗면으로 연장되는 제 1 전극(413)의 연장부(413a)에 대응될 수 있다. 상기 미러층(418)은 반사 물질을 포함한다. 상기 미러층(418)은 상기 제 1 전극(413)과 동일한 공정에서 형성될 수 있다.
상기 발광층(230) 상에는 제 2 전극(414)이 배치될 수 있다. 상기 제 2 전극(414)은 상기 절연층(416) 상부에 배치될 수 있다. 상기 제 2 전극(414)은 상기 제 2 컨택 전극(232)에 전기적으로 연결될 수 있다. 상기 제 2 전극(414)은 공통 전극일 수 있다. 상기 제 2 전극(414)은 투명 전극, 또는, 반투과 전극을 포함한다.
상기 제 2 전극(414)과 미러층(418)은 적층 구조일 수 있다. 구체적으로, 상기 제 2 전극(414)과 미러층(418)은 박막 트랜지스터(TFT)가 배치된 뱅크층(412) 상에서 절연층(416)을 사이에 두고 디스플레이 기판(401)의 수직 방향으로 서로 겹치게 배치될 수 있다.
상기 제 2 전극(414)은 상기 절연층(416)를 커버하므로, 이웃하는 서브 픽셀에 분리 배치된 복수의 제 1 전극(413) 사이의 간격(g)을 커버할 수 있다. 이에 따라, 상기 제 2 전극(414)과 미러층(418)은 외부로부터 입사되는 빛을 끊김없이(seamless) 반사시킬 수 있으며, 반사율을 향상시킬 수 있다.
일 실시예에 있어서, 상기 발광층(230)의 측면에는 측면 반사층(237)이 더 배치될 수 있다. 상기 측면 반사층(237)은 상기 발광층(230)의 측면으로 조사되는 빛을 반사시킬 수 있다. 상기 발광층(230)의 측면에 측면 반사층(237)이 배치되므로, 상기 발광층(230)은 상부로만 빛을 조사할 수 있다. 상기 측면 반사층(237)은 산화 티타늄(TiOx)을 포함한다.
상기 디스플레이 기판(401)의 최외곽에는 디스플레이 기판(401) 상에 형성된 각 소자들을 보호하기 위하여 밀봉층(419)이 배치될 수 있다. 상기 밀봉층(419)은 적어도 하나의 무기층을 포함한다. 다른 일 실시예에 있어서, 상기 밀봉층(419)은 적어도 하나의 무기층 및 적어도 하나의 유기층이 교대로 적층될 수 있다. 또 다른 일 실시예에 있어서, 상기 밀봉층(419)은 글래스를 포함한다. 상기 디스플레이 기판(401)과 밀봉층(419)이 서로 마주보는 면에는 이들을 결합시키기 위한 씰링부(sealing portion)가 배치될 수 있다.
이처럼, 상기 디스플레이 장치(400)는 박막 트랜지스터(TFT)와 발광층(230)이 디스플레이 기판(401)의 수평 방향으로 배치되므로, 상기 디스플레이 장치(400)의 두께를 줄일 수 있다.
일 실시예에 있어서, 박막 트랜지스터(TFT)가 배치된 뱅크층(412) 상에는 상기 제 1 전극(413)으로 연장된 부분(413a)에 대응되는 미러층(418)과, 제 2 전극(414)이 중첩되므로, 반사율을 향상시킬 수 있다.
일 실시예에 있어서, 상기 제 1 전극(413)은 상기 소스 전극(410)의 가장자리(410a)에 전기적으로 연결되므로, 상기 디스플레이 장치(400)의 구조가 간단해질 수 있다.
일 실시예에 있어서, 상기 발광층(230)의 측면에는 측면 반사층(237)이 배치되므로, 상기 발광층(230)의 측면에서 이웃하는 서브 픽셀의 빛이 섞이는 것을 방지할 수 있다.
도 5는 본 발명의 또 다른 일 실시예에 따른 디스플레이 장치(500)의 일 서브 픽셀을 도시한 단면도이다.
도면을 참조하면, 상기 디스플레이 장치(500)는 디스플레이 기판(501)을 포함한다. 상기 디스플레이 기판(501) 상에는 버퍼막(502)이 배치될 수 있다.
상기 버퍼막(502) 상에는 박막 트랜지스터(thin film transistor, TFT)가 배치될 수 있다. 상기 박막 트랜지스터(TFT)는 반도체 활성층(503), 게이트 전극(508), 소스 전극(510), 및 드레인 전극(511)을 포함한다.
상기 버퍼막(502) 상에는 반도체 활성층(503)이 배치될 수 있다.
상기 반도체 활성층(503)은 소스 영역(504), 드레인 영역(505), 및 채널 영역(506)을 포함한다. 상기 반도체 활성층(503) 상에는 게이터 절연막(507)이 배치될 수 있다. 상기 게이트 절연막(507) 상에는 게이트 전극(508)이 배치될 수 있다.
상기 게이트 전극(508) 상에는 층간 절연막(509)이 배치될 수 있다. 상기 층간 절연막(509) 상에는 소스 전극(510)과, 드레인 전극(511)이 배치될 수 있다. 상기 소스 전극(510)은 소스 영역(504)에 전기적으로 연결되고, 드레인 전극(511)은 드레인 영역(505)에 전기적으로 연결될 수 있다.
상기 소스 전극(510)과, 드레인 전극(511) 상에는 뱅크층(512)이 배치될 수 있다. 상기 뱅크층(512)은 상기 박막 트랜지스터(TFT)를 덮을 수 있다. 상기 뱅크층(512)의 일부를 제거하여 개구(515)를 형성할 수 있다.
상기 개구(515)에는 상기 소스 전극(510)의 연장되는 부분(510a)이 배치될 수 있다. 상기 연장부(510a)는 상기 소스 전극(510)에 일체로 연결될 수 있다. 상기 소스 전극(410)의 연장부(510a)는 링 형상일 수 있다. 다른 일 실시예에 있어서, 상기 개구(515)에는 상기 드레인 전극(511)의 연장되는 부분이 배치될 수 있다.
상기 개구(515)에는 발광층(230)이 배치될 수 있다. 상기 발광층(230)은 상기 디스플레이 기판(501)의 수평 방향으로 박막 트랜지스터(TFT)에 대하여 이웃하게 배치될 수 있다.
상기 발광층(230)은 제 1 컨택 전극(231), 제 2 컨택 전극(232), 및 제 1 컨택 전극(231)과 제 2 컨택 전극(232) 사이에 배치된 p-n 다이오드(233)를 포함한다. 상기 p-n 다이오드(233)는 하부의 p-도핑층(234), 상부의 n-도핑층(235), 및 상기 p-도핑층(234)과 n-도핑층(235) 사이에 배치된 적어도 하나의 양자 우물층(236)을 포함한다.
상기 발광층(230)의 하부에는 제 1 전극(513)이 배치될 수 있다. 상기 제 1 전극(513)은 상기 개구(515)에 배치될 수 있다. 상기 제 1 전극(513)은 상기 개구(515)에 노출된 소스 전극(510)의 연장부(510a)를 덮을 수 있다. 상기 제 1 전극(513)은 제 1 컨택 전극(231)에 전기적으로 연결될 수 있다. 상기 제 1 전극(513)은 반사형 전극일 수 있다.
상기 뱅크층(512) 상에는 절연층(516)이 배치될 수 있다. 상기 절연층(516)은 평탄화층일 수 있다. 상기 절연층(516)은 상기 뱅크층(512)을 덮을 수 있다. 일 실시예에 있어서, 상기 절연층(516)은 상기 발광층(230)을 매립할 수 있다.
상기 뱅크층(512) 상에는 미러층(518)이 배치될 수 있다. 상기 미러층(518)은 상기 디스플레이 기판(501)의 수직 방향으로 상기 박막 트랜지스터(TFT)가 배치된 뱅크층(512) 상에 배치될 수 있다.
일 실시예에 있어서, 상기 미러층(518)은 상기 제 1 전극(513)이 연장된 부분(513a)에 대응될 수 있다. 상기 제 1 전극(513)은 상기 박막 트랜지스터(TFT)가 배치된 상기 뱅크층(512)의 윗면으로 연장될 수 있다. 일 실시예에 있어서, 상기 제 1 전극(513)은 각 서브 픽셀에 각각 배치될 수 있다.
상기 미러층(518)은 상기 뱅크층(512)의 윗면으로 연장되는 제 1 전극(513)의 연장부(513a)에 대응될 수 있다. 상기 미러층(518)은 반사 물질을 포함한다. 상기 미러층(518)은 상기 제 1 전극(513)과 동일한 공정에서 형성될 수 있다.
상기 발광층(230) 상에는 제 2 전극(514)이 배치될 수 있다. 상기 제 2 전극(514)은 상기 절연층(516) 상부에 배치될 수 있다. 상기 제 2 전극(514)은 상기 제 2 컨택 전극(232)에 전기적으로 연결될 수 있다. 상기 제 2 전극(514)은 공통 전극일 수 있다. 상기 제 2 전극(514)은 투명 전극, 또는, 반투과 전극을 포함한다.
상기 제 2 전극(514)과 미러층(518)은 박막 트랜지스터(TFT)가 배치된 뱅크층(512) 상에서 절연층(516)을 사이에 두고 디스플레이 기판(501)의 수직 방향으로 서로 겹치게 배치될 수 있다.
일 실시예에 있어서, 상기 절연층(516)은 트렌치(trench) 형상일 수 있다. 트렌치 형상을 가지는 절연층(561)은 상기 발광층(230)의 주변에 배치될 수 있다. 상기 제 2 전극(514)은 상기 절연층(516)의 외면 상에 배치될 수 있다. 상기 제 2 전극(514)도 상기 절연층(5610)의 형상에 대응되는 트렌치 형상일 수 있다. 상기 발광층(230)이 발광되면, 상기 발광층(230)으로부터 조사된 빛은 트렌치 형상의 제 2 전극(513)에 의하여 위쪽 방향으로 반사될 수 있다.
상기 디스플레이 기판(501)의 최외곽에는 디스플레이 기판(501) 상에 형성된 각 소자들을 보호하기 위하여 밀봉층(519)이 배치될 수 있다. 상기 밀봉층(519)은 적어도 하나의 무기층을 포함한다. 다른 일 실시예에 있어서, 상기 밀봉층(519)은 적어도 하나의 무기층 및 적어도 하나의 유기층이 교대로 적층될 수 있다. 또 다른 일 실시예에 있어서, 상기 밀봉층(519)은 글래스를 포함한다. 상기 디스플레이 기판(501)과 밀봉층(519)이 서로 마주보는 면에는 이들을 결합시키기 위한 씰링부(sealing portion)가 배치될 수 있다.
이처럼, 상기 디스플레이 장치(500)는 박막 트랜지스터(TFT)와 발광층(230)이 디스플레이 기판(501)의 수평 방향으로 배치되므로, 상기 디스플레이 장치(500)의 두께를 줄일 수 있다.
일 실시예에 있어서, 박막 트랜지스터(TFT)가 배치된 뱅크층(512) 상에는 상기 제 1 전극(513)으로 연장된 부분(513a)에 대응되는 미러층(518)과, 제 2 전극(514)이 중첩되므로, 반사율을 향상시킬 수 있다.
일 실시예에 있어서, 상기 제 1 전극(513)은 링 형상을 가지는 소스 전극(510)의 연장부(510a)에 전기적으로 연결되므로, 상기 디스플레이 장치(500)의 구조가 간단해질 수 있다.
일 실시예에 있어서, 상기 발광층(230) 주변에는 트렌치 형상의 절연층(516) 및 제 2 전극(514)이 배치되므로, 상기 발광층(230)의 주변에서 이웃하는 서브 픽셀의 빛이 섞이는 것을 방지할 수 있다.
도 6은 본 발명의 또 다른 일 실시예에 따른 디스플레이 장치(600)의 일 서브 픽셀을 도시한 단면도이다.
도면을 참조하면, 상기 디스플레이 장치(600)는 디스플레이 기판(601)을 포함한다. 상기 디스플레이 기판(601) 상에는 버퍼막(602)이 배치될 수 있다.
상기 버퍼막(602) 상에는 박막 트랜지스터(thin film transistor, TFT)가 배치될 수 있다. 상기 박막 트랜지스터(TFT)는 반도체 활성층(603), 게이트 전극(608), 소스 전극(610), 및 드레인 전극(611)을 포함한다.
상기 버퍼막(602) 상에는 반도체 활성층(603)이 배치될 수 있다.
상기 반도체 활성층(603)은 소스 영역(604), 드레인 영역(605), 및 채널 영역(606)을 포함한다. 상기 반도체 활성층(603) 상에는 게이터 절연막(607)이 배치될 수 있다. 상기 게이트 절연막(607) 상에는 게이트 전극(608)이 배치될 수 있다.
상기 게이트 전극(608) 상에는 층간 절연막(609)이 배치될 수 있다. 상기 층간 절연막(609) 상에는 소스 전극(610)과, 드레인 전극(611)이 배치될 수 있다. 상기 소스 전극(610)은 소스 영역(604)에 전기적으로 연결되고, 드레인 전극(611)은 드레인 영역(605)에 전기적으로 연결될 수 있다.
상기 소스 전극(610)과, 드레인 전극(611) 상에는 뱅크층(612)이 배치될 수 있다. 상기 뱅크층(612)은 상기 박막 트랜지스터(TFT)를 덮을 수 있다. 상기 뱅크층(612)의 일부를 제거하여 개구(615)를 형성할 수 있다.
상기 개구(615)에는 상기 소스 전극(610)의 연장되는 부분(610a)이 배치될 수 있다. 상기 연장부(610a)는 상기 소스 전극(610)에 일체로 연결될 수 있다. 상기 소스 전극(610)의 연장부(610a)는 지그재그 형상일 수 있다. 다른 일 실시예에 있어서, 상기 개구(615)에는 상기 드레인 전극(611)의 연장되는 부분이 배치될 수 있다.
상기 개구(615)에는 발광층(230)이 배치될 수 있다. 상기 발광층(230)은 상기 디스플레이 기판(601)의 수평 방향으로 박막 트랜지스터(TFT)에 대하여 이웃하게 배치될 수 있다.
상기 발광층(230)은 제 1 컨택 전극(231), 제 2 컨택 전극(232), 및 제 1 컨택 전극(231)과 제 2 컨택 전극(232) 사이에 배치된 p-n 다이오드(233)를 포함한다. 상기 p-n 다이오드(233)는 하부의 p-도핑층(234), 상부의 n-도핑층(235), 및 상기 p-도핑층(234)과 n-도핑층(235) 사이에 배치된 적어도 하나의 양자 우물층(236)을 포함한다.
상기 발광층(230)의 하부에는 제 1 전극(613)이 배치될 수 있다. 상기 제 1 전극(613)은 상기 개구(615)에 배치될 수 있다. 상기 제 1 전극(613)은 상기 개구(615)에 노출된 소스 전극(610)의 연장부(610a)를 덮을 수 있다. 상기 소스 전극(610)의 연장부(610a)는 지그재그 형상이므로, 상기 제 1 전극(613)은 상기 소스 전극(610)의 연장부(610a) 상부와, 연장부(610) 사이의 공간에 형성될 수 있다. 이에 따라, 상기 소스 전극(610)과 제 2 전극(613)의 접촉성이 향상될 수 있다. 상기 제 1 전극(613)은 제 1 컨택 전극(231)에 전기적으로 연결될 수 있다. 상기 제 1 전극(613)은 반사형 전극일 수 있다.
상기 뱅크층(612) 상에는 절연층(616)이 배치될 수 있다. 상기 절연층(616)은 평탄화층일 수 있다. 상기 절연층(616)은 상기 뱅크층(612)을 덮을 수 있다. 일 실시예에 있어서, 상기 절연층(616)은 상기 발광층(230)을 매립할 수 있다. 상기 박막 트랜지스터(TFT)가 배치된 뱅크층(612) 상에는 개구(671)가 배치될 수 있다. 상기 개구(617)는 상기 절연층(617)의 일부를 제거하는 것에 의하여 형성될 수 있다.
상기 뱅크층(612) 상에는 미러층(618)이 배치될 수 있다. 상기 미러층(618)은 상기 디스플레이 기판(601)의 수직 방향으로 상기 박막 트랜지스터(TFT)가 배치된 뱅크층(612) 상에 배치될 수 있다. 상기 미러층(618)은 상기 개구(617)를 통하여 외부로 노출될 수 있다.
일 실시예에 있어서, 상기 미러층(618)은 상기 제 1 전극(613)이 연장된 부분(613a)에 대응될 수 있다. 상기 제 1 전극(613)은 상기 박막 트랜지스터(TFT)가 배치된 상기 뱅크층(612)의 윗면으로 연장될 수 있다.
상기 미러층(618)은 상기 뱅크층(612)의 윗면으로 연장되는 제 1 전극(613)의 연장부(613a)에 대응될 수 있다. 상기 미러층(618)은 반사 물질을 포함한다. 상기 미러층(618)은 상기 제 1 전극(613)과 동일한 공정에서 형성될 수 있다.
상기 발광층(230) 상에는 제 2 전극(614)이 배치될 수 있다. 상기 제 2 전극(614)은 상기 절연층(616) 상부에 배치될 수 있다. 상기 제 2 전극(614)은 상기 제 2 컨택 전극(232)에 전기적으로 연결될 수 있다. 상기 제 2 전극(614)은 공통 전극일 수 있다. 상기 제 2 전극(614)은 투명 전극, 또는, 반투과 전극을 포함한다. 일 실시예에 있어서, 상기 제 2 전극(614)은 박막 트랜지스터(TFT)가 배치된 뱅크층(612) 상에는 존재하지 않을 수 있다. 상기 미러층(618) 상에는 제 2 전극(614) 및 절연층(616)이 존재하지 않으므로, 반사율을 향상시킬 수 있다.
상기 디스플레이 기판(601)의 최외곽에는 디스플레이 기판(601) 상에 형성된 각 소자들을 보호하기 위하여 밀봉층(619)이 배치될 수 있다. 상기 밀봉층(619)은 적어도 하나의 무기층을 포함한다. 다른 일 실시예에 있어서, 상기 밀봉층(619)은 적어도 하나의 무기층 및 적어도 하나의 유기층이 교대로 적층될 수 있다. 또 다른 일 실시예에 있어서, 상기 밀봉층(619)은 글래스를 포함한다. 상기 디스플레이 기판(601)과 밀봉층(619)이 서로 마주보는 면에는 이들을 결합시키기 위한 씰링부(sealing portion)가 배치될 수 있다.
이처럼, 상기 디스플레이 장치(600)는 박막 트랜지스터(TFT)와 발광층(230)이 디스플레이 기판(601)의 수평 방향으로 배치되므로, 상기 디스플레이 장치(600)의 두께를 줄일 수 있다.
일 실시예에 있어서, 박막 트랜지스터(TFT)가 배치된 뱅크층(612) 상에는 미러층(618)이 배치되므로, 광 효율을 향상시킬 수 있다.
일 실시예에 있어서, 박막 트랜지스터(TFT)가 배치된 뱅크층(612) 상에는 절연층(616)이 존재하지 않으므로, 반사율을 향상시킬 수 있다.
일 실시예에 있어서, 상기 제 1 전극(613)은 지그재그 형상의 소스 전극(610)의 연장부(610a)에 전기적으로 연결되므로, 접촉 면적을 넓힐 수 있다.
한편, 도 2 내지 도 6은 도전층을 이용하여 디스플레이 기판 상에 제 1 전극을 형성하지만, 도 7 내지 도 9에 도시된 것처럼 박막 트랜지스터(TFT)에 구비된 반도체 활성층, 게이트 전극, 소스 전극, 및 드레인 전극중 어느 하나를 제 1 전극으로 이용할 수 있다.
도 7은 본 발명의 또 다른 일 실시예에 따른 디스플레이 장치(700)의 일 서브 픽셀을 도시한 단면도이다.
도면을 참조하면, 상기 디스플레이 장치(700)는 디스플레이 기판(701)을 포함한다. 상기 디스플레이 기판(701) 상에는 버퍼막(702)이 배치될 수 있다.
상기 버퍼막(702) 상에는 박막 트랜지스터(thin film transistor, TFT)가 배치될 수 있다. 상기 박막 트랜지스터(TFT)는 반도체 활성층(703), 게이트 전극(708), 소스 전극(710), 및 드레인 전극(711)을 포함한다.
상기 버퍼막(702) 상에는 반도체 활성층(703)이 배치될 수 있다.
상기 반도체 활성층(703)은 소스 영역(704), 드레인 영역(705), 및 채널 영역(706)을 포함한다. 상기 반도체 활성층(703) 상에는 게이터 절연막(707)이 배치될 수 있다. 상기 게이트 절연막(707) 상에는 게이트 전극(708)이 배치될 수 있다.
상기 게이트 전극(708) 상에는 층간 절연막(709)이 배치될 수 있다. 상기 층간 절연막(709) 상에는 소스 전극(710)과, 드레인 전극(711)이 배치될 수 있다. 상기 소스 전극(710)은 소스 영역(704)에 전기적으로 연결되고, 드레인 전극(711)은 드레인 영역(705)에 전기적으로 연결될 수 있다.
상기 소스 전극(710)과, 드레인 전극(711) 상에는 뱅크층(712)이 배치될 수 있다. 상기 뱅크층(712)은 상기 박막 트랜지스터(TFT)를 덮을 수 있다. 상기 뱅크층(712)의 일부를 제거하여 개구(715)를 형성할 수 있다.
상기 개구(715)에는 상기 소스 전극(710)의 연장되는 부분(710a)이 배치될 수 있다. 상기 소스 전극(710)의 연장부(710a)는 전술한 제 1 전극(713)에 대응될 수 있다. 다른 일 실시예에 있어서, 상기 개구(715)에는 상기 드레인 전극(711)의 연장되는 부분이 배치될 수 있다.
상기 개구(715)에는 발광층(230)이 배치될 수 있다. 상기 발광층(230)은 상기 디스플레이 기판(701)의 수평 방향으로 박막 트랜지스터(TFT)에 대하여 이웃하게 배치될 수 있다.
상기 발광층(230)은 제 1 컨택 전극(231), 제 2 컨택 전극(232), 및 제 1 컨택 전극(231)과 제 2 컨택 전극(232) 사이에 배치된 p-n 다이오드(233)를 포함한다. 상기 p-n 다이오드(233)는 하부의 p-도핑층(234), 상부의 n-도핑층(235), 및 상기 p-도핑층(234)과 n-도핑층(235) 사이에 배치된 적어도 하나의 양자 우물층(236)을 포함한다.
상기 발광층(230)의 하부에는 상기 소스 전극(710)의 연장부(710a)에 대응되는 제 1 전극(713)이 배치될 수 있다. 상기 제 1 전극(713)은 제 1 컨택 전극(231)에 전기적으로 연결될 수 있다. 상기 제 1 전극(713)은 반사 물질을 포함한다.
상기 뱅크층(712) 상에는 절연층(716)이 배치될 수 있다. 상기 절연층(716)은 평탄화층일 수 있다. 상기 절연층(716)은 상기 뱅크층(712)을 덮을 수 있다. 일 실시예에 있어서, 상기 절연층(716)은 상기 발광층(230)을 매립할 수 있다.
상기 뱅크층(712) 상에는 미러층(718)이 배치될 수 있다. 상기 미러층(718)은 상기 디스플레이 기판(701)의 수직 방향으로 상기 박막 트랜지스터(TFT)가 배치된 뱅크층(712) 상에 배치될 수 있다.
상기 미러층(718)은 상기 발광층(230)의 하부에 배치된 제 1 전극(713)과 분리배치될 수 있다. 상기 미러층(718)은 반사 물질을 포함한다. 상기 미러층(718)은 상기 제 1 전극(713)과 다른 공정에서 형성될 수 있다.
상기 발광층(230) 상에는 제 2 전극(714)이 배치될 수 있다. 상기 제 2 전극(714)은 상기 절연층(716) 상부에 배치될 수 있다. 상기 제 2 전극(714)은 상기 제 2 컨택 전극(232)에 전기적으로 연결될 수 있다. 상기 제 2 전극(714)은 공통 전극일 수 있다. 상기 제 2 전극(714)은 투명 전극, 또는, 반투과 전극을 포함한다.
상기 제 2 전극(714)과 미러층(718)은 박막 트랜지스터(TFT)가 배치된 뱅크층(712) 상에서 절연층(716)을 사이에 두고 디스플레이 기판(701)의 수직 방향으로 서로 겹치게 배치될 수 있다.
일 실시예에 있어서, 상기 발광층(230)의 측면에는 측면 반사층(237)이 더 배치될 수 있다. 상기 측면 반사층(237)은 상기 발광층(230)의 측면으로 조사되는 빛을 반사시킬 수 있다. 상기 발광층(230)의 측면에 측면 반사층(237)이 배치되므로, 상기 발광층(230)은 상부로만 빛을 조사할 수 있다. 상기 측면 반사층(237)은 산화 티타늄(TiOx)을 포함한다.
상기 디스플레이 기판(701)의 최외곽에는 디스플레이 기판(701) 상에 형성된 각 소자들을 보호하기 위하여 밀봉층(719)이 배치될 수 있다. 상기 밀봉층(719)은 적어도 하나의 무기층을 포함한다. 다른 일 실시예에 있어서, 상기 밀봉층(719)은 적어도 하나의 무기층 및 적어도 하나의 유기층이 교대로 적층될 수 있다. 또 다른 일 실시예에 있어서, 상기 밀봉층(719)은 글래스를 포함한다. 상기 디스플레이 기판(701)과 밀봉층(719)이 서로 마주보는 면에는 이들을 결합시키기 위한 씰링부(sealing portion)가 배치될 수 있다.
이처럼, 상기 디스플레이 장치(700)는 박막 트랜지스터(TFT)와 발광층(230)이 디스플레이 기판(701)의 수평 방향으로 배치되므로, 상기 디스플레이 장치(700)의 두께를 줄일 수 있다.
일 실시예에 있어서, 박막 트랜지스터(TFT)가 배치된 뱅크층(712) 상에는 제 2 전극(714)과 미러층(718)이 중첩되므로, 반사율을 향상시킬 수 있다.
일 실시예에 있어서, 상기 제 1 전극(713)은 상기 소스 전극(719)의 연장부(710a)에 대응되므로, 상기 디스플레이 장치(700)의 구조가 간단해질 수 있다.
일 실시예에 있어서, 상기 발광층(230)의 측면에는 측면 반사층(237)이 배치되므로, 상기 발광층(230)의 측면에서 이웃하는 서브 픽셀의 빛이 섞이는 것을 방지할 수 있다.
도 8은 본 발명의 또 다른 일 실시예에 따른 디스플레이 장치(800)의 일 서브 픽셀을 도시한 단면도이다.
도면을 참조하면, 상기 디스플레이 장치(800)는 디스플레이 기판(801)을 포함한다. 상기 디스플레이 기판(801) 상에는 버퍼막(802)이 배치될 수 있다.
상기 버퍼막(802) 상에는 박막 트랜지스터(thin film transistor, TFT)가 배치될 수 있다. 상기 박막 트랜지스터(TFT)는 반도체 활성층(803), 게이트 전극(808), 소스 전극(810), 및 드레인 전극(811)을 포함한다.
상기 버퍼막(802) 상에는 반도체 활성층(803)이 배치될 수 있다.
상기 반도체 활성층(803)은 소스 영역(804), 드레인 영역(805), 및 채널 영역(806)을 포함한다. 상기 반도체 활성층(803) 상에는 게이터 절연막(807)이 배치될 수 있다. 상기 게이트 절연막(807) 상에는 게이트 전극(808)이 배치될 수 있다.
상기 게이트 전극(808) 상에는 층간 절연막(809)이 배치될 수 있다. 상기 층간 절연막(809) 상에는 소스 전극(810)과, 드레인 전극(811)이 배치될 수 있다. 상기 소스 전극(810)은 소스 영역(804)에 전기적으로 연결되고, 드레인 전극(811)은 드레인 영역(805)에 전기적으로 연결될 수 있다.
상기 소스 전극(810)과, 드레인 전극(811) 상에는 뱅크층(812)이 배치될 수 있다. 상기 뱅크층(812)은 상기 박막 트랜지스터(TFT)를 덮을 수 있다. 상기 뱅크층(812)은 평탄화층일 수 있다. 전술한 실시예들과는 달리, 상기 뱅크층(812)은 각 서브 픽셀을 정의하지 않는다. 이에 따라, 상기 디스플레이 기판(801) 상에는 발광층(230)이 배치되는 개구가 형성되지 않는다.
발광 영역에는 상기 소스 전극(810)의 연장되는 부분(810a)이 배치될 수 있다. 상기 소스 전극(810)의 연장부(810a)는 제 1 전극(813)에 대응될 수 있다. 다른 일 실시예에 있어서, 발광 영역에는 상기 드레인 전극(811)의 연장되는 부분이 배치될 수 있다.
상기 소스 전극(810)의 연장부(810a) 상에는 발광층(230)이 배치될 수 있다. 상기 발광층(230)은 상기 디스플레이 기판(801)의 수평 방향으로 박막 트랜지스터(TFT)에 대하여 이웃하게 배치될 수 있다.
상기 발광층(230)은 제 1 컨택 전극(231), 제 2 컨택 전극(232), 및 제 1 컨택 전극(231)과 제 2 컨택 전극(232) 사이에 배치된 p-n 다이오드(233)를 포함한다. 상기 p-n 다이오드(233)는 하부의 p-도핑층(234), 상부의 n-도핑층(235), 및 상기 p-도핑층(234)과 n-도핑층(235) 사이에 배치된 적어도 하나의 양자 우물층(236)을 포함한다. 상기 제 1 컨택 전극(231)은 상기 제 1 전극(813)에 전기적으로 연결될 수 있다.
상기 발광층(230) 상에는 제 2 전극(814)이 배치될 수 있다. 상기 제 2 전극(814)은 상기 뱅크층(812) 상부에 배치될 수 있다. 상기 제 2 전극(814)은 상기 제 2 컨택 전극(232)에 전기적으로 연결될 수 있다. 상기 제 2 전극(814)은 공통 전극일 수 있다. 상기 제 2 전극(814)은 투명 전극, 또는, 반투과 전극을 포함한다.
상기 제 2 전극(814) 상에는 미러층(818)이 배치될 수 있다. 상기 미러층(818)은 상기 디스플레이 기판(801)의 수직 방향으로 상기 박막 트랜지스터(TFT)가 배치된 뱅크층(812) 상에 배치될 수 있다. 상기 제 2 전극(814)과 미러층(818)은 박막 트랜지스터(TFT)가 배치된 뱅크층(812) 상에서 디스플레이 기판(801)의 수직 방향으로 적층될 수 있다. 상기 미러층(818)은 상기 발광층(230)의 하부에 배치된 제 1 전극(813)과 분리배치될 수 있다. 상기 미러층(818)은 반사 물질을 포함한다.
상기 발광층(230)의 측면에는 측면 반사층(237)이 배치될 수 있다. 상기 측면 반사층(237)은 상기 발광층(230)의 측면으로 조사되는 빛을 반사시킬 있다. 상기 발광층(230)의 측면에 측면 반사층(237)이 배치되므로, 상기 발광층(230)은 상부로만 빛을 조사할 수 있다. 상기 측면 반사층(237)은 산화 티타늄(TiOx)을 포함한다.
상기 디스플레이 기판(801)의 최외곽에는 디스플레이 기판(801) 상에 형성된 각 소자들을 보호하기 위하여 밀봉층(819)이 배치될 수 있다. 상기 밀봉층(819)은 적어도 하나의 무기층을 포함한다. 다른 일 실시예에 있어서, 상기 밀봉층(819)은 적어도 하나의 무기층 및 적어도 하나의 유기층이 교대로 적층될 수 있다. 또 다른 일 실시예에 있어서, 상기 밀봉층(819)은 글래스를 포함한다. 상기 디스플레이 기판(801)과 밀봉층(819)이 서로 마주보는 면에는 이들을 결합시키기 위한 씰링부(sealing portion)가 배치될 수 있다.
이처럼, 상기 디스플레이 장치(800)는 박막 트랜지스터(TFT)와 발광층(230)이 디스플레이 기판(801)의 수평 방향으로 배치되므로, 상기 디스플레이 장치(800)의 두께를 줄일 수 있다.
일 실시예에 있어서, 박막 트랜지스터(TFT)가 배치된 뱅크층(812) 상에는 제 2 전극(814)과 미러층(818)이 적층되므로, 반사율을 향상시킬 수 있다.
일 실시예에 있어서, 상기 제 1 전극(813)은 상기 소스 전극(819)의 연장부(810a)에 대응되므로, 상기 디스플레이 장치(800)의 구조가 간단해질 수 있다.
일 실시예에 있어서, 상기 발광층(230)의 측면에는 측면 반사층(237)이 배치되므로, 상기 발광층(230)의 측면에서 이웃하는 서브 픽셀의 빛이 섞이는 것을 방지할 수 있다.
도 9는 본 발명의 또 다른 일 실시예에 따른 디스플레이 장치(900)의 일 서브 픽셀을 도시한 단면도이다.
도면을 참조하면, 상기 디스플레이 장치(900)는 디스플레이 기판(901)을 포함한다. 상기 디스플레이 기판(901) 상에는 버퍼막(902)이 배치될 수 있다.
상기 버퍼막(902) 상에는 박막 트랜지스터(thin film transistor, TFT)가 배치될 수 있다. 상기 박막 트랜지스터(TFT)는 반도체 활성층(903), 게이트 전극(908), 소스 전극(910), 및 드레인 전극(911)을 포함한다.
상기 버퍼막(902) 상에는 반도체 활성층(903)이 배치될 수 있다.
상기 반도체 활성층(903)은 소스 영역(904), 드레인 영역(905), 및 채널 영역(906)을 포함한다. 상기 반도체 활성층(903) 상에는 게이터 절연막(907)이 배치될 수 있다. 상기 게이트 절연막(907) 상에는 게이트 전극(908)이 배치될 수 있다.
상기 게이트 전극(908) 상에는 층간 절연막(909)이 배치될 수 있다. 상기 층간 절연막(909) 상에는 소스 전극(910)과, 드레인 전극(911)이 배치될 수 있다. 상기 소스 전극(910)은 소스 영역(904)에 전기적으로 연결되고, 드레인 전극(911)은 드레인 영역(905)에 전기적으로 연결될 수 있다.
상기 소스 전극(910)과, 드레인 전극(911) 상에는 뱅크층(912)이 배치될 수 있다. 상기 뱅크층(912)은 상기 박막 트랜지스터(TFT)를 덮을 수 있다. 상기 뱅크층(912)은 평탄화층일 수 있다. 상기 뱅크층(912)은 각 서브 픽셀을 정의하지 않는다. 이에 따라, 상기 디스플레이 기판(901) 상에는 발광층(230)이 배치되는 개구가 형성되지 않는다.
발광 영역에는 상기 소스 전극(910)의 연장되는 부분(910a)이 배치될 수 있다. 상기 연장부(910a)는 상기 소스 전극(910)에 일체로 연결될 수 있다. 상기 소스 전극(910)의 연장부(910a)는 지그재그 형상일 수 있다. 상기 소스 전극(910)의 연장부(910a)는 제 1 전극(913)에 대응될 수 있다. 다른 일 실시예에 있어서, 발광 영역에는 상기 드레인 전극(911)의 연장되는 부분이 배치될 수 있다.
상기 소스 전극(910)의 연장부(910a) 상에는 발광층(230)이 배치될 수 있다. 상기 발광층(230)은 상기 디스플레이 기판(901)의 수평 방향으로 박막 트랜지스터(TFT)에 대하여 이웃하게 배치될 수 있다.
상기 발광층(230)은 제 1 컨택 전극(231), 제 2 컨택 전극(232), 및 제 1 컨택 전극(231)과 제 2 컨택 전극(232) 사이에 배치된 p-n 다이오드(233)를 포함한다. 상기 p-n 다이오드(233)는 하부의 p-도핑층(234), 상부의 n-도핑층(235), 및 상기 p-도핑층(234)과 n-도핑층(235) 사이에 배치된 적어도 하나의 양자 우물층(236)을 포함한다. 상기 제 1 컨택 전극(231)은 상기 제 1 전극(913)에 전기적으로 연결될 수 있다.
상기 발광층(230) 상에는 제 2 전극(914)이 배치될 수 있다. 상기 제 2 전극(914)은 상기 뱅크층(912) 상부에 배치될 수 있다. 상기 제 2 전극(914)은 상기 제 2 컨택 전극(232)에 전기적으로 연결될 수 있다. 상기 제 2 전극(914)은 공통 전극일 수 있다. 상기 제 2 전극(914)은 투명 전극, 또는, 반투과 전극을 포함한다.
상기 제 2 전극(914) 상에는 미러층(918)이 배치될 수 있다. 상기 미러층(918)은 상기 디스플레이 기판(901)의 수직 방향으로 상기 박막 트랜지스터(TFT)가 배치된 뱅크층(912) 상에 배치될 수 있다. 상기 제 2 전극(914)과 미러층(918)은 박막 트랜지스터(TFT)가 배치된 뱅크층(912) 상에서 디스플레이 기판(901)의 수직 방향으로 적층될 수 있다. 상기 미러층(918)은 상기 발광층(230)의 하부에 배치된 제 1 전극(913)과 분리배치될 수 있다. 상기 미러층(918)은 반사 물질을 포함한다.
상기 발광층(230)의 측면에는 측면 반사층(237)이 배치될 수 있다. 상기 측면 반사층(237)은 상기 발광층(230)의 측면으로 조사되는 빛을 반사시킬 수 있다. 상기 발광층(230)의 측면에 측면 반사층(237)이 배치되므로, 상기 발광층(230)은 상부로만 빛을 조사할 수 있다. 상기 측면 반사층(237)은 산화 티타늄(TiOx)을 포함한다.
상기 디스플레이 기판(901)의 최외곽에는 디스플레이 기판(901) 상에 형성된 각 소자들을 보호하기 위하여 밀봉층(919)이 배치될 수 있다. 상기 밀봉층(919)은 적어도 하나의 무기층을 포함한다. 다른 일 실시예에 있어서, 상기 밀봉층(919)은 적어도 하나의 무기층 및 적어도 하나의 유기층이 교대로 적층될 수 있다. 또 다른 일 실시예에 있어서, 상기 밀봉층(919)은 글래스를 포함한다. 상기 디스플레이 기판(901)과 밀봉층(919)이 서로 마주보는 면에는 이들을 결합시키기 위한 씰링부(sealing portion)가 배치될 수 있다.
이처럼, 상기 디스플레이 장치(900)는 박막 트랜지스터(TFT)와 발광층(230)이 디스플레이 기판(901)의 수평 방향으로 배치되므로, 상기 디스플레이 장치(900)의 두께를 줄일 수 있다.
일 실시예에 있어서, 박막 트랜지스터(TFT)가 배치된 뱅크층(912) 상에는 제 2 전극(914)과 미러층(918)이 적층되므로, 반사율을 향상시킬 수 있다.
일 실시예에 있어서, 상기 제 1 전극(913)은 지그재그 형상의 소스 전극(910)의 연장부(910a)에 전기적으로 연결되므로, 상기 발광층(230)의 아래쪽으로 조사되는 빛을 난반사시킬 수 있다.
일 실시예에 있어서, 상기 발광층(230)의 측면에는 측면 반사층(237)이 배치되므로, 상기 발광층(230)의 측면에서 이웃하는 서브 픽셀의 빛이 섞이는 것을 방지할 수 있다.
한편, 도 10 내지 도 13에 도시된 것처럼, 발광층의 아래쪽에는 박막 트랜지스터(TFT)에 구비된 반도체 활성층, 게이트 전극, 소스 전극, 및, 드레인 전극중 어느 하나에 연결된 도전층이 배치되며, 도전층은 제 1 전극에 전기적으로 연결될 수 있다.
도 10은 본 발명의 또 다른 일 실시예에 따른 디스플레이 장치(1000)의 일 서브 픽셀을 도시한 단면도이다.
도면을 참조하면, 상기 디스플레이 장치(1000)는 디스플레이 기판(1001)을 포함한다. 상기 디스플레이 기판(1001) 상에는 버퍼막(1002)이 배치될 수 있다.
상기 버퍼막(1002) 상에는 박막 트랜지스터(thin film transistor, TFT)가 배치될 수 있다. 상기 박막 트랜지스터(TFT)는 반도체 활성층(1003), 게이트 전극(1008), 소스 전극(1010), 및 드레인 전극(1011)을 포함한다.
상기 버퍼막(1002) 상에는 반도체 활성층(1003)이 배치될 수 있다.
상기 반도체 활성층(1003)은 소스 영역(1004), 드레인 영역(1005), 및 채널 영역(1006)을 포함한다. 상기 반도체 활성층(1003) 상에는 게이터 절연막(1007)이 배치될 수 있다. 상기 게이트 절연막(1007) 상에는 게이트 전극(1008)이 배치될 수 있다.
상기 게이트 전극(1008) 상에는 층간 절연막(1009)이 배치될 수 있다. 상기 층간 절연막(1009) 상에는 소스 전극(1010)과, 드레인 전극(1011)이 배치될 수 있다. 상기 소스 전극(1010)은 소스 영역(1004)에 전기적으로 연결되고, 드레인 전극(1011)은 드레인 영역(1005)에 전기적으로 연결될 수 있다.
상기 소스 전극(1010)과, 드레인 전극(1011) 상에는 뱅크층(1012)이 배치될 수 있다. 상기 뱅크층(1012)은 상기 박막 트랜지스터(TFT)를 덮을 수 있다. 상기 뱅크층(1012)의 일부를 제거하여 개구(1015)를 형성할 수 있다.
상기 개구(1015)에는 도전층(1017)이 배치될 수 있다. 상기 도전층(1017)은 상기 게이트 전극(1008)과 동일한 공정에서 형성될 수 있다. 상기 도전층(1017)은 상기 게이트 전극(1008)과 동일한 물질일 수 있다. 다른 일 실시예에 있어서, 상기 도전층(1017)은 상기 반도체 활성층(1003), 소스 전극(1010), 및, 드레인 전극(1011)중 어느 하나일 수 있다.
상기 도전층(1017)은 상기 소스 전극(1010)으로부터 연장된 부분(1010a)에 전기적으로 연결될 수 있다. 다른 일 실시예에 있어서, 상기 도전층(1017)은 상기 반도체 활성층(1003), 또는, 드레인 전극(1011)중 어느 하나가 연장된 부분에 전기적으로 연결될 수 있다.
상기 개구(1015)에는 발광층(230)이 배치될 수 있다. 상기 발광층(230)은 상기 디스플레이 기판(1001)의 수평 방향으로 박막 트랜지스터(TFT)에 대하여 이웃하게 배치될 수 있다.
상기 발광층(230)은 제 1 컨택 전극(231), 제 2 컨택 전극(232), 및 제 1 컨택 전극(231)과 제 2 컨택 전극(232) 사이에 배치된 p-n 다이오드(233)를 포함한다. 상기 p-n 다이오드(233)는 하부의 p-도핑층(234), 상부의 n-도핑층(235), 및 상기 p-도핑층(234)과 n-도핑층(235) 사이에 배치된 적어도 하나의 양자 우물층(236)을 포함한다.
상기 발광층(230)의 하부에는 제 1 전극(1013)이 배치될 수 있다. 상기 제 1 전극(1013)은 상기 개구(1015)에 배치될 수 있다. 상기 제 1 전극(1013)은 상기 발광층(230)과 도전층(1017) 사이에 배치될 수 있다. 구체적으로, 상기 제 1 전극(1013)의 윗면은 상기 제 1 컨택 전극(231)에 전기적으로 연결될 수 있다. 상기 제 1 전극(1013)의 아랫면은 상기 도전층(1017)에 전기적으로 연결될 수 있다. 상기 제 1 전극(1013)은 반사형 전극일 수 있다.
상기 뱅크층(1012) 상에는 절연층(1016)이 배치될 수 있다. 상기 절연층(1016)은 평탄화층일 수 있다. 상기 절연층(1016)은 상기 뱅크층(1012)을 덮을 수 있다. 일 실시예에 있어서, 상기 절연층(1016)은 상기 발광층(230)을 매립할 수 있다.
상기 발광층(230) 상에는 제 2 전극(1014)이 배치될 수 있다. 상기 제 2 전극(1014)은 상기 절연층(1016) 상부에 배치될 수 있다. 상기 제 2 전극(1014)은 상기 제 2 컨택 전극(232)에 전기적으로 연결될 수 있다. 상기 제 2 전극(1014)은 공통 전극일 수 있다. 상기 제 2 전극(1014)은 투명 전극, 또는, 반투과 전극을 포함한다.
상기 디스플레이 기판(1001)의 최외곽에는 디스플레이 기판(1001) 상에 형성된 각 소자들을 보호하기 위하여 밀봉층(1019)이 배치될 수 있다. 상기 밀봉층(1019)은 적어도 하나의 무기층을 포함한다. 다른 일 실시예에 있어서, 상기 밀봉층(1019)은 적어도 하나의 무기층 및 적어도 하나의 유기층이 교대로 적층될 수 있다. 또 다른 일 실시예에 있어서, 상기 밀봉층(1019)은 글래스를 포함한다. 상기 디스플레이 기판(1001)과 밀봉층(1019)이 서로 마주보는 면에는 이들을 결합시키기 위한 씰링부(sealing portion)가 배치될 수 있다.
이처럼, 상기 디스플레이 장치(1000)는 박막 트랜지스터(TFT)와 발광층(230)이 디스플레이 기판(1001)의 수평 방향으로 배치되므로, 상기 디스플레이 장치(1000)의 두께를 줄일 수 있다.
일 실시예에 있어서, 상기 게이트 전극(1008)과 동일한 층에 배치된 도전층(1017)이 제 1 전극(1013)에 연결되므로, 상기 발광층(230)은 상기 디스플레이 기판(1001)에 보다 가깝게 배치될 수 있다.
일 실시예에 있어서, 상기 박막 트랜지스터(TFT) 및 발광층(230)이 수평 방향으로 배치된 구조는 상기 디스플레이 장치(1000)가 폴딩되는 영역에 선택적으로 형성할 수 있다.
일 실시예에 있어서, 상기 디스플레이 장치(1000)는 전술한 다른 실시예와 마찬가지로 제 1 전극(1013) 및 제 2 전극(1014)의 물성에 따라 전면 발광, 배면 발광, 및, 양면 발광중 어느 하나의 발광을 구현할 수 있다.
도 11은 본 발명의 또 다른 일 실시예에 따른 디스플레이 장치(1100)의 일 서브 픽셀을 도시한 단면도이다.
도면을 참조하면, 상기 디스플레이 장치(1100)는 디스플레이 기판(1101)을 포함한다. 상기 디스플레이 기판(1101) 상에는 버퍼막(1102)이 배치될 수 있다.
상기 버퍼막(1102) 상에는 박막 트랜지스터(thin film transistor, TFT)가 배치될 수 있다. 상기 박막 트랜지스터(TFT)는 반도체 활성층(1103), 게이트 전극(1108), 소스 전극(1110), 및 드레인 전극(1111)을 포함한다.
상기 버퍼막(1102) 상에는 반도체 활성층(1103)이 배치될 수 있다.
상기 반도체 활성층(1103)은 소스 영역(1104), 드레인 영역(1105), 및 채널 영역(1106)을 포함한다. 상기 반도체 활성층(1103) 상에는 게이터 절연막(1107)이 배치될 수 있다. 상기 게이트 절연막(1107) 상에는 게이트 전극(1108)이 배치될 수 있다.
상기 게이트 전극(1108) 상에는 층간 절연막(1109)이 배치될 수 있다. 상기 층간 절연막(1109) 상에는 소스 전극(1110)과, 드레인 전극(1111)이 배치될 수 있다. 상기 소스 전극(1110)은 소스 영역(1104)에 전기적으로 연결되고, 드레인 전극(1111)은 드레인 영역(1105)에 전기적으로 연결될 수 있다.
상기 소스 전극(1110)과, 드레인 전극(1111) 상에는 뱅크층(1112)이 배치될 수 있다. 상기 뱅크층(1112)은 상기 박막 트랜지스터(TFT)를 덮을 수 있다. 상기 뱅크층(1112)의 일부를 제거하여 개구(1115)를 형성할 수 있다.
상기 개구(1115)에는 도전층(1117)이 배치될 수 있다. 상기 도전층(1117)은 상기 소스 전극(1110)으로부터 연장된 부분(1110a)에 대응될 수 있다. 다른 일 실시예에 있어서, 상기 도전층(1117)은 상기 반도체 활성층(1103)이나, 게이트 전극(1108)이나, 드레인 전극(1111)중 어느 하나가 연장된 부분에 대응될 수 있다.
상기 개구(1115)에는 발광층(230)이 배치될 수 있다. 상기 발광층(230)은 상기 디스플레이 기판(1101)의 수평 방향으로 박막 트랜지스터(TFT)에 대하여 이웃하게 배치될 수 있다.
상기 발광층(230)은 제 1 컨택 전극(231), 제 2 컨택 전극(232), 및 제 1 컨택 전극(231)과 제 2 컨택 전극(232) 사이에 배치된 p-n 다이오드(233)를 포함한다. 상기 p-n 다이오드(233)는 하부의 p-도핑층(234), 상부의 n-도핑층(235), 및 상기 p-도핑층(234)과 n-도핑층(235) 사이에 배치된 적어도 하나의 양자 우물층(236)을 포함한다.
상기 발광층(230)의 하부에는 제 1 전극(1113)이 배치될 수 있다. 상기 제 1 전극(1113)은 상기 개구(1115)에 배치될 수 있다. 상기 제 1 전극(1113)은 상기 발광층(230)과 도전층(1117) 사이에 배치될 수 있다. 상기 제 1 전극(1113)은 상기 제 1 컨택 전극(231)에 전기적으로 연결될 수 있다. 상기 제 1 전극(1113)은 반사형 전극일 수 있다.
상기 뱅크층(1112) 상에는 절연층(1116)이 배치될 수 있다. 상기 절연층(1116)은 평탄화층일 수 있다. 상기 절연층(1116)은 상기 뱅크층(1112)을 덮을 수 있다. 일 실시예에 있어서, 상기 절연층(1116)은 상기 발광층(230)을 매립할 수 있다.
상기 발광층(230) 상에는 제 2 전극(1114)이 배치될 수 있다. 상기 제 2 전극(1114)은 상기 절연층(1116) 상부에 배치될 수 있다. 상기 제 2 전극(1114)은 상기 제 2 컨택 전극(232)에 전기적으로 연결될 수 있다. 상기 제 2 전극(1114)은 공통 전극일 수 있다. 상기 제 2 전극(1114)은 투명 전극을 포함한다.
상기 디스플레이 기판(1101)의 최외곽에는 디스플레이 기판(1101) 상에 형성된 각 소자들을 보호하기 위하여 밀봉층(1119)이 배치될 수 있다. 상기 밀봉층(1119)은 적어도 하나의 무기층을 포함한다. 다른 일 실시예에 있어서, 상기 밀봉층(1119)은 적어도 하나의 무기층 및 적어도 하나의 유기층이 교대로 적층될 수 있다. 또 다른 일 실시예에 있어서, 상기 밀봉층(1119)은 글래스를 포함한다. 상기 디스플레이 기판(1101)과 밀봉층(1119)이 서로 마주보는 면에는 이들을 결합시키기 위한 씰링부(sealing portion)가 배치될 수 있다.
이처럼, 상기 디스플레이 장치(1100)는 박막 트랜지스터(TFT)와 발광층(230)이 디스플레이 기판(1101)의 수평 방향으로 배치되므로, 상기 디스플레이 장치(1100)의 두께를 줄일 수 있다.
일 실시예에 있어서, 상기 디스플레이 장치(1100)는 전면 발광을 구현할 수 있다.
도 12는 본 발명의 또 다른 일 실시예에 따른 디스플레이 장치(1200)의 일 서브 픽셀을 도시한 단면도이다.
도면을 참조하면, 상기 디스플레이 장치(1200)는 디스플레이 기판(1201)을 포함한다. 상기 디스플레이 기판(1201) 상에는 버퍼막(1202)이 배치될 수 있다.
상기 버퍼막(1202) 상에는 박막 트랜지스터(thin film transistor, TFT)가 배치될 수 있다. 상기 박막 트랜지스터(TFT)는 반도체 활성층(1203), 게이트 전극(1208), 소스 전극(1210), 및 드레인 전극(1211)을 포함한다.
상기 버퍼막(1202) 상에는 반도체 활성층(1203)이 배치될 수 있다.
상기 반도체 활성층(1203)은 소스 영역(1204), 드레인 영역(1205), 및 채널 영역(1206)을 포함한다. 상기 반도체 활성층(1203) 상에는 게이터 절연막(1207)이 배치될 수 있다. 상기 게이트 절연막(1207) 상에는 게이트 전극(1208)이 배치될 수 있다.
상기 게이트 전극(1208) 상에는 층간 절연막(1209)이 배치될 수 있다. 상기 층간 절연막(1209) 상에는 소스 전극(1210)과, 드레인 전극(1211)이 배치될 수 있다. 상기 소스 전극(1210)은 소스 영역(1204)에 전기적으로 연결되고, 드레인 전극(1211)은 드레인 영역(1205)에 전기적으로 연결될 수 있다.
상기 소스 전극(1210)과, 드레인 전극(1211) 상에는 뱅크층(1212)이 배치될 수 있다. 상기 뱅크층(1212)은 상기 박막 트랜지스터(TFT)를 덮을 수 있다. 상기 뱅크층(1212)의 일부를 제거하여 개구(1215)를 형성할 수 있다.
상기 개구(1215)에는 도전층(1217)이 배치될 수 있다. 상기 도전층(1217)은 상기 반도층 활성층(1203)과 동일한 공정에서 형성될 수 있다. 상기 도전층(1217)은 상기 반도층 활성층(1203)과 동일한 물질일 수 있다. 예컨대, 상기 도전층(1217)은 N형 불순물 이온, 또는, P형 불순물 이온을 도핑한 소스 영역, 또는, 드레인 영역을 포함한다. 다른 일 실시예에 있어서, 상기 도전층(1217)은 상기 게이트 전극(1208), 소스 전극(1210), 및, 드레인 전극(1211)중 어느 하나일 수 있다.
상기 도전층(1217)은 상기 소스 전극(1210)으로부터 연장된 부분(1210a)에 전기적으로 연결될 수 있다. 다른 일 실시예에 있어서, 상기 도전층(1217)은 상기 게이트 전극(1208), 또는, 드레인 전극(1211)중 어느 하나가 연장된 부분에 전기적으로 연결될 수 있다.
상기 개구(1215)에는 발광층(230)이 배치될 수 있다. 상기 발광층(230)은 상기 디스플레이 기판(1201)의 수평 방향으로 박막 트랜지스터(TFT)에 대하여 이웃하게 배치될 수 있다.
상기 발광층(230)은 제 1 컨택 전극(231), 제 2 컨택 전극(232), 및 제 1 컨택 전극(231)과 제 2 컨택 전극(232) 사이에 배치된 p-n 다이오드(233)를 포함한다. 상기 p-n 다이오드(233)는 하부의 p-도핑층(234), 상부의 n-도핑층(235), 및 상기 p-도핑층(234)과 n-도핑층(235) 사이에 배치된 적어도 하나의 양자 우물층(236)을 포함한다.
상기 발광층(230)의 하부에는 제 1 전극(1213)이 배치될 수 있다. 상기 제 1 전극(1213)은 상기 개구(1215)에 배치될 수 있다. 상기 제 1 전극(1213)은 상기 발광층(230)과 도전층(1217) 사이에 배치될 수 있다. 상기 제 1 전극(1213)의 윗면은 상기 제 1 컨택 전극(231)에 전기적으로 연결될 수 있다. 상기 제 1 전극(1213)의 아랫면은 상기 도전층(1217)에 전기적으로 연결될 수 있다. 상기 제 1 전극(1213)은 반사형 전극일 수 있다.
상기 뱅크층(1212) 상에는 절연층(1216)이 배치될 수 있다. 상기 절연층(1216)은 평탄화층일 수 있다. 상기 절연층(1216)은 상기 뱅크층(1212)을 덮을 수 있다. 일 실시예에 있어서, 상기 절연층(1216)은 상기 발광층(230)을 매립할 수 있다.
상기 발광층(230) 상에는 제 2 전극(1214)이 배치될 수 있다. 상기 제 2 전극(1214)은 상기 절연층(1216) 상부에 배치될 수 있다. 상기 제 2 전극(1214)은 상기 제 2 컨택 전극(232)에 전기적으로 연결될 수 있다. 상기 제 2 전극(1214)은 공통 전극일 수 있다. 상기 제 2 전극(1214)은 투명 전극을 포함한다.
상기 디스플레이 기판(1201)의 최외곽에는 디스플레이 기판(1201) 상에 형성된 각 소자들을 보호하기 위하여 밀봉층(1219)이 배치될 수 있다. 상기 밀봉층(1219)은 적어도 하나의 무기층을 포함한다. 다른 일 실시예에 있어서, 상기 밀봉층(1219)은 적어도 하나의 무기층 및 적어도 하나의 유기층이 교대로 적층될 수 있다. 또 다른 일 실시예에 있어서, 상기 밀봉층(1219)은 글래스를 포함한다. 상기 디스플레이 기판(1201)과 밀봉층(1219)이 서로 마주보는 면에는 이들을 결합시키기 위한 씰링부(sealing portion)가 배치될 수 있다.
이처럼, 상기 디스플레이 장치(1200)는 박막 트랜지스터(TFT)와 발광층(230)이 디스플레이 기판(1201)의 수평 방향으로 배치되므로, 상기 디스플레이 장치(1200)의 두께를 줄일 수 있다.
일 실시예에 있어서, 상기 반도체 활성층(1203)과 동일한 층에 배치된 도전층(1217)이 제 1 전극(1213)에 연결되므로, 상기 발광층(230)은 상기 디스플레이 기판(1201)에 보다 가깝게 배치될 수 있다.
일 실시예에 있어서, 상기 디스플레이 장치(1200)는 전면 발광을 구현할 수 있다.
도 13은 본 발명의 또 다른 일 실시예에 따른 디스플레이 장치(1300)의 일 서브 픽셀을 도시한 단면도이다.
도면을 참조하면, 상기 디스플레이 장치(1300)는 디스플레이 기판(1301)을 포함한다. 상기 디스플레이 기판(1301) 상에는 버퍼막(1302)이 배치될 수 있다.
상기 버퍼막(1302) 상에는 박막 트랜지스터(thin film transistor, TFT)가 배치될 수 있다. 상기 박막 트랜지스터(TFT)는 반도체 활성층(1303), 게이트 전극(1308), 소스 전극(1310), 및 드레인 전극(1311)을 포함한다.
상기 버퍼막(1302) 상에는 반도체 활성층(1303)이 배치될 수 있다.
상기 반도체 활성층(1303)은 소스 영역(1304), 드레인 영역(1305), 및 채널 영역(1306)을 포함한다. 상기 반도체 활성층(1303) 상에는 게이터 절연막(1307)이 배치될 수 있다. 상기 게이트 절연막(1307) 상에는 게이트 전극(1308)이 배치될 수 있다.
상기 게이트 전극(1308) 상에는 층간 절연막(1309)이 배치될 수 있다. 상기 층간 절연막(1309) 상에는 소스 전극(1310)과, 드레인 전극(1311)이 배치될 수 있다. 상기 소스 전극(1310)은 소스 영역(1304)에 전기적으로 연결되고, 드레인 전극(1311)은 드레인 영역(1305)에 전기적으로 연결될 수 있다.
상기 소스 전극(1310)과, 드레인 전극(1311) 상에는 뱅크층(1312)이 배치될 수 있다. 상기 뱅크층(1312)은 상기 박막 트랜지스터(TFT)를 덮을 수 있다. 상기 뱅크층(1312)의 일부를 제거하여 개구(1315)를 형성할 수 있다.
상기 개구(1315)에는 도전층(1317)이 배치될 수 있다. 상기 도전층(1317)은 상기 소스 전극(1310)으로부터 연장된 부분(1310a)에 대응될 수 있다. 상기 연장부(1310a)는 상기 소스 전극(1310)에 일체로 연결될 수 있다. 상기 소스 전극(1310)의 연장부(1310a)는 지그재그 형상일 수 있다. 다른 일 실시예에 있어서, 상기 도전층(1317)은 상기 반도체 활성층(1303), 게이트 전극(1308), 및, 드레인 전극(1311)중 어느 하나가 연장되며, 지그재그 형상을 가지는 부분에 대응될 수 있다.
상기 개구(1315)에는 발광층(230)이 배치될 수 있다. 상기 발광층(230)은 상기 디스플레이 기판(1301)의 수평 방향으로 박막 트랜지스터(TFT)에 대하여 이웃하게 배치될 수 있다.
상기 발광층(230)은 제 1 컨택 전극(231), 제 2 컨택 전극(232), 및 제 1 컨택 전극(231)과 제 2 컨택 전극(232) 사이에 배치된 p-n 다이오드(233)를 포함한다. 상기 p-n 다이오드(233)는 하부의 p-도핑층(234), 상부의 n-도핑층(235), 및 상기 p-도핑층(234)과 n-도핑층(235) 사이에 배치된 적어도 하나의 양자 우물층(236)을 포함한다.
상기 발광층(230)의 하부에는 제 1 전극(1313)이 배치될 수 있다. 상기 제 1 전극(1313)은 상기 개구(1315)에 배치될 수 있다. 상기 제 1 전극(1313)은 상기 발광층(230)과 도전층(1317) 사이에 배치될 수 있다. 상기 도전층(1317)이 지그재그 형상이므로, 상기 제 1 전극(1313)은 상기 도전층(131)의 상부 및 상기 도전층(131) 사이의 공간에 형성될 수 있다. 상기 제 1 전극(1313)은 반사형 전극일 수 있다.
상기 뱅크층(1312) 상에는 절연층(1316)이 배치될 수 있다. 상기 절연층(1316)은 평탄화층일 수 있다. 상기 절연층(1316)은 상기 뱅크층(1312)을 덮을 수 있다. 일 실시예에 있어서, 상기 절연층(1316)은 상기 발광층(230)을 매립할 수 있다.
상기 발광층(230) 상에는 제 2 전극(1314)이 배치될 수 있다. 상기 제 2 전극(1314)은 상기 절연층(1316) 상부에 배치될 수 있다. 상기 제 2 전극(1314)은 상기 제 2 컨택 전극(232)에 전기적으로 연결될 수 있다. 상기 제 2 전극(1314)은 공통 전극일 수 있다. 상기 제 2 전극(1314)은 투명 전극을 포함한다.
상기 디스플레이 기판(1301)의 최외곽에는 디스플레이 기판(1301) 상에 형성된 각 소자들을 보호하기 위하여 밀봉층(1319)이 배치될 수 있다. 상기 밀봉층(1319)은 적어도 하나의 무기층을 포함한다. 다른 일 실시예에 있어서, 상기 밀봉층(1319)은 적어도 하나의 무기층 및 적어도 하나의 유기층이 교대로 적층될 수 있다. 또 다른 일 실시예에 있어서, 상기 밀봉층(1319)은 글래스를 포함한다. 상기 디스플레이 기판(1301)과 밀봉층(1319)이 서로 마주보는 면에는 이들을 결합시키기 위한 씰링부(sealing portion)가 배치될 수 있다.
이처럼, 상기 디스플레이 장치(1300)는 박막 트랜지스터(TFT)와 발광층(230)이 디스플레이 기판(1301)의 수평 방향으로 배치되므로, 상기 디스플레이 장치(1300)의 두께를 줄일 수 있다.
일 실시예에 있어서, 상기 도전층(1317)은 지그재그 형상이므로, 발광층(230)으로부터 조사된 빛을 내부 반사에 의하여 산란시킬 수 있다.
일 실시예에 있어서, 상기 제 1 전극(1313)은 지그재그 형상의 도전층(1317)에 연결되므로, 접촉 면적을 넓힐 수 있으며, 접촉 저항을 줄일 수 있다.
일 실시예에 있어서, 상기 디스플레이 장치(1300)는 전면 발광을 구현할 수 있다.
도 14는 본 발명의 또 다른 일 실시예에 따른 디스플레이 장치(1400)의 일 서브 픽셀을 도시한 단면도이다.
도면을 참조하면, 상기 디스플레이 장치(1400)는 디스플레이 기판(1401)을 포함한다. 상기 디스플레이 기판(1401) 상에는 버퍼막(1402)이 배치될 수 있다.
상기 버퍼막(1402) 상에는 박막 트랜지스터(thin film transistor, TFT)가 배치될 수 있다. 상기 박막 트랜지스터(TFT)는 반도체 활성층(1403), 게이트 전극(1408), 소스 전극(1410), 및 드레인 전극(1411)을 포함한다.
상기 버퍼막(1402) 상에는 반도체 활성층(1403)이 배치될 수 있다.
상기 반도체 활성층(1403)은 소스 영역(1404), 드레인 영역(1405), 및 채널 영역(1406)을 포함한다. 상기 반도체 활성층(1403) 상에는 게이터 절연막(1407)이 배치될 수 있다. 상기 게이트 절연막(1407) 상에는 게이트 전극(1408)이 배치될 수 있다.
상기 게이트 전극(1408) 상에는 층간 절연막(1409)이 배치될 수 있다. 상기 층간 절연막(1409) 상에는 소스 전극(1410)과, 드레인 전극(1411)이 배치될 수 있다. 상기 소스 전극(1410)은 소스 영역(1404)에 전기적으로 연결되고, 드레인 전극(1411)은 드레인 영역(1405)에 전기적으로 연결될 수 있다.
상기 소스 전극(1410)과, 드레인 전극(1411) 상에는 뱅크층(1412)이 배치될 수 있다. 상기 뱅크층(1412)은 상기 박막 트랜지스터(TFT)를 덮을 수 있다. 상기 뱅크층(1412)의 일부를 제거하여 개구(1415)를 형성할 수 있다.
상기 개구(1415)에는 상기 소스 전극(1410)의 가장자리(1410a)가 배치될 수 있다. 다른 일 실시예에 있어서, 상기 개구(1415)에는 상기 드레인 전극(1411)의 가장자리가 배치될 수 있다.
상기 개구(1415)에는 발광층(230)이 배치될 수 있다. 상기 발광층(230)은 상기 디스플레이 기판(1401)의 수평 방향으로 박막 트랜지스터(TFT)에 대하여 이웃하게 배치될 수 있다.
상기 발광층(230)은 제 1 컨택 전극(231), 제 2 컨택 전극(232), 및 제 1 컨택 전극(231)과 제 2 컨택 전극(232) 사이에 배치된 p-n 다이오드(233)를 포함한다. 상기 p-n 다이오드(233)는 하부의 p-도핑층(234), 상부의 n-도핑층(235), 및 상기 p-도핑층(234)과 n-도핑층(235) 사이에 배치된 적어도 하나의 양자 우물층(236)을 포함한다.
상기 발광층(230)의 하부에는 제 1 전극(1413)이 배치될 수 있다. 상기 제 1 전극(1413)은 상기 개구(1415)에 배치될 수 있다. 상기 제 1 전극(1413)은 상기 개구(1413)에 노출된 소스 전극(1410)의 가장자리(1410a)를 덮을 수 있다. 상기 제 1 전극(1413)은 상기 제 1 컨택 전극(231)에 전기적으로 연결될 수 있다.
상기 발광층(230) 상에는 제 2 전극(1414)이 배치될 수 있다. 상기 제 2 전극(1414)은 상기 제 2 컨택 전극(232)에 전기적으로 연결될 수 있다. 상기 제 2 전극(1414)은 공통 전극일 수 있다. 다른 일 실시예에 있어서, 상기 제 2 전극(1414)은 각 서브 픽셀에 각각 패턴화시킬 수 있다.
상기 발광층(230)의 주변에는 컬러 필터층(1416)이 배치될 수 있다. 상기 컬러 필터층(1416)은 상기 발광층(230)을 매립할 수 있다. 상기 컬러 필터층(1416)은 각 서브 픽셀별로 상기 발광층(230)에 대응되는 색상으로 배치될 수 있다. 상기 제 2 전극(1414)은 상기 컬러 필터층(1416) 상부에 배치될 수 있다. 상기 제 2 전극(1414)은 상기 제 2 컨택 전극(232)에 전기적으로 연결될 수 있다.
상기 디스플레이 장치(1400)는 배면 발광을 구현하기 위하여, 상기 제 1 전극(1410)은 투명 전극을 포함하며, 상기 제 2 전극(1414)은 반사 전극을 포함한다. 일 실시예에 있어서, 상기 제 2 전극(1414)은 구동중 발생하는 열을 분산시키기 위하여 상기 제 1 전극(1410)보다 두꺼운 후막형 전극으로 형성될 수 있다. 예컨대, 상기 제 2 전극(1414)은 1000Å 정도의 두께를 가질 수 있다.
상기 발광층(230)이 발광되면, 상기 디스플레이 기판(1401)의 위쪽으로 조사되는 빛은 상기 제 2 전극(1414)에 의하여 반사될 수 있다. 반사된 빛은 상기 제 1 전극(1410)을 통과하여 상기 디스플레이 기판(1401)의 아래쪽으로 조사될 수 있다.
상기 디스플레이 기판(1401)의 최외곽에는 디스플레이 기판(1401) 상에 형성된 각 소자들을 보호하기 위하여 밀봉층(1419)이 배치될 수 있다. 상기 밀봉층(1419)은 적어도 하나의 무기층을 포함한다. 다른 일 실시예에 있어서, 상기 밀봉층(1419)은 적어도 하나의 무기층 및 적어도 하나의 유기층이 교대로 적층될 수 있다. 또 다른 일 실시예에 있어서, 상기 밀봉층(1419)은 글래스를 포함한다. 상기 디스플레이 기판(1401)과 밀봉층(1419)이 서로 마주보는 면에는 이들을 결합시키기 위한 씰링부(sealing portion)가 배치될 수 있다.
이처럼, 상기 디스플레이 장치(1400)는 박막 트랜지스터(TFT)와 발광층(230)이 디스플레이 기판(1401)의 수평 방향으로 배치되므로, 상기 디스플레이 장치(1400)의 두께를 줄일 수 있다.
일 실시예에 있어서, 상기 디스플레이 장치(1400)는 배면 발광을 구현할 수 있다.
일 실시예에 있어서, 상기 제 2 전극(1414)는 후막형 전극이므로, 구동중 발생하는 열을 용이하게 방출할 수 있다.
230...발광층 231...제 1 컨택 전극
232...제 2 컨택 전극 233...p-n 다이오드
300...디스플레이 장치 301...디스플레이 기판
303...반도체 활성층 308...게이트 전극
310...소스 전극 310a...가장자리
311...드레인 전극 312...뱅크층
313...제 1 전극 314...제 2 전극
315...개구 316...절연층
318...미러층 319...밀봉층

Claims (20)

  1. 디스플레이 기판;
    상기 디스플레이 기판 상에 배치되며, 반도체 활성층, 게이트 전극, 소스 전극, 및 드레인 전극을 가지는 박막 트랜지스터;
    상기 박막 트랜지스터를 덮으며, 개구를 가지는 뱅크층;
    상기 개구에 배치되며, 마이크로 p-n 다이오드를 구비한 발광층;
    상기 박막 트랜지스터와 발광층을 전기적으로 연결하는 제 1 전극;
    상기 발광층 상에 배치된 제 2 전극; 및
    상기 제 2 전극을 덮는 밀봉층;을 포함하되,
    상기 박막 트랜지스터와 발광층은 상기 디스플레이 기판의 수평 방향으로 이웃하게 배치된 디스플레이 장치.
  2. 제 1 항에 있어서,
    상기 뱅크층 상에는 미러층이 배치되며,
    상기 미러층은 상기 디스플레이 기판의 수직 방향으로 상기 박막 트랜지스터가 배치된 뱅크층 상에 배치된 디스플레이 장치.
  3. 제 2 항에 있어서,
    상기 미러층은 반사 물질을 포함하는 디스플레이 장치.
  4. 제 2 항에 있어서,
    상기 발광층의 아래쪽에는 상기 소스 전극, 또는, 드레인 전극이 연장되며,
    상기 제 1 전극은 상기 발광층과, 상기 소스 전극, 또는, 드레인 전극으로부터 연장된 부분 사이에 배치되며,
    상기 미러층은 상기 제 1 전극과 분리되어 상기 뱅크층 상에 배치되며,
    상기 발광층의 주변에는 각 서브 픽셀에 대응되는 색상의 컬러 필터층이 배치되고,
    상기 제 2 전극은 상기 컬러 필터 상부에 배치되며, 상기 발광층에 전기적으로 연결된 디스플레이 장치.
  5. 제 2 항에 있어서,
    상기 미러층은 상기 제 1 전극이 연장된 부분에 대응되는 디스플레이 장치.
  6. 제 5 항에 있어서,
    상기 제 1 전극은 상기 개구에 노출된 상기 소스 전극, 또는, 드레인 전극의 일 가장자리를 덮으며, 상기 박막 트랜지스터가 배치된 뱅크층 윗면으로 연장되며,
    상기 미러층은 상기 뱅크층 윗면으로 연장된 제 1 전극의 연장부에 대응되며,
    상기 뱅크층 상에는 상기 발광층을 매립하는 절연층이 연장되며,
    상기 제 2 전극은 상기 절연층 상부에 배치되며, 상기 발광층에 전기적으로 연결되며, 상기 미러층에 수직 방향으로 대응되는 부분에 개구를 포함하는 디스플레이 장치.
  7. 제 5 항에 있어서,
    상기 제 1 전극은 상기 개구에 노출된 상기 소스 전극, 또는, 드레인 전극의 일 가장자리를 덮으며, 상기 박막 트랜지스터가 배치된 뱅크층 윗면으로 연장되며,
    상기 미러층은 상기 뱅크층 윗면으로 연장된 제 1 전극의 연장부에 대응되며,
    상기 뱅크층 상에는 상기 발광층을 매립하는 절연층이 연장되며,
    상기 제 2 전극은 상기 절연층 상부에 배치되며, 상기 발광층에 전기적으로 연결되며, 상기 절연층을 사이에 두고 상기 미러층과 적층 구조인 디스플레이 장치.
  8. 제 7 항에 있어서,
    상기 발광층의 측면에는 발광층의 측면으로 조사되는 빛을 반사시키는 측면 반사층이 더 배치된 디스플레이 장치.
  9. 제 7 항에 있어서,
    상기 소스 전극, 또는, 드레인 전극의 적어도 일부는 상기 발광층의 아래쪽으로 연장되며, 상기 소스 전극, 또는, 드레인 전극의 연장부는 링 형상이며,
    상기 발광층 주변에 배치된 절연층의 일 부분은 트렌치 형상인 디스플레이 장치.
  10. 제 5 항에 있어서,
    상기 제 1 전극은 상기 개구에 노출된 소스 전극, 또는, 드레인 전극의 일 가장자리를 덮으며, 상기 박막 트랜지스터가 배치된 뱅크층 윗면으로 연장되며,
    상기 미러층은 상기 뱅크층 윗면으로 연장된 제 1 전극의 연장부에 대응되며,
    상기 뱅크층 상에는 상기 발광층을 매립하는 절연층이 배치되며,
    상기 절연층은 상기 미러층에 수직으로 대응되는 부분에 개구를 포함하며,
    상기 제 2 전극은 상기 절연층 상부에 배치되며, 상기 발광층에 전기적으로 연결되며, 상기 미러층 상에 존재하지 않는 디스플레이 장치.
  11. 제 10 항에 있어서,
    상기 소스 전극, 또는, 드레인 전극의 적어도 일부는 상기 발광층의 아래쪽으로 연장되며, 상기 소스 전극, 또는, 드레인 전극의 연장부는 지그재그로 배치된 디스플레이 장치.
  12. 제 2 항에 있어서,
    상기 박막 트랜지스터에 구비된 반도체 활성층, 게이트 전극, 소스 전극, 및, 드레인 전극중 어느 하나는 상기 발광층의 아래쪽으로 연장되며,
    상기 제 1 전극은 상기 발광층의 아래쪽으로 연장된 상기 반도체 활성층, 게이트 전극, 소스 전극, 및, 드레인 전극중 어느 하나의 연장부에 대응되는 디스플레이 장치.
  13. 제 12 항에 있어서,
    상기 뱅크층 상에는 상기 발광층을 매립하는 절연층이 연장되며,
    상기 미러층은 상기 제 1 전극과 분리되어 상기 뱅크층 상에 배치되며,
    상기 제 2 전극은 상기 절연층 상부에 배치되며, 상기 발광층에 전기적으로 연결되며,
    상기 발광층의 측면에는 발광층의 측면으로 조사되는 빛을 반사시키는 측면 반사층이 더 배치된 디스플레이 장치.
  14. 제 12 항에 있어서,
    상기 제 2 전극은 상기 뱅크층 상부에 배치되며, 상기 발광층에 전기적으로 연결되며,
    상기 미러층은 상기 제 1 전극과 분리되어 상기 제 2 전극 상에 배치되며,
    상기 발광층의 측면에는 발광층의 측면으로 조사되는 빛을 반사시키는 측면 반사층이 더 배치된 디스플레이 장치.
  15. 제 14 항에 있어서,
    상기 반도체 활성층, 게이트 전극, 소스 전극, 및, 드레인 전극중 어느 하나의 연장부는 지그재그로 배치된 디스플레이 장치.
  16. 제 1 항에 있어서,
    상기 발광층의 아래쪽에는 상기 박막 트랜지스터에 구비된 반도체 활성층, 게이트 전극, 소스 전극, 및, 드레인 전극중 어느 하나에 연결된 도전층이 배치되며,
    상기 제 1 전극은 상기 발광층과 도전층 사이에 배치되며,
    상기 제 2 전극은 상기 발광층에 전기적으로 연결된 디스플레이 장치.
  17. 제 16 항에 있어서,
    상기 도전층은 상기 반도체 활성층, 게이트 전극, 소스 전극, 및, 드레인 전극중 어느 하나와 동일한 층에 배치되며, 상기 반도체 활성층, 게이트 전극, 소스 전극, 및, 드레인 전극중 어느 하나가 연장된 부분에 전기적으로 연결된 디스플레이 장치.
  18. 제 16 항에 있어서,
    상기 도전층은 상기 반도체 활성층, 게이트 전극, 소스 전극, 드레인 전극중 어느 하나가 연장된 부분에 대응되는 디스플레이 장치.
  19. 제 18 항에 있어서,
    상기 반도체 활성층, 게이트 전극, 소스 전극, 및, 드레인 전극중 어느 하나가 연장된 부분은 지그재그로 배치된 디스플레이 장치.
  20. 제 1 항에 있어서,
    상기 제 1 전극은 상기 개구에 노출된 소스 전극, 또는, 드레인 전극의 가장자리를 덮으며, 상기 발광층의 아래쪽으로 연장되는 투명 전극을 포함하며,
    상기 제 2 전극은 상기 발광층에 전기적으로 연결되며, 상기 디스플레이 기판이 배치된 방향으로 빛을 반사하는 반사 전극을 포함하는 디스플레이 장치.
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