KR102128379B1 - 엑스레이 검출 패널 및 그 제조방법 - Google Patents
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Abstract
기판, 상기 기판 상에 구비되는 m개의 게이트 라인, 상기 기판 상에 구비되며, 상기 m개의 게이트 라인과 교차되는 n개의 데이터 라인 및 상기 기판 상의 첫번째 게이트 라인과 m-1번째 게이트 라인 사이의 영역에 배치되는 박막 트랜지스터, 상기 기판 상의 m-1번째 게이트 라인과 m번째 게이트 라인 사이의 영역에 배치되는 비구동 소자 및 상기 박막 트랜지스터에 연결되는 광전 변환부를 포함하는 엑스레이 검출 패널을 제공한다.
Description
본 발명은 엑스레이 검출 패널 및 그 제조방법에 관한 것으로, 보다 상세하게는 초기 바이어스 전압 인가 시 발생할 수 있는 불량을 방지할 수 있는 엑스레이 검출 패널 및 그 제조방법에 관한 것이다.
엑스레이(X-ray)는 수십 pm 내지 수 nm 정도의 파장을 갖는 전자기파로서 높은 투과성 및 직진성 등의 성질을 갖는다. X-ray는 투과력이 좋기 때문에 피사체를 통과할 수도 있지만 피사체의 밀도에 따라 투과되기도 하고 흡수되기도 한다. 이렇게 투과된 X-ray는 피사체를 투과하기 이전과는 다른 양을 갖기 때문에, 투과된 X-ray의 양을 측정하여 피사체 내부를 영상화 할 수 있다.
기존에 X-ray 검출은 필름이나 마그네틱 테이프를 사용하였으나, 최근에는 디지털 반도체 센서(digital semiconductor detector)를 이용한다. 상기 디지털 반도체 센서는 X-ray 또는 가시광선과 같은 신호를 전기적인 신호로 변환하고, 상기 변환된 전기적인 신호는 ROIC(Readout Integrated Circuit, 독출회로)를 이용하여 디지털 신호로 변환하여 영상화할 수 있다.
또한, X-ray 검출 방식에는 X-ray와 직접 반응하여 생성된 전자-정공 쌍을 읽어내는 직접(Direct) 검출방식과 X-ray를 발광체(Scintillator)를 통해 가시광선으로 변환한 후 상기 가시광선을 읽어내는 간접(Indirect) 검출방식이 있다.
상기 직접 검출방식은 부가적인 단계들을 필요로 하지 않는 장점이 있으나, X-ray의 낮은 변환 효율 및 X-ray를 전기적인 신호로 변환시키는 반도체층의 짧은 수명 등의 단점이 있다. 따라서, 최근에는 X-ray를 가시광선으로 변환 후 그 세기를 측정하는 간접 검출방식이 널리 사용되고 있다.
본 발명에서는 엑스레이 검출 패널에 초기 바이어스 전압 인가 시 발생할 수 있는 결함를 방지하고자 한다. 특히, 초기 바이어스 전압 인가 시 발생할 수 있는 정전기를 방지하여 엑스레이 검출 패널의 불량을 개선하고자 한다.
기판, 상기 기판 상에 구비되는 m개의 게이트 라인, 상기 기판 상에 구비되며, 상기 m개의 게이트 라인과 교차되는 n개의 데이터 라인 및 상기 기판 상의 첫번째 게이트 라인과 m-1번째 게이트 라인 사이의 영역에 배치되는 박막 트랜지스터, 상기 기판 상의 m-1번째 게이트 라인과 m번째 게이트 라인 사이의 영역에 배치되는 비구동 소자 및 상기 박막 트랜지스터에 연결되는 광전 변환부를 포함하는 엑스레이 검출 패널을 제공한다.
본 발명의 일례에 따른 상기 비구동 소자는 상기 m번째 게이트 라인에 연결되는 게이트 전극 및 상기 게이트 전극과 절연되어 구비되는 반도체층을 포함할 수 있다.
본 발명의 일례에 따른 상기 비구동 소자는 소스 전극과 드레인 전극을 포함하지 않을 수 있다.
본 발명의 다른 일례에 따른 상기 비구동 소자는 상기 m번째 게이트 라인에 연결되는 게이트 전극 및 상기 게이트 전극을 덮는 게이트 절연층을 포함할 수 있다.
본 발명의 다른 일례에 따른 상기 비구동 소자는 반도체층, 소스 전극 및 드레인 전극을 포함하지 않을 수 있다.
본 발명의 일례에 따른 상기 반도체층의 전면은 절연층과 직접 접촉한 상태로 구비될 수 있다.
본 발명의 일례에 따른 상기 절연층은 게이트 절연층 및 캡핑층을 포함할 수 있다.
본 발명의 일례에 따른 상기 반도체층은 일면이 게이트 절연층과 직접 접촉하고, 타면이 캡핑층과 직접 접촉할 수 있다.
기판 상에 박막 트랜지스터를 형성하는 단계, 상기 박막 트랜지스터가 형성된 기판 상에 광전 변환부를 형성하는 단계 및 상기 광전 변환부가 형성된 기판 상에 신틸레이터층을 배치하는 단계를 포함하며, 상기 기판 상에 박막 트랜지스터를 형성하는 단계는, m개의 게이트 라인 및 상기 게이트 라인에 연결되는 게이트 전극을 형성하는 단계, 상기 게이트 라인 및 게이트 전극 상에 게이트 절연층을 형성하는 단계, 상기 게이트 절연층 상의 상기 게이트 전극에 대응하는 위치에 반도체층 형성용 물질을 도포한 후 패터닝하여 반도체층을 형성하는 단계 및 상기 반도체층 상에 전극 형성용 물질을 도포한 후 패터닝하여 데이터 라인, 및 첫번째 게이트 라인과 m-1번째 게이트 라인 사이의 영역에 소스 전극 및 드레인 전극을 형성하고, m-1번째 게이트 라인과 m번째 게이트 라인 사이의 영역에 소스 전극 및 드레인 전극을 형성하지 않는 단계를 포함하는 엑스레이 검출 패널 제조방법을 제공한다.
상기 반도체층을 형성하는 단계 및 상기 첫번째 게이트 라인과 m-1번째 게이트 라인 사이의 영역에 소스 전극과 드레인 전극을 형성하는 단계는 상기 반도체층 형성용 물질과 상기 전극형성용 물질을 순차적으로 도포한 후 하나의 마스크로 동시에 패터닝하여 형성할 수 있다.
m-1번째 게이트 라인과 m번째 게이트 라인 사이의 영역에 형성되는 게이트 전극 상에는 상기 반도체층이 형성되지 않을 수 있다.
본 발명의 일례에 따른 상기 비구동 소자는 상기 m번째 게이트 라인에 연결되는 게이트 전극 및 상기 게이트 전극과 절연되어 구비되는 반도체층을 포함할 수 있다.
본 발명의 일례에 따른 상기 비구동 소자는 소스 전극과 드레인 전극을 포함하지 않을 수 있다.
본 발명의 다른 일례에 따른 상기 비구동 소자는 상기 m번째 게이트 라인에 연결되는 게이트 전극 및 상기 게이트 전극을 덮는 게이트 절연층을 포함할 수 있다.
본 발명의 다른 일례에 따른 상기 비구동 소자는 반도체층, 소스 전극 및 드레인 전극을 포함하지 않을 수 있다.
본 발명의 일례에 따른 상기 반도체층의 전면은 절연층과 직접 접촉한 상태로 구비될 수 있다.
본 발명의 일례에 따른 상기 절연층은 게이트 절연층 및 캡핑층을 포함할 수 있다.
본 발명의 일례에 따른 상기 반도체층은 일면이 게이트 절연층과 직접 접촉하고, 타면이 캡핑층과 직접 접촉할 수 있다.
기판 상에 박막 트랜지스터를 형성하는 단계, 상기 박막 트랜지스터가 형성된 기판 상에 광전 변환부를 형성하는 단계 및 상기 광전 변환부가 형성된 기판 상에 신틸레이터층을 배치하는 단계를 포함하며, 상기 기판 상에 박막 트랜지스터를 형성하는 단계는, m개의 게이트 라인 및 상기 게이트 라인에 연결되는 게이트 전극을 형성하는 단계, 상기 게이트 라인 및 게이트 전극 상에 게이트 절연층을 형성하는 단계, 상기 게이트 절연층 상의 상기 게이트 전극에 대응하는 위치에 반도체층 형성용 물질을 도포한 후 패터닝하여 반도체층을 형성하는 단계 및 상기 반도체층 상에 전극 형성용 물질을 도포한 후 패터닝하여 데이터 라인, 및 첫번째 게이트 라인과 m-1번째 게이트 라인 사이의 영역에 소스 전극 및 드레인 전극을 형성하고, m-1번째 게이트 라인과 m번째 게이트 라인 사이의 영역에 소스 전극 및 드레인 전극을 형성하지 않는 단계를 포함하는 엑스레이 검출 패널 제조방법을 제공한다.
상기 반도체층을 형성하는 단계 및 상기 첫번째 게이트 라인과 m-1번째 게이트 라인 사이의 영역에 소스 전극과 드레인 전극을 형성하는 단계는 상기 반도체층 형성용 물질과 상기 전극형성용 물질을 순차적으로 도포한 후 하나의 마스크로 동시에 패터닝하여 형성할 수 있다.
m-1번째 게이트 라인과 m번째 게이트 라인 사이의 영역에 형성되는 게이트 전극 상에는 상기 반도체층이 형성되지 않을 수 있다.
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본 발명에 따른 엑스레이 검출 패널은 초기 바이어스 전압 인가 시 발생할 수 있는 결함을 방지할 수 있다.
본 발명에 따른 엑스레이 검출 패널은 초기 바이어스 전압 인가 시 발생할 수 있는 정전기를 방지하여 엑스레이 검출 패널의 불량을 방지할 수 있다.
도 1은 엑스레이 검출 패널의 일반적인 구성을 개략적으로 나타낸 평면도이다.
도 2a 및 도 2b는 엑스레이 검출부의 일반적인 구성을 개략적으로 나타낸 도이다.
도 3은 도 1에 도시된 엑스레이 검출 패널에서 하나의 셀(A)을 나타낸 회로도이다.
도 4a는 엑스레이 검출 패널에서 불량이 발생한 셀의 사진을 나타낸 도이다.
도 4b는 도 4a에서 불량이 발생한 셀에 대응되는 회로도이다.
도 5 및 도 6은 본 발명의 일례에 따른 엑스레이 검출 패널을 개략적으로 나타낸 도이다.
도 7은 도 6에 도시된 평면도에서 Ⅰ-Ⅱ선을 따라 자른 단면도이다.
도 8a 내지 도 8d는 본 발명의 일례에 따른 엑스레이 검출 패널에 있어서, 비구동 소자 및 박막 트랜지스터의 형성방법을 나타낸 도이다.
도 2a 및 도 2b는 엑스레이 검출부의 일반적인 구성을 개략적으로 나타낸 도이다.
도 3은 도 1에 도시된 엑스레이 검출 패널에서 하나의 셀(A)을 나타낸 회로도이다.
도 4a는 엑스레이 검출 패널에서 불량이 발생한 셀의 사진을 나타낸 도이다.
도 4b는 도 4a에서 불량이 발생한 셀에 대응되는 회로도이다.
도 5 및 도 6은 본 발명의 일례에 따른 엑스레이 검출 패널을 개략적으로 나타낸 도이다.
도 7은 도 6에 도시된 평면도에서 Ⅰ-Ⅱ선을 따라 자른 단면도이다.
도 8a 내지 도 8d는 본 발명의 일례에 따른 엑스레이 검출 패널에 있어서, 비구동 소자 및 박막 트랜지스터의 형성방법을 나타낸 도이다.
이하, 첨부도면을 참조하여 본 발명을 상세히 설명한다.
본 발명은 다양한 변경이 가능하고, 여러 가지 형태로 실시될 수 있는 바, 특정의 실시예만을 도면에 예시하고 본문에는 이를 중심으로 설명한다. 그렇다고 하여 본 발명의 범위가 상기 특정한 실시예로 한정되는 것은 아니며, 본 발명의 사상 및 기술 범위에 포함되는 변경, 균등물 또는 대체물은 본 발명의 범위에 포함되는 것으로 이해되어야 한다.
어떤 구성 요소가 다른 구성 요소에 '연결되어' 있다거나 '접촉되어' 있다고 기재된 경우, 다른 구성 요소에 직접적으로 연결되어 있거나 또는 접촉되어 있을 수도 있지만, 중간에 또 다른 구성 요소가 존재할 수도 있다고 이해되어야 할 것이다.
또한, 어떤 구성 요소가 다른 구성 요소에 '직접 연결되어' 있다거나 '직접 접촉되어' 있다고 기재된 경우에는, 중간에 또 다른 구성 요소가 존재하지 않는 것으로 이해될 수 있다.
본 명세서에서 사용되는 용어는 단지 예시적인 실시예들을 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도는 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다.
본 명세서에서, '포함하다', '구비하다' 또는 '가지다' 등의 용어는 실시된 특징, 숫자, 단계, 동작, 구성 요소, 부품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성 요소, 부품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 가지고 있다.
일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥 상 가지는 의미와 일치하는 의미를 가지는 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지는 않는다.
제1, 제2, 제3 등의 용어는 다양한 구성 요소들을 설명하는데 사용될 수 있지만, 이러한 구성 요소들은 상기 용어들에 의해 한정되는 것은 아니다. 상기 용어들은 하나의 구성 요소를 다른 구성 요소들로부터 구별하는 목적으로 사용된다. 예를 들어, 본 발명의 권리 범위로부터 벗어나지 않고, 제1 구성 요소가 제2 또는 제3 구성 요소 등으로 명명될 수 있으며, 유사하게 제2 또는 제3 구성 요소도 교호적으로 명명될 수 있다.
본 발명을 명확하게 설명하기 위해서 설명과 관계없는 부분은 생략하였으며, 명세서 전체를 통하여 동일 또는 유사한 구성요소에 대해서는 동일한 참조 부호를 붙인다. 또한, 도면에 있어서 나타난 각 구성의 크기 및 두께는 설명의 편의를 위해 임의로 나타내었으므로, 본 발명이 반드시 도면에 개시된 바에 의하여 한정되지 않는다.
도 1은 엑스레이 검출 패널의 일반적인 구성을 개략적으로 나타낸 도이다.
도 1을 참조하면, 상기 엑스레이 검출 패널은 엑스레이 검출부(10), 게이트 구동부(20), 전기 신호 검출부(30) 및 바이어스 전원 공급부(40)를 포함할 수 있다.
도 2a 및 도 2b는 상기 엑스레이 검출부(10)의 일반적인 구성을 개략적으로 나타낸 도이다.
도 2a를 참조하면, 상기 엑스레이 검출부(10)는 기판(11) 상에 배치된 박막 트랜지스터(TFT : Thin Film Transistor)(12), 상기 박막 트랜지스터(12)에 연결된 광전 변환부(13)를 포함할 수 있다. 상기 엑스레이 검출부(10)는 도 2B에 도시된 바와 같이, 상기 광전 변환부(13)상에 신틸레이터층(14)을 더 포함할 수 있다.
도 1과 도 2a 및 도 2b를 참조하면, 상기 엑스레이 검출부(10)는 제 1 방향으로 연장되는 복수개의 게이트 라인(G1~Gm), 상기 제 1 방향과 직교하는 제 2 방향으로 연장되는 복수개의 데이터 라인(D1~Dn), 상기 게이트 라인(G1~Gm) 및 데이터 라인(D1~Dn)에 의해 정의되는 영역 내에 구비되는 박막 트랜지스터(TFT)와 광전 변환 소자(P) 및 상기 광전 변환 소자(P)에 전원을 인가하기 위한 복수개의 바이어스 라인(B1~Bn)를 포함할 수 있다.
이하에서, 상기 게이트 라인(G1~Gm) 및 데이터 라인(D1~Dn)에 의해 구획된 영역 내에 배치되는 박막 트랜지스터(TFT) 및 광전 변환 소자(P)를 포함하는 단위를 셀(CELL)이라고 정의한다.
상기 게이트 구동부(20)는 상기 엑스레이 검출부(10)의 복수개의 게이트 라인(G1~Gm)과 연결될 수 있다. 상기 게이트 구동부(20)는 상기 게이트 라인(G1~Gm)에 게이트 신호를 인가한다.
상기 전기 신호 검출부(30)는 상기 엑스레이 검출부(10)의 복수개의 데이터 라인(D1~Dn)과 연결된다. 상기 전기 신호 검출부(30)는 상기 데이터 라인(D1~Dn)으로부터 검출된 전기적 신호를 수신하는 역할을 한다.
상기 바이어스 전원 공급부(40)는 상기 엑스레이 검출부(10)의 복수개의 바이어스 라인(B1~Bn)과 연결될 수 있다. 상기 바이어스 전원 공급부(40)는 상기 각각의 바이어스 라인(B1~Bn)과 연결된 복수개의 광전 변환 소자(P)에 바이어스 전압을 인가하는 역할을 한다.
상기 엑스레이 검출부(10)를 상기 게이트 구동부(20), 상기 전기 신호 검출부(30) 및 상기 바이어스 전원 공급부(40)에 연결하기 전에, 상기 엑스레이 검출 부(10) 자체에 이상이 없는지 확인하는 셀 테스트(CELL TEST)를 진행한다.
상기 확인을 위하여 상기 복수개의 바이어스 라인(B1~Bn)에 바이어스 전압을 인가하게 되는데, 이 때 상기 바이어스 라인(B1~Bn)의 말단부에서 결함이 발생하는 경우가 있다. 상기 결함은 상기 바이어스 라인(B1~Bn)의 말단부에서 발생하는 정전기로 인하여 발생하는 것으로 보여진다. 상기와 같은 결함으로 인하여, 결함이 발생한 바이어스 라인에 대응하는 데이터 라인에 잘못된 신호가 인가되는 불량이 발생할 수 있다.
즉, m-1번째 게이트 라인(Gm-1)과 m번째 게이트 라인(Gm) 사이의 영역에 배치되며, 상기 각각의 바이어스 라인(B1~Bn)의 말단과 연결되는 셀에서 불량이 발생할 수 있다.
이러한 불량에는 다크 라인을 기준으로 밝은 영역이 대칭적으로 발생되는 블록(Block)성 불량이 있을 수 있다.
도 3은 도 1에 도시된 엑스레이 검출 패널에서 하나의 셀(A)을 나타낸 회로도이다.
도 3에 도시된 바와 같이, 바이어스 전압이 상기 광전 변환 소자(P)에 인가된 상태에서 상기 광전 변환 소자(P)에 가시광선과 같은 광신호가 인가되면, 상기 광전 변환 소자(P)는 상기 광신호를 전기적 신호로 변환하고, 상기 변환된 전기적 신호는 박막 트랜지스터(TFT)의 데이터 라인을 통해 검출된다.
도 4a는 엑스레이 검출 패널에서 불량이 발생한 셀의 사진을 나타낸 도이며, 도 4b는 도 4a에서 불량이 발생한 셀에 대응되는 회로도이다.
도 4a 및 도 4b를 참조하면, 상기 바이어스 라인(B1~Bn)의 말단부에서 결함이 발생하면, 상기 바이어스 라인(B1~Bn)의 말단부와 상기 데이터 라인(D1~Dn)이 전기적으로 단락(short)되는 현상이 발생하게 된다.
따라서, 상기 정전기가 발생한 바이어스 라인에 해당하는 데이터 라인에 원하지 않는 전기적 신호가 인가되고, 이로 인해 상기 데이터 라인 및 상기 데이터 라인의 주변 데이터 라인에까지 잘못된 전기적 신호가 인가되는 블록(Block)성 불량이 발생하게 된다.
이에 본 발명에서는 상기 m번째 게이트 라인(Gm)과 상기 m-1번째 게이트 라인(Gm-1) 사이의 영역에 배치된 셀에서 불량 발생 원인을 원천적으로 제거함으로써 상기와 같은 블록성 불량을 방지하고자 한다.
도 5 및 도 6은 본 발명의 일례에 따른 엑스레이 검출부(100)를 개략적으로 나타낸 도이다.
도 5를 참조하면, 본 발명의 일례에 따른 엑스레이 검출부(100)는 기판(110), 상기 기판(110) 상의 비구동 소자(120a) 및 박막 트랜지스터(120b), 및 상기 박막 트랜지스터(120b) 에 연결된 광전 변환부(130)를 포함할 수 있다.
도 6을 참조하면, 본 발명의 일례에 따른 엑스레이 검출부(100)는 기판(110), 상기 기판(110) 상에서 제 1 방향으로 연장되는 복수개의 게이트 라인(G1~Gm), 상기 제 1 방향과 직교하는 제 2 방향으로 연장되는 복수개의 데이터 라인(D1~Dn), 첫번째부터 m-1번째 게이트 라인(G1~Gm-1) 및 데이터 라인(D1~Dn)에 의해 정의된 셀 영역 내에 구비되는 박막 트랜지스터(120b), m번째 게이트 라인(Gm) 및 데이터 라인(D1~Dn)에 의해 정의된 셀 영역 내에 구비되는 비구동 소자(120a), 상기 박막 트랜지스터(120b)와 연결되는 광전 변환 소자(130) 및 상기 광전 변환 소자(130)에 전원을 인가하기 위한 복수개의 바이어스 라인(B1~Bn)를 포함할 수 있다.
본 발명에 따른 엑스레이 검출부(100)는 상기 바이어스 라인(B1~Bn)의 말단부(Bedge)에서 발생할 수 있는 결함을 방지하기 위해서, 상기 바이어스 라인(B1~Bn)의 말단부(Bedge)에서 결함을 발생시킬 수 있는 요소를 제거함으로써 정전기를 원천적으로 방지할 수 있다.
상기 바이어스 라인(B1~Bn)의 말단부(Bedge)와 결함을 발생시킬 수 있는 요소로는 상기 m번째 게이트 라인(Gm)과 m-1번째 게이트 라인(Gm-1) 사이의 영역에 배치된 셀(Cell Gm)들에 존재하는 금속성 재료의 정전기가 있다.
따라서, 정전기 발생을 방지하기 위해 상기 m번째 게이트 라인(Gm)과 상기 m-1번째 게이트 라인(Gm-1) 사이의 영역에 배치된 셀(Cell Gm)들의 비구동 소자(102a)는 금속성 전극을 포함하지 않을 수 있다. 즉, 상기 비구동 소자(102a)는 박막 트랜지스터(120b)와 달리 소스 전극 및 드레인 전극을 포함하지 않는다.
상기 m번째 게이트 라인(Gm)과 상기 m-1번째 게이트 라인(Gm-1) 사이의 영역에 배치되는 셀(Cell Gm)들은 소위 더미 셀(dummy cell)이다. 상기 더미 셀은 엑스레이 검출 패널의 제조를 위한 여분의 셀이다. 본 발명은 상기 여분의 셀 영역에 배치하는 것이기 때문에 엑스레이 영상의 화면 손실은 없다.
이와 같이, 상기 바이어스 라인(B1~Bn)의 말단부(Bedge)와 연결되어 있는 상기 m번째 게이트 라인(Gm)과 m-1번째 게이트 라인(Gm-1) 사이의 영역에 배치된 셀(Cell Gm)은 소스 전극 또는 드레인 전극을 구비하지 않는 비구동 소자(102a)를 포함하여 블록(Block)성 불량을 원천적으로 방지할 수 있다.
도 7은 도 6의 Ⅰ-Ⅱ선을 따라 자른 단면도이다. 즉, 도 7은 m번째 게이트 라인(Gm)와 (m-1)번째 게이트 라인(Gm-1) 사이에 배치되는 셀의 단면도 및 (m-1)번째 게이트 라인(Gm-1)과 (m-2)번째 게이트 라인(Gm-2) 사이에 배치되는 셀의 단면도를 나타낸다.
도 6 및 도 7을 참조하면, 본 발명의 일례에 따른 엑스레이 검출부(100)는 기판(110), 상기 기판(110) 상의 비구동 소자(120a), 박막 트랜지스터(120b) 및 광전 변환 소자(130)를 포함할 수 있다.
즉, 상기 비구동 소자(120a)는 상기 m번째 게이트 라인(Gm)과 (m-1)번째 게이트 라인(Gm-1) 사이에 배치되고, 상기 박막 트랜지스터(120b)는 상기 (m-1)번째 게이트 라인(Gm-1)과 (m-2)번째 게이트 라인(Gm-2) 사이에 배치된다.
본 발명의 일례에 따른 상기 비구동 소자(120a)는 상기 기판(110) 상의 게이트 전극(121a), 상기 게이트 전극(121a) 상의 게이트 절연층(122) 및 상기 게이트 절연층(122) 상의 반도체층(123a)으로 이루어질 수 있다.
본 발명의 다른 일례에 따른 상기 비구동 소자(120a)는 상기 기판(110) 상의 게이트 전극(121a), 상기 게이트 전극(121a) 상의 게이트 절연층(122)으로 이루어질 수 있다.
상기 박막 트랜지스터(120b)는 상기 기판(110) 상의 게이트 전극(121b), 상기 게이트 전극(121b) 상의 게이트 절연층(122), 상기 게이트 절연층(122) 상의 반도체층(123b) 및 상기 반도체층(123b) 상의 소스 전극(125b)과 드레인 전극(126b)을 포함할 수 있다.
상기 기판(110)은 유리 기판, 석영 기판, 투명 수지 기판 등으로 이루어질 수 있다. 상기 투명 수지 기판은 폴리이미드 수지, 아크릴 수지, 폴리아크릴레이트 수지, 폴리카보네이트 수지, 폴리에테르 수지, 폴리에틸렌 테레프탈레이트 수지, 술폰산 수지 등을 포함할 수 있다.
상기 게이트 전극(121a, 121b)은 금속, 합금, 금속 질화물, 도전성 금속 산화물, 투명 도전성 물질 등을 포함할 수 있다. 상기 게이트 전극(121a, 121b)은 알루미늄(Al), 은(Ag), 텅스텐(W), 구리(Cu), 니켈(Ni), 크롬(Cr), 몰리브덴(Mo), 티타늄(Ti), 백금(Pt), 탄탈륨(Ta) 및 이들의 합금, 알루미늄 질화물(AlNx) 텅스텐 질화물(WNx), 크롬 질화물(CrNx), 티타늄 질화물(TiNx), 탄탈륨 질화물(TaNx), 아연 산화물(ZnOx), 인듐 주석 산화물(ITO), 주석 산화물(SnOx), 인듐 산화물(InOx), 갈륨 산화물(GaOX) 및 인듐 아연 산화물(IZO)을 포함할 수 있다. 이들은 단독으로 또는 서로 조합되어 사용될 수 있다.
상기 게이트 전극(121a, 121b) 상에는 게이트 절연층(122)이 구비될 수 있다. 상기 게이트 절연층(122)은 실리콘 질화막(SiNx), 실리콘 산화막(SiOx), 하프뮴 산화막(HfOx), 알루미늄 산화막(AlOx), 이트륨 산화막(YOx) 및 탄탈륨 산화막(TaOx)을 포함할 수 있다. 이들은 단독으로 또는 서로 조합되어 사용될 수 있다.
상기 게이트 절연층(122) 상의 상기 게이트 전극(121a, 121b)에 대응하는 위치에는 반도체층(123a, 123b)이 구비될 수 있다. 상기 반도체층(123a, 123b)은 비정질 실리콘(a-si)반도체, 결정질 실리콘(poly-si) 반도체 및 산화물 반도체를 포함할 수 있다. 상기 산화물 반도체로는 a-IGZO(amorphous-Indium Gallium Zinc Oxide), ZnO(Zinc Oxide), IZO(Indium Zinc Oxide), TIZO(Tin Indium Zinc Oxide) 및 ZTO(Zinc Tin Oxide)을 포함할 수 있다.
상기 반도체층(123a, 123b) 상에는 상기 반도체층(123a, 123b)을 보호하고 계면 누설전류를 차단하기 위한 캡핑층(127)이 더 구비될 수 있다. 상기 캡핑층(127)은 실리콘 산화막(SiOx), 실리콘 질화막(SiNx) 및 실리콘 산화질화막(SiONx)을 포함할 수 있다.
상기 비구동 소자(120a)에 구비되는 상기 반도체층(123a)의 일면은 상기 게이트 절연층(122)과 직접 접촉할 수 있으며, 상기 반도체층(123b)의 타면은 모두 상기 캡핑층(127)과 직접 접촉할 수 있다.
상기 반도체층(123b) 상에는 소스 전극(125) 및 드레인 전극(126)이 서로 이격되어 구비될 수 있다. 상기 소스 전극(125) 및 드레인 전극(126)은 상기 게이트 전극(121a, 121b)와 마찬가지로 금속, 합금, 금속 질화물, 도전성 금속 산화물, 투명 도전성 물질 등을 포함할 수 있다. 상기 소스 전극(125) 및 드레인 전극(126)은 알루미늄(Al), 은(Ag), 텅스텐(W), 구리(Cu), 니켈(Ni), 크롬(Cr), 몰리브덴(Mo), 티타늄(Ti), 백금(Pt), 탄탈륨(Ta) 및 이들의 합금, 알루미늄 질화물(AlNx) 텅스텐 질화물(WNx), 크롬 질화물(CrNx), 티타늄 질화물(TiNx), 탄탈륨 질화물(TaNx), 아연 산화물(ZnOx), 인듐 주석 산화물(ITO), 주석 산화물(SnOx), 인듐 산화물(InOx), 갈륨 산화물(GaOX) 및 인듐 아연 산화물(IZO)을 포함할 수 있다. 이들은 단독으로 또는 서로 조합되어 사용될 수 있다.
상기 반도체층(123b)과 소스 전극(125) 및 드레인 전극(126) 사이에는 오믹 컨택(ohmic contact)을 형성하기 위한 오믹 컨택층(124b)이 더 구비될 수 있다. 상기 오믹 컨택층(124b)은 고농도로 도핑된 비정질 실리콘을 포함할 수 있다.
상기 광전 변환 소자(130)는 제 1 전극(131), 상기 제 1 전극(131) 상의 광도전층(132) 및 상기 광도전층(132) 상의 제 2 전극(133)을 포함할 수 있다.
상기 게이트 절연층(122) 상에는 제 1 전극(131)이 구비될 수 있다. 상기 (m-1)번째 게이트 라인(Gm-1)과 상기 (m-2)번째 게이트 라인(Gm-2) 상에 배치되는 셀에서, 상기 제 1 전극(131)은 상기 소스 전극(125)과 전기적으로 연결될 수 있다.
상기 광도전층(132)은 외부의 신호, 즉 엑스레이 또는 가시광선과 같은 광신호를 전기적인 신호로 변환하는 변환기 역할을 한다. 상기 광도전층(132)는 불순물 농도가 낮은 고저항의 n형 반도체, 진성 반도체 및 p형 반도체가 순차적으로 적층된 PIN 포토 다이오드일 수 있다. 상기 광도전층(132)은 상기 PIN 포토 다이오드 이외에도 PN 포토 다이오드, Schottky형 포토 다이오드 및 Avalanche형 포토 다이오드를 포함할 수 있다. 본 발명의 일례에서 상기 광도전층(132)은 PIN 포토 다이오드를 사용할 수 있다.
상기 광도전층(132) 상에는 제 2 전극(133)이 구비될 수 있다. 상기 제 2 전극(133)은 인듐 주석 산화물(ITO) 및 인듐 아연 산화물(IZO)등과 같이 투명한 도전성 물질을 포함할 수 있다.
본 발명의 일례에 따른 엑스레이 검출부(100)은 상기 광전 변환 소자(130) 상의 층간 절연층(140), 상기 층간 절연층(140)을 관통하여 상기 드레인 전극(126b)과 연결되는 데이터 라인(150) 및 상기 층간 절연층(140)을 관통하여 상기 제 2 전극(133)과 연결되는 바이어스 라인(160)을 더 포함할 수 있다.
상기 층간 절연층(140)은 실리콘 산화막(SiOx), 실리콘 질화막(SiNx) 및 실리콘 산화질화막(SiONx)을 포함할 수 있다. 상기 층간 절연층(140)은 단일 또는 복수개의 층으로 구비될 수 있다.
상기 데이터 라인(150) 및 바이어스 라인(160)은 상기 층간 절연층(140) 상에서 서로 이격되어 구비될 수 있다. 도 3 및 도 4를 참조하면, 상기 데이터 라인(150) 및 바이어스 라인(160)은 상기 기판(110) 상에서 제 2 방향으로 연장되며, 서로 평행하게 구비될 수 있다.
상기 데이터 라인(150) 및 바이어스 라인(160)은 알루미늄(Al), 은(Ag), 텅스텐(W), 구리(Cu), 니켈(Ni), 크롬(Cr), 몰리브덴(Mo), 티타늄(Ti), 백금(Pt), 탄탈륨(Ta) 및 이들의 합금, 알루미늄 질화물(AlNx) 텅스텐 질화물(WNx), 크롬 질화물(CrNx), 티타늄 질화물(TiNx), 탄탈륨 질화물(TaNx), 아연 산화물(ZnOx), 인듐 주석 산화물(ITO), 주석 산화물(SnOx), 인듐 산화물(InOx), 갈륨 산화물(GaOX) 및 인듐 아연 산화물(IZO)을 포함할 수 있다. 이들은 단독으로 또는 서로 조합되어 사용될 수 있다.
본 발명의 일례에 따른 엑스레이 검출부(100)는 상기 데이터 라인(150) 및 상기 바이어스 라인(160) 상의 패시베이션층(170), 상기 패시베이션층(170) 상의 평탄화층(180) 및 상기 평탄화층(180) 상의 신틸레이터층(190)을 더 포함할 수 있다.
상기 패시베이션층(170)은 상기 데이터 라인(150) 및 상기 바이어스 라인(160)을 커버하기 위한 층으로 실리콘 산화막(SiOx), 실리콘 질화막(SiNx) 및 실리콘 산화질화막(SiONx)을 포함할 수 있다. 상기 패시베이션층(170)은 단일 또는 복수개의 층으로 구비될 수 있다.
상기 패시베이션층(170) 상에는 외부에서 입사되는 엑스레이 신호를 가시광선 신호로 변환시켜주기 위한 신틸레이터층(190)이 더 구비될 수 있다. 상기 신틸레이터층(190)은 세슘 요오드 화합물을 포함할 수 있다. 상기 신틸레이터층(190)이 구비되기 위해서 상기 패시베이션층(170)과 상기 신틸레이터층(190) 상에는 평탄화층(180)이 구비될 수 있다.
도 8a 내지 도 8d는 본 발명의 일례에 따른 엑스레이 검출 패널에 있어서, 비구동 소자(120a) 및 박막 트랜지스터(120b)의 형성방법을 나타낸 도이다.
본 발명의 일례에 따른 엑스레이 검출 패널의 제조방법은 기판(110) 상에 박막 트랜지스터를 형성하는 단계, 상기 박막 트랜지스터가 형성된 기판 상에 광전 변환부를 형성하는 단계 및 상기 광전 변환부가 형성된 기판 상에 신틸레이터층을 배치하는 단계를 포함할 수 있다.
상기 기판 상에 박막 트랜지스터를 형성하는 단계는 m개의 게이트 라인 및 상기 게이트 라인과 연결되는 게이트 전극을 형성하는 단계, 상기 게이트 라인 및 게이트 전극 상에 게이트 절연층을 형성하는 단계, 상기 게이트 절연층 상의 상기 게이트 전극에 대응하는 위치에 반도체층을 형성하는 단계, 데이터 라인과 상기 반도체층 상에 서로 이격되어 배치되는 소스 전극 및 드레인 전극을 형성하고 마지막 두 개의 게이트 라인 사이의 영역에 배치되는 셀의 반도체층 상에 소스 전극 및 드레인 전극이 형성되지 않는 단계를 포함할 수 있다.
도 8a를 참조하면, 상기 기판(110) 상에는 m개의 게이트 라인(미도시) 및 상기 게이트 라인(미도시)과 연결된 게이트 전극(121a, 121b)이 형성될 수 있다.
상기 게이트 전극(121a)는 m번째 게이트 라인(미도시)과 연결될 수 있으며, 상기 게이트 전극(121b)는 (m-1)번째 게이트 라인(미도시)과 연결될 수 있다.
상기 게이트 전극(121a, 121b)은 상기 기판(110) 상에 게이트 전극 형성용 물질층(미도시)을 형성한 후, 이를 패터닝하여 형성될 수 있다. 상기 게이트 전극 형성용 물질층(미도시)은 금속, 합금, 금속 질화물, 도전성 금속 산화물, 투명 도전성 물질 등을 사용하여 형성될 수 있다.
도 8b를 참조하면, 상기 게이트 전극(121a, 121b) 상에는 게이트 절연층(122)이 형성될 수 있다. 상기 게이트 절연층(122)은 실리콘 산화물, 금속 산화물 등을 사용하여 형성될 수 있다. 상기 게이트 절연층(122)은 스퍼터링 공정, 화학 기상 증착 공정, 프린팅 공정, 열산화 공정, 플라즈마 증대 화학 기상 증착 공정, 고밀도 플라즈마-화학 기상 증착 공정, 진공 증착 공정 및 스핀 코팅 공정 등을 사용하여 형성될 수 있다.
도 8c를 참조하면, 상기 게이트 절연층(122) 상의 상기 게이트 전극(121a, 121b)에 대응하는 영역에는 반도체층(123a, 123b)이 형성될 수 있다. 상기 반도체층(123a, 123b)은 상기 게이트 절연층(122) 상에 반도체층 형성용 물질(미도시)을 도포한 후, 이를 패터닝하여 형성할 수 있다. 상기 반도체층 형성용 물질층(미도시)은 비정질 실리콘(a-si)반도체, 결정질 실리콘(poly-si) 반도체 및 산화물 반도체 등을 사용하여 형성될 수 있다.
도 8d를 참조하면, 첫번째 게이트 라인부터 m-1번째 게이트 라인 사이의 영역에서, 상기 반도체층(123a, 123b) 상에, 데이터 라인(미도시), 소스 전극(125b) 및 드레인 전극(126b)이 형성한다. 상기 데이터 라인, 소스 전극(125b) 및 드레인 전극(126b)은 상기 반도체층(123a, 123b) 상에 전극 형성용 물질(미도시)을 도포한 후, 패터닝하여 형성될 수 있다. 상기 전극 형성용 물질(미도시)은 금속, 합금, 금속 질화물, 도전성 금속 산화물, 투명 도전성 물질 등을 사용하여 형성될 수 있다.
이와 동시에, m번째 게이트 라인(미도시)과 m-1번째 게이트 라인(미도시) 사이에 배치된 상기 게이트 전극(121a) 상에 소스 전극 및 드레인 전극이 형성되지 않도록 소스 전극 및 드레인 전극 형성용 물질이 패터닝된다.
한편, 상기 반도체층과 상기 데이터 라인, 소스 전극 및 드레인 전극은 반도체층 형성용 물질과 전극 형성용 물질을 순차적으로 도포한 후 동시에 패터닝하여 형성될 수 있다. 이 경우 소스 전극 및 드레인 전극 뿐만 아니라 데이터 라인 아래에도 반도체층이 형성될 수 있다. 이경우, 도시되지 않았지만, 소스 전극 및 드레인 전극이 형성되지 않는 m번째 게이트 라인과 m-1번째 게이트 라인 사이에 배치된 상기 게이트 전극(121b) 상에는 반도체 층이 형성되지 않을 수 있다.
이상, 첨부된 도면을 참조하여 본 발명의 일례들을 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명의 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 일례들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
도 1은 엑스레이 검출 패널의 일반적인 구성을 개략적으로 나타낸 도이다.
도 1을 참조하면, 상기 엑스레이 검출 패널은 엑스레이 검출부(10), 게이트 구동부(20), 전기 신호 검출부(30) 및 바이어스 전원 공급부(40)를 포함할 수 있다.
도 2a 및 도 2b는 상기 엑스레이 검출부(10)의 일반적인 구성을 개략적으로 나타낸 도이다.
도 2a를 참조하면, 상기 엑스레이 검출부(10)는 기판(11) 상에 배치된 박막 트랜지스터(TFT : Thin Film Transistor)(12), 상기 박막 트랜지스터(12)에 연결된 광전 변환부(13)를 포함할 수 있다. 상기 엑스레이 검출부(10)는 도 2B에 도시된 바와 같이, 상기 광전 변환부(13)상에 신틸레이터층(14)을 더 포함할 수 있다.
도 1과 도 2a 및 도 2b를 참조하면, 상기 엑스레이 검출부(10)는 제 1 방향으로 연장되는 복수개의 게이트 라인(G1~Gm), 상기 제 1 방향과 직교하는 제 2 방향으로 연장되는 복수개의 데이터 라인(D1~Dn), 상기 게이트 라인(G1~Gm) 및 데이터 라인(D1~Dn)에 의해 정의되는 영역 내에 구비되는 박막 트랜지스터(TFT)와 광전 변환 소자(P) 및 상기 광전 변환 소자(P)에 전원을 인가하기 위한 복수개의 바이어스 라인(B1~Bn)를 포함할 수 있다.
이하에서, 상기 게이트 라인(G1~Gm) 및 데이터 라인(D1~Dn)에 의해 구획된 영역 내에 배치되는 박막 트랜지스터(TFT) 및 광전 변환 소자(P)를 포함하는 단위를 셀(CELL)이라고 정의한다.
상기 게이트 구동부(20)는 상기 엑스레이 검출부(10)의 복수개의 게이트 라인(G1~Gm)과 연결될 수 있다. 상기 게이트 구동부(20)는 상기 게이트 라인(G1~Gm)에 게이트 신호를 인가한다.
상기 전기 신호 검출부(30)는 상기 엑스레이 검출부(10)의 복수개의 데이터 라인(D1~Dn)과 연결된다. 상기 전기 신호 검출부(30)는 상기 데이터 라인(D1~Dn)으로부터 검출된 전기적 신호를 수신하는 역할을 한다.
상기 바이어스 전원 공급부(40)는 상기 엑스레이 검출부(10)의 복수개의 바이어스 라인(B1~Bn)과 연결될 수 있다. 상기 바이어스 전원 공급부(40)는 상기 각각의 바이어스 라인(B1~Bn)과 연결된 복수개의 광전 변환 소자(P)에 바이어스 전압을 인가하는 역할을 한다.
상기 엑스레이 검출부(10)를 상기 게이트 구동부(20), 상기 전기 신호 검출부(30) 및 상기 바이어스 전원 공급부(40)에 연결하기 전에, 상기 엑스레이 검출 부(10) 자체에 이상이 없는지 확인하는 셀 테스트(CELL TEST)를 진행한다.
상기 확인을 위하여 상기 복수개의 바이어스 라인(B1~Bn)에 바이어스 전압을 인가하게 되는데, 이 때 상기 바이어스 라인(B1~Bn)의 말단부에서 결함이 발생하는 경우가 있다. 상기 결함은 상기 바이어스 라인(B1~Bn)의 말단부에서 발생하는 정전기로 인하여 발생하는 것으로 보여진다. 상기와 같은 결함으로 인하여, 결함이 발생한 바이어스 라인에 대응하는 데이터 라인에 잘못된 신호가 인가되는 불량이 발생할 수 있다.
즉, m-1번째 게이트 라인(Gm-1)과 m번째 게이트 라인(Gm) 사이의 영역에 배치되며, 상기 각각의 바이어스 라인(B1~Bn)의 말단과 연결되는 셀에서 불량이 발생할 수 있다.
이러한 불량에는 다크 라인을 기준으로 밝은 영역이 대칭적으로 발생되는 블록(Block)성 불량이 있을 수 있다.
도 3은 도 1에 도시된 엑스레이 검출 패널에서 하나의 셀(A)을 나타낸 회로도이다.
도 3에 도시된 바와 같이, 바이어스 전압이 상기 광전 변환 소자(P)에 인가된 상태에서 상기 광전 변환 소자(P)에 가시광선과 같은 광신호가 인가되면, 상기 광전 변환 소자(P)는 상기 광신호를 전기적 신호로 변환하고, 상기 변환된 전기적 신호는 박막 트랜지스터(TFT)의 데이터 라인을 통해 검출된다.
도 4a는 엑스레이 검출 패널에서 불량이 발생한 셀의 사진을 나타낸 도이며, 도 4b는 도 4a에서 불량이 발생한 셀에 대응되는 회로도이다.
도 4a 및 도 4b를 참조하면, 상기 바이어스 라인(B1~Bn)의 말단부에서 결함이 발생하면, 상기 바이어스 라인(B1~Bn)의 말단부와 상기 데이터 라인(D1~Dn)이 전기적으로 단락(short)되는 현상이 발생하게 된다.
따라서, 상기 정전기가 발생한 바이어스 라인에 해당하는 데이터 라인에 원하지 않는 전기적 신호가 인가되고, 이로 인해 상기 데이터 라인 및 상기 데이터 라인의 주변 데이터 라인에까지 잘못된 전기적 신호가 인가되는 블록(Block)성 불량이 발생하게 된다.
이에 본 발명에서는 상기 m번째 게이트 라인(Gm)과 상기 m-1번째 게이트 라인(Gm-1) 사이의 영역에 배치된 셀에서 불량 발생 원인을 원천적으로 제거함으로써 상기와 같은 블록성 불량을 방지하고자 한다.
도 5 및 도 6은 본 발명의 일례에 따른 엑스레이 검출부(100)를 개략적으로 나타낸 도이다.
도 5를 참조하면, 본 발명의 일례에 따른 엑스레이 검출부(100)는 기판(110), 상기 기판(110) 상의 비구동 소자(120a) 및 박막 트랜지스터(120b), 및 상기 박막 트랜지스터(120b) 에 연결된 광전 변환부(130)를 포함할 수 있다.
도 6을 참조하면, 본 발명의 일례에 따른 엑스레이 검출부(100)는 기판(110), 상기 기판(110) 상에서 제 1 방향으로 연장되는 복수개의 게이트 라인(G1~Gm), 상기 제 1 방향과 직교하는 제 2 방향으로 연장되는 복수개의 데이터 라인(D1~Dn), 첫번째부터 m-1번째 게이트 라인(G1~Gm-1) 및 데이터 라인(D1~Dn)에 의해 정의된 셀 영역 내에 구비되는 박막 트랜지스터(120b), m번째 게이트 라인(Gm) 및 데이터 라인(D1~Dn)에 의해 정의된 셀 영역 내에 구비되는 비구동 소자(120a), 상기 박막 트랜지스터(120b)와 연결되는 광전 변환 소자(130) 및 상기 광전 변환 소자(130)에 전원을 인가하기 위한 복수개의 바이어스 라인(B1~Bn)를 포함할 수 있다.
본 발명에 따른 엑스레이 검출부(100)는 상기 바이어스 라인(B1~Bn)의 말단부(Bedge)에서 발생할 수 있는 결함을 방지하기 위해서, 상기 바이어스 라인(B1~Bn)의 말단부(Bedge)에서 결함을 발생시킬 수 있는 요소를 제거함으로써 정전기를 원천적으로 방지할 수 있다.
상기 바이어스 라인(B1~Bn)의 말단부(Bedge)와 결함을 발생시킬 수 있는 요소로는 상기 m번째 게이트 라인(Gm)과 m-1번째 게이트 라인(Gm-1) 사이의 영역에 배치된 셀(Cell Gm)들에 존재하는 금속성 재료의 정전기가 있다.
따라서, 정전기 발생을 방지하기 위해 상기 m번째 게이트 라인(Gm)과 상기 m-1번째 게이트 라인(Gm-1) 사이의 영역에 배치된 셀(Cell Gm)들의 비구동 소자(102a)는 금속성 전극을 포함하지 않을 수 있다. 즉, 상기 비구동 소자(102a)는 박막 트랜지스터(120b)와 달리 소스 전극 및 드레인 전극을 포함하지 않는다.
상기 m번째 게이트 라인(Gm)과 상기 m-1번째 게이트 라인(Gm-1) 사이의 영역에 배치되는 셀(Cell Gm)들은 소위 더미 셀(dummy cell)이다. 상기 더미 셀은 엑스레이 검출 패널의 제조를 위한 여분의 셀이다. 본 발명은 상기 여분의 셀 영역에 배치하는 것이기 때문에 엑스레이 영상의 화면 손실은 없다.
이와 같이, 상기 바이어스 라인(B1~Bn)의 말단부(Bedge)와 연결되어 있는 상기 m번째 게이트 라인(Gm)과 m-1번째 게이트 라인(Gm-1) 사이의 영역에 배치된 셀(Cell Gm)은 소스 전극 또는 드레인 전극을 구비하지 않는 비구동 소자(102a)를 포함하여 블록(Block)성 불량을 원천적으로 방지할 수 있다.
도 7은 도 6의 Ⅰ-Ⅱ선을 따라 자른 단면도이다. 즉, 도 7은 m번째 게이트 라인(Gm)와 (m-1)번째 게이트 라인(Gm-1) 사이에 배치되는 셀의 단면도 및 (m-1)번째 게이트 라인(Gm-1)과 (m-2)번째 게이트 라인(Gm-2) 사이에 배치되는 셀의 단면도를 나타낸다.
도 6 및 도 7을 참조하면, 본 발명의 일례에 따른 엑스레이 검출부(100)는 기판(110), 상기 기판(110) 상의 비구동 소자(120a), 박막 트랜지스터(120b) 및 광전 변환 소자(130)를 포함할 수 있다.
즉, 상기 비구동 소자(120a)는 상기 m번째 게이트 라인(Gm)과 (m-1)번째 게이트 라인(Gm-1) 사이에 배치되고, 상기 박막 트랜지스터(120b)는 상기 (m-1)번째 게이트 라인(Gm-1)과 (m-2)번째 게이트 라인(Gm-2) 사이에 배치된다.
본 발명의 일례에 따른 상기 비구동 소자(120a)는 상기 기판(110) 상의 게이트 전극(121a), 상기 게이트 전극(121a) 상의 게이트 절연층(122) 및 상기 게이트 절연층(122) 상의 반도체층(123a)으로 이루어질 수 있다.
본 발명의 다른 일례에 따른 상기 비구동 소자(120a)는 상기 기판(110) 상의 게이트 전극(121a), 상기 게이트 전극(121a) 상의 게이트 절연층(122)으로 이루어질 수 있다.
상기 박막 트랜지스터(120b)는 상기 기판(110) 상의 게이트 전극(121b), 상기 게이트 전극(121b) 상의 게이트 절연층(122), 상기 게이트 절연층(122) 상의 반도체층(123b) 및 상기 반도체층(123b) 상의 소스 전극(125b)과 드레인 전극(126b)을 포함할 수 있다.
상기 기판(110)은 유리 기판, 석영 기판, 투명 수지 기판 등으로 이루어질 수 있다. 상기 투명 수지 기판은 폴리이미드 수지, 아크릴 수지, 폴리아크릴레이트 수지, 폴리카보네이트 수지, 폴리에테르 수지, 폴리에틸렌 테레프탈레이트 수지, 술폰산 수지 등을 포함할 수 있다.
상기 게이트 전극(121a, 121b)은 금속, 합금, 금속 질화물, 도전성 금속 산화물, 투명 도전성 물질 등을 포함할 수 있다. 상기 게이트 전극(121a, 121b)은 알루미늄(Al), 은(Ag), 텅스텐(W), 구리(Cu), 니켈(Ni), 크롬(Cr), 몰리브덴(Mo), 티타늄(Ti), 백금(Pt), 탄탈륨(Ta) 및 이들의 합금, 알루미늄 질화물(AlNx) 텅스텐 질화물(WNx), 크롬 질화물(CrNx), 티타늄 질화물(TiNx), 탄탈륨 질화물(TaNx), 아연 산화물(ZnOx), 인듐 주석 산화물(ITO), 주석 산화물(SnOx), 인듐 산화물(InOx), 갈륨 산화물(GaOX) 및 인듐 아연 산화물(IZO)을 포함할 수 있다. 이들은 단독으로 또는 서로 조합되어 사용될 수 있다.
상기 게이트 전극(121a, 121b) 상에는 게이트 절연층(122)이 구비될 수 있다. 상기 게이트 절연층(122)은 실리콘 질화막(SiNx), 실리콘 산화막(SiOx), 하프뮴 산화막(HfOx), 알루미늄 산화막(AlOx), 이트륨 산화막(YOx) 및 탄탈륨 산화막(TaOx)을 포함할 수 있다. 이들은 단독으로 또는 서로 조합되어 사용될 수 있다.
상기 게이트 절연층(122) 상의 상기 게이트 전극(121a, 121b)에 대응하는 위치에는 반도체층(123a, 123b)이 구비될 수 있다. 상기 반도체층(123a, 123b)은 비정질 실리콘(a-si)반도체, 결정질 실리콘(poly-si) 반도체 및 산화물 반도체를 포함할 수 있다. 상기 산화물 반도체로는 a-IGZO(amorphous-Indium Gallium Zinc Oxide), ZnO(Zinc Oxide), IZO(Indium Zinc Oxide), TIZO(Tin Indium Zinc Oxide) 및 ZTO(Zinc Tin Oxide)을 포함할 수 있다.
상기 반도체층(123a, 123b) 상에는 상기 반도체층(123a, 123b)을 보호하고 계면 누설전류를 차단하기 위한 캡핑층(127)이 더 구비될 수 있다. 상기 캡핑층(127)은 실리콘 산화막(SiOx), 실리콘 질화막(SiNx) 및 실리콘 산화질화막(SiONx)을 포함할 수 있다.
상기 비구동 소자(120a)에 구비되는 상기 반도체층(123a)의 일면은 상기 게이트 절연층(122)과 직접 접촉할 수 있으며, 상기 반도체층(123b)의 타면은 모두 상기 캡핑층(127)과 직접 접촉할 수 있다.
상기 반도체층(123b) 상에는 소스 전극(125) 및 드레인 전극(126)이 서로 이격되어 구비될 수 있다. 상기 소스 전극(125) 및 드레인 전극(126)은 상기 게이트 전극(121a, 121b)와 마찬가지로 금속, 합금, 금속 질화물, 도전성 금속 산화물, 투명 도전성 물질 등을 포함할 수 있다. 상기 소스 전극(125) 및 드레인 전극(126)은 알루미늄(Al), 은(Ag), 텅스텐(W), 구리(Cu), 니켈(Ni), 크롬(Cr), 몰리브덴(Mo), 티타늄(Ti), 백금(Pt), 탄탈륨(Ta) 및 이들의 합금, 알루미늄 질화물(AlNx) 텅스텐 질화물(WNx), 크롬 질화물(CrNx), 티타늄 질화물(TiNx), 탄탈륨 질화물(TaNx), 아연 산화물(ZnOx), 인듐 주석 산화물(ITO), 주석 산화물(SnOx), 인듐 산화물(InOx), 갈륨 산화물(GaOX) 및 인듐 아연 산화물(IZO)을 포함할 수 있다. 이들은 단독으로 또는 서로 조합되어 사용될 수 있다.
상기 반도체층(123b)과 소스 전극(125) 및 드레인 전극(126) 사이에는 오믹 컨택(ohmic contact)을 형성하기 위한 오믹 컨택층(124b)이 더 구비될 수 있다. 상기 오믹 컨택층(124b)은 고농도로 도핑된 비정질 실리콘을 포함할 수 있다.
상기 광전 변환 소자(130)는 제 1 전극(131), 상기 제 1 전극(131) 상의 광도전층(132) 및 상기 광도전층(132) 상의 제 2 전극(133)을 포함할 수 있다.
상기 게이트 절연층(122) 상에는 제 1 전극(131)이 구비될 수 있다. 상기 (m-1)번째 게이트 라인(Gm-1)과 상기 (m-2)번째 게이트 라인(Gm-2) 상에 배치되는 셀에서, 상기 제 1 전극(131)은 상기 소스 전극(125)과 전기적으로 연결될 수 있다.
상기 광도전층(132)은 외부의 신호, 즉 엑스레이 또는 가시광선과 같은 광신호를 전기적인 신호로 변환하는 변환기 역할을 한다. 상기 광도전층(132)는 불순물 농도가 낮은 고저항의 n형 반도체, 진성 반도체 및 p형 반도체가 순차적으로 적층된 PIN 포토 다이오드일 수 있다. 상기 광도전층(132)은 상기 PIN 포토 다이오드 이외에도 PN 포토 다이오드, Schottky형 포토 다이오드 및 Avalanche형 포토 다이오드를 포함할 수 있다. 본 발명의 일례에서 상기 광도전층(132)은 PIN 포토 다이오드를 사용할 수 있다.
상기 광도전층(132) 상에는 제 2 전극(133)이 구비될 수 있다. 상기 제 2 전극(133)은 인듐 주석 산화물(ITO) 및 인듐 아연 산화물(IZO)등과 같이 투명한 도전성 물질을 포함할 수 있다.
본 발명의 일례에 따른 엑스레이 검출부(100)은 상기 광전 변환 소자(130) 상의 층간 절연층(140), 상기 층간 절연층(140)을 관통하여 상기 드레인 전극(126b)과 연결되는 데이터 라인(150) 및 상기 층간 절연층(140)을 관통하여 상기 제 2 전극(133)과 연결되는 바이어스 라인(160)을 더 포함할 수 있다.
상기 층간 절연층(140)은 실리콘 산화막(SiOx), 실리콘 질화막(SiNx) 및 실리콘 산화질화막(SiONx)을 포함할 수 있다. 상기 층간 절연층(140)은 단일 또는 복수개의 층으로 구비될 수 있다.
상기 데이터 라인(150) 및 바이어스 라인(160)은 상기 층간 절연층(140) 상에서 서로 이격되어 구비될 수 있다. 도 3 및 도 4를 참조하면, 상기 데이터 라인(150) 및 바이어스 라인(160)은 상기 기판(110) 상에서 제 2 방향으로 연장되며, 서로 평행하게 구비될 수 있다.
상기 데이터 라인(150) 및 바이어스 라인(160)은 알루미늄(Al), 은(Ag), 텅스텐(W), 구리(Cu), 니켈(Ni), 크롬(Cr), 몰리브덴(Mo), 티타늄(Ti), 백금(Pt), 탄탈륨(Ta) 및 이들의 합금, 알루미늄 질화물(AlNx) 텅스텐 질화물(WNx), 크롬 질화물(CrNx), 티타늄 질화물(TiNx), 탄탈륨 질화물(TaNx), 아연 산화물(ZnOx), 인듐 주석 산화물(ITO), 주석 산화물(SnOx), 인듐 산화물(InOx), 갈륨 산화물(GaOX) 및 인듐 아연 산화물(IZO)을 포함할 수 있다. 이들은 단독으로 또는 서로 조합되어 사용될 수 있다.
본 발명의 일례에 따른 엑스레이 검출부(100)는 상기 데이터 라인(150) 및 상기 바이어스 라인(160) 상의 패시베이션층(170), 상기 패시베이션층(170) 상의 평탄화층(180) 및 상기 평탄화층(180) 상의 신틸레이터층(190)을 더 포함할 수 있다.
상기 패시베이션층(170)은 상기 데이터 라인(150) 및 상기 바이어스 라인(160)을 커버하기 위한 층으로 실리콘 산화막(SiOx), 실리콘 질화막(SiNx) 및 실리콘 산화질화막(SiONx)을 포함할 수 있다. 상기 패시베이션층(170)은 단일 또는 복수개의 층으로 구비될 수 있다.
상기 패시베이션층(170) 상에는 외부에서 입사되는 엑스레이 신호를 가시광선 신호로 변환시켜주기 위한 신틸레이터층(190)이 더 구비될 수 있다. 상기 신틸레이터층(190)은 세슘 요오드 화합물을 포함할 수 있다. 상기 신틸레이터층(190)이 구비되기 위해서 상기 패시베이션층(170)과 상기 신틸레이터층(190) 상에는 평탄화층(180)이 구비될 수 있다.
도 8a 내지 도 8d는 본 발명의 일례에 따른 엑스레이 검출 패널에 있어서, 비구동 소자(120a) 및 박막 트랜지스터(120b)의 형성방법을 나타낸 도이다.
본 발명의 일례에 따른 엑스레이 검출 패널의 제조방법은 기판(110) 상에 박막 트랜지스터를 형성하는 단계, 상기 박막 트랜지스터가 형성된 기판 상에 광전 변환부를 형성하는 단계 및 상기 광전 변환부가 형성된 기판 상에 신틸레이터층을 배치하는 단계를 포함할 수 있다.
상기 기판 상에 박막 트랜지스터를 형성하는 단계는 m개의 게이트 라인 및 상기 게이트 라인과 연결되는 게이트 전극을 형성하는 단계, 상기 게이트 라인 및 게이트 전극 상에 게이트 절연층을 형성하는 단계, 상기 게이트 절연층 상의 상기 게이트 전극에 대응하는 위치에 반도체층을 형성하는 단계, 데이터 라인과 상기 반도체층 상에 서로 이격되어 배치되는 소스 전극 및 드레인 전극을 형성하고 마지막 두 개의 게이트 라인 사이의 영역에 배치되는 셀의 반도체층 상에 소스 전극 및 드레인 전극이 형성되지 않는 단계를 포함할 수 있다.
도 8a를 참조하면, 상기 기판(110) 상에는 m개의 게이트 라인(미도시) 및 상기 게이트 라인(미도시)과 연결된 게이트 전극(121a, 121b)이 형성될 수 있다.
상기 게이트 전극(121a)는 m번째 게이트 라인(미도시)과 연결될 수 있으며, 상기 게이트 전극(121b)는 (m-1)번째 게이트 라인(미도시)과 연결될 수 있다.
상기 게이트 전극(121a, 121b)은 상기 기판(110) 상에 게이트 전극 형성용 물질층(미도시)을 형성한 후, 이를 패터닝하여 형성될 수 있다. 상기 게이트 전극 형성용 물질층(미도시)은 금속, 합금, 금속 질화물, 도전성 금속 산화물, 투명 도전성 물질 등을 사용하여 형성될 수 있다.
도 8b를 참조하면, 상기 게이트 전극(121a, 121b) 상에는 게이트 절연층(122)이 형성될 수 있다. 상기 게이트 절연층(122)은 실리콘 산화물, 금속 산화물 등을 사용하여 형성될 수 있다. 상기 게이트 절연층(122)은 스퍼터링 공정, 화학 기상 증착 공정, 프린팅 공정, 열산화 공정, 플라즈마 증대 화학 기상 증착 공정, 고밀도 플라즈마-화학 기상 증착 공정, 진공 증착 공정 및 스핀 코팅 공정 등을 사용하여 형성될 수 있다.
도 8c를 참조하면, 상기 게이트 절연층(122) 상의 상기 게이트 전극(121a, 121b)에 대응하는 영역에는 반도체층(123a, 123b)이 형성될 수 있다. 상기 반도체층(123a, 123b)은 상기 게이트 절연층(122) 상에 반도체층 형성용 물질(미도시)을 도포한 후, 이를 패터닝하여 형성할 수 있다. 상기 반도체층 형성용 물질층(미도시)은 비정질 실리콘(a-si)반도체, 결정질 실리콘(poly-si) 반도체 및 산화물 반도체 등을 사용하여 형성될 수 있다.
도 8d를 참조하면, 첫번째 게이트 라인부터 m-1번째 게이트 라인 사이의 영역에서, 상기 반도체층(123a, 123b) 상에, 데이터 라인(미도시), 소스 전극(125b) 및 드레인 전극(126b)이 형성한다. 상기 데이터 라인, 소스 전극(125b) 및 드레인 전극(126b)은 상기 반도체층(123a, 123b) 상에 전극 형성용 물질(미도시)을 도포한 후, 패터닝하여 형성될 수 있다. 상기 전극 형성용 물질(미도시)은 금속, 합금, 금속 질화물, 도전성 금속 산화물, 투명 도전성 물질 등을 사용하여 형성될 수 있다.
이와 동시에, m번째 게이트 라인(미도시)과 m-1번째 게이트 라인(미도시) 사이에 배치된 상기 게이트 전극(121a) 상에 소스 전극 및 드레인 전극이 형성되지 않도록 소스 전극 및 드레인 전극 형성용 물질이 패터닝된다.
한편, 상기 반도체층과 상기 데이터 라인, 소스 전극 및 드레인 전극은 반도체층 형성용 물질과 전극 형성용 물질을 순차적으로 도포한 후 동시에 패터닝하여 형성될 수 있다. 이 경우 소스 전극 및 드레인 전극 뿐만 아니라 데이터 라인 아래에도 반도체층이 형성될 수 있다. 이경우, 도시되지 않았지만, 소스 전극 및 드레인 전극이 형성되지 않는 m번째 게이트 라인과 m-1번째 게이트 라인 사이에 배치된 상기 게이트 전극(121b) 상에는 반도체 층이 형성되지 않을 수 있다.
이상, 첨부된 도면을 참조하여 본 발명의 일례들을 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명의 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 일례들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
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110 : 기판 120a : 비구동 소자
120b : 박막 트랜지스터 121a, 121b : 게이트 전극
122 : 게이트 절연층 123a, 123b : 반도체층
125b : 소스 전극 126b : 드레인 전극
127 : 캡핑층 131 : 제 1 전극
132 : 광도전층 133 : 제 2 전극
140 : 층간 절연층 150 : 데이터 라인
160 : 바이어스 라인 170 : 패시베이션층
180 : 평탄화층 190 : 신틸레이터층
120b : 박막 트랜지스터 121a, 121b : 게이트 전극
122 : 게이트 절연층 123a, 123b : 반도체층
125b : 소스 전극 126b : 드레인 전극
127 : 캡핑층 131 : 제 1 전극
132 : 광도전층 133 : 제 2 전극
140 : 층간 절연층 150 : 데이터 라인
160 : 바이어스 라인 170 : 패시베이션층
180 : 평탄화층 190 : 신틸레이터층
Claims (11)
- 기판;
상기 기판 상에 구비되는 m개의 게이트 라인;
상기 기판 상에 구비되며, 상기 m개의 게이트 라인과 교차되는 n개의 데이터 라인;
상기 기판 상의 첫번째 게이트 라인과 m-1번째 게이트 라인 사이의 영역에 배치되는 박막 트랜지스터;
상기 기판 상의 m-1번째 게이트 라인과 m번째 게이트 라인 사이의 영역에 배치되는 비구동 소자; 및
상기 박막 트랜지스터에 연결되는 광전 변환부;를 포함하며,
상기 비구동 소자는 상기 m번째 게이트 라인에 연결되며, 상기 박막 트랜지스터는 상기 m번째 게이트 라인에 연결되지 않는 엑스레이 검출 패널. - 제 1 항에 있어서, 상기 비구동 소자는,
상기 m번째 게이트 라인에 연결되는 게이트 전극; 및
상기 게이트 전극과 절연되어 구비되는 반도체층;을 포함하는 엑스레이 검출 패널. - 제 2 항에 있어서, 상기 비구동 소자는 소스 전극과 드레인 전극을 포함하지 않는 엑스레이 검출 패널.
- 제 1 항에 있어서, 상기 비구동 소자는,
상기 m번째 게이트 라인에 연결되는 게이트 전극; 및
상기 게이트 전극을 덮는 게이트 절연층;을 포함하는 엑스레이 검출 패널. - 제 4 항에 있어서, 상기 비구동 소자는 반도체층, 소스 전극 및 드레인 전극을 포함하지 않는 엑스레이 검출 패널.
- 제 3 항에 있어서, 상기 반도체층의 전면이 절연층과 직접 접촉하는 엑스레이 검출 패널.
- 제 6 항에 있어서, 상기 절연층은 게이트 절연층 및 캡핑층을 포함하는 엑스레이 검출 패널.
- 제 6 항에 있어서, 상기 반도체층의 일면은 게이트 절연층과 직접 접촉하고, 상기 반도체층의 타면은 모두 캡핑층과 직접 접촉하는 엑스레이 검출 패널.
- 기판 상에 박막 트랜지스터를 형성하는 단계;
상기 박막 트랜지스터가 형성된 기판 상에 광전 변환부를 형성하는 단계; 및
상기 광전 변환부가 형성된 기판 상에 신틸레이터층을 배치하는 단계;를 포함하며,
상기 기판 상에 박막 트랜지스터를 형성하는 단계는,
m개의 게이트 라인 및 상기 게이트 라인에 연결되는 게이트 전극을 형성하는 단계;
상기 게이트 라인 및 게이트 전극 상에 게이트 절연층을 형성하는 단계;
상기 게이트 절연층 상의 상기 게이트 전극에 대응하는 위치에 반도체층 형성용 물질을 도포한 후 패터닝하여 반도체층을 형성하는 단계; 및
상기 반도체층 상에 전극 형성용 물질을 도포한 후 패터닝하여 데이터 라인, 및 첫번째 게이트 라인과 m-1번째 게이트 라인 사이의 영역에 소스 전극 및 드레인 전극을 형성하고, m-1번째 게이트 라인과 m번째 게이트 라인 사이의 영역에 소스 전극 및 드레인 전극을 형성하지 않는 단계;를 포함하는 엑스레이 검출 패널 제조방법. - 제 9 항에 있어서, 상기 반도체층을 형성하는 단계 및 상기 첫번째 게이트 라인과 m-1번째 게이트 라인 사이의 영역에 소스 전극과 드레인 전극을 형성하는 단계는 상기 반도체층 형성용 물질과 상기 전극형성용 물질을 순차적으로 도포한 후 하나의 마스크로 동시에 패터닝하여 형성하는 엑스레이 검출 패널 제조방법.
- 제 10항에 있어서, m-1번째 게이트 라인과 m번째 게이트 라인 사이의 영역에 형성되는 게이트 전극 상에는 상기 반도체층을 형성하지 않는 엑스레이 검출 패널 제조 방법.
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