KR20170101131A - 반도체 장치의 제조 방법, 플립 칩형 반도체 장치의 제조 방법, 반도체 장치 및 플립 칩형 반도체 장치 - Google Patents

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신에쓰 가가꾸 고교 가부시끼가이샤
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    • H01L2224/16145—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H01L2224/16148—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked the bump connector connecting to a bonding area protruding from the surface
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Abstract

[과제] 기판끼리 또는 기판과 소자의 접착이 양호하고, 또한 이들의 전기적 접속도 양호한 반도체 장치의 제조 방법을 제공한다.
[해결 수단] 패드, 또는 패드에 추가로 플러그가 설치된 제1 기판과 플러그가 설치된 제2 기판 또는 소자를 준비하는 공정, 제1 기판의 패드 또는 플러그 및 제2 기판 또는 소자의 플러그 중 적어도 한쪽에 솔더 볼을 형성하는 공정, 제1 기판의 패드 형성면 및 제2 기판 또는 소자의 플러그 형성면 중 적어도 한쪽을 감광성 절연층으로 덮는 공정, 감광성 절연층으로 덮인 쪽의 기판 또는 소자에 있어서의 패드 또는 플러그 상에, 리소그래피로 개구를 형성하는 공정, 개구를 통해서 제2 기판 또는 소자의 플러그를 제1 기판의 패드 또는 플러그에 솔더 볼을 개재해서 압접 접합하는 공정, 제1 기판의 패드 또는 플러그와 제2 기판 또는 소자의 플러그를 베이크에 의해 전기적으로 접속하는 공정, 감광성 절연층을 베이크로 경화하는 공정을 갖는 반도체 장치의 제조 방법.

Description

반도체 장치의 제조 방법, 플립 칩형 반도체 장치의 제조 방법, 반도체 장치 및 플립 칩형 반도체 장치{METHOD FOR MANUFACTURING SEMICONDUCTOR APPARATUS, METHOD FOR MANUFACTURING FLIP-CHIP TYPE SEMICONDUCTOR APPARATUS, SEMICONDUCTOR APPARATUS, AND FLIP-CHIP TYPE SEMICONDUCTOR}
본 발명은 반도체 장치의 제조 방법, 플립 칩형 반도체 장치의 제조 방법, 반도체 장치 및 플립 칩형 반도체 장치에 관한 것이다.
퍼스널 컴퓨터, 디지털 카메라, 휴대 전화 등 다양한 전자 기기의 소형화나 고성능화에 수반하여, 반도체 소자에 있어서도 가일층의 소형화, 박형화 및 고밀도화에 대한 요구가 급속하게 높아지고 있다. 이로 인해, 생산성 향상에 있어서의 기판 면적의 증대에 대응할 수 있고, 또한 칩 사이즈 패키지 혹은 칩 스케일 패키지(CSP) 또는 삼차원 적층과 같은 고밀도 실장 기술에 있어서, 대응할 수 있는 절연 재료나 적층되는 반도체 장치, 그의 제조 방법의 개발이 요망되고 있다.
또한, 전자 기기의 고성능화, 소형화의 진전에 수반하여, 반도체 소자의 고밀도화, 고기능화에 대한 요구에 부응하기 위해 반도체 소자 제조의 프로세스도 계속해서 진화하고 있다. 예를 들어, 협피치화, 고속화에 대응해서 배선 룰의 미세화가 도모되고, 고주파화에 대응해서 초저 유전체 재료를 사용한 취약한 반도체 소자로 변화되고 있다.
구래, 반도체 소자에 형성된 전극을 기판에 형성한 배선 패턴과 접속하여 얻는 반도체 장치의 제조 방법으로서는, 와이어 본딩에 의한 반도체 소자와 기판의 접합을 예로 들 수 있다. 그러나, 와이어 본딩에 의한 반도체 소자와 기판의 접합에서는, 반도체 소자 상에 금속 와이어를 인출하는 스페이스를 배치할 필요가 있기 때문에, 장치가 커져서, 소형화를 도모하는 것은 곤란하여, 이러한 고밀도 실장의 요구에는 부응할 수 없었다. 따라서 삼차원 실장을 실현하는 반도체 소자의 실장 방법으로서, 배선을 형성한 기판끼리를 접합하는 웨이퍼 접합이나, 기판에 반도체 소자를 탑재하는 칩 스케일 패키지나 플립 칩 실장이 고안되고 있다. 특히, 협피치화, 고속화에 대응해서 배선 룰의 미세화가 도모되고, 고주파화에 대응해서 초저 유전체 재료를 사용한 반도체 소자의 회로상의 특성을 살리기 위해서는 짧은 배선 접속이 되는 전극 상의 범프를 이용한 플립 칩 실장 방식이 요망되고, 반도체 소자의 상기 취약화에 대응하기 위해서는 저하중으로의 범프 형성, 저하중으로의 실장이 요구된다.
이러한 배경 가운데, 플립 칩 실장을 행하기 위한 범프를 반도체 소자의 전극 상에 형성하는 방법으로서, 반도체 내지 웨이퍼 등의 기재의 전극 형성면 상에 감광성 수지층체를 열압착, 노광, 현상함으로써, 감광성 수지층체의 전극 상에 개구를 형성하고, 이 개구에 노출되어 있는 전극부에 도금을 행함으로써 범프를 형성하는 기술이 제안되어 있다(예를 들면, 특허문헌 1 참조).
이하, 종래의 범프 구비 반도체 소자의 제조 방법에 대해서 도 9의 (a), (b)를 참조하여 설명한다.
범프 구비 반도체 소자의 제조는, 먼저, 도 9의 (a)에 도시한 바와 같이, 반도체 소자 또는 기판(2102)의 전극 형성면 상에 감광성 폴리이미드 수지(2101)를 도포해서 건조시킨 후, 마스크 노광, 현상을 행하여 전극 패드(2110) 상의 감광성 폴리이미드 수지(2101) 부분을 제거해서 개구부를 형성한다. 이어서, 감광성 폴리이미드 수지(2101)를 열경화시켜서 보호막으로 한 후, 도 9의 (b)에 도시하는 바와 같이 개구에 노출되어 있는 전극 패드(2110) 상에 도금 기술에 의해 범프(2114)를 형성하여, 범프 구비 반도체 소자(2120)를 얻고 있다. 여기서, 도금은 예를 들어, 반도체 소자 또는 기판(2102)의 알루미늄제의 전극 패드(2110) 상에 Ti막 등의 패시베이션막을 형성한 후, Cr 또는 Ni 및 Au 도금을 겹침으로써, 총 두께 5 내지 30㎛ 정도의 도금에 의한 범프(2114)를 형성하도록 하고 있다.
상기와 같은 종래예에서는, 최근의 요구로부터 범프를 협피치로 형성하기 위해서는, 보호막의 전극 상부분에 형성하는 비아 홀이 협피치에 걸맞은 소직경의 것이 되지만, 이와 같은 형태의 개구, 소위 비아 홀은 애스펙트비가 높고, 범프를 형성하는 도금액이 침입하기 어렵고, 갱신되기 어려우므로, 도금 레이트가 느려 도금층의 두께에 변동이 발생하기 쉽다.
또한, 도금에 의한 범프는 강성이 높은 메탈 범프인 것에 의해, 범프 자체에 취약한 반도체 소자의 파괴를 피할 수 있을 정도의 저하중 응력에서의 추종 변형성이 충분히 얻어지지 않아, 플립 칩 실장 시에 반도체 소자의 각 범프를, 회로 기판의 휨이나 굴곡에 추종시켜서 전기적인 접속이 충분히 행해지도록 하기 위해서는, 고하중으로의 플립 칩 실장이 필요해지므로, 이에 의해서도, 초저 유전체 재료가 채용되는 최근의 취약한 반도체 소자에서는 파괴되기 쉬워 전극 하의 능동 소자를 손상시켜 버리는 문제가 있다.
이러한 문제를 해결하기 위해서 특허문헌 2에서는, 전극 형성면에 보호막이 형성되고, 전극에 전기적으로 연결되어 보호막 밖으로 돌출된 범프를 가진 범프 구비 반도체 소자이며, 보호막에 그 표면으로부터 전극으로 통하는 비아 홀이 형성되고, 이 비아 홀 내에는 도전성 수지를 포함하고 전극에 전기적으로 연결된 비아 포스트가 형성되고, 이 비아 포스트는 보호막의 표면 밖으로 돌출된 범프를 갖고 있는 범프 구비 반도체 소자가 제안되어 있다. 이러한 범프 구비 반도체 소자는, 비아 홀 내에 응력 흡수성이 우수한 도전성 수지를 포함하는 비아 포스트를 갖기 때문에, 저하중으로도 회로 기판의 휨이나 굴곡에 대응해서 추종 변형할 수 있다.
그런데, 플립 칩 실장에 의해, 상기와 같은 범프를 갖는 반도체 소자와 기판과 접속한 반도체 소자 실장 기판은 그대로 사용하면 반도체의 전극부가 공기 중에 노출되어 있어, 내습 신뢰성이 현저하게 낮다. 또한 전극 접속 부분에 응력이 가해져서, 접속이 누락되어 버린다고 하는 문제가 있다.
따라서, 범프와 회로 기판을 접속한 후, 접합 부분의 신뢰성을 향상시키기 위해서, 반도체 소자와 회로 기판의 간극에, 언더필재라고 불리는 액상 수지를 뒤에서 충전하고, 경화시켜서, 반도체 소자와 회로 기판을 고정하는 방법이 행해지고 있다.
그런데, 특히 플립 칩 실장을 행하는 반도체 소자는, 일반적으로 전극수가 많아, 반도체 소자의 회로 설계상, 전극은 반도체 소자의 주변에 배치되어 있다. 언더필재의 충전 시에는, 이들 반도체 소자의 전극 사이로부터 액상 수지를 중력과 모세관 현상으로 유입하지만, 반도체 소자와 회로 기판의 간격이 수10㎛ 내지 500㎛ 정도로 좁아지면 반도체 소자 중앙 부분에는 충분히 수지가 고르게 퍼지지 못하여, 이 때문에 미충전 부분이 생기기 쉬워, 반도체 소자의 동작이 불안정해진다고 하는 문제점이 있었다. 또한, 언더필재의 충전은 중력과 모세관 현상에 의하기 때문에, 시간이 걸리는 것이었다. 또한, 반도체 소자의 전극과 회로 기판의 전기적 접속에 있어서도, 전극 간격이 좁기 때문에, 도전성 수지나 땜납의 쇼트가 발생하기 쉽다고 하는 문제점이 있었다.
이러한 문제를 해결하기 위해서 특허문헌 3에서는, 회로 기판에 반도체 소자의 범프 전극을 직접 접속할 때에 있어서, 유리 전이 온도가 반도체 소자의 범프 접속 시의 온도보다 낮은, 열가소성의 절연 접착 필름을 개재해서 반도체 소자의 고정을 행하는 것이 제안되어 있다. 특허문헌 3에서는, 가열에 의해 연화된 절연 접착 필름에 반도체 소자의 범프 전극이 파고들게 해, 절연 접착 필름을 관통시킴으로써 회로 기판과 반도체 소자의 범프 전극의 접속을 행하고 있다. 그러나, 이 방법에서는, 절연 접착 필름의 재료 선택성이 낮고, 또한 회로 기판과 반도체 소자의 접착도 불충분했다.
일본특허공개 제2000-357704호 공보 일본특허공개 제2007-53256호 공보 일본특허공개 평10-270497호 공보
본 발명은, 상기 문제점을 감안하여 이루어진 것으로, 기판끼리 또는 기판과 소자의 접착이 양호하고, 또한 이들의 전기적 접속도 양호한 반도체 장치 및 그의 제조 방법을 제공하는 것을 목적으로 한다. 또한, 이러한 반도체 장치를 갖는 플립 칩형 반도체 장치 및 그의 제조 방법을 제공하는 것을 목적으로 한다.
상기 목적을 달성하기 위해서, 본 발명에서는, 복수의 반도체 회로층을 적층해서 구성된 삼차원 적층 구조를 갖는 반도체 장치의 제조 방법으로서,
기판의 외부에 노출되도록 도전성 접속부인 전극 패드, 또는 해당 전극 패드로부터 돌출되도록 추가로 도전성 재료로 이루어지는 도전성 플러그가 설치된 제1 기판과, 해당 제1 기판에 적층되는 것이며, 기판 또는 소자의 외부에 노출되도록 도전성 재료로 이루어지는 도전성 플러그가 설치된 제2 기판 또는 제2 소자를 준비하는 공정과,
상기 제1 기판의 전극 패드 또는 도전성 플러그 및 상기 제2 기판 또는 상기 제2 소자의 도전성 플러그 중 적어도 한쪽에 솔더 볼을 형성하는 공정과,
상기 제1 기판의 전극 패드가 형성된 면 및 상기 제2 기판 또는 상기 제2 소자의 도전성 플러그가 형성된 면 중 적어도 한쪽을 감광성 절연층으로 덮는 공정과,
상기 감광성 절연층으로 덮인 쪽의 기판 또는 소자에 있어서의 전극 패드 또는 도전성 플러그 상에, 마스크를 개재한 리소그래피에 의해 개구부를 형성하는 공정과,
상기 형성된 개구부를 통해서, 상기 제2 기판 또는 상기 제2 소자의 도전성 플러그를 상기 제1 기판의 전극 패드 또는 도전성 플러그에 상기 솔더 볼을 개재해서 압접 접합하는 공정과,
상기 제1 기판의 전극 패드 또는 도전성 플러그와, 상기 제2 기판 또는 상기 제2 소자의 도전성 플러그를 상기 솔더 볼을 용융하는 베이크에 의해 고착함과 함께 전기적으로 접속하는 공정과,
상기 감광성 절연층을 베이크로 경화하는 공정
을 갖는 것을 특징으로 하는 반도체 장치의 제조 방법을 제공한다.
이러한 반도체 장치의 제조 방법이면, 미리 기판이나 소자를 감광성 절연층으로 덮고, 그 후 감광성 절연층에 리소그래피에 의해 개구부를 형성함으로써, 기판끼리 또는 기판과 소자의 접착이 양호하고, 또한 이들의 전기적 접속도 양호한 반도체 장치를 제조할 수 있다.
또한, 상기 압접 접합하는 공정과 상기 전기적으로 접속하는 공정을 동시에 행하는 것이 바람직하다.
이와 같이 하면, 공정수를 더 삭감할 수 있어, 생산성을 높일 수 있다.
또한, 상기 준비하는 공정에 있어서, 상기 제2 소자는, 소자를 갖는 기판을 개편화(個片化)함으로써, 또는 기판에 미리 가접착시킨 소자를 박리함으로써 준비하는 것이 바람직하다.
이와 같이, 제2 소자를 준비하는 방법으로서는, 소자를 갖는 기판을 개편화하는 방법, 기판에 미리 가접착시킨 소자를 박리하는 방법을 들 수 있다.
또한, 상기 감광성 절연층을, 방향족기 함유 실리콘계 수지 및 에폭시기 함유 실리콘 수지에서 선택되는 1종의 수지를 포함하는 유기층으로 하는 것이 바람직하다.
이러한 수지는 탄성률이 낮기 때문에, 이러한 수지를 포함하는 감광성 절연층은 리소그래피에 의한 패턴 형성 후의 기판 접착에 있어서, 기판 표면의 요철을 충분히 흡수할 수 있어, 공극(보이드)이 발생하기 어렵다.
또한, 상기 감광성 절연층을,
(A) 하기 일반식 (1)로 표시되는 반복 단위를 갖는 중량 평균 분자량이 3,000 내지 500,000인 실리콘 골격 함유 고분자 화합물,
Figure pat00001
(식 중 R1 내지 R4는 동일하거나 상이해도 되는 탄소수 1 내지 8의 1가 탄화수소기를 나타낸다. m은 1 내지 100의 정수이다. a, b, c, d는 0 또는 양수이며, 또한 a, b, c, d는 동시에 0이 되는 일이 없다. 단, a+b+c+d=1이다. 또한, X는 하기 일반식 (2)로 표시되는 유기기, Y는 하기 일반식 (3)으로 표시되는 유기기이다)
Figure pat00002
(식 중 Z는
Figure pat00003
중 어느 것으로부터 선택되는 2가의 유기기이고, n은 0 또는 1이다. R5 및 R6은 각각 탄소수 1 내지 4의 알킬기 또는 알콕시기이고, 서로 상이하거나 동일해도 된다. k는 0, 1, 2 중 어느 것이다)
Figure pat00004
(식 중 V는
Figure pat00005
중 어느 것으로부터 선택되는 2가의 유기기이고, p는 0 또는 1이다. R7 및 R8은 각각 탄소수 1 내지 4의 알킬기 또는 알콕시기이고, 서로 상이하거나 동일해도 된다. h는 0, 1, 2 중 어느 것이다)
(B) 포름알데히드 또는 포름알데히드-알코올에 의해 변성된 아미노 축합물 및 1 분자 중에 평균해서 2개 이상의 메틸올기 또는 알콕시메틸올기를 갖는 페놀 화합물에서 선택되는 1종 또는 2종 이상의 가교제,
(C) 파장 190 내지 500㎚의 광에 의해 분해되어, 산을 발생하는 광산 발생제,
(D) 에폭시기 함유 가교제,
(E) 용제
를 함유하는 화학 증폭형 네가티브형 레지스트 조성물 재료로 형성하는 것이 바람직하다.
이러한 화학 증폭형 네가티브형 레지스트 조성물 재료를 감광성 절연층의 형성에 사용한 경우, 경화 후에도 저탄성율이기 때문에, 기판이나 칩의 적층 후, 사용되는 재료의 열팽창차에 의해 발생하는 응력을 완화하는 것이 가능하고, 또한 개편화했을 때에 염려되는 반도체 장치의 휨을 경감시키는 것이 가능하기 때문에, 적층이나 배선 기판에 대한 적재에 적합하다.
또한, 상기 감광성 절연층으로 덮는 공정에 있어서, 상기 감광성 절연층을, 상기 제1 기판의 전극 패드가 형성된 면 및 상기 제2 기판 또는 상기 제2 소자의 도전성 플러그가 형성된 면 중 적어도 한쪽에 감광성 재료를 도포하고, 건조함으로써 형성하는 것이 바람직하다.
또한, 상기 감광성 절연층으로 덮는 공정에 있어서, 상기 감광성 절연층을, 상기 제1 기판의 전극 패드가 형성된 면 및 상기 제2 기판 또는 상기 제2 소자의 도전성 플러그가 형성된 면 중 적어도 한쪽에, 감광성 재료를 지지 필름에 도포· 건조해서 얻어지는 광경화성 드라이 필름을 부착함으로써 형성하는 것이 바람직하다.
이와 같이, 감광성 절연층을 형성하는 방법으로서는, 감광성 재료를 도포하는 방법, 광경화성 드라이 필름을 부착하는 방법을 들 수 있다.
또한 본 발명에서는, 상기 본 발명의 반도체 장치의 제조 방법으로 제조된 반도체 장치를 다단으로 적층시킴으로써 플립 칩형 반도체 장치를 제조하는 것을 특징으로 하는 플립 칩형 반도체 장치의 제조 방법을 제공한다.
이러한 플립 칩형 반도체 장치의 제조 방법이면, 용이하게 플립 칩형 반도체 장치를 제조할 수 있다.
또한 본 발명에서는, 복수의 반도체 회로층을 적층해서 구성된 삼차원 적층 구조를 갖는 반도체 장치로서,
기판의 외부에 노출되도록 도전성 접속부인 전극 패드, 또는 해당 전극 패드로부터 돌출되도록 추가로 도전성 재료로 이루어지는 도전성 플러그가 설치된 제1 기판과,
해당 제1 기판 상에 적층되고, 상기 전극 패드 또는 상기 도전성 플러그 상에, 개구부를 갖는 감광성 절연층과,
해당 감광성 절연층 상에 적층되고, 기판 또는 소자의 외부에 노출되도록 도전성 재료로 이루어지는 도전성 플러그가 설치된 제2 기판 또는 제2 소자를 갖고,
상기 개구부를 통해서, 상기 제2 기판 또는 상기 제2 소자의 도전성 플러그와 상기 제1 기판의 전극 패드 또는 도전성 플러그가 솔더 볼을 개재해서 전기적으로 접속된 것이고,
상기 감광성 절연층이,
(A) 하기 일반식 (1)로 표시되는 반복 단위를 갖는 중량 평균 분자량이 3,000 내지 500,000인 실리콘 골격 함유 고분자 화합물,
Figure pat00006
(식 중 R1 내지 R4는 동일하거나 상이해도 되는 탄소수 1 내지 8의 1가 탄화수소기를 나타낸다. m은 1 내지 100)의 정수이다. a, b, c, d는 0 또는 양수이며, 또한 a, b, c, d는 동시에 0이 되는 일이 없다. 단, a+b+c+d=1이다. 또한, X는 하기 일반식 (2)로 표시되는 유기기, Y는 하기 일반식 (3)으로 표시되는 유기기이다)
Figure pat00007
(식 중 Z는
Figure pat00008
중 어느 것으로부터 선택되는 2가의 유기기이고, n은 0 또는 1이다. R5 및 R6은 각각 탄소수 1 내지 4의 알킬기 또는 알콕시기이고, 서로 상이하거나 동일해도 된다. k는 0, 1, 2 중 어느 것이다)
Figure pat00009
(식 중 V는
Figure pat00010
중 어느 것으로부터 선택되는 2가의 유기기이고, p는 0 또는 1이다. R7 및 R8은 각각 탄소수 1 내지 4의 알킬기 또는 알콕시기이고, 서로 상이하거나 동일해도 된다. h는 0, 1, 2 중 어느 것이다)
(B) 포름알데히드 또는 포름알데히드-알코올에 의해 변성된 아미노 축합물 및 1 분자 중에 평균해서 2개 이상의 메틸올기 또는 알콕시메틸올기를 갖는 페놀 화합물에서 선택되는 1종 또는 2종 이상의 가교제,
(C) 파장 190 내지 500㎚의 광에 의해 분해되어, 산을 발생하는 광산 발생제,
(D) 에폭시기 함유 가교제,
(E) 용제
를 함유하는 화학 증폭형 네가티브형 레지스트 조성물 재료로 형성된 것임을 특징으로 하는 반도체 장치를 제공한다.
이러한 반도체 장치이면, 기판끼리 또는 기판과 소자의 접착이 양호하고, 또한 이들의 전기적 접속도 양호하다. 특히, 본 발명의 반도체 장치는, 경화 후에도 저탄성율인, 화학 증폭형 네가티브형 레지스트 조성물 재료로 형성된 감광성 절연층을 사용한 것이기 때문에, 기판이나 칩의 적층 후, 사용되는 재료의 열팽창차에 의해 발생하는 응력을 완화하는 것이 가능하고, 또한 개편화했을 때에 염려되는 반도체 장치의 휨을 경감시키는 것이 가능하기 때문에, 적층이나 배선 기판에 대한 적재에 적합하다.
또한 본 발명에서는, 상기 본 발명의 반도체 장치가 다단으로 적층된 것임을 특징으로 하는 플립 칩형 반도체 장치를 제공한다.
이러한 플립 칩형 반도체 장치는, 본 발명의 반도체 장치가 다단으로 적층된 것이므로, 신뢰성이 높다.
본 발명의 반도체 장치 및 그의 제조 방법에 따르면, 이하에 나타내는 바와 같은 효과를 부여할 수 있다.
본 발명의 반도체 장치의 제조 방법에서는, 감광성 절연층을 형성할 때, 스핀 코트 등의 도포 또는 광경화성 드라이 필름을 사용함으로써, 감광성 절연층을 형성할 수 있는 점에서, 접속 후의 도전성 플러그의 높이에 맞춘 감광성 절연층의 형성이 가능하다.
또한, 전극 패드나 도전성 플러그가 감광성 절연층 형성 공정에서 절연층으로 덮여도, 마스크를 개재한 리소그래피에 의해 패턴을 형성함으로써, 감광성 절연층의 불필요한 부분을 용이하게 제거할 수 있는 점에서, 전극 패드, 도전성 플러그의 전기적 접속을 용이하게 확보할 수 있다.
또한, 전극 패드 또는 도전성 플러그의 크기, 배치에 맞춘 리소그래피를 행함으로써 플러그간의 절연을 확보할 수 있다.
특히, 본 발명에 있어서의 실리콘 골격 함유 고분자 화합물 함유 화학 증폭형 네가티브형 레지스트 조성물 재료로 형성된 감광성 절연층은, 그의 구성인 화학 증폭형 네가티브형 레지스트 조성물 재료가, 광 가교 반응 및 열 가교 반응에 있어서 부반응 가스의 발생이 없기 때문에, 기판 접합 용도에 있어서는 접합 결함을 야기하지 않는다.
또한, 본 발명에 있어서의 화학 증폭형 네가티브형 레지스트 조성물 재료는, 노광 파장 영역에 있어서 높은 투명성을 갖기 때문에, 기판 상의 감광성 절연층이 두꺼워진 경우에 있어서도, 감광성 절연층 자신의 광흡수가 적어, 고감도로의 패턴 형성이 가능하다.
또한, 본 발명에 있어서의 화학 증폭형 네가티브형 레지스트 조성물 재료는, 광에 의한 패턴 형성 후에 250℃ 이하의 저온의 가열 처리를 행함으로써, 전자 부품이나 반도체 소자, 회로 기판에 사용되는 기판에 대한 밀착성, 기계적 특성 및 전기 절연성이 우수하여, 그 절연 보호막으로서의 신뢰성이 높고, 더욱이 보호막의 크랙 발생을 방지 가능하기 때문에, 회로 기판, 반도체 소자, 표시 소자 등의 각종 전기·전자 부품 보호용 피막의 형성에 적합하게 사용된다.
또한, 본 발명에 있어서의 화학 증폭형 네가티브형 레지스트 조성물 재료는 기판 접합 재료로서도 우수한 피막을 용이하게 형성할 수 있다. 특히, 이 피막은 그의 내열성, 절연성 및 가요성으로부터, 재배선용을 포함하는 반도체 소자용 절연막, 다층 프린트 기판용 절연막, 실리콘 기판 관통 배선(TSV)의 관통 전극용 절연막, 커버레이 필름으로서 사용할 수 있으며, 또한 접착성을 갖는 점에서, 도전성 플러그의 전기적 접속을 포함하는 기판 접합 혹은 칩 적층 공정을 갖는 반도체 장치 제조 용도 등에 사용할 수 있는 것이다. 따라서, 이러한 화학 증폭형 네가티브형 레지스트 조성물 재료로 형성된 감광성 절연층을 갖는 본 발명의 반도체 장치는, 신뢰성이 우수하다.
또한, 본 발명에 있어서의 화학 증폭형 네가티브형 레지스트 조성물 재료를 감광성 절연층의 형성에 사용한 경우, 경화 후에도 저탄성율이기 때문에, 기판이나 칩의 적층 후, 사용되는 재료의 열팽창차에 의해 발생하는 응력을 완화하는 것이 가능하고, 또한 개편화했을 때에 염려되는 반도체 장치의 휨을 경감시키는 것이 가능하기 때문에, 적층이나 배선 기판에 대한 적재에 적합하다.
도 1은 본 발명의 반도체 장치의 일례를 나타내는 단면 개략도이다.
도 2는 본 발명의 반도체 장치의 제조 방법을 준비하는 공정 및 솔더 볼을 형성하는 공정을 설명하기 위한 제1 기판과 제2 기판 또는 제2 소자의 단면 개략도이다.
도 3은 본 발명의 반도체 장치의 제조 방법의 감광성 절연층으로 덮는 공정을 설명하기 위한 제1 기판과 제2 기판 또는 제2 소자의 단면 개략도이다.
도 4는 본 발명의 반도체 장치의 제조 방법의 개구부를 형성하는 공정을 설명하기 위한 제1 기판과 제2 기판 또는 제2 소자의 단면 개략도이다.
도 5는 본 발명의 반도체 장치의 제조 방법의 압접 접합하는 공정, 전기적으로 접속하는 공정 및 감광성 절연층을 베이크로 경화하는 공정을 설명하기 위한 제1 기판과 제2 기판 또는 제2 소자의 단면 개략도이다.
도 6은 복수의 제2 소자를 갖는 본 발명의 반도체 장치의 일례를 나타내는 단면 개략도이다.
도 7은 본 발명의 플립 칩형 반도체 장치의 일례를 나타내는 단면 개략도이다.
도 8은 도전성 플러그가 감광성 절연층 밖으로 돌출되어 있는 제2 기판 또는 제2 소자를 사용한 본 발명의 반도체 장치의 제조 방법을 설명하기 위한 제1 기판과 제2 기판 또는 제2 소자의 단면 개략도이다.
도 9는 종래의 범프 구비 반도체 소자의 제조 방법의 일례를 도시하는 도면이다.
이하, 본 발명을 보다 상세하게 설명한다.
상술한 바와 같이 반도체 장치에 있어서 가일층의 소형화, 박형화 및 고밀도화에 대한 요구가 급속하게 높아지고 있어, 반도체 소자 상에 미세한 전극 형성이 실시되고, 그들 전극을 전기적으로 직접 접합하는 동시에 전극간의 절연성을 확보하고, 또한 충분한 접착성을 갖는 접착 재료 그리고 배선 기판에 대한 적재나 반도체 장치의 적층이 용이한 반도체 장치 및 그의 제조 방법의 개발이 요구되고 있었다.
본 발명자들은, 상기 목적을 달성하기 위해서 예의 검토를 행하였다. 그 결과, 반도체 장치의 기판의 접합 부분에 감광성 절연층을 사용하는 것이며, 또한 해당 감광성 절연층으로 기판 또는 소자를 덮는, 구체적으로는 상기 감광성 절연층을 기판 또는 소자 상에 스핀 코트 또는 레지스트 조성물 재료 등을 감광성 절연층에 사용한 드라이 필름으로 라미네이트함으로써, 제1 기판과 제2 기판 또는 제2 소자와의 사이에 공극 등이 생기지 않게 하여, 감광성 절연층을 매립하는 것이 가능하게 되고, 또한 기판 또는 소자 상에 형성된 감광성 절연층에 대하여 마스크를 개재한 리소그래피에 의해 패터닝을 행함으로써, 제1 기판과 제2 기판 또는 제2 소자와의 간격이 수10㎛ 내지 500㎛여도 제2 기판 또는 제2 소자 상에 있는 도전성 플러그 상의 개구와 제1 기판 상에 있는 전극 패드 또는 도전성 플러그 상의 개구를 형성할 수 있음을 지견하고, 본 발명을 이루는 데 이르렀다.
이하, 본 발명의 실시 형태에 대해서 도면을 참조하여 구체적으로 설명하지만, 본 발명은 이들에 한정되는 것은 아니다.
먼저, 본 발명의 반도체 장치에 대해서 설명한다. 도 1의 (a)에 도시한 바와 같이, 본 발명의 반도체 장치는, 복수의 반도체 회로층을 적층해서 구성된 삼차원 적층 구조를 갖는 반도체 장치이며, 기판의 외부에 노출되도록 도전성 접속부인 전극 패드(11)가 설치된 제1 기판(제1 반도체 기판)(13)과, 해당 제1 기판(13) 상에 적층되고, 전극 패드(11) 상에, 개구부를 갖는 감광성 절연층(17)과, 해당 감광성 절연층(17) 상에 적층되고, 기판 또는 소자의 외부에 노출되도록 도전성 재료로 이루어지는 도전성 플러그(14)가 설치된 제2 기판(제2 반도체 기판) 또는 제2 소자(제2 반도체 소자(15))를 갖고, 개구부를 통해서, 제2 기판 또는 제2 소자의 도전성 플러그(14)와 제1 기판의 전극 패드(11)가 솔더 볼(솔더 범프)(16)을 개재해서 전기적으로 접속된 것이다.
이러한 반도체 장치이면, 제1 기판과 제2 기판 또는 제2 소자와의 사이에 감광성 절연층이 형성된 것이기 때문에, 기판끼리 또는 기판과 소자의 접착이 양호하고, 또한 이들의 전기적 접속도 양호하다. 또한, 제2 기판 또는 제2 소자가 도전성 플러그를 갖는 것이기 때문에, 제2 기판 또는 제2 소자가 제1 기판의 휨이나 굴곡에 대응해서 추종 변형하기 쉬워진다.
또한, 도 1의 (b)에 도시한 바와 같이, 제1 기판(13)은 전극 패드(11)와, 해당 전극 패드(11)로부터 돌출되도록 도전성 재료로 이루어지는 도전성 플러그(12)를 갖는 것이어도 된다. 이 경우, 제2 기판 또는 제2 소자의 도전성 플러그(14)와 제1 기판의 도전성 플러그(12)가 솔더 볼(16)을 개재해서 전기적으로 접속된다. 이 경우, 상기 제2 기판 또는 제2 소자의 추종 변형성을 보다 높일 수 있다.
또한, 본 발명의 반도체 장치는, 도 6에 도시한 바와 같이, 복수의 제2 소자를 갖는 것이어도 된다. 도 6에 나타내는 반도체 장치는, 제1 기판(13)과, 제1 기판(13) 상에 적층되고, 제1 기판의 전극 패드(11) 상에, 개구부를 갖는 감광성 절연층(17)과, 감광성 절연층(17) 상에 적층되고, 도전성 플러그(14)가 설치된 복수의 제2 소자(15)를 갖고, 개구부를 통해서, 제2 소자의 도전성 플러그(14)와 제1 기판의 전극 패드(11)가 솔더 볼(16)을 개재해서 전기적으로 접속된 것이다.
여기서, 본 발명의 반도체 장치는, 감광성 절연층이,
(A) 하기 일반식 (1)로 표시되는 반복 단위를 갖는 중량 평균 분자량이 3,000 내지 500,000인 실리콘 골격 함유 고분자 화합물,
Figure pat00011
(식 중 R1 내지 R4는 동일하거나 상이해도 되는 탄소수 1 내지 8의 1가 탄화수소기를 나타낸다. m은 1 내지 100의 정수이다. a, b, c, d는 0 또는 양수이며, 또한 a, b, c, d는 동시에 0이 되는 일이 없다. 단, a+b+c+d=1이다. 또한, X는 하기 일반식 (2)로 표시되는 유기기, Y는 하기 일반식 (3)으로 표시되는 유기기이다)
Figure pat00012
(식 중 Z는
Figure pat00013
중 어느 것으로부터 선택되는 2가의 유기기이고, n은 0 또는 1이다. R5 및 R6은 각각 탄소수 1 내지 4의 알킬기 또는 알콕시기이고, 서로 상이하거나 동일해도 된다. k는 0, 1, 2 중 어느 것이다)
Figure pat00014
(식 중 V는
Figure pat00015
중 어느 것으로부터 선택되는 2가의 유기기이고, p는 0 또는 1이다. R7 및 R8은 각각 탄소수 1 내지 4의 알킬기 또는 알콕시기이고, 서로 상이하거나 동일해도 된다. h는 0, 1, 2 중 어느 것이다)
(B) 포름알데히드 또는 포름알데히드-알코올에 의해 변성된 아미노 축합물 및 1 분자 중에 평균해서 2개 이상의 메틸올기 또는 알콕시메틸올기를 갖는 페놀 화합물에서 선택되는 1종 또는 2종 이상의 가교제,
(C) 파장 190 내지 500㎚의 광에 의해 분해되어, 산을 발생하는 광산 발생제,
(D) 에폭시기 함유 가교제,
(E) 용제
를 함유하는 화학 증폭형 네가티브형 레지스트 조성물 재료로 형성된 것이다.
이와 같이, 본 발명의 반도체 장치는, 경화 후에도 저탄성율인, 화학 증폭형 네가티브형 레지스트 조성물 재료로 형성된 감광성 절연층을 사용한 것이기 때문에, 기판이나 칩의 적층 후, 사용되는 재료의 열팽창차에 의해 발생하는 응력을 완화하는 것이 가능하고, 또한 개편화했을 때에 염려되는 반도체 장치의 휨을 경감시키는 것이 가능하기 때문에, 적층이나 배선 기판에 대한 적재에 적합하다.
또한, 본 발명에서는, 상기 본 발명의 반도체 장치가 다단으로 적층된 것임을 특징으로 하는 플립 칩형 반도체 장치를 제공한다.
이러한 플립 칩형 반도체 장치는, 본 발명의 반도체 장치가 다단으로 적층된 것이므로, 신뢰성이 높다.
도 7의 (a)에 본 발명의 반도체 장치가 2단 적층된 플립 칩형 반도체 장치를 나타낸다. 도 7의 (a)는, 2개의 반도체 장치가, 전극 패드(11), 솔더 볼(16), 도전성 플러그(14) 및 감광성 절연층(17)을 개재하여 적층된 예를 나타내는 것이다. 또한, 도 7의 (b)에 도시한 바와 같이, 플립 칩형 반도체 장치는, 본 발명의 반도체 장치 상에, 도전성 플러그(14)를 갖는 제2 기판 또는 제2 소자(15)가 전극 패드(11), 솔더 볼(16) 및 감광성 절연층(17)을 개재하여 적층된 것이어도 된다.
이하, 본 발명의 반도체 장치에 사용하는 화학 증폭형 네가티브형 레지스트 조성물 재료의 각 성분에 대해서 설명한다.
(A) 성분은, 상기 일반식 (1)로 표시되는 반복 단위를 갖는 중량 평균 분자량이 3,000 내지 500,000인 실리콘 골격 함유 고분자 화합물이다.
(B) 가교제로서는, 공지된 것을 사용할 수 있지만, 포름알데히드 또는 포름알데히드-알코올에 의해 변성된 아미노 축합물 및 1 분자 중에 평균해서 2개 이상의 메틸올기 또는 알콕시메틸올기를 갖는 페놀 화합물에서 선택되는 1종 또는 2종 이상을 사용할 수 있다.
이러한 포름알데히드 또는 포름알데히드-알코올에 의해 변성된 아미노 축합물로서는, 예를 들어 포름알데히드 또는 포름알데히드-알코올에 의해 변성된 멜라민 축합물, 또는 포름알데히드 또는 포름알데히드-알코올에 의해 변성된 요소 축합물을 들 수 있다. 또한, 이들 변성 멜라민 축합물 및 변성 요소 축합물은 1종 또는 2종 이상을, 혼합해서 사용할 수 있다.
또한, 1 분자 중에 평균해서 2개 이상의 메틸올기 또는 알콕시메틸올기를 갖는 페놀 화합물로서는, 예를 들어 (2-히드록시-5-메틸)-1,3-벤젠디메탄올, 2,2',6,6'-테트라메톡시메틸 비스페놀 A 등을 들 수 있다. 또한, 이들 페놀 화합물은 1종 또는 2종 이상을, 혼합해서 사용할 수 있다.
(C) 산 발생제로서는, 파장 190 내지 500㎚의 광 조사에 의해 산을 발생하고, 이것이 경화 촉매가 되는 것을 사용할 수 있다. 이러한 광산 발생제로서는, 오늄염, 디아조메탄 유도체, 글리옥심 유도체, β-케토술폰 유도체, 디술폰 유도체, 니트로벤질술포네이트 유도체, 술폰산에스테르 유도체, 이미드-일-술포네이트 유도체, 옥심술포네이트 유도체, 이미노술포네이트 유도체, 트리아진 유도체 등을 들 수 있다.
(D) 에폭시기 함유 가교제로서는, 특별히 한정되지 않지만, 1 분자 중에 평균해서 2개 이상의 에폭시기를 갖는 에폭시 화합물을 함유할 수 있다. 상기 가교제로서는, 예를 들어 비스페놀 A형 에폭시 수지, 비스페놀 F형 에폭시 수지 등의 비스페놀형 에폭시 수지, 페놀 노볼락형 에폭시 수지, 크레졸 노볼락형 에폭시 수지 등의 노볼락형 에폭시 수지, 트리페놀 알칸형 에폭시 수지 및 그의 중합물, 비페닐형 에폭시 수지, 디시클로펜타디엔 변성 페놀 노볼락형 에폭시 수지, 페놀 아르알킬형 에폭시 수지, 비페닐 아르알킬형 에폭시 수지, 나프탈렌환 함유 에폭시 수지, 글리시딜에스테르형 에폭시 수지, 지환식 에폭시 수지, 복소환형 에폭시 수지 등을 들 수 있다. 상기 가교제 중에서도 비스페놀형 에폭시 수지 및 노볼락형 에폭시 수지가 바람직하게 사용된다. 상기 가교제는, 1종 단독으로 또는 2종 이상을 혼합해서 사용할 수 있다.
(E) 용제로서는, (A) 실리콘 골격 함유 고분자 화합물, (B) 가교제, (C) 광산 발생제 및 (D) 에폭시기 함유 가교제가 용해 가능한 것을 사용할 수 있다. 이러한 용제로서는, 예를 들어 시클로헥사논, 시클로펜타논, 메틸-2-n-아밀케톤 등의 케톤류; 3-메톡시부탄올, 3-메틸-3-메톡시부탄올, 1-메톡시-2-프로판올, 1-에톡시-2-프로판올 등의 알코올류; 프로필렌글리콜모노메틸에테르, 에틸렌글리콜모노메틸에테르, 프로필렌글리콜모노에틸에테르, 에틸렌글리콜모노에틸에테르, 프로필렌글리콜디메틸에테르, 디에틸렌글리콜디메틸에테르 등의 에테르류; 프로필렌글리콜모노메틸에테르아세테이트, 프로필렌글리콜모노에틸에테르아세테이트, 락트산에틸, 피루브산에틸, 아세트산부틸, 3-메톡시프로피온산메틸, 3-에톡시프로피온산에틸, 아세트산tert-부틸, 프로피온산tert-부틸, 프로필렌글리콜-모노-tert-부틸에테르아세테이트, γ-부티로락톤 등의 에스테르류 등을 들 수 있다.
본 발명에 있어서의 화학 증폭형 네가티브형 레지스트 조성물 재료의 제조는 통상의 방법으로 행해진다. 상기 각 성분을 교반 혼합하고, 그 후 필요에 따라 고형분을 필터 등에 의해 여과함으로써, 본 발명의 감광성 절연층을 형성할 수 있는 화학 증폭형 네가티브형 레지스트 조성물 재료를 제조할 수 있다.
이어서, 본 발명의 반도체 장치의 제조 방법에 대해서 설명한다. 본 발명의 반도체 장치의 제조 방법은, 복수의 반도체 회로층을 적층해서 구성된 삼차원 적층 구조를 갖는 반도체 장치의 제조 방법이며,
기판의 외부에 노출되도록 도전성 접속부인 전극 패드, 또는 해당 전극 패드로부터 돌출되도록 추가로 도전성 재료로 이루어지는 도전성 플러그가 설치된 제1 기판과, 해당 제1 기판에 적층되는 것이며, 기판 또는 소자의 외부에 노출되도록 도전성 재료로 이루어지는 도전성 플러그가 설치된 제2 기판 또는 제2 소자를 준비하는 공정과,
상기 제1 기판의 전극 패드 또는 도전성 플러그 및 상기 제2 기판 또는 상기 제2 소자의 도전성 플러그 중 적어도 한쪽에 솔더 볼을 형성하는 공정과,
상기 제1 기판의 전극 패드가 형성된 면 및 상기 제2 기판 또는 상기 제2 소자의 도전성 플러그가 형성된 면 중 적어도 한쪽을 감광성 절연층으로 덮는 공정과,
상기 감광성 절연층으로 덮인 쪽의 기판 또는 소자에 있어서의 전극 패드 또는 도전성 플러그 상에, 마스크를 개재한 리소그래피에 의해 개구부를 형성하는 공정과,
상기 형성된 개구부를 통해서, 상기 제2 기판 또는 상기 제2 소자의 도전성 플러그를 상기 제1 기판의 전극 패드 또는 도전성 플러그에 상기 솔더 볼을 개재해서 압접 접합하는 공정과,
상기 제1 기판의 전극 패드 또는 도전성 플러그와, 상기 제2 기판 또는 상기 제2 소자의 도전성 플러그를 상기 솔더 볼을 용융하는 베이크에 의해 고착함과 함께 전기적으로 접속하는 공정과,
상기 감광성 절연층을 베이크로 경화하는 공정을 갖는다.
이러한 반도체 장치의 제조 방법이면, 미리 기판이나 소자를 감광성 절연층으로 덮고, 그 후 감광성 절연층에 리소그래피에 의해 개구부를 형성함으로써, 기판끼리 또는 기판과 소자의 접착이 양호하고, 또한 이들의 전기적 접속도 양호한 반도체 장치를 제조할 수 있다.
이하, 각 공정에 대해서 상세하게 설명한다.
먼저, 기판의 외부에 노출되도록 도전성 접속부인 전극 패드, 또는 해당 전극 패드로부터 돌출되도록 추가로 도전성 재료로 이루어지는 도전성 플러그가 설치된 제1 기판과, 해당 제1 기판에 적층되는 것이며, 기판 또는 소자의 외부에 노출되도록 도전성 재료로 이루어지는 도전성 플러그가 설치된 제2 기판 또는 제2 소자를 준비한다. 이때, 제2 기판 또는 제2 소자가 제1 기판의 상측의 소정 위치에 배치된 경우에, 제1 기판의 전극 패드 또는 도전성 플러그에 위치하도록 제2 기판 또는 제2 소자의 도전성 플러그를 설계할 수 있다.
이하, 도 2를 사용하여, 본 발명의 반도체 장치의 제조 방법을 준비하는 공정 및 후술하는 솔더 볼을 형성하는 공정을 설명한다. 예를 들어, 도 2의 (a)에 도시한 바와 같이, 제1 기판(13)으로서, 전극 패드(11)가 설치된 제1 기판을 준비할 수 있다. 또한, 도 2의 (b)에 도시한 바와 같이, 제1 기판(13)으로서, 전극 패드(11) 및 도전성 플러그(12)가 설치된 제1 기판을 준비할 수 있다. 또한, 도 2의 (c)에 도시한 바와 같이, 제2 기판 또는 제2 소자(15)로서, 도전성 플러그(14)가 설치된 제2 기판 또는 제2 소자를 준비할 수 있다. 도 2의 (c)에서는, 솔더 볼을 형성하는 공정을 행하여, 도전성 플러그(14)의 선단에 솔더 볼(16)을 형성한 것을 도시하고 있다.
이때, 제2 소자는, 소자를 갖는 기판을 개편화함으로써, 또는 기판에 미리 가접착시킨 소자를 박리함으로써 준비하는 것이 바람직하다. 본 발명에 있어서는, 제2 기판뿐만 아니라, 이러한 제2 소자도 제1 기판에 접속할 수 있다.
제1 기판, 제2 기판 및 제2 소자의 재료로서는, 붕소 등의 도펀트가 도프된 실리콘을 들 수 있다.
이하, 제1 기판, 제2 기판 및 제2 소자의 제작 방법에 대해서 설명한다. 여기에서는, 일례로서, 소자를 갖는 기판을 개편화함으로써 제2 소자를 준비하는 방법을 설명한다. 이 경우, 소자를 갖는 기판으로서, 도전성 기판 또는 스퍼터 등에 의해 표면에 도전성막을 형성한 기판을 사용할 수 있다. 먼저, 기판의 플러그 형성면을 감광성 수지층으로 덮는다. 감광성 수지층의 두께는 형성하는 플러그 높이보다 두껍게 하면 된다. 여기에서 사용하는 감광성 수지층은 특별히 제한되지 않지만, 공지된 포지티브형 레지스트 재료(알칼리 가용성 수지)를 함유하는 조성물을 포함하는 수지층이 바람직하다. 이어서, 플러그 형성부를 노광하는 패턴을 갖는 포토마스크를 개재해서 감광성 수지층을 노광하고, 알칼리성 수용액을 스프레이해서 노광부를 현상 제거하여, 플러그 형성부가 우묵하게 함몰된 감광성 수지막을 얻는다. 이어서, O2 애싱에 의해 함몰 구멍 저부의 잔사를 제거하고, 도금에 의해 규정 높이의 플러그를 형성한다. 플러그 형성은 일반적으로는 구리 도금이 사용되지만, 도전성 재료이면 특별히 제한되지 않는다.
그 밖의 도전성 재료로서는, 실리콘 수지, 에폭시 수지 등의 수지에, 카본 입자, 금속 입자 등의 도전성 필러를 첨가한 것을 들 수 있다. 이와 같이 도금 이외의 도전성 재료로 이루어지는 도전성 플러그이면, 추종 변형성을 더욱 높일 수 있다.
또한, 제1 기판의 전극 패드도 구리 도금 등에 의해 형성할 수 있다.
플러그 형성 후, 감광성 수지층을 제거함으로써, 도전성 플러그를 갖는 기판을 얻을 수 있다. 또한, 이것을 제2 기판으로서 사용할 수 있다.
또한, 상기 방법에 의해 얻어진 기판을 다이싱에 의해 개편화함으로써, 도전성 플러그를 갖는 제2 소자를 얻을 수 있다.
이어서, 제1 기판의 전극 패드 또는 도전성 플러그 및 제2 기판 또는 제2 소자의 도전성 플러그 중 적어도 한쪽에 솔더 볼을 형성한다. 도전성 플러그의 선단 등에 솔더 볼을 형성하는 방법은 불문하지만, 도전성 플러그를 도금 또는 그 밖의 도전성 재료의 충전에 의해 형성했을 때, 계속해서 도금을 행하거나, 솔더 볼을 탑재하는 등의 방법으로 형성하는 것이 일반적이다.
제1 기판의 전극 패드 또는 도전성 플러그 및 제2 기판 또는 제2 소자의 도전성 플러그 중 적어도 한쪽에는 양 기판간의 전기적 접속을 취하기 위해서, 예를 들어 융점이 200℃ 이상인 땜납(솔더 볼)이 설치되어 있다. 이 전기적 접착부를 구성하는 땜납은, 예를 들어 납(Pb)과 주석(Sn)의 합금, 납과 은(Ag)의 합금, 납과 주석에 안티몬(Sb)을 첨가한 합금으로 구성되어 있다. 땜납을 제2 기판 또는 제2 소자에 형성한 도전성 플러그 선단 또는 제1 기판의 전극 패드 또는 도전성 플러그에 형성하는 방법으로서는, 특별히 제한은 없지만, 상기 준비하는 공정에서의 도금에 의한 플러그 형성 또는 전극 패드 형성에 계속해서 도금을 실시함으로써 형성할 수 있다. 또한, 플러그 또는 전극 패드와 땜납 사이에, 니켈(Ni)층을 끼워도 된다.
또한, 제2 소자에 솔더 볼을 형성하는 경우, 준비하는 공정과 솔더 볼을 형성하는 공정을 통합해서 행해도 된다. 즉, 소자를 갖는 기판에 솔더 볼을 형성하고, 이것을 개편화함으로써, 또는 기판에 미리 가접착시킨 소자에 솔더 볼을 형성하고, 이것을 박리함으로써 솔더 볼을 갖는 제2 소자를 제작해도 된다.
이어서, 제1 기판의 전극 패드가 형성된 면 및 제2 기판 또는 제2 소자의 도전성 플러그가 형성된 면 중 적어도 한쪽(감광성 절연층 형성면)을 감광성 절연층으로 덮는다. 감광성 절연층을 형성하는 방법은 특별히 한정되지 않지만, 감광성 절연층 형성면에, 감광성 재료를 도포하고, 건조함으로써 감광성 절연층을 형성하는 방법, 감광성 절연층 형성면에, 감광성 재료를 지지 필름에 도포·건조해서 얻어지는 광경화성 드라이 필름을 부착함으로써 감광성 절연층을 형성하는 방법을 들 수 있다.
이하, 도 3을 사용하여, 본 발명의 반도체 장치의 제조 방법의 감광성 절연층으로 덮는 공정을 설명한다. 예를 들어, 도 3의 (a)에 도시한 바와 같이, 도 2의 (a)의 제1 기판의 전극 패드(11)가 형성된 면을 감광성 절연층(17)으로 덮을 수 있다. 또한, 도 3의 (b)에 도시한 바와 같이, 도 2의 (b)의 도전성 플러그가 형성된 제1 기판의 전극 패드(11)가 형성된 면을 감광성 절연층(17)으로 덮을 수 있다. 또한, 도 3의 (c)에 도시한 바와 같이, 도 2의 (c)의 제2 기판 또는 제2 소자의 도전성 플러그(14)가 형성된 면을 감광성 절연층(17)으로 덮을 수 있다.
본 발명의 반도체 장치의 제조 방법에 있어서는, 감광성 절연층의 재료는 특별히 한정되지 않지만, 감광성 재료로서는, 탄성률이 낮은 재료가 바람직하다. 보다 바람직하게는 탄성률이 2㎬ 이하인 재료, 특히 바람직하게는 탄성률이 1㎬ 이하인 재료이다. 구체적으로는, 방향족기 함유 실리콘계 수지 및 에폭시기 함유 실리콘 수지에서 선택되는 1종의 수지를 포함하는 것을 들 수 있다. 그 중에서도, 감광성 재료의 구체예로서는, 중량 평균 분자량이 3,000 내지 500,000인 실리콘 골격 함유 고분자 화합물을 함유하는 광경화성 수지 조성물, 특히 상술한 화학 증폭형 네가티브형 레지스트 조성물 재료가 바람직하다. 이에 의해, 경화 후에도 감광성 절연층이 저탄성율을 갖고, 휨이 경감된 반도체 장치를 제조할 수 있다.
또한, 본 발명의 반도체 장치의 제조 방법에 있어서는, 감광성 절연층의 재료로서, 일반적으로 탄성률이 2㎬를 초과하는 것인 감광성 폴리이미드 수지를 사용할 수는 있지만, 감광성 폴리이미드 수지보다 상기와 같은 탄성률이 낮은 재료를 사용함으로써, 리소그래피에 의한 패턴 형성 후의 기판 접착에 있어서, 기판 표면의 요철을 충분히 흡수할 수 있어, 공극(보이드)을 발생하기 어렵게 할 수 있다. 보이드를 없앰으로써, 기판 접착력이 향상되고, 신뢰성이 향상된다.
또한 저탄성율 재료로 기판 접합을 행한 경우, 기판이나 패키징 시에 사용되는 재료의 열팽창차에 의해 생기는 응력을 흡수할 수 있어, 응력이 범프나 범프와 감광성 절연층의 계면에 집중되는 것을 방지할 수 있기 때문에, 범프와 감광성 절연층 계면에서의 박리, 감광성 절연층의 균열이 생기는 것을 방지할 수 있고, 패키지의 신뢰성이 양호해진다.
화학 증폭형 네가티브형 레지스트 조성물 재료의 도포 방법으로서는 공지된 리소그래피 기술을 채용해서 행할 수 있다. 예를 들어, 침지법, 스핀 코트법, 롤 코트법 등의 방법에 의해 도포할 수 있다. 도포량은 목적에 따라서 적절히 선택할 수 있지만, 막 두께가 10 내지 500㎛, 바람직하게는 10 내지 50㎛가 되는 감광성 절연층을 형성하는 도포량이다. 기판면에 있어서의 막 두께 균일성을 향상시킬 목적으로, 감광성 재료를 도포하기 전에 용제를 기판에 적하해도 된다(프리웨트법). 적하하는 용제와 양은, 목적에 따라서 적절히 선택할 수 있지만, 용제로서 사용되는 유기 용제계, 예를 들어 이소프로필알코올(IPA) 등의 알코올류나 시클로헥사논 등의 케톤류, 또한 프로필렌글리콜모노메틸에테르 등의 글리콜 등이 바람직하지만, 감광성 재료에 사용되는 용제(예를 들어 상술한 (E) 성분)를 사용하는 것도 가능하다.
여기서, 광경화 반응을 효율적으로 행하기 위해서, 필요에 따라 예비 가열(프리베이크: PB)에 의해 용제 등을 미리 휘발시켜 두어도 된다. 예비 가열은, 예를 들어 40 내지 140℃에서 1분 내지 1시간 정도 행할 수 있다.
이어서, 광경화성 드라이 필름을 부착함으로써 감광성 절연층을 형성하는 방법에 대해서 설명한다.
본 발명에 있어서의 광경화성 드라이 필름은, 상기 감광성 재료를 지지 필름에 도포·건조해서 얻어진다. 통상, 본 발명에 있어서의 광경화성 드라이 필름은, 상기 감광성 재료를 지지 필름에 도포·건조해서 얻어지는 감광성 절연층이, 지지 필름 및 보호 필름 사이에 끼워진 구조를 갖는다.
본 발명의 반도체 장치의 제조 방법에 사용되는 광경화성 드라이 필름(감광성 절연 드라이 필름)에 있어서 사용되는 지지 필름은 단일이어도 되고 복수의 중합체 필름을 적층한 다층 필름이어도 된다. 재질로서는 폴리에틸렌, 폴리프로필렌, 폴리카르보네이트, 폴리에틸렌테레프탈레이트 등의 합성 수지 필름 등을 들 수 있으며, 알맞은 가요성, 기계적 강도 및 내열성을 갖는 폴리에틸렌테레프탈레이트가 바람직하다. 또한, 이들 필름에 대해서는, 코로나 처리나 박리제가 도포되는 것 같은 각종 처리가 행해진 것이어도 된다. 이들은 시판품을 사용할 수 있고, 예를 들어 세라필 WZ(RX), 세라필 BX8(R)(이상, 도레이 필름 가고우(주) 제조), E7302, E7304(이상, 도요 보세끼(주) 제조), 퓨렉스 G31, 퓨렉스 G71T1(이상, 데이진 듀퐁 필름(주) 제조), PET38X1-A3, PET38X1-V8, PET38X1-X08(이상, 닛파(주) 제조) 등을 들 수 있다.
본 발명의 반도체 장치의 제조 방법에 사용되는 광경화성 드라이 필름에 있어서 사용되는 보호 필름은, 상술한 지지 필름과 마찬가지의 것을 사용할 수 있지만, 알맞은 가요성을 갖는 폴리에틸렌테레프탈레이트 및 폴리에틸렌이 바람직하다. 이들은 시판품을 사용할 수 있고, 폴리에틸렌테레프탈레이트로서는 이미 예시한 것, 폴리에틸렌으로서는, 예를 들어 GF-8(다마폴리(주) 제조), PE 필름 0 타입(닛파(주) 제조)을 들 수 있다.
상기 지지 필름 및 보호 필름의 두께는, 광경화성 드라이 필름 제조의 안정성 및 권취 코어에 대한 권취 불량, 소위 컬 방지의 관점에서, 모두 바람직하게는 10 내지 300㎛이다.
이어서, 본 발명의 반도체 장치의 제조 방법에 사용되는 광경화성 드라이 필름의 제조 방법에 대해서 설명한다. 상기 광경화성 드라이 필름의 제조 장치는, 일반적으로 점착제 제품을 제조하기 위한 필름 코터를 사용할 수 있다. 상기 필름 코터로서는, 예를 들어 콤마 코터, 콤마 리버스 코터, 멀티 코터, 다이 코터, 립 코터, 립 리버스 코터, 다이렉트 그라비아 코터, 오프셋 그라비아 코터, 3개 보텀 리버스 코터, 4개 보텀 리버스 코터 등을 들 수 있다.
지지 필름을 필름 코터의 권출축으로부터 권출하고, 필름 코터의 코터 헤드를 통과시킬 때, 지지 필름 상에 감광성 재료를 소정의 두께로 도포해서 감광성 절연층을 형성시킨 후, 소정의 온도와 소정의 시간으로 열풍 순환 오븐을 통과시켜서, 상기 지지 필름 상에서 건조시킨 감광성 절연층을 필름 코터의 다른 권출축으로부터 권출된 보호 필름과 함께, 소정의 압력으로 라미네이트 롤을 통과시켜서 지지 필름 상의 감광성 절연층과 접합한 후, 필름 코터의 권취축에 권취함으로써 제조된다. 이 경우, 열풍 순환 오븐의 온도로서는 25 내지 150℃가 바람직하고, 통과 시간으로서는 1 내지 100분간이 바람직하고, 라미네이트 롤의 압력으로서는 0.01 내지 5㎫가 바람직하다.
또한, 본 발명의 반도체 장치의 제조 방법에 사용되는 광경화성 드라이 필름의 감광성 절연층의 막 두께는 통상 10 내지 500㎛이고, 바람직하게는 10 내지 300㎛, 더욱 바람직하게는 10 내지 150㎛이다.
상술한 바와 같은 방법으로, 광경화성 드라이 필름을 제작할 수 있으며, 이러한 광경화성 드라이 필름을 사용함으로써 휨을 경감시킬 수 있다.
광경화성 드라이 필름에 의한 감광성 절연층의 형성에서는, 제1 기판의 전극 패드가 형성된 면 및 제2 기판 또는 제2 소자의 도전성 플러그가 형성된 면 중 적어도 한쪽을 덮도록 광경화성 드라이 필름의 감광성 절연층을 라미네이트함으로써 감광성 절연층을 형성한다.
먼저, 상술한 광경화성 드라이 필름으로부터 보호 필름을 박리하고, 반도체 기판 또는 반도체 소자 상에 광경화성 드라이 필름의 감광성 절연층을 라미네이트하여 감광성 절연층을 형성한다.
반도체 기판 또는 반도체 소자 상에 광경화성 드라이 필름을 부착하는 장치로서는, 진공 라미네이터가 바람직하다. 광경화성 드라이 필름을 필름 부착 장치에 설치하고, 광경화성 드라이 필름의 보호 필름을 박리하여 노출한 감광성 절연층을, 소정 진공도의 진공 챔버 내에 있어서, 소정의 압력의 부착 롤을 사용하여, 소정 온도의 테이블 상에서 기판에 밀착시킨다. 또한, 테이블의 온도로서는 60 내지 120℃가 바람직하고, 부착 롤의 압력으로서는 0 내지 5.0㎫가 바람직하고, 진공 챔버의 진공도로서는 50 내지 500㎩가 바람직하다. 이와 같이 진공 라미네이트를 행함으로써, 반도체 기판이나 소자 상의 전극 패드 및 도전성 플러그 주변에 공극을 발생시키는 일이 없기 때문에, 바람직하다.
여기서, 감광성 절연층의 광경화 반응을 효율적으로 행하기 위해서, 또는 감광성 절연층과 기판 혹은 반도체 소자와의 밀착성을 향상시키거나, 혹은 밀착한 감광성 절연층의 평탄성을 향상시킬 목적으로, 필요에 따라 예비 가열(프리베이크: PB)을 행해도 된다. 프리베이크는, 예를 들어 40 내지 140℃에서 1분간 내지 1시간 정도 행할 수 있다.
또한, 제1 기판과 제2 기판 또는 제2 소자와의 전기적 접합 후의 간극에 따라, 감광성 절연층의 도포 두께 또는 드라이 필름 두께를 조정함으로써, 후술하는 압접 접합하는 공정에 있어서 기판간 또는 기판과 반도체 소자간을 공극없이 매립할 수 있다.
이어서, 감광성 절연층으로 덮인 쪽의 기판 또는 소자에 있어서의 전극 패드 또는 도전성 플러그 상에, 마스크를 개재한 리소그래피에 의해 개구부를 형성한다. 즉, 제1 기판의 전극 패드가 형성된 면이 감광성 절연층으로 덮인 경우에는, 제1 기판의 전극 패드 또는 도전성 플러그 상에, 마스크를 개재한 리소그래피에 의해 개구부를 형성한다. 또한, 제2 기판 또는 제2 소자의 도전성 플러그가 형성된 면이 감광성 절연층으로 덮인 경우에는, 제2 기판 또는 제2 소자의 도전성 플러그 상에, 마스크를 개재한 리소그래피에 의해 개구부를 형성한다. 또한, 제1 기판의 전극 패드가 형성된 면 및 제2 기판 또는 제2 소자의 도전성 플러그가 형성된 면이 감광성 절연층으로 덮인 경우에는, 제1 기판의 전극 패드 또는 도전성 플러그 상에, 마스크를 개재한 리소그래피에 의해 개구부를 형성하고, 또한 제2 기판 또는 제2 소자의 도전성 플러그 상에, 마스크를 개재한 리소그래피에 의해 개구부를 형성한다.
이하, 도 4를 사용하여, 본 발명의 반도체 장치의 제조 방법의 개구부를 형성하는 공정을 설명한다. 예를 들어, 도 4의 (a)에 도시한 바와 같이, 도 3의 (a)의 감광성 절연층(17)으로 덮인 제1 기판의 전극 패드(11) 상에, 마스크를 개재한 리소그래피에 의해 개구부(18)를 형성할 수 있다. 또한, 도 4의 (b)에 도시한 바와 같이, 도 3의 (b)의 감광성 절연층(17)으로 덮인 제1 기판의 도전성 플러그(12) 상에, 마스크를 개재한 리소그래피에 의해 개구부(19)를 형성할 수 있다. 또한, 도 4의 (c)에 도시한 바와 같이, 도 3의 (c)의 감광성 절연층(17)으로 덮인 제2 기판 또는 제2 소자의 도전성 플러그(14) 상에, 마스크를 개재한 리소그래피에 의해 개구부(19)를 형성할 수 있다.
개구부를 형성하는 공정에서는, 감광성 절연층으로 덮는 공정으로 형성한 감광성 절연층에 대하여, 마스크를 개재한 리소그래피에 의해 패터닝을 행하여, 전극 패드 상의 개구부와 도전성 플러그 상의 개구부를 형성한다. 개구부는, 삽입되는 전극 패드의 직경에 의한 것이지만, 5 내지 300㎛의 직경이 형성되도록 개구시키면 좋다.
이 패터닝에서는, 감광성 절연층을 형성한 후에, 노광하고, 노광 후 가열 처리(포스트 익스포저 베이킹: PEB)를 행하고, 현상한다. 즉, 공지된 리소그래피 기술을 사용해서 패턴의 형성을 행할 수 있다.
감광성 절연층으로 덮는 공정으로 형성한 감광성 절연층을 포토마스크를 개재해서 파장 190 내지 500㎚의 광으로 노광하여, 경화시킨다. 포토마스크는, 예를 들어 원하는 패턴을 도려 낸 것이어도 된다. 또한, 포토마스크의 재질은 파장 190 내지 500㎚의 광을 차폐하는 것이 바람직하고, 예를 들어 크롬 등이 적합하게 사용되지만 이것에 한정되는 것은 아니다. 파장 190 내지 500㎚의 광으로서는, 예를 들어 방사선 발생 장치에 의해 발생시킨 다양한 파장의 광, 예를 들어 g선, i선 등의 자외선광, 원자외선광(248㎚, 193㎚) 등을 들 수 있다. 그리고, 파장은 바람직하게는 248 내지 436㎚이다. 노광량은, 예를 들어 10 내지 3,000mJ/㎠가 바람직하다. 이와 같이 노광함으로써, 노광 부분이 가교해서 후술하는 현상액에 불용인 패턴이 형성된다.
또한, 현상 감도를 높이기 위해서 PEB를 행한다. PEB는, 예를 들어 40 내지 140℃에서 0.5 내지 10분간으로 할 수 있다.
그 후, 현상액으로 현상한다. 바람직한 현상액으로서 IPA나 PGMEA와 같은 유기 용제를 들 수 있다. 또한 바람직한 알칼리 수용액인 현상액은, 2.38%의 테트라메틸히드록시암모늄(TMAH) 수용액이다. 본 발명의 반도체 장치의 제조 방법에서는, 현상액으로서는 유기 용제가 바람직하게 사용된다. 현상은, 통상의 방법, 예를 들어 패턴이 형성된 기판을 현상액에 침지하는 것 등에 의해 행할 수 있다. 그 후, 필요에 따라, 세정, 린스, 건조 등을 행하여, 원하는 패턴을 갖는 감광성 절연층의 피막이 얻어진다.
계속해서, 개구부를 형성하는 공정에 있어서 형성된 개구부를 통해서, 제2 기판 또는 제2 소자의 도전성 플러그를 제1 기판의 전극 패드 또는 도전성 플러그에 솔더 볼을 개재해서 압접 접합한다. 제2 기판 또는 제2 소자를 제1 기판의 소정 위치에 압접으로 접합함으로써, 전술한 패턴을 형성한 감광성 절연층을 개재해서 제1 기판과 제2 기판 또는 제2 소자를 접착한다. 상술한 감광성 절연층으로 덮는 공정 및 개구부를 형성하는 공정에 의해 제1 기판 및 제2 기판 또는 제2 소자 중 적어도 한쪽에, 개구부를 갖는 감광성 절연층을 형성할 수 있다. 따라서, 압접 접합하는 공정에 있어서, 예를 들어 제1 기판의 상측에 제2 기판 또는 제2 소자를 배치하고, 열 압착함으로써 제1 기판과 제2 기판 또는 제2 소자와의 고정과 전극간의 절연을 행할 수 있다.
이하, 도 5를 사용하여, 본 발명의 반도체 장치의 제조 방법의 압접 접합하는 공정, 후술하는 전기적으로 접속하는 공정 및 후술하는 감광성 절연층을 베이크로 경화하는 공정을 설명한다. 예를 들어, 도 5의 (a)에 도시한 바와 같이, 도 4의 (a)에서 형성된 개구부(18)를 통해서, 도 2의 (c)의 제2 기판 또는 제2 소자의 도전성 플러그(14)를, 도 4의 (a)의 제1 기판의 전극 패드(11)에 솔더 볼(16)을 개재해서 압접 접합할 수 있다. 그 후, 전기적 접속 및 감광성 절연층의 경화를 행할 수 있다. 또한, 도 5의 (b)에 도시한 바와 같이, 도 4의 (c)에서 형성된 개구부(19)를 통해서, 도 4의 (c)의 제2 기판 또는 제2 소자의 도전성 플러그(14)를, 도 2의 (a)의 제1 기판의 전극 패드(11)에 솔더 볼(16)을 개재해서 압접 접합할 수 있다. 그 후, 전기적 접속 및 감광성 절연층의 경화를 행할 수 있다. 또한, 도 5의 (c)에 도시한 바와 같이, 도 4의 (b)에서 형성된 개구부(19) 및 도 4의 (c)에서 형성된 개구부(19)를 통해서, 도 4의 (c)의 제2 기판 또는 제2 소자의 도전성 플러그(14)를, 도 4의 (b)의 제1 기판의 도전성 플러그(12)에 솔더 볼(16)을 개재해서 압접 접합할 수 있다. 그 후, 전기적 접속 및 감광성 절연층의 경화를 행할 수 있다. 또한, 도 5의 (c)의 경우, 제1 기판측의 감광성 절연층(17)과 제2 기판 또는 제2 소자측의 감광성 절연층(17)의 재료는, 동일하거나 상아해도 된다.
본 발명에 있어서의 상기 감광성 절연층은, 기판 접착제이며, 열 및 압력의 적합한 조건 하에서, 2개의 기판간 또는 기판과 반도체 소자간에 접착성 결합이 형성되도록, 예를 들어 본 발명에 있어서의 감광성 재료로 피막을 형성한 제1 기판과, 제2 기판 또는 제2 소자와 접합시키는 접착제로서 사용할 수 있다. 상술한 바와 같이, 감광성 절연층은 제2 기판 또는 제2 소자에 형성되어 있어도 된다.
접합 조건으로서, 가열 온도는 50 내지 200℃, 1 내지 60분간으로 하는 것이 바람직하다. 접합 장치로서, 웨이퍼 본더 장치를 사용하여, 하중을 가하면서 감압 하에서의 웨이퍼끼리의 부착, 또는 플립 칩 본더 장치를 사용한 칩-웨이퍼 접합을 행할 수도 있다. 기판간에 형성된 접착층은, 후술하는 후경화 처리에 의해 결합력이 높아져서, 영구 접합이 되어, 언더필과 동등한 역할을 한다.
이어서, 제1 기판의 전극 패드 또는 도전성 플러그와, 제2 기판 또는 제2 소자의 도전성 플러그를 솔더 볼을 용융하는 베이크에 의해 고착함과 함께 전기적으로 접속한다. 이 공정에서는, 감광성 절연층을 개재해서 접합된 제1 기판과 제2 기판 또는 제2 소자를 추가로 범프 접속 온도(솔더 볼을 용융하는 온도)로 가열하여, 범프 접속을 행한다.
범프 접속을 행할 때의 온도는, 솔더 볼의 종류에 따라 적절히 설정할 수 있지만, 예를 들어 250 내지 270℃로 할 수 있다. 또한, 범프 접속을 행할 때의 시간도, 솔더 볼의 종류에 따라 적절히 설정할 수 있지만, 예를 들어 5초 내지 1분으로 할 수 있다.
범프 접속을 행할 때, 압력을 가해도 된다. 제1 기판과 제2 기판 또는 제2 소자를 압착에 의해 전기적으로 접속하는 경우, 1회의 압착으로 제1 기판과 제2 기판 또는 제2 소자와의 감광성 절연층을 개재한 접착, 및 제1 기판의 전극 패드 또는 도전성 플러그와 제2 기판 또는 제2 소자의 도전성 플러그와의 전기적 접속을 동시에 행할 수 있다. 즉, 압접 접합하는 공정과 전기적으로 접속하는 공정을 동시에 행할 수 있다. 이와 같이 하면, 공정수를 더 삭감할 수 있어, 생산성을 높일 수 있다. 한편, 압접 접합하는 공정과 전기적으로 접속하는 공정을 2단계로 나누어도 된다.
상기한 바와 같이 제1 기판과 제2 기판 또는 제2 소자를 감광성 절연층으로 접속할 때에 있어서는, 1회의 압착으로 범프 접속과 반도체 소자의 고정을 동시에 행해도 되지만, 압착을 2단계로 나누어 행해도 된다. 즉, 1회째에, 범프의 접속 온도보다 낮은 온도로 압착을 행하고, 2회째에 범프의 접속 온도로 압착을 행하는 방법이다.
압력을 가해서 범프 접속을 행하는 경우, 접합 장치로서, 웨이퍼 본더 장치를 사용하여, 하중을 가하면서 감압 하에서의 웨이퍼끼리의 부착, 또는 플립 칩 본더 장치를 사용한 칩-웨이퍼 접합을 행할 수도 있다.
또한, 제1 기판과 제2 기판 또는 제2 소자와의 압접 접합을 플립 칩 본더 장치를 사용해서 행한 경우, 상술의 감광성 절연층을 개재한 제1 기판과 제2 기판 또는 제2 소자와의 압접 접합에 계속해서 전기적으로 접속하는 공정을 행해도 된다.
또한, 압접 접합하는 공정, 전기적으로 접속하는 공정 및 후술하는 감광성 절연층을 베이크로 경화하는 공정을 행하는 순서는 특별히 한정되지 않는다. 예를 들어, 이들 공정 중에서, 감광성 절연층을 베이크로 경화하는 공정을 처음에 행할 수도 있다. 또한, 한번의 열처리로 이들 공정을 동시에 행할 수도 있다.
이어서, 제1 기판과 제2 기판 또는 제2 소자와의 사이를 접착하고 있는 감광성 절연층을 베이크로 경화한다. 압접 접합하는 공정과 전기적으로 접속하는 공정을 행한 기판은, 오븐이나 핫 플레이트를 사용하여, 온도 100 내지 250℃, 바람직하게는 150 내지 220℃에서 후경화한다. 또한, 후경화 온도가 100 내지 250℃이면 감광성 절연층의 가교 밀도를 높이고, 잔존하는 휘발 성분을 제거할 수 있어, 기판에 대한 밀착력, 내열성이나 강도, 또한 전기 절연성, 접합 강도의 관점에서 바람직하다. 부착(적층)을 행한 기판은 상기 후경화 처리에 의해 수지 피막의 가교 밀도가 증가하여, 기판 접착력을 높일 수 있다. 또한, 본 발명에 있어서의 화학 증폭형 네가티브형 레지스트 조성물 재료의 가교 반응에서는, 탈가스를 수반하는 부반응이 생기지 않기 때문에, 특히 기판 접착제로서 사용한 경우에 있어서, 접합 결함(보이드)을 야기하지 않는다. 후경화 시간은 10분간 내지 10시간, 특히 10분간 내지 3시간으로 할 수 있다.
이와 같이 해서 경화된 감광성 절연 경화층은 영구 접합이 되어, 언더필을 사용하지 않고 기판간 또는 기판과 칩(소자)간을 고정할 수 있고, 도전성 플러그간을 절연할 수 있다.
또한, 형성된 감광성 절연층의 경화 후 탄성률은 0.05 내지 2㎬인 것이 바람직하고, 특히 0.05 내지 1㎬가 바람직하다. 이와 같이 탄성률 2㎬ 이하의 감광성 절연층을 개재한 접착을 사용함으로써, 반도체 소자의 전극이 고밀도여도 반도체 소자와 회로 기판을 용이하게 접착함과 함께 높은 밀착성을 갖는 접합을 행할 수 있고, 또한 전기·전자 부품으로서의 높은 신뢰성, 절연성을 갖는 접속을 행할 수 있다.
또한, 감광성 절연층을 형성한 기판을 다이싱 가공 등에 의해 개편화(칩화)하여 감광성 절연층을 갖는 제2 소자를 제작해도 된다.
또한, 도 8에 도시한 바와 같이, 본 발명의 반도체 장치의 제조 방법에서는, 도전성 플러그가 감광성 절연층 밖으로 돌출되어 있는 제2 기판 또는 제2 소자를 사용할 수도 있다. 도 8의 (b)에 도시한 바와 같이, 제2 기판 또는 제2 소자로서, 도전성 플러그(14)가 감광성 절연층(17) 밖으로 돌출되어 있는 제2 기판 또는 제2 소자(15)를 사용할 수 있다. 도 8의 (b)에서는, 도전성 플러그(14)의 선단에 솔더 볼(16)을 형성한 것을 나타내고 있다. 도 8의 (b)의 제2 기판 또는 제2 소자(15)와 도 8의 (a)(제작 방법은 도 4의 (a)와 동일함)의 제1 기판(13)을, 도 8의 (c)에 도시하는 바와 같이 압접 접합할 수 있다.
상술한 접속부 구조를 갖고, 감광성 절연층이 제1 기판과 제2 기판 또는 제2 소자와의 사이의 절연층으로서 잔존하는 것을 특징으로 하는 반도체 장치 및 이러한 장치를 개편화해서 얻어지는 반도체 소자는 반도체 칩에 실시되는 팬 아웃 배선이나 WCSP(웨이퍼 레벨 칩 사이즈 패키지)용으로 적합하게 사용할 수 있다.
이상과 같이, 본 발명의 반도체 장치의 제조 방법이면, 반도체 소자 상에 미세한 전극 형성을 실시한 경우에도 배선 기판에 대한 적재나 반도체 장치의 적층을 용이하게 할 수 있고, 전극 패드와 도전성 플러그의 전기적 접합 가공을 용이하게 할 수 있다. 또한, 상술한 바와 같은 감광성 절연층을 사용함으로써 휨을 경감시킬 수 있고, 또한 반도체 소자의 높이, 도전성 플러그의 밀도에 의존하지 않고 언더필을 사용하지 않고, 반도체 소자 주변뿐만 아니라, 도전성 플러그 주변에 공극 등이 없이 매립되고, 충분한 절연성을 확보한 반도체 장치를 제조할 수 있다.
또한, 이와 같이 해서 얻어진 본 발명의 반도체 장치는, 배선 기판에 대한 적재나 반도체 장치의 적층이 용이하기 때문에, 반도체 장치를 적층시킨 적층형 반도체 장치(플립 칩형 반도체 장치)나 이것을 배선 기판에 적재하여 밀봉한 밀봉 후 적층형 반도체 장치로 할 수 있다.
예를 들어, 상기 본 발명의 반도체 장치의 제조 방법으로 제조된 반도체 장치를 다단으로 적층시킴으로써 플립 칩형 반도체 장치를 제조할 수 있다. 예를 들어, 도 7의 (a)에 도시한 바와 같은 플립 칩형 반도체 장치는, 상술한 본 발명의 반도체 장치의 제조 방법과 마찬가지 방법으로, 제1 기판과 제2 기판 또는 제2 소자 대신에, 2개의 반도체 장치를 적층시킴으로써 제조할 수 있다.
실시예
이하, 합성예, 실시예를 나타내어 본 발명을 구체적으로 설명하지만, 본 발명은 하기 예로 제한되는 것은 아니다.
먼저, 본 발명의 합성예에 있어서 사용하는 화합물 (M-1) 내지 (M-5)의 화학 구조식을 이하에 나타낸다.
Figure pat00016
[합성예 1]
교반기, 온도계, 질소 치환 장치 및 환류 냉각기를 구비한 5L 플라스크 내에 화합물 (M-1) 396.9g, 화합물 (M-2) 45.0g을 톨루엔 1875g에 용해 후, 화합물 (M-3) 949.6g, 화합물 (M-4) 6.1g을 첨가하고, 60℃로 가온했다. 그 후, 카본 담지 백금 촉매(5질량%) 2.2g을 투입하고, 내부 반응 온도가 65 내지 67℃로 승온하는 것을 확인 후, 3시간, 90℃까지 더 가온하고, 다시 60℃까지 냉각하고, 카본 담지 백금 촉매(5질량%) 2.2g을 투입하고, 화합물 (M-5) 107.3g을 1시간에 걸쳐 플라스크 내에 적하했다. 이때 플라스크 내 온도는, 78℃까지 상승했다. 적하 종료 후, 또한 90℃에서 3시간 숙성한 후, 실온까지 냉각하고, 메틸이소부틸케톤 1700g을 첨가하고, 본 반응 용액을 필터로 가압 여과함으로써 백금 촉매를 제거했다. 또한, 얻어진 고분자 화합물 용액에 순수 760g을 첨가하여 교반, 정치 분액을 행하여, 하층의 수층을 제거했다. 이 분액 수세 조작을 6회 반복해서, 고분자 화합물 용액 중의 미량 산 성분을 제거했다. 이 고분자 화합물 용액 중의 용제를 감압 증류 제거함과 함께, 시클로펜타논을 950g 첨가하여, 고형분 농도 60질량%의 시클로펜타논을 주용제로 하는 고분자 화합물 용액 (A-1)을 얻었다. 이 고분자 화합물 용액 중의 고분자 화합물의 분자량을 GPC에 의해 측정하면, 폴리스티렌 환산으로 중량 평균 분자량 62000이고, 식 (1)에 있어서의 (c+d)/(a+b+c+d)은 0.10이었다.
[합성예 2]
교반기, 온도계, 질소 치환 장치 및 환류 냉각기를 구비한 5L 플라스크 내에 화합물 (M-1) 441.0g을 톨루엔 1875g에 용해 후, 화합물 (M-3) 949.6g, 화합물 (M-4) 6.1g을 첨가하고, 60℃로 가온했다. 그 후, 카본 담지 백금 촉매(5질량%) 2.2g을 투입하고, 내부 반응 온도가 65 내지 67℃로 승온하는 것을 확인 후, 3시간, 90℃까지 더 가온하고, 다시 60℃까지 냉각하여, 카본 담지 백금 촉매(5질량%) 2.2g을 투입하고, 화합물 (M-5) 107.3g을 1시간에 걸쳐 플라스크 내에 적하했다. 이때 플라스크 내 온도는, 78℃까지 상승했다. 적하 종료 후, 또한 90℃에서 5시간 숙성한 후, 실온까지 냉각하고, 메틸이소부틸케톤 1700g을 첨가하여, 본 반응 용액을 필터로 가압 여과함으로써 백금 촉매를 제거했다. 또한, 얻어진 고분자 화합물 용액에 순수 760g을 첨가하여 교반, 정치 분액을 행하여, 하층의 수층을 제거했다. 이 분액 수세 조작을 6회 반복해서, 고분자 화합물 용액 중의 미량 산 성분을 제거했다. 이 고분자 화합물 용액 중의 용제를 감압 증류 제거함과 함께, 시클로펜타논을 950g 첨가하고, 고형분 농도 60질량%의 시클로펜타논을 주용제로 하는 고분자 화합물 용액 (A-2)를 얻었다. 이 고분자 화합물 용액 중의 고분자 화합물의 분자량을 GPC에 의해 측정하면, 폴리스티렌 환산으로 중량 평균 분자량 51000이고, 식 (1)에 있어서의 (c+d)/(a+b+c+d)는 0이었다.
본 발명의 배합예에 있어서 사용되며, 표 1에 기재된 (C) 광산 발생제는 이하와 같다.
Figure pat00017
Figure pat00018
Figure pat00019
또한, 본 발명의 배합예에 있어서 사용되며, 하기 표 1에 기재된 (B) 가교제는 이하와 같다.
알킬화 멜라민 수지, H-1((주)산와 케미컬 제조)
또한, 본 발명의 배합예에 있어서 사용되며, 하기 표 1에 기재된 (D) 에폭시기 함유 가교제는 이하와 같다.
Figure pat00020
Figure pat00021
그리고, 표 1 기재의 배합량에 따라, 실리콘 골격 함유 고분자 화합물((A) 성분), 가교제((B) 성분), 광산 발생제((C) 성분), 에폭시기 함유 가교제((D) 성분) 및 용제((E) 성분)를 배합하고, 그 후 상온에서 교반, 혼합, 용해한 후, 테플론(등록상표)제 1.0㎛ 필터로 정밀 여과를 행하여, 감광성 재료로서 배합예 1 내지 3의 화학 증폭형 네가티브형 레지스트 조성물 재료를 얻었다.
Figure pat00022
[광경화성 드라이 필름의 제작]
필름 코터로서 다이 코터, 지지 필름으로서 폴리에틸렌테레프탈레이트 필름(두께 38㎛)을 사용해서, 배합예 1의 감광성 재료를 상기 지지 필름 상에 도포했다. 계속해서, 100℃로 설정된 열풍 순환 오븐(길이 4m)을 5분간 통과시킴으로써, 지지 필름 상에 감광성 절연층을 형성했다. 감광성 절연층의 막 두께는 100㎛로 하였다. 상기 감광성 절연층 상으로부터, 보호 필름으로서 폴리에틸렌 필름(두께 50㎛)을 사용하여, 상기 보호 필름과 라미네이트 롤을 압력 1㎫로 접합하여, 광경화성 드라이 필름을 제작했다. 또한, 배합예 2, 3의 감광성 재료에 대해서도, 배합예 1의 감광성 재료와 마찬가지로 광경화성 드라이 필름을 제작했다.
(실시예 1)
도전성 접속부인, 직경 20㎛, 높이 4㎛의 전극 패드를 갖는 제1 기판(제1 회로 기판)과, 기판의 외부로 돌출된 직경 15㎛, 높이 5㎛의 도전성 플러그를 갖는 제2 기판을 사용했다. 이 제2 기판의 도전성 플러그의 선단에는 1㎛ 두께의 SnAg가 도금으로 실시되어 있다. 제2 기판의 도전성 플러그는, 제1 기판의 상측의 소정 위치에 배치된 경우에 제1 기판의 전극 패드에 위치하도록 설계되어 있다.
직경 200㎜(8인치)의 제1 기판에, 스핀 코터를 사용해서 배합예 1의 감광성 재료 용액을 막 두께 9.5㎛가 되도록 도포했다. 용제를 제거하기 위해서, 핫 플레이트에 의해 130℃에서 2분간 프리베이크를 행한 후, 전극 패드를 차광하는 디자인을 갖는 석영제 마스크를 개재해서 노광을 행하였다. 노광기는 수스 마이크로텍사(SUSS MICROTEC) 제조 콘택트 얼라이너형 노광 장치를 사용했다. 조사 후, 핫 플레이트에 의해 130℃에서 3분간 PEB를 행한 후에 냉각했다. 그 후, 상기 도포 후 제1 기판을 2-프로판올을 사용해서 5분간 스프레이 현상을 행하여, 전극 패드 상에 개구를 갖는 광경화성 수지막(감광성 절연층)을 제1 기판 상에 형성했다.
현상 후의 제1 기판과 도전성 플러그를 갖는 제2 기판을 위치 정렬하여, 전극 패드와 도전성 플러그가 접속하도록 배치, 160℃로 가열하면서 10kN의 힘을 5분간 가함으로써, 광경화성 수지막을 개재해서 제1 기판과 제2 기판을 접착했다. 기판의 접착에는 EV 그룹 제조 웨이퍼 본더를 사용했다. 계속해서 260℃에서 30초의 가열을 행함으로써 플러그 선단의 SnAg을 용융하여, 도전성 플러그와 전극 패드의 전기적 접속을 실시했다. 또한 불활성 가스 하 오븐 내에서에 180℃, 2시간의 가열에 의해 최종 경화를 행하였다. 경화 후의 제1 기판과 제2 기판의 접착은 양호하고, 전기적 접속도 양호했다.
(실시예 2)
도전성 접속부인, 직경 100㎛, 높이 4㎛의 전극 패드를 갖는 제1 기판과, 기판의 외부로 돌출된 직경 60㎛, 높이 40㎛의 도전성 플러그를 갖는 제2 기판을 사용했다. 이 제2 기판의 도전성 플러그의 선단에는 3㎛ 두께의 SnAg가 도금으로 실시되어 있다. 제2 기판의 도전성 플러그는 제1 기판의 상측의 소정 위치에 배치된 경우에 제1 기판의 전극 패드에 위치하도록 설계되어 있다.
배합예 2의 감광성 재료를 사용해서 제작한 수지 두께 45㎛의 광경화성 드라이 필름의 보호 필름을 박리하고, 진공 라미네이터 TEAM-100RF(타카토리사 제조)를 사용하여, 진공 챔버 내를 진공도 80㎩로 설정, 지지 필름 상의 감광성 절연층을 직경 200㎜의 제2 기판에 밀착시켰다. 온도 조건은 110℃로 했다. 상압으로 되돌린 후, 상기 기판을 진공 라미네이터에서 꺼내서, 지지 필름을 박리했다. 이어서, 기판과의 밀착성을 높이기 위해서 핫 플레이트에 의해 130℃에서 5분간 프리베이크를 행하였다. 얻어진 감광성 절연층에 대하여 상기와 마찬가지로 콘택트 얼라이너형 노광 장치를 사용해서 노광했다. 광 조사 후, 핫 플레이트에 의해 130℃에서 5분간 PEB를 행한 후 냉각하고, 상기 기판을 PGMEA로 6회 50초 패들, 계속해서 IPA를 사용해서 1분간 스프레이 현상을 더 행하여, 도전성 플러그 상에 개구를 갖는 광경화성 수지막(감광성 절연층)을 제2 기판 상에 형성했다.
제1 기판과 현상 후의 제2 기판을 위치 정렬하여, 전극 패드와 도전성 플러그가 접속하도록 배치, 160℃로 가열하면서 10kN의 힘을 5분간 가함으로써, 광경화성 수지막을 개재해서 제1 기판과 제2 기판을 접착했다. 기판의 접착에는 EV 그룹 제조 웨이퍼 본더를 사용했다. 계속해서 260℃에서 30초의 가열을 행함으로써 플러그 선단의 SnAg을 용융하여, 도전성 플러그와 전극 패드의 전기적 접속을 실시했다. 또한 불활성 가스 하 오븐 내에서에 180℃, 2시간의 가열에 의해 최종 경화를 행하였다. 경화 후의 제1 기판과 제2 기판의 접착은 양호하고, 전기적 접속도 양호했다.
(실시예 3)
도전성 접속부인, 직경 15㎛, 높이 4㎛의 전극 패드를 갖는 제1 기판과, 소자의 외부로 돌출된 직경 10㎛, 높이 3㎛의 도전성 플러그를 갖는 제2 소자를 사용했다. 제2 소자는 소자를 갖는 기판을 개편화함으로써 얻어진 소자이다. 이 제2 소자의 도전성 플러그의 선단에는 1㎛ 두께의 SnAg가 도금으로 실시되어 있다. 제2 소자의 도전성 플러그는, 제1 기판의 상측의 소정 위치에 배치된 경우에 제1 기판의 전극 패드에 위치하도록 설계되어 있다.
직경 200㎜의 제1 기판에, 스핀 코터를 사용해서 배합예 3의 감광성 재료 용액을 막 두께 7.5㎛가 되도록 도포했다. 용제를 제거하기 위해서, 핫 플레이트에 의해 130℃에서 2분간 프리베이크를 행한 후, 전극 패드를 차광하는 디자인을 갖는 석영제 마스크를 개재해서 노광을 행하였다. 노광기는 수스 마이크로텍사 제조 콘택트 얼라이너형 노광 장치를 사용했다. 조사 후, 핫 플레이트에 의해 130℃에서 3분간 PEB를 행한 후에 냉각했다. 그 후, 상기 도포 후 제1 기판을 2-프로판올을 사용해서 5분간 스프레이 현상을 행하여, 전극 패드 상에 개구를 갖는 광경화성 수지막(감광성 절연층)을 제1 기판 상에 형성했다.
제2 소자의 도전성 플러그가 형성된 면을, 제1 기판 상의 접속용 단자(전극 패드)와 위치 정렬하여, 압접 접합하는 공정과 전기적으로 접속하는 공정을 동시에 행하였다. 구체적으로는, 260℃, 5초로 플러그 선단의 SnAg을 용융하면서, 제1 기판과 제2 소자를 압착하고, 전극 패드와 도전성 플러그를 접속시켜서, 계속해서, 제2 소자를 160℃로 가열하면서 15초 압착을 계속하여, 광경화성 수지막을 개재한 제2 소자와 제1 기판의 접착을 실시했다. 또한 불활성 가스 하 오븐 내에서에 180℃, 2시간의 가열에 의해 최종 경화를 행하였다. 경화 후의 제1 기판과 제2 소자의 접착은 양호하고, 전기적 접속도 양호했다.
(실시예 4)
도전성 접속부인, 직경 20㎛, 높이 4㎛의 전극 패드를 갖는 직경 200㎜의 제1 기판에, 스핀 코터를 사용해서 배합예 2의 감광성 재료 용액을 막 두께 6㎛가 되도록 도포했다. 용제를 제거하기 위해서, 핫 플레이트에 의해 130℃에서 2분간 프리베이크를 행한 후, 전극 패드를 차광하는 디자인을 갖는 석영제 마스크를 개재해서 노광을 행하였다. 노광기는 수스 마이크로텍사 제조 콘택트 얼라이너형 노광 장치를 사용했다. 조사 후, 핫 플레이트에 의해 130℃에서 3분간 PEB를 행한 후에 냉각했다. 그 후, 상기 도포 후 제1 기판을 2-프로판올을 사용해서 5분간 스프레이 현상을 행하여, 전극 패드 상에 개구를 갖는 광경화성 수지막(감광성 절연층)을 제1 기판 상에 형성했다.
제2 기판은 직경 15㎛, 높이 6.5㎛의 플러그를 갖는 직경 200㎜의 기판이다. 이 제2 기판의 도전성 플러그의 선단에는 1㎛ 두께의 SnAg가 도금으로 실시되어 있다. 플러그를 형성한 제2 기판에, 스핀 코터를 사용해서 배합예 2의 감광성 재료 용액을 막 두께 10㎛가 되도록 도포했다. 용제를 제거하기 위해서, 핫 플레이트에 의해 130℃에서 2분간 프리베이크를 행한 후, 도전성 플러그를 차광하는 디자인을 갖는 석영제 마스크를 개재해서 노광을 행하였다. 노광기는 수스 마이크로텍사 제조 콘택트 얼라이너형 노광 장치를 사용했다. 조사 후, 핫 플레이트에 의해 130℃에서 3분간 PEB를 행한 후에 냉각했다. 그 후, 상기 도포 후 제2 기판을 2-프로판올을 사용해서 5분간 스프레이 현상을 행하여, 도전성 플러그 상에 개구를 갖는 광경화성 수지막(감광성 절연층)을 제2 기판 상에 형성했다.
제1 기판과 제2 기판을 위치 정렬하여, 전극 패드와 도전성 플러그가 접속하도록 배치, 160℃로 가열하면서 10kN의 힘을 5분간 가함으로써, 광경화성 수지막을 개재해서 제1 기판과 제2 기판을 접착했다. 기판의 접착에는 EV 그룹 제조 웨이퍼 본더를 사용했다. 계속해서 260℃에서 30초의 가열을 행함으로써 플러그 선단의 SnAg을 용융하여, 도전성 플러그와 전극 패드의 전기적 접속을 실시했다. 또한 불활성 가스 하 오븐 내에서에 180℃, 2시간의 가열에 의해 최종 경화를 행하였다. 경화 후의 제1 기판과 제2 기판의 접착은 양호하고, 전기적 접속도 양호했다.
또한, 본 발명은 상기 실시 형태에 한정되는 것은 아니다. 상기 실시 형태는, 예시이며, 본 발명의 특허 청구 범위에 기재된 기술적 사상과 실질적으로 동일한 구성을 갖고, 마찬가지 작용 효과를 발휘하는 것은, 어떠한 것이든 본 발명의 기술적 범위에 포함된다.
11 : 전극 패드
12 : 제1 기판의 도전성 플러그
13 : 제1 기판
14 : 제2 기판 또는 제2 소자의 도전성 플러그
15 : 제2 기판 또는 제2 소자
16 : 솔더 볼
17 : 감광성 절연층
18 : 전극 패드 상의 개구부
19 : 도전성 플러그 상의 개구부
2101 : 감광성 폴리이미드 수지
2102 : 반도체 소자 또는 기판
2110 : 전극 패드
2114 : 범프
2120 : 범프 구비 반도체 소자.

Claims (10)

  1. 복수의 반도체 회로층을 적층해서 구성된 삼차원 적층 구조를 갖는 반도체 장치의 제조 방법으로서,
    기판의 외부에 노출되도록 도전성 접속부인 전극 패드, 또는 해당 전극 패드로부터 돌출되도록 추가로 도전성 재료로 이루어지는 도전성 플러그가 설치된 제1 기판과, 해당 제1 기판에 적층되는 것이며, 기판 또는 소자의 외부에 노출되도록 도전성 재료로 이루어지는 도전성 플러그가 설치된 제2 기판 또는 제2 소자를 준비하는 공정과,
    상기 제1 기판의 전극 패드 또는 도전성 플러그 및 상기 제2 기판 또는 상기 제2 소자의 도전성 플러그 중 적어도 한쪽에 솔더 볼을 형성하는 공정과,
    상기 제1 기판의 전극 패드가 형성된 면 및 상기 제2 기판 또는 상기 제2 소자의 도전성 플러그가 형성된 면 중 적어도 한쪽을 감광성 절연층으로 덮는 공정과,
    상기 감광성 절연층으로 덮인 쪽의 기판 또는 소자에 있어서의 전극 패드 또는 도전성 플러그 상에, 마스크를 개재한 리소그래피에 의해 개구부를 형성하는 공정과,
    상기 형성된 개구부를 통해서, 상기 제2 기판 또는 상기 제2 소자의 도전성 플러그를 상기 제1 기판의 전극 패드 또는 도전성 플러그에 상기 솔더 볼을 개재해서 압접 접합하는 공정과,
    상기 제1 기판의 전극 패드 또는 도전성 플러그와, 상기 제2 기판 또는 상기 제2 소자의 도전성 플러그를 상기 솔더 볼을 용융하는 베이크에 의해 고착함과 함께 전기적으로 접속하는 공정과,
    상기 감광성 절연층을 베이크로 경화하는 공정
    을 갖는 것을 특징으로 하는 반도체 장치의 제조 방법.
  2. 제1항에 있어서, 상기 압접 접합하는 공정과 상기 전기적으로 접속하는 공정을 동시에 행하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  3. 제1항 또는 제2항에 있어서, 상기 준비하는 공정에 있어서, 상기 제2 소자는, 소자를 갖는 기판을 개편화(個片化)함으로써, 또는 기판에 미리 가접착시킨 소자를 박리함으로써 준비하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  4. 제1항 또는 제2항에 있어서, 상기 감광성 절연층을, 방향족기 함유 실리콘계 수지 및 에폭시기 함유 실리콘 수지에서 선택되는 1종의 수지를 포함하는 유기층으로 하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  5. 제1항 또는 제2항에 있어서, 상기 감광성 절연층을,
    (A) 하기 일반식 (1)로 표시되는 반복 단위를 갖는 중량 평균 분자량이 3,000 내지 500,000인 실리콘 골격 함유 고분자 화합물,
    Figure pat00023

    (식 중 R1 내지 R4는 동일하거나 상이해도 되는 탄소수 1 내지 8의 1가 탄화수소기를 나타낸다. m은 1 내지 100의 정수이다. a, b, c, d는 0 또는 양수이며, 또한 a, b, c, d는 동시에 0이 되는 일이 없다. 단, a+b+c+d=1이다. 또한, X는 하기 일반식 (2)로 표시되는 유기기, Y는 하기 일반식 (3)으로 표시되는 유기기이다)
    Figure pat00024

    (식 중 Z는
    Figure pat00025

    중 어느 것으로부터 선택되는 2가의 유기기이고, n은 0 또는 1이다. R5 및 R6은 각각 탄소수 1 내지 4의 알킬기 또는 알콕시기이고, 서로 상이하거나 동일해도 된다. k는 0, 1, 2 중 어느 것이다)
    Figure pat00026

    (식 중 V는
    Figure pat00027

    중 어느 것으로부터 선택되는 2가의 유기기이고, p는 0 또는 1이다. R7 및 R8은 각각 탄소수 1 내지 4의 알킬기 또는 알콕시기이고, 서로 상이하거나 동일해도 된다. h는 0, 1, 2 중 어느 것이다)
    (B) 포름알데히드 또는 포름알데히드-알코올에 의해 변성된 아미노 축합물 및 1 분자 중에 평균해서 2개 이상의 메틸올기 또는 알콕시메틸올기를 갖는 페놀 화합물에서 선택되는 1종 또는 2종 이상의 가교제,
    (C) 파장 190 내지 500㎚의 광에 의해 분해되어, 산을 발생하는 광산 발생제,
    (D) 에폭시기 함유 가교제,
    (E) 용제
    를 함유하는 화학 증폭형 네가티브형 레지스트 조성물 재료로 형성하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  6. 제1항 또는 제2항에 있어서, 상기 감광성 절연층으로 덮는 공정에 있어서, 상기 감광성 절연층을, 상기 제1 기판의 전극 패드가 형성된 면 및 상기 제2 기판 또는 상기 제2 소자의 도전성 플러그가 형성된 면 중 적어도 한쪽에 감광성 재료를 도포하고, 건조함으로써 형성하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  7. 제1항 또는 제2항에 있어서, 상기 감광성 절연층으로 덮는 공정에 있어서, 상기 감광성 절연층을, 상기 제1 기판의 전극 패드가 형성된 면 및 상기 제2 기판 또는 상기 제2 소자의 도전성 플러그가 형성된 면 중 적어도 한쪽에, 감광성 재료를 지지 필름에 도포·건조해서 얻어지는 광경화성 드라이 필름을 부착함으로써 형성하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  8. 제1항 또는 제2항에 기재된 반도체 장치의 제조 방법으로 제조된 반도체 장치를 다단으로 적층시킴으로써 플립 칩형 반도체 장치를 제조하는 것을 특징으로 하는 플립 칩형 반도체 장치의 제조 방법.
  9. 복수의 반도체 회로층을 적층해서 구성된 삼차원 적층 구조를 갖는 반도체 장치로서,
    기판의 외부에 노출되도록 도전성 접속부인 전극 패드, 또는 해당 전극 패드로부터 돌출되도록 추가로 도전성 재료로 이루어지는 도전성 플러그가 설치된 제1 기판과,
    해당 제1 기판 상에 적층되고, 상기 전극 패드 또는 상기 도전성 플러그 상에, 개구부를 갖는 감광성 절연층과,
    해당 감광성 절연층 상에 적층되고, 기판 또는 소자의 외부에 노출되도록 도전성 재료로 이루어지는 도전성 플러그가 설치된 제2 기판 또는 제2 소자를 갖고,
    상기 개구부를 통해서, 상기 제2 기판 또는 상기 제2 소자의 도전성 플러그와 상기 제1 기판의 전극 패드 또는 도전성 플러그가 솔더 볼을 개재해서 전기적으로 접속된 것이고,
    상기 감광성 절연층이,
    (A) 하기 일반식 (1)로 표시되는 반복 단위를 갖는 중량 평균 분자량이 3,000 내지 500,000인 실리콘 골격 함유 고분자 화합물,
    Figure pat00028

    (식 중 R1 내지 R4는 동일하거나 상이해도 되는 탄소수 1 내지 8의 1가 탄화수소기를 나타낸다. m은 1 내지 100의 정수이다. a, b, c, d는 0 또는 양수이며, 또한 a, b, c, d는 동시에 0이 되는 일이 없다. 단, a+b+c+d=1이다. 또한, X는 하기 일반식 (2)로 표시되는 유기기, Y는 하기 일반식 (3)으로 표시되는 유기기이다)
    Figure pat00029

    (식 중 Z는
    Figure pat00030

    중 어느 것으로부터 선택되는 2가의 유기기이고, n은 0 또는 1이다. R5 및 R6은 각각 탄소수 1 내지 4의 알킬기 또는 알콕시기이고, 서로 상이하거나 동일해도 된다. k는 0, 1, 2 중 어느 것이다)
    Figure pat00031

    (식 중 V는
    Figure pat00032

    중 어느 것으로부터 선택되는 2가의 유기기이고, p는 0 또는 1이다. R7 및 R8은 각각 탄소수 1 내지 4의 알킬기 또는 알콕시기이고, 서로 상이하거나 동일해도 된다. h는 0, 1, 2 중 어느 것이다)
    (B) 포름알데히드 또는 포름알데히드-알코올에 의해 변성된 아미노 축합물 및 1 분자 중에 평균해서 2개 이상의 메틸올기 또는 알콕시메틸올기를 갖는 페놀 화합물에서 선택되는 1종 또는 2종 이상의 가교제,
    (C) 파장 190 내지 500㎚의 광에 의해 분해되어, 산을 발생하는 광산 발생제,
    (D) 에폭시기 함유 가교제,
    (E) 용제
    를 함유하는 화학 증폭형 네가티브형 레지스트 조성물 재료로 형성된 것임을 특징으로 하는 반도체 장치.
  10. 제9항에 기재된 반도체 장치가 다단으로 적층된 것임을 특징으로 하는 플립 칩형 반도체 장치.
KR1020170023352A 2016-02-26 2017-02-22 반도체 장치의 제조 방법, 플립 칩형 반도체 장치의 제조 방법, 반도체 장치 및 플립 칩형 반도체 장치 KR102560487B1 (ko)

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