KR20160148223A - 패키지 기판 및 이를 포함하는 반도체 패키지 - Google Patents

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Abstract

패키지 기판은 절연 기판, 내부 회로들 및 휨 억제 부재를 포함할 수 있다. 상기 절연 기판은 반도체 칩들이 실장되는 복수개의 실장 영역들, 및 주변 영역을 가질 수 있다. 상기 내부 회로들은 상기 절연 기판의 실장 영역들 내에 형성될 수 있다. 상기 휨 억제 부재는 상기 실장 영역들 중 적어도 어느 하나에 배치되어, 상기 절연 기판의 휘어짐을 억제할 수 있다. 따라서, 패키지 기판의 강도가 휨 억제 부재에 의해서 보강되어, 리플로우 공정 중에, 패키지 기판이 휘어지는 것을 억제할 수 있다.

Description

패키지 기판 및 이를 포함하는 반도체 패키지{PACKAGE SUBSTRATE AND SEMICONDUCTOR PACKAGE INCLUDING THE SAME}
본 발명은 패키지 기판, 및 이를 포함하는 반도체 패키지에 관한 것으로서, 보다 구체적으로는 복수개의 반도체 칩들이 실장되는 패키지 기판, 및 이러한 패키지 기판을 포함하는 반도체 패키지에 관한 것이다.
일반적으로, 플립 칩 패키지는 반도체 칩, 도전성 범프, 및 패키지 기판을 포함할 수 있다. 도전성 범프는 반도체 칩과 패키지 기판 사이에 개재되어, 반도체 칩의 패드들을 패키지 기판의 내부 회로에 전기적으로 연결시킬 수 있다. 이러한 플립 칩 패키지는 패키지 기판의 상부면에 도전성 범프들을 매개로 복수개의 반도체 칩들을 부착하는 리플로우 공정, 반도체 칩들을 몰딩하는 공정, 패키지 기판을 절단하여 반도체 칩들을 개개로 분리하는 공정, 및 패키지 기판의 하부면에 외부접속단자들을 실장하는 공정을 통해서 제조될 수 있다.
관련 기술들에 따르면, 패키지 기판 제조 중에, 내부 회로들 중에서 비정상 내부 회로가 발생될 수 있다. 이러한 비정상 내부 회로에 반도체 칩을 전기적으로 연결시킬 필요는 없으므로, 비정상 내부 회로를 갖는 패키지 기판의 상부면에는 반도체 칩이 실장되지 않을 수 있다. 반도체 칩이 실장되지 않은 패키지 기판 부분은 반도체 칩들이 실장된 패키지 기판의 다른 부분들에 비해서 취약한 강도를 가질 수 있다. 이로 인하여, 고온의 열을 이용하는 리플로우 공정 중에, 반도체 칩들과 패키지 기판 사이의 열팽창 계수 차이로 인한 패키지 기판의 휨이 취약한 강도를 갖는 패키지 기판의 부분으로 인해서 더욱 심하게 발생될 수 있다.
본 발명은 리플로우 공정 중에 휘어짐을 억제할 수 있는 패키지 기판을 제공한다.
또한, 본 발명은 상기된 패키지 기판을 포함하는 반도체 패키지도 제공한다.
본 발명의 일 견지에 따른 패키지 기판은 절연 기판, 내부 회로들 및 휨 억제 부재를 포함할 수 있다. 상기 절연 기판은 반도체 칩들이 실장되는 복수개의 실장 영역들, 및 주변 영역을 가질 수 있다. 상기 내부 회로들은 상기 절연 기판의 실장 영역들 내에 형성될 수 있다. 상기 휨 억제 부재는 상기 실장 영역들 중 적어도 어느 하나에 배치되어, 상기 절연 기판의 휘어짐을 억제할 수 있다.
예시적인 실시예들에 있어서, 상기 휨 억제 부재는 상기 내부 회로들 중에서 비정상 내부 회로가 형성된 상기 실장 영역에 배치될 수 있다.
예시적인 실시예들에 있어서, 상기 휨 억제 부재는 상기 반도체 칩의 강도 이상의 강도를 가질 수 있다.
예시적인 실시예들에 있어서, 상기 휨 억제 부재는 상기 반도체 칩의 상부면 이하의 평면 상에 위치하는 상부면을 가질 수 있다.
예시적인 실시예들에 있어서, 상기 휨 억제 부재는 금속 테이프를 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 실장 영역은 상기 절연 기판의 중앙 영역을 포함할 수 있다. 상기 주변 영역은 상기 중앙 영역을 둘러싸는 상기 절연 기판의 가장자리 영역을 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 패키지 기판은 상기 절연 기판의 상기 주변 영역에 배치된 적어도 하나의 보조 휨 억제 부재를 더 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 보조 휨 억제 부재는 상기 절연 기판의 장변과 직교하는 방향을 따라 연장된 제 1 보조 휨 억제 라인을 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 보조 휨 억제 부재는 상기 절연 기판의 장변과 평행한 방향을 따라 연장된 제 2 보조 휨 억제 라인을 더 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 보조 휨 억제 부재는 금속 테이프를 포함할 수 있다.
본 발명의 다른 견지에 따른 반도체 패키지는 패키지 기판 및 반도체 칩들을 포함할 수 있다. 상기 패키지 기판은 복수개의 실장 영역들과 주변 영역을 갖는 절연 기판, 상기 절연 기판의 실장 영역들 내에 형성된 내부 회로들, 및 상기 실장 영역들 중 적어도 어느 하나에 배치되어 상기 절연 기판의 휘어짐을 억제하는 휨 억제 부재를 포함할 수 있다. 상기 반도체 칩들은 상기 실장 영역들에 실장되고, 상기 내부 회로들과 전기적으로 연결될 수 있다.
예시적인 실시예들에 있어서, 상기 반도체 칩들은 상기 내부 회로들 중에서 정상 내부 회로들이 형성된 상기 실장 영역들에 실장될 수 있다. 상기 휨 억제 부재는 상기 내부 회로들 중에서 비정상 내부 회로가 형성된 상기 실장 영역에 배치될 수 있다.
예시적인 실시예들에 있어서, 상기 반도체 패키지는 상기 반도체 칩들과 상기 절연 기판 사이에 개재되어, 상기 반도체 칩들의 본딩 패드들과 상기 내부 회로들을 전기적으로 연결시키는 도전성 범프들을 더 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 반도체 패키지는 상기 반도체 칩들의 본딩 패드들과 상기 내부 회로들을 전기적으로 연결시키는 도전성 와이어들을 더 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 패키지 기판은 상기 주변 영역 내에서 상기 절연 기판의 장변과 직교하는 방향을 따라 연장된 제 1 보조 휨 억제 라인, 및 상기 주변 영역 내에서 상기 절연 기판의 장변과 평행한 방향을 따라 연장된 제 2 보조 휨 억제 라인을 더 포함할 수 있다.
이와 같은 본 발명에 따르면, 비정상으로 판정된 내부 회로가 형성된 실장 영역에 반도체 칩 이상의 강도를 갖는 휨 억제 부재가 배치됨으로써, 패키지 기판의 강도가 휨 억제 부재에 의해서 보강될 수 있다. 따라서, 리플로우 공정 중에, 패키지 기판이 휘어지는 것을 억제할 수 있다. 특히, 휨 억제 부재는 저가의 금속 테이프를 포함하므로, 패키지 기판 및 반도체 패키지의 단가가 휨 억제 부재에 의해서 크게 상승되지 않을 수 있다.
도 1은 본 발명의 일 실시예에 따른 패키지 기판을 나타낸 평면도이다.
도 2는 도 1의 Ⅱ-Ⅱ' 선을 따라 나타낸 단면도이다.
도 3은 본 발명의 다른 실시예에 따른 패키지 기판을 나타낸 평면도이다.
도 4는 도 3의 Ⅳ-Ⅳ' 선을 따라 나타낸 단면도이다.
도 5는 도 3의 Ⅴ-Ⅴ' 선을 따라 나타낸 단면도이다.
도 6은 본 발명의 또 다른 실시예에 따라 도 1에 도시된 패키지 기판을 포함하는 반도체 패키지를 나타낸 평면도이다.
도 7은 도 6의 Ⅶ-Ⅶ' 선을 따라 나타낸 단면도이다.
도 8은 본 발명의 또 다른 실시예에 따라 도 1에 도시된 패키지 기판을 포함하는 반도체 패키지를 나타낸 평면도이다.
도 9는 도 8의 Ⅸ-Ⅸ' 선을 따라 나타낸 단면도이다.
이하, 첨부한 도면을 참조하여 본 발명의 실시예에 대해 상세히 설명한다. 본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 본문에 상세하게 설명하고자 한다. 그러나, 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다. 각 도면을 설명하면서 유사한 참조부호를 유사한 구성요소에 대해 사용하였다. 첨부된 도면에 있어서, 구조물들의 치수는 본 발명의 명확성을 기하기 위하여 실제보다 확대하여 도시한 것이다.
제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다. 예를 들어, 본 발명의 권리 범위를 벗어나지 않으면서 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소도 제1 구성요소로 명명될 수 있다.
본 출원에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 명세서 상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 가지고 있다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥 상 가지는 의미와 일치하는 의미를 가지는 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
패키지 기판
도 1은 본 발명의 일 실시예에 따른 패키지 기판을 나타낸 평면도이고, 도 2는 도 1의 Ⅱ-Ⅱ' 선을 따라 나타낸 단면도이다.
도 1 및 도 2를 참조하면, 본 실시예에 따른 패키지 기판(100)은 절연 기판(110), 복수개의 내부 회로(120)들, 및 적어도 하나의 휨 억제 부재(130)를 포함할 수 있다.
절연 기판(110)은 장변(112)과 단변(114)을 갖는 직사각형의 형상을 가질 수 있다. 절연 기판(110)은 절연성 물질을 포함할 수 있다. 절연성 물질의 종류는 특정 물질로 국한되지 않을 수 있다.
절연 기판(110)은 복수개의 실장 영역(Mount Region : MR)들 및 주변 영역(Peripheral Region : PR)을 가질 수 있다. 반도체 칩들이 실장 영역(MR)들 내에 실장될 수 있다. 반면에, 반도체 칩들은 주변 영역(PR)에는 실장되지 않을 수 있다. 실장 영역(MR)들은 절연 기판(110)의 중앙부에 해당될 수 있다. 실장 영역(MR)들은 좌우 동일한 간격을 두고 배열될 수 있다. 주변 영역(PR)은 실장 영역(MR)들을 둘러싸는 절연 기판(110)의 가장자리 영역에 해당될 수 있다.
내부 회로(120)들은 절연 기판(110)의 실장 영역(MR)들 내에 형성될 수 있다. 내부 회로(120)들 각각은 절연 기판(110)의 실장 영역(MR)의 상부면을 통해 노출된 상단, 및 실장 영역(MR)의 하부면을 통해 노출된 하단을 가질 수 있다. 반면에, 내부 회로(120)들은 절연 기판(110)의 주변 영역(PR)에는 형성되지 않을 수 있다. 하나의 실장 영역(MR) 내에 위치한 하나의 내부 회로(120)는 이웃하는 실장 영역(MR)들 내에 위치한 다른 내부 회로(120)들과는 전기적으로 절연될 수 있다. 즉, 반도체 칩들이 실장 영역(MR)들 내에 실장된 이후, 반도체 칩들 사이를 따라 절연 기판(110)을 절단하여 복수개의 반도체 패키지들을 형성하게 되므로, 어느 한 내부 회로(120)는 이웃하는 내부 회로(120)들과 전기적으로 연결될 필요는 없다.
내부 회로(120)들을 절연 기판(110)의 실장 영역(MR)들에 형성한 이후, 내부 회로(120)들에 대한 전기적 검사를 수행하여 내부 회로(120)들의 정상 여부를 판정할 수 있다. 예를 들어서, 어느 한 실장 영역(MR)에 형성된 내부 회로(120)가 단선부(122)를 가질 경우, 단선부(122)를 갖는 내부 회로(120)에 대해서 비정상 내부 회로(120a)로 판정할 수 있다. 비정상 내부 회로(120a)가 형성된 실장 영역(MR)에 고가의 반도체 칩을 실장할 필요는 없으므로, 반도체 칩들은 정상으로 판정된 내부 회로(120)들이 형성된 실장 영역(MR)들에만 실장되고, 비정상으로 판정된 내부 회로(120a)가 형성된 실장 영역(MR)에는 실장되지 않을 수 있다. 따라서, 비정상 내부 회로(120a)를 갖는 실장 영역(MR)에는 반도체 칩이 존재하지 않을 수 있다.
반도체 칩들을 정상 내부 회로(120)들이 형성된 실장 영역(MR)들에만 실장한 이후, 고온의 열을 이용해서 반도체 칩들을 정상 내부 회로(120)들에 접합시킬 수 있다. 이러한 접합 공정 중에, 절연 기판(110)과 반도체 칩들 사이의 열팽창 계수 차이로 인해서 절연 기판(110)이 휘어질 수 있다. 반도체 칩들이 절연 기판(110)을 지지하여, 절연 기판(110)의 휘어짐을 억제시킬 수는 있다.
그러나, 전술한 바와 같이, 비정상 내부 회로(120a)를 갖는 실장 영역(MR)에는 반도체 칩이 존재하지 않으므로, 이러한 실장 영역(MR)에 해당하는 절연 기판(110) 부분의 강도가 취약해질 수 있다. 결과적으로, 접합 공정 중에, 절연 기판(110)이 심하게 휘어질 수 있다. 휘어진 절연 기판(110)에 대한 후속 패키징 공정들에 문제가 발생될 수 있다.
본 실시예에서는, 휨 억제 부재(130)가 비정상 내부 회로(120a)를 갖는 실장 영역(MR)에 배치될 수 있다. 휨 억제 부재(130)는 접착제(140)를 매개로 비정상 내부 회로(120)를 갖는 실장 영역(MR)에 부착될 수 있다. 휨 억제 부재(130)는 반도체 칩을 대신해서 절연 기판(110)의 휨을 억제시키므로, 휨 억제 부재(130)는 반도체 칩의 강도 이상의 강도를 가질 수 있다. 또한, 휨 억제 부재(130)가 반도체 칩들보다 상부로 돌출되어 있으면, 패키지 기판(100) 취급시 파손과 같은 문제가 발생될 수 있다. 따라서, 휨 억제 부재(130)는 반도체 칩의 상부면 이하의 평면 상에 위치하는 상부면을 가질 수 있다. 특히, 휨 억제 부재(130)로 인해서 패키지 기판(100)의 단가가 상승하는 것을 억제하기 위해서, 휨 억제 부재(130)는 반도체 칩보다 낮은 저가의 금속 테이프를 포함할 수 있다. 예를 들어서, 휨 억제 부재(130)는 저가의 구리 테이프를 포함할 수 있다. 그러나, 휨 억제 부재(130)는 구리 이외에 다른 종류의 금속 테이프들을 포함할 수도 있다. 또한, 다른 실시예로서, 휨 억제 부재(130)는 절연성 물질을 포함할 수도 있다.
본 실시예에 따르면, 비정상으로 판정된 내부 회로가 형성된 실장 영역에 반도체 칩 이상의 강도를 갖는 휨 억제 부재가 배치됨으로써, 패키지 기판의 강도가 휨 억제 부재에 의해서 보강될 수 있다. 따라서, 반도체 칩을 접합하는 공정 중에, 패키지 기판이 휘어지는 것을 억제할 수 있다. 특히, 휨 억제 부재는 저가의 금속 테이프를 포함하므로, 패키지 기판의 단가가 휨 억제 부재에 의해서 크게 상승되지 않을 수 있다.
도 3은 본 발명의 다른 실시예에 따른 패키지 기판을 나타낸 평면도이고, 도 4는 도 3의 Ⅳ-Ⅳ' 선을 따라 나타낸 단면도이며, 도 5는 도 3의 Ⅴ-Ⅴ' 선을 따라 나타낸 단면도이다.
본 실시예에 따른 패키지 기판(100a)은 보조 휨 억제 부재를 더 포함한다는 점을 제외하고는 도 1에 도시된 패키지 기판(100)의 구성요소들과 실질적으로 동일한 구성요소들을 포함할 수 있다. 따라서, 동일한 구성요소들은 동일한 참조부호들로 나타내고, 또한 동일한 구성요소들에 대한 반복 설명은 생략할 수 있다.
도 3 내지 도 5를 참조하면, 보조 휨 억제 부재(150)는 절연 기판(110)의 주변 영역(PR) 내에 배치될 수 있다. 보조 휨 억제 부재(150)는 휨 억제 부재(130)와 함께 절연 기판(110)의 휨을 억제시킬 수 있다. 즉, 실장 영역(MR) 내의 휨 억제 부재(130)와 주변 영역(PR) 내의 보조 휨 억제 부재(150)가 절연 기판(110)의 휨을 같이 억제시킬 수 있다.
보조 휨 억제 부재(150)는 반도체 칩의 강도 이상의 강도를 가질 수 있다. 보조 휨 억제 부재(150)는 반도체 칩의 상부면 이하의 평면 상에 위치하는 상부면을 가질 수 있다. 보조 휨 억제 부재(150)는 구리와 같은 금속 테이프를 포함할 수 있다.
본 실시예에서, 보조 휨 억제 부재(150)는 제 1 보조 휨 억제 라인(152) 및 제 2 보조 휨 억제 라인(154)을 포함할 수 있다. 제 1 보조 휨 억제 라인(152)은 절연 기판(110)의 단변(114)들을 따라 연장된 양측 주변 영역(PR)들 내에 배치될 수 있다. 제 1 보조 휨 억제 라인(152)은 절연 기판(110)의 장변(112)과 실질적으로 직교하는 방향을 따라 연장되어, 절연 기판(110)이 장변(112)을 중심으로 휘어지는 것을 억제시킬 수 있다. 제 2 보조 휨 억제 라인(154)은 절연 기판(110)의 장변(112)들을 따라 연장된 양측 주변 영역(PR)들 내에 배치될 수 있다. 제 2 보조 휨 억제 라인(154)은 절연 기판(110)의 장변(112)과 실질적으로 평행한 방향을 따라 연장되어, 절연 기판(110)이 단변(114)을 중심으로 휘어지는 것을 억제시킬 수 있다.
본 실시예에 따르면, 휨 억제 부재에 부가하여 보조 휨 억제 부재가 절연 기판의 주변 영역 내에 배치됨으로써, 패키지 기판의 휨을 더욱 억제시킬 수 있다. 이러한 보조 휨 억제 부재도 저가의 금속 테이프를 포함하므로, 패키지 기판의 단가가 보조 휨 억제 부재에 의해서 크게 상승되지 않을 수 있다.
반도체 패키지
도 6은 본 발명의 또 다른 실시예에 따라 도 1에 도시된 패키지 기판을 포함하는 반도체 패키지를 나타낸 평면도이고, 도 7은 도 6의 Ⅶ-Ⅶ' 선을 따라 나타낸 단면도이다.
도 6 및 도 7을 참조하면, 본 실시예에 따른 반도체 패키지(200)는 패키지 기판(100), 복수개의 반도체 칩(210)들, 및 복수개의 도전성 범프(220)들을 포함할 수 있다.
본 실시예에서, 패키지 기판(100)은 도 1에 도시된 패키지 기판(100)의 구성요소들과 실질적으로 동일한 구성요소들을 포함할 수 있다. 따라서, 동일한 구성요소들은 동일한 참조부호들로 나타내고, 또한 동일한 구성요소들에 대한 반복 설명은 생략할 수 있다. 다른 실시예로서, 반도체 패키지(200)는 도 3에 도시된 패키지 기판(100a)을 포함할 수도 있다.
반도체 칩(210)들은 정상 내부 회로(120)들이 형성된 절연 기판(110)의 실장 영역(MR)들에 실장될 수 있다. 반면에, 반도체 칩(210)들은 비정상 내부 회로(120a)가 형성된 절연 기판(110)의 실장 영역(MR)에는 실장되지 않을 수 있다. 휨 억제 부재(130)가 비정상 내부 회로(120a)가 형성된 절연 기판(110)의 실장 영역(MR)에 배치될 수 있다. 반도체 칩(210)들 각각은 본딩 패드(212)를 포함할 수 있다. 본딩 패드(212)는 패키지 기판(100)의 상부면을 향하는 반도체 칩(210)의 하부면에 배치될 수 있다.
도전성 범프(220)들은 반도체 칩(210)들의 본딩 패드(212)들에 배치될 수 있다. 도전성 범프(220)들은 내부 회로(120)들의 상단들에 전기적으로 연결될 수 있다. 따라서, 본 실시예의 반도체 패키지(200)는 도전성 범프(220)들을 매개로 반도체 칩(210)들과 패키지 기판(100)이 전기적으로 연결된 플립 칩 패키지에 해당될 수 있다.
도전성 범프(220)들은 리플로우 공정을 통해서 패키지 기판(100)의 내부 회로(120)들에 접합될 수 있다. 이러한 리플로우 공정 중에, 휨 억제 부재(130)가 패키지 기판(100)의 강도를 보완하게 되므로, 패키지 기판(100)의 휨이 억제될 수 있다.
몰딩 부재가 패키지 기판(100)의 상부면에 형성되어 반도체 칩(210)들을 덮을 수 있다. 외부접속단자들이 패키지 기판(100)의 하부면을 통해 노출된 내부 회로(120)들의 하단들에 실장될 수 있다.
반도체 칩(210)들 사이를 따라서 패키지 기판(100)을 절단하는 것에 의해서, 복수개의 반도체 패키지(200)들을 형성할 수 있다.
도 8은 본 발명의 또 다른 실시예에 따라 도 1에 도시된 패키지 기판을 포함하는 반도체 패키지를 나타낸 평면도이고, 도 9는 도 8의 Ⅸ-Ⅸ' 선을 따라 나타낸 단면도이다.
도 8 및 도 9를 참조하면, 본 실시예에 따른 반도체 패키지(200a)는 패키지 기판(100), 복수개의 반도체 칩(210)들, 및 복수개의 도전성 와이어(230)들을 포함할 수 있다.
본 실시예에서, 패키지 기판(100)은 도 1에 도시된 패키지 기판(100)의 구성요소들과 실질적으로 동일한 구성요소들을 포함할 수 있다. 따라서, 동일한 구성요소들은 동일한 참조부호들로 나타내고, 또한 동일한 구성요소들에 대한 반복 설명은 생략할 수 있다. 다른 실시예로서, 반도체 패키지(200a)는 도 3에 도시된 패키지 기판(100a)을 포함할 수도 있다.
반도체 칩(210)들은 정상 내부 회로(120)들이 형성된 절연 기판(110)의 실장 영역(MR)들에 실장될 수 있다. 반면에, 반도체 칩(210)들은 비정상 내부 회로(120a)가 형성된 절연 기판(110)의 실장 영역(MR)에는 실장되지 않을 수 있다. 휨 억제 부재(130)가 비정상 내부 회로(120a)가 형성된 절연 기판(110)의 실장 영역(MR)에 배치될 수 있다. 반도체 칩(210)들 각각은 본딩 패드(212)를 포함할 수 있다. 본딩 패드(212)는 반도체 칩(210)의 상부면에 배치될 수 있다.
도전성 와이어(230)들은 반도체 칩(210)들과 패키지 기판(100)을 전기적으로 연결시킬 수 있다. 도전성 와이어(230)들 각각은 반도체 칩(210)의 본딩 패드(212)에 연결된 상단, 및 상단으로부터 연장되어 내부 회로(120)의 상단에 연결된 하단을 가질 수 있다.
몰딩 부재가 패키지 기판(100)의 상부면에 형성되어 반도체 칩(210)들을 덮을 수 있다. 외부접속단자들이 패키지 기판(100)의 하부면을 통해 노출된 내부 회로(120)들의 하단들에 실장될 수 있다.
반도체 칩(210)들 사이를 따라서 패키지 기판(100)을 절단하는 것에 의해서, 복수개의 반도체 패키지(200a)들을 형성할 수 있다.
본 실시예들에 따르면, 비정상으로 판정된 내부 회로가 형성된 실장 영역에 반도체 칩 이상의 강도를 갖는 휨 억제 부재가 배치됨으로써, 패키지 기판의 강도가 휨 억제 부재에 의해서 보강될 수 있다. 따라서, 리플로우 공정 중에, 패키지 기판이 휘어지는 것을 억제할 수 있다. 특히, 휨 억제 부재는 저가의 금속 테이프를 포함하므로, 패키지 기판 및 반도체 패키지의 단가가 휨 억제 부재에 의해서 크게 상승되지 않을 수 있다.
상기에서는 본 발명의 바람직한 실시예들을 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
100, 100a ; 패키지 기판 110 ; 절연 기판
112 ; 장변 114 ; 단변
120 ; 내부 회로 122 ; 단선부
130 ; 휨 억제 부재 140 ; 접착제
150 ; 보조 휨 억제 부재 152 ; 제 1 보조 휨 억제 라인
154 ; 제 2 보조 휨 억제 라인 200, 200a ; 반도체 패키지
210 ; 반도체 칩 212 ; 본딩 패드
220 ; 도전성 범프 230 ; 도전성 와이어
120a ; 비정상 내부 회로

Claims (10)

  1. 반도체 칩들이 실장되는 복수개의 실장 영역들, 및 주변 영역을 갖는 절연 기판;
    상기 절연 기판의 실장 영역들 내에 형성된 내부 회로들; 및
    상기 실장 영역들 중 적어도 어느 하나에 배치되어, 상기 절연 기판의 휘어짐을 억제하는 휨 억제 부재를 포함하는 패키지 기판.
  2. 제 1 항에 있어서, 상기 휨 억제 부재는 상기 내부 회로들 중에서 비정상 내부 회로가 형성된 상기 실장 영역에 배치된 패키지 기판.
  3. 제 1 항에 있어서, 상기 휨 억제 부재는 상기 반도체 칩의 강도 이상의 강도를 갖는 패키지 기판.
  4. 제 1 항에 있어서, 상기 휨 억제 부재는 금속 테이프를 포함하는 패키지 기판.
  5. 제 1 항에 있어서, 상기 실장 영역은 상기 절연 기판의 중앙 영역을 포함하고, 상기 주변 영역은 상기 중앙 영역을 둘러싸는 상기 절연 기판의 가장자리 영역을 포함하는 패키지 기판.
  6. 제 1 항에 있어서,
    상기 절연 기판의 장변과 직교하는 방향을 따라 연장된 제 1 보조 휨 억제 라인; 및
    상기 절연 기판의 장변과 평행한 방향을 따라 연장된 제 2 보조 휨 억제 라인을 더 포함하는 패키지 기판.
  7. 복수개의 실장 영역들과 주변 영역을 갖는 절연 기판, 상기 절연 기판의 실장 영역들 내에 형성된 내부 회로들, 및 상기 실장 영역들 중 적어도 어느 하나에 배치되어 상기 절연 기판의 휘어짐을 억제하는 휨 억제 부재를 포함하는 패키지 기판; 및
    상기 실장 영역들에 실장되고, 상기 내부 회로들과 전기적으로 연결된 반도체 칩들을 포함하는 반도체 패키지.
  8. 제 7 항에 있어서, 상기 반도체 칩들은 상기 내부 회로들 중에서 정상 내부 회로들이 형성된 상기 실장 영역들에 실장되고, 상기 휨 억제 부재는 상기 내부 회로들 중에서 비정상 내부 회로가 형성된 상기 실장 영역에 배치된 반도체 패키지.
  9. 제 7 항에 있어서, 상기 반도체 칩들과 상기 절연 기판 사이에 개재되어, 상기 반도체 칩들의 본딩 패드들과 상기 내부 회로들을 전기적으로 연결시키는 도전성 범프들을 더 포함하는 반도체 패키지.
  10. 제 7 항에 있어서, 상기 반도체 칩들의 본딩 패드들과 상기 내부 회로들을 전기적으로 연결시키는 도전성 와이어들을 더 포함하는 반도체 패키지.
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