CN102194785B - 引线框电路及其方法 - Google Patents
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Abstract
集成电路引线框器件支撑各种芯片装置。根据各种实施例,引线框包括多个导电集成电路芯片连接件组。每个组具有多个导电条,多个导电条分别具有端部,所述组中每个导电条的端部彼此实质上平行,并且所述组中每个导电条的端部被布置为与至少一个其他组中的导电条的端部成斜角。每个端部具有延伸到引线框器件内部并且通过间隙与其他尖端分开的尖端。紧固材料被布置在至少一些导电条上,并且被配置为将集成电路芯片紧固到导电条上。
Description
本专利文件基于35 U.S.C.§119要求于2009年12月18日提交的题为“LEADFRAME CIRCUIT AND METHOD THEREFOR”的美国临时专利申请序号No.61/287,902的权益,其全部内容通过引用合并于此。
技术领域
本发明一般地涉及电路,更具体地涉及引线框和引线框电路。
背景技术
引线框用于支撑和连接集成电路和其他半导体芯片。通常,芯片固定至引线框,并且芯片上的触点线键合至引线框中的引线或连接件,以在引线框的外部处实现与引线框触点的(电)接触。这些引线框触点因此实现了芯片与其他器件的电连接。
不幸地,许多引线框在应用中受限于具体设计。当需要不同设计的引线框时,必须对用于制造引线框的设备进行修改,或者需要新的/不同的设备。这些改变成本高、耗时,并且通常不利于半导体和集成电路器件的设计、实现方式和使用。
这些和其他问题不断向引线框和采用该引线框的电子器件的设计、制造和使用提出挑战。
发明内容
在多种实现方式和应用中示意了本发明,在下文中概述了其中的一些实现方式和应用。
根据本发明的示例实施例,集成电路引线框器件包括:多个导电集成电路芯片连接件组;以及被配置为将集成电路芯片紧固到连接件上的紧固材料。每个组包括分别具有端部的多个导电条,其中,每个导电条中的端部与组内其他导电条的端部平行。从一个组到另一组,相应端部彼此成斜角。这种布置可以根据外连接实现对引线框的内部的电访问。每个端部具有延伸到引线框器件内部并且通过间隙与其他尖端分开的尖端。紧固材料位于至少一些导电条上,并且被配置为将集成电路芯片紧固到导电条上。
另一示例实施例涉及一种集成电路器件,包括:引线框、紧固件、以及通过紧固件紧固到引线框上的集成电路芯片。引线框包括多个导电集成电路芯片连接件组。每一组包括分别具有端部的多个导电条。组中每个导电条的端部与至少一个其他组中的导电条的末端彼此实质上平行,并且被布置为成斜角。每个端部具有延伸到引线框器件内部并且通过间隙与其他尖端分开的尖端。每个导电条具有在多个组的外部附近的接触区域,并且被配置为经由导电条与位于引线框的内部区域附近的集成电路芯片电连接。至少一个粘合紧固件耦合至至少一些导电条,并且具有多个电连接区域的集成电路芯片通过紧固件紧固到引线框上。多个线连接件中的每一个分别将电连接区域中的一个与单个导电条连接。
其他示例实施例涉及连接集成电路的方法,以及制造这里所描述的引线框的方法,其中一个、两个或多个集成电路芯片根据各种配置耦合至一般引线框设计。
上述概要并不意在描述本公开的每个实施例或每个实现方式。以下附图和详细描述更具体地说明了各个实施例。
附图说明
结合附图,考虑本发明的各种实施例的以下详细描述,可以更完整地理解本发明,在附图中:
图1示出了根据本发明示例实施例的具有用于连接集成电路芯片的粘合材料的引线框电路;
图2示出了根据本发明另一示例实施例的具有与集成电路芯片耦合的引线框的电路;
图3示出了根据本发明示例实施例的具有用于连接两个集成电路芯片的粘合材料的引线框电路;
图4示出了根据本发明另一示例实施例的具有与两个集成电路芯片耦合的引线框的电路。
具体实施方式
尽管本发明可修改成各种修改和备选形式,但是在附图中通过示例示出了本发明的细节,并将进行详细描述。然而,应当理解,目的并不在于将本发明限制于所描述的具体实施例。相反,目的在于覆盖落在包括权利要求中所限定的方面的本发明范围内的所有修改、等同物以及备选方案。
相信本发明适用于涉及引线框和采用引线框的电子器件的各种不同类型的工艺、器件和布置。尽管本发明不限于此,但是使用上下文通过示例的讨论来理解本发明的各个方面。
关于示例实施例,针对集成电路器件的引线框包括多个导电集成电路芯片连接件组,其中,每个组具有分别具有端部的多个导电条。特定组内的每个导电条的端部大体彼此平行,并且还被布置为与至少一个其他组中的导电条的端部成斜角。每个端部包括延伸到引线框器件内部并且通过间隙与其他尖端分开的尖端。有效地,每个组中每个导电条的尖端通过间隙与其他组中的导电条的尖端分开,该间隙使导电条电隔离。紧固材料位于至少一些导电条上,并被配置为将集成电路芯片紧固到导电条上。
相应的组被配置为根据应用连接至一个或多个集成电路器件。在一些实现方式中,每个导电条连接件组被配置为附着至且集成电路内的电耦合电路(例如,分开的节点和/或所连接的各个单独电路)。
在其他实现方式中,不同的组电耦合至不同的集成电路。在这样的实现方式中,紧固材料可以利用分别耦合至不同组的两个分开的紧固件来实现,并且被配置为将不同的集成电路芯片紧固到每个组中的导电条上。适当地,为了便于电隔离,通过相应导电条的端部的尖端之间的间隔,以及通过适当地彼此并排延伸的导电条之间的横向间隔,每个导电集成电路芯片连接件组与其他组电隔离。
另一实施例涉及一种集成电路器件,该集成电路器件具有如上所述的引线框以及通过紧固材料紧固到导电条上的一个或多个集成电路芯片。这些芯片根据应用紧固到一个、两个或多个连接件组上。在一些实现方式中,集成电路芯片和紧固材料在大小和形状上是类似的(例如,平面芯片附着至类似形状的平面紧固件,如矩形、圆形或椭圆形)。在其他实现方式中,紧固材料在大小上比芯片小。使用这些方法,例如,粘合或其他紧固材料可以相对于例如向整个芯片应用粘合而减少。
现在转向附图,图1示出了根据本发明的示例实施例的具有用于连接集成电路芯片的粘合材料的引线框电路100。引线框电路100包括4个组110、120、130和140,每个组具有多个导电条。各种实施例根据实现方式涉及更少或更多的组,和/或每组更少或更多的导电条。
作为示例参考导电条112,每个导电条具有延伸到外部触点114的拉长的导电条部分,以及沿着其他组中的导电条的尖端部分延伸的尖端区域116。在相应导电条的尖端区域上,紧固材料150固定至导电条,并且被配置为耦合至集成电路器件,以紧固集成电路器件,从而耦合至引线框。
图2示出了根据本发明另一示例实施例的具有类似于图1所示的引线框的引线框以及紧固到引线框上的集成电路芯片260的电路200。如这里所述,紧固材料和集成电路芯片的布置可以改变以适合不同的实现方式。
在该实例中,集成电路芯片260紧固到引线框电路200的中心部分,并且电耦合(线键合)至引线框的每个组210、220、230和240中的各个单独导电条。具体地,芯片260的上表面上的每个触点线键合至单个导电条。
图3示出了根据本发明另一示例实施例的用于连接两个集成电路芯片的粘合材料的引线框电路300。引线框电路300类似于图1所示的电路,具有组310、320、330和340以及分开的紧固件350和352。
正如所示的那样,针对相应组的每个导电条具有实质上平行于该导电条所处组内的其他端部延伸的尖端,并且该尖端与相邻组中的尖端成斜角。尖端的端部通过间隙和/或绝缘材料分开,使尖端彼此电隔离。紧固件350位于组310和340上,并且紧固件352位于组330和350上。
图4示出了根据本发明另一示例实施例的具有类似于图3所示引线框的引线框以及通过紧固件紧固到引线框上的两个集成电路芯片460和462。芯片460电耦合至组410和440,并且芯片462电耦合至组430和450。
结合一个或多个实施例,针对不同引线框设计使用共同的冲压工具(stamping tool),按照共同的封装大小来制造这里描述的引线框。例如,用于耦合至不同布置的集成电路管芯的图1和图3所示的引线框电路可以利用共同的冲压机(stamping machine)来制造。此外,通过相对于不同组定位芯片,可以减小线长度(例如,图2中从外部触点214到芯片260)。此外,可以减轻线键合的飞行效应(flying effect)。
基于上述讨论和说明,本领域技术人员将容易认识到,可以对本发明进行各种修改和改变,而无需严格遵照这里所示意和描述的示例实施例和应用。这样的修改和改变例如可以包括组合所描述的引线框的不同方面、使用不同数目的集成电路芯片或其他类型的芯片、不同类型的紧固件或紧固件的组合。这些和其他修改并不背离包括所附权利要求中阐述的本发明的真实精神和范围。
Claims (18)
1.一种集成电路引线框器件,包括:
多个导电集成电路芯片连接件组;
每个组包括多个导电条,所述导电条分别具有内部端部和外部端部、以及内部端部和外部端部之间的部分,每一个组中的所述多个导电条的内部端部和外部端部沿彼此平行的角度方向延伸,并且每一个组中的所述多个导电条的内部端部和外部端部之间的部分相对于所述平行的角度成斜角散开,每一个导电条的相应内部端部和外部端部、以及内部端部和外部端部之间的部分形成整个导电条;
每个内部端部具有延伸到引线框器件内部并且通过间隙与其他尖端分开的尖端;以及
紧固材料,位于至少一些导电条上,并且被配置为将集成电路芯片紧固到导电条上。
2.根据权利要求1所述的器件,其中,每个所述连接件组被配置为附着至且电耦合集成电路芯片内的电路。
3.根据权利要求1所述的器件,还包括:
具有平面形状且通过紧固材料紧固到导电条上的集成电路芯片,
其中,紧固材料是平面材料,其下表面沿着导电条的表面所限定的平面延伸,其上表面耦合至集成电路芯片的下表面,以及
集成电路芯片和紧固材料的表面是相同的大小和形状。
4.根据权利要求1所述的器件,还包括:
具有平面形状且通过紧固材料紧固到导电条上的集成电路芯片,
其中,紧固材料是平面材料,其下表面沿着导电条的表面所限定的平面延伸,其上表面耦合至集成电路芯片的下表面,以及
其中,紧固材料的表面具有比集成电路芯片的下表面的表面积小的表面积。
5.根据权利要求1所述的器件,
其中,紧固材料包括分别被配置为将不同的集成电路芯片紧固到导电条上的两个独立的紧固件,以及
在每个紧固件上,还包括具有平面形状并通过紧固件紧固到导电条上的集成电路芯片。
6.根据权利要求1所述的器件,其中,
导电集成电路芯片连接件组中的至少两个组耦合至经由紧固材料紧固到所述组上的共同的集成电路芯片。
7.一种集成电路器件,包括:
引线框,包括:
多个导电集成电路芯片连接件组,
在每个组中,多个导电条分别具有:
内部端部、外部端部以及内部端部和外部端部之间的部分,每一个组中多个导电条的内部端部和外部端部沿彼此平行的角度的方向延伸,以及每一个组中多个导电条的内部端部和外部端部之间的部分相对于平行的角度成斜角散开,每一个导电条的相应内部端部、外部端部以及内部端部和外部端部之间的部分形成整个导电条;每个内部端部具有延伸到引线框器件内部并且通过间隙与其他尖端分开的尖端;以及
在多个组的外部附近的接触区域,接触区域被配置为将位于引线框的内部区域附近的集成电路芯片电连接至在组外部的外部电路;
至少一个粘合紧固件,耦合至至少一些导电条;
集成电路芯片,通过粘合紧固件紧固到引线框,并具有多个电连接区域;以及
多个线连接件,每个连接件被配置为将电连接区域之一连接至单个导电条。
8.根据权利要求7所述的器件,其中
集成电路芯片具有平面形状,
粘合紧固件包括平面材料,所述平面材料具有沿着导电条的表面所限定的平面延伸的下表面,以及耦合至集成电路芯片的下表面的上表面,以及
集成电路芯片和粘合紧固件的表面在大小和形状上相同。
9.根据权利要求7所述的器件,其中
集成电路芯片具有平面形状,
粘合紧固件包括平面材料,所述平面材料具有沿着导电条的表面所限定的平面延伸的下表面,以及耦合至集成电路芯片的下表面的上表面,以及
粘合紧固件的表面具有比集成电路芯片的下表面的表面积小的表面积。
10.根据权利要求7所述的器件,还包括:另一集成电路芯片,以及另一粘合紧固件,所述另一粘合紧固件耦合至至少一些导电条,并且将所述另一集成电路芯片紧固到引线框上。
11.根据权利要求7所述的器件,其中
每个导电集成电路芯片连接件组通过相应导电条的端部的尖端之间的间隔与其他组电隔离,以及
还包括:附加的粘合紧固件和集成电路芯片,每个粘合紧固件连接至导电集成电路芯片连接件组之一和集成电路芯片。
12.根据权利要求7所述的器件,其中
所述至少一个粘合紧固件包括在至少两个组中的每一个上的粘合紧固件,以及
至少两个导电集成电路芯片连接件组经由所述至少两个组中的每一个上的粘合紧固件耦合至集成电路芯片。
13.根据权利要求7所述的器件,其中
所述至少一个粘合紧固件将集成电路芯片连接至导电条的上表面,
集成电路芯片的多个电连接区域位于集成电路芯片的上表面上,以及
线连接件是线键合连接件,从集成电路芯片的上表面延伸到下面导电条的一部分,所述下面导电条从集成电路下面横向延伸。
14.根据权利要求7所述的器件,还包括:针对多个导电条中的每一个,线连接件从导电条延伸到集成电路芯片的上表面,集成电路芯片的上表面和集成电路芯片的与紧固材料接触的表面相对。
15.一种线键合多芯片集成电路的引线框器件,包括:
平面引线框,包括:
多个导电条组,每个组具有内部区域和外部区域,所述外部区域比内部区域宽,并且延伸至平面引线框的外围,每个组的导电条分别具有:
在组的内部区域处的内端部,所述组中的每个导电条的内端部彼此平行,被布置为与其他组中的至少一个组中的导电条的端部成斜角,并且具有通过电绝缘间隙与其他导电条的尖端分开的端部,
在外部区域处的外端部,所述组中的每个导电条的外端部彼此平行且与内端部并行,并且在组的外部区域处提供触点,以向位于组的外部处的外电路提供与位于内部区域处的集成电路芯片的电连接,以及
将内端部连接至外端部的中间区域;
引线框上的多个集成电路芯片,和所述多个集成电路芯片的上表面上的电连接区域;
对于每个集成电路芯片,粘合紧固件材料将集成电路芯片的下表面耦合至导电条的上表面,每个集成电路芯片的粘合紧固件材料与耦合至另一个集成电路芯片的粘合紧固件材料分开;以及
多个线键合连接件,每个连接件与集成电路芯片的上表面上的电连接区域连接,并且与从集成电路芯片下面横向延伸的导电条之一连接。
16.根据权利要求15所述的器件,其中
集成电路芯片具有平面形状,
每个芯片的粘合紧固件包括平面材料,所述平面材料具有沿着导电条的表面所限定的平面延伸的下表面,以及耦合至集成电路芯片的下表面的上表面,以及
集成电路芯片和每个芯片的粘合紧固件材料的表面在大小和形状上相同。
17.根据权利要求15所述的器件,其中
集成电路芯片具有平面形状,
每个芯片的粘合紧固件包括平面材料,所述平面材料具有沿着导电条的表面所限定的平面延伸的下表面,以及耦合至集成电路芯片的下表面的上表面,以及
每个芯片的粘合紧固件材料的表面分别具有比与所述粘合紧固件材料相连接的集成电路芯片的下表面的表面积小的表面积。
18.根据权利要求15所述的器件,其中
至少一个集成电路芯片的粘合紧固件材料连接至至少两个组中的导电条,以及
所述至少一个集成电路芯片的电连接区域中不同的电连接区域连接至所述至少两个组中的不同组中的导电条。
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Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US28790209P | 2009-12-18 | 2009-12-18 | |
US61/287,902 | 2009-12-18 | ||
US12/837,740 | 2010-07-16 | ||
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Family
ID=44149895
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Application Number | Title | Priority Date | Filing Date |
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CN201010599881.5A Active CN102194785B (zh) | 2009-12-18 | 2010-12-17 | 引线框电路及其方法 |
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