KR20160071570A - 인버터 증폭기 기반의 이중 루프 레귤레이터 및 그에 따른 전압 레귤레이팅 방법 - Google Patents

Abstract

부하의 변동에 따라 발생되는 전력 출력의 언더 슈트나 오버 슈트를 빠른 시간 내에 최소화 또는 줄일 수 있는 개선된 전압 레귤레이터가 개시된다. 본 발명의 예시에 따른 전압 레귤레이터는, 패스 소자, 버퍼, 및 에러 증폭기를 가진다. 또한, 전압 레귤레이터는 패스 소자의 전력 출력과 제어 입력 사이에 연결되어, 전력 출력의 네거티브 피크 및 포지티브 피크를 메인 피드백 루프에 비해 빠른 속도로 감소시키기 위한 인버터 타입 증폭 구조의 패스트 푸시 풀 드라이버를 포함한다.

Description

인버터 증폭기 기반의 이중 루프 레귤레이터 및 그에 따른 전압 레귤레이팅 방법{DUAL LOOP VOLTAGE REGULATOR BASED ON INVERTER AMPLFIER AND THEREFORE VOLTAGE REGULATING METHOD}

본 발명은 전력 공급 장치에 관한 것으로, 보다 구체적으로는 온 칩(On-Chip)화에 용이한 전압 레귤레이터에 관한 것이다.

스마트 폰이나 태블릿 PC 등과 같은 고급(high-end) 모바일 기기가 급격히 발전됨에 따라 시스템 온 칩(SoC) 분야에서는 성능 향상, 원가 절감, 및 불량률 감소를 위한 다양한 시도들이 수행되고 있다.

그러한 시도들 중 하나로서, 모바일 기기에 탑재된 배터리의 전원 수명을 보다 오래 유지할 수 있는 저전력 소비에 대한 연구가 진행되고 있다. 또한, 모바일 기기의 신뢰성 있는 동작을 보장하기 위해 모바일 기기 내부의 전자 디바이스에 보다 안정적으로 전원을 공급하기 위한 전력 공급에 대한 연구가 진행되고 있다.

시스템 온 칩의 칩 내부에서 어플리케이션 프로세서나 메모리 컨트롤러 등과 같은 전자 디바이스에 전력을 공급하는 로우 드롭 아웃(Low Drop-Out)용 전압 레귤레이터는 전력 입력의 변동이나 부하 전류의 변동에 대해서 전력 출력을 일정하게 유지하는 기능을 가져야 한다.

로우 드롭 아웃 용 전압 레귤레이터는 전압 레귤레이터의 한 종류로서 입력 전압과 출력 전압 간의 레벨 차이가 비교적 작은 레귤레이터를 의미한다.

칩 내부의 전자 디바이스에서 소모되는 전류가 급격히 변화되는 경우에 전압 레귤레이터의 출력 전압에는 리플이 발생될 수 있다. 리플을 줄여 출력 전압을 안정화하기 위해 칩의 외부나 내부에 비교적 큰 용량의 커패시터가 설치될 수도 있지만, 이에 따르면 원가부담이 높아지고 제조 불량률의 증가가 야기될 수 있다.

본 발명이 해결하고자 하는 기술적 과제는, 온 칩화에 용이한 전압 레귤레이터를 제공함에 있다.

본 발명이 해결하고자 하는 다른 기술적 과제는, 부하의 변동에 따라 발생되는 전력 출력의 언더 슈트나 오버 슈트를 빠른 시간 내에 최소화 또는 줄일 수 있는 로우 드롭 아웃 용 전압 레귤레이터를 제공함에 있다.

본 발명이 해결하고자 하는 또 다른 기술적 과제는, 커패시터 리스 타입에서도 신속한 응답과 안정화된 전력 출력을 제공할 수 있는 전압 레귤레이터 및 그에 따른 전압 레귤레이팅 방법을 제공함에 있다.

상기 기술적 과제를 달성하기 위한 본 발명의 개념의 일 양상(an aspect)에 따라, 전압 레귤레이터는,

전압 소스에 연결된 전력 입력, 부하에 연결된 전력 출력, 및 제어 입력을 갖는 패스 소자;

입력 및 상기 패스 소자의 상기 제어 입력에 연결된 출력을 갖는 버퍼;

상기 패스 소자 및 상기 버퍼와 함께 제1 피드백 루프를 형성하며, 상기 패스 소자의 상기 전력 출력의 샘플된 전압에 연결된 포지티브 입력, 기준 전압에 연결된 네거티브 입력, 및 상기 버퍼의 입력에 연결된 출력을 갖는 에러 증폭기; 및

상기 패스 소자의 상기 전력 출력과 상기 제어 입력 사이에 인버터 타입 증폭 구조로 연결되어, 상기 부하의 변동에 따라 발생되는 상기 전력 출력의 네거티브 피크 및 포지티브 피크를 상기 제1 피드백 루프의 전압 레귤레이팅 속도 보다 빠른 속도로 감소시키기 위한 패스트 푸시 풀 드라이버를 구비한다.

본 발명의 개념에 따른 일 실시 예에서, 상기 패스트 푸시 풀 드라이버는 상기 패스 소자와 함께 상기 제1 피드백 루프의 동작 응답보다 빠른 제2 피드백 루프를 형성할 수 있다.

본 발명의 개념에 따른 일 실시 예에서, 상기 패스트 푸시 풀 드라이버는,

상기 패스 소자의 상기 전력 출력에 응답하여 인버팅 출력을 생성하는 인버터 타입 제1 증폭기; 및

상기 인버팅 출력에 응답하여 상기 제어 입력의 전압 레벨을 제어하기 위한 푸시 드라이빙 전류 또는 풀 드라이빙 전류를 생성하는 인버터 타입 제2 증폭기를 포함할 수 있다.

본 발명의 개념에 따른 일 실시 예에서, 상기 제1 증폭기는 상기 패스 소자의 상기 전력 출력에 연결되어 상기 전력 출력에 대한 AC 커플링을 수행하는 하이패스 필터를 더 구비할 수 있다.

본 발명의 개념에 따른 일 실시 예에서,

상기 제1 증폭기는, 전원전압에 소오스가 연결되고 상기 전력출력에 게이트가 연결되며 상기 인버팅 출력에 드레인이 연결된 제1 피모스 트랜지스터와, 상기 인버팅 출력에 드레인이 연결되고 상기 전력출력에 게이트가 연결되며 접지전압에 소오스가 연결된 제1 엔모스 트랜지스터를 포함하고,

상기 제2 증폭기는, 상기 전원전압에 소오스가 연결되고 상기 인버팅 출력에 게이트가 연결되며 상기 제어 입력에 드레인이 연결된 제2 피모스 트랜지스터와, 상기 제어 입력에 드레인이 연결되고 상기 인버팅 출력에 게이트가 연결되며 상기 접지전압에 소오스가 연결된 제2 엔모스 트랜지스터를 포함할 수 있다.

본 발명의 개념에 따른 일 실시 예에서,

상기 제1 증폭기는, 전원전압에 연결된 제1 전류원; 상기 제1 전류원의 출력에 소오스가 연결되고 상기 전력출력에 게이트가 연결되며 상기 인버팅 출력에 드레인이 연결된 제1 피모스 트랜지스터; 상기 인버팅 출력에 드레인이 연결되고 상기 전력출력에 게이트가 연결된 제1 엔모스 트랜지스터; 및 상기 제1 엔모스 트랜지스터의 소오스와 상기 접지전압간에 연결된 제2 전류원을 포함하고,

상기 제2 증폭기는, 상기 전원전압에 연결된 제3 전류원; 상기 제3 전류원의 출력에 소오스가 연결되고 상기 인버팅 출력에 게이트가 연결되며 상기 제어 입력에 드레인이 연결된 제2 피모스 트랜지스터; 상기 제어 입력에 드레인이 연결되고 상기 인버팅 출력에 게이트가 연결된 제2 엔모스 트랜지스터; 및 상기 제2 엔모스 트랜지스터의 소오스와 상기 접지전압간에 연결된 제4 전류원을 포함할 수 있다.

본 발명의 개념에 따른 일 실시 예에서,

상기 제1 증폭기는, 전원전압에 소오스가 연결되고 상기 전력출력에 게이트가 연결된 제1 피모스 트랜지스터; 상기 제1 피모스 트랜지스터의 드레인에 소오스가 연결되고 상기 전력 출력에 게이트가 연결되며 상기 인버팅 출력에 드레인이 연결된 제3 피모스 트랜지스터; 상기 전력 출력에 게이트가 연결되며 접지전압에 소오스가 연결된 제1 엔모스 트랜지스터; 및 상기 인버팅 출력에 드레인이 연결되고 상기 전력 출력에 게이트가 연결되며 상기 제1 엔모스 트랜지스터의 드레인에 소오스가 연결된 제3 엔모스 트랜지스터를 포함하고,

상기 제2 증폭기는, 상기 전원전압에 소오스가 연결되고 상기 인버팅 출력에 게이트가 연결된 제2 피모스 트랜지스터; 상기 제2 피모스 트랜지스터의 드레인에 소오스가 연결되고 상기 인버팅 출력에 게이트가 연결되며 상기 제어 입력에 드레인이 연결된 제4 피모스 트랜지스터; 상기 인버팅 출력에 게이트가 연결되며 접지전압에 소오스가 연결된 제2 엔모스 트랜지스터; 및 상기 제어 입력에 드레인이 연결되고 상기 인버팅 출력에 게이트가 연결되며 상기 제2 엔모스 트랜지스터의 드레인에 소오스가 연결된 제4 엔모스 트랜지스터를 포함할 수 있다.

본 발명의 개념에 따른 일 실시 예에서,

상기 제1 증폭기는, 전원전압에 소오스가 연결되고 상기 전력출력에 게이트가 연결된 제1 피모스 트랜지스터; 상기 제1 피모스 트랜지스터의 드레인에 소오스가 연결되고 제1 제어전압에 게이트가 연결되며 상기 인버팅 출력에 드레인이 연결된 제3 피모스 트랜지스터; 상기 전력 출력에 게이트가 연결되며 접지전압에 소오스가 연결된 제1 엔모스 트랜지스터; 및 상기 인버팅 출력에 드레인이 연결되고 제2 제어전압에 게이트가 연결되며 상기 제1 엔모스 트랜지스터의 드레인에 소오스가 연결된 제3 엔모스 트랜지스터를 포함하고,

상기 제2 증폭기는, 상기 전원전압에 소오스가 연결되고 상기 인버팅 출력에 게이트가 연결된 제2 피모스 트랜지스터; 상기 제2 피모스 트랜지스터의 드레인에 소오스가 연결되고 상기 제1 제어전압에 게이트가 연결되며 상기 제어 입력에 드레인이 연결된 제4 피모스 트랜지스터; 상기 인버팅 출력에 게이트가 연결되며 접지전압에 소오스가 연결된 제2 엔모스 트랜지스터; 및 상기 제어 입력에 드레인이 연결되고 상기 제2 제어전압에 게이트가 연결되며 상기 제2 엔모스 트랜지스터의 드레인에 소오스가 연결된 제4 엔모스 트랜지스터를 포함할 수 있다.

본 발명의 개념에 따른 일 실시 예에서,

상기 제1 증폭기는, 전원전압에 소오스가 연결되고 상기 전력출력에 게이트가 연결된 제1 피모스 트랜지스터; 상기 제1 피모스 트랜지스터의 드레인에 소오스가 연결되고 상기 전력 출력에 게이트가 연결된 제3 피모스 트랜지스터; 상기 전력 출력에 게이트가 연결되며 접지전압에 소오스가 연결된 제1 엔모스 트랜지스터; 및 상기 제3 피모스 트랜지스터의 드레인에 드레인이 연결되고 상기 전력 출력에 게이트가 연결되며 상기 제1 엔모스 트랜지스터의 드레인에 소오스가 연결된 제3 엔모스 트랜지스터를 포함하고,

상기 제2 증폭기는, 상기 전원전압에 소오스가 연결되고 상기 제1 피모스 트랜지스터의 드레인에 게이트가 연결되며 상기 제어 입력에 드레인이 연결된 제2 피모스 트랜지스터; 및 상기 제1 엔모스 트랜지스터의 드레인에 게이트가 연결되고 상기 제어 입력에 드레인이 연결되며 접지전압에 소오스가 연결된 제2 엔모스 트랜지스터를 포함할 수 있다.

본 발명의 개념에 따른 일 실시 예에서,

상기 전압 레귤레이터는 상기 패스 소자의 상기 전력 출력과 상기 버퍼의 입력 사이에 연결되어 회로 전체의 주파수 보상을 수행하는 주파수 보상용 소자를 더 구비할 수 있다.

상기 기술적 과제를 달성하기 위한 본 발명의 개념의 또 다른 양상에 따라, 전압 레귤레이터는,

전압 소스에 연결된 전력 입력, 부하에 연결된 전력 출력, 및 제어 입력을 갖는 패스 소자;

입력 및 상기 패스 소자의 상기 제어 입력에 연결된 출력을 갖는 버퍼;

상기 패스 소자 및 상기 버퍼와 함께 제1 피드백 루프를 형성하며, 상기 패스 소자의 상기 전력 출력의 분압된 전압에 연결된 포지티브 입력, 기준 전압에 연결된 네거티브 입력, 및 상기 버퍼의 입력에 연결된 출력을 갖는 에러 증폭기; 및

상기 패스 소자의 상기 전력 출력과 상기 제어 입력 사이에 인버터 타입 증폭 구조로 연결되어, 상기 부하의 변동에 따라 상기 전력 출력의 언더슈트 및 오버슈트가 발생될 때, 상기 전력 출력을 AC 커플링 하면서, 상기 제1 피드백 루프의 레귤레이팅 속도 보다 빠른 속도로 상기 전력 출력을 레귤레이팅 하기 위한 패스트 푸시 풀 드라이버를 가진다.

상기 기술적 과제를 달성하기 위한 본 발명의 개념의 또 다른 양상에 따라, 로우 드롭 아웃 용 전압 레귤레이터는,

제어 입력에 나타나는 전압에 응답하여 전력 입력을 부하에 연결된 전력 출력으로 패스하는 패스 소자;

상기 전력 출력을 설정 저항비로 분압한 분압 출력을 생성하는 전압 분압기;

입력 및 상기 패스 소자의 상기 제어 입력에 연결된 출력을 갖는 버퍼;

상기 패스 소자 및 상기 버퍼와 함께 제1 피드백 루프를 형성하며, 상기 패스 소자의 상기 분압 출력에 연결된 포지티브 입력의 전압과 인가되는 기준 전압에 연결된 네거티브 입력의 전압을 서로 비교한 후 그 결과를 증폭하여 상기 버퍼의 입력으로서 제공하는 에러 증폭기; 및

상기 부하의 변동에 따라 상기 전력 출력의 타겟 전압을 기준으로 네거티브 피크 또는 포지티브 피크가 발생되는 경우에 상기 전력 출력을 상기 제1 피드백 루프의 전압 레귤레이팅 속도 보다 빠르게 상기 타겟 전압으로 레귤레이팅 하기 위한 인버터 타입 증폭 구조의 패스트 푸시 풀 드라이버를 구비한다.

상기 기술적 과제를 달성하기 위한 본 발명의 개념의 또 다른 양상에 따라, 로우 드롭 아웃 용 전압 레귤레이터는,

제어 입력의 전압에 응답하여 전력 입력을 부하에 연결된 전력 출력으로 패스하는 패스 소자;

상기 전력 출력을 설정 저항비로 분압한 분압 출력을 생성하는 전압 분압기;

입력 및 상기 패스 소자의 상기 제어 입력에 연결된 출력을 갖는 버퍼;

상기 패스 소자 및 상기 버퍼와 함께 제1 게인을 갖는 제1 피드백 루프를 형성하며, 상기 패스 소자의 상기 분압 출력에 연결된 포지티브 입력의 전압과 인가되는 기준 전압에 연결된 네거티브 입력의 전압을 서로 비교한 후 그 결과를 증폭하여 상기 버퍼의 입력으로서 제공하는 에러 증폭기; 및

상기 패스 소자와 함께 상기 제1 피드백 루프의 동작 응답보다 빠른 제2 피드백 루프를 형성하며, 상기 부하의 변동에 따라 상기 전력 출력의 타겟 전압을 기준으로 언더슈트 또는 오버슈트가 발생되는 경우에 상기 전력 출력을 상기 제1 피드백 루프의 전압 레귤레이팅 속도 보다 빠르게 상기 타겟 전압으로 레귤레이팅 하기 위한 인버터 타입 증폭 구조의 패스트 푸시 풀 드라이버를 구비한다.

상기 기술적 과제를 달성하기 위한 본 발명의 개념의 또 다른 양상에 따라, 시스템 온 칩은,

전자 디바이스; 및

상기 전자 디바이스의 동작에 필요한 전력 출력을 제공하는 커패시터 리스 타입의 전압 레귤레이터를 구비하고,

상기 전압 레귤레이터는,

패스 트랜지스터의 전력 출력과 제어 입력 사이에 차례로 연결된 에러 증폭기와 버퍼에 의해 형성되는 DC 피드백 루프; 및

상기 패스 트랜지스터의 전력 출력과 상기 제어 입력 사이에 연결된 패스트 푸시 풀 드라이버에 의해 형성되는 AC 피드백 루프를 가지고,

상기 AC 피드백 루프는 상기 전력 출력의 타겟 전압레벨에서 언더슈트 또는 오버슈트가 발생될 때 2단 이상의 인버팅 증폭에 의해 상기 전력 출력을 상기 DC 피드백 루프의 전압 레귤레이팅 속도 보다 빨리 상기 타겟 전압으로 레귤레이팅한다.

상기 기술적 과제를 달성하기 위한 본 발명의 개념의 또 다른 양상에 따라, 전압 레귤레이팅 방법은,

패스 트랜지스터의 전력 출력과 제어 입력 사이에 차례로 에러 증폭기와 버퍼를 연결하여 DC 피드백 루프를 형성하고;

상기 패스 트랜지스터의 전력 출력과 상기 제어 입력 사이에 패스트 푸시 풀 드라이버를 연결하여 AC 피드백 루프를 형성하고;

상기 DC 피드백 루프를 제어하여 상기 전력 출력을 타겟 전압의 레벨로 드라이빙하고;

상기 전력 출력의 상기 타겟 전압레벨에 언더슈트가 발생되는 경우에, 상기 AC 피드백 루프를 상기 DC 피드백 루프의 레귤레이팅 속도보다 빨리 제어하여 상기 제어 입력으로부터 풀 전류가 디스차아지 되도록 하고;

상기 전력 출력의 상기 타겟 전압레벨에 오버슈트가 발생되는 경우에, 상기 AC 피드백 루프를 상기 DC 피드백 루프의 레귤레이팅 속도보다 빨리 제어하여 상기 제어 입력에 푸시 전류가 공급되도록 한다.

상기 기술적 과제를 달성하기 위한 본 발명의 개념의 또 다른 양상에 따라, 에러증폭기 및 패스 소자를 통해 DC 피드백 루프를 형성하는 로우 드롭 아웃을 위한 전압 레귤레이터는,

상기 패스 소자의 상기 전력 출력에 응답하여 인버팅 출력을 생성하는 인버터 타입 제1 증폭기와, 상기 인버팅 출력에 응답하여 상기 패스 소자의 제어 입력의 전압 레벨을 제어하기 위한 푸시 드라이빙 전류 또는 풀 드라이빙 전류를 생성하는 인버터 타입 제2 증폭기를 포함하는 AC 피드백 루프 용의 패스트 푸시 풀 드라이버를 구비한다.

본 발명의 실시 예적 구성들에 따르면, 부하의 변동에 따라 발생되는 전력 출력의 언더 슈트나 오버 슈트가 빠른 시간 내에 최소화 또는 줄어든다. 특히, 커패시터 리스 타입의 전자 기기에서도 신속하게 응답하고 안정화된 전력 출력이 제공되므로, 시스템 온 칩에서의 탑재가 용이하고 원가부담이 낮아지며 제조 불량율이 감소된다.

도 1은 본 발명의 개념에 따른 로우 드롭 아웃 용 전압 레귤레이터의 연결 블록도이다.
도 2는 도 1에 도시된 전압 레귤레이터의 일실시 예를 보여주는 회로도이다.
도 3은 도 1에 도시된 전압 레귤레이터의 다른 실시 예를 보여주는 회로도이다.
도 4는 도 2 또는 도 3에 도시된 패스트 푸시-풀 드라이버의 예시적 회로도이다.
도 5는 도 4의 일실시 예를 보여주는 구체 회로도 이다.
도 6은 도 4의 다른 실시 예를 보여주는 구체 회로도 이다.
도 7은 도 4의 또 다른 실시 예를 보여주는 구체회로도 이다.
도 8은 도 4의 또 다른 실시 예를 보여주는 구체회로도 이다.
도 9는 도 4의 또 다른 실시 예를 보여주는 구체회로도 이다.
도 10은 도 2 또는 도 3중 버퍼의 구현 예를 보여주는 구체회로도 이다.
도 11a는 도 2 또는 3에 따른 전압 레귤레이팅 동작을 설명하기 위해 제시된 파형도 이다.
도 11b는 도 2 또는 3에 따른 피크 감소 동작을 설명하기 위해 제시된 파형도이다.
도 12는 커패시터를 탑재한 로우 드롭 아웃 용 전압 레귤레이터의 연결구조를 보여주는 도면이다.
도 13은 커패시터 리스 타입의 로우 드롭 아웃 용 전압 레귤레이터의 연결구조를 보여주는 도면이다.
도 14는 시스템 온 칩에 탑재된 본 발명의 응용 예를 도시한 블록도이다.
도 15는 SSD에 탑재된 본 발명의 응용 예를 도시한 블록도이다.
도 16은 DDI에 탑재된 본 발명의 응용 예를 도시한 블록도이다.
도 17은 스마트 카드에 연결되는 본 발명의 응용 예를 도시한 블록도이다.
도 18은 메모리 컨트롤러를 위한 커패시터 리스 타입의 로우 드롭 아웃 용 전압 레귤레이터의 응용 예를 도시한 블록도이다.

위와 같은 본 발명의 목적들, 다른 목적들, 특징들 및 이점들은 첨부된 도면과 관련된 이하의 바람직한 실시 예들을 통해서 쉽게 이해될 것이다. 그러나 본 발명은 여기서 설명되는 실시 예에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시 예들은, 이해의 편의를 제공할 의도 이외에는 다른 의도 없이, 개시된 내용이 보다 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되는 것이다.

본 명세서에서, 어떤 소자 또는 라인들이 대상 소자 블록에 연결된다 라고 언급된 경우에 그것은 직접적인 연결뿐만 아니라 어떤 다른 소자를 통해 대상 소자 블록에 간접적으로 연결된 의미까지도 포함한다.

또한, 각 도면에서 제시된 동일 또는 유사한 참조 부호는 동일 또는 유사한 구성 요소를 가급적 나타내고 있다. 일부 도면들에 있어서, 소자 및 라인들의 연결관계는 기술적 내용의 효과적인 설명을 위해 나타나 있을 뿐, 타의 소자나 회로블록들이 더 구비될 수 있다.

여기에 설명되고 예시되는 각 실시 예는 그것의 상보적인 실시 예도 포함될 수 있으며, 로우 드롭 아웃 타입에서 전압 레귤레이팅의 일반적 동작 및 그러한 일반적 동작을 수행하기 위한 회로나 소자에 과한 세부는 본 발명의 요지를 모호하지 않도록 하기 위해 상세히 설명되지 않음을 유의(note)하라.

도 1은 본 발명의 개념에 따른 로우 드롭 아웃 용 전압 레귤레이터의 연결 블록도이다.

도 1을 참조하면, 전압 레귤레이팅 시스템(300)은 기준전압 발생기(50), 전압 레귤레이터(100), 및 부하 회로(200)를 포함한다.

로우 드롭 아웃 용의 상기 전압 레귤레이터(100)는 부하 회로(200)에 안정화된 전력 출력(Vout)을 제공하기 위해 기준전압 발생기(50)로부터 기준 전압(Vref)을 수신할 수 있다. 또한, 전압 레귤레이터(100)는 전력 출력(Vout)의 샘플된 전압을 피드백 전압(Vfed)으로서 수신할 수 있다. 여기서, 샘플된 전압은 상기 전력 출력을 분압한 전압일 수 있다. 전압 레귤레이터(100)는 부하 회로(200)의 급작스런 전력 소모 변동에 따라 상기 전력 출력(Vout)의 출력 전압 레벨에서 네거티브 피크 또는 포지티브 피크가 발생될 때 빠른 속도로 전압 레귤레이팅을 수행하는 고상한 드라이버를 도 2에서와 같이 갖는다.

도 2는 도 1에 도시된 전압 레귤레이터의 일실시 예를 보여주는 회로도이다.

도 2를 참조하면, 전압 레귤레이터(100)는 에러 증폭기(110), 버퍼(120), 패스 소자(130), 전압 분압기(140), 및 패스트 푸시-풀 드라이버(150)를 포함할 수 있다.

패스 소자(130)는 피모스 트랜지스터로 구성될 수 있다. 전압 제어되는 전류 스위치로서 기능하는 피모스 트랜지스터는 소오스를 통해 전력 입력(Vin)을 수신하고, 게이트를 통해 제어 입력(V1)을 수신한다. 피모스 트랜지스터의 드레인은 출력 노드(ND2)에 접속되며 전력 출력(Vout)을 제공한다. 결국, 패스 소자(130)는 전압 소스에 연결된 전력 입력(Vin), 부하에 연결된 전력 출력(Vout), 및 제어 입력(V1)을 갖는다. 부하의 변동으로 전력 출력(Vout)이 변화되면 제어 입력(V1)의 전압 레벨이 조절되도록 함에 따라 패스 소자(130)의 전력 출력(Vout)은 타겟 레벨로 제어된다.

버퍼(120)는 입력(V2) 및 상기 패스 소자(130)의 상기 제어 입력(V1)에 연결되어 버퍼링 동작을 수행한다.

에러 증폭기(110)는 상기 패스 소자(130) 및 상기 버퍼(120)와 함께 제1 피드백 루프를 형성한다. 여기서 제1 피드백 루프는 DC 네거티브 피드백 루프를 의미할 수 있다. 상기 에러 증폭기(110)는 상기 패스 소자(130)의 상기 전력 출력(Vout)의 샘플된 전압(Vfed)에 연결된 포지티브 입력(+), 기준 전압(Vref)에 연결된 네거티브 입력(-), 및 상기 버퍼(12)의 입력에 연결된 출력(V2)을 갖는다. 여기서, 상기 샘플된 전압(Vfed)은 전압 분압기(140)의 분압 저항들(R1,R2)에 의해 분압된 전압일 수 있다. 또한, 본 발명을 한정하는 것은 아니지만, 상기 샘플된 전압(Vfed)은 전압 분압기(140)의 분압 저항들(R1,R2)에 의해 분압됨이 없이 다이렉트로 제공되는 전압일 수도 있다.

분압 저항들(R1,R2)의 저항비는 상기 전력 출력(Vout)이 안정화되었을 때의 전압(타겟 전압)을 상기 기준 전압(Vref)으로 나누었을 때 얻어지는 비율 값이 되도록 설정될 수 있다.

상기 기준 전압(Vref)은 분압 저항들을 이용한 전압 분할 회로 또는 안정적인 기준 전압을 제공하기 위한 밴드 갭 레퍼런스(band-gap reference) 회로로 부터 제공될 수 있다. 밴드 갭 레퍼런스 회로는 온도 변화에 둔감한 전압 발생회로이다.

패스트 푸시-풀 드라이버(150)는 상기 패스 소자(130)의 상기 전력 출력(Vout)과 상기 제어 입력(V1) 사이에 연결된다. 상기 패스트 푸시-풀 드라이버(150)는 부하의 변동에 따라 발생되는 상기 전력 출력(Vout)의 네거티브 피크(peak) 및 포지티브 피크를 상기 제1 피드백 루프의 전압 레귤레이팅 속도 보다 빠른 속도로 감소시킨다.

도 2에서, 메인 피드백 루프인 제1 피드백 루프(LP1)의 동작은 부하 변동에 따라 전력 출력(Vout)이 변화되는 경우에 에러 증폭기(110)가 에러 증폭을 행하는 것으로부터 시작된다. 에러 증폭은 상기 에러 증폭기(110)가 포지티브 입력(+)과 네거티브 입력(-)을 서로 비교하고 그 비교된 결과를 증폭하는 것을 포함한다. 상기 에러 증폭기(110)의 에러 출력은 버퍼(120)를 통해 버퍼링된 후 상기 제어 입력(V1)으로서 제공된다. 이전에 인가된 제어 입력(V1)보다 낮은 제어 입력(V1)이 패스 소자(130)에 인가되면 피모스 트랜지스터는 이전보다 더 강하게(strongly) 턴온된다. 이에 따라, 패스 소자(130)의 전력 출력(Vout)의 전압 레벨은 상승되어 타겟 전압의 언더 슈트를 보상한다. 반대로, 이전에 인가된 제어 입력(V1)보다 높은 제어 입력(V1)이 패스 소자(130)에 인가되면 피모스 트랜지스터는 이전보다 더 약하게(slightly) 턴온된다. 이에 따라, 패스 소자(130)의 전력 출력(Vout)의 전압 레벨은 하강되어 타겟 전압의 오버 슈트를 보상한다. 이와 같이 제1 피드백 루프(LP1)는 DC 네거티브 피드백 동작을 갖는다.

한편, 서브 피드백 루프가 될 수 있는 제2 피드백 루프(LP2)는 전력 출력(Vout), 상기 패스트 푸시-풀 드라이버(150), 제어 입력(V1), 및 상기 패스 소자(130)를 통해 형성된다. 상기 패스트 푸시-풀 드라이버(150)의 고유한 동작에 의해 제2 피드백 루프(LP2)의 동작 응답은 제1 피드백 루프(LP1)의 동작 응답보다 빠르다. 제2 피드백 루프(LP2)는, 부하의 변동에 따라 상기 전력 출력(Vout)의 언더슈트 및 오버슈트가 발생될 때, 상기 전력 출력(Vout)을 AC 커플링 하면서, 상기 제1 피드백 루프(LP1)의 레귤레이팅 속도 보다 빠른 속도로 상기 전력 출력(Vout)을 레귤레이팅 하는 기능을 한다. 여기서 AC 커플링은 DC를 제거하고 AC를 통과시키는 하이패스 필터링을 의미한다.

상기 버퍼(120)의 기능 및 동작은 후술될 설명에서 보다 상세하게 될 것이다.

도 2와 같은 전압 레귤레이터의 구성에 따르면, 부하의 변동에 따라 발생되는 전력 출력의 언더 슈트나 오버 슈트가 빠른 시간 내에 최소화 또는 줄어든다. 특히, 커패시터 리스 타입의 전자 기기에서도 신속하게 응답하고 안정화된 전력 출력이 제공되므로, 시스템 온 칩에서의 탑재가 용이하고 원가부담이 낮아지며 제조 불량율이 감소된다.

도 3은 도 1에 도시된 전압 레귤레이터의 다른 실시 예를 보여주는 회로도이다.

도 3을 참조하면, 전압 레귤레이터(100)는 에러 증폭기(110), 버퍼(120), 패스 소자(130), 전압 분압기(140), 패스트 푸시-풀 드라이버(150), 및 보상용 필터(160)를 포함할 수 있다.

도 3의 구성은 패스 소자(130)의 상기 전력 출력(Vout)과 상기 버퍼(120)의 입력(V2) 사이에 연결되어 회로 전체 루프의 주파수 안정화를 위해 주파수 보상을 수행하는 주파수 보상용 소자(160)를 제외하면, 도 2의 구성과 동일하다. 따라서, 도 3의 전압 레귤레이터(100)는 도 2의 전압 레귤레이터(100)가지는 효과를 그대로 가지면서, 추가적으로 주파수 보상용 소자(160)의 설치에 따른 효과를 더 가진다. 커패시터와 저항으로 구현될 수 있는 주파수 보상용 소자(160)의 추가적 설치에 의해 상기 제1 피드백 루프(LP1)와 제2 피드백 루프(LP2)에 대한 주파수 보상이 추가적으로 제공된다. 따라서, 회로 전체 루프에 대한 주파수 안정화가 달성된다.

이제, 본 발명의 실시 예에서 패스트 푸시 풀 드라이버의 구성이 도 4를 참조로 설명될 것이다.

도 4는 도 2 또는 도 3에 도시된 패스트 푸시-풀 드라이버의 예시적 회로도이다.

도 4를 참조하면, 패스트 푸시-풀 드라이버(150)는 커패시터(Cf), 저항(Rf), 및 제1,2 인버터(INV1,INV2)를 포함할 수 있다. 상기 패스트 푸시-풀 드라이버(150)는 인버터 타입의 증폭 구조를 가진다.

상기 제1 인버터(INV1)는 상기 패스 소자(130)의 상기 전력 출력(Vout)에 응답하여 인버팅 출력을 생성하는 인버터 타입 제1 증폭기로서의 기능을 한다.

상기 제2 인버터(INV2)는 상기 인버팅 출력에 응답하여 상기 제어 입력(V1)의 전압 레벨을 고속으로 제어하기 위한 푸시 드라이빙 전류 또는 풀 드라이빙 전류를 생성하는 인버터 타입 제2 증폭기로서의 기능을 한다.

상기 커패시터(Cf)와 저항(Rf)은 상기 전력 출력(Vout)에 연결되어 AC 커플링을 수행하는 하이패스 필터로서의 기능을 한다. 하이패스 필터의 차단 주파수는 1/2πx Rf x Cf로 주어진다. 상기 저항(Rf)은 제1 인버터(INV1)의 입력과 출력 사이에 연결되어 제1 인버터(INV1)가 증폭기로서 역할을 수행하도록 해준다. 도 4에서 캐스케이드(cascade) 연결된 2단의 인버터들을 갖는 패스트 푸시-풀 드라이버(150)의 예시가 설명되었지만, 이에 한정됨이 없이 또 다른 인버터가 증폭 기능을 위해 추가적으로 연결될 수 있다.

도 4의 예시적 구체 회로는 도 5 내지 도 9를 통해 다양한 형태로 구현될 수 있다.

도 5는 도 4의 일실시 예를 보여주는 구체회로도이다.

도 5를 참조하면, 제1 단의 증폭기를 구성하는 제1 인버터(INV1)는, 전원전압(VDD)에 소오스가 연결되고 상기 전력출력(Vout)에 게이트가 연결되며 상기 인버팅 출력(Vd)에 드레인이 연결된 제1 피모스 트랜지스터(P1)와, 상기 인버팅 출력(Vd)에 드레인이 연결되고 상기 전력출력(Vout)에 게이트가 연결되며 접지전압에 소오스가 연결된 제1 엔모스 트랜지스터(N1)를 포함할 수 있다.

상기 전력 출력(Vout)에 차례로 연결된 커패시터(Cf)와 저항(Rf)은 AC 커플링을 수행하는 하이패스 필터로서의 동작을 수행한다.

디지털 논리 회로에서 인버터의 입력단과 출력단 사이에 저항(Rf)을 연결하면 매우 빠른 속도를 갖는 원 스테이지 증폭기(one-stage amplifier)가 형성된다. 제1 인버터(INV1)는 바이어스 전류의 제한을 받지 않으므로 상기 인버팅 출력(Vd)의 전위를 매우 빠른 속도로 높이거나 낮출 수 있다. 예를 들어, 전류원이 제1 피모스 트랜지스터(P1)의 소오스에 연결된 경우에 바이어스 전류는 제1 인버터(INV1)의 인버팅 동작의 속도를 제한한다. 그러나, 도 5의 경우에 상기 인버팅 출력(Vd)의 전위를 높이고자 할 경우에 인버팅 동작은 전류 제한을 받지 않으므로 인버팅 출력(Vd)의 전위는 매우 빠른 속도로 높아진다.

또한, 제2 단의 증폭기를 구성하는 제2 인버터(INV2)는, 상기 전원전압(VDD)에 소오스가 연결되고 상기 인버팅 출력(Vd)에 게이트가 연결되며 상기 제어 입력(V1)에 드레인이 연결된 제2 피모스 트랜지스터(P2)와, 상기 제어 입력(V1)에 드레인이 연결되고 상기 인버팅 출력(Vd)에 게이트가 연결되며 상기 접지전압에 소오스가 연결된 제2 엔모스 트랜지스터(N2)를 포함할 수 있다.

제2 인버터(INV2)의 경우에도 바이어스 전류의 제한을 받지 않고서 상기 인버팅 출력(Vd)의 변화에 대해 상기 제어 입력(V1)의 전위를 매우 빠른 속도로 높이거나 낮출 수 있다.

2단 증폭기의 경우에 일반적으로 2번째 증폭 스테이지에서 드라이빙 전류의 풀(pull)기능과 푸시 기능 모두를 바이어스 전류에 제한받지 않고서 구현하는 것은 어렵다. 예를 들어, 풀 기능의 구현 보다는 푸시 기능의 구현이 더 어려운 경우라고 한다면 전류 푸시 기능이 에러 증폭기(110)나 버퍼(120)의 바이어스에 의해 제한되어 제어 입력(V1)의 전위를 빠르게 높이는 것이 어렵기 때문이다. 한편, 푸시 기능의 구현이 상대적으로 쉬운 경우에는 반대로 풀 기능의 구현이 더 어려울 수 있다. 본 발명의 실시 예에서는 2nd 증폭 스테이지에서도 인버터 구조를 사용함에 의해, 인버팅 출력(Vd)의 전위 변화에 대해 푸시 전류나 풀 전류가 다른 바이어스 전류에 의해 제한되지 않게 된다.

다만, 도 5와 같은 구조의 경우 공급(supply) 전압이 높을 때 바이어스 전류(bias current)가 상당히 많이 흐를 수 있으므로 바이어스 전류(bias current)를 제한하는 동시에 제어 입력(V1)의 전압 레벨에 따른 제2 인버터(INV2)의 바이어스 전류 부정합을 어느 정도 보상하기 위해 전류 제한 소자들이 도 6 내지 도 9에서와 같이 추가적으로 설치될 수 있다.

예를 들어, 도 7에서 모스 트랜지스터들(N3, N4, P3, P4)이 상기한 기능을 수행하기 위해 전류 제한 소자로서 설치될 수 있다.

도 6은 도 4의 다른 실시 예를 보여주는 구체 회로도이다.

도 6을 참조하면, 제1 단의 증폭기를 구성하는 제1 인버터(INV1)는, 전원전압(VDD)에 연결된 제1 전류원(CS1), 상기 제1 전류원(CS1)의 출력에 소오스가 연결되고 상기 전력출력(Vout)에 게이트가 연결되며 상기 인버팅 출력(Vd)에 드레인이 연결된 제1 피모스 트랜지스터(P1), 상기 인버팅 출력(Vd)에 드레인이 연결되고 상기 전력출력(Vout)에 게이트가 연결된 제1 엔모스 트랜지스터(N1), 및 상기 제1 엔모스 트랜지스터(N1)의 소오스와 상기 접지전압간에 연결된 제2 전류원(CS2)을 포함할 수 있다.

제2 단의 증폭기를 구성하는 제2 인버터(INV2)는, 상기 전원전압(VDD)에 연결된 제3 전류원(CS3), 상기 제3 전류원(CS3)의 출력에 소오스가 연결되고 상기 인버팅 출력(Vd)에 게이트가 연결되며 상기 제어 입력(V1)에 드레인이 연결된 제2 피모스 트랜지스터(P2), 상기 제어 입력(V1)에 드레인이 연결되고 상기 인버팅 출력(Vd)에 게이트가 연결된 제2 엔모스 트랜지스터(N2), 및 상기 제2 엔모스 트랜지스터의 소오스와 상기 접지전압간에 연결된 제4 전류원(CS4)을 포함할 수 있다.

유사하게, 전력 출력(Vout)에 차례로 연결된 커패시터(Cf)와 저항(Rf)은 AC 커플링을 수행하는 하이패스 필터로서의 동작을 수행한다.

도 6의 경우에는 제1 내지 제4 전류원들(CS1-CS4)이 상기한 기능을 수행하기 위해 전류 제한 소자로서 설치된다.

도 7은 도 4의 또 다른 실시 예를 보여주는 구체회로도이다.

도 7을 참조하면, 제1 단의 증폭기를 구성하는 제1 인버터(INV1)는, 전원전압(VDD)에 소오스가 연결되고 상기 전력출력(Vout)에 게이트가 연결된 제1 피모스 트랜지스터(P1), 상기 제1 피모스 트랜지스터(P1)의 드레인에 소오스가 연결되고 상기 전력 출력(Vout)에 게이트가 연결되며 상기 인버팅 출력(Vd)에 드레인이 연결된 제3 피모스 트랜지스터(P3), 상기 전력 출력(Vout)에 게이트가 연결되며 접지전압에 소오스가 연결된 제1 엔모스 트랜지스터(N1), 및 상기 인버팅 출력(Vd)에 드레인이 연결되고 상기 전력 출력(Vout)에 게이트가 연결되며 상기 제1 엔모스 트랜지스터(N1)의 드레인에 소오스가 연결된 제3 엔모스 트랜지스터(N3)를 포함할 수 있다.

제2 단의 증폭기를 구성하는 제2 인버터(INV2)는, 상기 전원전압(VDD)에 소오스가 연결되고 상기 인버팅 출력(Vd)에 게이트가 연결된 제2 피모스 트랜지스터(P2); 상기 제2 피모스 트랜지스터(P2)의 드레인에 소오스가 연결되고 상기 인버팅 출력(Vd)에 게이트가 연결되며 상기 제어 입력(V1)에 드레인이 연결된 제4 피모스 트랜지스터(P4), 상기 인버팅 출력(Vd)에 게이트가 연결되며 접지전압에 소오스가 연결된 제2 엔모스 트랜지스터(N2), 및 상기 제어 입력(V1)에 드레인이 연결되고 상기 인버팅 출력(Vd)에 게이트가 연결되며 상기 제2 엔모스 트랜지스터(N2)의 드레인에 소오스가 연결된 제4 엔모스 트랜지스터(N4)를 포함할 수 있다.

유사하게, 전력 출력(Vout)에 차례로 연결된 커패시터(Cf)와 저항(Rf)은 AC 커플링을 수행하는 하이패스 필터로서의 동작을 수행한다.

도 7과 같은 구조는 스탠바이 상태에서 흐르는 누설 전류가 실질적으로 없고, 회로 액티브 상태에서 푸시 전류 혹은 풀 전류를 생성하므로, 메모리 카드 등과 같은 제품에 안정된 전력을 제공하는 소자로서 사용될 수 있다.

도 8은 도 4의 또 다른 실시 예를 보여주는 구체회로도이다.

제1 단의 증폭기를 구성하는 제1 인버터(INV1)는, 전원전압(VDD)에 소오스가 연결되고 상기 전력 출력(Vout)에 게이트가 연결된 제1 피모스 트랜지스터(P1), 상기 제1 피모스 트랜지스터(P1)의 드레인에 소오스가 연결되고 제1 제어전압(VB1)에 게이트가 연결되며 상기 인버팅 출력에 드레인이 연결된 제3 피모스 트랜지스터(P3), 상기 전력 출력(Vout)에 게이트가 연결되며 접지전압에 소오스가 연결된 제1 엔모스 트랜지스터(N1), 및 상기 인버팅 출력(Vd)에 드레인이 연결되고 제2 제어전압(VB2)에 게이트가 연결되며 상기 제1 엔모스 트랜지스터(N1)의 드레인에 소오스가 연결된 제3 엔모스 트랜지스터(N3)를 포함할 수 있다.

제2 단의 증폭기를 구성하는 제2 인버터(INV2)는, 상기 전원전압(VDD)에 소오스가 연결되고 상기 인버팅 출력(Vd)에 게이트가 연결된 제2 피모스 트랜지스터(P2), 상기 제2 피모스 트랜지스터(P2)의 드레인에 소오스가 연결되고 상기 제1 제어전압(VB1)에 게이트가 연결되며 상기 제어 입력(V1)에 드레인이 연결된 제4 피모스 트랜지스터(P4), 상기 인버팅 출력(Vd)에 게이트가 연결되며 접지전압에 소오스가 연결된 제2 엔모스 트랜지스터(N2), 및 상기 제어 입력(V1)에 드레인이 연결되고 상기 제2 제어전압(VB2)에 게이트가 연결되며 상기 제2 엔모스 트랜지스터(N2)의 드레인에 소오스가 연결된 제4 엔모스 트랜지스터(N4)를 포함할 수 있다.

유사하게, 전력 출력(Vout)에 차례로 연결된 커패시터(Cf)와 저항(Rf)은 AC 커플링을 수행하는 하이패스 필터로서의 동작을 수행한다.

도 8에서는 모스 트랜지스터들(N3, N4, P3, P4)이 상기한 기능을 수행하기 위해 전류 제한 소자로서 설치된다.

도 9는 도 4의 또 다른 실시 예를 보여주는 구체회로도이다.

제1 단의 증폭기를 구성하는 제1 인버터(INV1)는, 전원전압(VDD)에 소오스가 연결되고 상기 전력출력(Vout)에 게이트가 연결된 제1 피모스 트랜지스터(P1), 상기 제1 피모스 트랜지스터(P1)의 드레인에 소오스가 연결되고 상기 전력 출력(Vout)에 게이트가 연결된 제3 피모스 트랜지스터(P3), 상기 전력 출력(Vout)에 게이트가 연결되며 접지전압에 소오스가 연결된 제1 엔모스 트랜지스터(N1), 및 상기 제3 피모스 트랜지스터(P3)의 드레인에 드레인이 연결되고 상기 전력 출력(Vout)에 게이트가 연결되며 상기 제1 엔모스 트랜지스터(N1)의 드레인에 소오스가 연결된 제3 엔모스 트랜지스터(N3)를 포함할 수 있다.

제2 단의 증폭기를 구성하는 제2 인버터(INV2)는, 상기 전원전압(VDD)에 소오스가 연결되고 상기 제1 피모스 트랜지스터(P1)의 드레인에 게이트가 연결되며 상기 제어 입력(V1)에 드레인이 연결된 제2 피모스 트랜지스터(P2), 및 상기 제1 엔모스 트랜지스터(N1)의 드레인에 게이트가 연결되고 상기 제어 입력(V1)에 드레인이 연결되며 접지전압에 소오스가 연결된 제2 엔모스 트랜지스터(N2)를 포함할 수 있다.

유사하게, 전력 출력(Vout)에 차례로 연결된 커패시터(Cf)와 저항(Rf)은 AC 커플링을 수행하는 하이패스 필터로서의 동작을 수행한다.

도 9에서 모스 트랜지스터들(N3,P3)이 상기한 기능을 수행하기 위해 전류 제한 소자로서 설치된다.

하이패스 필터의 차단 주파수는 전압 리플 주파수보다 낮게 설정될 수 있다. 따라서, 전압 리플은 커패시터를 통과하여 2단 인버팅된 후 제어 입력(V1)의 전위를 신속히 조절하는 성분으로서 작용하게 된다.

도 10은 도 2 또는 도 3중 버퍼의 구현 예를 보여주는 구체회로도이다.

도 10을 참조하면, 버퍼(120)는 전원전압에 소오스가 공통으로 연결되고 제1 노드(NO1)에 게이트가 공통으로 연결된 제1,2 피모스 트랜지스터들(P1,P2), 상기 제2 피모스 트랜지스터(P2)의 드레인에 소오스가 연결되고 게이트로 입력 전압(V2)을 수신하는 제3 피모스 트랜지스터(P3), 출력전압(V1)에 드레인이 연결되고 게이트로 바이어스 전압(Vb)을 수신하는 제1 엔모스 트랜지스터(N1), 상기 제1 피모스 트랜지스터(P1)의 드레인에 드레인이 연결되고 제4 노드(NO4)에 게이트가 연결된 제2 엔모스 트랜지스터(N2), 상기 제4 노드(NO4)에 드레인이 연결되고 상기 제3 피모스 트랜지스터(P3)의 드레인에 게이트가 연결된 제3 엔모스 트랜지스터(N3), 제5 노드(NO5)와 접지 전압간에 연결된 전류원(CS1)을 포함할 수 있다.

도 10에서 피모오스 트랜지스터(P3)의 게이트에는 에러 증폭기(110)의 출력이 인가되고, 피모오스 트랜지스터(P3)의 소오스가 연결된 제3 노드(NO3)는 도 2나 도 3의 제어 입력 노드인 노드(ND1)에 연결된다.

도 10에서 버퍼(120)는 실시 예의 구성과 같이 푸시-풀 기능을 가진 슈퍼 소스 팔로워(super source follower)구조를 갖는다. 이와 같은 구조는 제3 노드(NO3)의 임피던스를 보다 낮게 하므로 제어 입력(V1) 노드(ND1)의 폴(pole)위치를 더 높은 주파수로 보낼 수 있게 한다. 그러므로 메인 피드백 루프인 제1 피드백 루프(LP1)의 대역폭(bandwidth)도 그에 따라 더 넓어진다. 또한, 패스트 푸시-풀 드라이버의 2번째 증폭 스테이지(154)에서 바이어스 전류의 미스매치(bias current mismatch)가 발생하더라도 상기 버퍼(120)가 미스매치를 어느 정도 완충하게 되므로, 동작점이 틀어지는 것이 방지 또는 최소화된다.

결국 도 10과 같은 버퍼(120)는 급격한 부하 전류의 변화에도 슬루(slew) 제한 없이 전압 레귤레이터가 빠른 응답 속도로 전압 레귤레이팅을 할 수 있도록 해준다.

도 11a는 도 2 또는 3에 따른 전압 레귤레이팅 동작을 설명하기 위해 제시된 파형도이다.

도면에서 가로축은 시간을 가리키고 세로축은 전력의 진폭을 나타낸다. 파형 LC는 부하 전류의 변화를 예시적으로 보여주는 파형이다. 전자 디바이스에서 소모되는 전력은 전자 디바이스의 사용 부하에 따라 증가되거나 감소될 수 있다. 예를 들어, 타임 구간(TB)에서 100mA가 소모된다고 할 경우에 타임 구간(TB)의 부하에 비해 부하가 증가되면 타임 구간(TA)에서와 같이 200mA가 소모될 수 있고, 타임 구간(TB)의 부하에 비해 부하가 감소되면 타임 구간(TC)에서와 같이 10mA가 소모될 수 있다.

이와 같은 경우에 도 2나 도 3을 통해 설명된 바와 같이 제1 피드백 루프(LP1) 단독의 전압 레귤레이팅 동작에 의해서는 파형(VOA)과 같은 전력 출력(Vout)이 발생된다. 그러나, 패스트 푸시 풀 드라이버(150)에 의한 제2 피드백 루프(LP2)의 참여 동작에 의해 전압 레귤레이팅은 보다 신속하고 안정화된다. 결국, 파형(VOB)과 같은 전력 출력(Vout)이 발생된다.

도 11a에서 파형(VOB)의 네거티브 피크(PO2)의 사이즈는 파형(VOA)의 네거티브 피크(PO1)의 사이즈 보다 작고, 파형(VOB)의 포지티브 피크(PO4)의 사이즈는 파형(VOA)의 포지티브 피크(PO3)의 사이즈 보다 작다. 결국, 부하 변동에 따른 출력 전압의 오버 슈트나 언더 슈트는, 패스트 푸시 풀 드라이버(150)의 푸시 전류나 풀 전류 생성에 의해, 제1 피드백 루프 단독의 레귤레이팅 속도에 비해 신속히 레귤레이팅됨을 알 수 있다. 오버 슈트에서의 포지티브 피크는 인버터 타입 증폭 구조에서 신속히 제공되는 푸시 전류의 공급에 의해 빠른 시간 내에 안정화되고, 언더 슈트에서의 네거티브 피크는 인버터 타입 증폭 구조에서 신속히 제공되는 풀 전류의 생성에 의해 빠른 시간 내에 안정화된다. 결국, 오버 슈트 및 언더 슈트 발생 모두에 대하여 신속한 레귤레이팅이 구현된다.

도 11b는 도 2 또는 3에 따른 포지티브 피크 감소 동작을 설명하기 위해 제시된 파형도이다.

도면에서 가로축은 시간을 가리키고 세로축은 전력의 진폭을 나타낸다. 그래프 파형 G10은 제1 피드백 루프(LP1) 단독의 동작에 의한 전력 출력(Vout)의 오버 슈트를 보여준다. 한편, 그래프 파형 G20은 제1 피드백 루프(LP1)의 동작에 제2 피드백 루프(LP2)의 동작이 참여되어 나타나는 전력 출력(Vout)의 감소된 오버 슈트를 보여준다. 결국, 제2 피드백 루프(LP2)의 참여에 의한 AC 네거티브 피드백 동작에 의해 푸시 전류가 제어 입력(V1)에 신속히 공급되므로 전력 출력(Vout)의 오버 슈트가 빠르게 레귤레이팅 되도록 제어 입력(V1)의 레벨이 높게 조절된다.

이와 같이 패스트 푸시 풀 드라이버(150)를 갖는 전압 레귤레이터는 도 12나 도 13과 같은 고급(High-end) 시스템 온 칩(SoC)에 설치되기 용이하다.

이제는 다시 도 2로 돌아가서, 도 5와 같은 패스트 푸시-풀 드라이버(150)를 갖는 전압 레귤레이터의 예시적 동작을 상세히 설명한다.

부하 전류가 갑작스럽게 감소함에 따라 도 11a의 시점 t3에서와 같이 오버 슈트에 포함되는 포지티브 피크가 전력 출력 노드(ND2)에 발생된 경우라고 하자.

먼저, 메인 피드백 루프인 제1 피드백 루프(LP1)의 전압 레귤레이팅 동작이 시작되기 이전에 서브 피드백 루프인 제2 피드백 루프(LP2)의 동작이 시작된다. 즉, 버퍼(120)의 출력 노드(ND1)와 전력 출력 노드(ND2) 사이에 연결된 패스트 푸시-풀 드라이버(150)의 동작이 우선적으로 AC 네거티브 피드백 루프의 동작으로서 시작된다.

포지티브 피크(PO3)는 도 4의 제1 증폭 스테이지(152)에 의해 하이패스 필터링 되면서 인버팅된다. 즉, 도 5의 커패시터(Cf)에 의해 전력 출력 노드(ND2)에 발생된 상기 포지티브 피크는 AC 커플링되어 피모스 트랜지스터(P1)와 엔모스 트랜지스터(N1), 및 저항(Rf)로 구성된 제1 인버터(INV1) 증폭기에 의해 인버팅 된다. 따라서, 제1 인버터(INV1) 증폭기의 신속한 인버팅 동작에 의해 인버팅 출력(Vd)의 전위는 매우 빠른 속도로 낮아진다.

이에 따라 제2 인버터(INV2) 증폭기의 피모스 트랜지스터(P2)는 상기 인버팅 출력(Vd)에 신속히 응답하여 푸시 전류를 상기 제어 입력(V1)에 공급한다. 즉, 피모스 트랜지스터(P2)는 게이트로 저전위를 수신하므로 드라이빙 전류가 증가되고, 한편, 제2 인버터(INV2)의 엔모스 트랜지스터(N2)는 게이트로 저전위를 수신하므로 드라이빙되는 전류가 줄어든다. 따라서, 제2 인버터(INV2)는 바이어스 전류의 제한을 받지 않고서 상기 인버팅 출력(Vd)의 변화에 대해 상기 제어 입력(V1)의 전위를 매우 빠른 속도로 높인다.

따라서, 패스 소자(130)는 신속히 높아진 제어 입력(V1)의 전위에 응답하여 전력 입력의 패싱 전류량을 줄인다. 그러므로, 전력 출력(Vout)의 포지티브 피크는 빠른 시간 내에 안정화되기 시작한다.

이와 같은 동작이 수행되는 도중에 제1 피드백 루프(LP1)의 전압 레귤레이팅 동작이, 상기 포지티브 피크를 전압 분압기(140)를 통해 분배함에 의해 얻어진 피드백 전압(Vfed)이 에러 증폭기(110)에 인가되면서, 시작된다.

에러 증폭기(110)는 포지티브 입력(+)의 전압과 네거티브 입력(-)의 전압을 서로 비교하고 그 비교된 결과를 증폭한다. 상기 에러 증폭기(110)의 에러 출력(V2)은 버퍼(120)를 통해 버퍼링된 후 상기 제어 입력(V1)으로서 제공된다.

여기서, 버퍼(120)는 패스트 푸시-풀 드라이버(150)와 함께 협동하여 도 2의 전압 레귤레이터의 동작 속도를 더욱 더 빠르게 하고 전압 레귤레이터가 안정된 응답 속도를 갖도록 한다. 즉, 제2 피드백 루프(LP2)는 전력 출력(Vout)에서 급격한 변화가 있을 때 아주 잠깐 동안 동작한다. 그러기 때문에, 전체적인 동작을 고려할 때, 제1 피드백 루프(LP1)의 동작 또한 충분히 빨라야 제2 피드백 루프(LP2)의 동작이 약해졌을 때 전력 출력(Vout)의 전압을 빠르게 레귤레이팅 할 수 있다. 이와 같이, 메인 피드백 루프인 제1 피드백 루프(LP1)에 버퍼(120)를 설치하면, 급격한 부하 전류(load current)의 변화에도 슬루(slew) 제한 없이 빠른 응답속도를 보장할 수 있다.

결국, 상기 포지티브 피크 발생의 경우에 제1 피드백 루프(LP1)에 의해 발생되는 상기 제어 입력(V1)의 전위도 상승되므로, 패스 소자(130)는 높아진 제어 입력(V1)의 전위에 응답하여 전력 입력의 패싱 전류량을 줄인다. 그러므로, 전력 출력(Vout)의 포지티브 피크는 빠른 시간 내에 감소되어 출력 전압의 오버 슈트가 제거된다.

이와 같이, 상기 패스 소자(130)의 상기 전력 출력(Vout)과 상기 제어 입력(V1) 사이에 인버터 타입 증폭 구조로 연결된 패스트 푸시 풀 드라이버(150)의 2단 인버팅 동작에 의해, 전력 출력의 포지티브 피크는, 도 11a내의 펄스 PO4나 도 11b의 그래프 G20에서 보여지는 바와 같이, 상기 제1 피드백 루프 단독의 전압 레귤레이팅 속도 보다 빠른 속도로 감소될 수 있다.

결국, 전력 출력(Vout)의 급격한 변화가 약해지면 제2 피드백 루프(LP2)의 동작 능력은 약해지고, 상대적으로 높은 루프 게인(loop gain)을 가진 제1 피드백 루프(LP1)의 후발 동작이 전압 레귤레이터의 전체 회로를 안정화시킨다.

한편, 네거티브 피크 발생의 경우에는 도 5의 커패시터(Cf)에 의해 네거티브 피크가 AC 커플링된다. 그리고 AC 커플링된 네거티브 피크는 피모스 트랜지스터(P1)와 엔모스 트랜지스터(N1), 및 저항(Rf)으로 구성된 제1 인버터(INV1) 증폭기에 의해 인버팅된다. 따라서, 제1 인버터(INV1) 증폭기의 신속한 인버팅 및 증폭 동작에 의해 인버팅 출력(Vd)의 전위는 매우 빠른 속도로 높아진다.

이에 따라 제2 인버터(INV2)의 엔모스 트랜지스터(N2)는 상기 인버팅 출력(Vd)에 신속히 응답하여 상기 제어 입력(V1)의 전위를 접지를 향해 신속히 풀링한다. 따라서, 제2 인버터(INV2)는 바이어스 전류의 제한을 받지 않고서 상기 인버팅 출력(Vd)의 변화에 대해 상기 제어 입력(V1)의 전위를 매우 빠른 속도로 낮춘다.

따라서, 패스 소자(130)는 신속히 낮아진 제어 입력(V1)의 전위에 응답하여 전력 입력의 패싱 전류량을 늘린다. 그러므로, 전력 출력(Vout)의 네거티브 피크는 빠른 시간 내에 안정화되기 시작한다.

이와 같은 동작이 수행되는 도중에 제1 피드백 루프(LP1)의 전압 레귤레이팅 동작이, 상기 네거티브 피크를 전압 분압기(140)를 통해 분배함에 의해 얻어진 피드백 전압(Vfed)이 에러 증폭기(110)에 인가되면서, 시작된다.

에러 증폭기(110)는 포지티브 입력(+)의 전압과 네거티브 입력(-)의 전압을 서로 비교하고 그 비교된 결과를 증폭한다. 상기 에러 증폭기(110)의 에러 출력(V2)은 버퍼(120)를 통해 버퍼링된 후 상기 제어 입력(V1)으로서 제공된다.

상기 네거티브 피크 발생의 경우에 제1 피드백 루프(LP1)에 의해 발생되는 상기 제어 입력(V1)의 전위도 하강되므로, 패스 소자(130)는 낮아진 제어 입력(V1)의 전위에 응답하여 전력 입력의 패싱 전류량을 늘린다. 그러므로, 전력 출력(Vout)의 네거티브 피크는 빠른 시간 내에 보상되어 출력 전압의 언더 슈트가 제거된다.

이와 같이, 상기 패스 소자(130)의 상기 전력 출력(Vout)과 상기 제어 입력(V1) 사이에 인버터 타입 증폭 구조로 연결된 패스트 푸시 풀 드라이버(150)의 2단 인버팅 동작에 의해, 전력 출력의 네거티브 피크는, 도 11a내의 펄스 PO2에서 보여지는 바와 같이, 상기 제1 피드백 루프 단독의 전압 레귤레이팅 속도 보다 빠른 속도로 감소될 수 있다.

본 발명의 실시 예에 따른 전압 레귤레이터는 인버터 타입 증폭 구조로 연결된 패스트 푸시 풀 드라이버(150)의 2단 인버팅 동작에 의해 부하 변화에 고속 응답 특성을 갖는다. 이러한 특성은 부하 전류(load current)의 양이 매우 크고 변화속도도 빠른 고급(high-end SoC)에서 절실히 요망된다. 특히, 칩에 MLCC 와 같은 커패시터를 채용하지 않는 경우에 그러한 동작 특성은 더욱 유용할 수 있다.

인버터 타입 증폭 구조로 연결된 패스트 푸시 풀 드라이버(150)를 갖는 전압 레귤레이터가 커패시터 리스 타입에 적용될 경우, 추가적인 PCB 배선이나 Pin(Ball) 추가 없이 풀리 온 칩(Fully on-chip)화가 가능해진다. 결국, 이는 제조 코스트(Cost) 관점에서나 SoC 설계 관점, 또는 불량률 감소에 의한 수율(yield) 관점에서 매우 큰 장점을 가진다. 따라서, SoC 시장에서의 제품 경쟁력이 확보될 수 있다.

본 발명에 따른 전압 레귤레이팅을 방법적으로 기술하면 다음과 같다.

먼저, 패스 트랜지스터의 전력 출력과 제어 입력 사이에 차례로 에러 증폭기와 버퍼를 연결하여 DC 피드백 루프를 형성하는 것이 제1 단계일 수 있다.

상기 패스 트랜지스터의 전력 출력과 상기 제어 입력 사이에 패스트 푸시 풀 드라이버를 연결하여 AC 피드백 루프를 형성하는 것이 제2 단계일 수 있다.

상기 DC 피드백 루프를 제어하여 상기 전력 출력을 타겟 전압의 레벨로 드라이빙하는 것이 제3 단계일 수 있다.

상기 전력 출력의 상기 타겟 전압레벨에 언더슈트가 발생되는 경우에, 상기 AC 피드백 루프를 상기 DC 피드백 루프의 레귤레이팅 속도보다 빨리 제어하여 상기 제어 입력으로부터 풀전류가 디스차아지 되도록 하는 것이 제4 단계일 수 있다.

상기 전력 출력의 상기 타겟 전압레벨에 오버슈트가 발생되는 경우에, 상기 AC 피드백 루프를 상기 DC 피드백 루프의 레귤레이팅 속도보다 빨리 제어하여 상기 제어 입력에 푸시전류가 공급되도록 하는 것이 제5 단계일 수 있다.

여기서, 상기 단계들은 서로 바뀔 수 있으며, 각 단계들이 시간적인 순서를 가지는 것으로 한정되어서는 안될 것이다.

이와 같이, 패스 소자, 버퍼, 및 에러 증폭기를 가지는 전압 레귤레이터에서, 상기 패스 소자의 전력 출력과 제어 입력 사이에 전력 출력의 네거티브 피크 및 포지티브 피크를 메인 피드백 루프에 비해 빠른 속도로 감소시키기 위한 2단 인버터 증폭 연결 구조의 패스트 푸시 풀 드라이버를 설치하는 것에 의해, 부하 변동에 따른 전압 리플이 고속으로 최소화 또는 제거된다.

도 12는 커패시터를 탑재한 로우 드롭 아웃 용 전압 레귤레이터의 연결구조를 보여주는 도면이다.

도 12를 참조하면, SoC 에서 칩(400)은 전자 디바이스 예컨대 어플리케이션 프로세서(AP)나 메모리 컨트롤러 등과 같은 내부 로직(201)을 포함할 수 있다. 본 발명의 실시 예에 따른 전압 레귤레이터(100)는 상기 칩(400)에 온 칩화될 수 있다. 이 경우에 출력 안정화를 위해 패키지의 내부 또는 외부에 커패시터들(1200,1300)이 탑재될 수 있다. 상기 커패시터들(1200,1300)은 수 마이크로 패럿(uF)정도의 비교적 큰 용량을 갖는 MLCC (Multi-Layer Ceramic Capacitor)일 수 있다. 상기 내부 커패시터(1200)는 부하 전류(load current)의 용량이 크고 급격하게 변하는 경우에 칩에 보다 가까이 설치하려는 용도로 설치될 수 있다. 인덕터(Lin) 및 저항(Rin)은 내부 기생 성분이다. 한편, 인덕터스(Lext) 및 저항(Rext)은 외부 기생 성분이다.

그러나, 도 12의 경우에는 커패시터의 채용으로 인한 원가부담이 높아지고 제조 불량 율의 증가가 야기될 수 있다. 즉, MLCC를 패키지의 내부나 외부에 설치할 경우에 PCB 배선이 추가되고 회로 소자가 추가되므로 원가부담이 높아진다. 또한, MLCC를 패키지의 내부나 외부에 설치할 경우에 패키지의 두께가 증가할 뿐만 아니라 납땜 과정에서 불량 율도 증가한다. 그러므로 SoC에서 완전히 집적된(fully integrated) 캡 리스 LDO의 수요가 증가될 수 있다. 본 발명에 따른 전압 레귤레이터는 도 2 또는 도 3과 같은 구성에 따른 효과를 가지므로 도 13과 같은 캡 리스 구조에서도 보다 용이하게 적용될 수 있다.

도 13은 커패시터 리스 타입의 로우 드롭 아웃 용 전압 레귤레이터의 연결구조를 보여주는 도면이다.

도 13을 참조하면, SoC 에서 칩(400)은 전술한 바와 같은 내부 로직(201)을 포함할 수 있다. 본 발명의 실시 예에 따른 전압 레귤레이터(100)는 상기 칩(400)에 온 칩화될 수 있다. 도 13에서는 패키지의 내부 또는 외부에 커패시터들이 탑재되지 않는다. 결국, 도 2 또는 도 3과 같은 구성에 따른 효과를 가지므로 MLCC (Multi-Layer Ceramic Capacitor)가 없는 커패시터 리스 타입의 SoC가 제공될 수 있다.

SoC의 성능이 올라갈 수록 칩 내의 로직 카운트(Logic count)갯수와 클럭(Clock)주파수가 급격히 상승된다. 그러므로 전압 레귤레이터가 공급해야 하는 부하 전류(Load current)의 용량과 순간적인 변화량 또한 증가된다. 이와 같은 상황에서 일반적인 전압 레귤레이터가 MLCC의 도움없이 전원을 공급한다면 부하 전류의 빠른 변화를 따라가지 못하고 전력 출력에 큰 리플(ripple)이 발생될 수 있다. 전력 출력에 큰 리플이 발생되면 빠른 주파수로 동작하는 디지털 회로의 타이밍 특성이 틀어지게 되어 결국, 전체 시스템의 오동작이 유발될 수 있다. 따라서, 본 발명의 실시 예에서는 매우 빠른 레귤레이팅 속도를 갖는 광대역 전압 레귤레이터를 제공하므로, MLCC 없이도 전압 레귤레이터의 성능이나 조건을 만족하게 된다.

도 2 또는 도 3에서와 같이 인버터 타입 증폭 구조의 패스트 푸시-풀 드라이버(150)를 갖는 전압 레귤레이터에 의해 부하의 변동에 따라 발생되는 전력 출력의 언더 슈트나 오버 슈트가 빠른 시간 내에 최소화 또는 줄어든다. 특히, 도 13과 같이 커패시터 리스 타입의 전자 기기에서도 신속하게 응답하고 안정화된 전력 출력이 제공되므로, 시스템 온 칩에서의 탑재가 용이하고 원가부담이 낮아지며 제조 불량율이 감소된다.

도 14는 시스템 온 칩에 탑재된 본 발명의 응용 예를 도시한 블록도이다.

도 14를 참조하면, 시스템 온 칩으로 구성될 수 있는 멀티미디어 기기(500)는 AP(510), 메모리 디바이스(520), 스토리지 디바이스(530), 통신 모듈(540), 카메라 모듈(550), 디스플레이 모듈(560), 터치 패널 모듈(570), 및 파워 모듈(580)을 포함할 수 있다.

상기 AP(510)는 데이터 프로세싱 기능을 수행할 수 있으며, 메모리 디바이스(520)은 DRAM 등의 휘발성 메모리로 구성될 수 있다. 휘발성 메모리는 AP(510)에 의해 처리되는 데이터를 저장하거나, 동작 메모리(Working Memory)로서 작동할 수 있다. 예를 들어, 휘발성 메모리는 DRAM(Dynamic Random Access Memory), SRAM(Static Random Access Memory), 모바일 DRAM 또는 이와 유사한 메모리로 구현될 수 있다.

상기 AP(510)에 연결된 통신 모듈(540)은 통신 데이터의 송수신 및 데이터 변복조 기능을 수행하는 모뎀을 포함할 수 있다. 또한, 상기 통신 모듈(540)은 근거리 무선 통신용 송수신기 예컨대 NFC (Near Feild Communication) 송수신기를 포함할 수 있다. GSM 이나 CDMA (Code Division Multiple Access)와 같은 통신 방식의 경우에 NFC 인터페이스 및 프로토콜-1 (NFCIP-1)과 NFC 인터페이스 및 프로토콜-2 (NFCIP-2)에 정의되고, ECMA-340, ISO/IEC 18092, ETSI TS 102 190, ISO 21481, ECMA 352, ETSI TS 102 312 등에 표준화된 규정에 맞게 NFC 송수신기는 통신 데이터의 송수신 동작을 수행할 수 있다.

스토리지 디바이스(530)는 대용량의 정보 저장을 위해 노어 타입 혹은 낸드 타입 플래시 메모리로서 구현될 수 있다. 상기 스토리지 디바이스(530)는 불휘발성 메모리로 구현될 수 있으며 시스템을 부팅하기 위한 부팅 코드를 저장할 수 있다. 예를 들어, 불휘발성 메모리는 EEPROM(Electrically Erasable Programmable Read-Only Memory), 플래시 메모리(Flash Memory), PRAM(Phase Change Random Access Memory), RRAM(Resistance Random Access Memory), NFGM(Nano Floating Gate Memory), PoRAM(Polymer Random Access Memory), MRAM(Magnetic Random Access Memory), 스핀전달토크 MRAM(Spin-Transfer Torque MRAM), Conductive bridging RAM(CBRAM), FRAM(Ferroelectric Random Access Memory), 홀로그래픽 메모리(holographic memory), 분자 전자 메모리 소자(Molecular Electronics Memory Device), 절연 저항 변화 메모리(Insulator Resistance Change Memory), 또는 이와 유사한 메모리로 구현될 수 있다.상기 디스플레이 모듈(560)는 백라이트를 갖는 액정이나 LED 광원을 갖는 액정 또는 OLED 등의 소자로서 구현될 수 있다. 상기 디스플레이 모듈(560)은 문자,숫자,그림 등의 이미지를 컬러로 표시하는 출력 소자로서 기능한다.

터치 패널 모듈(570)은 단독으로 혹은 상기 디스플레이 모듈(560) 상에서 터치 입력을 상기 AP(510)로 제공할 수 있다.

상기 멀티미디어 기기는 별도의 인터페이스를 외부의 통신 장치와 연결될 수 있다. 상기 외부의 통신 장치는 DVD(digital versatile disc) 플레이어, 컴퓨터, 셋 탑 박스(set top box, STB), 게임기, 디지털 캠코더 등일 수 있다.

상기 파워 모듈(580)은 LCCD(584) 및 배터리(582)를 포함할 수 있으며, 멀티미디어 기기의 파워 매니지먼트를 수행한다.

상기 AP(510)는 도 2 또는 도 3에서와 같이 패스트 푸시-풀 드라이버(150)를 갖는 LDO 전압 레귤레이터(100)를 내부적으로 포함할 수 있다. 따라서, 상기 AP(510)의 동작 시에 시스템 온 칩의 부하 변동에 따라 발생되는 전력 출력의 언더 슈트나 오버 슈트가 빠른 시간 내에 최소화 또는 줄어든다. 특히, 커패시터 리스 타입의 멀티미디어 기기의 경우에도 신속하게 응답하고 안정화된 전력 출력이 제공될 수 있다.

파워 모듈(580)은 스위칭 모드 파워 서플라이(Switch Mode Power Suply, 이하:SMPS)를 포함할 수 있다.

상기 AP(510)에 설치된 LDO 전압 레귤레이터(100)는 SMPS에 비해 상대적으로 응답속도가 빠르고 노이즈가 상대적으로 적다.

카메라 모듈(550)은 카메라 이미지 프로세서(Camera Image Processor: CIS)를 포함하며 상기 AP(510)와 연결된다.

비록 도면에는 도시되지 않았지만, 상기 멀티미디어 기기에는 또 다른 응용 칩셋(Application chipset)이나 모바일 디램 등이 더 제공될 수 있다.

도 15는 SSD에 탑재된 본 발명의 응용 예를 도시한 블록도이다.

도 15를 참조하면, 솔리드 스테이트 드라이브(SSD)는, 메모리 컨트롤러(610)와 플래시 메모리(650)를 포함할 수 있다. 상기 플래시 메모리(650)는 플래너 타입 혹은 3차원 적층 타입으로 이루어진 복수의 메모리들(650-1, 650-2, 650-n)을 포함할 수 있다. 본 발명의 실시 예에 따라 인버터 타입 증폭 구조를 갖는 패스트 푸시-풀 드라이버(150)를 구비한 로우 드롭 아웃 전압 레귤레이터(100)는 상기 메모리 컨트롤러(610)에 설치되어 메모리 컨트롤러(610)에 필요한 전력 출력을 신속하고 안정적으로 공급할 수 있다. 따라서, 부하의 급격한 변동으로 인해 전력 출력에 리플이 발생되더라도 풀 전류나 푸시 전류를 신속히 생성하는 것에 의해 전력 출력은 타겟 레벨로 신속히 레귤레이팅된다. 따라서, SSD의 파워 안정성이 개선되어 동작 퍼포먼스가 개선된다.

메모리 컨트롤러(610)와 플래시 메모리(650) 또는 SSD의 구성요소들은 다양한 형태들의 패키지를 이용하여 실장될 수 있는데, 예를 들어, PoP(Package on Package), BGAs(Ball grid arrays), CSPs(Chip scale packages), PLCC(Plastic Leaded Chip Carrier), PDIP(Plastic Dual In-Line Package), Die in Waffle Pack, Die in Wafer Form, COB(Chip On Board), CERDIP(Ceramic Dual In-Line Package), MQFP(Plastic Metric Quad Flat Pack), TQFP(Thin Quad Flat-Pack), SOIC(Small Outline Integrated Circuit), SSOP(Shrink Small Outline Package), TSOP(Thin Small Outline Package), TQFP(Thin Quad Flat-Pack), SIP(System In Package), MCP(Multi Chip Package), WFP(Wafer-level Fabricated Package), WSP(Wafer-Level Processed Stack Package)등과 같은 패키지들을 이용하여 실장될 수 있다.도 15의 SSD는 컴퓨터, UMPC (Ultra Mobile PC), 워크스테이션, 넷북(net-book), PDA (Personal Digital Assistants), 포터블(portable) 컴퓨터, 웹 타블렛(web tablet), 태블릿 컴퓨터(tablet computer), 무선 전화기(wireless phone), 모바일 폰(mobile phone), 스마트폰(smart phone), e-북(e-book), PMP(portable multimedia player), 휴대용 게임기, 네비게이션(navigation) 장치, 블랙박스(black box), 디지털 카메라(digital camera), DMB (Digital Multimedia Broadcasting) 재생기, 3차원 수상기(3-dimensional television), 디지털 음성 녹음기(digital audio recorder), 디지털 음성 재생기(digital audio player), 디지털 영상 녹화기(digital picture recorder), 디지털 영상 재생기(digital picture player), 디지털 동영상 녹화기(digital video recorder), 디지털 동영상 재생기(digital video player), 데이터 센터를 구성하는 스토리지, 정보를 무선 환경에서 송수신할 수 있는 장치, 홈 네트워크를 구성하는 다양한 전자 장치들 중 하나, 컴퓨터 네트워크를 구성하는 다양한 전자 장치들 중 하나, 텔레매틱스 네트워크를 구성하는 다양한 전자 장치들 중 하나, RFID 장치, 또는 컴퓨팅 시스템을 구성하는 다양한 구성 요소들 중 하나 등과 같은 전자 장치의 스토리지로서 제공될 수도 있다.

도 15의 구성은 SSD에 한정됨이 없이 유니버셜 플래시 스토리지(UFS)에도 적용될 수 있다.

도 16은 DDI에 탑재된 본 발명의 응용 예를 도시한 블록도이다.

도 16을 참조하면, 디스플레이 소자(680)를 구동하기 위한 DDI(660)는 도 1과 같은 로우 드롭 아웃 전압 레귤레이터(100)를 내부적으로 구비할 수 있다. 상기 DDI(660)는 필요한 전력 출력을 상술한 바와 같은 패스트 푸시-풀 드라이버(150)의 동작 특성을 갖는 로우 드롭 아웃 전압 레귤레이터(300)로부터 안정적으로 수신할 수 있다. 따라서, DDI의 파워 안정성이 개선되어 동작 퍼포먼스가 개선된다.

도 17은 스마트 카드에 연결되는 본 발명의 응용 예를 도시한 블록도이다.

도 17을 참조하면, 복수의 SIM 카드들(690-1, 690-n)이 스마트 폰(692)에 장착되는 경우에 상기 SIM 카드들(690-1, 690-n)은 상기 스마트 폰(692)의 배터리 전원을 받아 전압 레귤레이팅 동작을 수행하는 로우 드롭 아웃 전압 레귤레이터(100)로부터 필요한 전력 출력을 받을 수 있다. 이 경우에 상기 SIM 카드들(690-1, 690-n)은 본 발명에 따라 상기한 바와 같은 패스트 푸시-풀 드라이버(150)의 동작 특성을 갖는 로우 드롭 아웃 전압 레귤레이터(100)로부터 공급되는 전력 출력을 안정적으로 수신할 수 있다. 따라서, 스마트 카드의 파워 안정성이 보장되어 스마트 카드의 동작 퍼포먼스가 개선될 수 있다. 상기 LDO(100)의 전력 출력은 AP(693) 및 모뎀(695)에도 인가될 수 있다.

상기 SIM 카드들(690-1, 690-n)과 스마트 폰(692)간의 연결 버스는 USB (Universal Serial Bus) 프로토콜, MMC (multimedia card) 프로토콜, PCI (peripheral component interconnection) 프로토콜, PCI-E (PCI-express) 프로토콜, ATA (Advanced Technology Attachment) 프로토콜, Serial-ATA 프로토콜, Parallel-ATA 프로토콜, SCSI (small computer small interface) 프로토콜, ESDI (enhanced small disk interface) 프로토콜, 그리고 IDE (Integrated Drive Electronics) 프로토콜 등과 같은 다양한 인터페이스 프로토콜들 중 적어도 하나를 통해 통신하는 버스일 수 있다.

도 18은 메모리 컨트롤러를 위한 커패시터 리스 타입의 로우 드롭 아웃 용 전압 레귤레이터의 응용 예를 도시한 블록도이다.

도 18을 참조하면, 칩(310)에는 입력 전원의 레벨 시프팅을 위한 레벨 시프터(312), 출력 전원을 관리하기 위한 스위치 컨트롤러(314), 기준전압을 생성하기 위한 밴드갭 레퍼런스 회로(316), 버퍼링된 기준 전압을 출력하는 기준 버퍼(318), 제1 LDO(102), 제2 LDO(104), 및 제3 LDO(106)가 포함될 수 있다. 여기서, 상기 제1,2,3 LDO(102,104,106)는 도 1과 같은 로우 드롭 아웃 전압 레귤레이터(300)로 구현될 수 있다. 결국, 도 2 또는 도 3에서와 같이 패스트 푸시-풀 드라이버(150)를 구비한 로우 드롭 아웃 전압 레귤레이터(300)는 메모리 컨트롤러(610)에 필요한 다양한 전력 출력을 공급할 수 있다. 따라서, 메모리 컨트롤러의 부하 변동에 따라 발생되는 전력 출력의 언더 슈트나 오버 슈트가 로우 드롭 아웃 전압 레귤레이터(300)에 의해 빠른 시간 내에 최소화 또는 감소될 수 있다. 특히, 커패시터 리스 타입의 메모리 컨트롤러의 경우에도 신속하게 응답하고 안정화된 전력 출력이 상기 제1,2,3 LDO(102,104,106)로부터 제공될 수 있다. 그러므로, 메모리 컨트롤러의 파워 안정성이 보장되어 메모리 억세스 동작의 신뢰성이 높아질 수 있다.

도 18에서, 제1 전력 출력(OUT1)은 제1,2 스위치들(SW1,SW2)을 제어하는 스위치 컨트롤러(314)에 의해 상기 제1,2,3 LDO(102,104,106)중의 하나로부터 얻어질 수 있다. 또한, 제2 전력 출력(OUT2)도 제1,2 스위치들(SW1,SW2)을 제어하는 스위치 컨트롤러(314)에 의해 상기 제1,2,3 LDO(102,104,106)중의 하나로부터 얻어질 수 있다. 제3 전력 출력(OUT3)도 제1,2,3 스위치들(SW1,SW2,SW3)을 제어하는 스위치 컨트롤러(314)에 의해 상기 제1,2,3 LDO(102,104,106)중의 하나로부터 얻어질 수 있다.

이상에서와 같이 도면과 명세서를 통해 최적 실시 예가 개시되었다. 여기서 특정한 용어들이 사용되었으나, 이는 단지 본 발명을 설명하기 위한 목적에서 사용된 것이지 의미 한정이나 특허청구범위에 기재된 본 발명의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시 예가 가능하다는 점을 이해할 것이다.

예를 들어, 전압 레귤레이터의 서브 피드백 루프를 구성하는 패스트 푸시 풀 드라이버가 인버터 타입의 증폭기들로 구성되었으나, 이에 한정됨이 없이 증폭기들의 세부적 회로 연결 구현이나 증폭기들의 스테이지 수를 다양하게 변경 또는 변형할 수 있을 것이다.

100: 전압 레귤레이터 110: 에러 증폭기
120: 버퍼 130: 패스 소자
140: 전압 분압기 150: 패스트 푸시 풀 드라이버

Claims (20)

1. 전압 소스에 연결된 전력 입력, 부하에 연결된 전력 출력, 및 제어 입력을 갖는 패스 소자;
   입력 및 상기 패스 소자의 상기 제어 입력에 연결된 출력을 갖는 버퍼;
   상기 패스 소자 및 상기 버퍼와 함께 제1 피드백 루프를 형성하며, 상기 패스 소자의 상기 전력 출력의 샘플된 전압에 연결된 포지티브 입력, 기준 전압에 연결된 네거티브 입력, 및 상기 버퍼의 입력에 연결된 출력을 갖는 에러 증폭기; 및
   상기 패스 소자의 상기 전력 출력과 상기 제어 입력 사이에 인버터 타입 증폭 구조로 연결되어, 상기 부하의 변동에 따라 발생되는 상기 전력 출력의 네거티브 피크 및 포지티브 피크를 상기 제1 피드백 루프의 전압 레귤레이팅 속도 보다 빠른 속도로 감소시키기 위한 패스트 푸시 풀 드라이버를 가지는 전압 레귤레이터.
   
2. 제1항에 있어서, 상기 패스트 푸시 풀 드라이버는 상기 패스 소자와 함께 상기 제1 피드백 루프의 동작 응답보다 빠른 제2 피드백 루프를 형성하는 전압 레귤레이터.
   
3. 제1항에 있어서, 상기 패스트 푸시 풀 드라이버는,
   상기 패스 소자의 상기 전력 출력에 응답하여 인버팅 출력을 생성하는 인버터 타입 제1 증폭기; 및
   상기 인버팅 출력에 응답하여 상기 제어 입력의 전압 레벨을 제어하기 위한 푸시 드라이빙 전류 또는 풀 드라이빙 전류를 생성하는 인버터 타입 제2 증폭기를 포함하는 전압 레귤레이터.
   
4. 제3항에 있어서, 상기 제1 증폭기는 상기 패스 소자의 상기 전력 출력에 연결되어 AC 커플링을 수행하는 하이패스 필터를 더 구비하는 전압 레귤레이터.
   
5. 제4항에 있어서,
   상기 제1 증폭기는, 전원전압에 소오스가 연결되고 상기 전력출력에 게이트가 연결되며 상기 인버팅 출력에 드레인이 연결된 제1 피모스 트랜지스터와, 상기 인버팅 출력에 드레인이 연결되고 상기 전력출력에 게이트가 연결되며 접지전압에 소오스가 연결된 제1 엔모스 트랜지스터를 포함하고,
   상기 제2 증폭기는, 상기 전원전압에 소오스가 연결되고 상기 인버팅 출력에 게이트가 연결되며 상기 제어 입력에 드레인이 연결된 제2 피모스 트랜지스터와, 상기 제어 입력에 드레인이 연결되고 상기 인버팅 출력에 게이트가 연결되며 상기 접지전압에 소오스가 연결된 제2 엔모스 트랜지스터를 포함하는 전압 레귤레이터.
   
6. 제4항에 있어서,
   상기 제1 증폭기는, 전원전압에 연결된 제1 전류원; 상기 제1 전류원의 출력에 소오스가 연결되고 상기 전력출력에 게이트가 연결되며 상기 인버팅 출력에 드레인이 연결된 제1 피모스 트랜지스터; 상기 인버팅 출력에 드레인이 연결되고 상기 전력출력에 게이트가 연결된 제1 엔모스 트랜지스터; 및 상기 제1 엔모스 트랜지스터의 소오스와 상기 접지전압간에 연결된 제2 전류원을 포함하고,
   상기 제2 증폭기는, 상기 전원전압에 연결된 제3 전류원; 상기 제3 전류원의 출력에 소오스가 연결되고 상기 인버팅 출력에 게이트가 연결되며 상기 제어 입력에 드레인이 연결된 제2 피모스 트랜지스터; 상기 제어 입력에 드레인이 연결되고 상기 인버팅 출력에 게이트가 연결된 제2 엔모스 트랜지스터; 및 상기 제2 엔모스 트랜지스터의 소오스와 상기 접지전압간에 연결된 제4 전류원을 포함하는 전압 레귤레이터.
   
7. 제4항에 있어서, 상기 제1 증폭기는, 전원전압에 소오스가 연결되고 상기 전력출력에 게이트가 연결된 제1 피모스 트랜지스터; 상기 제1 피모스 트랜지스터의 드레인에 소오스가 연결되고 상기 전력 출력에 게이트가 연결되며 상기 인버팅 출력에 드레인이 연결된 제3 피모스 트랜지스터; 상기 전력 출력에 게이트가 연결되며 접지전압에 소오스가 연결된 제1 엔모스 트랜지스터; 및 상기 인버팅 출력에 드레인이 연결되고 상기 전력 출력에 게이트가 연결되며 상기 제1 엔모스 트랜지스터의 드레인에 소오스가 연결된 제3 엔모스 트랜지스터를 포함하고,
   상기 제2 증폭기는, 상기 전원전압에 소오스가 연결되고 상기 인버팅 출력에 게이트가 연결된 제2 피모스 트랜지스터; 상기 제2 피모스 트랜지스터의 드레인에 소오스가 연결되고 상기 인버팅 출력에 게이트가 연결되며 상기 제어 입력에 드레인이 연결된 제4 피모스 트랜지스터; 상기 인버팅 출력에 게이트가 연결되며 접지전압에 소오스가 연결된 제2 엔모스 트랜지스터; 및 상기 제어 입력에 드레인이 연결되고 상기 인버팅 출력에 게이트가 연결되며 상기 제2 엔모스 트랜지스터의 드레인에 소오스가 연결된 제4 엔모스 트랜지스터를 포함하는 전압 레귤레이터.
   
8. 제4항에 있어서, 상기 제1 증폭기는, 전원전압에 소오스가 연결되고 상기 전력출력에 게이트가 연결된 제1 피모스 트랜지스터; 상기 제1 피모스 트랜지스터의 드레인에 소오스가 연결되고 제1 제어전압에 게이트가 연결되며 상기 인버팅 출력에 드레인이 연결된 제3 피모스 트랜지스터; 상기 전력 출력에 게이트가 연결되며 접지전압에 소오스가 연결된 제1 엔모스 트랜지스터; 및 상기 인버팅 출력에 드레인이 연결되고 제2 제어전압에 게이트가 연결되며 상기 제1 엔모스 트랜지스터의 드레인에 소오스가 연결된 제3 엔모스 트랜지스터를 포함하고,
   상기 제2 증폭기는, 상기 전원전압에 소오스가 연결되고 상기 인버팅 출력에 게이트가 연결된 제2 피모스 트랜지스터; 상기 제2 피모스 트랜지스터의 드레인에 소오스가 연결되고 상기 제1 제어전압에 게이트가 연결되며 상기 제어 입력에 드레인이 연결된 제4 피모스 트랜지스터; 상기 인버팅 출력에 게이트가 연결되며 접지전압에 소오스가 연결된 제2 엔모스 트랜지스터; 및 상기 제어 입력에 드레인이 연결되고 상기 제2 제어전압에 게이트가 연결되며 상기 제2 엔모스 트랜지스터의 드레인에 소오스가 연결된 제4 엔모스 트랜지스터를 포함하는 전압 레귤레이터.
   
9. 제4항에 있어서, 상기 제1 증폭기는, 전원전압에 소오스가 연결되고 상기 전력출력에 게이트가 연결된 제1 피모스 트랜지스터; 상기 제1 피모스 트랜지스터의 드레인에 소오스가 연결되고 상기 전력 출력에 게이트가 연결된 제3 피모스 트랜지스터; 상기 전력 출력에 게이트가 연결되며 접지전압에 소오스가 연결된 제1 엔모스 트랜지스터; 및 상기 제3 피모스 트랜지스터의 드레인에 드레인이 연결되고 상기 전력 출력에 게이트가 연결되며 상기 제1 엔모스 트랜지스터의 드레인에 소오스가 연결된 제3 엔모스 트랜지스터를 포함하고,
   상기 제2 증폭기는, 상기 전원전압에 소오스가 연결되고 상기 제1 피모스 트랜지스터의 드레인에 게이트가 연결되며 상기 제어 입력에 드레인이 연결된 제2 피모스 트랜지스터; 및 상기 제1 엔모스 트랜지스터의 드레인에 게이트가 연결되고 상기 제어 입력에 드레인이 연결되며 접지전압에 소오스가 연결된 제2 엔모스 트랜지스터를 포함하는 전압 레귤레이터.
   
10. 제1항에 있어서, 상기 전압 레귤레이터는 상기 패스 소자의 상기 전력 출력과 상기 버퍼의 입력 사이에 연결되어 회로 전체 루프의 주파수 안정화를 위해 주파수 보상을 수행하는 주파수 보상용 소자를 더 구비하는 전압 레귤레이터.
    
11. 전압 소스에 연결된 전력 입력, 부하에 연결된 전력 출력, 및 제어 입력을 갖는 패스 소자;
    입력 및 상기 패스 소자의 상기 제어 입력에 연결된 출력을 갖는 버퍼;
    상기 패스 소자 및 상기 버퍼와 함께 제1 피드백 루프를 형성하며, 상기 패스 소자의 상기 전력 출력의 분압된 전압에 연결된 포지티브 입력, 기준 전압에 연결된 네거티브 입력, 및 상기 버퍼의 입력에 연결된 출력을 갖는 에러 증폭기; 및
    상기 패스 소자의 상기 전력 출력과 상기 제어 입력 사이에 인버터 타입 증폭 구조로 연결되어, 상기 부하의 변동에 따라 상기 전력 출력의 언더슈트 및 오버슈트가 발생될 때, 상기 전력 출력을 AC 커플링 하면서, 상기 제1 피드백 루프의 레귤레이팅 속도 보다 빠른 속도로 상기 전력 출력을 레귤레이팅 하기 위한 패스트 푸시 풀 드라이버를 가지는 전압 레귤레이터.
    
12. 제11항에 있어서, 상기 패스 소자는,
    상기 전력 입력이 소오스에 연결되고, 상기 전력 출력이 드레인에 연결되며, 상기 제어 입력이 게이트에 연결된 피모스 트랜지스터를 포함하는 전압 레귤레이터.
    
13. 제12항에 있어서, 상기 버퍼는,
    상기 전력 출력의 변화에 따른 슬루 제한을 완화하고 광대역에서의 고속 응답을 얻기 위해 소스 팔로워 회로 구조를 가지는 전압 레귤레이터.
    
14. 제13항에 있어서, 상기 에러 증폭기는, 상기 포지티브 입력과 상기 네거티브 입력에 각기 나타나는 전압들을 서로 비교하여 그 차를 증폭하는 차동 증폭기인 전압 레귤레이터.
    
15. 제11항에 있어서, 상기 패스트 푸시 풀 드라이버는 상기 패스 소자와 함께 상기 제1 피드백 루프의 동작 응답보다 빠른 제2 피드백 루프를 형성하며,
    상기 제1 피드백 루프는 DC 피드백 루프로서 기능하고 상기 제2 피드백 루프는 AC 피드백 루프로서 기능하는 전압 레귤레이터.
    
16. 제어 입력에 나타나는 전압에 응답하여 전력 입력을 부하에 연결된 전력 출력으로 패스하는 패스 소자;
    상기 전력 출력을 설정 저항비로 분압한 분압 출력을 생성하는 전압 분압기;
    입력 및 상기 패스 소자의 상기 제어 입력에 연결된 출력을 갖는 버퍼;
    상기 패스 소자 및 상기 버퍼와 함께 제1 피드백 루프를 형성하며, 상기 패스 소자의 상기 분압 출력에 연결된 포지티브 입력의 전압과 인가되는 기준 전압에 연결된 네거티브 입력의 전압을 서로 비교한 후 그 결과를 증폭하여 상기 버퍼의 입력으로서 제공하는 에러 증폭기; 및
    상기 부하의 변동에 따라 상기 전력 출력의 타겟 전압을 기준으로 네거티브 피크 또는 포지티브 피크가 발생되는 경우에 상기 전력 출력을 상기 제1 피드백 루프의 전압 레귤레이팅 속도 보다 빠르게 상기 타겟 전압으로 레귤레이팅 하기 위한 인버터 타입 증폭 구조의 패스트 푸시 풀 드라이버를 가지는 로우 드롭 아웃 용 전압 레귤레이터.
    
17. 제16항에 있어서, 상기 전압 레귤레이터는 시스템 온 칩의 패키지 내부에 설치되는 로우 드롭 아웃 용 전압 레귤레이터.
    
18. 제16항에 있어서, 상기 전압 분압기는,
    상기 전력 출력에 일단이 연결된 제1 저항, 및
    상기 분압 출력이 생성되는 상기 제1 저항의 타단과 접지전압 간에 연결된 제2 저항을 포함하는 로우 드롭 아웃 용 전압 레귤레이터.
    
19. 제16항에 있어서, 상기 패스트 푸시 풀 드라이버는 푸시 풀 전류 드라이빙을 위하여 적어도 2단 이상의 캐스케이드 접속된 인버터 타입의 증폭기들을 갖는 로우 드롭 아웃 용 전압 레귤레이터.
    
20. 제16항에 있어서, 상기 패스트 푸시 풀 드라이버는 상기 패스 소자의 상기 전력 출력을 커패시터와 저항을 이용하여 AC 커플링하기 위한 하이패스 필터를 더 포함하는 로우 드롭 아웃 용 전압 레귤레이터.
    

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