KR20160018393A - 전극이 관통 배선과 접속된 디바이스, 및 그 제조 방법 - Google Patents

전극이 관통 배선과 접속된 디바이스, 및 그 제조 방법 Download PDF

Info

Publication number
KR20160018393A
KR20160018393A KR1020150110501A KR20150110501A KR20160018393A KR 20160018393 A KR20160018393 A KR 20160018393A KR 1020150110501 A KR1020150110501 A KR 1020150110501A KR 20150110501 A KR20150110501 A KR 20150110501A KR 20160018393 A KR20160018393 A KR 20160018393A
Authority
KR
South Korea
Prior art keywords
wiring
electrode
substrate
film
conductive protective
Prior art date
Application number
KR1020150110501A
Other languages
English (en)
Inventor
시난 왕
유타카 세토모토
Original Assignee
캐논 가부시끼가이샤
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 캐논 가부시끼가이샤 filed Critical 캐논 가부시끼가이샤
Publication of KR20160018393A publication Critical patent/KR20160018393A/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H02—GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
    • H02N—ELECTRIC MACHINES NOT OTHERWISE PROVIDED FOR
    • H02N1/00—Electrostatic generators or motors using a solid moving electrostatic charge carrier
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B06—GENERATING OR TRANSMITTING MECHANICAL VIBRATIONS IN GENERAL
    • B06B—METHODS OR APPARATUS FOR GENERATING OR TRANSMITTING MECHANICAL VIBRATIONS OF INFRASONIC, SONIC, OR ULTRASONIC FREQUENCY, e.g. FOR PERFORMING MECHANICAL WORK IN GENERAL
    • B06B1/00—Methods or apparatus for generating mechanical vibrations of infrasonic, sonic, or ultrasonic frequency
    • B06B1/02—Methods or apparatus for generating mechanical vibrations of infrasonic, sonic, or ultrasonic frequency making use of electrical energy
    • B06B1/0292—Electrostatic transducers, e.g. electret-type
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B81—MICROSTRUCTURAL TECHNOLOGY
    • B81C—PROCESSES OR APPARATUS SPECIALLY ADAPTED FOR THE MANUFACTURE OR TREATMENT OF MICROSTRUCTURAL DEVICES OR SYSTEMS
    • B81C1/00—Manufacture or treatment of devices or systems in or on a substrate
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B81—MICROSTRUCTURAL TECHNOLOGY
    • B81C—PROCESSES OR APPARATUS SPECIALLY ADAPTED FOR THE MANUFACTURE OR TREATMENT OF MICROSTRUCTURAL DEVICES OR SYSTEMS
    • B81C1/00—Manufacture or treatment of devices or systems in or on a substrate
    • B81C1/00015—Manufacture or treatment of devices or systems in or on a substrate for manufacturing microsystems
    • B81C1/00134—Manufacture or treatment of devices or systems in or on a substrate for manufacturing microsystems comprising flexible or deformable structures
    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01L—MEASURING FORCE, STRESS, TORQUE, WORK, MECHANICAL POWER, MECHANICAL EFFICIENCY, OR FLUID PRESSURE
    • G01L1/00—Measuring force or stress, in general
    • G01L1/14—Measuring force or stress, in general by measuring variations in capacitance or inductance of electrical elements, e.g. by measuring variations of frequency of electrical oscillators
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/48—Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
    • H01L21/4814—Conductive parts
    • H01L21/4846—Leads on or in insulating or insulated substrates, e.g. metallisation
    • H01L21/486—Via connections through the substrate with or without pins
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76877—Filling of holes, grooves or trenches, e.g. vias, with conductive material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76898—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics formed through a semiconductor substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/481—Internal lead connections, e.g. via connections, feedthrough structures
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B06—GENERATING OR TRANSMITTING MECHANICAL VIBRATIONS IN GENERAL
    • B06B—METHODS OR APPARATUS FOR GENERATING OR TRANSMITTING MECHANICAL VIBRATIONS OF INFRASONIC, SONIC, OR ULTRASONIC FREQUENCY, e.g. FOR PERFORMING MECHANICAL WORK IN GENERAL
    • B06B2201/00—Indexing scheme associated with B06B1/0207 for details covered by B06B1/0207 but not provided for in any of its subgroups
    • B06B2201/50—Application to a particular transducer type
    • B06B2201/51—Electrostatic transducer
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B81—MICROSTRUCTURAL TECHNOLOGY
    • B81C—PROCESSES OR APPARATUS SPECIALLY ADAPTED FOR THE MANUFACTURE OR TREATMENT OF MICROSTRUCTURAL DEVICES OR SYSTEMS
    • B81C1/00—Manufacture or treatment of devices or systems in or on a substrate
    • B81C1/00349—Creating layers of material on a substrate
    • B81C1/00373—Selective deposition, e.g. printing or microcontact printing
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B81—MICROSTRUCTURAL TECHNOLOGY
    • B81C—PROCESSES OR APPARATUS SPECIALLY ADAPTED FOR THE MANUFACTURE OR TREATMENT OF MICROSTRUCTURAL DEVICES OR SYSTEMS
    • B81C1/00—Manufacture or treatment of devices or systems in or on a substrate
    • B81C1/00436—Shaping materials, i.e. techniques for structuring the substrate or the layers on the substrate
    • B81C1/00555—Achieving a desired geometry, i.e. controlling etch rates, anisotropy or selectivity
    • B81C1/00611—Processes for the planarisation of structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841—Barrier, adhesion or liner layers
    • H01L21/76843—Barrier, adhesion or liner layers formed in openings in a dielectric
    • H01L21/76849—Barrier, adhesion or liner layers formed in openings in a dielectric the layer being positioned on top of the main fill metal
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Manufacturing & Machinery (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • Mechanical Engineering (AREA)
  • Micromachines (AREA)
  • Pressure Sensors (AREA)
  • Transducers For Ultrasonic Waves (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Investigating Or Analyzing Materials By The Use Of Ultrasonic Waves (AREA)
  • Ultra Sonic Daignosis Equipment (AREA)
  • Electrostatic, Electromagnetic, Magneto- Strictive, And Variable-Resistance Transducers (AREA)
  • Ceramic Engineering (AREA)

Abstract

정전용량형 트랜스듀서는, 제1 면과 상기 제1 면의 반대측에 위치하는 제2 면을 갖고, 상기 제1 면과 상기 제2 면과의 사이를 관통하는 관통 배선을 포함하는 기판과, 상기 제1 면 위에 설치되고, 제1 전극과, 상기 제1 전극과 간격을 사이를 두고 설치된 제2 전극을 갖는 셀을 포함한다. 상기 기판의 제1 면측 및 제2 면측에 있어서의 상기 관통 배선의 표면 위에는 도전성 보호막이 배치된다.

Description

전극이 관통 배선과 접속된 디바이스, 및 그 제조 방법{DEVICE WITH ELECTRODE CONNECTED TO THROUGH WIRE, AND METHOD FOR MANUFACTURING THE SAME}
본 발명은, 초음파 변환 디바이스 등으로서 사용되는 정전용량형 트랜스듀서(transducers) 등, 전극이 관통 배선과 전기적으로 접속된 디바이스, 그 제조 방법에 관한 것이다. 특히, 본 발명은 기판에 형성된 관통 전극을 포함하는 정전용량형 트랜스듀서, 및 그 정전용량형 트랜스듀서의 제조 방법에 관한 것이다.
종래에는, CMUT(Capacitive Micromachined Ultrasonic Transducer)는, 압전 디바이스의 대체품으로서 연구되어 왔다. 이러한 CMUT에 의하면, 진동막의 진동을 사용해서 초음파 등의 음향파를 송신, 수신할 수 있고, 특히 액체 중에 있어서 뛰어난 광대역 특성을 용이하게 얻을 수 있다. 실용상, 2차원 어레이 모양으로 배치된 복수의 진동막(또는 셀)으로 각각 구성된 복수의 엘리먼트를, 기판 위에 배열해서 1개의 디바이스를 구성하여, 원하는 성능을 실현하고 있다. 각 엘리먼트를 독립으로 제어하기 위해서는, 각각의 엘리먼트에 대응해서 접속 배선을 형성할 필요가 있다.
이러한 구조에 있어서, 디바이스의 소형화 및 접속 배선의 기생 용량을 저감하기 위해서, 기판을 관통하는 관통 배선 또는 관통 전극을 이용하는 것이 바람직하다. 관통 배선을 포함하는 디바이스의 제조방법에는, 소위 "비어 퍼스트(via first)"법과 "비어 라스트(via last)"법이 있다. 비어 퍼스트법의 경우, 디바이스의 형성에 앞서, 기판을 관통하는 관통 배선을 형성한다. 반면에, 비어 라스트법의 경우, 디바이스를 형성한 후에, 기판을 관통하는 관통 배선을 형성한다. 디바이스 성능이나 제조의 관점에서, 비어 퍼스트법이 바람직한 경우가 있다.
미국 특허공개 제2007/0264732호는, 관통 배선을 포함하는 CMUT를 개시하고 있다. 개시되어 있는 CMUT는 비어 퍼스트법을 사용하여 제조되고, 관통 배선의 재료로서 폴리실리콘을 사용하고 있다. 폴리실리콘으로 이루어지는 관통 배선은, 관통 배선 형성 후의 제조 공정에 있어서 프로세스 내성이 비교적 높고, CMUT의 사용 과정에 있어서도 환경 내성이 비교적 강하다. 일본국 공개특허공보 특개 2010-45371호는, 도전성 관통 배선을 갖는 관통 전극 구조체를 개시하고 있다. 도전성 관통 배선의 표면산화 및 손상을 방지하기 위해서, 도전성 관통 배선은 그 저부에 도전성 보호막을 설치하고 있다.
미국 특허공개 제2007/0264732호에 개시된 CMUT에서는, 관통 배선은 저항율이 높은 폴리실리콘으로 구성되어 있으므로, 관통 배선의 저항을 낮게 하는 것이 용이하지 않다. 그 결과, CMUT의 디바이스 특성이 저하하게 되기 쉽다. CMUT의 디바이스 특성상, 저저항의 금속(예를 들면 Cu)을 주재료로 하는 관통 배선이 적합하다. 일본국 공개특허공보 특개 2010-45371호에 개시된 관통 배선 구조에서는, 관통 배선을 도전성 재료로 함으로써 관통 배선의 저항을 저감할 수 있다. 그러나, 관통 배선의 제조 공정이 복잡하다. 또한, 관통 배선의 일부가 보호막으로부터 노출되어 있다. 이러한 관통 배선구조를 이용해서, 비어 퍼스트법으로 CMUT 등의 디바이스를 제작할 경우, 노출된 관통 배선의 부분은, 제작 공정으로 화학적이나 기계적인 데미지를 받을 가능성이 있다. 그 결과, 관통 배선은 표면 거칠함이나 길이 감소가 발생하기 쉬워, 인출 배선과 확실한 저저항의 접속이 용이하다고는 말할 수 없다. 일반적으로, 화학적이나 기계적인 데미지를 저감하기 위해서는, 관통 배선의 재료제한이나 디바이스 제조 공정의 스텝의 수의 증가가 필요가 된다. 이러한 필요는, 디바이스 성능의 저하나 제조 비용의 증가에 연결되기 쉽다. 이러한 기술상황에 있어서, 디바이스 성능의 확보와 제조 비용의 저감을 위해서, 저저항의 약품 내성이 높은 관통 배선구조를 용이하게 제조하는 것이 바람직하다.
따라서, 본 발명의 일 국면에 따른 정전용량형 트랜스듀서는, 제1 면과 상기 제1 면의 반대측에 위치하는 제2 면을 갖고, 상기 제1 면과 상기 제2 면과의 사이를 관통하는 관통 배선을 포함하는 기판과, 상기 제1 면 위에 설치되고, 제1 전극과, 상기 제1 전극과 간격을 사이를 두고 설치된 제2 전극을 갖는 셀을 포함한다. 상기 기판의 제1 면측에 있어서의 상기 관통 배선의 표면 위에 도전성 보호막이 배치되고, 상기 기판의 제2 면측에 있어서의 상기 관통 배선의 표면 위에 도전성 보호막이 배치된다.
본 발명의 또 다른 국면에 따른 디바이스는, 제1 면과 상기 제1 면의 반대측에 위치하는 제2 면을 갖고, 상기 제1 면과 상기 제2 면과의 사이를 관통하는 관통 배선을 포함하는 기판과, 상기 관통 배선과 전기적으로 접속된 전극을 포함한다. 상기 기판의 제1 면측에 있어서의 상기 관통 배선의 표면 위에 도전성 보호막이 배치되고, 상기 기판의 제2 면측에 있어서의 상기 관통 배선의 표면 위에 도전성 보호막이 배치된다.
본 발명의 추가 특징들은 첨부도면을 참조하여 이하의 예시적인 실시예의 설명으로부터 밝혀질 것이다.
도 1은 본 발명의 제1 실시예에 따른 정전용량형 트랜스듀서의 구조를 설명하기 위한 도면이다.
도 2a 내지 2o는 본 발명의 제2 실시예에 따른 정전용량형 트랜스듀서의 제법을 설명하기 위한 도면이다.
도 3은 본 발명의 실시예에 따른 정전용량형 트랜스듀서의 예의 평면도이다.
도 4a 및 4b는 본 발명의 제3 실시예에 따른 정전용량형 트랜스듀서를 포함하는 피검체 정보 취득 장치의 설명도이다.
본 발명의 실시예는, 제1 면과 상기 제1 면의 반대측에 위치하는 제2 면을 갖고, 상기 제1 면과 상기 제2 면과의 사이를 관통하는 관통 배선을 갖는 기판과, 관통 배선과 전기적으로 접속된 전극을 갖는 디바이스를 제공하고, 상기 기판의 제1 면측에 있어서, 관통 배선의 표면 위에 도전성 보호막이 형성되어 있고, 또 상기 기판의 제2 면측에 있어서, 관통 배선의 표면 위에 도전성 보호막이 형성되어 있다. 디바이스는, 예를 들면 상기 기판의 제1 면 위에 셀을 포함하고, 상기 셀은 상기 제1 전극과, 상기 제1 전극으로부터 상기 제1 전극과의 사이에 간격을 두고 떨어져 있는 제2 전극을 구비한다. 이러한 정전용량형 트랜스듀서의 제작 방법은, 기판의 제1 면측에 있어서의 관통 배선의 표면 위에 도전성 보호막과 기판의 제2 면측에 있어서의 관통 배선의 표면 위에 도전성 보호막을 형성하고, 기판의 제1 면 위에 상기 구조의 셀을 형성한다.
이하에는, 본 발명의 실시예 및 그것의 예에 대해서 도면을 참조하여 설명한다.
(제1 실시예)
도 1을 참조하여, 본 발명의 제1 실시예에 따른 정전용량형 트랜스듀서의 기본 구성을 설명한다. 도 1은 정전용량형 트랜스듀서의 단면도다. 이해하기 쉽게 하기 위해서, 도 1에서는, 정전용량형 트랜스듀서의 1개의 셀(즉, 1개의 진동막)만이 표시되어 있다.
도 1에 나타낸 바와 같이, 본 실시예에 따른 정전용량형 트랜스듀서는, 다음 구조의 셀을 복수 갖는다. 각 셀은, 기판(1)의 제1 면(1a)과 제1 면(1a)의 반대측에 위치하는 제2 면(1b)의 사이의 기판(1)을 관통하는 관통 배선(2)(2-1과 2-2를 포함한다)과, 기판(1)의 제1 면(1a) 측에 형성된 제1 전극(4)과, 제1 전극(4)과 제2 전극(6) 사이에 간격(캐비티(cavity))(5)을 두고 제1 전극 위에 배치된 제2 전극(6)을 구비한다. 제2 전극(6)이 삽입되도록 설치된 절연막 7, 8로 구성된 진동막(9)이 진동 가능하게 지지되어 있다. 제1 면(1a)측 및 제2 면(1b)측에 있어서, 관통 배선(2)의 표면 (2-1a, 2-2a, 2-1b, 2-2b)에는, 각각 도전성 보호막(3)(3-1a 및 3-2a 혹은 3-1b 및 3-2b)이 형성되어 있다. 도전성 보호막의 기능은 관통 배선의 저저항 접속을 확보하는 것과, 관통 배선의 물리적 및 화학적인 내성을 높이는 것과, 관통 배선의 표면에 있어서의 평탄성을 향상시키는 것이다.
평탄성의 향상에 관하여 설명한다. 보통, 관통 배선 또는 관통 전극의 단면을 포함하는 기판의 표면은, CMP(Chemical Mechanical Polishing:화학 기계적 연마) 처리 등으로 평활화된다. 특히, 기판면으로부터 노출된 관통 전극의 일부나 이물질을 제거하는 것이 기대된다. 정전용량형 트랜스듀서는 정밀한 갭 제어가 중요하다. 그 때문에, 주면(제1 면)측의 기판면이 갭(예를 들면, 갭 5)의 크기(혹은 두께)보다도 충분히 작은 면 거칠기 바람직하고, 가령 갭의 두께가 대략 200nm정도인 경우, 면 거칠기의 최대값(Rmax)은 20nm이하로 평활화하는 것이 바람직하다. 그렇지만, 관통 전극에 평활화 처리를 행하면, "디싱(dishing)"이나 "이로죤(erosion)"이라고 불리는, CMP에서 보여지는 요철이 종종 발생한다. 디싱은 배선이 과잉으로 연마됨으로써 발생하고, 이로죤은 절연막이 과잉으로 연마됨으로써 발생한다. 또한, 요철은, 관통 전극의 성막 조건에 있어서의 내부의 결함에 의해서 혹은 CMP 처리시에 함유된 이물질에 의해 손상되는 관통 전극에 의해서 발생한다. 이 디싱 등의 요철은 수 마이크로미터(㎛) 오더의 사이즈를 갖고, 제어하는 것이 용이하지 않다.
상기의 것에 대해서 더 서술한다. 관통 전극 기판은, 저항이 낮은 동으로 주로 이루어진 관통 전극을 포함하는 것이 일반적이다. 실리콘 기판 등에 스루 홀(through-hole)을 형성하고 이 스루 홀에 동 전극을 매립해서 제작된 기판은, 기판과 동 관통 전극과의 사이에 상기한 바와 같이 요철이 발생하기 쉽다. 이것은, 동을 매립한 표면을 평활하게 하기 위한 CMP 공정에서 디싱이 발생하기 쉽고, 기판으로부터의 열팽창 계수의 차 등에 기인해서 요철이 발생하기 쉽기 때문이다. 이러한 구조에 있어서, 관통 전극의 절연이나 보호를 행하기 위해서, 피복성이 높은 플라스마 CVD(Chemical Vapor Deposition)을 이용해서 절연막 등을 형성한다. 그러나, 디싱 사이즈가 수 마이크로미터(㎛)의 오더의 요철인 것에 반하여 절연막이 몇백 나노미터(nm)의 오더의 막두께인 것과, 고온 처리가 필요하기 때문에 열팽창 계수차에 의해 절연막에서 크랙이 발생하기 쉬운 것 등의 이유로, 완전하게 전극을 보호하는 것은 어렵다. 따라서, 관통 전극 기판 위에 정전용량형 트랜스듀서를 제작하는 공정에서 희생층 에칭을 행할 경우, 상기와 같은 핀홀 리크(pinhole leaks)에 의해 관통 전극이 손상되기 쉬울 수 있다. 본 실시예에서는, 관통 배선의 표면 위에 도전성 보호막을 설치함으로써, 이러한 곤란을 극복하고 있다.
구성의 설명으로 돌아가서, 기판(1)의 재료는, 정전용량형 트랜스듀서에 대한 요구 성능에 맞춰서 선택된다. 예를 들면, 기판(1)은, 글래스와 같은 절연재료로 구성된다. 또한, 기판(1)은, 고저항 실리콘이나 저저항 실리콘의 어느 하나로 구성되어도 된다. 기판(1)의 두께는, 예를 들면 100㎛～1000㎛이다. 전기적 절연의 필요성에 따라, 기판(1)의 제1 면(1a)과 제2 면(1b)의 표면, 및 관통 배선(2)을 수납하는 기판(1)의 관통 구멍의 측벽을 포함하는 기판(1)의 표면에, 절연막(도면에는 나타내지 않는다)을 형성해도 된다.
관통 배선(2)은, 도전성이 높은 재료로 구성된다. 예를 들면, 관통 배선(2)은, 금속을 포함하는 재료로 구성된다. 바람직하게는, 관통 배선(2)은, Cu를 주재료로 하는(본 명세서에 있어서, 조성의 대부분을 차지한다고 하는 의미) 저항이 낮은 재료(Cu나 Cu 합금 등)로 형성된다. 관통 배선(2)은, 기판(1)의 제1 면(1a)측에 있어서, 그 단면 2-1a, 2-2a가 제1 면(1a)으로부터 기판(1)의 내측으로 함몰되거나(recessed), 기판(1)으로부터 외측으로 돌출되도록 구성되어도 된다. 바람직하게는, 단면 2-1a와 2-2a가 제1 면(1a)으로부터 대략 0.1㎛～5㎛정도 기판(1)의 내측으로 함몰되어 있다. 이러한 함몰은, 상기의 디싱에 의해 형성되는 경우도 있다.
또한, 관통 배선(2)은, 기판(1)의 제2 면(1b)측에 있어서, 그 단면 2-1b, 2-2b이 제2 면(1b)으로부터 기판(1)의 내측으로 함몰되거나 기판(1)으로부터 외측으로 돌출하도록 구성되어도 된다. 바람직하게는, 단면 2-1b, 2-2b이 기판(1)의 제2 면(1b)으로부터 대략 0.1㎛～5㎛정도 기판(1)의 내측으로 함몰되어 있다. 기판(1)의 제1 면(1a)에 수직한 방향에서 봤을 때, 관통 배선(2)의 단면 형상은, 관통 배선(2)의 정전 용량 및 저항과, 그 제작 용이성에 따라서 설계된다. 그 관통 배선(2)의 단면은, 관통 배선(2)의 길이 방향으로 균일한 형상 혹은 불균일한 형상을 가질 수도 있다. 일례로서, 기판(1)의 제1 면(1a)에 수직한 방향에서 봤을 때, 관통 배선(2)의 각각은 거의 원형의 단면을 갖고, 그 직경은 5㎛～100㎛이다.
관통 배선의 단면이 기판 표면으로부터 함몰되어 있는 것이 바람직한 이유를 설명한다. 이상적으로는, 관통 배선의 단면이 기판 표면으로부터 약간 함몰되어 있어, 관통 배선의 단면 위에 도전성 보호막을 형성하면 도전성 보호막의 표면이 정확히 기판의 표면과 같은 높이로 되어 있는 것이 바람직하다. 왜냐하면, 관통 배선이 기판 표면으로부터 돌출해 있는 경우, 다음 가능성이 있기 때문이다.
(1) 뒤에 형성되는 도전성 보호막도 기판 표면으로부터 돌출할 것이고, 한층 더 옆으로 확장될 것이다.
(2) 돌출이 5㎛이상이면, 단차의 존재("단차 불연속")로 인해 배선이나 막 등, 뒤에 형성되는 엘리먼트(element)가 관통 배선에서 불연속하게 될 가능성이 있거나 포토리소그래피(photolithography)를 위한 포토레지스트 도포 처리로 포토레지스트 두께가 불균일하게 될 가능성이 있다.
한편, 관통 배선이 기판 표면으로부터 함몰되어 있을 경우, 뒤에 형성되는 도전성 보호막도 기판 표면으로부터 도출하지 않도록 할 수 있다. 다만, 함몰이 5㎛이상으로 깊으면, 단차의 존재로 인해, 배선이나 막 등, 뒤에 형성되는 엘리먼트가 관통 배선에서 불연속하게 될 가능성이나, 포토리소그래피를 위한 포토레지스트 도포 처리에서 포토레지스트 두께가 불균일해질 가능성이 있다. 이 함몰은 5㎛ 미만으로 깊게 하는 것이 바람직하다.
도전성 보호막(3)(3-1a, 3-1b과 3-2a, 3-2b을 포함한다)은, 관통 배선(2)의 각각의 단면(2-1a, 2-1b과 2-2a, 2-2b을 포함한다)의 표면을 덮어서 이들의 단면이 노출되는 것을 방지하도록 형성되어 있다. 도전성 보호막(3)은, 이들 단면의 전체 표면 위에 형성되어도 되고, 기판(1)의 표면 1a, 1b에 반드시 형성되지 않아도 된다. 또는, 도전성 보호막(3)은 관통 배선(2)의 단면의 일부에만 형성되거나, 기판(1)의 표면 1a, 1b에도 약간 삐져나와서 형성되어도 된다. 도전성 보호막(3)은, 관통 배선(2)의 단면이 반응 가스나 약품 등으로 부식되지 않도록 하는 기능을 갖는다. 더 구체적으로는, 도전성 보호막(3)은, CMUT의 제조 공정에서 사용되는 반응 가스나 약품에 내성이 있는 재료로 구성된다. 후술하는 바와 같이, 도전성 보호막(3)은, 관통 배선(2)과 접속 배선 10과의 전기적 접속 및 관통 배선(2)과 전극 패드 11, 12과의 전기적인 접속을 중계하는 기능을 갖는다. 도전성 보호막(3)의 각각은, 단층막 혹은 2층 이상의 막이어도 된다. 도전성 보호막(3)은 주로 단일 금속 또는 합금으로 구성된다. 예를 들면, 도전성 보호막(3)의 각각은, Au, Ni, Ag, Pd, Fe, Cr, Nd, W, Ti 등의 금속 혹은 그 합금을 포함한다. 보다 구체적인 예로서, 도전성 보호막(3)의 각각은, Ni와 Au의 다층막으로 구성되어, 최외각 표면이 Au의 박막이다. 도전성 보호막(3)의 두께에는, 관통 배선(2)의 단면이 CMUT의 제조 공정에서 부식되지 않도록 하한이 존재한다. 일례로서, 도전성 보호막(3)의 각각은, 0.2㎛ 두께의 Ni 박막과 0.1㎛ 두께의 Au 박막을 갖는 적층막으로 구성된다. 또한, 관통 배선(2)의 단면과 기판(1)의 표면과의 위치 관계에 따라, 도전성 보호막(3)의 두께를 상기 하한보다 크게 조정해도 된다. 일례로서, 관통 배선(2-1)의 단면 2-1a가 기판(1)의 표면(혹은 제1 면 1a)으로부터 대략 0.5㎛ 정도 기판(1)의 내측으로 함몰되어 있을 경우, 도전성 보호막 3-1a을, 0.4㎛ 두께의 Ni 박막과 0.1㎛ 두께의 Au 박막을 갖는 적층막으로 형성하여, 도전성 보호막 3-1a의 표면을 기판(1)의 표면(1a)과 같은 높이로 할 수도 있다.
도전성 보호막(3)은, 반응 가스 또는 약품에 내성이 있는 특성 등, 다음과 같은 특성을 갖는 것이 바람직하다. 예를 들면, 희생층 에칭 시의 부식 억제를 목적으로, 에칭액의 에칭 속도가 관통 배선(2)의 재료에 대한 것보다 느리거나, 또는 에칭 레이트(etching rate)가 관통 배선(2)의 재료에 대한 것의 0.1배 이하인 것이 바람직하다.
즉, "도전성"에 관해서, 도전성 보호막은, 저항율이 10- 4Ωｍ 이하이거나, 금속 또는 금속의 합금으로 이루어지는 것이 바람직하다. 또한 "보호성"에 관해서 도전성 보호막에 대하여 요청되는 특성은, 도전성 보호막 이외의 모든 막 또는 구조의 가공이 완료한 시점에서, 관통 배선 재료를 피복하여 데미지를 받지 않도록 하는 것이 바람직하다. 즉, 도전성 보호막은 모든 가공 공정이 완료한 시점에서, 여전히 충분한 막 두께를 갖고, 관통 배선 재료를 피복하여, 데미지를 받지 못하게 하도록 기능하는 것이 바람직하다. 관통 배선 재료를 데미지로부터 보호할 수 있으면, 도전성 보호막은, 가공 공정에서 도전성 보호막의 두께가 감소해도 된다. 가공 공정이 완료한 시점에서의 도전성 보호막의 두께로서는, 1원자층 또는 1분자층 이상인 것이 바람직하다. 보다 구체적인 도전성 보호막의 두께는, 0.01㎛ 이상인 것이 바람직하다.
제1 전극(4)은, 기판(1)의 제1 면(1a)측에 배치된다. 제1 전극(4)은, 금속의 박막으로 구성된다. 제1 전극(4)은, 기판(1)이 절연성일 경우, 직접 기판(1)의 표면 위에 배치되어도 된다. 또한, 밀착성 향상이나 전기적 절연성 향상 등을 위해서, 제1 전극(4)은, 기판(1)의 제1 면(1a)과 도전성 보호막 3-1a의 양쪽에 밀착 가능한 금속막을 베이스막으로서 사용해서, 기판(1)의 제1 면(1a)측에 배치되어도 된다. 제1 전극(4)은, 도전성 보호막 3-1a을 통해서, 관통 배선(2)의 1개인 관통 배선 2-1과 접속되고, 한층 더 도전성 보호막 3-1b을 통해서 기판(1)의 제2 면(1b)측의 전극 패드 11과 접속되어 있다. 필요에 따라, 간극(5)에 노출되어 있는 제1 전극(4)의 표면 위에 절선막을 추가로 형성해도 된다.
간극(5)의 면적과 높이는, 정전용량형 트랜스듀서의 요구 성능에 따라 설계된다. 정전용량형 트랜스듀서를 구동할 때, 진동막(9)의 진동에 따라 간극(5)이 변형한다. 예를 들면, 간극(5)은, 직경 10㎛～100㎛ 및 높이 50nm～500nm의 거의 원기둥형상의 공동(chamber)이다. 제2 전극(6)은, 간극(5)을 제2 전극(6)과 제1 전극(4) 사이에 두고 기판(1)의 제1 면(1a) 측에 설치된다. 제2 전극(6)은, 금속의 박막으로 구성된다. 전기적 절연을 위해서, 제2 전극(6)은, 절연막 7과 절연막 8 사이에 보유되어 있다. 제2 전극(6)은, 접속 배선 10에 의해, 도전성 보호막 3-2a을 통해서 관통 배선(2)의 1개인 관통 배선 2-2에 접속되고, 한층 더, 도전성 보호막 3-2b을 통해서 기판(1)의 제2 면(1b)측의 전극 패드(12)에 접속되어 있다. 도전성 보호막 3-2a와 접속되는 접속 배선 10의 부분은, 접속 배선 10의 접속 부분의 외주의 적어도 일부가 도전성 보호막 3-2a의 외주의 내측에 위치한다. 보다 바람직하게는, 이 접속 배선 10의 접속 부분은, 완전하게 도전성 보호막 3-2a의 내측에 위치한다. 이렇게 함으로써, 제2 전극(6)은, 관통 배선 2-2에 확실하게 접속된다.
절연막 7, 8은, 제2 전극(6)의 절연 보호막으로서 기능하는 것 외에, 제2 전극(6)과 함께 셀의 진동막(9)을 형성한다. 절연막 7, 8의 재료 및 두께는, 정전용량형 트랜스듀서의 요구 성능에 따라 설계된다. 일례로서, 절연막 7, 8은, 실리콘 질화물로 구성되며, 각각 100nm～1000nm의 두께를 갖는다. 물론, 절연막 7과 절연막 8은, 다른 재료로 구성되어도 된다. 또한, 절연막 7과 절연막 8은, 각각 단층막 또는 다층막으로 구성될 수 있다.
절연막 7, 제2 전극(6) 및 절연막 8로 이루어지는 진동막(9)은, 1GPa 이하의 인장 응력을 갖는 것이 바람직하다. 진동막(9)이 압축 응력을 가질 경우, 진동막(9)이 스틱킹(sticking) 혹은 좌굴(buckling)을 일으킬 수도 있고, 크게 변형할 수 있다. 스틱킹은, 진동막(9)이 기판(1)측의 제1 전극(4)에 부착되는 상황이다. 진동막(9)이 큰 인장 응력을 가질 경우, 진동막(9)은 파괴되기 쉬워질 것이다. 진동막(9)이 1GPa 이하의 인장 응력을 가지도록, 절연막 7, 제2 전극(6) 및 절연막 8의 각각의 재료, 막두께, 성막 조건, 및 열처리 조건을 설계한다. 절연막 7, 제2 전극(6), 절연막 8, 및 접속 배선 10에 있어서, 막간 밀착성 향상이나 절연성 향상이나 상호 확산 방지 등을 위해서, 막 사이에 상술한 효용을 갖는 막을 배치할 수도 있다.
도면에 나타나 있지는 않지만, 정전용량형 트랜스듀서는 제어회로와 접속되어 있다. 접속은, 전극 패드 11, 12를 통하여, 범프(bump) 접합이나 와이어 본딩(wire bonding)이나 ACF(Anisotropic Conductive Film) 접합 등을 이용해서 행해질 수 있다. 정전용량형 트랜스듀서를 구동할 때, 바이어스 전압을 제1 전극(4)에 인가하고, 신호 인가 또는 추출 전극으로서 제2 전극(6)을 사용하거나 그 반대여도 개의치 않는다.
이상과 같이, 본 실시예에 따른 정전용량형 트랜스듀서는, 동 등의 금속을 주재료로 하는 관통 배선과, 관통 배선의 양단면에 도전성 보호막을 포함한다. 따라서, 관통 배선은 저저항 재료로 구성될 수 있다. 또한, 정전용량형 트랜스듀서의 제조 공정에 있어서, 관통 배선의 단면이 부식되어질 우려가 적어진다. 그 결과, 제조 공정에 있어서 관통 배선의 표면 거칠함 및 길이 감소가 방지 또는 감소되어, 관통 배선을, 인출 배선(접속 배선, 전극 패드 등을 포함한다)과 양호하게 또 용이하게 전기적으로 접속할 수 있다. 이 도전성 보호막에 의해, 디바이스의 구조 설계 에 대한 제한이 적어져, 제조 수율의 향상을 꾀할 수 있다. 또한, 정전용량형 트랜스듀서의 성능을 확보할 수 있다. 이상의 정전용량형 트랜스듀서에 사용한 관통 배선 기판은, 정전용량형 트랜스듀서 이외의 반도체 디바이스 등의 디바이스에도 적용될 수 있다. 이러한 반도체 디바이스로서는, 예를 들면 각종의 MEMS(Micro Electro Mechanical System) 디바이스 등이 있다.
(제2 실시예)
도 2a 내지 2o을 참조하여 본 발명의 제2 실시예에 따른 정전용량형 트랜스듀서의 제조 방법의 예를 설명한다. 도 2a 내지 2o는, 본 실시예에 따른 정전용량형 트랜스듀서의 제조 방법을 설명하는 단면도다. 간명화를 위해서, 도 2a 내지 2o에서도, 정전용량형 트랜스듀서의 1개의 셀 (즉, 1개의 진동막)만이 표시되어 있다.
우선, 도 2a에 나타낸 바와 같이, 제1 면(1a)과 제1 면(1a)의 반대측에 위치하는 제2 면(1b)을 갖는 기판(1)을 준비한다. 기판(1)의 재료는, 정전용량형 트랜스듀서의 요구 성능에 맞춰서 선택된다. 예를 들면, 기판(1)은, 글래스와 같은 절연재료나, 고저항 실리콘이나, 저저항 실리콘 등으로 구성된다. 이하에서는, 기판(1)이 저저항 실리콘으로 구성되어 있는 경우를 예로 한다. 기판(1)의 두께는, 예를 들면 100㎛～1000㎛이다. 셀 간의 성능 변동의 저감을 위해서, 기판(1)의 제1 면(1a)은 평탄 또한 평활한 것이 바람직하다. 예를 들면, 기판(1)의 제1 면(1a)의 표면 거칠기 Ra(산술 평균 거칠기)는 Ra < 10nm이다.
다음에, 도 2b에 나타낸 바와 같이, 기판(1)에 있어서, 기판(1)의 제1 면(1a)과 제2 면(1b)의 사이를 관통하도록 기판(1)에 관통구멍(13)을 형성한다. 관통구멍(13)은, 소정의 관통 배선(혹은 관통 전극)(2)이 통과하는 구멍으로서 기능한다. 관통구멍(13)의 단면형상은, 그 길이 방향에 있어서, 균일해도 되고, 불균일해도 개의치 않는다. 일례로서, 관통구멍(13)의 단면은 거의 원형형이며, 그 직경은 5㎛～100㎛이다. 관통구멍(13)의 가공은, 예를 들면 실리콘의 심굴 반응성 이온 에칭(deep Reactive Ion Etching) 기술을 사용해서 행해진다. 필요에 따라, 기판(1)의 제1 면(1a)과 제2 면(1b)의 양면에서 각각 RIE 가공을 행한다. 또한, 필요에 따라, 관통구멍(13)의 내벽(13a)을 평활화한다. 내벽(13a)의 평활화는, 예를 들면 열산화에 의해 내벽(13a)의 표면에 실리콘의 산화막을 형성하고 나서, 불화수소산이나 버퍼드(buffered) 불화수소산(BHF) 등의 약품으로 실리콘의 산화막을 제거함으로써 실현된다. 수소 분위기 중의 가열처리도 내벽(13a)의 평활화에 효과적이다. 관통구멍(13)의 수는, 관통 배선(2)의 수에 대응한다. 관통 구멍이 내부에 형성된 미리 형성되어 있는 기판을 준비해도 된다.
다음에, 도 2c에 나타낸 바와 같이, 제1 면(1a), 제2 면(1b) 및 관통구멍(13)의 내벽(13a)(도 2b 참조)을 포함하는 기판(1)의 표면 위에, 절연막(14)을 형성한다. 절연막(14)은, 예를 들면, 실리콘의 산화물, 실리콘의 질화물, 알루미늄의 산화물(Al2O3) 등으로 구성되며, 절연성이 높은 것이 바람직하다. 절연막(14)의 두께는, 필요로 하는 절연 내압과, 사용되는 재료의 특성으로 결정된다. 절연막(14)의 두께는, 예를 들면 0.1㎛～2㎛이다. 절연막(14)의 형성방법으로서는, 예를 들면 열 산화, 화학 기상 퇴적(CVD:Chemical Vapor Deposition), 및 원자층 퇴적(ALD:Atomic Layer Deposition) 등의 방법이 있다. 절연막(14)은, 단층막 혹은 다층막이어도 된다. 필요에 따라, 기판(1)의 표면과 절연막(14)과의 사이에, 밀착층을 형성해도 된다. 이 단계에서도, 미리 형성되어 있는 상술한 구조를 갖는 기판을 준비해도 된다.
다음에, 도 2d에 나타낸 바와 같이, 기판(1)의 제1 면(1a)과 제1 면(1a)의 반대측에 위치하는 제2 면(1b)과의 사이의 기판(1)을 관통하는 관통 배선(2)(2-1과 2-2을 포함한다)을, 관통구멍(13)(도 2c 참조) 내에 형성한다. 관통 배선(2)은, 저항율의 재료로 구성된다. 바람직하게는, 관통 배선(2)은, 금속을 포함하는 재료로 구성된다. 예를 들면, 관통 배선(2)은, Cu를 주재료로서 함유하는 구조를 갖는다. 관통 배선(2)은, 관통 구멍(13)의 내부를 거의 관통 배선(2)으로 매립으로써 형성된다. 관통 배선(2)의 형성 방법으로서, 예를 들면 도금법이 있다. 특히, 기판(1)의 표면(예를 들면, 기판(1)의 제2 면(1b))을 시드층이 덮인 기판과 접합하고, 전해 도금을 행하는 것이 적합하다. 도금 후, 기판(1)의 제1 면(1a)과 제2 면(1b)에 대하여 연마를 행하여 평탄화를 실현한다. 연마의 방법으로서, 화학 기계 연마(CMP)법이 적합하다. CMP에 의해, 기판(1)의 제1 면(1a)의 표면 거칠기 Ra를, Ra <10nm이 충족되도록 줄인다. CMP 후, 관통 배선(2)의 단면이 기판(1)의 표에서 기판(1)의 내측으로 함몰되어 있다. 예를 들면, 기판(1)의 제1 면(1a) 측에 있어서, 관통 배선(2)의 단면 2-1a, 2-2a가 절연막(14)의 표면에서 대략 0.1㎛～5㎛ 정도 기판(1)의 내측으로 함몰되어 있다. 마찬가지로, 기판(1)의 제2 면(1b)측에 있어서, 관통 배선(2)의 단면 2-1b, 2-2b이 절연막(14)의 표면에서 대략 0.1㎛～5㎛ 정도 기판(1)의 내측으로 함몰되어 있다. 적어도 2개의 관통 배선(2)이, 복수의 진동막(혹은 셀)을 포함하는 1개의 엘리먼트에 대하여 형성된다.
다음에, 도 2e에 나타낸 바와 같이, 관통 배선(2)의 단면(2-1a, 2-1b, 2-2a, 2-2b을 포함한다)에, 각각 도전성 보호막(3)(3-1a, 3-1b, 3-2a, 3-2b을 포함한다)을 형성한다. 도전성 보호막(3)은, 관통 배선(2)의 단면 전체를 덮어서, 그 단면이 노출되지 않도록 형성되어 있다. 도전성 보호막(3)은, 관통 배선(2)의 단면에만 형성되어도 되고, 기판(1)의 표면 1a, 1b에 반드시 형성되지 않아도 된다. 도전성 보호막(3)은, 주로 단일 금속 또는 합금으로 구성된다. 예를 들면, 도전성 보호막(3)은, Au, Ni, Ag, Pd, Fe, Cr, Nd, W, Ti 등의 금속, 혹은 그 합금을 포함한다.
보다 구체적인 예로서, 도전성 보호막(3)의 각각은, Ni와 Au로 이루어진 적층막으로 구성되어, 그 최외각의 표면이 Au의 박막이다. 도전성 보호막(3)의 두께의 하한은, 관통 배선(2)의 단면이 CMUT의 제조 공정에서 부식되지 않도록, 결정된다. 관통 배선(2)의 단면과 기판(1)의 표면과의 위치 관계에 따라, 도전성 보호막(3)의 두께를 하한보다 두껍게 해도 된다. 일례로서, 기판(1)의 제1 면(1a)측에 있어서, 관통 배선(2)의 단면 2-1a가 절연막(14)의 표면에서 대략 0.5㎛ 정도 기판(1)의 내측으로 함몰되어 있을 경우, 대략 0.4㎛ 두께의 Ni 박막과 대략 0.1㎛ 두께의 Au 박막을 갖는 적층막으로 도전성 보호막 3-1a을 형성한다. 이것에 의해, 기판(1)의 제1 면(1a)측에 있어서, 도전성 보호막 3-1a의 표면이 절연막(14)의 표면과 같은 높이가 된다. 도전성 보호막(3)은, 예를 들면 무전해 도금법으로 형성된다. 무전해 도금법의 경우, 관통 배선(2)의 모든 단면(2-1a, 2-1b, 2-2a, 2-2b을 포함한다)에, 동시에 도전성 보호막(3)(3-1a, 3-1b, 3-2a, 3-2b을 포함한다)을 형성할 수 있다. 도금막의 두께는, 도금 조건과 도금 시간에 따라 제어된다. 도금 후, 필요에 따라, CMP을 사용해서 도전성 보호막(3)의 두께 및 표면 평탄성을 조정한다.
다음에, 도 2f에 나타낸 바와 같이, 기판(1)의 제1 면(1a)측에 제1 전극(4)을 형성한다. 제1 전극(4)은, 진동막(9)(도 2o참조)을 구동하기 위한 전극의 하나이다. 제1 전극(4)은, 절연막(14)의 최상부에 형성되므로, 제1 전극(4)은 기판(1)과 절연되어 있다. 제1 전극(4)은, 셀의 진동막(9)의 진동 부분(도 2o의 간극(5)에 대응하는 부분)의 하부에 위치되고, 진동막(9)의 진동 부분보다 주위에 연장되어 있다. 제1 전극(4)은, 도전율이 높은 재료로 구성된다. 예를 들면, 제1 전극(4)은, 금속을 주성분으로서 함유하는 막으로 형성된다. 제1 전극(4)은, 단층막 혹은 복수층의 막이어도 된다. 일례로서, 제1 전극(4)은, 두께가 약 10nm인 Ti막과 두께가 약 50nm인 W막을 적층함으로써 형성된다. 제1 전극(4)은, 같은 엘리먼트 중의 각 셀에 관해서 도통하도록 형성되어 있다. 제1 전극(4)의 형성법으로서, 예를 들면 금속의 성막, 포토리소그래피, 및 금속의 드라이 에칭 또는 습식 에칭을 포함하는 방법이 있다.
다음에, 도 2g에 나타낸 바와 같이, 절연막(16)을 형성한다. 절연막(16)은, 제1 전극(4)의 표면을 덮도록 형성되어 있고, 그 역할의 하나는 제1 전극(4)의 절연 보호막으로서 기능하는 것이다. 절연막(16)은, 예를 들면 실리콘 산화물, 실리콘 질화물, 및 알루미늄 산화물(Al2O3)의 어느 하나, 또는 2종류 이상의 재료로 구성되는 절연성이 높은 막이다. 절연막(16)의 두께는, 필요로 하는 절연 내구력(dielectric strength)과 재료 혹은 재료들의 특성으로 결정되고, 그 범위는 예를 들면 0.1㎛～2㎛이다. 절연막(16)은 400℃ 이하의 온도에서 형성되는 것이 바람직하다. 절연막(16)의 형성 방법으로서, 예를 들면 화학 기상 퇴적, 원자층 퇴적, 진공 증착, 스퍼터(sputter) 퇴적 등이 있다. 절연막(16)은, 단층막 혹은 다층막이어도 된다. 또한, 필요에 따라, 절연막(16) 아래에, 밀착층을 형성해도 된다. 절연막(16)에는, 개구 16a, 16b, 16c이 형성되어 있다. 개구 16a에 의해, 도전성 보호막 3-2a의 표면의 일부가 노출되어 있다. 개구 16b에 의해, 도전성 보호막 3-1a의 표면의 일부가 노출되어 있다. 또한, 개구 16c에 의해, 제1 전극(4)의 표면의 일부가 노출되어 있다. 개구 16a, 16b, 16c는 포토리소그래피를 이용하는 에칭 마스크의 형성과, 반응성 이온 에칭을 포함하는 드라이 에칭 또는 약품을 이용하는 습식 에칭을 포함하는 방법을 이용해서 형성되어도 된다.
다음에, 도 2h에 나타낸 바와 같이, 희생층(17)을 형성한다. 희생층(17)은, 셀의 간극(5)(도 2o 참조)을 형성하기 위한 일시적인 구조체이며, 간극(5)을 형성하는 공정에서 선택적으로 제거할 수 있는 재료로 구성된다. 희생층(17)은, 예를 들면 실리콘계의 재료, 또는 Cr 등의 금속으로 구성된다. 희생층(17)의 패턴은, 막형성과, 포토리소그래피를 이용하는 에칭 마스크 형성과, 드라이 에칭 또는 약품을 이용하는 습식 에칭을 포함하는 방법을 이용해서 형성되어도 된다.
다음에, 도 2i에 나타낸 바와 같이, 절연막 7을 형성한다. 절연막 7은, 제2 전극(6)(도 2j 참조)의 아래 표면에 걸쳐서 확산되도록 형성되어 있고, 그 역할의 하나는 제2 전극(6)의 절연 보호막으로서 기능하는 것이다. 절연막 7은, 실리콘 산화물, 실리콘 질화물, 및 알루미늄 산화물(Al2O3) 중의 어느 1개 또는 2개 이상의 재료로 구성되는 절연성이 높은 막이다. 절연막 7의 두께는, 원하는 절연 내구력과 재료 혹은 재료들의 특성으로 결정되고, 그 범위는 예를 들면 0.1㎛～2㎛이다. 절연막 7은, 400℃ 이하의 온도에서 형성되는 것이 바람직하다. 절연막 7의 형성 방법으로서는, 예를 들면 화학 기상 퇴적, 원자층 퇴적, 스퍼터링(sputtering) 등이 있다. 절연막 7은, 단층막 혹은 다층막이어도 된다.
다음에, 도 2j에 나타낸 바와 같이, 제2 전극(6)을 형성한다. 제2 전극(6)은, 제1 전극(4)과 대향하도록 진동막(9)(도 2o참조)에 형성되고, 진동막(9)을 구동하기 위한 전극의 1개다. 제2 전극(6)은, 제1 전극(4)과 같은 재료 구성을 갖고, 제1 전극(4)과 같은 방법으로 형성되어도 된다. 일례로서, 제2 전극(6)은, 두께가 약 10nm인 Ti막과 두께가 약 100nm인 AlNd 합금막을 적층함으로써 형성된다. 또한, 제2 전극(6)은, 같은 엘리먼트 중의 각 셀에 관해서 도통하도록 형성된다.
다음에, 도 2k에 나타낸 바와 같이, 절연막 8을 형성한다. 절연막 8은, 제2 전극(6)의 상면을 덮도록 형성되어 있고, 그 역할의 하나는 제2 전극(6)의 절연 보호막으로서 기능하는 것이다. 절연막 8은, 400℃ 이하의 온도에서 형성되는 것이 바람직하다. 절연막 8은, 절연막 7과 같은 재료 구성을 갖고, 절연막 7과 같은 방법으로 형성될 수 있다.
다음에, 도 2l에 나타낸 바와 같이, 에치 홀(etch hole)(18)을 형성하고, 희생층(17)(도 2k 참조)을 제거한다. 에치 홀(18)은, 절연막 7, 8을 관통하여, 희생층(17)을 에칭하기 위한 개구다. 에치 홀(18)은 포토리소그래피를 이용하는 에칭 마스크의 형성과, 반응성 이온 에칭을 포함하는 드라이 에칭 또는 약품을 이용하는 습식 에칭을 포함하는 방법을 이용해서 형성되어도 된다. 희생층(17)은, 에치 홀(18)을 통해서 에칭액 혹은 에칭 가스를 이용해서 제거된다. 희생층(17)을 제거하면, 간극(5)이 형성된다.
다음에, 도 2m에 나타낸 바와 같이, 박막(19)을 형성하고, 에치 홀(18)(도 2l 참조)을 봉지한다. 박막(19)은, 에치 홀(18)을 봉지함과 동시에, 절연막 7, 제2 전극(6) 및 절연막 8과 함께 간극(5)의 상부에 진동 가능한 진동막(9)을 형성한다. 박막(19)은, 에치 홀(18)을 양호하게 봉지함과 동시에, 진동막(9)의 필요한 성능에 맞춰서, 재료나 두께 등을 결정한다. 박막(19)은, 400도 이하의 온도에서 형성되는 것이 바람직하다. 절연막인 박막(19)은, 절연막 7과 같은 재료 구성을 갖고, 절연막 7과 같은 방법으로 형성되어도 된다. 절연막 7, 제2 전극(6), 절연막 8 및 박막(19)으로 이루어지는 진동막(9)은, 전술한 이유로 1GPa 이하의 인장 응력을 갖도록, 절연막 7, 제2 전극(6), 절연막 8 및 박막(19)의 각각의 재료, 막 두께, 성막 조건, 및 열처리 조건을 종합적으로 설계한다.
다음에, 도 2n에 나타낸 바와 같이, 전기적 접속용의 콘택 홀 20, 21(21a와 2lb을 포함한다), 22(22a와 22b를 포함한다)를 형성한다. 콘택 홀 20은, 기판(1)의 제2 표면(1b)측에 형성되어, 기판(1)의 제2 표면(1b)의 일부를 노출하는 개구이다. 콘택 홀 21, 22는, 기판(1)의 제1 표면(1a)측에 형성된다. 콘택 홀 21a는 도전성 보호막 3-2a의 표면의 일부를 노출하는 개구이며, 콘택 홀 2lb는 제2 전극(6)의 표면의 일부를 노출하는 개구다. 콘택 홀 22a는 제1 전극(4)의 표면의 일부를 노출하는 개구이며, 콘택 홀 22b는 도전성 보호막 3-1a의 표면의 일부를 노출하는 개구이다. 콘택 홀 21a는, 그 외주의 적어도 일부가 도전성 보호막 3-2a의 내측에 있도록 위치된다. 보다 바람직하게는, 콘택 홀 21a는, 완전하게 도전성 보호막 3-2a의 내측에 위치된다. 또한, 콘택 홀 22b는, 그 외주의 적어도 일부가 도전성 보호막 3-1a의 내측에 있도록 위치된다. 보다 바람직하게는, 콘택 홀 22b는, 완전하게 도전성 보호막 3-1a의 내측에 위치된다. 콘택 홀 20, 21, 22는, 포토리소그래피를 이용하는 에칭 마스크의 형성과, 반응성 이온 에칭을 포함하는 드라이 에칭 또는 약품을 이용하는 습식 에칭을 포함하는 방법을 이용해서 형성되어도 된다.
다음에, 도 2o에 나타낸 바와 같이, 접속 배선 10, 23 및 전극 패드 11, 12, 24를 형성한다. 접속 배선 10, 23은, 기판(1)의 제1 표면(1a)측에 형성된다. 접속 배선 10은, 콘택 홀 21(21a와 2lb을 포함한다. 도 2n 참조)을 통해서, 제2 전극(6)과 관통 배선 2-2의 단면들 중의 한 단면에 있는 도전성 보호막 3-2a를 접속한다. 접속 배선(23)은, 콘택 홀 22(22a와 22b을 포함한다)(도 2n 참조)을 통해서, 제1 전극(4)과 관통 배선 2-1의 단면들 중의 한 단면에 있는 도전성 보호막 3-1a를 접속한다. 전극 패드 11, 12, 24는, 기판(1)의 제2 표면(1b)측에 형성된다. 전극 패드 11은, 관통 배선 2-1의 다른 단면에 있는 도전성 보호막 3-1b과 접속하도록 형성된다. 전극 패드 12는, 관통 배선 2-2의 다른 단면에 있는 도전성 보호막 3-2b과 접속하도록 형성된다. 그 결과, 기판(1)의 제1 표면(1a)측에 있는 제1 전극(4)은, 관통 배선 2-1을 통하여, 기판(1)의 반대측인 제2 표면(1b)측으로 이어져 있다. 또한, 기판(1)의 제1 표면(1a)측에 있는 제2 전극(6)은, 관통 배선 2-2를 통하여 기판(1)의 반대측인 제2 표면(1b)측에 이어져 있다. 전극 패드 24는, 기판(1)과 접속하도록 형성된다. 접속 배선 10, 23 및 전극 패드 11, 12, 24는, 금속을 주재료로서 구성되고, 제1 전극(4)과 같은 방법으로 형성되어도 된다.
상기의 제2 실시예에 있어서, 도 2a 내지 2o에서는, 관통 배선을 형성해서 그 관통 배선의 표면과 이면에 도전성 보호막을 형성한다. 그렇지만, 관통 배선의 이면측에 직접 전극 패드를 형성하고, 그 다음에 전극 패드 위에 도전성 보호막을 형성하는 구성도 이용 가능하다. 즉, 셀을 형성하기 전에, 관통 배선의 이면측에는 직접 전극 패드를 형성하고, 그 다음에 관통 배선의 표면측 및 이면측에 도전성 보호막을 형성하는 공정을 제공하는 예도 가능하다. 이러한 점에서, 이하의 점을 연구할 필요가 있다.
1) 전극 패드가 관통 배선의 재료와 다른 재료로 구성되는 경우, 관통 배선에 도전성 보호막을 도금할 때, 전극 패드에 도전성 보호막을 도금할 수 없을 경우를 생각할 수 있다.
2) 패드 형성 후에 셀 형성 프로세스를 행하면, 열에 의해, 전극 패드의 재료가 기판의 이면의 절연막에 확산하여, 절연 내성을 열화시킬 수 있다. 그러므로, 그 점도 연구하여, 절연 내성의 열화를 억제할 필요가 있다.
이상의 도 2c 내지 2o의 제조 공정에 있어서, 막 사이의 밀착성 향상이나, 절연성 향상이나 상호 확산 방지 등을 위해서, 막 사이에 상술한 효용을 갖는 막을 설치할 수 있다. 또한, 막 사이의 밀착성 향상을 위해서, 상부막의 성막 전에, 받침(underlying)막의 표면 처리를 행하는 것도 유효하다. 표면 처리에 의해, 받침막의 표면이 청정화 또는 활성화된다. 표면 처리로서는, 예를 들면 플라스마 처리 및 약품에 의한 처리가 있다.
다음에, 도면에 도시되어 있지 않지만, 정전용량형 트랜스듀서를 제어회로와 접속한다. 접속은, 전극 패드 11, 12, 24를 통해서 행한다. 접속의 방법으로서, 금속 직접 접합이나, 범프 접합, ACF 접합, 및 와이어 본딩(wire bonding)의 방법이 있다. 정전용량형 트랜스듀서를 구동할 때, 바이어스 전압을 제1 전극(4)에 인가하고, 신호 인가 또는 추출 전극으로서 제2 전극(6)을 사용하고 있고, 그 반대라도 개의치 않는다. 전극 패드 24를 통해 기판(1)을 접지하고, 신호 노이즈를 저감할 수 있다. 본 실시예에 의해서도, 제1 실시예와 같은 효과를 나타낼 수 있다.
이하, 보다 구체적인 실시예를 설명한다.
(제1 예)
도 1은 정전용량형 트랜스듀서의 실시예 1의 단면도다. 정전용량형 트랜스듀서의 1개의 셀(1개의 진동 막)만이 표시되어 있다.
도 1에 나타낸 바와 같이, 본 예에 따른 정전용량형 트랜스듀서는, 제1 실시예에 있어서 서술한 구조의 셀을 갖고, 도전성 보호막(3)(3-1a, 3-1b, 3-2a, 3-2b를 포함한다)이 형성되어 있다. 본 예에서는, 기판(1)은, 양면 미러 연마의 절연성 글래스 기판으로 형성되고, Ra < 5nm을 충족하는 표면 거칠기를 갖는다. 기판(1)의 두께는 180㎛이다. 관통 배선(2)(2-1, 2-2를 포함한다)은, Cu를 주재료로 하는 거의 원기둥 모양의 구조이며, 기판(1)의 제1 면(1a)과 제2 면(1b)에 있어서의 양쪽종단의 직경이 약 30㎛이다. 관통 배선(2)은, 기판(1)의 제1 면(1a)측에 있어서, 그 단면 2-1a, 2-2a가 기판(1)의 제1 면(1a)으로부터 약 0.5㎛ 정도 기판(1)의 내측으로 함몰되어 있다. 마찬가지로, 관통 배선(2)은, 기판(1)의 제2 면(1b)측에 있어서, 그 단면 2-1b, 2-2b이 제2 면(1b)으로부터 약 0.5㎛ 정도 기판(1)의 내측으로 함몰되어 있다.
도전성 보호막(3)은, 관통 배선(2)의 각각의 단면을 덮고, 이 관통 배선(2)의 단면만으로 형성되도록 형성되어 있다. 도전성 보호막(3)은, 약 0.4㎛ 두께의 Ni층과 약 0.1㎛ 두께의 Au층을 갖는 다층막으로 구성되고, 그 최외각 표면이 Au의 박막이다. 도전성 보호막 3-1a, 3-2a의 표면은, 기판(1)의 제1 면(1a)과 거의 같은 높이로 되어 있다. 마찬가지로, 도전성 보호막 3-1b, 3-2b의 표면은, 기판(1)의 제2 면(1b)과 거의 같은 높이로 되어 있다.
제1 전극(4)은, 기판(1)의 제1 면(1a)측에 형성되고, 간극(5)의 하부의 전역을 덮고 있다. 또한, 제1 전극(4)은, 도전성 보호막 3-1a을 통해서, 관통 배선 2-1과 접속되고, 한층 더 도전성 보호막 3-1b을 통해서, 기판(1)의 제2 면(1b)측의 전극 패드 11과 전기적으로 접속되어 있다. 제1 전극(4)을 형성하기 위해서, 10nm의 Ti막과 50nm의 W막이 순서대로 기판(1)의 제1 면(1a) 위에 형성되어 있다. Ti막은, 주로 제1 전극(4)과 기판(1)의 제1 면(1a) 사이의 밀착성을 향상시키는 역할을 한다. 간극(5)은, 직경이 약 30㎛, 높이가 약 150nm인 원기둥 모양의 공동이다.
제2 전극(6)은, 제2 전극(6)과 제1 전극(4) 사이에 간극(5)을 두고 기판(1)의 제1 면(1a)측에 설치된다. 전기적 절연을 위해서, 제2 전극(6)은, 절연막 7과 절연막 8 사이에 보유되도록 형성되어 있다. 제2 전극(6)은, 접속 배선 10에 의해, 도전성 보호막 3-2a을 통해서 관통 배선 2-2과 접속되고, 한층 더 도전성 보호막 3-2b을 통해서 기판(1)의 제2 면(1b)측의 전극 패드(12)와 전기적으로 접속되어 있다. 접속 배선 10의 도전성 보호막 3-2a와 접속하는 부분은, 완전하게 도전성 보호막 3-2a의 내측에 위치되어, 제2 전극(6)과 관통 배선 2-2를 확실하게 접속하고 있다. 제2 전극(6)은, 10nm의 Ti막과 100nm의 AlNd 합금막을 이 순서대로 적층 해서 형성되어 있다. Ti막은, 주로 제2 전극(6)과 절연막 7 사이의 밀착성 향상, 및 상호 확산 방지의 역할을 한다.
절연막 7과 절연막 8은, 제2 전극(6)의 절연 보호막으로서 기능하는 것 외에, 제2 전극(6)과 함께 셀의 진동막(9)을 형성한다. 절연막 7, 8은, 실리콘 질화물로 이루어진다. 절연막 7의 두께는 약 400nm이며, 절연막 8의 두께는 약 1㎛이다. 절연막 7, 제2 전극(6) 및 절연막 8로 이루어지는 진동막(9)은, 0.7GPa 이하의 인장 응력을 갖는다. 접속 배선 10은, 두께가 10nm인 Ti막과 두께가 500nm인 Al막을 이 순서대로 적층해서 형성되어 있다. Ti막은, 주로 접속 배선 10과 절연막 7, 절연막 8 및 도전성 보호막 3-2a와의 사이의 밀착성 향상, 및 상호 확산 방지의 역할을 한다. 전극 패드 11, 12는, 두께가 약 500nm인 Al막이다.
도면에는 나타내지 않았지만, 정전용량형 트랜스듀서는 제어회로와 접속되어 있다. 접속은, ACF 접합을 이용해서 전극 패드 11, 12를 통하여 행해진다. 정전용량형 트랜스듀서를 구동할 때, 바이어스 전압을 제1 전극(4)에 인가하고, 신호 인가 또는 추출 전극으로서 제2 전극(6)을 이용한다.
이상과 같이, 본 예에 따른 정전용량형 트랜스듀서는, 관통 배선이 Cu를 주재료로 하고, 그 관통 배선의 단면에 Au/Ni로 이루어지는 도전성 보호막을 가지고 있다. 따라서, 관통 배선은 저저항 재료로 구성되어 있다. 또한, 제조 공정에 있어서의 관통 배선의 단면의 부식을 피한다. 그 결과, 전극, 관통 배선, 및 인출 배선(접속 배선과 전극 패드를 포함한다)과의 사이를, 확실하게 저저항으로 접속할 수 있다. 이 도전성 보호막에 의해, 디바이스의 구조 설계에 대한 제한이 적어져, 제조 수율의 향상을 꾀할 수 있다. 또한, 정전용량형 트랜스듀서의 성능을 확보할 수 있다.
(제2 예)
제2 예에서는, 도 2a 내지 2o에 나타낸 단면을 참조하여 본 발명의 실시예에 따른 정전용량형 트랜스듀서의 제조 방법의 보다 구체적인 예를 설명한다.
우선, 도 2a에 나타낸 바와 같이, 제1 면(1a)과 제1 면(1a)의 반대측에 위치하는 제2 면(1b)을 갖는 기판(1)을 준비한다. 기판(1)은, 양면 미러 연마의 저저항 실리콘 기판으로 형성되어 있고, Ra < 2nm을 충족하는 표면 거칠기와 약 0.01Ω·cm의 저항율을 갖는다. 기판(1)의 두께는 200㎛이다. 다음에, 도 2b에 나타낸 바와 같이, 기판(1)의 제1 면(1a)과 제1 면(1a)의 반대측에 위치하는 제2 면(1b)과의 사이의 기판(1)을 관통하도록 관통 구멍(13)을 기판(1)에 형성한다. 관통 구멍(13)은, 거의 원기둥 형상이며, 기판(1)의 제1 면(1a)과 제2 면(1b)에 있어서의 개구의 직경이 약 20㎛이다. 관통 구멍(13)의 가공은, 실리콘의 Deep RIE 기술을 사용해서 행해진다. Deep RIE 처리 후에, 관통 구멍(13)의 내벽(13a)을 평활화한다. 내벽(13a)의 평활화는, 실리콘으로 이루어지는 기판(1)의 표면의 열 산화와 열산화막의 제거를 2회 반복함으로써 실현된다.
다음에, 도 2c에 나타낸 바와 같이, 기판(1)의 제1 면(1a) 및 제2 면(1b)과 관통구멍(13)의 내벽(13a)을 포함하는 기판(1)의 표면 위에, 절연막(14)을 형성한다. 절연막(14)은, 약 1㎛ 두께의 실리콘 산화물이며, 실리콘의 열 산화로 형성된다. 다음에, 도 2d에 나타낸 바와 같이, 기판(1)의 제1 면(1a)과 제1 면(1a)의 반대측에 위치하는 제2 면(1b)의 사이의 기판(1)을 관통하는 관통 배선(2)을, 관통구멍(13) 내에 형성한다. 관통 배선(2)은, Cu를 주재료로 한다. 관통 배선(2)은, 전해 도금 및 연마 기술을 이용해서 형성된다. 구체적으로는, 우선, 기판(1)의 제2 면(1b)을 시드층이 덮인 기판(도면에는 나타내지 않는다)과 밀착시켜서, Cu의 전해 도금을 행한다. 도금 처리 후, 시드층이 덮인 기판을 제거한다. 그리고, 기판(1)의 제1 면(1a)과 제2 면(1b)에 대하여 각각 Cu의 CMP을 행한다. CMP에 의해, 관통 배선(2)의 단면이 기판(1)의 표면으로부터 기판(1)의 내측으로 약 0.5㎛ 정도 함몰되어 있다. 즉, 기판(1)의 제1 면(1a)측에 있어서, 관통 배선(2)의 단면 2-1a, 2-2a가 절연막(14)의 표면으로부터 약 0.5㎛ 정도 기판(1)의 내측으로 함몰되어 있다. 마찬가지로, 기판(1)의 제2 면(1b)측에 있어서, 관통 배선(2)의 단면 2-1b, 2-2b이 절연막(14)의 표면으로부터 약 0.5㎛ 정도 기판(1)의 내측으로 함몰되어 있다. 도 2d에 있어서, 2개의 관통 배선(2)은 각 진동막(혹은 각의 셀)에 대하여 형성되어 있는 것처럼 보이지만, 실제로는, 복수의 진동막으로 이루어지는 각 엘리먼트에 대하여, 2개의 관통 배선(2)이 형성되어 있다. 관통 배선(2)의 수는, 관통구멍(13)의 수에 대응하고 있다.
다음에, 도 2e에 나타낸 바와 같이, 관통 배선(2)의 단면(2-1a, 2-1b, 2-2a, 2-2b을 포함한다)에, 각각 도전성 보호막(3)(3-1a, 3-1b, 3-2a, 3-2b을 포함한다)을 형성한다. 도전성 보호막(3)은, 관통 배선(2)의 단면 위에만 형성되어, 그 관통 배선(2)의 단면을 노출하지 않도록 관통 배선(2)의 단면을 덮고 있다. 도전성 보호막(3)은, 약 0.4㎛ 두께의 Ni 박막과 약 0.1㎛ 두께의 Au 박막의 다층막으로 구성되고, 그 최외각 표면은 Au의 박막이다. 이것에 의해, 기판(1)의 제1 면(1a)측 및 제2 면(1b)측에 있어서, 도전성 보호막(3)의 표면은, 절연막(14)의 표면과 거의 같은 높이가 된다. 도전성 보호막(3)은, 무전해 도금법에 의해, Ni막과 Au막을 이 순서대로 적층함으로써 형성된다. Ni 도금 전에, 관통 배선(2)의 단면을 청정화 처리하고 나서, Cu의 표면에만 Pd의 미립자를 부여한다. 이 Pd의 미립자는, Ni 도금의 핵으로서 기능한다. 도금 처리는, 관통 배선(2)의 모든 단면(2-1a, 2-1b, 2-2a, 2-2b을 포함한다)에 대하여, 동시에 행해진다. 도금막의 두께는, 도금 조건과 도금 시간에 따라 제어된다. 도금 처리 후, 필요에 따라, CMP을 사용해서 도전성 보호막(3)의 두께 및 표면 평탄성을 조정한다. 특히, Ni 도금 후, CMP에 의해서, Ni막의 형상과 두께를 조정하면, 도전성 보호막(3) 전체의 형상과 두께가 제어하기 쉬워진다.
다음에, 도 2f에 나타낸 바와 같이, 기판(1)의 제1 면(1a)측에 제1 전극(4)을 형성한다. 제1 전극(4)은, 진동막(9)을 구동하기 위한 전극의 1개이다. 제1 전극(4)은, 절연막(14) 위에 형성되므로, 기판(1)과 절연되어 있다. 제1 전극(4)은, 셀의 진동막(9)의 진동 부분(도 2o의 간극(5)에 대응하는 부분)의 하부에 위치하고, 진동막(9)의 진동 부분보다 주위에 연장되어 있다. 제1 전극(4)은, 같은 엘리먼트 중의 각 셀에 관해서 도통하도록 형성되어 있다. 제1 전극(4)은, 두께가 약 10nm인 Ti막과 두께가 약 50nm인 W막을 적층해서 형성된다. 제1 전극(4)은, 금속의 성막, 포토리소그래피를 이용하는 에칭 마스크의 형성 및 금속의 에칭을 이용해서 형성된다.
다음에, 도 2g에 나타낸 바와 같이, 절연막(16)을 형성한다. 절연막(16)은, 제1 전극(4)의 표면을 덮도록 형성되어 있고, 그 역할의 1개는 제1 전극(4)의 절연 보호막으로서 기능하는 것이다. 절연막(16)은, 200nm 두께의 실리콘 산화막이다. 실리콘 산화막은, 약 300℃의 기판온도에서 CVD법에 의해 형성된다. 실리콘 산화막의 성막 후에, 절연막(16)에, 개구 16a, 16b, 16c을 형성한다. 개구 16a, 16b, 16c는, 포토리소그래피를 이용하는 에칭 마스크의 형성과 반응성 이온 에칭을 포함하는 드라이 에칭을 포함하는 방법을 이용해서 형성된다.
다음에, 도 2h에 나타낸 바와 같이, 희생층(17)을 형성한다. 희생층(17)은, 셀의 간극(5)을 형성하기 위해서 사용되고, Cr로 구성된다. 우선, 150nm 두께의 Cr막을 전자빔 증착법을 이용해서 기판(1)의 제1 면(1a)에 형성한다. 그리고 나서, 포토리소그래피와 습식 에칭을 포함하는 방법을 이용해서 원하는 형상으로 Cr막을 가공한다. 희생층(17)은, 직경이 약 30㎛, 높이가 약 150nm인 원기둥 모양의 구조를 갖고, 그 후의 공정에 있어서 에치 홀(18)(도 2l 참조)에 연결되는 구조를 갖는다.
다음에, 도 2i에 나타낸 바와 같이, 절연막 7을 형성한다. 절연막 7은, 제2 전극(6)의 하면과 접하도록 형성되어 있고, 그 역할의 하나는 제2 전극(6)의 절연 보호막으로서 기능하는 것이다. 절연막 7은, 400nm 두께의 실리콘 질화물이다. 실리콘 질화막은, 약 300℃의 기판 온도에서 PE-CVD(Plasma Enhanced CVD)에 의해 성막된다. 성막시, 성막 가스의 유량 등을 제어함으로써, 절연막 7이 되는 실리콘 질화막이 약 0.1GPa 정도의 인장 응력을 갖는다.
다음에, 도 2j에 나타낸 바와 같이, 제2 전극(6)을 형성한다. 제2 전극(6)은, 진동막 위에 제1 전극(4)과 상대하도록 형성되고, 진동막(9)을 구동하기 위한 전극의 1개이다. 제2 전극(6)은, 10nm의 Ti막과 100nm의 AlNd 합금막을 이 순서대로 적층해서 형성되어 있다. 제2 전극(6)은, 금속의 스퍼터 성막, 포토리소그래피를 이용하는 에칭 마스크의 형성, 및 금속 에칭을 포함하는 방법에 의해 형성된다. 제2 전극(6)은, 정전용량형 트랜스듀서의 제조가 완성된 시점에서, 0.4GPa 이하의 인장 응력을 갖도록 성막 조건을 조정한다. 제2 전극(6)은, 같은 엘리먼트 중의 각 셀에 관해서 도통하도록 형성된다.
다음에, 도 2k에 나타낸 바와 같이, 절연막 8을 형성한다. 절연막 8은, 제2 전극(6)의 상면을 덮도록 형성되어 있고, 그 역할의 하나는 제2 전극(6)의 절연 보호막으로서 기능하는 것이다. 절연막 8은, 절연막 7과 같은 구성을 갖고, 절연막 7과 같은 방법으로 형성된다.
다음에, 도 2l에 나타낸 바와 같이, 에치 홀(18)을 형성해서 희생층(17)을 제거한다. 에치 홀(18)은, 포토리소그래피와 반응성 이온 에칭을 포함하는 방법에 의해 형성된다. 그리고 나서, 에치 홀(18)을 통해서 에칭액을 도입하여 Cr로 이루어지는 희생층(17)을 제거한다. 이것에 의해, 희생층(17)과 같은 형상의 간극(5)이 형성된다.
다음에, 도 2m에 나타낸 바와 같이, 박막(19)을 형성한다. 박막(19)은, 에치 홀(18)을 봉지함과 동시에, 절연막 7, 제2 전극(6), 및 절연막 8과 함께, 간극(5)의 상부에서 진동 가능한 진동막(9)을 형성한다. 박막(19)은, 500nm 두께의 실리콘 질화막이다. 박막(19)은, 절연막 7과 마찬가지로 약 300℃의 기판 온도에서 PE-CVD에 의해 성막된다. 이렇게 형성된 진동막(9)은, 전체로서 약 0.7GPa 정도의 인장 응력을 갖고, 스틱킹 혹은 좌굴이 없는, 파괴하기 어려운 구조를 갖게 된다.
다음에, 도 2n에 나타낸 바와 같이, 전기적 접속용의 콘택 홀 20, 21(21a와 2lb을 포함한다), 22(22a와 22b을 포함한다)를 형성한다. 콘택 홀 20은, 기판(1)의 제2 표면(1b)측에 형성되고, 기판(1)의 표면(1b)의 일부를 노출하는 개구이다. 콘택 홀 21, 22는, 기판(1)의 제1 표면(1a)측에 형성된다. 콘택 홀 21a는 도전성 보호막 3-2a의 표면의 일부를 노출하는 개구이며, 콘택 홀 2lb는 제2 전극(6)의 표면의 일부를 노출하는 개구이다. 콘택 홀 22a는 제1 전극(4)의 표면의 일부를 노출하는 개구이며, 콘택 홀 22b는 도전성 보호막 3-1a의 표면의 일부를 노출하는 개구이다. 콘택 홀 21a는, 그 외주가 도전성 보호막 3-2a의 내측에 있도록 위치된다. 마찬가지로, 콘택 홀 22b는, 그 외주가 도전성 보호막 3-1a의 내측에 있도록 위치된다. 콘택 홀 20은, 포토리소그래피를 이용하는 에칭 마스크의 형성과 버퍼드 불산에 의한 실리콘 산화물의 에칭을 포함하는 방법을 이용해서 형성된다. 콘택 홀 21, 22는, 포토리소그래피를 이용하는 에칭 마스크의 형성과 실리콘 질화물의 반응성 이온 에칭을 포함하는 방법을 이용한다. 콘택 홀 20, 21, 22의 형상은, 예를 들면 직경이 10㎛ 정도의 원기둥 모양이다.
다음에, 도 2o에 나타낸 바와 같이, 접속 배선 10, 23, 및 전극 패드 11, 12, 24를 형성한다. 접속 배선 10, 23은, 기판(1)의 제1 표면(1a)측에 형성되고, 두께가 10nm인 Ti막과 두께가 500nm인 Al막을 이 순서대로 적층해서 형성된다. 접속 배선 10은, 콘택 홀 21(21a와 2lb을 포함한다)(도 2n 참조)을 통해서, 제2 전극(6)을 관통 배선 2-2의 단면들 중의 한 단면에 있는 도전성 보호막 3-2a와 접속한다. 접속 배선 23은, 콘택 홀 22(22a와 22b을 포함한다)(도 2n 참조)을 통해서, 제1 전극(4)을 관통 배선 2-1의 단면들 중의 한 단면에 있는 도전성 보호막 3-1a과 접속한다. 전극 패드 11, 12, 24는, 기판(1)의 제2 표면(1b)측에 형성되고, 두께가 약 500nm인 Al막으로 각각 구성된다. 전극 패드 11은, 관통 배선 2-1의 다른 단면에 있는 도전성 보호막 3-1b과 접속하도록 형성된다. 전극 패드 12는, 관통 배선 2-2의 다른 단면에 있는 도전성 보호막 3-2b과 접속하도록 형성된다. 그 결과, 기판(1)의 제1 표면(1a)측에 있는 제1 전극(4)은, 관통 배선 2-1을 통하여 기판(1)의 반대측인 제2 표면(1b)측으로 연결된다. 마찬가지로, 기판(1)의 제1 표면(1a)측에 있는 제2 전극(6)은, 관통 배선 2-2를 통하여 기판(1)의 반대측의 제2 표면(1b)측으로 연결되어 있다. 전극 패드 24는, 기판(1)과 접속하도록 형성된다.
이상의 제조 공정에 있어서, 절연막 7, 8, 9 간의 막간 밀착성을 향상시키기 위해서, 상층막의 성막 전에, 하층막의 표면에 대하여 플라스마 처리를 행해도 된다. 이 플라스마 처리에 의해, 하층막의 표면이 청정화 또는 활성화된다.
다음에, 정전용량형 트랜스듀서를 제어회로와 접속한다. 접속은, 전극 패드 11, 12, 24를 통해서 행해진다. 접속의 방법으로서, ACF 접합을 이용한다. 전술한 제조 방법에 의해 셀이 형성된다. 실제로는, 도 3의 평면도에 나타나 있는 바와 같이, 다수의 셀(20)이 배치된다. 도 3의 I-I선에 따른 셀(20)의 구조의 단면이 도 1에 도시되어 있다. 도 3에 나타낸 바와 같이, 복수의 셀(20)에 의해 엘리먼트(30)가 구성된다. 각 엘리먼트(30)에서는, 제1 전극(4) 혹은 제2 전극(6) 중의 적어도 어느 하나가 전기적으로 접속되어 있다. 바이어스 전압을 제1 전극(4)에 인가하고, 신호 인가 또는 추출 전극으로서 제2 전극(6)을 이용해서 정전용량형 트랜스듀서를 구동한다. 전극 패드 24를 통해 기판(1)을 접지하여, 신호 노이즈를 저감할 수 있다. 본 예에 의해서도, 상기 실시예 및 예와 같은 효과를 달성할 수 있다.
(제3 실시예)
상기 실시예 및 예에서 설명한 정전용량형 트랜스듀서는, 음향파를 사용하는, 초음파 진단장치나 초음파 화상형성장치 등의 피검체 정보취득장치에 적용될 수도 있다. 피검체로부터의 음향파를 정전용량형 트랜스듀서가 수신하고, 정전용량형 트랜스듀서로부터 출력되는 전기신호를 사용하여, 광흡수 계수 등의 피검체의 광학 특성값을 반영한 피검체 정보와, 음향 임피던스(impedance)의 차이를 반영한 피검체 정보 등을 취득한다.
도 4a는, 광음향 효과를 이용하는 피검체 정보취득장치의 예를 나타낸 것이다. 광원(2010)으로부터 발생된 펄스광은, 렌즈, 미러, 및 광파이버를 포함하는 광학부재(2012)를 통과하여, 피검체(2014)에 조사된다. 피검체(2014)의 내부에 있는 광흡수체(2016)는, 펄스광의 에너지를 흡수하고, 음향파인 광음향파(2018)를 발생한다. 프로브(probe)(2022)는 본 발명의 실시예에 따른 전기기계 변환장치(예를 들면, 정전용량형 트랜스듀서)를 포함하는 디바이스(2020)를 포함한다. 이 디바이스(2020)는, 광음향파(2018)를 수신하고, 이 광음향파(2018)를 전기신호로 변환하며, 이 전기신호를 신호 처리부(2024)에 출력한다. 신호 처리부(2024)는, 입력된 전기신호에 대하여, A/D(analog-to-digital) 변환 및 증폭 등의 신호 처리를 행하고, 그 결과의 신호를 데이터 처리부(2026)에 출력한다. 데이터 처리부(2026)는, 입력된 신호를 사용해서 피검체 정보(광흡수 계수 등의 피검체의 광학 특성값을 반영한 특성정보)를 화상 데이터로서 취득한다. 여기에서는, 신호 처리부(2024)와 데이터 처리부(2026)를 포함시켜 처리부라고 한다. 표시부(2028)는, 데이터 처리부(2026)로부터 입력된 화상 데이터에 의거하여 화상을 표시한다. 이상과 같이, 본 예의 피검체의 정보취득장치는, 본 발명의 실시예에 따른 디바이스와, 광원과, 처리부를 갖는다. 디바이스는, 광원으로부터 발생된 빛이 피검체에 조사됨으로써 발생된 광음향파를 수신하고, 이 광음향파를 전기신호로 변환한다. 처리부는, 전기신호를 사용해서 피검체의 정보를 취득한다.
도 4b는, 음향파의 반사를 이용하는 초음파 에코 진단장치 등의 피검체 정보취득장치를 나타낸다. 프로브(2122)는 본 발명의 실시예에 따른 전기기계 변환장치(예를 들면, 정전용량형 트랜스듀서)를 포함하는 디바이스(2120)를 포함한다. 디바이스(2120)로부터 피검체(2114)에 송신된 음향파는, 반사체(2116)에 의해 반사된다. 디바이스(2120)는, 반사된 음향파(혹은 반사파)(2118)를 수신해서 이 음향파(2118)를 전기신호로 변환하고, 전기신호를 신호 처리부(2124)에 출력한다. 신호 처리부(2124)는, 입력된 전기신호에 대하여, A/D 변환 및 증폭 등의 신호 처리를 행하고, 그 결과의 신호를 데이터 처리부(2126)에 출력한다. 데이터 처리부(2126)는, 입력된 신호를 사용해서 피검체 정보(음향 임피던스의 차이를 반영한 특성 정보)를 화상 데이터로서 취득한다. 여기에서도, 신호 처리부(2124)와 데이터 처리부(2126)를 포함시켜 처리부라고 한다. 표시부(2128)는, 데이터 처리부(2126)로부터 입력된 화상 데이터에 의거하여 화상을 표시한다. 이상과 같이, 본 예에 있어서의 피검체의 정보취득장치는, 본 발명의 실시예에 따른 디바이스와, 상기 디바이스로부터 출력되는 전기신호를 사용해서 피검체의 정보를 취득하는 처리부를 포함한다. 상기 디바이스는, 피검체로부터의 음향파을 수신하고, 전기신호를 출력한다.
프로브는, 기계적으로 주사하도록 구성되어도 되고, 또는 의사나 엔지니어 등의 유저에 의해서 피검체에 대하여 이동되도록 구성되어도(혹은 핸드-헬드(hand-held)형이어도) 된다. 도 4b에 나타낸 것과 같이 반사파를 이용하는 장치의 경우, 음향파를 송신하는 프로브는 음향파를 수신하는 프로브와 달리 형성되어도 된다. 한층 더, 도 4a 및 도 4b에 나타낸 2개의 장치의 기능을 갖는 장치가 사용되어도 되고, 피검체의 광학 특성값을 반영한 피검체 정보와, 음향 임피던스의 차를 반영한 피검체 정보를 어느 쪽이든 취득하도록 구성되어도 된다. 이 경우, 도 4a에 나타낸 디바이스(2020)는, 광음향파의 수신뿐만 아니라, 음향파의 송신과 반사파의 수신을 행하도록 구성되어도 된다.
또한, 상기와 같은 정전용량형 트랜스듀서를, 외력의 크기를 측정하는 측정 장치 등에서도 사용할 수 있다. 이 경우에는, 외력을 받는 정전용량형 트랜스듀서로부터의 전기신호를 사용하여, 정전용량형 트랜스듀서의 표면에 인가된 외력의 크기를 측정한다.
본 발명의 실시예에 의하면, 정전용량형 트랜스듀서 등의 디바이스는, 관통 배선의 주면측 및 주면과 반대의 표면측(즉, 양 표면측)에 금속 등으로 이루어지는 도전성 보호막을 포함하고 있어, 관통 배선의 접속 저항을 낮게 할 수 있다. 그 결과, 디바이스 특성을 양호하게 확보할 수 있다. 또한, 관통 배선의 양 표면측에 약품 내성 등이 높은 도전성 보호막을 형성하고 있으므로, 관통 배선 형성 후의 디바이스 제조 공정에 있어서, 관통 배선의 표면이 부식되어질 우려가 적어진다. 그 결과, 관통 배선은 표면 거칠함이나 길이 감소가 적어져, 인출 배선 등과 양호하고 용이하게 접속할 수 있다.
본 발명은 예시적인 실시예를 참조하여 설명했지만, 본 발명은 여기에 개시된 예시적인 실시예에 한정되는 것이 아니라는 것을 알 수 있을 것이다. 이하의 청구항의 범위는 이러한 모든 변형 및 등가 구조 및 기능을 포괄하도록 가장 넓게 해석되어야 한다.

Claims (19)

  1. 제1 면과 상기 제1 면의 반대측에 위치하는 제2 면을 갖고, 상기 제1 면과 상기 제2 면과의 사이를 관통하는 관통 배선을 포함하는 기판과,
    상기 제1 면 위에 설치되고, 제1 전극과, 상기 제1 전극과 간격을 사이를 두고 설치된 제2 전극을 포함하는 셀을 구비하는 정전용량형 트랜스듀서로서,
    상기 기판의 제1 면측에 있어서의 상기 관통 배선의 표면 위에 도전성 보호막이 배치되고, 상기 기판의 제2 면측에 있어서의 상기 관통 배선의 표면 위에 도전성 보호막이 배치되는, 정전용량형 트랜스듀서.
  2. 제 1 항에 있어서,
    상기 도전성 보호막의 각각은, 2층 이상의 다층막으로 구성되는, 정전용량형 트랜스듀서.
  3. 제 1 항에 있어서,
    상기 관통 배선의 표면은, 상기 기판의 제1 표면 및 제2 표면에서 함몰되어 있는, 정전용량형 트랜스듀서.
  4. 제 1 항에 있어서,
    상기 도전성 보호막 중의 어느 하나를 통해서 상기 관통 배선과 전기적으로 접속되도록 구성된 전극 패드를 더 구비하는, 정전용량형 트랜스듀서.
  5. 제 1 항에 있어서,
    상기 도전성 보호막 중의 어느 하나를 통해서 상기 관통 배선과 전기적으로 접속되도록 구성된 배선을 더 구비하는, 정전용량형 트랜스듀서.
  6. 제 1 항에 있어서,
    상기 도전성 보호막의 각각은, 그 최외각 표면 위에 형성된 Au막을 포함하는, 정전용량형 트랜스듀서.
  7. 제 6 항에 있어서,
    상기 도전성 보호막의 각각은, Ni막과 Au막을 포함하고, 그 최외각 표면 위에 형성된 Au막을 갖는, 정전용량형 트랜스듀서.
  8. 제 1 항에 있어서,
    상기 관통 배선은, Cu 혹은 Cu 합금으로 이루어지는, 정전용량형 트랜스듀서.
  9. 제 1 항에 있어서,
    상기 관통 배선은, 상기 제1 전극 또는 상기 제2 전극에 전기적으로 접속되는, 정전용량형 트랜스듀서.
  10. 제 1 항에 있어서,
    상기 도전성 보호막은, 상기 관통 배선의 전체 표면 위에 형성되는, 정전용량형 트랜스듀서.
  11. 제1 면과 상기 제1 면의 반대측에 위치하는 제2 면을 갖고, 상기 제1 면과 상기 제2 면과의 사이를 관통하는 관통 배선을 포함하는 기판과,
    상기 관통 배선과 전기적으로 접속된 전극을 구비하는 디바이스로서,
    상기 기판의 제1 면측에 있어서의 상기 관통 배선의 표면 위에 도전성 보호막이 배치되고, 상기 기판의 제2 면측에 있어서의 상기 관통 배선의 표면 위에 도전성 보호막이 배치되는, 디바이스.
  12. 제1 면과 상기 제1 면의 반대측에 위치하는 제2 면을 갖고, 상기 제1 면과 상기 제2 면과의 사이를 관통하는 관통 배선을 포함하는 기판과, 상기 제1 면 위에 설치되고, 제1 전극과, 상기 제1 전극과 간격을 사이에 두고 설치된 제2 전극을 포함하는 셀을 구비하는, 정전용량형 트랜스듀서의 제조 방법으로서,
    상기 기판의 제1 면측에 있어서의 상기 관통 배선의 표면 위에 도전성 보호막을 형성하고, 상기 기판의 제2 면측에 있어서의 상기 관통 배선의 표면 위에 도전성 보호막을 형성하는 단계와,
    상기 기판의 제1 면 위에 설치되고, 제1 전극과, 상기 제1 전극과 간격을 사이에 두고 설치된 제2 전극을 갖는 셀을 형성하는 단계를 포함하는, 정전용량형 트랜스듀서의 제조 방법.
  13. 제 12 항에 있어서,
    상기 관통 배선을 상기 기판에 형성하는 단계를 더 포함하는, 정전용량형 트랜스듀서의 제조 방법.
  14. 제 12 항에 있어서,
    상기 도전성 보호막은, 상기 관통 배선의 전체 표면 위에 형성되는, 정전용량형 트랜스듀서의 제조 방법.
  15. 제 12 항에 있어서,
    상기 도전성 보호막은, 무전해 도금법에 의해 형성되는, 정전용량형 트랜스듀서의 제조 방법.
  16. 제 12 항에 있어서,
    상기 도전성 보호막은, 무전해 도금법에 의해 형성된 후, 표면이 평탄화되는, 정전용량형 트랜스듀서의 제조 방법.
  17. 청구항 1에 기재된 정전용량형 트랜스듀서와,
    상기 정전용량형 트랜스듀서로부터 출력되는 전기신호를 이용해서 피검체의 정보를 취득하고 그 정보를 처리하도록 구성된 처리부를 구비하고,
    상기 정전용량형 트랜스듀서는, 상기 피검체로부터 음향파를 수신하고, 상기 전기신호를 출력하도록 구성되는, 피검체 정보 취득장치.
  18. 제 17 항에 있어서,
    광원을 더 구비하고,
    상기 정전용량형 트랜스듀서는, 상기 광원으로부터 발생된 빛이 피검체에 조사됨으로써 발생하는 음향파를 수신하고, 그 수신한 음향파를 전기신호로 변환하도록 구성되는, 피검체 정보 취득장치.
  19. 외력을 받는 청구항 1에 기재된 정전용량형 트랜스듀서를 구비하는 측정장치로서,
    상기 측정장치는 상기 정전용량형 트랜스듀서로부터의 전기신호를 이용하여, 상기 정전용량형 트랜스듀서의 표면에 인가된 외력의 크기를 측정하도록 구성되는, 측정장치.
KR1020150110501A 2014-08-08 2015-08-05 전극이 관통 배선과 접속된 디바이스, 및 그 제조 방법 KR20160018393A (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2014161989A JP2016039512A (ja) 2014-08-08 2014-08-08 電極が貫通配線と繋がったデバイス、及びその製造方法
JPJP-P-2014-161989 2014-08-08

Publications (1)

Publication Number Publication Date
KR20160018393A true KR20160018393A (ko) 2016-02-17

Family

ID=53761990

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020150110501A KR20160018393A (ko) 2014-08-08 2015-08-05 전극이 관통 배선과 접속된 디바이스, 및 그 제조 방법

Country Status (7)

Country Link
US (1) US10090780B2 (ko)
EP (1) EP2982446A1 (ko)
JP (1) JP2016039512A (ko)
KR (1) KR20160018393A (ko)
CN (1) CN106211005A (ko)
BR (1) BR102015018931A2 (ko)
RU (1) RU2015132850A (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20230036176A (ko) * 2021-09-07 2023-03-14 한국과학기술원 정전용량형 미세가공 초음파 변환자 소자 및 그 제조 방법

Families Citing this family (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5578810B2 (ja) * 2009-06-19 2014-08-27 キヤノン株式会社 静電容量型の電気機械変換装置
JP2016122759A (ja) * 2014-12-25 2016-07-07 キヤノン株式会社 貫通配線を有する電子デバイスの作製方法
JP2017112187A (ja) * 2015-12-15 2017-06-22 キヤノン株式会社 貫通配線を有する基板に素子を設けたデバイス及びその製造方法
JP2018107337A (ja) * 2016-12-27 2018-07-05 大日本印刷株式会社 電子部品およびその製造方法
CN108362408B (zh) * 2018-03-08 2021-07-02 苏州敏芯微电子技术股份有限公司 压力传感器及其制造方法
US11590532B2 (en) * 2018-03-09 2023-02-28 Bfly Operations, Inc. Ultrasound transducer devices and methods for fabricating ultrasound transducer devices
EP3856679B1 (en) 2018-09-28 2024-05-01 BFLY Operations, Inc. Fabrication techniques and structures for gettering materials in ultrasonic transducer cavities
JP7218134B2 (ja) * 2018-09-28 2023-02-06 キヤノン株式会社 静電容量型トランスデューサ、及びその製造方法
WO2020210470A1 (en) 2019-04-12 2020-10-15 Butterfly Network, Inc. Bottom electrode via structures for micromachined ultrasonic transducer devices
EP3953064B1 (en) * 2019-04-12 2024-09-11 BFLY Operations, Inc. Segmented getter openings for micromachined ultrasound transducer devices
CN113145431A (zh) * 2021-02-09 2021-07-23 深圳市赛禾医疗技术有限公司 一种微机电超声波换能器及阵列
WO2024024933A1 (ja) * 2022-07-29 2024-02-01 ソニーセミコンダクタソリューションズ株式会社 半導体装置およびその製造方法、並びに電子機器

Family Cites Families (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4154913B2 (ja) * 2002-04-01 2008-09-24 株式会社村田製作所 電子部品およびその製造方法
JP2005303258A (ja) * 2004-03-16 2005-10-27 Fujikura Ltd デバイス及びその製造方法
JP4369348B2 (ja) * 2004-11-08 2009-11-18 新光電気工業株式会社 基板及びその製造方法
JP4790315B2 (ja) 2005-05-31 2011-10-12 オリンパスメディカルシステムズ株式会社 静電容量型超音波振動子
US8372680B2 (en) * 2006-03-10 2013-02-12 Stc.Unm Three-dimensional, ultrasonic transducer arrays, methods of making ultrasonic transducer arrays, and devices including ultrasonic transducer arrays
JP5193503B2 (ja) * 2007-06-04 2013-05-08 新光電気工業株式会社 貫通電極付き基板及びその製造方法
JP4594995B2 (ja) * 2008-04-16 2010-12-08 オリンパスメディカルシステムズ株式会社 超音波トランスデューサ及び電子機器
KR20100021856A (ko) * 2008-08-18 2010-02-26 삼성전자주식회사 관통 전극을 갖는 반도체장치의 형성방법 및 관련된 장치
JP2010185798A (ja) * 2009-02-12 2010-08-26 Toyota Motor Corp 静電容量センサ
US8598031B2 (en) * 2009-09-28 2013-12-03 Globalfoundries Singapore Pte. Ltd. Reliable interconnect for semiconductor device
JP2011254281A (ja) * 2010-06-02 2011-12-15 Canon Inc 容量型電気機械変換装置の作製方法、及び容量型電気機械変換装置
RU2427811C1 (ru) 2010-06-11 2011-08-27 Общество с ограниченной ответственностью "Научно-производственное предприятие "Резонанс" Устройство для измерения давления или силы
JP5754239B2 (ja) * 2011-05-24 2015-07-29 ソニー株式会社 半導体装置
US8623763B2 (en) * 2011-06-01 2014-01-07 Texas Instruments Incorporated Protective layer for protecting TSV tips during thermo-compressive bonding
JP2013138411A (ja) * 2011-11-28 2013-07-11 Canon Inc 静電容量型トランスデューサの製造方法
JP5986441B2 (ja) * 2012-07-06 2016-09-06 キヤノン株式会社 静電容量型トランスデューサ
JP2014130767A (ja) * 2012-12-28 2014-07-10 Omron Corp 静電マイクロリレーおよびその製造方法

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20230036176A (ko) * 2021-09-07 2023-03-14 한국과학기술원 정전용량형 미세가공 초음파 변환자 소자 및 그 제조 방법

Also Published As

Publication number Publication date
US20160043660A1 (en) 2016-02-11
CN106211005A (zh) 2016-12-07
EP2982446A1 (en) 2016-02-10
US10090780B2 (en) 2018-10-02
BR102015018931A2 (pt) 2016-03-15
RU2015132850A (ru) 2017-02-09
JP2016039512A (ja) 2016-03-22

Similar Documents

Publication Publication Date Title
KR20160018393A (ko) 전극이 관통 배선과 접속된 디바이스, 및 그 제조 방법
JP6478902B2 (ja) 貫通配線基板の製造方法、及び電子デバイスの製造方法
US8980670B2 (en) Electromechanical transducer and method of manufacturing the same
US10338034B2 (en) Transducer device comprising an insulating film between a through wiring line and a semiconductor substrate
US8875583B2 (en) Electromechanical transducer and method of manufacturing the same
JP6235902B2 (ja) 静電容量型トランスデューサ及びその製造方法
JP6548566B2 (ja) 貫通配線基板の作製方法、及び電子デバイスの作製方法
JP5851238B6 (ja) 超音波トランスデューサ、その製造方法、および、それを用いた超音波探触子
US9475092B2 (en) Electro-acoustic transducer and method of manufacturing the same
US20150263647A1 (en) Device having element electrode connected to penetrating wire, and method for manufacturing the same
US20170168025A1 (en) Device in which element is provided on substrate having penetrating wire and manufacturing method therefor
US9530692B2 (en) Method of forming through wiring
WO2016084343A1 (en) Electronic device and manufacturing method for same
JP2020018469A (ja) 静電容量型トランスデューサ、及びそれを用いた超音波プローブ
CN111530723B (zh) 超声换能器制备方法、超声换能器以及信息采集元件
JP2017135352A (ja) 貫通配線基板、その作製方法、電子デバイス及びその作製方法
JP2018098591A (ja) 静電容量型トランスデューサ及びその製造方法
JP6708398B2 (ja) 貫通配線基板の製造方法及びこれを用いたデバイスの製造方法
JP2015213224A (ja) 静電容量型トランスデューサの作製方法、及び静電容量型トランスデューサ
CN114335320A (zh) 压电微机械超声波换能器及其制作方法

Legal Events

Date Code Title Description
A201 Request for examination
SUBM Submission of document of abandonment before or after decision of registration