KR20150099071A - 인쇄회로기판 및 이의 제조 방법 - Google Patents

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KR20150099071A
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Abstract

본 발명에 따른 인쇄회로기판은 기준 절연층; 상기 기준 절연층의 상부에 형성되는 상부 절연층; 및 상기 기준 절연층의 하부에 형성된 하부 절연층을 포함하며, 상기 상부 절연층에는, 상면 및 하면을 관통하는 복수의 관통 홀을 각각 매립하는 복수의 제 1 비아가 형성되고, 상기 하부 절연층에는, 상면 및 하면을 관통하는 하나의 관통 홀을 매립하며, 상기 복수의 제 1 비아와 공통 연결되는 하나의 제 2 비아가 형성된다.

Description

인쇄회로기판 및 이의 제조 방법{Printed circuit board and manufacturing method of the same}
본 발명은 인쇄회로기판 및 그의 제조 방법에 관한 것이다.
인쇄회로기판은 반도체, 전자기기의 발전과 동시에 전자부품의 하나로서 그 지위를 굳히고 있으며, 라디오, 텔레비전, PCS((Personal Communication System) 등의 각종 전기, 전자제품에서부터 컴퓨터 및 최첨단 전자 장비에 이르기까지 모든 전기, 전자기기 등의 회로를 구현하는 부품으로서 널리 사용되고 있다.
상기와 같은 인쇄회로기판은 코어 구조를 가지는 패키지로 구성되는데, 예를 들어 FCCSP(Flip-Chip Chip Scale Package) 제품과 같은 경우, 현재 신호 전송률을 높이면서 회로를 미세화하는데 초점이 맞추어져 있다.
도 1은 종래 기술에 따른 인쇄회로기판을 보여주는 단면도이다.
도 1을 참조하면, 인쇄회로기판은 제 1 절연층(10), 제 1 패턴(12), 제 2 패턴(14), 제 1 비아(16), 제 2 절연층(20), 제 3 패턴(22), 제 2 비아(26), 제 3 절연층(30), 제 4 패턴(32), 제 3 비아(36), 보호층(40), 전자소자(50), 연결부(55) 및 몰딩부(60)를 포함한다.
제 1 절연층(10)은 코어층으로 내부에 제 1 비아(160)가 형성된다. 이때, 상기 제 1 절연층(10)은 복수 개의 층으로 형성될 수 있다. 상기 제 1 절연층(10)의 상면에는 제 1 패턴(12)이 형성되고, 하면에는 제 2 패턴(14)이 형성된다.
상기 제 1 절연층(10)의 상부 및 하부에는 상기 제 1 절연층(10)의 표면 및 상기 제 1 패턴 또는 제 2 패턴을 덮는 제 2 절연층(20)이 각각 형성된다.
그리고, 상기 제 2 절연층(20) 내부에는 제 2 비아(26)가 형성된다 또한, 상기 제 2 절연층(20)의 표면에는 제 3 패턴(22)이 형성된다.
또한, 상기 제 1 절연층(10)의 상부에 형성된 2 절연층(20)의 위 및 상기 제 1 절연층(10)의 하부에 형성된 제 2 절연층(20)의 아래에는 각각 제 3 절연층(30)이 형성된다.
그리고, 상기 제 3 절연층(30)의 표면에는 제 4 패턴(32)이 형성되며, 상기 제 3 절연층(30)의 내부에는 제 3 비아(36)가 형성된다.
또한, 보호층(40)은 상기 3 절연층(30)의 표면 및 상기 제 4 패턴(32)의 일부 표면을 덮으며 형성된다.
그리고, 상부에 형성된 제 3 절연층(30) 위에는 전자 소자(50)가 부착되는데, 상기 전자 소자(50)는 상기 연결부(55)에 의해 제 4 패턴(32)과 전기적으로 연결된다. 또한, 상기 몰딩부(60)는 상기 전자 소자(50)의 연결부(55) 및 사익 전자 소자(50)의 일부 표면을 덮으며 형성된다.
상기와 같은 구조의 인쇄회로기판은 신호 전송률을 높이면서 회로를 미세화하는데 초점이 맞춰져 설계된다. 이에 따라, 상기 인쇄회로기판 내에 포함되어 있는 비아들은 미세 피치 구현을 위해 약 50~70㎛의 폭을 가지며 형성된다.
그러나, 상기와 같은 인쇄회로기판은 상기와 같이 미세 피치 구현을 위하 비아의 사이즈를 제한하기 때문에, 방열 특성이 현저히 떨어지는 문제점이 있다.
본 발명에 따른 실시 예에서는 새로운 구조의 인쇄회로기판 및 이의 제조 방법을 제공한다.
본 발명에 따른 실시 예에서는, 복수의 서로 다른 형상을 가지는 비아가 적용된 인쇄회로기판 및 이의 제조 방법을 제공한다.
본 발명에서 이루고자 하는 기술적 과제들은 이상에서 언급한 기술적 과제들로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 제안되는 실시 예가 속하는 기술분야에서 통상의 지식을 가진 자에게 명확하게 이해될 수 있을 것이다.
본 발명에 따른 인쇄회로기판은 기준 절연층; 상기 기준 절연층의 상부에 형성되는 상부 절연층; 및 상기 기준 절연층의 하부에 형성된 하부 절연층을 포함하며, 상기 상부 절연층에는, 상면 및 하면을 관통하는 복수의 관통 홀을 각각 매립하는 복수의 제 1 비아가 형성되고, 상기 하부 절연층에는, 상면 및 하면을 관통하는 하나의 관통 홀을 매립하며, 상기 복수의 제 1 비아와 공통 연결되는 하나의 제 2 비아가 형성된다.
또한, 상기 제 2 비아는, 상기 복수의 제 1 비아가 가지는 각각의 폭보다 더 넓은 폭을 가진다.
또한, 상기 기준 절연층에는, 상면 및 하면을 관통하는 복수의 관통 홀을 각각 매립하며, 상기 상부 절연층에 형성된 복수의 제 1 비아와 각각 연결되는 복수의 제 3 비아가 더 형성된다.
또한, 상기 제 2 비아는, 상기 복수의 제 3 비아와 공통 연결된다.
또한, 상기 상부 절연층 위에 부착되는 전자 소자; 및 상기 전자 소자에 형성된 칩 연결 단자와, 상기 상부 절연층에 형성된 복수의 제 1 비아를 각각 전기적으로 연결하는 복수의 연결부를 더 포함한다.
또한, 상기 하부 절연층은, 상기 기준 절연층 아래에 형성된 제 1 하부 절연층과, 상기 제 1 하부 절연층 아래에 형성된 제 2 하부 절연층을 포함하며, 상기 제 1 하부 절연층에는, 상기 제 2 비아의 상부 구조를 구성하는 제 1 비아 파트가 형성되고, 상기 제 2 하부 절연층에는, 상기 제 2 비아의 하부 구조를 구성하는 제 2 비아 파트가 형성되며, 상기 제 2 비아는, 상부에서 하부로 갈수록 폭이 점차 증가하는 피라미드 형상을 가진다.
또한, 상기 하부 절연층은, 상기 기준 절연층 아래에 형성된 제 1 하부 절연층과, 상기 제 1 하부 절연층 아래에 형성된 제 2 하부 절연층을 포함하며, 상기 제 1 하부 절연층에는, 상기 제 2 비아의 상부 구조를 구성하는 제 1 비아 파트가 형성되고, 상기 제 2 하부 절연층에는, 상기 제 2 비아의 하부 구조를 구성하는 제 2 비아 파트가 형성되며, 상기 제 2 비아는, 상부와 하부의 폭이 동일한 로드 형상을 가진다.
또한, 상기 기준 절연층 내에 수용되는 전자 소자를 더 포함하며, 상기 복수의 제 3 비아는, 상기 기준 절연층 내에 형성되며, 상기 전자 소자의 상면과 연결되는 복수의 제 1 비아 파트와, 상기 기준 절연층 내에 형성되며, 상기 전자 소자의 하면과 연결되는 복수의 제 2 비아 파트를 포함한다.
또한, 상기 복수의 제 1 비아 파트는, 상기 상부 절연층 내에 형성된 복수의 제 1 비아와 각각 연결되고, 상기 복수의 제 2 비아 파트는, 상기 하부 절연층 내에 형성된 하나의 제 2 비아와 공통 연결된다.
또한, 상기 기준 절연층과 하부 절연층 사이에 형성되며, 상면이 상기 복수의 제 3 비아의 하면과 접촉하고, 하면이 상기 하나의 제 2 비아의 상면과 접촉하는 회로 패턴을 더 포함한다.
또한, 상기 기준 절연층과 상부 절연층 사이에 형성되며, 상면이 상기 복수의 제 1 비아 중 어느 하나와 접촉하고, 하면이 상기 복수의 제 3 비아 중 어느 하나와 접촉하는 복수의 회로 패턴을 더 포함한다.
한편, 본 발명에 따른 인쇄회로기판의 제조 방법은 기준 절연층을 준비하는 단계; 상기 준비된 기준 절연층의 상부에 복수의 제 1 관통 홀이 형성된 상부 절연층을 형성하는 단계; 상기 준비된 기준 절연층의 하부에 상기 복수의 제 1 관통 홀이 각각 가지는 폭보다 큰 폭을 가지는 하나의 제 2 관통 홀이 형성된 하부 절연층을 준비하는 단계; 상기 복수의 제 1 관통 홀을 금속 물질로 매립하여 복수의 제 1 비아를 형성하는 단계; 및 상기 제 2 관통 홀을 금속 물질로 매립하여 제 2 비아를 형성하는 단계를 포함한다.
또한, 상기 준비하는 단계는, 상면 및 하면을 관통하면서, 서로 일정 간격 이격되어 있는 복수의 제 3 관통 홀이 형성된 기준 절연층을 준비하는 단계와, 상기 복수의 제3 관통 홀을 매립하는 복수의 제 3 비아를 형성하는 단계를 포함한다.
또한, 상기 하부 절연층 내에서 상기 제 2 관통 홀이 형성된 영역은, 상기 상부 절연층 내에서 상기 복수의 제 1 관통 홀의 형성 영역과 중첩된다.
또한, 상기 제 2 비아는, 상기 복수의 제 1 비아와 공통 연결된다.
또한, 상기 복수의 제 3 비아의 하부는, 상기 제 2 비아와 공통 연결되고, 상기 복수의 제 3 비아의 상부는, 상기 복수의 제 1 비아와 각각 연결된다.
또한, 상기 상부 절연층 위에 전자 소자를 부착하고, 상기 전자 소자에 형성된 칩 연결 단자와, 상기 상부 절연층에 형성된 복수의 제 1 비아를 각각 전기적으로 연결하는 복수의 연결부를 형성하는 단계를 더 포함한다.
또한, 상기 하부 절연층은, 상기 기준 절연층 아래에 형성된 제 1 하부 절연층과, 상기 제 1 하부 절연층 아래에 형성된 제 2 하부 절연층을 포함하며, 상기 제 1 하부 절연층에는, 상기 제 2 비아의 상부 구조를 구성하는 제 1 비아 파트가 형성되고, 상기 제 2 하부 절연층에는, 상기 제 2 비아의 하부 구조를 구성하는 제 2 비아 파트가 형성되며, 상기 제 1 비아 파트 및 제 2 비아 파트를 포함하는 제 2 비아는, 상부에서 하부로 갈수록 폭이 점차 증가하는 피라미드 형상 및 상부와 하부의 폭이 동일한 로드 형상 중 적어도 어느 하나의 형상을 가진다.
또한, 상기 기준 절연층 내에 전자 소자를 매립하는 단계가 더 포함하며, 상기 복수의 제 3 비아는, 상기 기준 절연층 내에 형성되며, 상기 전자 소자의 상면과 연결되는 복수의 제 1 비아 파트와, 상기 기준 절연층 내에 형성되며, 상기 전자 소자의 하면과 연결되는 복수의 제 2 비아 파트를 포함한다.
또한, 상기 복수의 제 1 비아 파트는, 상기 상부 절연층 내에 형성된 복수의 제 1 비아와 각각 연결되고, 상기 복수의 제 2 비아 파트는, 상기 하부 절연층 내에 형성된 하나의 제 2 비아와 공통 연결된다.
또한, 상기 기준 절연층과 하부 절연층 사이에 형성되며, 상면이 상기 복수의 제 3 비아의 하면과 접촉하고, 하면이 상기 하나의 제 2 비아의 상면과 접촉하는 회로 패턴을 형성하는 단계를 더 포함한다.
또한, 상기 기준 절연층과 상부 절연층 사이에 형성되며, 상면이 상기 복수의 제 1 비아 중 어느 하나와 접촉하고, 하면이 상기 복수의 제 3 비아 중 어느 하나와 접촉하는 복수의 회로 패턴을 형성하는 단계를 더 포함한다.
본 발명에 따른 실시 예에 의하면, 서로 다른 형상을 가지는 복수의 비아 구조를 적용하여 인쇄회로기판을 제조함으로써, 패턴의 미세 피치를 구현할 수 있을뿐 아니라, 전자 소자에서 발생하는 열을 효율적으로 방출할 수 있다.
또한, 본 발명에 따른 실시 예에 의하면, 기존 장비를 이용하여 본 실시 예에 따른 비아 구조를 구현함으로써, 별도의 투자 비용 없이 제작이 가능할 뿐 아니라, 비아 구조의 구현에 있어 디자인 자유도를 향상시킬 수 있다.
도 1은 종래 기술에 따른 인쇄회로기판을 보여주는 단면도이다.
도 2는 본 발명의 제 1 실시 예에 따른 인쇄회로기판의 구조를 나타낸 단면도이다.
도 3 내지 11은 도 2에 도시된 본 발명의 제 1 실시 예에 따른 인쇄회로기판의 제조 방법을 공정 순으로 설명하기 위한 단면도이다.
도 12는 본 발명의 제 1 실시 예에 따른 비아 구조를 설명하기 위한 도면이다.
도 13은 본 발명의 제 2 실시 예에 따른 인쇄회로기판의 구조를 나타낸 도면이다.
도 14 내지 17은 도 13에 도시된 본 발명의 제 2 실시 예에 따른 인쇄회로기판의 제조 방법을 공정 순으로 설명하기 위한 흐름도이다.
도 18은 본 발명의 제 2 실시 예에 따른 비아 구조를 설명하기 위한 도면이다.
도 19는 본 발명의 제 3 실시 예에 따른 인쇄회로기판의 구조를 보여주는 도면이다.
도 20 내지 22는 도 19에 도시된 본 발명의 제 3 실시 예에 따른 인쇄회로기의 제조 방법을 설명하는 단면도이다.
도 23은 본 발명의 제 4 실시 예에 따른 인쇄회로기판의 구조를 나타낸 단면도이다.
아래에서는 첨부한 도면을 참고로 하여 본 발명의 실시 예에 대하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다. 그러나 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시 예에 한정되지 않는다.
명세서 전체에서, 어떤 부분이 어떤 구성요소를 "포함"한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있는 것을 의미한다.
그리고 도면에서 본 발명을 명확하게 설명하기 위해서 설명과 관계없는 부분은 생략하고, 여러 층 및 영역을 명확하게 표현하기 위하여 두께를 확대하여 나타내었으며, 명세서 전체를 통하여 유사한 부분에 대해서는 유사한 도면 부호를 붙였다.
층, 막, 영역, 판 등의 부분이 다른 부분 "위에" 있다고 할 때, 이는 다른 부분 "바로 위에" 있는 경우뿐만 아니라 그 중간에 또 다른 부분이 있는 경우도 포함한다. 반대로 어떤 부분이 다른 부분 "바로 위에" 있다고 할 때에는 중간에 다른 부분이 없는 것을 뜻한다.
도 2는 본 발명의 제 1 실시 예에 따른 인쇄회로기판의 구조를 나타낸 단면도이다.
도 2를 참조하면, 인쇄회로기판은, 절연층(110, 120, 130, 140, 150), 비아(115, 116, 117, 124, 125, 126, 144, 145, 146, 132, 152), 회로 패턴(111, 112, 113, 114, 127, 128, 129, 147, 148, 149, 133, 153), 보호층(160), 전자소자(180), 연결부(185), 및 몰딩층(190)을 포함한다.
제 1 절연층(110), 제 2 절연층(120), 제 3 절연층(130), 제 4 절연층(140), 및 제 5 절연층(150)은 절연 플레이트를 형성할 수 있으며, 열경화성 또는 열가소성 고분자 기판, 세라믹 기판, 유-무기 복합 소재 기판, 또는 유리 섬유 함침 기판일 수 있으며, 고분자 수지를 포함하는 경우, FR-4, BT(Bismaleimide Triazine), ABF(Ajinomoto Build up Film) 등의 에폭시계 절연 수지를 포함할 수 있으며, 이와 달리 폴리이미드계 수지를 포함할 수도 있으나, 특별히 이에 한정되는 것은 아니다.
제 1 절연층(110), 제 2 절연층(120), 제 3 절연층(130), 제 4 절연층(140), 및 제 5 절연층(150)은 서로 동일한 물질로 형성될 수 있으며, 바람직하게는 수지만으로 형성되는 절연시트이다.
또한, 상기 제 1 절연층(110)은 코어 기판일 수 있으며, 상기 제 1 절연층(110)을 제외한 나머지 제 2 절연층(120), 제 3 절연층(130), 제 4 절연층(140) 및 제 5 절연층(150)은 수지만으로 형성되는 절연시트일 수 있다.
제 1 절연층(110)은 기준 절연층이다. 상기 기준 절연층은, 상기와 같은 제 1 절연층(110), 제 2 절연층(120), 제 3 절연층(130), 제 4 절연층(140), 및 제 5 절연층(150)의 적층 구조에서 중심에 위치하는 절연층을 의미할 수 있으며, 제조 공정에서 가장 먼저 형성되는 절연층을 의미할 수 있다.
상기 각각의 절연층(110, 120, 130, 140, 150)의 표면에는 회로 패턴(111, 112, 113, 114, 127, 128, 129, 147, 148, 149, 133, 153)이 형성된다.
상기 회로 패턴(111, 112, 113, 114, 127, 128, 129, 147, 148, 149, 133, 153)은 상기 비아(115, 116, 117, 124, 125, 126, 144, 145, 146, 132, 152)와 연결될 수 있다.
상기 회로 패턴(111, 112, 113, 114, 127, 128, 129, 147, 148, 149, 133, 153)은 통상적인 인쇄회로기판의 제조 공정인 어디티브 공법(Additive process), 서브트렉티브 공법(Subtractive Process), MSAP(Modified Semi Additive Process) 및 SAP(Semi Additive Process) 공법 등으로 가능하며 여기에서는 상세한 설명은 생략한다.
이때, 상기 회로 패턴(111, 112, 113, 114, 127, 128, 129, 147, 148, 149, 133, 153)의 형성 위치에 따라 서로 다른 폭을 가질 수 있다.
바람직하게, 상기 제 1 절연층(110)을 중심으로 위쪽에 형성되는 회로 패턴(111, 112, 113, 127, 128, 129, 147, 148, 149)은 제 1 폭을 가질 수 있고, 상기 제 1 절연층(110)을 중심으로 아래쪽에 형성되는 회로 패턴(114, 133, 153)은 상기 제 1 폭보다 넓은 제 2 폭을 가질 수 있다.
이는, 상기 위쪽에 형성된 회로 패턴(111, 112, 113, 127, 128, 129, 147, 148, 149)과 상기 아래쪽에 형성된 회로 패턴(114, 133, 153)의 기능이 서로 다르기 때문일 수 있으며, 이와 다르게 각각의 회로 패턴이 달성해야 하는 효율이 서로 다르기 때문일 수 있다.
즉, 상기 위쪽에 형성된 회로 패턴(111, 112, 113, 127, 128, 129, 147, 148, 149)은 전기적 신호 전송 속도의 효율을 높이면서 미세 피치 구현을 위하여 제 1 폭을 가지며 형성된다.
그리고, 상기 아래쪽에 형성된 회로 패턴(114, 133, 153)은 방열 효율을 높이기 위하여 상기 제 1 폭보다 큰 제 2 폭을 가지며 형성된다.
비아(115, 116, 117, 124, 125, 126, 144, 145, 146, 132, 152)는 상기 각각의 절연층(110, 120, 130, 140, 150)을 관통하며 형성된다.
상기 절연층(110, 120, 130, 140, 150)을 관통하며 형성되는 비아(115, 116, 117, 124, 125, 126, 144, 145, 146, 132, 152)는 해당 절연층의 표면에 형성되는 회로 패턴과 연결된다.
상기 비아(115, 116, 117, 124, 125, 126, 144, 145, 146, 132, 152)는 Cu, Ag, Sn, Au, Ni 및 Pd 중 선택되는 어느 하나의 물질에 의하여, 무전해 도금, 전해 도금, 스크린 인쇄(Screen Printing), 스퍼터링(Sputtering), 증발법(Ecaporation), 잉크젯팅 및 디스펜싱 중 어느 하나 또는 이들의 조합된 방식을 이용하여 형성할 수 있다.
이때, 상기 비아(115, 116, 117, 124, 125, 126, 144, 145, 146, 132, 152)는 상기 회로 패턴(111, 112, 113, 114, 127, 128, 129, 147, 148, 149, 133, 153)과 마찬가지로, 형성 위치에 따라 서로 다른 폭을 가지며 형성된다.
즉, 상기 제 1 절연층(110)을 중심으로 위쪽에 형성되는 비아(124, 125, 126, 144, 145, 146)와, 상기 제 1 절연층(110) 내에 형성되는 비아(115, 116, 117)는 제 3 폭을 가지며 형성되고, 상기 제 1 절연층(110)을 중심으로 아래쪽에 형성되는 비아(132, 152)는 상기 제 3폭보다 넓은 제 4 폭을 가지며 형성된다.
상기 제 1 절연층(110) 내에는 제 1 비아(115), 제 2 비아(116) 및 제 3 비아(117)가 형성된다.
그리고, 제 2 절연층(120) 내에는 제 4 비아(124), 제 5 비아(125) 및 제 6 비아(126)가 형성된다.
그리고, 제 4 절연층(140) 내에는 제 7 비아(144), 제 8 비아(145) 및 제 9 비아(146)가 형성된다.
그리고, 상기 제 1 비아(115)는 상기 제 4 비아(124) 및 제 7 비아(144)와 동일 수직 선상에 높이게 되며, 이에 따라 회로 패턴(111, 127, 147)을 통해 서로 연결된다.
그리고, 상기 제 2 비아(116)는 상기 제 5 비아(125) 및 제 8 비아(145)와 동일 수직 선상에 높이게 되며, 이에 따라 회로 패턴(112, 128, 148)을 통해 서로 연결된다.
그리고, 상기 제 3 비아(117)는 상기 제 6 비아(126) 및 제 9 비아(146)와 동일 수직 선상에 높이게 되며, 이에 따라 회로 패턴(113, 129, 149)을 통해 서로 연결된다.
한편, 상기 제 1 절연층(110) 및 상기 제 1 절연층(110)을 중심으로 위쪽에 형성된 비아(115, 116, 117, 124, 125, 126, 144, 145, 146)은 상기 설명한 바와 같이 모두 동일한 제 3 폭을 가지며 형성될 수 있다.
한편, 동일한 절연층 내에 형성되는 비아들은 서로 일정 간격 이격되어 형성된다.
예를 들어, 상기 제 1 절연층(110) 내에 형성된 제 1 비아(115)와, 제 2 비아(116)와 제 3 비아(117)는 각각 서로 일정 간격 이격되어 형성된다.
한편, 상기 제 1 절연층(110)을 중심으로 아래쪽에 위치한 비아(132, 152)는 상기 제 3 폭보다 넓은 제 4 폭을 가진다.
이때, 상기 제 5 절연층(152) 내에 형성된 비아(152)는 상기 제 3 절연층(130) 내에 형성된 비아의 폭보다 더 넓게 형성되어 있으며, 이에 따라 상기 비아(152, 132)들은 피라미드 형상을 가지며 형성될 수 있다.
이때, 상기 제 3 절연층(130) 내에 형성된 비아(132)는 복수의 상위층에 형성된 복수의 비아들과 공통 연결된다.
다시 말해서, 상기 제 3 절연층(130) 내에 형성된 비아(132)는 제 1 절연층(110) 내에 형성된 비아(115, 116, 117)들과 공통 연결된다. 이에 따라, 상기 제 3 절연층(130) 내에 형성된 비아(132)가 가지는 폭은 적어도 제 1 절연층(110) 내에 형성된 비아(115, 116, 117)들이 가지는 폭의 합보다 크다.
한편, 상기 제 3 절연층(130) 내에 형성된 비아(132)의 상면은 제 1 절연층(110)의 하면에 형성된 회로 패턴(114)의 하면과 연결된다. 그리고, 상기 회로 패턴(114)의 상면은 상기 제 1 비아(115)의 하면, 제 2 비아(116)의 하면 및 제 3 비아(117)의 하면과 공통 연결된다.
따라서, 상기 제 3 절연층(130) 내에 형성된 비아(132)는 상기 회로 패턴(114)을 통해 상기 제 1 절연층(110) 내에 형성된 비아(115, 116, 117)들과 공통 연결된다.
즉, 상기 제 1 절연층(110) 및 상기 제 1 절연층(110)을 중심으로 상부에 형성되는 비아(115, 116, 117, 124, 125, 126, 144, 145, 146)는 상기와 같이 전기적 신호 전송 속도의 효율을 높이기 위하여, 제한된 폭을 가지며 형성되고, 상기 제 1 절연층(110)을 중심으로 아래쪽에 형성된 비아(132, 152)는 방열 효율을 높이기 위하여 상기 상부에 형성되는 비아보다는 넓은 폭을 가지면서 상위층에 형성된 복수의 비아와 연결된다.
상기와 같이 본 발명에 따른 실시 예에 의하면, 서로 다른 형상을 가지는 복수의 비아 구조를 적용하여 인쇄회로기판을 제조함으로써, 패턴의 미세 피치를 구현할 수 있을뿐 아니라, 전자 소자에서 발생하는 열을 효율적으로 방출할 수 있다.
또한, 본 발명에 따른 실시 예에 의하면, 기존 장비를 이용하여 본 실시 예에 따른 비아 구조를 구현함으로써, 별도의 투자 비용 없이 제작이 가능할 뿐 아니라, 비아 구조의 구현에 있어 디자인 자유도를 향상시킬 수 있다.
상기 제 4 절연층(140) 및 제 5 절연층(150)의 표면에는 보호층(160, 170)이 각각 형성된다.
상기 보호층(160, 170)은 상기 제 4 절연층(140) 및 제 5 절연층(150)의 표면이나, 상기 제 4 절연층(140) 및 제 5 절연층(150)의 표면에 형성된 회로 패턴의 표면을 보호하기 위한 것으로, 솔더 레지스트, 산화물 및 Au 중 적어도 어느 하나를 이용하여 하나 이상의 층으로 형성될 수 있다.
제 4 절연층(140) 위에는 칩 연결 단자를 구비하는 전자 소자(180)가 부착된다.
상기 전자 소자(180)는 상기 칩 연결 단자가 하부 면에 형성된 능동 소자와, 상기 칩 연결 단자가 상기 전자 소자의 측면을 둘러싸는 구조로 형성되는 수동 소자를 포함할 수 있다.
상기 보호층(160) 내에는 상기 전자 소자(180)의 칩 연결 단자와, 상기 제 4 절연층(140)의 표면 위에 형성된 회로 패턴을 전기적으로 연결하는 연결부(185)가 형성된다.
또한, 상기 보호층(160) 위에는 상기 전자 소자(180)의 하면 및 상기 연결부(185)를 보호하기 위한 몰딩층(190)이 형성된다.
본 발명의 제 1 실시 예에서는, 중심 절연층을 중심으로 상부에 형성되는 비아들과, 하부에 형성되는 비아들의 폭을 서로 다르게 적용하였다. 즉, 상기 상부에 형성되는 비아들은 신호 전송 속도의 효율을 높이기 위하여 미세 피치를 구현하였으며, 상기 하부에 형성되는 비아들은 방열 효율을 높이기 위하여 대면적을 가지도록 하였다.
이에 따라, 본 발명의 실시 예에 따른 인쇄회로기판은 미세 피치를 구현하여 신호 전송 속도의 효율을 높일 수 있을 뿐 아니라, 대면적 비아를 적용하여 방열 효율도 함께 향상시킬 수 있다.
도 3 내지 11은 도 2에 도시된 본 발명의 제 1 실시 예에 따른 인쇄회로기판의 제조 방법을 공정 순으로 설명하기 위한 단면도이다.
먼저, 도 3을 참조하면, 인쇄회로기판 제조에 기초가 되는 제 1 절연층(110)을 준비한다.
상기 제 1 절연층(110)은 열경화성 또는 열가소성 고분자 기판, 세라믹 기판, 유-무기 복합 소재 기판, 또는 유리 섬유 함침 기판일 수 있으며, 고분자 수지를 포함하는 경우, 에폭시계 절연 수지를 포함할 수 있으며, 이와 달리 폴리이미드계 수지를 포함할 수도 있다.
상기 제 1 절연층(110)의 적어도 일면에는 금속층(도시하지 않음)이 형성될 수 있다. 상기 금속층은 상기 제 1 절연층(110)의 적어도 일면에 형성되는 회로 패턴(111, 112, 113, 114)을 형성하기 위해 사용된다.
상기 금속층은 상기 제 1 절연층(110)에 비전해 도금을 하여 형성할 수 있으며, 이와 달리 CCL(Copper Clad Laminate)을 사용할 수도 있다.
이때, 상기 금속층을 비전해 도금하여 형성하는 경우, 상기 베이스 기판(110)의 표면에 조도를 부여하여 도금이 원활히 수행되도록 할 수 있다.
또한, 상기 금속층 형성 시에 상기 제 1 절연층(110)과 금속층 사이에 발포 수지(도시하지 않음)를 개재하여, 상기 제 1 절연층(110) 위에 상기 금속층을 형성할 수도 있다. 이는 이후 공정에서 상기 발포수지를 이용하여 상기 제 1 절연층(110)을 보다 용이하게 제거하기 위함이다.
다음으로, 상기 제 1 절연층(110)의 상면 및 하면을 관통하는 관통 홀(도시하지 않음)을 형성하고, 상기 형성된 관통 홀 내부를 금속 물질로 매립하여 제 1 비아(115), 제 2 비아(116) 및 제 3 비아(117)를 형성한다.
이때, 상기 제 1 비아(115), 제 2 비아(116) 및 제 3 비아(117)는 상기 제 1 절연층(110) 내에서 서로 일정 간격 이격되어 형성된다.
상기 제 1 비아(115), 제 2 비아(116) 및 제 3 비아(117)가 형성되면, 상기 제 1 절연층(110)의 상면에 상기 제 1 비아(115)와 연결되는 회로 패턴(111), 상기 제 2 비아(116)와 연결되는 회로 패턴(112), 제 3 비아(117)와 연결되는 회로 패턴(113)을 각각 형성한다.
또한, 상기 제 1 절연층(110)의 하면에 상기 제 1 비아(115), 제 2 비아(116) 및 제 3 비아(117)와 공통 연결되는 회로 패턴(114)을 형성한다.
즉, 상기 제 1 절연층(110)의 상면에 형성되는 회로 패턴(111, 112, 113)은 서로 다른 비아와 각각 연결되며, 상기 제 1 절연층(110)의 하면에 형성되는 회로 패턴(114)은 복수의 비아와 공통 연결된다.
이에 따라, 상기 제 1 절연층(110)의 상면에 형성되는 회로 패턴(111, 112, 113)은 제 1 폭을 가지며 형성되고, 상기 하면에 형성되는 회로 패턴(114)은 상기 제 1 폭보다 넓은 제 2 폭을 가지며 형성된다.
한편, 상기와 같은 회로 패턴(111, 112, 113, 114)은 통상적인 인쇄회로기판의 제조 공정인 어디티브 공법(Additive process), 서브트렉티브 공법(Subtractive Process), MSAP(Modified Semi Additive Process) 및 SAP(Semi Additive Process) 공법 등으로 가능하며 여기에서는 상세한 설명은 생략한다.
다음으로, 도 4를 참조하면, 상기 제 1 절연층(110)의 상부에 제 2 절연층(120)을 형성하고, 상기 제 1 절연층(110)의 하부에 제 3 절연층(130)을 형성한다.
이때, 상기 제 2 절연층(120) 및 제 3 절연층(130)의 표면에는 금속층(A, B)이 형성될 수 있다.
다음으로, 도 5를 참조하면, 상기 제 2 절연층(120)에 상기 회로 패턴(111, 112, 113)의 표면을 노출하는 관통 홀(121, 122, 123)을 각각 형성한다.
즉, 상기 관통 홀은 제 1 회로 패턴(111)의 표면을 노출하는 제 1 관통 홀(121)과, 제 2 회로 패턴(112)의 표면을 노출하는 제 2 관통 홀(122)과, 제 3 회로 패턴(113)의 표면을 노출하는 제 3 관통 홀(123)을 포함한다.
이때, 상기 제 1 관통 홀(121), 제 2 관통 홀(122) 및 제 3 관통 홀(123)은 서로 일정 간격 이격된 상태에서 상기 제 2 절연층(120)을 관통하여 형성된다.
또한, 상기 제 3 절연층(130)에 상기 회로 패턴(114)의 표면을 노출하는 제 4 관통 홀(131)을 형성한다.
이때, 상기 제 4 관통 홀(131)은 상기 제 1 관통 홀(121), 제 2 관통 홀(122) 및 제 3 관통 홀(123)이 가지는 폭보다 넓게 형성되는 것이 바람직하다.
다음으로, 도 6을 참조하면, 상기 형성된 제 1 관통 홀(121)을 금속 물질로 매립하여 제 4 비아(124)를 형성하고, 상기 제 2 관통 홀(122)을 금속 물질로 매립하여 제 5 비아(125)를 형성하고, 상기 제 3 관통 홀(123)을 금속 물질로 매립하여 제 6 비아(126)를 형성한다.
또한, 상기 형성된 제 4 관통 홀(121)을 금속 물질로 매립하여 제 10 비아(132)를 형성한다.
이때, 상기 제 4 비아(124)는 제 1 비아(115)와 연결되고, 제 5 비아(125)는 제 2 비아(116)와 연결되며, 제 6 비아(126)는 제 3 비아(117)와 연결된다.
그리고, 상기 제 10 비아(132)는 상위층에 형성된 복수의 비아와 연결된다. 다시 말해서, 상기 제 10 비아(132)는 상위층에 형성된 제 1 비아(115), 제 2 비아(116) 및 제 3 비아(117)와 공통 연결된다.
이에 따라, 상기 제 1 비아(115), 제 2 비아(116) 및 제 3 비아(117)를 통해 각각 전달되는 신호(또는 열)는 하나의 상기 제 10 비아(132)로 모두 전달된다.
상기와 같은 비아는 Cu, Ag, Sn, Au, Ni 및 Pd 중 선택되는 어느 하나의 물질일 수 있으며, 무전해 도금, 전해 도금, 스크린 인쇄(Screen Printing), 스퍼터링(Sputtering), 증발법(Ecaporation), 잉크젯팅 및 디스펜싱 중 어느 하나 또는 이들의 조합된 방식을 이용하여 형성할 수 있다.
다음으로, 도 7을 참조하면, 상기 제 2 절연층(120) 위에 상기 제 4 비아(124), 제 5 비아(125) 및 제 6 비아(126)와 각각 연결되는 회로 패턴(127, 128, 129)을 형성한다.
상기 회로 패턴(127, 128, 129)들은 상기 제 2 절연층(120)의 상면에 서로 일정 간격 이격되어 형성된다.
그리고, 제 3 절연층(130) 아래에 상기 제 10 비아(132)와 연결되는 회로 패턴(133)을 형성한다. 상기 회로 패턴(133)은 상기 제 10 비아(132)와 접촉하기 때문에, 상기 제 10 비아(132)가 가지는 폭에 대응하는 폭을 가지며 형성된다.
이와 마찬가지로, 상기 회로 패턴(127, 128, 129)은 상기 제 4 비아(124), 제 5 비아(125) 및 제 6 비아(126)와 각각 접촉하기 때문에, 상기 제 4 비아(124), 제 5 비아(125) 및 제 6 비아(126)가 가지는 폭에 대응하는 폭을 가지며 형성된다.
이때, 상기 제 1 내지 6 비아의 폭은 50~70㎛을 가질 수 있다. 이에 따라, 상기 제 10 비아(132)는 적어도 150~210㎛의 폭을 가질 수 있다. 이때, 상기 제 10 비아(132)의 폭은 공통 연결되는 비아의 수에 의해 결정될 수 있다. 예를 들어, 상기 제 10 비아(132)가 상위층에 형성된 2개의 비아와 연결된다면, 적어도 100~140㎛의 폭을 가지며 형성될 수 있다. 이때, 상기 상위층에 형성되는 2개의 비아는 일정 간격 이격되어 형성되기 때문에, 실질적으로 상기 제 10 비아의 폭은 더 증가하게 된다.
다음으로, 도 8을 참조하면 상기 제 2 절연층(120) 위에 제 4 절연층(140)을 형성하고, 상기 제 3 절연층(130) 아래에 제 5 절연층(150)을 형성한다.
다음으로, 도 9를 참조하면, 상기 제 4 절연층(140)에 상기 회로 패턴(127, 128, 129)의 표면을 노출하는 관통 홀(141, 142, 143)을 각각 형성한다.
즉, 상기 관통 홀은 회로 패턴(127)의 표면을 노출하는 제 5 관통 홀(141)과, 회로 패턴(128)의 표면을 노출하는 제 6 관통 홀(142)과, 회로 패턴(129)의 표면을 노출하는 제 7 관통 홀(143)을 포함한다.
이때, 상기 제 5 관통 홀(141), 제 6 관통 홀(142) 및 제 7 관통 홀(143)은 서로 일정 간격 이격된 상태에서 상기 제 4 절연층(140)을 관통하여 형성된다.
또한, 상기 제 5 절연층(150)에 상기 회로 패턴(133)의 표면을 노출하는 제 8 관통 홀(151)을 형성한다.
이때, 상기 제 8 관통 홀(151)은 상기 제 5 관통 홀(141), 제 6 관통 홀(142) 및 제 7 관통 홀(143)이 가지는 폭보다 넓게 형성되는 것이 바람직하다.
다음으로, 도 10을 참조하면, 상기 형성된 제 5 관통 홀(141)을 금속 물질로 매립하여 제 7 비아(144)를 형성하고, 상기 제 6 관통 홀(142)을 금속 물질로 매립하여 제 8 비아(145)를 형성하고, 상기 제 7 관통 홀(143)을 금속 물질로 매립하여 제 9 비아(146)를 형성한다.
또한, 상기 형성된 제 8 관통 홀(151)을 금속 물질로 매립하여 제 11 비아(152)를 형성한다.
이때, 상기 제 7 비아(144)는 제 4 비아(124)와 연결되고, 제 8 비아(145)는 제 5 비아(125)와 연결되며, 제 9 비아(146)는 제 6 비아(126)와 연결된다.
그리고, 상기 제 11 비아(152)는 상위층에 형성되어, 복수의 비아들과 연결되어 있는 제 10 비아(132)와 연결된다.
상기 제 11 비아(152)의 폭은 상기 제 10 비아(132)의 폭보다 더 넓게 형성될 수 있다. 따라서, 상기 제 10 비아(132)와 제 11 비아(152)는 피라미드 형상을 가지며 형성될 수 있다.
상기와 같은 비아는 Cu, Ag, Sn, Au, Ni 및 Pd 중 선택되는 어느 하나의 물질일 수 있으며, 무전해 도금, 전해 도금, 스크린 인쇄(Screen Printing), 스퍼터링(Sputtering), 증발법(Ecaporation), 잉크젯팅 및 디스펜싱 중 어느 하나 또는 이들의 조합된 방식을 이용하여 형성할 수 있다.
다음으로, 상기 제 4 절연층(150) 위에 상기 제 7 비아(144), 제 8 비아(145) 및 제 9 비아(146)와 각각 연결되는 회로 패턴(147, 148, 149)을 형성한다.
상기 회로 패턴(147, 148, 149)들은 상기 제 4 절연층(140)의 상면에 서로 일정 간격 이격되어 형성된다.
그리고, 제 5 절연층(150) 아래에 상기 제 11 비아(152)와 연결되는 회로 패턴(153)을 형성한다. 상기 회로 패턴(153)은 상기 제 11 비아(152)와 접촉하기 때문에, 상기 제 11 비아(152)가 가지는 폭에 대응하는 폭을 가지며 형성된다.
이와 마찬가지로, 상기 회로 패턴(147, 148, 149)은 상기 제 7 비아(144), 제 8 비아(145) 및 제 9 비아(146)와 각각 접촉하기 때문에, 상기 제 7 비아(144), 제 8 비아(145) 및 제 9 비아(146)가 가지는 폭에 대응하는 폭을 가지며 형성된다.
다음으로, 도 11을 참조하면, 상기 제 4 절연층(140) 위에 제 1 보호층(160)을 형성하고, 상기 제 5 절연층(150) 아래에 제 2 보호층(170)을 형성한다.
상기 제 1 및 2 보호층(160, 170)은 상기 제 4 절연층(140) 및 제 5 절연층(150)의 표면이나, 상기 제 4 절연층(140) 및 제 5 절연층(150)의 표면에 형성된 회로 패턴의 표면을 보호하기 위한 것으로, 솔더 레지스트, 산화물 및 Au 중 적어도 어느 하나를 이용하여 하나 이상의 층으로 형성될 수 있다.
상기 제 1 및 2 보호층(160, 170)은 외부로 노출되어야 하는 회로 패턴의 표면을 개방하는 개구부를 가진다.
상기 제 1 보호층(160) 위에는 제 1 전자 소자(180)가 부착된다.
이때, 상기 제 1 보호층(160) 내에는 복수의 연결부(185)가 형성된다. 상기 복수의 연결부(185)는 상기 제 4 절연층(140)의 표면에 형성된 회로 패턴과 연결되어 있으며, 이에 따라 상기 회로 패턴과 상기 제 1 전자 소자(180)에 형성된 칩 연결단자를 서로 전기적으로 연결한다.
그리고, 상기 제 1 전자 소자(180) 주위에는 몰딩층(185)이 형성된다.
상기와 같이 본 발명에 따른 실시 예에 의하면, 서로 다른 형상을 가지는 복수의 비아 구조를 적용하여 인쇄회로기판을 제조함으로써, 패턴의 미세 피치를 구현할 수 있을뿐 아니라, 전자 소자에서 발생하는 열을 효율적으로 방출할 수 있다.
또한, 본 발명에 따른 실시 예에 의하면, 기존 장비를 이용하여 본 실시 예에 따른 비아 구조를 구현함으로써, 별도의 투자 비용 없이 제작이 가능할 뿐 아니라, 비아 구조의 구현에 있어 디자인 자유도를 향상시킬 수 있다.
도 12는 본 발명의 제 1 실시 예에 따른 비아 구조를 설명하기 위한 도면이다.
상기 비아 구조는, 기준 절연층을 중심으로 상부에 형성되는 소(小) 비아들과, 하부에 형성되는 대(大) 비아들로 구분된다.
즉, 상기 기준 절연층에는 제 1 내지 3 비아(115, 116, 117)가 형성되어 있다.
그리고, 상기 기준 절연층을 중심으로, 상부에는 상기 제 1 내지 3 비아(115, 116, 117)와 각각 연결되는 제 4 내지 6 비아(124, 125, 126)가 각각 형성된다.
또한, 상기 4 내지 6 비아(124, 125, 126) 위에는 상기 4 내지 6 비아(124, 125, 126)와 각각 연결되는 또 다른 제 7 내지 9 비아(144, 145, 146)가 각각 형성된다.
한편, 상기 기준 절연층을 중심으로 하부에는 상기 제 1 내지 3(115, 116, 117)와 공통 연결되는 하나의 제 10 비아(132)가 형성된다.
이때, 상기 제 10 비아(132)는 상기 복수의 제 1 내지 3 비아와 공통 연결되기 때문에, 적어도 상기 제 1 내지 3 비아가 각각 가지는 폭의 합보다는 큰 폭을 가지며 형성된다.
즉, 상기 하나의 비아(132)는 대(大) 비아이다.
그리고, 상기 제 10 비아(132) 아래에는 다른 하나의 제 11 비아(152)가 형성된다. 이때, 상기 다른 하나의 제 11 비아(152)는 상기 제 10 비아(132)보다 큰 폭을 가지며 형성된다.
이에 따라, 상기 제 10 비아(132)와 제 11 비아(152)는 피라미드 형상을 가지게 된다.
도 13은 본 발명의 제 2 실시 예에 따른 인쇄회로기판의 구조를 나타낸 도면이다.
이하에서는, 상기 본 발명의 제 1 실시 예에 따른 인쇄회로기판을 토대로 제 2 실시 예에 따른 인쇄회로기판의 구조에 대하여 설명하기로 한다.
이때, 상기 제 2 실시 예에 따른 인쇄회로기판의 구조 중 상기 제 1 실시 예에 따른 인쇄회로기판의 구조와 동일한 부분에 대해서는 이에 대한 상세한 설명은 생략하기로 한다.
도 13을 참조하면, 인쇄회로기판은, 절연층(210, 220, 230, 240, 250), 비아(215, 216, 217, 224, 225, 226, 244, 245, 246, 232, 252), 회로 패턴(211, 212, 213, 214, 227, 228, 229, 247, 248, 249, 233, 253), 보호층(260, 270), 전자소자(280) 및 연결부(285)를 포함한다.
제 1 절연층(210), 제 2 절연층(220), 제 3 절연층(230), 제 4 절연층(240), 및 제 5 절연층(250)은 절연 플레이트를 형성할 수 있으며, 열경화성 또는 열가소성 고분자 기판, 세라믹 기판, 유-무기 복합 소재 기판, 또는 유리 섬유 함침 기판일 수 있으며, 고분자 수지를 포함하는 경우, FR-4, BT(Bismaleimide Triazine), ABF(Ajinomoto Build up Film) 등의 에폭시계 절연 수지를 포함할 수 있으며, 이와 달리 폴리이미드계 수지를 포함할 수도 있으나, 특별히 이에 한정되는 것은 아니다.
상기 각각의 절연층(210, 220, 230, 240, 250)의 표면에는 회로 패턴(211, 212, 213, 214, 227, 228, 229, 247, 248, 249, 233, 253)이 형성된다.
상기 회로 패턴(211, 212, 213, 214, 227, 228, 229, 247, 248, 249, 233, 253)은 상기 비아(215, 216, 217, 224, 225, 226, 244, 245, 246, 232, 252)와 연결될 수 있다.
상기 회로 패턴(211, 212, 213, 214, 227, 228, 229, 247, 248, 249, 233, 253)의 형성 위치에 따라 서로 다른 폭을 가질 수 있다.
바람직하게, 상기 제 1 절연층(210)을 중심으로 위쪽에 형성되는 회로 패턴(211, 212, 213, 227, 228, 229, 247, 248, 249)은 제 1 폭을 가질 수 있고, 상기 제 1 절연층(210)을 중심으로 아래쪽에 형성되는 회로 패턴(214, 233, 253)은 상기 제 1 폭보다 넓은 제 2 폭을 가질 수 있다.
이는, 상기 위쪽에 형성된 회로 패턴(211, 212, 213, 227, 228, 229, 247, 248, 249)과 상기 아래쪽에 형성된 회로 패턴(214, 233, 253)의 기능이 서로 다르기 때문일 수 있으며, 이와 다르게 각각의 회로 패턴이 달성해야 하는 효율이 서로 다르기 때문일 수 있다.
즉, 상기 위쪽에 형성된 회로 패턴(211, 212, 213, 227, 228, 229, 247, 248, 249)은 전기적 신호 전송 속도의 효율을 높이면서 미세 피치 구현을 위하여 제 1 폭을 가지며 형성된다. 그리고, 상기 아래쪽에 형성된 회로 패턴(214, 233, 253)은 방열 효율을 높이기 위하여 상기 제 1 폭보다 큰 제 2 폭을 가지며 형성된다.
상기 비아(215, 216, 217, 224, 225, 226, 244, 245, 246, 232, 252)는 상기 각각의 절연층(210, 220, 230, 240, 250)을 관통하며 형성된다.
상기 절연층(210, 220, 230, 240, 250)을 관통하며 형성되는 상기 비아(215, 216, 217, 224, 225, 226, 244, 245, 246, 232, 252)는 해당 절연층의 표면에 형성되는 회로 패턴과 연결된다.
이때, 상기 비아(215, 216, 217, 224, 225, 226, 244, 245, 246, 232, 252) 상기 회로 패턴(211, 212, 213, 214, 227, 228, 229, 247, 248, 249, 233, 253)과 마찬가지로, 형성 위치에 따라 서로 다른 폭을 가지며 형성된다.
즉, 상기 제 1 절연층(210)을 중심으로 위쪽에 형성되는 비아(224, 225, 226, 244, 245, 246)와, 상기 제 1 절연층(210) 내에 형성되는 비아(215, 216, 217)는 제 3 폭을 가지며 형성되고, 상기 제 1 절연층(210)을 중심으로 아래쪽에 형성되는 비아(232, 252)는 상기 제 3폭보다 넓은 제 4 폭을 가지며 형성된다.
이때, 상기 제 5 절연층(252) 내에 형성된 비아(252)는 상기 제 3 절연층(232) 내에 형성된 비아의 폭과 동일하게 형성되어 있으며, 이에 따라 상기 비아(252, 232)들은 로드 타입의 기둥 형상을 가지며 형성될 수 있다.
이때, 상기 제 3 절연층(230) 내에 형성된 비아(232)는 복수의 상위층에 형성된 복수의 비아들과 공통 연결된다.
다시 말해서, 상기 제 3 절연층(230) 내에 형성된 비아(232)는 제 1 절연층(210) 내에 형성된 비아(215, 216, 217)들과 공통 연결된다. 이에 따라, 상기 제 3 절연층(230) 내에 형성된 비아(232)가 가지는 폭은 적어도 제 1 절연층(210) 내에 형성된 비아(215, 216, 217)들이 가지는 폭의 합보다 크다.
상기 제 1 절연층(210) 및 상기 제 1 절연층(210)을 중심으로 상부에 형성되는 비아(215, 216, 217, 224, 225, 226, 244, 245, 246)는 상기와 같이 전기적 신호 전송 속도의 효율을 높이기 위하여, 제한된 폭을 가지며 형성되고, 상기 제 1 절연층(210)을 중심으로 아래쪽에 형성된 비아(232, 252)는 방열 효율을 높이기 위하여 상기 상부에 형성되는 비아보다는 넓은 폭을 가지면서 상위층에 형성된 복수의 비아와 연결된다.
상기와 같이 본 발명에 따른 실시 예에 의하면, 서로 다른 형상을 가지는 복수의 비아 구조를 적용하여 인쇄회로기판을 제조함으로써, 패턴의 미세 피치를 구현할 수 있을뿐 아니라, 전자 소자에서 발생하는 열을 효율적으로 방출할 수 있다.
또한, 본 발명에 따른 실시 예에 의하면, 기존 장비를 이용하여 본 실시 예에 따른 비아 구조를 구현함으로써, 별도의 투자 비용 없이 제작이 가능할 뿐 아니라, 비아 구조의 구현에 있어 디자인 자유도를 향상시킬 수 있다.
상기 제 4 절연층(240) 및 제 5 절연층(250)의 표면에는 보호층(260, 270)이 각각 형성된다.
제 4 절연층(240) 위에는 칩 연결 단자를 구비하는 전자 소자(280)가 부착된다.
상기 보호층(260) 내에는 상기 전자 소자(280)의 칩 연결 단자와, 상기 제 4 절연층(240)의 표면 위에 형성된 회로 패턴을 전기적으로 연결하는 연결부(285)가 형성된다.
도 14 내지 17은 도 13에 도시된 본 발명의 제 2 실시 예에 따른 인쇄회로기판의 제조 방법을 공정 순으로 설명하기 위한 흐름도이다.
먼저, 도 14를 참조하면, 인쇄회로기판 제조에 기초가 되는 제 1 절연층(210)을 준비한다.
다음으로, 상기 제 1 절연층(210)의 상면 및 하면을 관통하는 관통 홀(도시하지 않음)을 형성하고, 상기 형성된 관통 홀 내부를 금속 물질로 매립하여 제 1 비아(215), 제 2 비아(216) 및 제 3 비아(217)를 형성한다.
이때, 상기 제 1 비아(215), 제 2 비아(216) 및 제 3 비아(217)는 상기 제 1 절연층(210) 내에서 서로 일정 간격 이격되어 형성된다.
상기 제 1 비아(215), 제 2 비아(216) 및 제 3 비아(217)가 형성되면, 상기 제 1 절연층(210)의 상면에 상기 제 1 비아(215)와 연결되는 회로 패턴(211), 상기 제 2 비아(216)와 연결되는 회로 패턴(212), 제 3 비아(217)와 연결되는 회로 패턴(213)을 각각 형성한다.
또한, 상기 제 1 절연층(210)의 하면에 상기 제 1 비아(215), 제 2 비아(216) 및 제 3 비아(217)와 공통 연결되는 회로 패턴(214)을 형성한다.
즉, 상기 제 1 절연층(210)의 상면에 형성되는 회로 패턴(211, 212, 213)은 서로 다른 비아와 각각 연결되며, 상기 제 1 절연층(210)의 하면에 형성되는 회로 패턴(214)은 복수의 비아와 공통 연결된다.
이에 따라, 상기 제 1 절연층(210)의 상면에 형성되는 회로 패턴(211, 212, 213)은 제 1 폭을 가지며 형성되고, 상기 하면에 형성되는 회로 패턴(214)은 상기 제 1 폭보다 넓은 제 2 폭을 가지며 형성된다.
이후, 상기 제 1 절연층(210)의 상부에 제 2 절연층(220)을 형성하고, 상기 제 1 절연층(210)의 하부에 제 3 절연층(230)을 형성한다.
다음으로, 상기 형성된 제 2 절연층(220) 및 제 3 절연층(230)에 각각 제 4 비아(224), 제 5 비아(225), 제 6 비아(226), 및 제 10 비아(232)를 형성한다.
이때, 상기 제 4 비아(224)는 제 1 비아(215)와 연결되고, 제 5 비아(225)는 제 2 비아(216)와 연결되며, 제 6 비아(226)는 제 3 비아(217)와 연결된다.
그리고, 상기 제 10 비아(232)는 상위층에 형성된 복수의 비아와 연결된다. 다시 말해서, 상기 제 10 비아(232)는 상위층에 형성된 제 1 비아(215), 제 2 비아(216) 및 제 3 비아(217)와 공통 연결된다.
이에 따라, 상기 제 1 비아(215), 제 2 비아(216) 및 제 3 비아(217)를 통해 각각 전달되는 신호(또는 열)는 하나의 상기 제 10 비아(232)로 모두 전달된다.
다음으로, 상기 제 2 절연층(220) 위에 상기 제 4 비아(224), 제 5 비아(225) 및 제 6 비아(226)와 각각 연결되는 회로 패턴(227, 228, 229)을 형성한다.
상기 회로 패턴(227, 228, 229)들은 상기 제 2 절연층(220)의 상면에 서로 일정 간격 이격되어 형성된다.
그리고, 제 3 절연층(230) 아래에 상기 제 10 비아(232)와 연결되는 회로 패턴(233)을 형성한다. 상기 회로 패턴(233)은 상기 제 10 비아(232)와 접촉하기 때문에, 상기 제 10 비아(232)가 가지는 폭에 대응하는 폭을 가지며 형성된다.
다음으로, 상기 제 2 절연층(220) 위에 제 4 절연층(240)을 형성하고, 상기 제 3 절연층(230) 아래에 제 5 절연층(250)을 형성한다.
다음으로, 도 15를 참조하면, 상기 제 4 절연층(240)에 상기 회로 패턴(227, 228, 229)의 표면을 노출하는 관통 홀(241, 242, 243)을 각각 형성한다.
즉, 상기 관통 홀은 회로 패턴(227)의 표면을 노출하는 제 5 관통 홀(241)과, 회로 패턴(228)의 표면을 노출하는 제 6 관통 홀(242)과, 회로 패턴(229)의 표면을 노출하는 제 7 관통 홀(243)을 포함한다.
이때, 상기 제 5 관통 홀(241), 제 6 관통 홀(242) 및 제 7 관통 홀(243)은 서로 일정 간격 이격된 상태에서 상기 제 4 절연층(240)을 관통하여 형성된다.
또한, 상기 제 5 절연층(250)에 상기 회로 패턴(233)의 표면을 노출하는 제 8 관통 홀(251)을 형성한다.
이때, 상기 제 8 관통 홀(251)은 상기 제 5 관통 홀(241), 제 6 관통 홀(242) 및 제 7 관통 홀(243)이 가지는 폭보다 넓게 형성되는 것이 바람직하다.
또한, 상기 제 8 관통 홀(251)은 바로 위에 형성된 제 2 절연층(230) 형성된 관통 홀과 동일한 폭을 가지며 형성된다.
다음으로, 도 16을 참조하면, 상기 형성된 제 5 관통 홀(241)을 금속 물질로 매립하여 제 7 비아(244)를 형성하고, 상기 제 6 관통 홀(242)을 금속 물질로 매립하여 제 8 비아(245)를 형성하고, 상기 제 7 관통 홀(243)을 금속 물질로 매립하여 제 9 비아(246)를 형성한다.
또한, 상기 형성된 제 8 관통 홀(251)을 금속 물질로 매립하여 제 11 비아(252)를 형성한다.
이때, 상기 제 7 비아(244)는 제 4 비아(224)와 연결되고, 제 8 비아(245)는 제 5 비아(225)와 연결되며, 제 9 비아(246)는 제 6 비아(226)와 연결된다.
그리고, 상기 제 11 비아(252)는 상위층에 형성되어, 복수의 비아들과 연결되어 있는 제 10 비아(232)와 연결된다.
상기 제 11 비아(252)의 폭은 상기 제 10 비아(232)의 폭과 동일하다.따라서, 상기 제 10 비아(232)와 제 11 비아(252)는 로드 형상을 가지며 형성될 수 있다.
다음으로, 상기 제 4 절연층(250) 위에 상기 제 7 비아(244), 제 8 비아(245) 및 제 9 비아(246)와 각각 연결되는 회로 패턴(247, 248, 249)을 형성한다.
상기 회로 패턴(247, 248, 249)들은 상기 제 4 절연층(240)의 상면에 서로 일정 간격 이격되어 형성된다.
그리고, 제 5 절연층(250) 아래에 상기 제 11 비아(252)와 연결되는 회로 패턴(253)을 형성한다. 상기 회로 패턴(253)은 상기 제 11 비아(252)와 접촉하기 때문에, 상기 제 11 비아(252)가 가지는 폭에 대응하는 폭을 가지며 형성된다.
이와 마찬가지로, 상기 회로 패턴(247, 248, 249)은 상기 제 7 비아(244), 제 8 비아(245) 및 제 9 비아(246)와 각각 접촉하기 때문에, 상기 제 7 비아(244), 제 8 비아(245) 및 제 9 비아(246)가 가지는 폭에 대응하는 폭을 가지며 형성된다.
다음으로, 도 17을 참조하면, 상기 제 4 절연층(240) 위에 제 1 보호층(260)을 형성하고, 상기 제 5 절연층(250) 아래에 제 2 보호층(270)을 형성한다.
상기 제 1 및 2 보호층(260, 270)은 외부로 노출되어야 하는 회로 패턴의 표면을 개방하는 개구부를 가진다.
상기 제 1 보호층(260) 위에는 제 1 전자 소자(280)가 부착된다.
이때, 상기 제 1 보호층(260) 내에는 복수의 연결부(285)가 형성된다.
상기와 같이 본 발명에 따른 실시 예에 의하면, 서로 다른 형상을 가지는 복수의 비아 구조를 적용하여 인쇄회로기판을 제조함으로써, 패턴의 미세 피치를 구현할 수 있을뿐 아니라, 전자 소자에서 발생하는 열을 효율적으로 방출할 수 있다.
또한, 본 발명에 따른 실시 예에 의하면, 기존 장비를 이용하여 본 실시 예에 따른 비아 구조를 구현함으로써, 별도의 투자 비용 없이 제작이 가능할 뿐 아니라, 비아 구조의 구현에 있어 디자인 자유도를 향상시킬 수 있다.
도 18은 본 발명의 제 2 실시 예에 따른 비아 구조를 설명하기 위한 도면이다.
상기 비아 구조는, 기준 절연층을 중심으로 상부에 형성되는 소(小) 비아들과, 하부에 형성되는 대(大) 비아들로 구분된다.
즉, 상기 기준 절연층에는 제 1 내지 3 비아(215, 216, 217)가 형성되어 있다.
그리고, 상기 기준 절연층을 중심으로, 상부에는 상기 제 1 내지 3 비아(215, 216, 217)와 각각 연결되는 제 4 내지 6 비아(224, 225, 226)가 각각 형성된다.
또한, 상기 4 내지 6 비아(224, 225, 226) 위에는 상기 4 내지 6 비아(224, 225, 226)와 각각 연결되는 또 다른 제 7 내지 9 비아(244, 245, 246)가 각각 형성된다.
한편, 상기 기준 절연층을 중심으로 하부에는 상기 제 1 내지 3(215, 216, 217)와 공통 연결되는 하나의 제 10 비아(232)가 형성된다.
이때, 상기 제 10 비아(232)는 상기 복수의 제 1 내지 3 비아와 공통 연결되기 때문에, 적어도 상기 제 1 내지 3 비아가 각각 가지는 폭의 합보다는 큰 폭을 가지며 형성된다.
즉, 상기 하나의 비아(232)는 대(大) 비아이다.
그리고, 상기 제 10 비아(232) 아래에는 다른 하나의 제 11 비아(252)가 형성된다. 이때, 상기 다른 하나의 제 11 비아(252)는 상기 제 10 비아(232)와 동일한 폭을 가지며 형성된다.
이에 따라, 상기 제 10 비아(232)와 제 11 비아(252)는 로드 형상을 가지게 된다.
도 19는 본 발명의 제 3 실시 예에 따른 인쇄회로기판의 구조를 보여주는 도면이다.
도 19를 참조하면, 제 3 실시 예에 따른 인쇄회로기판은, 절연층(310, 320, 330, 340, 350), 비아(315, 316, 317, 324, 325, 326, 344, 345, 346, 332, 352), 회로 패턴(311, 312, 313, 314, 327, 328, 329, 347, 348, 349, 333, 353), 보호층(360, 370), 제 1 전자소자(380), 연결부(385), 몰딩층(390) 및 제 2 전자 소자(395)를 포함한다.
이때, 상기 제 3 실시 예에 따른 인쇄회로기판은 상기 제 1 실시 예에 따른 인쇄회로기판과 제 1 절연층(310) 내의 구조만이 상이할 뿐 나머지 다른 부분은 모두 동일하다.
이에 따라, 상기 제 3 실시 예에 따른 인쇄회로기판은 상기 제 1 절연층 내부의 구조에 대해서만 설명하기로 한다.
상기 제 1 절연층(310) 내에는 캐비티(400)가 형성되어 있으며, 이에 따라 상기 캐비티(400) 내에는 제 2 전자 소자(395)가 형성된다.
상기 제 2 전자 소자(395)는 능동 소자 및 수동 소자 중 어느 하나일 수 있다.
그리고, 상기 제 2 전자 소자(395)를 중심으로, 제 1 절연층(310)의 상부 영역 및 하부 영역에는 각각 제 1 내지 3 비아(315, 316, 317)가 형성된다.
그리고, 상기 상부 영역에 형성된 제 1 내지 3 비아(315, 316, 317)는 상위층에 형성된 비아 중 자신과 정렬된 비아와 각각 연결된다.
그리고, 상기 하부 영역에 형성된 제 1 내지 3 비아(315, 316, 317)는 하위층에 형성된 하나의 비아와 공통 연결된다.
도 20 내지 22는 도 19에 도시된 본 발명의 제 3 실시 예에 따른 인쇄회로기의 제조 방법을 설명하는 단면도이다.
도 20을 참조하면, 먼저 제 1 절연층을 준비하고, 상기 준비된 제 1 절연층(310)을 가공하여 캐비티(400)를 형성한다.
이때, 상기 제 1 절연층(310)의 하면에는 캐리어(C)가 형성될 수 있다.
이후, 도 21을 참조하면, 상기 형성된 캐비티(400) 내에 제 2 전자 소자(395)가 포함된 내층 회로를 부착한다.
상기 내층 회로는 제 2 전자 소자(395)를 중심으로 상부 및 하부에 각각 상기 제 2 전자 소자(395)의 칩 연결 단자와 연결되는 제 1 내지 3 비아(315, 316, 317)가 형성되어 있으며, 상기 제 2 전자 소자(395)와 제 1 내지 3 비아(315, 316, 317)를 감싸는 절연 부재를 포함한다.
그리고, 상기 내층 회로가 부착되면, 상기 캐리어를 제거하고, 그에 따라 이후 공정을 진행하여, 도 22에 도시된 바와 같은 인쇄회로기판을 제조한다.
상기 이후 공정은 상기 제 1 실시 예에 대한 설명 부분에서 이미 상세하게 기재하였으므로, 생략하기로 한다.
도 23은 본 발명의 제 4 실시 예에 따른 인쇄회로기판의 구조를 나타낸 단면도이다.
도 23을 참조하면, 제 4 실시 예에 따른 인쇄회로기판은, 절연층(510, 520, 530, 540, 550), 비아(515, 516, 517, 524, 525, 526, 544, 545, 546, 532, 552), 회로 패턴(511, 512, 513, 514, 527, 528, 529, 547, 548, 549, 533, 553), 보호층(560, 570), 제 1 전자소자(580), 연결부(585), 몰딩층(590) 및 제 2 전자 소자(595)를 포함한다.
이때, 상기 제 4 실시 예에 따른 인쇄회로기판은 상기 제 2 실시 예에 따른 인쇄회로기판과 제 1 절연층(510) 내의 구조만이 상이할 뿐 나머지 다른 부분은 모두 동일하다.
이에 따라, 상기 제 4 실시 예에 따른 인쇄회로기판은 상기 제 1 절연층 내부의 구조에 대해서만 설명하기로 한다.
상기 제 1 절연층(510) 내에는 캐비티가 형성되어 있으며, 이에 따라 상기 캐비티 내에는 제 2 전자 소자(595)가 형성된다.
상기 제 2 전자 소자(595)는 능동 소자 및 수동 소자 중 어느 하나일 수 있다.
그리고, 상기 제 2 전자 소자(595)를 중심으로, 제 1 절연층(510)의 상부 영역 및 하부 영역에는 각각 제 1 내지 3 비아(515, 516, 517)가 형성된다.
그리고, 상기 상부 영역에 형성된 제 1 내지 3 비아(515, 516, 517)는 상위층에 형성된 비아 중 자신과 정렬된 비아와 각각 연결된다.
그리고, 상기 하부 영역에 형성된 제 1 내지 3 비아(515, 516, 517)는 하위층에 형성된 하나의 비아와 공통 연결된다.
이상의 설명은 본 발명의 기술 사상을 예시적으로 설명한 것에 불과한 것으로서, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자라면 본 발명의 본질적인 특성에서 벗어나지 않는 범위에서 다양한 수정 및 변형이 가능할 것이다. 따라서, 본 발명에 개시된 실시 예들은 본 발명의 기술 사상을 한정하기 위한 것이 아니라 설명하기 위한 것이고, 이러한 실시 예에 의하여 본 발명의 기술 사상의 범위가 한정되는 것은 아니다. 본 발명의 보호 범위는 아래의 청구범위에 의하여 해석되어야 하며, 그와 동등한 범위 내에 있는 모든 기술 사상은 본 발명의 권리 범위에 포함되는 것으로 해석되어야 할 것이다.

Claims (21)

  1. 기준 절연층;
    상기 기준 절연층의 상부에 형성되는 상부 절연층; 및
    상기 기준 절연층의 하부에 형성된 하부 절연층을 포함하며,
    상기 상부 절연층에는,
    상면 및 하면을 관통하는 복수의 관통 홀을 각각 매립하는 복수의 제 1 비아가 형성되고,
    상기 하부 절연층에는,
    상면 및 하면을 관통하는 하나의 관통 홀을 매립하며, 상기 복수의 제 1 비아와 공통 연결되는 하나의 제 2 비아가 형성되는
    인쇄회로기판.
  2. 제 1 항에 있어서,
    상기 제 2 비아는,
    상기 복수의 제 1 비아가 가지는 각각의 폭보다 더 넓은 폭을 가지는
    인쇄회로기판.
  3. 제 1항에 있어서,
    상기 기준 절연층에는,
    상면 및 하면을 관통하는 복수의 관통 홀을 각각 매립하며, 상기 상부 절연층에 형성된 복수의 제 1 비아와 각각 연결되는 복수의 제 3 비아가 더 형성되며,
    상기 제 2 비아는,
    상기 복수의 제 3 비아와 공통 연결되는
    인쇄회로기판.
  4. 제 1항에 있어서,
    상기 상부 절연층 위에 부착되는 전자 소자; 및
    상기 전자 소자에 형성된 칩 연결 단자와, 상기 상부 절연층에 형성된 복수의 제 1 비아를 각각 전기적으로 연결하는 복수의 연결부를 더 포함하는
    인쇄회로기판.
  5. 제 1항에 있어서,
    상기 하부 절연층은,
    상기 기준 절연층 아래에 형성된 제 1 하부 절연층과,
    상기 제 1 하부 절연층 아래에 형성된 제 2 하부 절연층을 포함하며,
    상기 제 1 하부 절연층에는,
    상기 제 2 비아의 상부 구조를 구성하는 제 1 비아 파트가 형성되고,
    상기 제 2 하부 절연층에는,
    상기 제 2 비아의 하부 구조를 구성하는 제 2 비아 파트가 형성되며,
    상기 제 2 비아는,
    상부에서 하부로 갈수록 폭이 점차 증가하는 피라미드 형상을 가지는
    인쇄회로기판.
  6. 제 1항에 있어서,
    상기 하부 절연층은,
    상기 기준 절연층 아래에 형성된 제 1 하부 절연층과,
    상기 제 1 하부 절연층 아래에 형성된 제 2 하부 절연층을 포함하며,
    상기 제 1 하부 절연층에는,
    상기 제 2 비아의 상부 구조를 구성하는 제 1 비아 파트가 형성되고,
    상기 제 2 하부 절연층에는,
    상기 제 2 비아의 하부 구조를 구성하는 제 2 비아 파트가 형성되며,
    상기 제 2 비아는,
    상부와 하부의 폭이 동일한 로드 형상을 가지는
    인쇄회로기판.
  7. 제 2항에 있어서,
    상기 기준 절연층 내에 수용되는 전자 소자를 더 포함하며,
    상기 복수의 제 3 비아는,
    상기 기준 절연층 내에 형성되며, 상기 전자 소자의 상면과 연결되는 복수의 제 1 비아 파트와,
    상기 기준 절연층 내에 형성되며, 상기 전자 소자의 하면과 연결되는 복수의 제 2 비아 파트를 포함하는
    인쇄회로기판.
  8. 제 7항에 있어서,
    상기 복수의 제 1 비아 파트는,
    상기 상부 절연층 내에 형성된 복수의 제 1 비아와 각각 연결되고,
    상기 복수의 제 2 비아 파트는,
    상기 하부 절연층 내에 형성된 하나의 제 2 비아와 공통 연결되는
    인쇄회로기판.
  9. 제 2항에 있어서,
    상기 기준 절연층과 하부 절연층 사이에 형성되며, 상면이 상기 복수의 제 3 비아의 하면과 접촉하고, 하면이 상기 하나의 제 2 비아의 상면과 접촉하는 회로 패턴을 더 포함하는
    인쇄회로기판.
  10. 제 2항에 있어서,
    상기 기준 절연층과 상부 절연층 사이에 형성되며, 상면이 상기 복수의 제 1 비아 중 어느 하나와 접촉하고, 하면이 상기 복수의 제 3 비아 중 어느 하나와 접촉하는 복수의 회로 패턴을 더 포함하는
    인쇄회로기판.
  11. 기준 절연층을 준비하는 단계;
    상기 준비된 기준 절연층의 상부에 복수의 제 1 관통 홀이 형성된 상부 절연층을 형성하는 단계;
    상기 준비된 기준 절연층의 하부에 상기 복수의 제 1 관통 홀이 각각 가지는 폭보다 큰 폭을 가지는 하나의 제 2 관통 홀이 형성된 하부 절연층을 준비하는 단계;
    상기 복수의 제 1 관통 홀을 금속 물질로 매립하여 복수의 제 1 비아를 형성하는 단계; 및
    상기 제 2 관통 홀을 금속 물질로 매립하여 제 2 비아를 형성하는 단계를 포함하는
    인쇄회로기판의 제조 방법.
  12. 제 11항에 있어서,
    상기 준비하는 단계는,
    상면 및 하면을 관통하면서, 서로 일정 간격 이격되어 있는 복수의 제 3 관통 홀이 형성된 기준 절연층을 준비하는 단계와,
    상기 복수의 제3 관통 홀을 매립하는 복수의 제 3 비아를 형성하는 단계를 포함하는
    인쇄회로기판의 제조 방법.
  13. 제 12 항에 있어서,
    상기 하부 절연층 내에서 상기 제 2 관통 홀이 형성된 영역은,
    상기 상부 절연층 내에서 상기 복수의 제 1 관통 홀의 형성 영역과 중첩되는
    인쇄회로기판의 제조 방법.
  14. 제 11항에 있어서,
    상기 제 2 비아는,
    상기 복수의 제 1 비아와 공통 연결되는
    인쇄회로기판의 제조 방법.
  15. 제 12항에 있어서,
    상기 복수의 제 3 비아의 하부는,
    상기 제 2 비아와 공통 연결되고,
    상기 복수의 제 3 비아의 상부는,
    상기 복수의 제 1 비아와 각각 연결되는
    인쇄회로기판의 제조 방법.
  16. 제 12항에 있어서,
    상기 상부 절연층 위에 전자 소자를 부착하고, 상기 전자 소자에 형성된 칩 연결 단자와, 상기 상부 절연층에 형성된 복수의 제 1 비아를 각각 전기적으로 연결하는 복수의 연결부를 형성하는 단계를 더 포함하는
    인쇄회로기판의 제조 방법.
  17. 제 11항에 있어서,
    상기 하부 절연층은,
    상기 기준 절연층 아래에 형성된 제 1 하부 절연층과,
    상기 제 1 하부 절연층 아래에 형성된 제 2 하부 절연층을 포함하며,
    상기 제 1 하부 절연층에는,
    상기 제 2 비아의 상부 구조를 구성하는 제 1 비아 파트가 형성되고,
    상기 제 2 하부 절연층에는,
    상기 제 2 비아의 하부 구조를 구성하는 제 2 비아 파트가 형성되며,
    상기 제 1 비아 파트 및 제 2 비아 파트를 포함하는 제 2 비아는,
    상부에서 하부로 갈수록 폭이 점차 증가하는 피라미드 형상 및 상부와 하부의 폭이 동일한 로드 형상 중 적어도 어느 하나의 형상을 가지는
    인쇄회로기판의 제조 방법.
  18. 제 12항에 있어서,
    상기 기준 절연층 내에 전자 소자를 매립하는 단계가 더 포함하며,
    상기 복수의 제 3 비아는,
    상기 기준 절연층 내에 형성되며, 상기 전자 소자의 상면과 연결되는 복수의 제 1 비아 파트와,
    상기 기준 절연층 내에 형성되며, 상기 전자 소자의 하면과 연결되는 복수의 제 2 비아 파트를 포함하는
    인쇄회로기판의 제조 방법.
  19. 제 18항에 있어서,
    상기 복수의 제 1 비아 파트는,
    상기 상부 절연층 내에 형성된 복수의 제 1 비아와 각각 연결되고,
    상기 복수의 제 2 비아 파트는,
    상기 하부 절연층 내에 형성된 하나의 제 2 비아와 공통 연결되는
    인쇄회로기판의 제조 방법.
  20. 제 12항에 있어서,
    상기 기준 절연층과 하부 절연층 사이에 형성되며, 상면이 상기 복수의 제 3 비아의 하면과 접촉하고, 하면이 상기 하나의 제 2 비아의 상면과 접촉하는 회로 패턴을 형성하는 단계를 더 포함하는
    인쇄회로기판의 제조 방법.
  21. 제 12항에 있어서,
    상기 기준 절연층과 상부 절연층 사이에 형성되며, 상면이 상기 복수의 제 1 비아 중 어느 하나와 접촉하고, 하면이 상기 복수의 제 3 비아 중 어느 하나와 접촉하는 복수의 회로 패턴을 형성하는 단계를 더 포함하는
    인쇄회로기판의 제조 방법.
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