KR20150062921A - 반도체 장치 - Google Patents

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다카시 시노헤
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가부시끼가이샤 도시바
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Abstract

실시 형태의 반도체 장치는, 기판과, 기판 상방에 배열되어 배치되고, 각 회로 유닛이, 제1 전극, 제2 전극, 제1 전극과 제2 전극 사이에 전기적으로 직렬로 접속되는 제1 스위칭 소자와 제2 스위칭 소자, 제1 전극과 제2 전극 사이에 제1 스위칭 소자와 제2 스위칭 소자에 대하여 전기적으로 병렬로 접속되는 콘덴서, 제1 스위칭 소자와 제2 스위칭 소자 사이에 접속되는 교류 전극을 갖는 복수의 회로 유닛과, 복수의 회로 유닛을 둘러싸는 하우징을 구비하고, 각 회로 유닛의 제1 전극에 공통전위가 인가되고, 각 회로 유닛의 제2 전극에 공통전위가 인가되고, 각 회로 유닛의 교류 전극이 서로 접속되어 있다.

Description

반도체 장치{SEMICONDUCTOR DEVICE}
관련 출원의 상호 참조
본원은 2013년 11월 29일에 출원된 일본 특허 출원 제2013-248104호를 기초로 우선권을 주장하며, 그 전체 내용이 본 명세서에 참조로서 원용된다.
본원에 기재된 실시 형태는 일반적으로 반도체 장치에 관한 것이다.
차세대 파워 반도체 디바이스용 재료로서 SiC(탄화 규소)가 기대되고 있다. SiC는 Si(실리콘)와 비교하여 밴드 갭이 3배, 파괴 전계 강도가 약 10배 및 열전도율이 약 3배로 우수한 물성을 갖는다. 이 특성을 활용하면, 저손실 및 고온 동작 가능한 파워 반도체 디바이스를 실현할 수 있다.
하지만, 예를 들어 전압형 전력 변환 모듈과 같은 파워 반도체 모듈에서는, 스위칭 동작이 고속화됨에 따라, 턴오프 시의 과전압에 의한 소자 파괴가 문제가 된다. 턴오프 시의 과전압은 회로를 흐르는 전류의 시간 변화율(di/dt)에 비례한다.
과전압을 억제하기 위하여 스위칭 시간을 길게 잡으면, 스위칭 동작이 느려진다. 동시에, 전류와 전압의 곱의 시간 적분(∫ixvxdt)으로 표현되는 스위칭 손실이 커진다. 과전압을 억제하고, 또한 스위칭 손실을 저감시키기 위해서는, 파워 반도체 모듈의 기생 인덕턴스를 저감시키는 것이 바람직하다.
실시 형태의 반도체 장치는, 기판과, 상기 기판 상방에 배열되어 배치되고, 각 회로 유닛이, 제1 전극, 제2 전극, 상기 제1 전극과 상기 제2 전극 사이에 전기적으로 직렬로 접속되는 제1 스위칭 소자와 제2 스위칭 소자, 상기 제1 전극과 상기 제2 전극 사이에 상기 제1 스위칭 소자와 상기 제2 스위칭 소자에 대하여 전기적으로 병렬로 접속되는 콘덴서, 상기 제1 스위칭 소자와 상기 제2 스위칭 소자 사이에 접속되는 교류 전극을 갖는 복수의 회로 유닛과, 상기 복수의 회로 유닛을 둘러싸는 하우징을 구비하고, 상기 각 회로 유닛의 제1 전극에 공통전위가 인가되고, 상기 각 회로 유닛의 제2 전극에 공통전위가 인가되고, 상기 각 회로 유닛의 상기 교류 전극이 서로 접속되어 있다.
도 1은 제1 실시 형태의 반도체 장치의 회로도이다.
도 2a 및 2b는 제1 실시 형태의 반도체 장치의 모식도이다.
도 3은 제1 실시 형태의 반도체 장치를 사용한 인버터 회로의 회로도이다.
도 4a 및 4b는 제2 실시 형태의 반도체 장치의 모식도이다.
이하, 도면을 참조하면서 본 발명의 실시 형태를 설명한다. 또한, 이하의 설명에서는 동일한 부재 등에는 동일한 부호를 부여하며, 한번 설명한 부재 등에 대해서는 적절히 그 설명을 생략한다.
(제1 실시 형태)
본 실시 형태의 반도체 장치는, 기판과, 기판 위 또는 기판 상방에 배열되어 배치되고, 각 회로 유닛이, 제1 전극, 제2 전극, 제1 전극과 제2 전극 사이에 전기적으로 직렬로 접속되는 제1 스위칭 소자와 제2 스위칭 소자, 제1 전극과 제2 전극 사이에 제1 스위칭 소자와 제2 스위칭 소자에 대하여 전기적으로 병렬로 접속되는 콘덴서, 제1 스위칭 소자와 제2 스위칭 소자 사이에 접속되는 교류 전극을 갖는 복수의 회로 유닛과, 복수의 회로 유닛을 둘러싸는 하우징을 구비한다. 그리고, 각 회로 유닛의 제1 전극에 공통전위가 인가되고, 각 회로 유닛의 제2 전극에 공통전위가 인가되고, 각 회로 유닛의 교류 전극이 서로 접속되어 있다.
도 1은 본 실시 형태의 반도체 장치의 회로도이다. 도 2a, 2b는 본 실시 형태의 반도체 장치의 모식도이다. 도 2a가 상면도, 도 2b는 도 2a의 AA 단면도이다. 도 2a는, 도 2b의 반도체 장치의 콘덴서 영역 β가 생략되어 표시되어 있다.
본 실시 형태의 반도체 장치(100)는, 1개의 수지 패키지 내에 수용할 수 있는 파워 반도체 모듈(이하, 간단히 모듈이라고도 칭함)이다. 본 실시 형태의 반도체 장치는, 기판(80) 위에 4개의 회로 유닛, 즉, 제1 회로 유닛(10), 제2 회로 유닛(20), 제3 회로 유닛(30), 제4 회로 유닛(40)이 배열되어 배치된다.
제1 회로 유닛(10)은 제1 전극(11a), 제2 전극(12a)을 구비한다. 그리고, 제1 전극(11a)과 외부의 회로를 접속하는 제1 전극 단자(11b)와, 제2 전극(12a)과 외부의 회로를 접속하는 제2 전극 단자(12b)를 구비한다.
그리고, 제1 전극(11a)과 제2 전극(12a) 사이에, 전기적으로 직렬로 접속되는 제1 스위칭 소자(13)와 제2 스위칭 소자(14)를 구비한다. 제1 스위칭 소자(13)와 제2 스위칭 소자(14)는, 예를 들어 SiC(탄화 규소)의 MOSFET(Metal Oxide Semiconductor Field Effect Transistor)이다.
제1 스위칭 소자(13)의 소스측이 제1 전극(11a)으로 된다. 또한, 제2 스위칭 소자(14)의 드레인측이 제2 전극(12a)으로 된다. 제1 스위칭 소자(13)에는 제1 스위칭 소자(13)를 제어하는 제1 게이트 전극(13a)이 설치되고, 제2 스위칭 소자(14)에는 제2 스위칭 소자(14)를 제어하는 제2 게이트 전극(14a)이 설치된다.
제1 스위칭 소자(13)와 제2 스위칭 소자(14)의 각각과 병렬로, 도시하지 않은 환류(freewheeling) 다이오드를 설치하는 구성으로 해도 된다.
그리고, 제1 스위칭 소자(13)와 제2 스위칭 소자(14)에 대하여 전기적으로 병렬로 접속되는 콘덴서(15)를 구비한다. 콘덴서(15)는 제1 스위칭 소자(13)와 제2 스위칭 소자(14)의 스위칭 시의 과도한 전류에 대하여 제1 전극(11a)과 제2 전극(12a) 사이를 저(低)임피던스로 접속함으로써, 제1 스위칭 소자(13), 제2 스위칭 소자(14), 콘덴서(15)의 회로 루프의 기생 인덕턴스를 저감시키는 기능을 구비한다.
그리고, 제1 스위칭 소자(13)와 제2 스위칭 소자(14) 사이에 접속되는 교류 전극(16)을 구비한다. 교류 전극(16)은 부하에 접속된다.
제1 회로 유닛(10)과 마찬가지로, 제2 회로 유닛(20)은 제1 전극(21a), 제2 전극(22a)을 구비한다. 그리고, 제1 전극(21a)과 외부의 회로를 접속하는 제1 전극 단자(21b)와 제2 전극(22a)과 외부의 회로를 접속하는 제2 전극 단자(22b)를 구비한다.
그리고, 제1 전극(21a)과 제2 전극(22a) 사이에, 전기적으로 직렬로 접속되는 제1 스위칭 소자(23)와 제2 스위칭 소자(24)를 구비한다. 제1 스위칭 소자(23)와 제2 스위칭 소자(24)는, 예를 들어 SiC의 MOSFET이다.
제1 스위칭 소자(23)의 소스측이 제1 전극(21a)으로 된다. 또한, 제2 스위칭 소자(24)의 드레인측이 제2 전극(22a)으로 된다. 제1 스위칭 소자(23)에는 제1 스위칭 소자(23)를 제어하는 제1 게이트 전극(23a)이 설치되고, 제2 스위칭 소자(24)에는 제2 스위칭 소자(24)를 제어하는 제2 게이트 전극(24a)이 설치된다.
제1 스위칭 소자(23)와 제2 스위칭 소자(24)의 각각과 병렬로, 도시하지 않은 환류 다이오드를 설치하는 구성으로 해도 된다.
그리고, 제1 스위칭 소자(23)와 제2 스위칭 소자(24)에 대하여 전기적으로 병렬로 접속되는 콘덴서(25)를 구비한다. 콘덴서(25)는, 제1 스위칭 소자(23)와 제2 스위칭 소자(24)의 스위칭 시의 과도한 전류에 대하여 제1 전극(21a)과 제2 전극(22a) 사이를 저임피던스로 접속함으로써, 제1 스위칭 소자(23), 제2 스위칭 소자(24), 콘덴서(25)의 회로 루프의 기생 인덕턴스를 저감시키는 기능을 구비한다.
그리고, 제1 스위칭 소자(23)와 제2 스위칭 소자(24) 사이에 접속되는 교류 전극(26)을 구비한다. 교류 전극(26)은 부하에 접속된다.
제1 회로 유닛(10)과 마찬가지로, 제3 회로 유닛(30)은 제1 전극(31a), 제2 전극(32a)을 구비한다. 그리고, 제1 전극(31a)과 외부의 회로를 접속하는 제1 전극 단자(31b)와 제2 전극(32a)과 외부의 회로를 접속하는 제2 전극 단자(32b)를 구비한다.
그리고, 제1 전극(31a)과 제2 전극(32a) 사이에, 전기적으로 직렬로 접속되는 제1 스위칭 소자(33)와 제2 스위칭 소자(34)를 구비한다. 제1 스위칭 소자(33)와 제2 스위칭 소자(34)는, 예를 들어 SiC의 MOSFET이다.
제1 스위칭 소자(33)의 소스측이 제1 전극(31a)으로 된다. 또한, 제2 스위칭 소자(34)의 드레인측이 제2 전극(32a)으로 된다. 제1 스위칭 소자(33)에는, 제1 스위칭 소자(33)를 제어하는 제1 게이트 전극(33a)이 설치되고, 제2 스위칭 소자(34)에는 제2 스위칭 소자(34)를 제어하는 제2 게이트 전극(34a)이 설치된다.
제1 스위칭 소자(33)와 제2 스위칭 소자(34)의 각각과 병렬로, 도시하지 않은 환류 다이오드를 설치하는 구성으로 해도 된다.
그리고, 제1 스위칭 소자(33)와 제2 스위칭 소자(34)에 대하여 전기적으로 병렬로 접속되는 콘덴서(35)를 구비한다. 콘덴서(35)는 제1 스위칭 소자(33)와 제2 스위칭 소자(34)의 스위칭 시의 과도한 전류에 대하여 제1 전극(31a)과 제2 전극(32a) 사이를 저임피던스로 접속함으로써, 제1 스위칭 소자(33), 제2 스위칭 소자(34), 콘덴서(35)의 회로 루프의 기생 인덕턴스를 저감시키는 기능을 구비한다.
그리고, 제1 스위칭 소자(33)와 제2 스위칭 소자(34) 사이에 접속되는 교류 전극(36)을 구비한다. 교류 전극(36)은 부하에 접속된다.
제1 회로 유닛(10)과 마찬가지로, 제4 회로 유닛(40)은 제1 전극(41a), 제2 전극(42a)을 구비한다. 그리고, 제1 전극(41a)과 외부의 회로를 접속하는 제1 전극 단자(41b)와 제2 전극(42a)과 외부의 회로를 접속하는 제2 전극 단자(42b)를 구비한다.
그리고, 제1 전극(41a)과 제2 전극(42a) 사이에, 전기적으로 직렬로 접속되는 제1 스위칭 소자(43)와 제2 스위칭 소자(44)를 구비한다. 제1 스위칭 소자(43)와 제2 스위칭 소자(44)는, 예를 들어 SiC의 MOSFET이다.
제1 스위칭 소자(43)의 소스측이 제1 전극(41a)으로 된다. 또한, 제2 스위칭 소자(44)의 드레인측이 제2 전극(42a)으로 된다. 제1 스위칭 소자(43)에는 제1 스위칭 소자(43)를 제어하는 제1 게이트 전극(43a)이 설치되고, 제2 스위칭 소자(44)에는 제2 스위칭 소자(44)을 제어하는 제2 게이트 전극(44a)이 설치된다.
제1 스위칭 소자(43)와 제2 스위칭 소자(44)의 각각과 병렬로, 도시하지 않은 환류 다이오드를 설치하는 구성으로 해도 된다.
그리고, 제1 스위칭 소자(43)와 제2 스위칭 소자(44)에 대하여 전기적으로 병렬로 접속되는 콘덴서(45)를 구비한다. 콘덴서(45)는 제1 스위칭 소자(43)와 제2 스위칭 소자(44)의 스위칭 시의 과도한 전류에 대하여 제1 전극(41a)과 제2 전극(42a) 사이를 저임피던스로 접속함으로써, 제1 스위칭 소자(43), 제2 스위칭 소자(44), 콘덴서(45)의 회로 루프의 기생 인덕턴스를 저감시키는 기능을 구비한다.
그리고, 제1 스위칭 소자(43)와 제2 스위칭 소자(44) 사이에 접속되는 교류 전극(46)을 구비한다. 교류 전극(46)은 부하에 접속된다.
본 실시 형태의 반도체 장치(100)는 제1 회로 유닛(10), 제2 회로 유닛(20), 제3 회로 유닛(30), 제4 회로 유닛(40)의 적어도 측면을 둘러싸는 하우징(50)을 구비한다. 하우징(50)은 제1 내지 제4 회로 유닛(10, 20, 30, 40)을 기계적으로 보호하는 기능을 구비한다. 하우징(50)은, 예를 들어 에폭시 수지 등의 수지이다.
각 회로 유닛의 제1 전극(11a, 21a, 31a, 41a)에는 제1 전극 단자(11b, 21b, 31b, 41b)를 통하여 외부로부터 공통전위가 인가된다. 여기서는 접지 전위라고 한다. 제1 전극(11a, 21a, 31a, 41a)은 모듈(100) 내에서 서로 접속되는 구성으로 하는 것도 가능하다.
또한, 각 회로 유닛의 제2 전극(12a, 22a, 32a, 42a)에는 제2 전극 단자(12b, 22b, 32b, 42b)를 통하여 외부로부터 공통전위가 인가된다. 여기서는 플러스 전압이 인가된다. 제2 전극(12a, 22a, 32a, 42a)은 모듈(100) 내에서 서로 접속되는 구성으로 하는 것도 가능하다.
그리고, 각 회로 유닛의 교류 전극(16, 26, 36, 46)이 서로 접속되고, 교류 전극 단자(52)에 접속된다.
각 회로 유닛의 제1 게이트 전극(13a, 23a, 33a, 43a)이 서로 접속되고, 제1 게이트 전극 단자(54)에 접속된다. 또한, 각 회로 유닛의 제1 스위칭 소자(13, 23, 33, 43)의 소스측이 서로 접속되고, 게이트 제어 회로용 제1 소스 단자(56)에 접속된다. 제1 게이트 전극 단자(54)와 게이트 제어 회로용 제1 소스 단자(56)는, 도시하지 않은 제1 게이트 제어 회로에 접속된다.
또한, 각 회로 유닛의 제2 게이트 전극(14a, 24a, 34a, 44a)이 서로 접속되고, 제2 게이트 전극 단자(58)에 접속된다. 또한, 각 회로 유닛의 제2 스위칭 소자(14, 24, 34, 44)의 소스측이 서로 접속되고, 게이트 제어 회로용 제2 소스 단자(60)에 접속된다. 제2 게이트 전극 단자(58)와 게이트 제어 회로용 제2 소스 단자(60)는, 도시하지 않은 제2 게이트 제어 회로에 접속된다.
반도체 장치(100)는, 도 2b에 도시된 바와 같이 제1 스위칭 소자(13, 23, 33, 43) 및 제2 스위칭 소자(14, 24, 34, 44)가 배치되는 스위칭 소자 영역 α와, 콘덴서(15, 25, 35, 45)가 배치되는 스위칭 소자 영역 α의 상방에 콘덴서 영역 β를 구비하고 있다. 바꾸어 말하면, 콘덴서(15, 25, 35, 45)가, 제1 스위칭 소자(13, 23, 33, 43)와 제2 스위칭 소자(14, 24, 34, 44)에 대하여 기판(80)과 반대측에 설치된다. 이와 같이, 스위칭 소자 영역 α와 콘덴서 영역 β를 적층시키는 구성에 의하여, 반도체 장치(100)의 크기 축소가 가능해진다.
기판(80)은, 방열성을 향상시키는 관점에서 금속 등의 도체인 것이 바람직하다. 예를 들어, 기판(80)은 구리이다.
또한, 기판(80)이 도체인 경우, 기판(80)과 제1 스위칭 소자(13, 23, 33, 43) 및 제2 스위칭 소자(14, 24, 34, 44) 사이에는, 예를 들어 표면 전극과 이면 전극 사이에 세라믹스 절연체가 개재된 절연체(17, 27, 37, 47)가 설치된다.
예를 들어, 모듈의 접지 전위의 단자와, 플러스 전압이 인가되는 단자를 일괄하여 1개의 콘덴서에 접속하는 경우, 기생 인덕턴스의 자기 인덕턴스 성분이 커진다. 또한, 접속 배선의 기생 인덕턴스에는 스위칭 소자 4개 분의 전류가 흐르므로, 전류의 시간 변화율(di/dt)이 커진다. 따라서, 배선 인덕턴스(기생 인덕턴스)와 모듈을 흐르는 전류의 시간 변화율(di/dt)에 비례하는 턴오프 시의 과전압을 억제하는 것이 곤란해진다.
본 실시 형태의 반도체 장치(100)는, 모듈을, 복수의 병렬로 접속되는 회로 유닛으로 분할한다. 그리고 콘덴서도, 각각의 회로 유닛으로 분할하여 접속하여 내장한다. 이로 인하여, 일괄하여 1개의 콘덴서에 접속하는 경우에 비해 회로 유닛의 분할 수만큼, 기생 인덕턴스의 자기 인덕턴스 성분이 작아진다. 또한, 각각의 회로 유닛에는 스위칭 소자 수에 따른 전류가 흐르므로, 전류의 시간 변화율(di/dt)이 작아진다.
이 구성에 의하여, 기생 인덕턴스와 회로 유닛의 di/dt가 작아지고, 결과적으로 과전압을 억제하는 것이 가능하다. 또한, 과전압을 억제함으로써 스위칭 속도의 향상도 가능해져, 스위칭 손실(∫ixvxdt)을 저감시키는 것이 가능해진다.
또한, 여기서는 회로 유닛이 4개인 경우를 예로 들어 설명했지만, 회로 유닛의 수는 4개에 한정되는 것은 아니며, 복수이면 임의의 수로 하는 것이 가능하다. 예를 들어, 모듈이 필요로 하는 용량에 따라, 병렬 배치되는 회로 유닛의 수를 선택하면 된다.
과전압을 억제하고, 스위칭 손실을 저감시키는 관점에서, 각 회로 유닛을 흐르는 전류가 100A(암페어) 이하로 하도록 분할 수를 선택하는 것이 바람직하다.
도 3은 본 실시 형태의 반도체 장치를 사용한 인버터 회로의 회로도이다. 본 실시 형태의 모듈(100)과 동일한 구성의 3개의 모듈(100a, 100b, 100c)을 마이너스 전압 단자(N)와 플러스 전압 단자(P) 사이에 병렬로 접속함으로써, 3개의 교류 전극 단자 U, V, W를 구비하는 3상 인버터 회로가 실현된다. 이 3상 인버터 회로에 있어서도, 과전압의 억제와 스위칭 손실의 저감이 실현된다.
(제2 실시 형태)
본 실시 형태의 반도체 장치는, 인접하는 회로 유닛 사이에 도체의 자기 차폐판을 구비하는 것 이외에는, 제1 실시 형태와 마찬가지이다. 따라서, 제1 실시 형태와 중복되는 내용에 대해서는 기술을 생략한다.
도 4a 및 4b는 본 실시 형태의 반도체 장치의 모식도이다. 도 4a가 상면도, 도 4b는 도 4a의 AA 단면도이다. 도 4a는, 도 4B의 반도체 장치의 콘덴서 영역 β가 생략되어 표시되어 있다.
본 실시 형태의 반도체 장치(200)는, 인접하는 회로 유닛 사이, 즉, 제1 회로 유닛(10)과 제2 회로 유닛(20), 제2 회로 유닛(20)과 제3 회로 유닛(30), 제3 회로 유닛(30)과 제4 회로 유닛(40) 사이에 자기 차폐판(70)이 설치된다. 자기의 차폐 특성을 향상시키는 관점에서, 자기 차폐판(70)은 도 4a에 도시한 바와 같이 하우징(50)이 대향하는 내측면 사이에 연속하여 설치되는 것이 바람직하다.
자기 차폐판(70)은, 예를 들어 금속이다. 금속은, 예를 들어 알루미늄이다.
자기 차폐판(70)은, 예를 들어 평판이어도, 메쉬형이어도 된다.
본 실시 형태의 반도체 장치(200)에 의하면, 자기 차폐판(70)을 설치함으로써, 회로 유닛 사이의 자속의 교착이 억제된다. 따라서, 기생 인덕턴스의 상호 인덕턴스 성분이 억제되어, 기생 인덕턴스가 저감된다. 이로 인하여, 배선 인덕턴스(기생 인덕턴스)와 모듈을 흐르는 전류의 시간 변화율(di/dt)에 비례하는 턴오프 시의 과전압이 더 억제된다. 또한, 과전압을 억제함으로써, 그 이상의 스위칭 속도의 향상도 가능해져, 스위칭 손실(∫ixvxdt)을 저감시키는 것이 가능해진다.
이상, 실시 형태에 있어서는, 제1 스위칭 소자 및 제2 스위칭 소자에 대해서 MOSFET를 예로 들어 설명했지만, IGBT(Insulated Gate Bipolar Transistor)나 HEMT(High Electron Mobility Transistor) 등을 적용하는 것도 가능하다.
또한, 제1 스위칭 소자 및 제2 스위칭 소자의 반도체 재료로서 SiC(탄화 규소)를 예로 들어 설명했지만, Si(실리콘)나 GaN(질화갈륨) 등을 적용하는 것도 가능하다.
특정한 실시 형태에 대하여 설명했지만, 그러한 실시예들은 단지 예로서만 나타내어진 것이며, 본 발명의 범위를 한정하고자 하는 것은 아니다. 실제로, 본 명세서에 기술된 반도체 장치는 다양한 다른 형태로 실시될 수 있으며, 또한 본 명세서에 기술된 장치들의 형태에 있어서, 다양한 생략, 치환, 변환이 본 발명의 사상을 벗어나지 않고 이루어질 수 있다. 첨부된 특허 청구 범위 및 그 등가물은 본 발명의 범위 및 사상에 포함되는 그러한 형태 또는 변형예를 포함하고자 한다.

Claims (10)

  1. 기판과,
    상기 기판 상방에 배열되어 배치되고, 각 회로 유닛이, 제1 전극, 제2 전극, 상기 제1 전극과 상기 제2 전극 사이에 전기적으로 직렬로 접속되는 제1 스위칭 소자와 제2 스위칭 소자, 상기 제1 전극과 상기 제2 전극 사이에 상기 제1 스위칭 소자와 상기 제2 스위칭 소자에 대하여 전기적으로 병렬로 접속되는 콘덴서, 상기 제1 스위칭 소자와 상기 제2 스위칭 소자 사이에 접속되는 교류 전극을 갖는 복수의 회로 유닛과,
    상기 복수의 회로 유닛을 둘러싸는 하우징을 구비하고,
    상기 각 회로 유닛의 제1 전극에 공통전위가 인가되고, 상기 각 회로 유닛의 제2 전극에 공통전위가 인가되고, 상기 각 회로 유닛의 상기 교류 전극이 서로 접속되어 있는 것을 특징으로 하는 반도체 장치.
  2. 제1항에 있어서,
    인접하는 상기 회로 유닛 사이에 도체의 자기 차폐판을 구비하는 것을 특징으로 하는 반도체 장치.
  3. 제1항에 있어서,
    상기 제1 스위칭 소자 및 상기 제2 스위칭 소자가 MOSFET 또는 IGBT인 것을 특징으로 하는 반도체 장치.
  4. 제1항에 있어서,
    상기 하우징이 수지인 것을 특징으로 하는 반도체 장치.
  5. 제2항에 있어서,
    상기 자기 차폐판이 상기 하우징이 대향하는 내측면 사이에 연속하여 설치되는 것을 특징으로 하는 반도체 장치.
  6. 제2항에 있어서,
    상기 자기 차폐판이 알루미늄인 것을 특징으로 하는 반도체 장치.
  7. 제1항에 있어서,
    상기 기판이 도체인 것을 특징으로 하는 반도체 장치.
  8. 제1항에 있어서,
    상기 기판이 도체이며, 상기 기판과 상기 제1 스위칭 소자 및 상기 제2 스위칭 소자 사이에 절연체가 설치되는 것을 특징으로 하는 반도체 장치.
  9. 제1항에 있어서,
    상기 콘덴서가, 상기 제1 스위칭 소자와 상기 제2 스위칭 소자의 상방에 설치되는 것을 특징으로 하는 반도체 장치.
  10. 제1항에 있어서,
    상기 회로 유닛이, 상기 제1 스위칭 소자를 제어하는 제1 게이트 전극과, 상기 제2 스위칭 소자를 제어하는 제2 게이트 전극을 갖는 것을 특징으로 하는 반도체 장치.
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