JP2015106646A - 半導体装置 - Google Patents

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Abstract

【課題】寄生インダクタンスを低減する半導体装置を提供する。
【解決手段】実施形態の半導体装置は、基板と、基板上に並べて配置され、各回路ユニットが、第１の電極、第２の電極、第１の電極および第２の電極間に電気的に直列に接続される第１のスイッチング素子と第２のスイッチング素子、第１の電極および第２の電極間に第１のスイッチング素子と第２のスイッチング素子に対し電気的に並列に接続されるコンデンサ、第１のスイッチング素子と第２のスイッチング素子との間に接続される交流電極を有する複数の回路ユニットと、複数の回路ユニットを囲む筐体と、を備え、各回路ユニットの第１の電極に共通の電位が与えられ、各回路ユニットの第２の電極に共通の電位が与えられ、各回路ユニットの交流電極が互いに接続されている。
【選択図】図１

Description

本発明の実施形態は、半導体装置に関する。
次世代のパワー半導体デバイス用の材料としてＳｉＣ（炭化珪素）が期待されている。ＳｉＣはＳｉ（シリコン）と比較して、バンドギャップが３倍、破壊電界強度が約１０倍、および熱伝導率が約３倍と優れた物性を有する。この特性を活用すれば低損失かつ高温動作可能なパワー半導体デバイスを実現することができる。
もっとも、例えば、電圧型電力変換モジュールのようなパワー半導体モジュールでは、スイッチング動作が高速になるにつれ、ターンオフ時の過電圧による素子破壊が問題となる。ターンオフ時の過電圧は、配線インダクタンスとモジュールを流れる電流の時間変化率（ｄｉ／ｄｔ）に比例する。
過電圧を抑制するためにスイッチング時間を長くとると、スイッチング動作が遅くなる。同時に、電流と電圧の積の時間積分（∫ｉｘｖｘｄｔ）で表されるスイッチング損失が大きくなる。過電圧を抑制し、かつ、スイッチング損失を低減するには、パワー半導体モジュールの寄生インダクタンスを低減させることが望ましい。
特開２００４−４８８２３号公報
本発明が解決しようとする課題は、寄生インダクタンスを低減する半導体装置を提供することにある。
実施形態の半導体装置は、基板と、前記基板上に並べて配置され、各回路ユニットが、第１の電極、第２の電極、前記第１の電極および前記第２の電極間に電気的に直列に接続される第１のスイッチング素子と第２のスイッチング素子、前記第１の電極および前記第２の電極間に前記第１のスイッチング素子と前記第２のスイッチング素子に対し電気的に並列に接続されるコンデンサ、前記第１のスイッチング素子と前記第２のスイッチング素子との間に接続される交流電極を有する複数の回路ユニットと、前記複数の回路ユニットを囲む筐体と、を備え、前記各回路ユニットの第１の電極に共通の電位が与えられ、前記各回路ユニットの第２の電極に共通の電位が与えられ、前記各回路ユニットの前記交流電極が互いに接続されている。
第１の実施形態の半導体装置の回路図である。 第１の実施形態の半導体装置の模式図である。 第１の実施形態の半導体装置を用いたインバータ回路の回路図である。 第２の実施形態の半導体装置の模式図である。
以下、図面を参照しつつ本発明の実施形態を説明する。なお、以下の説明では、同一の部材等には同一の符号を付し、一度説明した部材等については適宜その説明を省略する。
（第１の実施形態）
本実施形態の半導体装置は、基板と、基板上に並べて配置され、各回路ユニットが、第１の電極、第２の電極、第１の電極および第２の電極間に電気的に直列に接続される第１のスイッチング素子と第２のスイッチング素子、第１の電極および第２の電極間に第１のスイッチング素子と第２のスイッチング素子に対し電気的に並列に接続されるコンデンサ、第１のスイッチング素子と第２のスイッチング素子との間に接続される交流電極を有する複数の回路ユニットと、複数の回路ユニットを囲む筐体と、を備える。そして、各回路ユニットの第１の電極に共通の電位が与えられ、各回路ユニットの第２の電極に共通の電位が与えられ、各回路ユニットの交流電極が互いに接続されている。
図１は、本実施形態の半導体装置の回路図である。図２は、本実施形態の半導体装置の模式図である。図２（ａ）が上面図、図２（ｂ）は、図２（ａ）のＡＡ断面図である。図２（ａ）は、図２（ｂ）の半導体装置のコンデンサ領域βが省略されて表示されている。
本実施形態の半導体装置１００は、１個の樹脂パッケージ内に収められるパワー半導体モジュール（以下、単にモジュールとも称する）である。本実施形態の半導体装置は、基板８０上に４つの回路ユニット、すなわち、第１の回路ユニット１０、第２の回路ユニット２０、第３の回路ユニット３０、第４の回路ユニット４０が並べて配置される。
第１の回路ユニット１０は、第１の電極１１ａ、第２の電極１２ａを備える。そして、第１の電極１１ａと外部の回路を接続する第１の電極端子１１ｂと、第２の電極１２ａと外部の回路を接続する第２の電極端子１２ｂを備える。
そして、第１の電極１１ａと第２の電極１２ａとの間に、電気的に直列に接続される第１のスイッチング素子１３と第２のスイッチング素子１４を備える。第１のスイッチング素子１３と第２のスイッチング素子１４は、例えば、ＳｉＣ（炭化珪素）のＭＯＳＦＥＴ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）である。
第１のスイッチング素子１３のソース側が第１の電極１１ａとなる。また、第２のスイッチング素子１４のドレイン側が第２の電極１２ａとなる。第１のスイッチング素子１３には、第１のスイッチング素子１３を制御する第１のゲート電極１３ａが設けられ、第２のスイッチング素子１４には、第２のスイッチング素子１４を制御する第２のゲート電極１４ａが設けられる。
第１のスイッチング素子１３と第２のスイッチング素子１４のそれぞれと並列に、図示しない還流ダイオードを設ける構成としてもかまわない。
そして、第１のスイッチング素子１３と第２のスイッチング素子１４に対して、電気的に並列に接続されるコンデンサ１５を備える。コンデンサ１５は、第１のスイッチング素子１３と第２のスイッチング素子１４のスイッチング時の過渡的な電流に対して第１の電極１１ａと第２の電極１２ａ間を低インピーダンスで接続することにより、第１のスイッチング素子１３、第２のスイッチング素子１４、コンデンサ１５の回路ループの寄生インダクタンスを低減させる機能を備える。
そして、第１のスイッチング素子１３と第２のスイッチング素子１４との間に接続される交流電極１６を備える。交流電極１６は、負荷に接続される。
第１の回路ユニット１０同様、第２の回路ユニット２０は、第１の電極２１ａ、第２の電極２２ａを備える。そして、第１の電極２１ａと外部の回路を接続する第１の電極端子２１ｂと第２の電極２２ａと外部の回路を接続する第２の電極端子２２ｂを備える。
そして、第１の電極２１ａと第２の電極２２ａとの間に、電気的に直列に接続される第１のスイッチング素子２３と第２のスイッチング素子２４を備える。第１のスイッチング素子２３と第２のスイッチング素子２４は、例えば、ＳｉＣのＭＯＳＦＥＴである。
第１のスイッチング素子２３のソース側が第１の電極２１ａとなる。また、第２のスイッチング素子２４のドレイン側が第２の電極２２ａとなる。第１のスイッチング素子２３には、第１のスイッチング素子２３を制御する第１のゲート電極２３ａが設けられ、第２のスイッチング素子２４には、第２のスイッチング素子２４を制御する第２のゲート電極２４ａが設けられる。
第１のスイッチング素子２３と第２のスイッチング素子２４のそれぞれと並列に、図示しない還流ダイオードを設ける構成としてもかまわない。
そして、第１のスイッチング素子２３と第２のスイッチング素子２４に対して、電気的に並列に接続されるコンデンサ２５を備える。コンデンサ２５は、第１のスイッチング素子２３と第２のスイッチング素子２４のスイッチング時の過渡的な電流に対して第１の電極２１ａと第２の電極２２ａ間を低インピーダンスで接続することにより、第１のスイッチング素子２３、第２のスイッチング素子２４、コンデンサ２５の回路ループの寄生インダクタンスを低減させる機能を備える。
そして、第１のスイッチング素子２３と第２のスイッチング素子２４との間に接続される交流電極２６を備える。交流電極２６は、負荷に接続される。
第１の回路ユニット１０同様、第３の回路ユニット３０は、第１の電極３１ａ、第２の電極３２ａを備える。そして、第１の電極３１ａと外部の回路を接続する第１の電極端子３１ｂと第２の電極３２ａと外部の回路を接続する第２の電極端子３２ｂを備える。
そして、第１の電極３１ａと第２の電極３２ａとの間に、電気的に直列に接続される第１のスイッチング素子３３と第２のスイッチング素子３４を備える。第１のスイッチング素子３３と第２のスイッチング素子３４は、例えば、ＳｉＣのＭＩＳＦＥＴである。
第１のスイッチング素子３３のソース側が第１の電極３１ａとなる。また、第２のスイッチング素子３４のドレイン側が第２の電極３２ａとなる。第１のスイッチング素子３３には、第１のスイッチング素子３３を制御する第１のゲート電極３３ａが設けられ、第２のスイッチング素子３４には、第２のスイッチング素子３４を制御する第２のゲート電極３４ａが設けられる。
第１のスイッチング素子３３と第２のスイッチング素子３４のそれぞれと並列に、図示しない還流ダイオードを設ける構成としてもかまわない。
そして、第１のスイッチング素子３３と第２のスイッチング素子３４に対して、電気的に並列に接続されるコンデンサ３５を備える。コンデンサ３５は、第１のスイッチング素子３３と第２のスイッチング素子３４のスイッチング時の過渡的な電流に対して第１の電極３１ａと第２の電極３２ａ間を低インピーダンスで接続することにより、第１のスイッチング素子３３、第２のスイッチング素子３４、コンデンサ３５の回路ループの寄生インダクタンスを低減させる機能を備える。
そして、第１のスイッチング素子３３と第２のスイッチング素子３４との間に接続される交流電極３６を備える。交流電極３６は、負荷に接続される。
第１の回路ユニット１０同様、第４の回路ユニット４０は、第１の電極４１ａ、第２の電極４２ａを備える。そして、第１の電極４１ａと外部の回路を接続する第１の電極端子４１ｂと第２の電極４２ａと外部の回路を接続する第２の電極端子４２ｂを備える。
そして、第１の電極４１ａと第２の電極４２ａとの間に、電気的に直列に接続される第１のスイッチング素子４３と第２のスイッチング素子４４を備える。第１のスイッチング素子４３と第２のスイッチング素子４４は、例えば、ＳｉＣのＭＯＳＦＥＴである。
第１のスイッチング素子４３のソース側が第１の電極４１ａとなる。また、第２のスイッチング素子４４のドレイン側が第２の電極４２ａとなる。第１のスイッチング素子４３には、第１のスイッチング素子４３を制御する第１のゲート電極４３ａが設けられ、第２のスイッチング素子４４には、第２のスイッチング素子４４を制御する第２のゲート電極４４ａが設けられる。
第１のスイッチング素子４３と第２のスイッチング素子４４のそれぞれと並列に、図示しない還流ダイオードを設ける構成としてもかまわない。
そして、第１のスイッチング素子４３と第２のスイッチング素子４４に対して、電気的に並列に接続されるコンデンサ４５を備える。コンデンサ４５は、第１のスイッチング素子４３と第２のスイッチング素子４４のスイッチング時の過渡的な電流に対して第１の電極４１ａと第２の電極４２ａ間を低インピーダンスで接続することにより、第１のスイッチング素子４３、第２のスイッチング素子４４、コンデンサ４５の回路ループの寄生インダクタンスを低減させる機能を備える。
そして、第１のスイッチング素子４３と第２のスイッチング素子４４との間に接続される交流電極４６を備える。交流電極４６は、負荷に接続される。
本実施形態の半導体装置１００は、第１の回路ユニット１０、第２の回路ユニット２０、第３の回路ユニット３０、第４の回路ユニット４０の少なくとも側面を囲む筐体５０を備える。筐体５０は、第１ないし第４の回路ユニット１０、２０、３０、４０を機械的に保護する機能を備える。筐体５０は、例えば、エポキシ樹脂等の樹脂である。
各回路ユニットの第１の電極１１ａ、２１ａ、３１ａ、４１ａには、第１の電極端子１１ｂ、２１ｂ、３１ｂ、４１ｂを介して外部から共通の電位が与えられる。ここでは、グランド電位とする。第１の電極１１ａ、２１ａ、３１ａ、４１ａはモジュール１００内で相互に接続される構成とすることも可能である。
また、各回路ユニットの第２の電極１２ａ、２２ａ、３２ａ、４２ａには、第２の電極端子１２ｂ、２２ｂ、３２ｂ、４２ｂを介して外部から共通の電位が与えられる。ここでは、正電圧が印加される。第２の電極１２ａ、２２ａ、３２ａ、４２ａはモジュール１００内で相互に接続される構成とすることも可能である。
そして、各回路ユニットの交流電極１６、２６、３６、４６が互いに接続され、交流電極端子５２に接続される。
各回路ユニットの第１のゲート電極１３ａ、２３ａ、３３ａ、４３ａが互いに接続され、第１のゲート電極端子５４に接続される。また、各回路ユニットの第１のスイッチング素子１３、２３、３３、４３のソース側が互いに接続され、ゲート制御回路用の第１のソース端子５６に接続される。第１のゲート電極端子５４とゲート制御回路用の第１のソース端子５６は、図示しない第１のゲート制御回路に接続される。
また、各回路ユニットの第２のゲート電極１４ａ、２４ａ、３４ａ、４４ａが互いに接続され、第２のゲート電極端子５８に接続される。また、各回路ユニットの第２のスイッチング素子１４、２４、３４、４４のソース側が互いに接続され、ゲート制御回路用の第２のソース端子６０に接続される。第２のゲート電極端子５８とゲート制御回路用の第２のソース端子６０は、図示しない第２のゲート制御回路に接続される。
半導体装置１００は、図２（ｂ）に示されるように、第１のスイッチング素子１３、２３、３３、４３および第２のスイッチング素子１４、２４、３４、４４が配置されるスイッチング素子領域αと、コンデンサ１５、２５、３５、４５が配置されるスイッチング素子領域αの上方にコンデンサ領域βを備えている。言い換えれば、コンデンサ１５、２５、３５、４５が、第１のスイッチング素子１３、２３、３３、４３と第２のスイッチング素子１４、２４、３４、４４に対し、基板８０と反対側に設けられる。このように、スイッチング素子領域αとコンデンサ領域βを積層させる構成により、半導体装置１００のサイズの縮小が可能となる。
基板８０は、放熱性を向上させる観点から金属等の導体であることが好ましい。例えば、基板８０は銅である。
また、基板８０が導体の場合、第１のスイッチング素子１３、２３、３３、４３および第２のスイッチング素子１４、２４、３４、４４の間には、例えば、セラミックス等の絶縁体１７、２７、３７、４７が設けられる。
例えば、モジュールのグランド電位の端子と、正電圧が印加される端子を一括して１個のコンデンサに接続する場合、寄生インダクタンスの自己インダクタンス成分が大きくなる。また、接続配線の寄生インダクタンスにはスイッチング素子４個分の電流が流れるので、電流の時間変化率（ｄｉ／ｄｔ）が大きくなる。したがって、配線インダクタンス（寄生インダクタンス）とモジュールを流れる電流の時間変化率（ｄｉ／ｄｔ）に比例するターンオフ時の過電圧を抑制することが困難となる。
本実施形態の半導体装置１００は、モジュールを複数の並列に接続される回路ユニットに分割する。そして、コンデンサもそれぞれの回路ユニットに分割して接続し内蔵する。このため、一括して１個のコンデンサに接続する場合に比較して回路ユニットの分割数分、寄生インダクタンスの自己インダクタンス成分が小さくなる。さらに、それぞれの回路ユニットにはスイッチング素子数に応じた電流が流れるので電流の時間変化率（ｄｉ／ｄｔ）が小さくなる。
この構成により、寄生インダクタンスと回路ユニットのｄｉ／ｄｔが小さくなり、結果的に過電圧を抑制することが可能である。また、過電圧を抑制することでスイッチング速度の向上も可能となり、スイッチング損失（∫ｉｘｖｘｄｔ）を低減することが可能となる。
なお、ここでは、回路ユニットが４個の場合を例に説明したが、回路ユニットの数は４個に限定されるものではなく、複数であれば任意の数とすることが可能である。例えば、モジュールの必要とされる容量に応じて、並列配置される回路ユニットの数を選択すれば良い。
過電圧を抑制し、スイッチング損失を低減する観点から、各回路ユニットを流れる電流が１００Ａ（アンペア）以下とするよう分割数を選択することが望ましい。
図３は、本実施形態の半導体装置を用いたインバータ回路の回路図である。本実施形態のモジュール１００と同一構成の３個のモジュール１００ａ、１００ｂ、１００ｃを負電圧端子（Ｎ）と正電圧端子（Ｐ）との間に並列に接続することで、３個の交流電極端子Ｕ、Ｖ、Ｗを備える三相インバータ回路が実現される。この三相インバータ回路においても、過電圧の抑制とスイッチング損失の低減が実現される。
（第２の実施形態）
本実施形態の半導体装置は、隣接する回路ユニットの間に、導体の磁気遮蔽板を備えること以外は、第１の実施形態と同様である。したがって、第１の実施形態と重複する内容については記述を省略する。
図４は、本実施形態の半導体装置の模式図である。図４（ａ）が上面図、図４（ｂ）は、図４（ａ）のＡＡ断面図である。図４（ａ）は、図４（ｂ）の半導体装置のコンデンサ領域βが省略されて表示されている。
本実施形態の半導体装置２００は、隣接する回路ユニットの間、すなわち、第１の回路ユニット１０と第２の回路ユニット２０、第２の回路ユニット２０と第３の回路ユニット３０、第３の回路ユニット３０と第４の回路ユニット４０の間に、磁気遮蔽板７０が設けられる。磁気の遮蔽特性を向上させる観点から、磁気遮蔽板７０は、図４（ａ）に示すように筐体５０の対向する内側面間に連続して設けられることが望ましい。
磁気遮蔽板７０は、例えば、金属である。金属は例えばアルミニウムである。
磁気遮蔽板７０は、例えば、平板であっても、メッシュ状であってもかまわない。
本実施形態の半導体装置２００によれば、磁気遮蔽板７０を設けることで、回路ユニット間の時束の錯交が抑制される。したがって、寄生インダクタンスの相互インダクタス成分が抑制され、寄生インダクタンスが低減する。このため、さらに、配線インダクタンス（寄生インダクタンス）とモジュールを流れる電流の時間変化率（ｄｉ／ｄｔ）に比例するターンオフ時の過電圧が抑制される。また、過電圧を抑制することで、さらなるスイッチング速度の向上も可能となり、スイッチング損失（∫ｉｘｖｘｄｔ）を低減することが可能となる。
以上、実施形態においては、第１のスイッチング素子および第２のスイッチング素子について、ＭＯＳＦＥＴを例に説明したが、ＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ Ｇａｔｅ Ｂｉｐｏｌａｒ Ｔｒａｎｓｉｓｔｏｒ）やＨＥＭＴ（Ｈｉｇｈ Ｅｌｅｃｔｒｏｎ Ｍｏｂｉｌｉｔｙ Ｔｒａｎｓｉｓｔｏｒ）等を適用することも可能である。
また、第１のスイッチング素子および第２のスイッチング素子の半導体材料としてＳｉＣ（炭化珪素）を例に説明したが、Ｓｉ（シリコン）やＧａＮ（窒化ガリウム）等を適用することも可能である。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。例えば、一実施形態の構成要素を他の実施形態の構成要素と置き換えまたは変更してもよい。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
１０ 第１の回路ユニット
１１ａ〜ｄ 第１の電極
１２ａ〜ｄ 第２の電極
１３ 第１のスイッチング素子
１３ａ 第１のゲート電極
１４ 第２のスイッチング素子
１４ａ 第２のゲート電極
１５ コンデンサ
１７ 絶縁体
２０ 第２の回路ユニット
２３ 第１のスイッチング素子
２３ａ 第１のゲート電極
２４ 第２のスイッチング素子
２４ａ 第２のゲート電極
２５ コンデンサ
２７ 絶縁体
３０ 第３の回路ユニット
３３ 第１のスイッチング素子
３３ａ 第１のゲート電極
３４ 第２のスイッチング素子
３４ａ 第２のゲート電極
３５ コンデンサ
３７ 絶縁体
４０ 第４の回路ユニット
４３ 第１のスイッチング素子
４３ａ 第１のゲート電極
４４ 第２のスイッチング素子
４４ａ 第２のゲート電極
４５ コンデンサ
４７ 絶縁体
５０ 筐体
７０ 磁気遮蔽板
８０ 基板
１００ 半導体装置
２００ 半導体装置

Claims (10)

  1. 基板と、
    前記基板上に並べて配置され、各回路ユニットが、第１の電極、第２の電極、前記第１の電極および前記第２の電極間に電気的に直列に接続される第１のスイッチング素子と第２のスイッチング素子、前記第１の電極および前記第２の電極間に前記第１のスイッチング素子と前記第２のスイッチング素子に対し電気的に並列に接続されるコンデンサ、前記第１のスイッチング素子と前記第２のスイッチング素子との間に接続される交流電極を有する複数の回路ユニットと、
    前記複数の回路ユニットを囲む筐体と、を備え、
    前記各回路ユニットの第１の電極に共通の電位が与えられ、前記各回路ユニットの第２の電極に共通の電位が与えられ、前記各回路ユニットの前記交流電極が互いに接続されていることを特徴とする半導体装置。
  2. 隣接する前記回路ユニットの間に、導体の磁気遮蔽板を備えることを特徴とする請求項１記載の半導体装置。
  3. 前記第１のスイッチング素子および前記第２のスイッチング素子が、ＭＯＳＦＥＴまたはＩＧＢＴであることを特徴とする請求項１または請求項２記載の半導体装置。
  4. 前記筐体が樹脂であることを特徴とする請求項１ないし請求項３いずれか一項記載の半導体装置。
  5. 前記磁気遮蔽板が前記筐体の対向する内側面間に連続して設けられることを特徴とする請求項２記載の半導体装置。
  6. 前記磁気遮蔽板がアルミニウムであることを特徴とする請求項２または請求項５記載の半導体装置。
  7. 前記基板が導体であることを特徴とする請求項１ないし請求項６いずれか一項記載の半導体装置。
  8. 前記基板が導体であり、前記基板と前記第１のスイッチング素子および前記第２のスイッチング素子との間に絶縁体が設けられることを特徴とする請求項１ないし請求項７いずれか一項記載の半導体装置。
  9. 前記コンデンサが、前記第１のスイッチング素子と前記第２のスイッチング素子に対し、前記基板と反対側に設けられることを特徴とする請求項１ないし請求項８いずれか一項記載の半導体装置。
  10. 前記回路ユニットが、前記第１のスイッチング素子を制御する第１のゲート電極と、前記第２のスイッチング素子を制御する第２のゲート電極を有することを特徴とする請求項１ないし請求項９いずれか一項記載の半導体装置。
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