WO2013018811A1 - パワー半導体モジュール - Google Patents

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WO2013018811A1
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conductive layer
transistor
semiconductor module
power semiconductor
ceramic substrate
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康平 松井
智 谷本
村上　善則
祐輔 図子
佐藤　伸二
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富士電機株式会社
日産自動車株式会社
サンケン電気株式会社
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    • H02M7/00—Conversion of ac power input into dc power output; Conversion of dc power input into ac power output
    • H02M7/003—Constructional details, e.g. physical layout, assembly, wiring or busbar connections

Definitions

  • the present invention relates to a power semiconductor module used for a power converter or the like.
  • IGBT Insulated Gate Bipolar Transistor
  • FET Field Effect Transistor
  • This invention is made
  • the power semiconductor module of the present invention includes a first ceramic substrate, a first conductive layer disposed on one main surface of the first ceramic substrate, and the first conductive layer on the other main surface of the first ceramic substrate.
  • a second conductive layer disposed in a region opposite to the substrate, a transistor having a wider bandgap than silicon and disposed on the surface of the first conductive layer, and switching the transistor to switch the first conductive layer and A connecting member that electrically connects the first conductive layer and the second conductive layer so that a reverse current change occurs in the second conductive layer; and one main surface on the surface of the second conductive layer.
  • a second ceramic substrate disposed so as to be in contact; and a third conductive layer disposed on the other main surface of the second ceramic substrate so as to be insulated from the second conductive layer.
  • the electrical resistance (on-resistance) in the conduction state of the transistor is reduced, and a desired operation can be performed even at a high temperature.
  • a power semiconductor module that can operate without using a large heat radiating member can be realized.
  • a surge voltage can be suppressed by reducing the inductive reactance of a circuit by mutual inductance.
  • a power semiconductor module capable of maximizing the performance of the transistor can be realized.
  • a heat radiating member in contact with the surface of the third conductive layer may be provided. According to this configuration, since the heat dissipation member is disposed on the surface of the third conductive layer separated from the second conductive layer by the second ceramic substrate, the heat dissipation member can be insulated from the second conductive layer. Thereby, the safety
  • the transistor is preferably a field effect transistor or IGBT.
  • a field effect transistor By using a field effect transistor, a low-loss power semiconductor module can be realized.
  • the transistor is preferably made of a wide band gap material that can be used at a temperature of 200 ° C. or higher. If it can be used under such temperature conditions, the heat dissipation member can be sufficiently downsized.
  • the first conductive layer includes a first member and a second member disposed apart from the first member, and the first transistor and the second member are disposed on a surface of the first member. 1 diode is disposed, the first transistor and the first diode are connected by a first conductive wire, and the first transistor and the second member are connected by a second conductive wire. preferable. According to this configuration, since the first diode and the second member are connected via the first transistor, the power semiconductor module is reduced in size as compared with the case where the first diode and the second member are directly connected. It is possible to
  • the first conductive layer includes a first member and a second member separated from the first member, and a first transistor and a first diode are disposed on the surface of the first member.
  • a second transistor and a second diode are disposed on a surface of the second member; the first member is connected to a first terminal of the first transistor and a first terminal of the first diode;
  • a second terminal of one transistor and a second terminal of the first diode are connected to the second member, and the second member is connected to a first terminal of the second transistor and a first terminal of the second diode.
  • the second terminal of the second transistor and the second terminal of the second diode may be connected to the connection member.
  • a power semiconductor module capable of exhibiting high performance without using a large heat radiating member can be provided.
  • FIG. 1 is a schematic diagram illustrating a configuration example of a power semiconductor module according to the present embodiment.
  • FIG. 1A is a schematic plan view seen from the element arrangement surface side
  • FIG. 1B is a schematic cross-sectional view showing a conductive wire.
  • the power semiconductor module 1 includes a first ceramic substrate 11 serving as a support member.
  • the first ceramic substrate 11 is a substrate having a substantially rectangular planar shape made of an insulating material such as silicon nitride, aluminum nitride, or aluminum oxide.
  • a first conductive layer 21 made of a plurality of metal plates is provided on one main surface (upper side) which is the element arrangement surface side of the first ceramic substrate 11, and the other main surface of the first ceramic substrate 11.
  • a second conductive layer 22 made of a metal plate is provided on the lower side.
  • the metal plates constituting the first conductive layer 21 and the second conductive layer 22 are made of a metal material such as copper or aluminum and are brazed to the first ceramic substrate 11.
  • the first conductive layer 21 may be a conductive member made of a conductive material other than metal.
  • the first conductive layer 21 is composed of metal plates 21a to 21f that are spaced apart from each other.
  • An external connection terminal 31a for power supply is connected to the metal plate 21a
  • an external connection terminal 31b for power supply is connected to the metal plate 21b
  • an output terminal 36 is connected to the metal plate 21c.
  • the second conductive layer 22 is composed of a single metal plate.
  • a diode 32a as a rectifying element and a transistor 33a as a switching element are arranged on the metal plate 21b. Terminals are formed on the lower surfaces of the diode 32a and the transistor 33a so as to be exposed, and the terminals and the metal plate 21b are electrically connected by solder. Further, terminals are respectively formed on the upper surfaces of the diode 32a and the transistor 33a, and conductive wires 34a to 34c are connected to the terminals so as to form a connection relationship described later.
  • a diode 32b as a rectifying element and a transistor 33b as a switching element are arranged on the metal plate 21c. Terminals are respectively formed on the lower surfaces of the diode 32b and the transistor 33b so that the terminals are electrically connected to the metal plate 21c by soldering. In addition, terminals are formed on the upper surfaces of the diode 32b and the transistor 33b so that the terminals are exposed, and conductive wires 34d to 34f are connected to the terminals so as to form a connection relationship described later.
  • the transistors 33a and 33b and the diodes 32a and 32b described above are made of a semiconductor material having a wider band gap than silicon. Since the transistors 33a and 33b and the diodes 32a and 32b made of such a semiconductor material can have lower on-resistance than transistors made of silicon, conduction loss can be reduced. Further, the transistors 33a and 33b and the diodes 32a and 32b made of such a semiconductor material can operate at a relatively high temperature of 200 ° C. or higher. As such a wide band gap semiconductor material, for example, silicon carbide (SiC) or gallium nitride (GaN) can be used.
  • SiC silicon carbide
  • GaN gallium nitride
  • the transistors 33a and 33b are preferably, for example, FETs. By using FETs as the transistors 33a and 33b, the switching speed can be increased, and the conversion efficiency of the power converter when the power semiconductor module 1 is used can be increased. However, the transistors 33a and 33b are not limited to FETs.
  • a second ceramic substrate 12 having substantially the same shape as the first ceramic substrate 11 is provided on the lower surface of the second conductive layer 22.
  • the second ceramic substrate 12 is made of silicon nitride, aluminum nitride, aluminum oxide, or the like so that the lower surface of the second conductive layer 22 and the upper surface of the second ceramic substrate 12 are in contact with each other.
  • the entire lower surface of the second conductive layer 22 is brazed.
  • a third conductive layer 23 made of a metal plate is provided on the lower surface of the second ceramic substrate 12.
  • the third conductive layer 23 is made of a metal material such as copper or aluminum, and is soldered to the second ceramic substrate 12 so that the lower surface of the second ceramic substrate 12 and the upper surface of the third conductive layer 23 are in contact with each other. ing.
  • FIG. 2 is a view of the power semiconductor module with the heat dissipation member attached as viewed from the direction of the arrow X1 shown in FIGS. 1A and 1B. However, in FIG. 2, a part of the configuration of the power semiconductor module is omitted.
  • a copper base 42 of the heat dissipation member 41 is soldered to the lower surface of the third conductive layer 23.
  • the cooling fins 44 are fixed to the copper base 42 by bolts 43 screwed from the upper surface of the copper base 42 in a state where the lower surface of the copper base 42 and the upper surface of the cooling fin 44 are in contact with each other. Thereby, the power semiconductor module 1 can be kept in an operable temperature range.
  • FIG. 3 is a circuit configuration diagram of the power semiconductor module according to the present embodiment.
  • a transistor 33a that is an n-channel FET and a transistor 33b that is an n-channel FET are provided in the power semiconductor module 1, between the external connection terminal 31a for power supply and the external connection terminal 31b.
  • a transistor 33a that is an n-channel FET and a transistor 33b that is an n-channel FET are provided in the power semiconductor module 1, between the external connection terminal 31a for power supply and the external connection terminal 31b.
  • a transistor 33a that is an n-channel FET and a transistor 33b that is an n-channel FET are provided in series.
  • the drain terminal exposed on the lower surface of the transistor 33a is connected to the metal plate 21b, and a high potential from the power source is applied through the external connection terminal 31b.
  • the source terminal exposed on the upper surface of the transistor 33b is connected to the metal plate 21d by a conductive wire 34e. Further, the metal plate 21 d is electrically connected to the metal plate constituting the second conductive layer 22 by the connection member 35 b provided in the through hole of the first ceramic substrate 11, and constitutes the second conductive layer 22. The metal plate is electrically connected to the metal plate 21 a by a connection member 35 a provided in the through hole of the first ceramic substrate 11. Thereby, a low potential is applied to the source terminal of the transistor 33b through the external connection terminal 31a.
  • the source terminal exposed on the upper surface of the transistor 33a is connected to the metal plate 21c by the conductive wire 34b.
  • the drain terminal exposed on the lower surface of the transistor 33b is connected to the metal plate 21c. Thereby, the source terminal of the transistor 33a and the drain terminal of the transistor 33b are connected to the common output terminal 36 connected to the metal plate 21c.
  • the gate terminal exposed on the upper surface of the transistor 33a is connected to the metal plate 21e by the conductive wire 34c, and a control potential for controlling the switching of the transistor 33a is applied from the outside through the metal plate 21e and the conductive wire 34c. It is like that.
  • the gate terminal exposed on the upper surface of the transistor 33b is connected to the metal plate 21f by the conductive wire 34f, and a control potential for controlling the switching of the transistor 33b is applied from the outside through the metal plate 21f and the conductive wire 34f. It has come to be.
  • the transistors 33a and 33b are n-channel FETs, they are turned on when the potential difference generated between the gate and the source is larger than the threshold voltage, and turned off when the potential difference generated between the gate and the source is smaller than the threshold voltage. It becomes.
  • a diode 32a is connected in parallel to the transistor 33a. Specifically, the cathode exposed on the lower surface of the diode 32a is connected to the metal plate 21b, and the anode exposed on the upper surface of the diode 32a is connected to the drain terminal exposed on the upper surface of the transistor 33a by the conductive wire 34a. Has been. Thereby, the reverse bias is applied to the diode 32a from the power source.
  • a diode 32b is connected in parallel to the transistor 33b. Specifically, the cathode exposed on the lower surface of the diode 32b is connected to the metal plate 21c, and the anode exposed on the upper surface of the diode 32b is connected to the drain terminal exposed on the upper surface of the transistor 33b by the conductive wire 34d. Has been. Thereby, the reverse bias is applied to the diode 32b from the power source.
  • a predetermined high potential is applied to the gate of the transistor 33a to turn on the transistor 33a, or a predetermined high potential is applied to the gate of the transistor 33b to cause the transistor 33b.
  • a predetermined high potential is applied to the gate of the transistor 33a to turn on the transistor 33a
  • a predetermined high potential is applied to the gate of the transistor 33b to cause the transistor 33b.
  • it is possible to control the voltage appearing at the output terminal 36 according to whether the transistors 33a and 33b are on or off.
  • it is used as an inverter that converts direct current into alternating current (single-phase alternating current when there are two power semiconductor modules 1 and three-phase alternating current when there are two). Can do.
  • the temperature of each part of the power semiconductor module is simulated when using conventional silicon (Si) and when using silicon carbide (SiC) for the transistor. did.
  • a simulation was performed for two conditions of an element A1 using silicon carbide (SiC) and an element A2 using silicon (Si).
  • simulation was performed on two conditions of the structure B1 having the second ceramic substrate and the third conductive layer, and the structure B2 having no second conductive substrate.
  • ⁇ T (j ⁇ c) represents a temperature difference from the contact surface between the transistor and the metal plate in the semiconductor module to the contact surface between the heat dissipation member and the semiconductor module
  • ⁇ T (c ⁇ a) represents the temperature difference in the heat dissipation member.
  • the temperature difference from the contact surface with the semiconductor module to the atmosphere is shown.
  • the atmospheric temperature was 40 ° C.
  • a second ceramic substrate that is thermally disadvantageous is provided to prevent charging of the heat dissipation member, but a structure that does not include the second ceramic substrate (Comparative 1).
  • the change in Rth (ca) remains at about 5%.
  • the power semiconductor module 1 according to the present embodiment has a large heat dissipation member despite the thermally disadvantageous two-layer substrate structure (two-layer structure of the first ceramic substrate and the second ceramic substrate). It is not necessary to use a thermal design, and it is not necessary to change the thermal design greatly.
  • the power semiconductor module 1 has a thermal margin in spite of adopting a thermally disadvantageous two-layer substrate structure to prevent the heat radiation member from being charged. It can operate sufficiently without using a large heat dissipation member.
  • the power semiconductor module using silicon since the power semiconductor module using silicon has no thermal margin, if the two-layer substrate structure is adopted, the heat dissipation member must be enlarged.
  • FIG. 5 is a schematic diagram showing the direction of current change of the power semiconductor module according to the present embodiment.
  • the metal plate 21 a provided on the upper surface of the first ceramic substrate 11 is provided on the lower surface of the first ceramic substrate 11 by the connection member 35 a provided in the through hole of the first ceramic substrate 11.
  • Two conductive layers 22 are connected.
  • the metal plate 21 d provided on the upper surface of the first ceramic substrate 11 is connected to the second conductive layer 22 by a connection member 35 b provided in the through hole of the first ceramic substrate 11.
  • the external connection terminal 31b, the metal plate 21b, the metal plate 21c, and the metal plate 21d on the upper surface of the first ceramic substrate 11 are connected to the second conductive layer 22 on the lower surface of the first ceramic substrate 11 by the connection member 35b.
  • the second conductive layer 22 on the lower surface of the first ceramic substrate 11 and the metal plate 21a and the external connection terminal 31a on the upper surface of the first ceramic substrate 11 are connected by the connection member 35a to form a circuit. .
  • the metal plate constituting the second conductive layer 22 Since the change of the current transmitted to the second conductive layer 22 is transmitted to the low potential external connection terminal 31a through the connection member 35a and the conductive member 21a, the metal plate constituting the second conductive layer 22 is directed leftward (arrow X3). Change in current (increase in current) occurs. In other words, the switching of the transistor 33b causes reverse current changes in the metal plates 21b and 21c constituting the first conductive layer 21 and the second conductive layer 22 opposed thereto. More specifically, a reverse current change occurs in the opposing region of the metal plate 21b and the second conductive layer 22, and a reverse current change occurs in the opposing region of the metal plate 21c and the second conductive layer 22.
  • the current change in the reverse direction is performed between the metal plates 21 b and 21 c constituting the first conductive layer 21 and the metal plate constituting the second conductive layer 22. Is configured to occur. For this reason, the inductive reactance (inductance) of the circuit is reduced by the mutual inductance between the metal plates 21 b and 21 c constituting the first conductive layer 21 and the metal plate constituting the second conductive layer 22. For example, in the power semiconductor module 1 according to the present embodiment, it has been confirmed that the inductance of the circuit can be reduced to about 1/10. Thus, the surge voltage in the power semiconductor module 1 can be suppressed by reducing the inductance of the circuit. Note that the direction of the current change in the metal plates 21b and 21c and the direction of the current change in the metal plate constituting the second conductive layer 22 need not be opposite to 180 ° if the circuit inductance can be reduced. good.
  • the surge voltage generated in the above circuit increases as the switching speed increases. This is because the surge voltage depends on the product of the inductive reactance and the time derivative (di / dt) of the current.
  • the transistors 33a and 33b are FETs, the switching speed increases, so that the time differentiation of the current at the time of switching increases.
  • the reverse current flows in the opposing regions.
  • the third conductive layer 23 is insulated from the first conductive layer 21 and the second conductive layer 22 by the second ceramic substrate 12. Thereby, the conduction
  • Such electric shock prevention measures are particularly effective in fields where safety is important, such as railway vehicles and automobiles.
  • the third conductive layer 23 is preferably connected to the ground.
  • the anode exposed on the upper surface of the diode 32a and the metal plate 21c are connected to the source terminal exposed on the upper surface of the transistor 33a.
  • the anode exposed on the upper surface of the diode 32b and the metal plate 21d are connected to the source terminal exposed on the upper surface of the transistor 33b.
  • the metal plate 21d when the anode of the diode 32b and the metal plate 21d are directly connected, the metal plate 21d includes a conductive wire that connects the source terminal of the transistor 33b and the metal plate 21d, and the anode of the diode 32b. Since a conductive wire that connects the metal plate 21d is connected, the metal plate 21d requires a certain area. On the other hand, in the configuration according to the present embodiment, since only the conductive wire that connects the source terminal of the transistor 33b and the metal plate 21d is connected to the metal plate 21d, the area of the metal plate 21d can be reduced. Thereby, it is possible to reduce the size of the power semiconductor module.
  • FIG. 6 is a schematic diagram showing a modification of the power semiconductor module according to the present embodiment.
  • the basic configuration of the power semiconductor module 1 a shown in FIG. 6 is the same as that of the power semiconductor module 1.
  • the main differences between the power semiconductor module 1a according to the present embodiment and the power semiconductor module 1 are the size of the first ceramic substrate 11 and the structure of the connection portion between the first conductive layer 21 and the second conductive layer 22. It is.
  • the first ceramic substrate 11 is slightly smaller than the second ceramic substrate 12, and the width in the horizontal direction (X direction) in the drawing is short. Thereby, part of the upper surface is exposed at both ends of the second conductive layer 22. Further, the conductive wire 34e connects the source terminal of the transistor 33b and the exposed portion at one end of the metal plate constituting the second conductive layer 22, and accordingly, the metal plate 21d is omitted. Has been. In addition, a portion exposed at the other end of the metal plate constituting the second conductive layer 22 and the metal plate 21a are connected by the conductive wire 34g. That is, in the present embodiment, the conductive wire 34e and the conductive wire 34g function as connection members. As described above, when the first conductive layer 21 and the second conductive layer 22 are electrically connected by wire bonding, it is not necessary to provide a through hole and a connection member in the first ceramic substrate, thereby simplifying the manufacturing process. Is possible.
  • the same effect as that of the power semiconductor module 1 can be obtained in the power semiconductor module 1a having such a configuration.
  • the configuration of the present invention by using a transistor formed of a material having a wider band gap than silicon, the on-resistance is reduced, and a desired operation is possible even at a high temperature.
  • a power semiconductor module that can be operated without being used can be realized.
  • the inductive reactance of the circuit can be reduced by the mutual inductance and the surge voltage can be suppressed. Thereby, it is possible to realize a power semiconductor module capable of fully utilizing the characteristics of the transistor and exhibiting high performance.
  • the present invention is not limited to the above embodiment, and can be implemented with various modifications.
  • an IGBT may be used as the transistor.
  • the size, shape, and the like illustrated in the accompanying drawings are not limited thereto, and can be appropriately changed within a range in which the effect of the present invention is exhibited.
  • various modifications can be made without departing from the scope of the object of the present invention.

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Abstract

　大型の放熱部材を用いることなく高い性能を発揮可能なパワー半導体モジュールを提供すること。本発明のパワー半導体モジュール（１）は、第１セラミック基板（１１）と、第１セラミック基板の一方の主面に配置された第１導電層（２１）と、第１セラミック基板の他方の主面において第１導電層と対向する領域に配置された第２導電層（２２）と、シリコンよりバンドギャップの広い材料で構成され、第１導電層の表面に配置されたトランジスタ（３３ａ、３３ｂ）と、前記トランジスタのスイッチングによって第１導電層及び第２導電層に逆向きの電流変化が発生するように第１導電層と第２導電層とを電気的に接続する接続部材（３５ａ）と、第２導電層の表面に一方の主面が接触するように配置された第２セラミック基板（１２）と、第２導電層と絶縁されるように第２セラミック基板の他方の主面に配置された第３導電層（２３）と、を備える。

Description

パワー半導体モジュール
　本発明は、電力変換器などに用いられるパワー半導体モジュールに関する。
　電力用の半導体素子として、ＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ　Ｇａｔｅ　Ｂｉｐｏｌａｒ　Ｔｒａｎｓｉｓｔｏｒ）と呼ばれるものが知られている。このＩＧＢＴは、電界効果型トランジスタ（ＦＥＴ：Ｆｉｅｌｄ　Ｅｆｆｅｃｔ　Ｔｒａｎｓｉｓｔｅｒ）とバイポーラトランジスタとを組み合わせた構造を有しており、これによって、ＦＥＴの高いスイッチング特性と、バイポーラトランジスタの低い発熱特性とを実現している。
　このようなＩＧＢＴを用いるパワー半導体モジュールとして、流れる電流の方向が逆である２本のパワーラインをセラミック基板の両主面に対向配置させて、その相互インダクタンスにより回路のリアクタンスを低減させる構造が提案されている（例えば、特許文献１参照）。このように回路のリアクタンスを低減させることで、スイッチング時におけるサージ電圧を低減して半導体素子の破壊などを防止できる。
特開２００２－４４９６１号公報
　ところで、近年では、変換効率の高い電力変換器が求められている。電力変換器の変換効率を高めるための方法として、例えば、使用する半導体素子のスイッチング速度を高めてスイッチング時の損失を低減する方法が考えられる。ＩＧＢＴより高いスイッチング速度を実現できる構造の半導体素子としては、例えば、ＦＥＴが挙げられる。
　しかしながら、シリコンを用いたＦＥＴはオン抵抗が大きいため、高電圧が適用される電力変換器などに用いると、かえって導通損失が増大してしまう。また、オン抵抗による発熱量が大きいため、大型の放熱部材を用いて冷却効率を高めなくてはならず、半導体モジュールが大型化してしまう。さらに、スイッチング速度が高くなるとそれに応じてサージ電圧も大きくなるため、素子の破壊に対して十分に余裕をもった設計を行わなくてはならなくなり、その結果、半導体素子の性能を十分に発揮させることができなくなる。また、ＩＧＢＴであっても電流が１００Ａを超えるような大容量変換器の場合、大きな電流をオン、オフさせるために、１００Ａ以下の小容量の場合と異なり、ＦＥＴと同様に大きなサージ電圧が発生するという問題がある。
　本発明は、かかる点に鑑みてなされたものであり、大型の放熱部材を用いることなく高い性能を発揮可能なパワー半導体モジュールを提供することを目的とする。
　本発明のパワー半導体モジュールは、第１セラミック基板と、前記第１セラミック基板の一方の主面に配置された第１導電層と、前記第１セラミック基板の他方の主面において前記第１導電層と対向する領域に配置された第２導電層と、シリコンよりバンドギャップの広い材料で構成され、前記第１導電層の表面に配置されたトランジスタと、前記トランジスタのスイッチングによって前記第１導電層及び前記第２導電層に逆向きの電流変化が生じるように前記第１導電層と前記第２導電層とを電気的に接続する接続部材と、前記第２導電層の表面に一方の主面が接触するように配置された第２セラミック基板と、前記第２導電層と絶縁されるように前記第２セラミック基板の他方の主面に配置された第３導電層と、を備えたことを特徴とする。
　この構成によれば、シリコンよりバンドギャップの広い材料で構成されたトランジスタを用いることにより、トランジスタの導通状態における電気抵抗（オン抵抗）が小さくなり、高温においても所望の動作が可能になるため、大型の放熱部材を用いることなく動作可能なパワー半導体モジュールを実現できる。また、対向する第１導電層及び第２導電層に逆向きの電流変化が生じるように構成されているため、相互インダクタンスにより回路の誘導リアクタンスを低減してサージ電圧を抑制できる。これにより、トランジスタの性能を最大限に発揮可能なパワー半導体モジュールを実現できる。
　本発明のパワー半導体モジュールにおいて、前記第３導電層の表面に接する放熱部材を備えても良い。この構成によれば、第２セラミック基板によって第２導電層と隔てられた第３導電層の表面に放熱部材が配置されるため、放熱部材を第２導電層から絶縁することができる。これにより、パワー半導体モジュールの安全性を高めることができる。
　本発明のパワー半導体モジュールにおいて、前記トランジスタは、電界効果型トランジスタ又はＩＧＢＴであることが好ましい。電界効果型トランジスタを用いることにより、低損失のパワー半導体モジュールを実現できる。
　本発明のパワー半導体モジュールにおいて、前記トランジスタは、２００℃以上の温度条件において使用可能なワイドバンドギャップ材料で構成されることが好ましい。このような温度条件で使用可能であれば、放熱部材を十分に小型化可能である。
　本発明のパワー半導体モジュールにおいて、前記第１導電層は、第１部材及び当該第１部材と離間して配置された第２部材で構成され、前記第１部材の表面には第１トランジスタ及び第１ダイオードが配置され、前記第１トランジスタと前記第１ダイオードとは、第１導電性ワイヤにより接続され、前記第１トランジスタと第２部材とは、第２導電性ワイヤにより接続されていることが好ましい。この構成によれば、第１ダイオードと第２部材とが第１トランジスタを介して接続されるため、第１ダイオードと第２部材とを直接的に接続する場合と比較してパワー半導体モジュールを小型化することが可能である。
　本発明のパワー半導体モジュールにおいて、前記第１導電層は、第１部材及び当該第１部材と分離した第２部材で構成され、前記第１部材の表面には第１トランジスタ及び第１ダイオードが配置され、前記第２部材の表面には第２トランジスタ及び第２ダイオードが配置され、前記第１部材は、前記第１トランジスタの第１端子及び前記第１ダイオードの第１端子と接続され、前記第１トランジスタの第２端子及び前記第１ダイオードの第２端子は、前記第２部材と接続され、前記第２部材は、前記第２トランジスタの第１端子及び前記第２ダイオードの第１端子と接続され、前記第２トランジスタの第２端子及び前記第２ダイオードの第２端子は、前記接続部材と接続されていても良い。
　本発明によれば、大型の放熱部材を用いることなく高い性能を発揮可能なパワー半導体モジュールを提供することができる。
本実施の形態に係るパワー半導体モジュールの構成例を示す模式図である。 放熱部材を取り付けたパワー半導体モジュールを示す模式図である。 本実施の形態に係るパワー半導体モジュールの回路構成図である。 電流の時間変化を表す模式図である。 本実施の形態に係るパワー半導体モジュールの電流変化の向きを示す模式図である。 パワー半導体モジュールの変形例を示す模式図である。
（実施の形態１）
　以下、本発明の実施の形態について添付図面を参照して詳細に説明する。図１は、本実施の形態に係るパワー半導体モジュールの構成例を示す模式図である。図１Ａは素子配置面側から見た平面模式図であり、図１Ｂは導電性ワイヤを含むように示した断面模式図である。図１に示すように、パワー半導体モジュール１は、支持部材となる第１セラミック基板１１を含んで構成されている。第１セラミック基板１１は、窒化ケイ素、窒化アルミニウム、又は酸化アルミニウムなどの絶縁性の材料で構成された平面形状が略長方形の基板である。
　第１セラミック基板１１の素子配置面側となる一方の主面（上側）には複数の金属板で構成された第１導電層２１が設けられており、第１セラミック基板１１の他方の主面（下側）には金属板による第２導電層２２が設けられている。第１導電層２１、及び第２導電層２２を構成する金属板は、銅、アルミニウムなどの金属材料で構成されており、第１セラミック基板１１にろう接されている。なお、第１導電層２１は、金属以外の導電材料で構成された導電部材であっても良い。
　第１導電層２１は、互いに離間して配置された金属板２１ａ～２１ｆによって構成されている。金属板２１ａには、電力供給用の外部接続端子３１ａが接続されており、金属板２１ｂには電力供給用の外部接続端子３１ｂが接続されおり、金属板２１ｃには出力端子３６が接続されている。第２導電層２２は、１枚の金属板によって構成されている。
　金属板２１ｂ上には、整流素子であるダイオード３２ａ及びスイッチング素子であるトランジスタ３３ａが配置されている。ダイオード３２ａ及びトランジスタ３３ａの下面にはそれぞれ端子が露出するように形成されており、半田によって、この端子と金属板２１ｂとが電気的に接続されている。また、ダイオード３２ａ及びトランジスタ３３ａの上面にはそれぞれ端子が露出するように形成されており、当該端子には後述する接続関係を形成するように導電性ワイヤ３４ａ～３４ｃが接続されている。
　また、金属板２１ｃ上には、整流素子であるダイオード３２ｂ及びスイッチング素子であるトランジスタ３３ｂが配置されている。ダイオード３２ｂ及びトランジスタ３３ｂの下面にはそれぞれ端子が露出するように形成されており、半田によって、この端子と金属板２１ｃとが電気的に接続されている。また、ダイオード３２ｂ及びトランジスタ３３ｂの上面にはそれぞれ端子が露出するように形成されており、当該端子には後述する接続関係を構成するように導電性ワイヤ３４ｄ～３４ｆが接続されている。
　上述したトランジスタ３３ａ、３３ｂ、ダイオード３２ａ、３２ｂは、シリコンよりバンドギャップの広い半導体材料で構成されている。このような半導体材料で構成されたトランジスタ３３ａ、３３ｂ、ダイオード３２ａ、３２ｂは、シリコンで構成されたトランジスタよりオン抵抗を小さくすることができるため、導通損失を低減できる。また、このような半導体材料で構成されたトランジスタ３３ａ、３３ｂ、ダイオード３２ａ、３２ｂは、２００℃以上の比較的高い温度でも動作可能である。このようなワイドバンドギャップ半導体材料としては、例えば、炭化ケイ素（ＳｉＣ）又は窒化ガリウム（ＧａＮ）などを用いることができる。
　トランジスタ３３ａ、３３ｂは、例えば、ＦＥＴであることが好ましい。トランジスタ３３ａ、３３ｂとしてＦＥＴを用いることによりスイッチング速度の高速化が実現され、パワー半導体モジュール１を用いて構成した場合の電力変換器の変換効率を高めることができる。ただし、トランジスタ３３ａ、３３ｂはＦＥＴに限られない。
　第２導電層２２の下面には、第１セラミック基板１１と略同形状の第２セラミック基板１２が設けられている。第２セラミック基板１２は、第１セラミック基板１１と同様、窒化ケイ素、窒化アルミニウム、又は酸化アルミニウムなどで構成されており、第２導電層２２の下面と第２セラミック基板１２の上面とが接するように、第２導電層２２の下面全体にろう接されている。また、第２セラミック基板１２の下面には金属板により構成された第３導電層２３が設けられている。第３導電層２３は、銅、アルミニウムなどの金属材料で構成されており、第２セラミック基板１２の下面と第３導電層２３の上面とが接するように、第２セラミック基板１２にろう接されている。
　第３導電層２３の下面には放熱部材が取り付けられる。図２は、放熱部材が取り付けられた状態のパワー半導体モジュールを、図１Ａ、Ｂに示す矢印Ｘ１の方向から見た図である。ただし、図２では、パワー半導体モジュールの一部の構成は省略して示している。図２に示すように、第３導電層２３の下面には、放熱部材４１の銅ベース４２が半田付けされている。銅ベース４２には、銅ベース４２の下面と冷却フィン４４の上面とが接した状態で銅ベース４２の上面からねじ込まれたボルト４３により冷却フィン４４が固定されている。これにより、パワー半導体モジュール１を、動作可能な温度範囲に保つことができるようになっている。
　図３は、本実施の形態に係るパワー半導体モジュールの回路構成図である。以下、図１及び図３を参照して説明する。図３に示すように、パワー半導体モジュール１において、電力供給用の外部接続端子３１ａと外部接続端子３１ｂとの間には、ｎチャネル型ＦＥＴであるトランジスタ３３ａと、ｎチャネル型ＦＥＴであるトランジスタ３３ｂとが直列に接続されている。具体的には、トランジスタ３３ａの下面において露出するドレイン端子は、金属板２１ｂと接続されており、外部接続端子３１ｂを通じて電源からの高電位が与えられるようになっている。
　トランジスタ３３ｂの上面において露出するソース端子は、導電性ワイヤ３４ｅによって金属板２１ｄと接続されている。また、金属板２１ｄは、第１セラミック基板１１のスルーホールに設けられた接続部材３５ｂによって第２導電層２２を構成する金属板と電気的に接続されており、第２導電層２２を構成する金属板は、第１セラミック基板１１のスルーホールに設けられた接続部材３５ａによって金属板２１ａと電気的に接続されている。これにより、トランジスタ３３ｂのソース端子には外部接続端子３１ａを通じて低電位が与えられるようになっている。
　トランジスタ３３ａの上面において露出するソース端子は、導電性ワイヤ３４ｂによって金属板２１ｃと接続されている。また、トランジスタ３３ｂの下面において露出するドレイン端子は、金属板２１ｃと接続されている。これにより、トランジスタ３３ａのソース端子及びトランジスタ３３ｂのドレイン端子は、金属板２１ｃと接続された共通の出力端子３６に接続されている。
　トランジスタ３３ａの上面において露出するゲート端子は、導電性ワイヤ３４ｃによって金属板２１ｅと接続されており、金属板２１ｅ及び導電性ワイヤ３４ｃを通じて、外部からトランジスタ３３ａのスイッチングを制御する制御電位が印加されるようになっている。また、トランジスタ３３ｂの上面において露出するゲート端子は、導電性ワイヤ３４ｆによって金属板２１ｆと接続されており、金属板２１ｆ及び導電性ワイヤ３４ｆを通じて、外部からトランジスタ３３ｂのスイッチングを制御する制御電位が印加されるようになっている。トランジスタ３３ａ、３３ｂはｎチャネル型のＦＥＴであるから、ゲート－ソース間に生じる電位差がしきい値電圧より大きい場合にオンとなり、ゲート－ソース間に生じる電位差がしきい値電圧より小さい場合にオフとなる。
　また、図３に示すように、トランジスタ３３ａに対して並列にダイオード３２ａが接続されている。具体的には、ダイオード３２ａの下面において露出するカソードは、金属板２１ｂと接続されており、ダイオード３２ａの上面において露出するアノードは、導電性ワイヤ３４ａによってトランジスタ３３ａの上面において露出するドレイン端子と接続されている。これにより、ダイオード３２ａは、電源から逆方向バイアスが印加されるようになっている。
　同様に、トランジスタ３３ｂに対して並列にダイオード３２ｂが接続されている。具体的には、ダイオード３２ｂの下面において露出するカソードは、金属板２１ｃと接続されており、ダイオード３２ｂの上面において露出するアノードは、導電性ワイヤ３４ｄによってトランジスタ３３ｂの上面において露出するドレイン端子と接続されている。これにより、ダイオード３２ｂは、電源から逆方向バイアスが印加されるようになっている。
　このように構成されたパワー半導体モジュール１において、例えば、トランジスタ３３ａのゲートに所定の高電位が印加されてトランジスタ３３ａがオンになり、又はトランジスタ３３ｂのゲートに所定の高電位が印加されてトランジスタ３３ｂがオンになると、トランジスタ３３ａのソースとドレインとの間、又はトランジスタ３３ｂのソースとドレインとの間には、実質的な電位差が無くなる。このため、トランジスタ３３ａ、３３ｂのオン、オフに応じて出力端子３６に現れる電圧を制御することが可能である。例えば、このようなパワー半導体モジュール１を複数使用することにより、直流を交流に変換するインバータ(パワー半導体モジュール１が２個の場合は単相交流、３個の場合は三相交流)として用いることができる。
　次に、図３及び図４を参照してインバータ駆動における回路動作を説明する。ここでは、トランジスタ３３ａのドレイン端子と出力端子３６との間にインダクタンス負荷３７を加えた場合の動作について説明する。なお、ダイオード３２ａを流れる電流Ｉａ及びトランジスタ３３ｂを流れる電流Ｉｂは、図３及び図４において矢印で示す方向を正方向とする。初期状態において、トランジスタ３３ａ、３３ｂはいずれもオフであり、ダイオード３２ａにはインダクタンス負荷３７による負方向の還流電流Ｉａ０が流れているものとする。
　トランジスタ３３ｂがオフからオンになると、トランジスタ３３ｂには外部接続端子３１ｂからインダクタンス負荷３７を通じて電流が流れる。一方、トランジスタ３３ｂのオンに伴いダイオード３２ａのカソード側の電位が低下するため、ダイオード３２ａに流れていた還流電流Ｉａ０は減少する。この場合、ダイオード３２ａを流れる電流Ｉａは正方向に増加するよう変化する。また、トランジスタ３３ｂがオフからオンになるため、トランジスタ３３ｂを流れる電流Ｉｂは正方向に増加するよう変化する。つまり、ダイオード３２ａの電流変化とトランジスタ３３ｂの電流変化とは正方向の増加（負方向の減少）で一致する。
　その後、トランジスタ３３ｂがオンからオフになると、トランジスタ３３ｂを流れる電流が減少する。この場合、インダクタンス負荷３７は電流を流し続けようとするので、ダイオード３２ａのアノード側の電位が上昇して負方向の還流電流が流れ始める。つまり、ダイオード３２ａの電流変化とトランジスタ３３ｂの電流変化とは負方向の増加（正方向の減少）で一致する。このようにトランジスタ３３ｂのスイッチングによってトランジスタに電流変化が生じる場合、ダイオード３２ａには、正負の方向及び増減が同じ電流変化が生じる。
　なお、ここでは、トランジスタ３３ａのドレイン端子（高電位の外部接続端子３１ｂ）と出力端子３６との間にインダクタンス負荷３７を挿入してトランジスタ３３ｂをスイッチングさせる場合の回路動作を説明したが、トランジスタ３３ｂのソース端子（低電位の外部接続端子３１ａ）と出力端子３６との間にインダクタンス負荷３７を挿入してトランジスタ３３ａをスイッチングさせる場合、トランジスタ３３ａとダイオード３２ｂに正負の方向及び増減が同じ電流変化が生じる。
　本実施の形態に係るパワー半導体モジュール１の特性を確認するため、トランジスタに従来のシリコン（Ｓｉ）を用いる場合と、炭化ケイ素（ＳｉＣ）を用いる場合とにおいて、パワー半導体モジュールの各部の温度をシミュレーションした。ここでは、炭化ケイ素（ＳｉＣ）を用いた素子Ａ１、及びシリコン（Ｓｉ）を用いた素子Ａ２の２条件についてシミュレーションを行った。また、第２セラミック基板及び第３導電層を有する構造Ｂ１、及びこれらを有しない構造Ｂ２の２条件についてシミュレーションを行った。すなわち、素子Ａ１と構造Ｂ１との組み合わせ（実施の形態）、素子Ａ１と構造Ｂ２との組み合わせ（比較１）、素子Ａ２と構造Ｂ１との組み合わせ（比較２）、素子Ａ２と構造Ｂ２との組み合わせ（比較３）の計４条件でシミュレーションを行った。
　シミュレーションにおいて、炭化ケイ素（ＳｉＣ）を用いたトランジスタの損失は２０Ｗ、使用可能な温度の上限は２５０℃と仮定した。また、シリコン（Ｓｉ）を用いたトランジスタの損失は６０Ｗ、使用可能な温度の上限は１５０℃と仮定した。シミュレーション結果を表１に示す。なお、表１において、Ｒｔｈ（ｊ-ｃ）は、半導体モジュールにおけるトランジスタと金属板との接触表面から、放熱部材と半導体モジュールとの接触表面までの熱抵抗を示し、Ｒｔｈ（ｃ-ａ）は、放熱部材と半導体モジュールとの接触表面から、大気までの熱抵抗を示す。また、ΔＴ（ｊ-ｃ）は、半導体モジュールにおけるトランジスタと金属板との接触表面から、放熱部材と半導体モジュールとの接触表面までの温度差を示し、ΔＴ（ｃ-ａ）は、放熱部材における半導体モジュールとの接触表面から、大気までの温度差を示す。大気の温度は４０℃とした。
Figure JPOXMLDOC01-appb-T000001
　表１に示すように、本実施の形態においては、放熱部材の帯電を防止するために熱的に不利な第２セラミック基板を備えているが、第２セラミック基板を備えない構造（比較１）と比較して、Ｒｔｈ（ｃ-ａ）の変化は５％程度に留まっている。このため、本実施の形態に係るパワー半導体モジュール１は、熱的に不利な２層基板構造（第１セラミック基板と第２セラミック基板の２層構造）であるにもかかわらず、大型の放熱部材を用いる必要がなく、熱設計を大きく変更する必要もない。
　一方で、シリコンを用いたパワー半導体モジュールにおいて第２セラミック基板を備える場合（比較２）、第２セラミック基板を備えない構造（比較３）と比較して、Ｒｔｈ（ｃ-ａ）の変化は４０％に達する。このため、シリコンを用いたパワー半導体モジュールにおいて２層基板構造を適用すると、放熱部材を大型化しなくてはならず、熱設計を抜本的に見直さなくてはならない。
　このように、本実施の形態に係るパワー半導体モジュール１は、放熱部材の帯電を防止するため熱的に不利な２層基板構造を採用しているにもかかわらず、熱的に余裕があるため大型の放熱部材を用いなくとも十分に動作可能である。これに対し、シリコンを用いたパワー半導体モジュールにおいては熱的に余裕がないため、２層基板構造を採用すると放熱部材を大型化しなくてはならない。
　図５は、本実施の形態に係るパワー半導体モジュールの電流変化の向きを示す模式図である。上述したように、第１セラミック基板１１の上面に設けられた金属板２１ａは、第１セラミック基板１１のスルーホールに設けられた接続部材３５ａにより、第１セラミック基板１１の下面に設けられた第２導電層２２と接続されている。また、第１セラミック基板１１の上面に設けられた金属板２１ｄは、第１セラミック基板１１のスルーホールに設けられた接続部材３５ｂにより、第２導電層２２と接続されている。これにより、第１セラミック基板１１の上面における外部接続端子３１ｂ、金属板２１ｂ、金属板２１ｃ、及び金属板２１ｄと、第１セラミック基板１１の下面における第２導電層２２とが接続部材３５ｂによって接続され、第１セラミック基板１１の下面における第２導電層２２と、第１セラミック基板１１の上面における金属板２１ａ及び外部接続端子３１ａとが接続部材３５ａによって接続されて一巡の回路が構成されている。
　例えば、高電位の外部接続端子３１ｂと出力端子３６との間に図示しないインダクタンス負荷が接続されてダイオード３２ａに還流電流が流れている場合、金属板２１ｆ及び導電性ワイヤ３４ｆを通じてトランジスタ３３ｂのゲート端子に所定の高電位が印加されると、トランジスタ３３ｂのドレイン端子には高電位の外部接続端子３１ｂからインダクタンス負荷を通じて電流が流れ込む。このとき、金属板２１ｂ、２１ｃには、図５に示すような図面右向き（矢印Ｘ２）の電流の変化（電流の増加）が発生する（図３参照）。この電流の変化は、導電ワイヤ３４ｅ、導電部材２１ｄ、及び接続部材３５ｂを通じて第２導電層２２に伝わる。第２導電層２２に伝わった電流の変化は接続部材３５ａ及び導電部材２１ａを通じて低電位の外部接続端子３１ａに伝わるので、第２導電層２２を構成する金属板には、図面左向き（矢印Ｘ３）の電流の変化（電流の増加）が発生する。つまり、トランジスタ３３ｂのスイッチングによって、第１導電層２１を構成する金属板２１ｂ、２１ｃと、これに対向する第２導電層２２には、逆向きの電流変化が生じる。より詳細には、金属板２１ｂ及び第２導電層２２の対向領域には逆向きの電流変化が生じ、金属板２１ｃ及び第２導電層２２の対向領域には逆向きの電流変化が生じる。
　このように、本実施の形態に係るパワー半導体モジュール１は、第１導電層２１を構成する金属板２１ｂ、２１ｃと、第２導電層２２を構成する金属板との間に逆向きの電流変化が発生するように構成されている。このため、第１導電層２１を構成する金属板２１ｂ、２１ｃと、第２導電層２２を構成する金属板との相互インダクタンスにより、回路の誘導リアクタンス（インダクタンス）は低減される。例えば、本実施の形態に係るパワー半導体モジュール１では、回路のインダクタンスを１／１０程度に低減できることを確認している。このように、回路のインダクタンスを低減することにより、パワー半導体モジュール１におけるサージ電圧を抑制できる。なお、金属板２１ｂ、２１ｃにおける電流変化の向きと、第２導電層２２を構成する金属板における電流変化の向きとは、回路のインダクタンスを低減可能であれば、１８０°の逆向きでなくとも良い。
　上述した回路において生じるサージ電圧は、スイッチング速度が高くなるほど大きくなる。これは、サージ電圧が、誘導リアクタンスと電流の時間微分（ｄｉ／ｄｔ）との積に依存するためである。トランジスタ３３ａ、３３ｂがＦＥＴの場合、スイッチング速度が高くなるためスイッチング時における電流の時間微分は増大するが、本実施の形態に係るパワー半導体モジュール１のように、対向する領域において逆向きの電流が流れるような構成を採用することで、回路の誘導リアクタンスを十分に低減してサージ電圧を抑制できる。このため、当該構成は、スイッチング速度が高いトランジスタを用いる場合に特に効果的である。
　本実施の形態に係るパワー半導体モジュール１において、第３導電層２３は、第２セラミック基板１２によって第１導電層２１及び第２導電層２２と絶縁されている。これにより、第３導電層２３と、第１導電層２１及び第２導電層２２との導通を遮断でき、放熱部材４１への接触による感電を防止できる。このような感電防止対策は、鉄道車両や自動車などの安全性が重要な分野において特に有効である。なお、感電を確実に防止するためには、第３導電層２３はグランドに接続しておくことが好ましい。
　本実施の形態に係るパワー半導体モジュール１では、ダイオード３２ａの上面において露出するアノードと、金属板２１ｃとが、トランジスタ３３ａの上面において露出するソース端子と接続されている。また、ダイオード３２ｂの上面において露出するアノードと、金属板２１ｄとが、トランジスタ３３ｂの上面において露出するソース端子と接続されている。これにより、ダイオード３２ａのアノードと金属板２１ｃとを直接的に接続する場合、又はダイオード３２ｂのアノードと金属板２１ｄとを直接的に接続する場合と比較して、ワイヤボンディングの面積を縮小できる。例えば、ダイオード３２ｂのアノードと金属板２１ｄとが直接的に接続されている場合、金属板２１ｄには、トランジスタ３３ｂのソース端子と金属板２１ｄとを接続する導電性ワイヤ、及びダイオード３２ｂのアノードと金属板２１ｄとを接続する導電性ワイヤが接続されるため、金属板２１ｄにはある程度の面積が必要になる。一方、本実施の形態に係る構成の場合、金属板２１ｄには、トランジスタ３３ｂのソース端子と金属板２１ｄとを接続する導電性ワイヤのみが接続されるため、金属板２１ｄの面積を縮小できる。これにより、パワー半導体モジュールを小型化することが可能である。
　図６は、本実施の形態に係るパワー半導体モジュールの変形例を示す模式図である。図６に示されるパワー半導体モジュール１ａの基本的な構成は、パワー半導体モジュール１と共通している。本実施の形態に係るパワー半導体モジュール１ａと、パワー半導体モジュール１との主要な相違点は、第１セラミック基板１１の大きさ、及び第１導電層２１と第２導電層２２の接続部分の構造である。
　本実施の形態に係るパワー半導体モジュール１ａにおいて、第１セラミック基板１１は、第２セラミック基板１２より一回り小さくなっており、図面の左右方向（Ｘ方向）の幅が短い。これにより、第２導電層２２の両端部において上面の一部が露出している。また、導電性ワイヤ３４ｅによって、トランジスタ３３ｂのソース端子と、第２導電層２２を構成する金属板の一端部において露出している部分とが接続されており、これに伴い、金属板２１ｄが省略されている。また、導電性ワイヤ３４ｇによって、第２導電層２２を構成する金属板の他端部において露出している部分と、金属板２１ａとが接続されている。つまり、本実施の形態において、導電性ワイヤ３４ｅ、及び導電性ワイヤ３４ｇが接続部材として機能する。このように、ワイヤボンディングによって第１導電層２１と第２導電層２２とを電気的に接続する場合、第１セラミック基板においてスルーホール、及び接続部材を設けずに済むため、製造工程を簡略化することが可能である。
　このような構成のパワー半導体モジュール１ａにおいてもパワー半導体モジュール１と同様の効果を得ることができる。
　以上、本発明の構成によれば、シリコンよりバンドギャップの広い材料で構成されたトランジスタを用いることにより、オン抵抗が小さくなり、高温においても所望する動作が可能になるため、大型の放熱部材を用いることなく動作可能なパワー半導体モジュールを実現できる。また、第１導電層、及び第２導電層の対向する部分に略逆向きの電流変化が生じるように構成されているため、相互インダクタンスにより回路の誘導リアクタンスを低減してサージ電圧を抑制できる。これにより、トランジスタの持つ特性を十分に活かし、高い性能を発揮可能なパワー半導体モジュールを実現できる。
　なお、本発明は上記実施の形態に限定されず、さまざまに変更して実施可能である。例えば、トランジスタとしてＩＧＢＴを用いても良い。上記実施の形態において、添付図面に図示されている大きさや形状などについては、これに限定されず、本発明の効果を発揮する範囲内で適宜変更が可能である。その他、本発明の目的の範囲を逸脱しない限りにおいて適宜変更して実施可能である。
　本出願は、２０１１年８月１日出願の特願２０１１－１６８４６９に基づく。この内容は、全てここに含めておく。

Claims (6)

  1. 　第１セラミック基板と、
    　前記第１セラミック基板の一方の主面に配置された第１導電層と、
    　前記第１セラミック基板の他方の主面において前記第１導電層と対向する領域に配置された第２導電層と、
    　シリコンよりバンドギャップの広い材料で構成され、前記第１導電層の表面に配置されたトランジスタと、
    　前記トランジスタのスイッチングによって前記第１導電層及び前記第２導電層に逆向きの電流変化が発生するように前記第１導電層と前記第２導電層とを電気的に接続する接続部材と、
    　前記第２導電層の表面に一方の主面が接触するように配置された第２セラミック基板と、
    　前記第２導電層と絶縁されるように前記第２セラミック基板の他方の主面に配置された第３導電層と、を備えたことを特徴とするパワー半導体モジュール。
  2. 　前記第３導電層の表面に接する放熱部材を備えたことを特徴とする請求項１に記載のパワー半導体モジュール。
  3. 　前記トランジスタは、電界効果型トランジスタ又はＩＧＢＴであることを特徴とする請求項１に記載のパワー半導体モジュール。
  4. 　前記トランジスタは、２００℃以上の温度条件において使用可能なワイドバンドギャップ材料で構成されたことを特徴とする請求項１に記載のパワー半導体モジュール。
  5. 　前記第１導電層は、第１部材及び当該第１部材と離間して配置された第２部材とで構成され、
    　前記第１部材の表面には第１トランジスタ及び第１ダイオードが配置され、
    　前記第１トランジスタと前記第１ダイオードとは、第１導電性ワイヤにより接続され、
    　前記第１トランジスタと第２部材とは、第２導電性ワイヤにより接続されていることを特徴とする請求項１から請求項４のいずれかに記載のパワー半導体モジュール。
  6. 　前記第１導電層は、第１部材及び当該第１部材と離間して配置された第２部材とで構成され、
    　前記第１部材の表面には第１トランジスタ及び第１ダイオードが配置され、
    　前記第２部材の表面には第２トランジスタ及び第２ダイオードが配置され、
    　前記第１部材は、前記第１トランジスタの第１端子及び前記第１ダイオードの第１端子と接続され、
    　前記第１トランジスタの第２端子及び前記第１ダイオードの第２端子は、前記第２部材と接続され、
    　前記第２部材は、前記第２トランジスタの第１端子及び前記第２ダイオードの第１端子と接続され、
    　前記第２トランジスタの第２端子及び前記第２ダイオードの第２端子は、前記接続部材と接続されていることを特徴とする請求項１から請求項４のいずれかに記載のパワー半導体モジュール。
     
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