KR20140098866A - 부스트된 전하 회로 - Google Patents

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KR20140098866A
KR20140098866A KR1020147020912A KR20147020912A KR20140098866A KR 20140098866 A KR20140098866 A KR 20140098866A KR 1020147020912 A KR1020147020912 A KR 1020147020912A KR 20147020912 A KR20147020912 A KR 20147020912A KR 20140098866 A KR20140098866 A KR 20140098866A
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인터실 아메리카스 엘엘씨
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Abstract

본 발명은 전하 영역(charge-domain)의 신호처리회로에서 전하를 이송하는 장치로서, 전하결합소자 또는 다른 버킷 브리게이드 소자와 같은 증폭기가 병합된 전하이송회로서, 전하이송을 보조한다.

Description

부스트된 전하 회로{BOOSTED CHARGE TRANSFER CIRCUIT}
이 출원은 2006년 5월 31일에 출원된 미국출원 제60/809,485호의 우선권 이익을 청구한다. 상기 출원의 전체의 교시는 참조로서 여기에 병합된다.
전하 영역(charge-domain)의 신호처리회로에서, 신호들은 전하 패킷들로서 나타난다. 이 전하 패킷들은 한 저장위치에서 저장되고 다른 위치로 이송되며, 그렇지 않으면 특정 신호처리기능들을 실행하기 위해 처리된다. 이러한 전하 패킷들은 나타난 신호에 비례하는 쿨롬의 전하 패킷 크기로, 아날로그 전기량을 나타낼 수 있다. 그리하여, 전하 영역의 신호처리회로는 아날로그의 이산시간 신호처리능력을 제공한다.
전하영역회로는 전하결합소자(CCDs), 금속산화막 반도체(MOS) 버킷 브리게이드(bucket brigade) 소자(BBD), 및 바이폴라(bipolar) BBDs로서 실행된다. 본 발명은 MOS BBDs에 우선적으로 관련된 것이며; 그것은 전하패킷을 만들어내는 CCD에의 적용도 포함한다. 상기 설명된 모든 회로들은 전자를 신호-전하 캐리어(carrier)로 가정하고, 신호-전하 처리를 위해 N-채널 전계효과트랜지스터(NFETs) 또는 N-채널 CCDs를 사용한다는 것을 주의해야 한다. 본 회로는 PFETs 또는 P-채널 CCDs를 사용하여 그리고 역방향신호 및 전압극성 제어로, 전하 캐리어로서 정공(hole)을 사용하여 동등하게 잘 적용될 수 있다.
MOS BBDs에서 전하패킷들은 캐패시터(capacitor)에 저장된다. 하나의 저장 캐패시터로부터 다음으로의 전하 이송은 공통게이트 구성에 접속된 FET를 통하여 발생된다. BBD 내의 전하 이송의 처리는 도 1 및 도 2를 통해 설명될 수 있다. 이 도면들은 많은 실제적인 설명을 생략하지만, 전통적인 BBDs에서의 전하 이송의 필수적 기능들을 나타내기에 충분하다.
도 1은 BBD형 전하 이송의 필수회로소자를 나타낸다. 도 1에서 Vx는 캐패시터(1)의 제 1 단자에 가해진 입력전압이다. 캐패시터(1)의 제 2 단자 및 FET(2)의 소스단자는 노드(4)에서 접속된다. FET(2)의 게이트는 일정하게 유지되는 것으로 가정되는 전압(VG)에 접속된다. FET(2)의 드레인 및 부하 캐패시터(3)의 제 1단자는 노드(5)에서 접속된다. 부하 캐패시터(3)의 다른 단자는 공통회로('접지')에 접속된다.
도 2는 도 1의 회로와 관련된 전압파형을 나타낸다. 전하이송 사이클의 시작에서 Vx는 고전압(21)이며; 노드(5)는 비례하여 고전압(23)으로 그리고 노드(4)는 저전압(22)으로 초기화되었다. 이러한 기초설명을 위해, 전압(22)은, VT가 FET(2)의 역치인 경우에, VG-VT보다 더욱 양의 값이라고 가정한다. 이 조건들에서 FET(2)는 역치값(threshold) 밑으로 바이어스(bias)되고, 따라서 그것을 통하여 상당한 전류가 흐르지는 않는다.
전하 이송은 보다 음의 전압을 통하여 VX를 낮추면서 시간(t1)에서 시작된다. 당초에, 노드(4)의 전압인 V4는 음의 방향으로 VX를 따른다. 시간(t2)에서, V4는 FET(2)가 작동되게 하며, VG-VT 와 동등하게 된다. FET(2)를 통한 최종 전류흐름은 V4의 음의 편위(excursion)를 더욱 제한한다. 시간(t3)에서 VX는 그 낮은 값(24)에 도달한다. 전류는 노드(4)가 양의 방향으로 충전되도록 하며, 캐패시터(1) 내부로 FET(2)를 통하여 흐르는 것을 계속한다. V4가 VG-VT에 도달함에 따라, FET(2)를 통한 전류는 감소된다. V4는 시간(t4)에서 전압(26)에 도달하며, 계속적인 감소비율에서 VG-VT 를 향하여 정착한다. t4에서 VX 는 본래전압으로 돌아온다. 양으로의 천이는 FET(2)를 같이 차단하여 전하 이송을 종결시키며, 노드(4)에 캐패시터(1)를 통하여 결합된다.
상기의 과정 중에서, 전류는 캐패시터(3)로부터 FET(2)를 통하여 캐패시터(1)로 흐른다. 이 전류 흐름의 전체는 이송된 전하(QT)를 구성한다. QT 는 전압 변화 및 각각의 VX, 노드(4), 및 노드(5)의 커패시턴스의 관점에서 설명될 수 있다. FET(2)의 소자 커패시턴스를 무시하며, 캐패시터(3)로 전달된 전하는, 잘 알려진 식 Q=CV를 사용하여, 그것에 걸친 전압변화의 관점에서 설명될 수 있다. 캐패시터(3)의 커패시턴스를 C3으로, 노드(5)에서의 전압변화를 △V5로 가정하면 다음 수학식(1)을 얻는다:
Figure pat00001
도시된 파형으로, △V5=(전압(25)-전압(23))는 음이고, 따라서 QT 는 음이며; 즉, 그것은 전자들로 구성된다.
QT는 캐패시터(1) 맞은편의 전압변화의 관점에서도 설명될 수 있다. 유사한 표기를 사용하여, 다음 수학식(2)을 얻을 수 있다:
Figure pat00002
관련된 전압변화는 전하이송의 시작과 종결 사이에 발생하고; 따라서, 도 2의 파형에 관하여, 다음 수학식들(3, 4)이 얻어진다:
Figure pat00003
및,
Figure pat00004
설명된 조건들에 관하여, 전압(22)은 상수(초기조건이다)이다. 만약 노드(4)가 역시 상수인 그것의 명목상의 점근선 VG-VT로 완벽하게 정착한다면, △V4는 상수일 것이다. 그 경우에서는, 수학식(2)은 수학식(5)로 다시 표현될 수 있다:
Figure pat00005
이 표현은 완벽하게 선형인 전하이송 조작의 이상화를 나타낸다. 노드(4)의 정착이 완벽하지 않는 실제적인 경우에서, 수학식(2)은 다음 수학식(6)으로 다시 공식화할 수 있다:
Figure pat00006
이 형태로부터 어떤 비선형성 또는 전하이송의 불완전한 고정이 전압(26), 전하이송의 종결에서 노드(4)의 전압 때문인 것으로 보여질 수 있다.
상기 설명된 것과 본질적으로 유사한 전하이송조작은 모든 전통적인 BBDs에서 사용된다. 설명된 초기조건, 실제적인 클럭(clock) 파형, 등의 실질적인 상세한 설명은 본 발명에 적절하지 않고 여기 설명된 것 그 이상의 것이 아니다. 동일한 전하이송기술은 많은 CCD신호처리회로에서 전하패킷입력을 제공하기 위해서도 사용된다(CCDs에서의 연속적인 전하이송은 여기 설명된 것이 아니 다른 이론을 사용한다).
상기 설명된 전하이송의 모드는 다음의 논의에서 "수동"전하이송으로 불려 질 것이다. 이 용어는 전하이송처리 동안, FET(2)에 가해진 게이트전압 VG가 고정이고, 이송되고 있는 전하에 반응하여 능동적으로 제어되지 않는다(실제적인 BBDs에서, VG는 전형적으로 고정보다는 오히려 규칙적 펄스를 발생시킨다). 이러한 수동 전하이송처리는 두 개의 중요한 에러 소스에 종속된다.
제 1 에러 소스는 도 2에 나타난 t3 에서 t4 간격 동안의 노드(4)의 고정의 성질로부터 비롯된다. 이 시간 동안, 상기 설명된 것에 따라, 노드(4)는 FET(2)의 게이트-소스 전압을 제거하며, 수동방향에서 충전된다. 이 차례로 감소하는 전류는 노드(4)의 충전의 감소비율의 결과를 가져온다. 이 처리는 때맞추어 매우 비선형이고, 또한 비선형방법에서 이송되고 있는 전하패킷의 사이즈에 종속한다. 결과적으로, 도 2(및 수학식 6)의 잔류전압(26)은 전체의 비선형 전하이송조작으로 귀착되며, 비선형적으로 QT에 의존한다. 더욱이, 실질적 회로값으로서, 노드(4)의 정착시간은 고속 회로조작용으로 받아들이기 힘들게 길다. 수동 전하이송은 그리하여 느리고 비선형이다; 많은 적용에서 이것은 속도 및 정확도를 용납할 수 없게 제한한다.
제 2 에러소스는 FET 드레인 전압(V5)에서 변화값 △V5에 기인하여 나타난다. 상기(수학식 1)에 나타난 것처럼 이 변화값은 QT에 비례한다. FET는 드레인 전압의 변화가 효과적으로 역치 전압(VT)에서의 변화를 야기하는 피드백(feedback) 효과를 나타낸다. 그리하여 V4가 정착하는 곳을 향한 "최종"전압 VG-VT은 사실 상수가 아니고(상기 이상화된 논의에 따라) 이송되고 있는 전하의 함수이다. 이 효과는 QT의 사이즈에의 전압의 의존과 등가이다. 이 효과는 100%보다 작은 전하이송이득에 이른다. 상기 논의된 비선형성 문제를 악화시키며, 전형적으로 작은 비선형성 성분을 마찬가지로 포함한다.
US 20100289936 A1 US 5909131 A US 20050024122 A1
따라서 본 발명은 상기 제시된 문제점을 개선하기 위하여 창안되었다.
본 발명의 목적은, 상기 설명된 두 개의 에러 소스들의 효과가 충분히 제거된 전하이송회로를 제공하는데에 있다. 전통적인 BBDs에서 사용된 수동전하이송과 대비하여, 본 발명의 전하이송방법은 "부스트된(boosted)"이라고 명명된다. 부스트된 전하이송회로의 수행은 고속, 고정확도의 적용을 실행가능하게 하는 수동회로의 그것을 통하여 충분히 개선된다.
이하 본 발명의 목적을 달성하기 위한 구체적 수단에 대하여 설명한다.
본 발명의 목적은, 전하 영역(charge-domain)의 신호처리회로에서 전하를 이송하는 장치로서: 제1단자를 구비하고, 제1전압 입력전하소스에 직렬로 배치되며 직접 연결되는 입력전하의 유지를 위한 입력전하 유지기구; 출력전하를 유지하기 위한 출력전하 유지기구; 상기 제1전압 입력전하소스에 직접 연결되지 않고 상기 입력전하 유기기구의 제2단자에 결합되는 입력단자와, 제어단자에 가해진 전하이송 제어신호의 통제를 받는 상기 출력전하 유지기구로 전하를 제공하기 위해 결합된 출력단자, 및 제어단자를 구비하는 전하이송기구; 및 상기 입력전하 유지기구의 제2단자와 연결되는 제1입력단자를 포함하고, 기준전압과 연결되는 제2입력단자를 포함하며, 상기 전하이송기구의 상기 제어단자와 연결되는 출력단자를 포함하고, 상기 전하이송 제어신호를 제공하기 위한 증폭기;를 포함하고, 상기 증폭기는, 상기 전하이송기구의 상기 입력단자에서의 전압이 상기 기준전압으로 수렴되는 속도가 증가되도록, 상기 전하이송기구의 상기 제어단자에서의 전압을 제어하도록 구성되는 전하이송장치를 제공하여 달성될 수 있다.
또한 상기 증폭기는 10 내지 100의 이득을 제공할 수 있다.
또한 상기 증폭기는 NFET 및 PFET를 포함하고, 상기 NFET 및 PFET 각각은 공통노드에 접속된 단자를 포함하며, 상기 공통노드는 상기 증폭기의 상기 출력단자를 제공할 수 있다.
또한 상기 PFET의 드레인 단자는 공급전압에 접속되고, 상기 NFET의 드레인 단자는 접지전압에 접속되며, 상기 PFET의 게이트 단자는 바이어스 전압에 접속되고, 상기 NFET의 게이트 단말은 상기 전하이송기구의 상기 입력단자에 접속될 수 있다.
또한 상기 공통노드는 상기 전하이송기구의 상기 제어단자에 접속될 수 있다.
또한 상기 NFET와 상기 전하이송기구의 상기 입력단자 사이에 결합되는 소스 팔로워 PFET;를 더 포함할 수 있다.
또한 상기 전하이송기구의 상기 입력단자와 상기 NFET 사이에 결합되는 제2 NFET;를 더 포함할 수 있다.
또한 상기 입력전하 유지기구와 상기 제1전압 입력전하소스 사이에 결합되는 제1 저항소자; 상기 입력전하 유지기구와 상기 전하이송기구 사이에 결합되는 제2 저항소자;를 더 포함할 수 있다.
또한 상기 전하이송기구의 온 및 오프 시간을 제어하기 위해, 상기 증폭기의 상기 출력단자와 접지전압 사이에 결합되는 전류제어 FET;를 더 포함할 수 있다.
또한 상기 PFET와 공급전압 사이에 결합된 전력제어 FET;를 더 포함할 수 있다.
또한 상기 제1전압 입력전하소스와 상기 입력전하 유지기구 사이에 직렬로 결합되는 제1 입력전하 제어스위치; 및 상기 전하이송기구의 상기 입력단자와 제2전압 입력전하소스 사이에 직렬로 결합되는 제2 입력전하 제어스위치;를 더 포함할 수 있다.
또한 상기 전하이송기구는 기판에 형성된 제1 제어전극을 가지고 상기 전하이송기구의 입력단자를 제공하는 기판에 형성된 확산영역을 포함할 수 있다.
또한 상기 기판에 형성되어 출력전하 유지단자를 제공하는 제2 제어전극을 포함할 수 있다.
또한 상기 증폭기의 상기 출력단자에 결합된 전류소스를 상기 증폭기가 포함할 수 있다.
또한 상기 증폭기는, 상기 입력단자와 상기 전하이송기구의 상기 제어단자 사이의 전압을 격리시키도록 구성되는 전압버퍼;를 더 포함할 수 있다.
또한 상기 입력전하 유지기구에 결합되는 저항소자;를 더 포함할 수 있다.
또한 상기 저항소자는 상기 입력전하 유지기구와 출력전하 유지기구 사이의 전하의 이송기간 동안 비선형 신호왜곡을 제거하도록 구성될 수 있다.
또한 상기 저항소자는 상기 입력전하 유지기구와 상기 전하이송기구의 상기 입력단자 사이에 직렬로 결합될 수 있다.
또한 상기 저항소자는 입력전압과 상기 입력전하 유지기구 사이에 결합될 수 있다.
또한 상기 입력전하 유지기구에 결합되는 추가적인 저항소자를 더 포함할 수 있다.
또한 전력스위치 제어신호에 응답하여, 상기 전하이송기구와 상기 전류소스를 통하여 전류를 억제하기 위한 스위치;를 더 포함할 수 있다.
본 발명의 목적은, 전하를 이송하는 장치로서: 입력전하를 유지하기 위한 입력전하 유지기구; 및 제1소자, 제2소자 및 증폭기를 포함하는 전하이송기구;를 포함하고, 상기 제1소자는 입력단자, 출력단자 및 제어단자를 포함하며, 상기 입력단자는 상기 입력전하 유지기구로부터 전하를 수신하도록 상기 입력전하 유지기구와 연결되고, 제2입력단자는 기준전압에 연결되며, 상기 출력단자는 상기 제어단자에 가해진 전하이송 제어신호의 통제를 받는 전하를 제공하도록 구성되고, 상기 제2소자는 출력전하를 유지하고, 상기 제1소자로부터 전하를 제공받도록 상기 제1소자와 연결되며, 상기 증폭기는 상기 전하이송 제어신호를 제공하고, 상기 입력전하 유지기기구와 연결되는 제1입력단자를 포함하며, 기준전압과 연결되는 제2입력단자를 포함하고, 상기 제1소자의 상기 제어단자와 연결되는 출력단자를 포함하며, 상기 전하이송기구의 상기 입력단자에서의 전압이 상기 기준전압으로 수렴되는 속도가 증가되도록 상기 전하이송기구의 상기 입력단자에서의 전압과 관련된 상기 전하이송 제어신호의 전압을 증폭하도록 구성되는 전하이송장치를 제공하여 달성될 수 있다.
또한 상기 증폭기는, 상기 출력단자에 결합되는 전류소스;를 더 포함할 수 있다.
또한 상기 입력전하 유지기구에 결합되고 상기 입력전하 유지기구와 상기 제2소자 사이에서의 전하가 이송되는 동안 비선형 신호왜곡을 제거하도록 구성되는 저항소자;를 더 포함할 수 있다.
상기한 바와 같이, 본 발명에 의하면 상기 설명된 두 개의 에러소스들의 효과가 충분히 제거된 전하이송회로가 제공되는 효과가 발생된다.
본 명세서에 첨부되는 다음의 도면들은 본 발명의 바람직한 실시예를 예시하는 것이며, 발명의 상세한 설명과 함께 본 발명의 기술사상을 더욱 이해시키는 역할을 하는 것이므로, 본 발명은 그러한 도면에 기재된 사항에만 한정되어 해석되어서는 아니 된다.
도 1은 전하이송회로의 간략화된 도면이다.
도 2는 도 1과 관련된 전압 파형을 설명한다.
도 3은 본 발명의 일면에 따른 부스트된 전하이송회로이다.
도 4는 도 3의 회로의 전압 파형을 설명한다.
도 5는 CMOS증폭기를 병합하는 부스트된 전하이송회로이다.
도 6은 밀러 커패시턴스를 감축한 증폭기를 사용한 다른 부스트된 전하이송회로이다.
도 7은 공통게이트 증폭기로서 NFET를 사용하는 부스트된 전하이송회로이다.
도 8은 회로 응답을 완충시키기 위한 저항소자를 사용하는 부스트된 전하이송회로이다.
도 9는 전류 흐름의 시작과 종료를 통하여 보다 큰 제어를 제공하는 부스트된 전하이송회로이다.
도 10은 전력 소비를 제어하는 FET를 사용한 부스트된 전하이송회로이다.
도 11은 전압-충전의 샘플-홀드(sample-hold) 기능을 제공하는 부스트된 전하이송회로이다.
도 12는 고정 입력전압의 경우 도 11의 회로와 관련된 전압 파형을 설명한다.
도 13은 시변 입력전압의 경우 도 12의 회로와 관련된 전압파형을 설명한다.
도 14a 및 14b는 CCD로 입력 전하를 제공하는 부스트된 전하이송회로의 회로도 및 단면장치 구조도이다.
이하 첨부된 도면을 참조하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명을 쉽게 실시할 수 있는 실시예를 상세히 설명한다. 다만, 본 발명의 바람직한 실시예에 대한 동작원리를 상세하게 설명함에 있어서 관련된 공지기능 또는 구성에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우에는 그 상세한 설명을 생략한다.
또한, 도면 전체에 걸쳐 유사한 기능 및 작용을 하는 부분에 대해서는 동일한 도면 부호를 사용한다. 명세서 전체에서, 어떤 부분이 다른 부분과 연결되어 있다고 할 때, 이는 직접적으로 연결되어 있는 경우뿐만 아니라, 그 중간에 다른 소자를 사이에 두고, 간접적으로 연결되어 있는 경우도 포함한다. 또한, 어떤 구성요소를 포함한다는 것은 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라, 다른 구성요소를 더 포함할 수 있는 것을 의미한다.
본 발명의 바람직한 실시예가 이하에서 설명된다.
본 발명은 상기 설명된 두 개의 에러소스들의 효과가 충분히 제거된 전하이송회로를 제공한다. 전통적인 BBDs에서 사용된 수동 전하이송과 대조하여, 본 발명의 전하이송은 "부스트된(boosted)"이라고 명명된다. 부스트된 전하이송회로의 실행은 고속도, 고정확도 적용이 가능한 수동회로를 넘어서 충분히 개선되었다.
이 부스트된 전하이송기술은 그 조작의 기초 특징을 설명하는 도 3 및 4의 도움으로 이해될 수 있다.
도 3의 요소는 증폭기(36)와 그 기준전압(VR)의 부가, 및 전압(VG)의 생략을 제외하고, 도 1의 유사하게 표시된 요소와 동일하다. 도 3의 캐패시터(31)는 도 1의 캐패시터(1), 노드(34)는 노드(4)에 대응한다. 부가된 증폭기(36)는 본 발명의 고유 특징이며; 적당한 전압이득(전형적으로 10-100)과 매우 고속도를 가진다.
이 회로의 동작 파형은 도 2에 사용된 동일한 표시 관습을 사용하여, 도 4에 도시되었다(예를 들어, 노드(34)의 전압은 V34라고 불린다). 도 4의 초기조건들은 도 2의 그것들과 유사하다. 입력전압(VX)는 높은 값인 41에서 시작한다. 드레인 노드(35)는 고전압(43)으로 초기화된다. 소스노드(34)는 VR보다 더 양인 저전압(42)으로 초기화된다. 왜냐하면 V34>VR이고, 증폭기(36)는 그 출력을, 즉 노드(37)를 저전압(48)으로 출력하기 때문이다. 노드(37)는 FET(32)의 게이트로 또한 접속되고, 따라서 V37의 낮은 값은 FET(32)가 최초에 차단되고 전류가 흐르지 않는 것을 보증한다.
전하이송은 더 많은 음의 전압을 따라 VX를 저하시키며 시간 t1에서 초기화된다. 최초에, V34는 음의 방향에서 VX를 따른다. 시간 t2에서, V34는 증폭기(36)가 고전압으로 그 출력노드(37)를 구동시키며, VR보다 더욱 음이 된다. 이 고전압은 FET(32)에서 온되며; FET(32)를 통한 전류의 결과는 노드(34)의 음의 편위를 제한한다. 증폭기(36)는 이어서 VR 약간 아래로 V34를 유지하기 위해, FET(32)를 통한 피드백에 의해 동작한다. 이 균형은 VX가 그 V34낮은 값(44)에 도달할 때의 시간 t3까지 지속된다. FET(32)를 통한 전류흐름은 이어서 V34가 VR에 접근할 때 t4까지 노드(34)를 양전기로 충전한다. 그 입력구동(V34-VR)이 0으로 접근함에 따라, 증폭기(36)는 낮은 값(49)을 향해 그 출력전압(37)을 구동하고, FET(32)를통한 전류는 빠르게 감소한다. 결국, 시간 t5에서, VX는 그 본래의 값으로 회귀하며; 이 양으로의 천이는 증폭기(36)가 그 출력노드(37)를 저전압으로 다시 구동하며, FET(32)를오프시키고 전하이송을 종결하며, 캐패시터(34)를 통하여 노드에 결합된다.
앞서 설명한 수동 전하이송과 같이, FET(32)를 통한 전류흐름은 노드(35)에서의 전압파형(V35)을 야기하며, 캐패시터(33)에 의해 적분된다. 이 적분된 전류는 이송된 전하(QT)를 구성한다. 캐패시터(33)의 전하 및 전압은 수학식(1)과 단지 다음 수학식(7)으로 관련된다:
Figure pat00007
여기서, ΔV35 = (전압45 - 전압43)이며,
유사하게, 수학식(8)으로 표현된 바와 같이,
Figure pat00008
및 수학식(6)과 유사하게, 수학식(9)으로 표현된다.
Figure pat00009
V34가 수렴하는 점근선은 VR, 증폭기(36)의 기준전압이다. 도 4에서 전하이송(시간 t5)의 종결에서 V34의 값은 전압(46)이다. 수동 전하이송과 같이, 전압(46)과 VR 사이의 어떤 차이점이 이송된 전하에서의 에러를 나타낸다. 부스트된 그리고 수동 전하이송 사이의 중요차이는 V34가 VR에 접근할 때의 개선된 정확도와 속도에 있다.
수동 및 부스트된 전하이송회로에서, FET(도 1 및 3에서의 각각의 노드(4) 및 노드(34))의 소스전압은 t3 후의 FET전류에 의해 양으로 충전된다. 이 충전은 상기 설명된 것과 같이, 게이트-소스 전압(VGS) 및 FET전류(ID)를 감소하는 결과를 초래한다. 도 1의 수동회로에서, 게이트 전압(VG)은 고정되고, 따라서 VGS의 전하의 비율은 수학식(10)으로 표현된 바와 같이, 간단하게 V4의 그것의 음이다:
Figure pat00010
도 3의 부스트된 전하이송회로에서, 동일한 수학식이 적용된다(각 V34 및 C31로). 그러나, FET(32)의 게이트는 상수전압에서 유지되지 않고, 이득(A)(상기 언급된 전형적으로 10-100)을 가진 노드(34)의 전압에 응답하는 증폭기(36)의 출력에 의해 구동된다. 그리하여 FET(32)의 게이트-소스 전압은 수학식(11)으로 표현된다:
Figure pat00011
VR이 상수이므로, 도 3의 부스트된 전하이송회로의 VGS의 변화율은 수학식(12)으로 표현된다:
Figure pat00012
수학식(12)과 수학식(10)을 비교하면 VGS정착이 수동예와 비교된 증폭기(36)의 이득에 의해 증가되는 비율을 나타낸다. 정확도의 어떤 주어진 레벨로 정착하기 위한 t3후에 요구된 시간은 유사하게 축소된다. 최종전압(46)의 비선형성은 도 2에서 최종전압(26)에 관련된 대략적으로 동일한 요소에 의해 유사하게 축소된다.
선행하는 설명에서, 중요한 회로설명의 번호는 기초설명에서 명확성을 위해 생략되었다. 이 상세설명은 이하에서 설명된다.
상기 진술된 것에 따라, 도 3의 증폭기(36)와 같은 부스트된 전하이송회로에서 증폭기의 이득은 선형성 및 속도에서 중요한 개선을 생산하기 위해 충분히 높게될 필요가 있다. 10-100의 범위에서의 전압이득은 부가적인 이점을 생산한다. 충분히 낮은 이득은 선형성 개선을 줄이고 높은 이득은 아래에 보다 상세히 설명된 동적인 문제점들을 초래한다. 전하이송 설정시간은 아래 논의된 것처럼, 증폭기의 속도에 역시 관련된다. 그리하여 증폭기의 설계는 중간이득 및 매우 높은 속도의 이중요구에 의해 구성된다. 이 제약들을 만족하는 몇몇의 실질적인 회로들은 아래에 설명된다.
도 5는 필요한 수행을 제공하는 기초적인 CMOS 증폭기를 병합하는 부스트된 전하이송회로를 도시한다. 전압(VX), 캐패시터(51 및 53), 및 전하이송 FET(52)는 도 3에서와 같이 배열된다. 도 3의 증폭기(36)는 공통-소스-접속 NFET(56), 및 전류소스로서 양의 공급(VDD)과 바이어스 전압(VB)과 접속된 PFET(58)에 따라 도 5에서 실행된다. 이 회로의 동작은 도 3 및 도 4와 연관하여 단지 설명되었다. 도 3에서의 증폭기 기준전압(VR)의 도 5에서의 등가는 NFET(56)의 드레인 전류가 PFET(58)의 드레인 전류와 균형을 이루는 노드(54)에서의 전압이다. 이 전압은 NFET(56)의 역치 약간 위이다. 회로의 이러한 형식은 요구된 범위에서의 전압이득을 가질 수 있다. 그 속도는 FETs(56 및 58) 및 그들의 동작전류를 스캐일링하여 선택될 수 있으며: 보다 큰 FETs 및 많은 전류는 특정 반도체 제작공정의 특징이 되는 제한으로 높은 속도를 초래한다.
특정 사용예를 위해 적정한 반면에, 도 5의 회로는 중요한 실행의 제한을 가진다. 모든 전하이송회로는 이송된 전하패킷에 열 노이즈를 부가한다. 이 부가된 노이즈는 간단한 예들에서 법칙을 준수하므로, "kTC" 노이즈로서 종종 다음 수학식(13)과 같이 표현된다.
Figure pat00013
Qn이 쿨롬 단위로 부가된 노이즈일 때, T=절대온도, k=볼쯔만 상수, 및 C는 전하이송에서 포함된 캐패시터이다. 수학식(13)은 예를 들어, 적절한 C가 캐패시터(1)의 그것일 때, 도 1의 수동 전하이송회로에 적용되고, 노드(4)에서 이전에 무시된 기생 캐패시터를 부가한다(어떤 예에서는 도 1의 회로에 의해 부가된 노이즈는 수학식(13)에 의해 나타난 양보다 약간 작을 수 있다).
도 5의 회로에서는, 노이즈 발생에 대한 총 용량 기여는 3가지 중요한 항들; 캐패시터(51)의 양의 값; 증폭기 FET(56)의 게이트 입력용량; 및 증폭기의 이득으로 곱해진 노드(57)에서 노드(54)의 용량을 포함한다. 증폭기 이득으로 곱해진 이 맨 나중의 용량용어는 때때로 "밀러(Miller)" 용량으로서 참조된다. 도 5에서 FET(56)의 드레인 게이트간 용량에 더하여 FET(52)의 게이트 소스간 용량을 구성한다. 비록 FETs(52 및 56)의 장치 기생용량들은 캐패시터(51)의 갑과 조금 비교될 수도 있고, 밀러용량이 증폭기 이득으로 곱해진 사실은 이 회로에서 그것을 중요한 노이즈로 만들 수 있다.
*도 6은 밀러 용량을 축소하여 도 5의 회로에서 개선한 부스트된 전하이송회로를 도시한다. 도 6의 회로에서의 증폭기는 도 5에서의 FETs(56 및 58)로서 동일한 기능을 수행하는, FETs(66 및 68)를 구성한다. 도 6에서 소스팔로워(follower) PFET(69)는 부가되고, PFET 전류소스에 의해 공급된다. 노드(64)와 노드(70) 사잉의 전압 버퍼링을 제공하고, FET(66)의 드레인 게이트간 용량의 밀러용량에의 기여는 크게 제거된다. 그리하여 도 6에서 FET(62)의 게이트 소스간 용량만이 밀러용량에 실질적으로 기여된다. 그 결과는 도 5의 회로에 관련된 kTC 노이즈 생성의 제거에 상응된다.
도 7은 축소된 밀러 용량을 가진 다른 부스트된 전하이송회로를 도시한다. 이 회로는 NFET(79)가 FET(76)의 드레인과 증폭기 출력노드(77) 사이에 부가된 것을 제외하고, 도 5의 그것과 동일하다. FET(79)는 상수전압(VB2)에서 바이어스된 그 게이트와 함께, 공통게이트 증폭기로서 동작한다. FETs(76 및 79)의 공통-소스+공통-게이트 합성은 유명한 "캐스코드(cascode)"구성이다. 이 적용에서의 그 효과는 노드(74)로부터 노드(77)의 이득을 유지하거나 증가시키는 동안 FET(76)의 게이트에서 드레인의 이득을 우선 제거하기 위한 것이다. FET(76)의 드레인 게이트간 용량이 축소되지 않는 동안, 그것을 곱하는 이득은 축소되고, 따라서 kTC 노이즈 생성에의 그 기여를 축소한다.
부스트된 전하이송회로를 가진 한 중요한 문제는 상기에 암시되었지만 거기에 설명되지는 않으며: 지금까지 논의된 회로의 동적인 행동은 소망했던 선형 전하이송을 붕괴시킬 수 있는 불안정성의 형식을 나타낸다. 이 문제는 비선형성을 줄이기 위한 다른 소망인 상대적으로 높은 증폭기 이득인 경우에 특히 발생한다.
이 동적 문제는 도 4의 t2와 t4 사이의, 전하이송의 초기부분 동안 일어난다. 이 영역에서는, 증폭기(36)를 통하여 노드(37)로, FET(32) 뒤를 통하여 노드(34)로, 도 3에서의 노드(34)로부터 나타난 닫혀진 루프가 2개의 전극(2차)이득특징을 나타낸다. 한 전극은 증폭기의 gm과 노드(37)에서의 용량에 기인되며; 다른 것은 FET(32)의 gm과 캐패시터(1)에 기인된다. 2차 루프이득은 이런 기초회로 토폴로지(topology)에 본질적인 것은 분명하다. FET(32)를 통한 전류는 t2 이전의 0에서 시작하고, 최고점에서 나타나며, 이어서 매우 작은 값으로 t3-t5동안 쇠퇴하며, 회로는 안정조건들이 수립될 수 있는 DC "정지점(quiescent point)"을 가지지 못한다. FET 전류가 t5에 접근하며 충분히 낮은 레벨로 떨어질 때, 이어서 FET(32)의 게이트-소스 용량을 통한 전류는 드레인-소스 전류를 압도하고, 제2 전극은 제거된다. 연속적으로 회로의 최종정착은 무조건 적으로 안정하다. 전하이송의 중간동안 2차응답은 QT의 비선형분표를 야기하며, 노드(37 및 34)에서 "오버슈트(overshoot)"를 초래할 수 있다.
이 문제에의 해결책은 도 8에 도시되었다. 이 회로는 저항(88 및 89)이 부가된 것을 제외하고, 유사하게 식별된 요소와, 도 3의 기초적인 부스트된 전하이송회로와 동일하다. 특유하게 분류할 때, 이 저항들의 합은 상기 언급된 제2 전극을 부분적으로 취소하는 0을 부가하고, 따라서 적절히 감소된 전체 응답을 제공한다. 만약 결합된 저항이 필요 이상으로 크면, 전하이송동작의 속도를 줄인다. 실질적인 회로 파라미터에서, 중요한 범위는 저항값들의 적절한 선택을 위해 존재한다. 저항(88 또는 89) 또는 결합은 필요한 효과를 취득하기 위해 사용될 수 있다.
도 3-4의 논의에서 노드(34)의 초기전압은 FET(32)가 오프된 것을 보증하기 위해 선택되었다. 그리하여 VX가 변화를 시작할 때의 t1 후 까지 FET를 통하여 전류가 흐르지 않는다. 유사하게, VX가 그 초기값으로 회귀할 때 전류흐름은 종결된다. 부스트된 전하이송의 어떤 적용에서는 다른 수단으로 전류흐름의 시작과 종결을 제어하는 것이 바람직하다. 하나의 그런 방법은 도 9에 도시되었다. 이 회로는 논리적 전압신호(VOFF)에 의해 제어되는 NFET(98)의 부가를 제외하고, 유사하게 식별된 요소를 가지며, 도 3의 기본회로와 동일하다. VOFF가 높을 때, FET(98)는 온이 되고, 노드(97)가 0 근처의 볼트(volt)에서 구동한다. 그리하여 노드(94)는 FET(92)가 온이 되도록 함이 없이(왜냐하면 FET(92)의 VGS가 충분히 양이 아니기 때문이다) 어떤 초기전압을 0으로(또는 0 약간 아래) 가정할 수 있다. VOFF가 낮게 설정되었을 때, 이어서 FET(98)는 오프가 된다. 이 조건에서 회로는 도 3의 그것과 단지 비슷하게 동작한다: 증폭기(96)는 FET(92)를 온으로 하고 전류를 흐르게 하며, 노드(94)의 전압이 VR보다 작을 때는 언제나 양으로 노드(97)를 구동할 수 있다. 만약 VOFF가 낮아질 때 V94<VR라면, 증폭기(96)는 전류흐름을 초기화하며, 즉시 노드(97)을 높게 구동을 시작할 것이다. 유사하게, VOFF를 높게 설정하는 것은 V94의 상태를 개의치 않고 전하이송을 종결할 것이다. 이 조건의 적용은 아래에서 논의될 것이다.
도 5, 6, 및 7의 상세한 증폭기 회로의 고찰은 도 9에 도시된 것처럼 접속된 FET가 도 9의 보다 이론적인 회로를 위해 설명된 결과를 얻기 위한 각 특정 경우에도 사용될 수 있다.
많은 응용에서 전체 회로의 전력소비를 최소화하는 것이 바람직하다. 부스트된 전하이송회로에서, 전하이송은 전형적으로 종종 50% 또는 그 이하인 전체 동작사이클의 부분동안 일어날 뿐이다. 도 4에서는, 예를 들어서, 전류는 t1과 t5사이에서만 흐른다. 동작사이클의 나머지기간 동안, 증폭기(또는 논의된 FET(98)등의 스위치 FET)는 오프상태에서 공통 게이트 전하이송 FET를 유지한다. 이 상태에서 증폭기는 입력신호에 응답하기 위해 요구되지 않는다(예를 들어 노드(94)에서). 그리하여 전류소스 또는 증폭기의 부분인 소스들은 전력소비를 제거하며, 무능력해질 수 있다. 만약 VOFF와 같은 신호를 통하여 전류흐름이 사용된다면, 동일한 신호는 전력소비를 제어하기 위해서도 사용될 수 있다.
그런 회로의 예는 도 10에서 도시된다. 이 회로는 논리전압신호 VOFF에 의해 둘 다 제어되는, NFET(109) 및 PFET(110)을 가진, 도 5의 그것과 유사하다. VOFF가 높을 때, FET(109)는 FET(102)를 통하여 전류흐름을 억제하며, 저전압에서 노드(107)을 유지한다. 동시에, FET(110)는 오프되고, 따라서 전류는 전류소스 FET(108)를 통하여 흐르지 않는다; 그리하여 증폭기에 의한 전력소비는 소멸된다. VOFF가 낮게 설정되었을 때, FET(110)는 FET(108)를 통한 전류흐름을 가능하게 하며, 온이 되며; 그리고 FET(109)는, 신호전하가 노드(104)로부터 노드(105)로 흐르게 하고, 노드(107)가 부활하고 FET(102)가 온이 되며, 오프된다.
도 6 및 7의 회로들은 제어전압 VOFF가 나타날 때 시간 동안 그들의 증폭기들에 의해 전하이송을 가능하게 하고 전력소비를 제거하기 위해, 설명된 변형과 유사한 방법에서 수정될 수 있다.
상기 설명된 모든 전하이송회로에서, 입력신호 VX는 이론적인 전압소스로서 나타난다. 또한, 전하이송 FET의 소스에서의 전압, 예를 들어 도 1에서의 노드(4)에서듸 전압은 "전압(22)으로 초기화"되는 것으로 설명된다. 유사한 이론상 초기화는 도 3의 회로를 위해 가정된다. 지금까지 논의된 전하이송 회로이론을 이해하는 목적에 관하여, 이 이론적인 설명은 충분하다. 부스트된 전하이송회로의 실제적인 응용에서, 이 이론적 개념은 실제 회로에 의해 대체되어야 한다. 응용예는 이론적인 전압제어가 다소 작은 이론적 스위치에 의해 대체되는 도 11에 도시된다. 충분히 개선된 실제적 회로에서, 이 스위치들은 NFET, PFET, 또는 '전송게이트'로서 알려진 NFET-PFET 조합으로 각각 실행된다. 이 스위치들을 제어하는 회로설명은 여기의 논의에서 고려되지 않는다.
도 11은 3개의 부가적인 요소를 가진 도 3의 그것과 유사한 부스트된 전하이송회로를 도시하며: 스위치들(119, 120, 및 121). 이외에도, 도 3의 VX에 의해 구동된 노드는 노드(118)라고 여기서 명명된다. 이 회로는 캐패시터(113)에 전달된 출력전하패킷 QT가 3개의 입력전압(V1, V2, 및 V3)의 선형적 기능인 전압에서 전하로 샘플-홀드 기능을 제공한다. 이 회로의 동작의 한 모드는 도 12의 도움으로 설명된다. 이 동작은 파형이 도 4에서 도시된, 도 3의 회로의 그것과 유사하다.
도 12에서, 3개의 스위치 상태 및 2개의 전압들이 시간에 대하여 도시된다. 스위치 상태(S119, S120 및 S121)는 스위치들(119, 120 및 121)의 상태를 개별적으로 나타낸다. 스위치 상태를 위한 높은값은 스위치가 온이고, 낮은 값은 오프를 나타낸다. 노드(118 및 114)의 전압들은 스위치 상태들 밑에 도시된다. 6개의 시간구역(t0-t5)이 나타나 있다. 시간들 t1-t5은 도 4에서 식별된 5개의 시간들에 상응하고, 도 3 및 도 11의 회로의 동작의 유사성을 강조한다. 초기에, 스위치들(119 및 121)은 온이며; 스위치(120)는 오프이다. 따라서 노드(118)는 값이 도 12의 123으로서 식별된 V2에 접속되며; 그리고 노드(114)는 값이 도 12에서 122로 식별된 V3에 접속된다. 그리하여 전압(123 및 122)은 도 4에서의 초기전압(41 및 42)에 상응한다.
t0에서 스위치(121)는 오프되고, 전압(122)에서의 노드(114)를 남겨둔다(전류가 FET(112)를 통하여 아직 흐르지 않기 때문). 노드(118)에 V1을 접속하며, t1에서 스위치(119)는 오프되고 스위치(120)는 온된다. 노드(118)는 결국 V1과 등가인 정착된 전압(124)에 도달하며, 스위치(120)의 온-저항에 의해 제어되는 시불변으로 V1을 향하여 충전한다. V118의 파형은 도 4에서의 VX의 그것과 유사하다. 유사하게도, 도 4에서의 V34에 관하여, V114는 초기에 V118을 따르고, 다음에 FET(112)를 통하여 전류가 흐를 때 멈추며, 결국 VR에 매우 근접한 전압(126)에 정착한다. t5에서, 모든 3 개의 스위치들은 그 본래의 상태로 돌아가고, 노드(118)을 V2로 노드(114)를 V3로 재접속하며, 전하이송처리를 종결한다.
도 3 및 4에 적용되는 분석 다음에, 우리는 캐패시터(113)에 의해 제어되는 출력전하 QT의 결과를 초래하는 수학식(14)을 표현할 수 있다. 수학식(8)을 유추하여 다음과 같이 표현된다:
Figure pat00014
관련된 전압변화는 전하이송의 시작과 종결 사이에 발생하고, 따라서, 도 12의 파형들에 관하여 다음 수학식들(15, 16)으로 표현된다:
Figure pat00015
및,
Figure pat00016
수학식(16)에서의 근사화는 전압(126)과 VR 사이의 차이를 무시하는 면에서 구성될 때. 이 수학식들을 조합하여, 우리는 수학식(17)이 얻어진다:
Figure pat00017
이 수학식은 수학식(16)의 근사화 내에서, 4개 전압(V1, V2, V3, 및 VR)에 선형적으로 의존하는 QT를 나타낸다. 기생 커패시턴스 및 스위치(121)와 관련된 전하이송, 및 노드(114)에서의 다른 기생 커패시턴스는 이 분석에서 무시되었다. 그들의 효과는 오프셋(offset)을 QT에 관한 수학식에 부가한 것이지만, 결과는 4 개 전압들에서 선형을 남긴다.
도 12에서의 파형들은 수학식(17)에서의 모든 4 개의 전압들이 나타난 시간 동안 고정인 가정에 묵시적으로 기초한 것이다. 도 13은 V1, V3 및 VR이 고정된 것으로 남아있는 동안 만약 V2가 시변이라면 어떻게 되는지를 도시한다. 이 상황에서는, 도 11의 회로는 S121이 오프가 될 때의 순간에서 V2의 값에 종속하는 출력전하 QT를 생성할 것이 보여질 것이다. 그리하여 이 회로는 전압에서 전하 샘플홀드기능을 제공한다.
도 13에 나타난 t<t0 에 관하여, 스위치들(119 및 121)은 온된다. 스위치(121)는 앞선 설명에 관하여 전압(132)(V3의 값과 등가)에서 노드(114)를 접촉한다. 스위치(119)는 시변 전압소스(V2)에 노드(118)을 접속해서, 노드(118)의 전압은 V2를 추적한다(스위치(119) 및 캐패시터(111)의 시불변은 V2의 변화비율과 비교하여 짧게 충분히 무시되는 것으로 가정한다). t0에서, 스위치(121)는 오프된다. 노드(114)가 더 이상 V3에 접속되지 않기 때문에, 캐패시터(111)를 통한 결합에 기인하여 노드(118)를 따른다(도 12에서 노드(118)는 고정이고, V114는 이 점에서 변화하지 않는다). 기생 커패시턴스를 무시하며, 캐패시터의 전압(111)은 상수로 남고 t0에서의 그 값과 등가이다. 특히, 노드(118)를 캐패시터(111)의 양의 단자로 해석하며 수학식(18)이 얻어진다:
Figure pat00018
시간 t0에서 V2의 값이되는 V2[t0]. 이 조건은 스위치(119)가 오프되고 스위치(12)가 온될 때 시간 t1까지 지속한다. 노드(118)는 이어서 도 12에서의 전압 V1(전압(134))을 따라 구동된다. 도 12에서와 같이, 노드(114)는 초기에 노드(118)을 따르고, 이어서 FET(112)를 통하여 전류가 흐를 때 정지하며, 결국 VR에 매우 근접한 전압(136)으로 정착한다. 상기와 같이, 전하이송은 스위치들이 그 초기상태로 회귀할 때 t5에서 정지한다. 노드(114)는 V3에 재접속되고, 그 초기값(132)으로 돌아간다. 노드(118)는 V2에 재접속되고, V2의 그때 전류값(139)에 정착한다.
전하이송(t5)의 종결에서 캐패시터(111)를 교차한 전압은 수학식(19)과 같이 얻어진다:
Figure pat00019
수학식(1)의 논의에 따라, 전하이송 기간 동안 캐패시터(111)에 의해 전달된 전하의 양이 그 용량에 의해 간단히 곱해진 그 전압에서의 변화라는 걸 유의해야 한다. 초기전압(전하이송 전)은 수학식 18에 의해 주어지고, 최종전압은 수학식(19)에 의해 다음과 강은 수학식(20)으로 주어진다.
Figure pat00020
수학식(20)은, 수학식(20)의 t0에서의 샘플된 값에 의해 대체된 수학식(17)에서의 V2의 고정값을 가진, 수학식(17)과 정확히 동일한 형태를 가진다. 이는 소망했던 샘플-홀드의 특징이다.
만약 V1, V3 및 VR이 상기 가정된 것처럼 상수이고, 이어서 수학식(20)의 전압 전하 이송 기능은 다음 수학식(21)으로 다시 표현될 수 있다:
Figure pat00021
만약 V2가 고정이면, 이 회로는 V2의 값(V1, V3 및 VR의 값과 함께)에 의해 제어된 일정한 크기의 전하패킷들의 순서를 생성하기 위해 사용될 수 있다. 만약 V2가 시변이면, 결과는 (클럭)신호 S121의 통제되는 V2의 샘플링이다. 수학식(21)에 나타난 바와 같이, 결과 전하패킷들은 샘플화된 전하에 상수항을 부가한다. 이 상수항은 V1, V3, 및/또는 VR의 값들을 변화시켜 조정가능하다.
상기 논의된 모든 회로에서, 이송된 전하 QT는 예를 들어 도 3에 있는 C33인 출력 캐패시터에 의해 제어된다. 부스트된 전하이송회로의 다른 응용에서, 이송된 전하는 전하결합소자(CCD)의 저장소에서 대신에 제어될 수 있다. 바로 논의된 것처럼, 이 능력은 일련의 상수(조정가능한) 전하패킷들을 생성하고, 시변 전압신호의 샘플과 비례하는 일련의 전하패킷들을 생산하는데 사용될 수 있다.
도 14A는 전하이송 FET 및 출력 캐패시터가 CCD 소자로 대체되는 도 3의 그것과 유사한 부스트된 전하이송회로를 도시한다. VX, 캐패시터(141), 노드(144), 기준전압 VR, 증폭기(146) 및 증폭기 출력노드(147)는 도 3에서 그들의 등가물과 모두 정확하게 유사하다. 도 14A에서의 새로운 특징은 노드(144) 및 3개의 게이트(142, 143, 및 145)에 접속된 입력단자로 구성되는 CCD(148)이다(실제적인 실행에서는, CCD는 게이트(145)를 넘어 부가적인 게이트들을 전형적으로 가질 것이다. 3개의 게이트들은 이 회로의 기능을 설명하기에 충분하다).
CCD(148)의 장치구조의 단면도는 도 14B에 도시되었다. 입력단자는 반도체 기판(150)에 반대편의 도전형을 가진 확산부(149)로 구성된다. 3개의 게이트들(142, 143 및 145)은 전극들에 근접하고, 게이트 유전층에 의한 기판 및 유전체로 채워진 간격에 의해 서로 분리되어있다. 도 14A에 사용된 CCD의 도식된 기호는 도 14B에 도시된 구조를 가진 특징에 상응한다; 이중전극 및 다른 CCD구조들은 유명하고 도 14A의 회로에서와 마찬가지로 사용될 수 있다.
도 14A에서는 노드(144)는 CCD(148)의 입력단자(149)에 접속된다. 이 단자는 도 3의 FET(32)의 소스와 같이 기능한다. CCD(148)의 제1 게이트(142)는 증폭기 출력 노드(147)에 접속된다. 이 게이트는 CCD내부의 노드(144)로부터의 전류의 흐름을 제어하여, 도 3에서의 FET(32)의 게이트와 같이 기능한다. 고전압으로 구동될 때의 클럭 전압(φ1)은 게이트(143) 아래에 포텐셜 저장조(potential well)을 생성한다. 이 저장소는 도 3에서의 캐패시터(33)를 가진 FET(32)의 드레인과 유사하다: 게이트(142) 아래의 전류흐름은 단지 도 3의 FET(32)를 통한 전류흐름이 캐패시터(33)의 전하로서 수집하는 것만큼, 게이트(143) 아래의 우물에서 전하로서 수집한다. 전하이송 동안에, 클럭 전압(φ2)은 CCD를 따라 멀리 흐르는 것으로부터 전류를 방지하며, 게이트(145)를 바이어스 오프시킨다; 그리하여 게이트(142) 아래의 모든 전류흐름은 게이트(143) 아래의 포텐셜 저장소에서 수집된다.
게이트(143) 아래의 포텐셜을 위한 초기조건은 0 전하이다. 도 14A의 회로의동작 및 타이밍은 이송된 전하의 수집의 방법에서 앞서 언급한 차이점을 제외하고, 도 4의 그것과 동일하다. 전하이송 동작(도 4의 t5)의 끝에서 이송된 전하 QT는 게이트(143) 아래에 축적되었고, 게이트(142)는 증폭기(146)에 의해 축출된다. 따라서 QT는 본 발명의 부분이 아닌 유명한 CCD 방법을 사용하여 φ1 및 φ2의 적절한 클로킹(clocking)에 의해 CCD(148)를 따라 이송될 수 있다.
상기 논의된 모든 회로들은 싱글 엔디드(single ended) 구성으로 나타나며; 즉, 모든 전압들은 공통참조('접지')에 참조되고, 모든 전하패킷들은 한가지 기호만 가질 수 있다(전하 케리어로서의 전극의 경우에, 전하패킷들은 항상 음이고; 대수항에서의 최대 패킷은 0이다). 실제적인 회로적용에서는, 제2 고조파의 억제 및 다른 이유들을 위해 기호로 변수를 나타내는 대칭적인 방법을 제공하기 위해, 다른 회로들을 사용하는 것이 상식이다. 상기 논의된 전하이송회로들은 전하패킷들의 쌍을 사용하여 소위 '의사미분(quasi-differential)' 구성에서 모두 사용될 수 있다. 그런 구성들에서, 신호는 전하패킷 쌍의 2개의 요소 사이의 차이점으로서 나타나며; 쌍의 각 요소는 또한 신호성분에 더하여 바이어스 또는 공통모드 전하를 가진다. 전하패킷 쌍의 각 요소를 조절하기 위한 회로와 같은, 그런 회로구성들은 보여진 전하이송회로들의 쌍을 사용하여 실행된다.
이상에서 설명한 바와 같이, 본 발명이 속하는 기술 분야의 통상의 기술자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 상술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해해야만 한다. 본 발명의 범위는 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 등가 개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함하는 것으로 해석되어야 한다.
1: 캐패시터
2: FET
3: 캐패시터
31, 51, 61, 71, 81, 91, 101, 111: 캐패시터
32, 52, 62, 72, 82, 92, 102, 112: FET
33, 53, 63, 73, 83, 93, 103, 113: 캐패시터
36, 56, 66, 68, 76, 79, 86, 96, 106, 116: 증폭기, FET
88, 89: 저항
119, 120, 121: 스위치

Claims (24)

  1. 전하 영역(charge-domain)의 신호처리회로에서 전하를 이송하는 장치로서:
    제1단자를 구비하고, 제1전압 입력전하소스에 직렬로 배치되며 직접 연결되는 입력전하의 유지를 위한 입력전하 유지기구;
    출력전하를 유지하기 위한 출력전하 유지기구;
    상기 제1전압 입력전하소스에 직접 연결되지 않고 상기 입력전하 유기기구의 제2단자에 결합되는 입력단자와, 제어단자에 가해진 전하이송 제어신호의 통제를 받는 상기 출력전하 유지기구로 전하를 제공하기 위해 결합된 출력단자, 및 제어단자를 구비하는 전하이송기구; 및
    상기 입력전하 유지기구의 제2단자와 연결되는 제1입력단자를 포함하고, 기준전압과 연결되는 제2입력단자를 포함하며, 상기 전하이송기구의 상기 제어단자와 연결되는 출력단자를 포함하고, 상기 전하이송 제어신호를 제공하기 위한 증폭기;
    를 포함하고,
    상기 증폭기는, 상기 전하이송기구의 상기 입력단자에서의 전압이 상기 기준전압으로 수렴되는 속도가 증가되도록, 상기 전하이송기구의 상기 제어단자에서의 전압을 제어하도록 구성되는 전하이송장치.
  2. 제1항에 있어서,
    상기 증폭기는 10 내지 100의 이득을 제공하는 전하이송장치.
  3. 제1항에 있어서,
    상기 증폭기는 NFET 및 PFET를 포함하고,
    상기 NFET 및 PFET 각각은 공통노드에 접속된 단자를 포함하며,
    상기 공통노드는 상기 증폭기의 상기 출력단자를 제공하는 전하이송장치.
  4. 제 3항에 있어서,
    상기 PFET의 드레인 단자는 공급전압에 접속되고, 상기 NFET의 드레인 단자는 접지전압에 접속되며, 상기 PFET의 게이트 단자는 바이어스 전압에 접속되고, 상기 NFET의 게이트 단말은 상기 전하이송기구의 상기 입력단자에 접속되는 전하이송장치.
  5. 제 3항에 있어서,
    상기 공통노드는 상기 전하이송기구의 상기 제어단자에 접속되는 전하이송장치.
  6. 제 3항에 있어서,
    상기 NFET와 상기 전하이송기구의 상기 입력단자 사이에 결합되는 소스 팔로워 PFET;
    를 더 포함하는 전하이송장치.
  7. 제 3항에 있어서,
    상기 전하이송기구의 상기 입력단자와 상기 NFET 사이에 결합되는 제2 NFET;
    를 더 포함하는 전하이송장치.
  8. 제1항에 있어서,
    상기 입력전하 유지기구와 상기 제1전압 입력전하소스 사이에 결합되는 제1 저항소자;
    상기 입력전하 유지기구와 상기 전하이송기구 사이에 결합되는 제2 저항소자;
    를 더 포함하는 전하이송장치.
  9. 제1항에 있어서,
    상기 전하이송기구의 온 및 오프 시간을 제어하기 위해, 상기 증폭기의 상기 출력단자와 접지전압 사이에 결합되는 전류제어 FET;
    를 더 포함하는 전하이송장치.
  10. 제 3항에 있어서,
    상기 PFET와 공급전압 사이에 결합된 전력제어 FET;
    를 더 포함하는 전하이송장치.
  11. 제1항에 있어서,
    상기 제1전압 입력전하소스와 상기 입력전하 유지기구 사이에 직렬로 결합되는 제1 입력전하 제어스위치; 및
    상기 전하이송기구의 상기 입력단자와 제2전압 입력전하소스 사이에 직렬로 결합되는 제2 입력전하 제어스위치;
    를 더 포함하는 전하이송장치.
  12. 제1항에 있어서,
    상기 전하이송기구는 기판에 형성된 제1 제어전극을 가지고 상기 전하이송기구의 입력단자를 제공하는 기판에 형성된 확산영역을 포함하는 전하이송장치.
  13. 제12항에 있어서,
    상기 기판에 형성되어 출력전하 유지단자를 제공하는 제2 제어전극을 포함하는 전하이송장치.
  14. 제1항에 있어서,
    상기 증폭기의 상기 출력단자에 결합된 전류소스를 상기 증폭기가 포함하는 전하이송장치.
  15. 제14항에 있어서,
    상기 증폭기는,
    상기 입력단자와 상기 전하이송기구의 상기 제어단자 사이의 전압을 격리시키도록 구성되는 전압버퍼;
    를 더 포함하는 전하이송장치.
  16. 제1항에 있어서,
    상기 입력전하 유지기구에 결합되는 저항소자;
    를 더 포함하는 전하이송장치.
  17. 제16항에 있어서,
    상기 저항소자는 상기 입력전하 유지기구와 출력전하 유지기구 사이의 전하의 이송기간 동안 비선형 신호왜곡을 제거하도록 구성되는 전하이송장치.
  18. 제17항에 있어서,
    상기 저항소자는 상기 입력전하 유지기구와 상기 전하이송기구의 상기 입력단자 사이에 직렬로 결합되는 전하이송장치.
  19. 제17항에 있어서,
    상기 저항소자는 입력전압과 상기 입력전하 유지기구 사이에 결합되는 전하이송장치.
  20. 제17항에 있어서,
    상기 입력전하 유지기구에 결합되는 추가적인 저항소자를 더 포함하는 전하이송장치.
  21. 제14항에 있어서,
    전력스위치 제어신호에 응답하여, 상기 전하이송기구와 상기 전류소스를 통하여 전류를 억제하기 위한 스위치;
    를 더 포함하는 전하이송장치.
  22. 전하를 이송하는 장치로서:
    입력전하를 유지하기 위한 입력전하 유지기구; 및
    제1소자, 제2소자 및 증폭기를 포함하는 전하이송기구;
    를 포함하고,
    상기 제1소자는 입력단자, 출력단자 및 제어단자를 포함하며,
    상기 입력단자는 상기 입력전하 유지기구로부터 전하를 수신하도록 상기 입력전하 유지기구와 연결되고, 제2입력단자는 기준전압에 연결되며, 상기 출력단자는 상기 제어단자에 가해진 전하이송 제어신호의 통제를 받는 전하를 제공하도록 구성되고,
    상기 제2소자는 출력전하를 유지하고, 상기 제1소자로부터 전하를 제공받도록 상기 제1소자와 연결되며,
    상기 증폭기는 상기 전하이송 제어신호를 제공하고, 상기 입력전하 유지기기구와 연결되는 제1입력단자를 포함하며, 기준전압과 연결되는 제2입력단자를 포함하고, 상기 제1소자의 상기 제어단자와 연결되는 출력단자를 포함하며, 상기 전하이송기구의 상기 입력단자에서의 전압이 상기 기준전압으로 수렴되는 속도가 증가되도록 상기 전하이송기구의 상기 입력단자에서의 전압과 관련된 상기 전하이송 제어신호의 전압을 증폭하도록 구성되는 전하이송장치.
  23. 제22항에 있어서,
    상기 증폭기는, 상기 출력단자에 결합되는 전류소스;
    를 더 포함하는 전하이송장치.
  24. 제22항에 있어서,
    상기 입력전하 유지기구에 결합되고 상기 입력전하 유지기구와 상기 제2소자 사이에서의 전하가 이송되는 동안 비선형 신호왜곡을 제거하도록 구성되는 저항소자;
    를 더 포함하는 전하이송장치.
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