KR20140068918A - 박막 트랜지스터(tft), 그 제조 방법, 어레이 기판, 디스플레이 장치 및 장벽층 - Google Patents

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KR20140068918A
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시앙 리우
강 왕
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Abstract

본 발명은 박막 트랜지스터(TFT), 그 제조 방법, 어레이 기판 및 디스플레이 장치를 개시한다. 본 발명은 TFT의 전기적 속성과 디스플레이 장치의 화상 품질을 개선하는데 이용된다. 본 발명에 의해 제공되는 TFT는, 기판 상에 배열된, 게이트 전극, 소스 전극, 드레인 전극, 반도체층, 게이트 전극 절연층 및 제1 금속 장벽층을 포함하고; 게이트 전극 절연층은 게이트 전극과 반도체층 사이에 배치되며; 제1 금속 장벽층은 소스/드레인 전극과 게이트 전극 절연층 사이에 배치되고, 제1 금속 장벽층은 반도체층과 동일한 층에 배열되며 소스/드레인 전극을 형성하기 위한 재료와 게이트 전극을 형성하기 위한 재료 사이의 상호확산을 방지하도록 구성된다.

Description

박막 트랜지스터(TFT), 그 제조 방법, 어레이 기판, 디스플레이 장치 및 장벽층{THIN-FILM TRANSISTOR(TFT), MANUFACTURING METHOD THEREOF, ARRAY SUBSTRATE, DISPLAY DEVICE AND BARRIER LAYER}
본 발명은 디스플레이 기술 분야에 관한 것으로, 특히 박막 트랜지스터(TFT), 그 제조 방법, 어레이 기판, 디스플레이 장치 및 장벽층에 관한 것이다.
디스플레이 기술 분야에서 액정 디스플레이(LCD) 및 유기 발광 다이오드(OLED) 디스플레이와 같은 평판 디스플레이 장치는 경량성, 얇은 두께, 낮은 전력 소비, 고휘도, 고선명도 등의 이점으로 인해 평탄 디스플레이 분야에서 특별한 위치를 점유해 왔다. 특히, LCD TV와 같은 대형의 고해상도 및 고선명도의 평판 디스플레이 장치가 현재의 평판 디스플레이 시장에서 주류가 되어 왔다.
현재, 화상 신호 지연이 대형의 고해상도 및 고선명도의 평판 디스플레이 장치를 제약하는 핵심 요소이다. 더 구체적으로는, 화상 신호 지연은, 게이트 전극, 게이트 라인 또는 데이터 라인의 신호 저항 R과 기판 상의 관련 커패시턴스 C에 의해 주로 결정된다. 디스플레이 장치의 지속적으로 증가하는 크기와 지속적으로 높아지는 해상도에 의해, 구동 회로에 의해 인가되는 신호 주파수도 역시 지속적으로 증가한다; 또한 화상 신호 지연은 더욱 심각해진다. 화상 디스플레이 기간에서, 게이트 라인은 온으로 되고 화소들이 충전된다; 그러나, 화상 신호 지연으로 인해, 일부 화소들은 충분히 충전되지 않아, 디스플레이된 화상에서 불균일한 휘도를 초래하므로 화상의 디스플레이 품질에 심각하게 영향을 미친다. 또한, 게이트 전극, 게이트 라인 또는 데이터 라인의 저항이 감소할 때, 화상 신호 지연은 감소하고, 그에 따라 화상 품질이 향상될 수 있다.
현재, 게이트 라인 및 데이터 라인의 저항을 줄이기 위한 방법은 주로 게이트 라인 및 데이터 라인의 제조에 저저항 금속 구리(Cu)를 채용하는 것이다. 그러나 이 방법은, 다음과 같은 단점들을 가진다:
구리(Cu) 이온은 쉽게 확산, 특히 고온에서 게이트 전극 보호층, 반도체층 또는 패시베이션층으로 확산할 수 있기 때문에, 박막 트랜지스터(TFT)의 성능이 심각하게 영향을 받을 수 있다. 특히, TFT에 관한 후속하는 고온 열 처리에서, 증가한 활성으로 인해, 구리(Cu) 이온은 절연 장벽층을 관통하여 반도체층으로 진입할 수 있고, 그에 따라, TFT의 성능이 심각하게 영향을 받아, 결과적으로 화상 품질이 더 불량해지고, 심지어 TFT의 정상 동작이 파괴될 수 있다.
전통적인 기판 상의 TFT와 그 제조 방법은 감소한 TFT 성능과 더 불량한 화상 품질의 문제를 갖고 있다.
본 발명의 실시예는, 박막 트랜지스터(TFT), 그 제조 방법, 어레이 기판, 디스플레이 장치, 및 장벽층을 제공한다. 본 발명은 TFT의 성능을 향상시키고 그에 따라 화상 품질을 향상시키는데 이용된다.
상기 목적을 달성하기 위해, 본 발명의 실시예의 박막 트랜지스터(TFT)는: 기판 상에 배열된, 게이트 전극, 소스 전극, 드레인 전극, 반도체층, 게이트 전극 절연층 및 제1 금속 장벽층을 포함한다; 게이트 전극 절연층은 게이트 전극과 반도체층 사이에 배치된다; 제1 금속 장벽층은 소스/드레인 전극과 게이트 전극 절연층 사이에 배치되고, 제1 금속 장벽층은 반도체층과 동일한 층에 배열되며 소스/드레인 전극을 형성하기 위한 재료와 게이트 전극을 형성하기 위한 재료 사이의 상호확산을 방지하도록 구성된다.
예를 들어, 바람직하게는, TFT는 소스/드레인 전극과 반도체층 사이에 배치된 에칭 장벽층을 더 포함한다.
예를 들어, 바람직하게는, 제1 금속 장벽층은 반도체층으로부터 절연된다.
예를 들어, 바람직하게는, 소스/드레인 전극을 형성하기 위한 재료와 게이트 전극을 형성하기 위한 재료 중 적어도 하나는 구리이거나 구리 합금으로서, 화상 신호 지연을 줄이고 화상 품질을 향상시킬 수 있다.
예를 들어, 바람직하게는, TFT가 산화물 TFT인 경우, 반도체층은 금속 산화물 반도체층이다.
예를 들어, 바람직하게는, 제1 금속 장벽층은 반도체층과 동일한 재료로 형성된다. 첫 번째, 금속 산화물 반도체층은 소스/드레인 전극을 형성하기 위한 재료와 게이트 전극을 형성하기 위한 재료 사이의 상호확산을 방지하는 기능을 가지며, 두 번째, 동일한 재료가 제1 금속 장벽층과 반도체층을 형성하므로, 프로세스 흐름을 단순화한다.
예를 들어, 바람직하게는, 제1 금속 장벽층은 구리 산화물막 층, 구리 질화물막 층 또는 구리 산화질화물막 층으로서, 소스/드레인 전극을 형성하기 위한 재료와 게이트 전극을 형성하기 위한 재료 사이의 상호확산을 방지하는 기능을 가진다.
예를 들어, 바람직하게는, 제1 금속 장벽층은 반도체층과는 상이한 금속 산화물 반도체 재료로 형성된다. 금속 산화물 반도체 재료는 소스/드레인 전극을 형성하기 위한 재료와 게이트 전극을 형성하기 위한 재료 사이의 상호확산을 방지할 수 있기 때문에, 이 재료는 TFT의 성능과 화상 품질을 향상시킬 수 있다.
예를 들어, 바람직하게는, TFT는, TFT의 성능과 화상 품질을 추가로 향상시키도록, 제1 금속 장벽층과 소스/드레인 전극 사이에 배치되고 소스/드레인 전극을 형성하기 위한 재료와 게이트 전극을 형성하기 위한 재료 사이의 상호확산을 방지하도록 구성된 제2 금속 장벽층을 더 포함한다.
예를 들어, 바람직하게는, 소스/드레인 전극을 형성하기 위한 재료는 구리 또는 구리 합금으로서, 화상 신호 지연을 낮추고 화상 품질을 향상시키는 낮은 저항을 가진다.
예를 들어, 바람직하게는, 제2 금속 장벽층은 구리 산화물막 층, 구리 질화물막 층 또는 구리 산화질화물막 층이다.
예를 들어, 바람직하게는, 제2 금속 장벽층은, 소스/드레인 전극을 형성하기 위한 재료와 게이트 전극을 형성하기 위한 재료 사이의 상호확산을 방지하는 기능을 갖는 금속 산화물 반도체 재료로 형성된다.
예를 들어, 바람직하게는, TFT의 구조는 다음과 같다: 게이트 전극이 기판 상에 배치된다; 게이트 전극 절연층이 게이트 전극 상에 배치된다; 반도체층 및 제1 금속 장벽층이 게이트 전극 절연층 상에 배치된다; 에칭 장벽층이 반도체층 상이 배치된다; 그리고, 제2 금속 장벽층이 반도체층과 제1 금속 장벽층 상에 배치되고, 소스/드레인 전극층이 제2 금속 장벽층 상에 배치된다.
또는, TFT의 구조는 다음과 같다: 소스/드레인 전극층이 기판 상에 배치된다; 제2 금속 장벽층이 소스/드레인 전극층 상에 배치된다; 에칭 장벽층이 제2 금속 장벽층 상에 배치된다; 반도체층 및 제1 금속 장벽층이 에칭 장벽층 상에 배치된다; 게이트 전극 절연층이 반도체층 상에 배치된다; 그리고, 게이트 전극이 게이트 전극 절연층 상에 배치된다.
예를 들어, 바람직하게는, TFT의 구조는 다음과 같다: 게이트 전극이 기판 상에 배치된다; 게이트 전극 절연층이 게이트 전극 상에 배치된다; 반도체층 및 제1 금속 장벽층이 게이트 전극 절연층 상에 배치된다; 그리고, 소스 전극 및 드레인 전극이 제1 금속 장벽층 상에 배치된다.
또는, TFT의 구조는 다음과 같다: 소스 전극 및 드레인 전극이 기판 상에 배치된다; 반도체층 및 제1 금속 장벽층이 소스 전극 및 드레인 전극 상에 배치된다; 게이트 전극 절연층이 반도체층 및 제1 금속 장벽층 상에 배치된다; 그리고, 게이트 전극이 게이트 전극 절연층 상에 배치된다.
예를 들어, 바람직하게는, TFT의 구조는 다음과 같다: 게이트 전극이 기판 상에 배치된다; 게이트 전극 절연층이 게이트 전극 상에 배치된다; 반도체층 및 제1 금속 장벽층이 게이트 전극 절연층 상에 배치된다; 제2 금속 장벽층이 반도체층과 제1 금속 장벽층 상에 배치된다; 그리고, 소스 전극 및 드레인 전극이 제1 금속 장벽층 상에 배치된다.
또는, TFT의 구조는 다음과 같다: 소스 전극 및 드레인 전극이 기판 상에 배치된다; 제2 금속 장벽층이 소스 전극 및 드레인 전극 상에 배치된다; 반도체층 및 제1 금속 장벽층이 제2 금속 장벽층 상에 배치된다; 게이트 전극 절연층이 반도체층 및 제1 금속 장벽층 상에 배치된다; 그리고, 게이트 전극이 게이트 전극 절연층 상에 배치된다.
예를 들어, 바람직하게는, 제1 금속 장벽층은, TFT의 구조를 가능한 한 많이 단순화하도록, 소스 전극 및 드레인 전극에 대응하는 위치에 배치된다.
예를 들어, 바람직하게는, 제2 금속 장벽층은, TFT의 구조를 가능한 한 많이 단순화하도록, 소스 전극 및 드레인 전극에 대응하는 위치에 배치된다.
본 발명의 실시예에 의해 제공되는 어레이 기판은 제1 금속 장벽층만이 제공되는 TFT를 포함하고, 제1 금속 장벽층은 소스/드레인 전극을 형성하기 위한 재료와 게이트 전극을 형성하기 위한 재료 사이의 상호확산을 방지하여, TFT의 성능과 화상 품질을 향상시킨다.
예를 들어, 바람직하게는, 어레이 기판은 데이터 라인과 게이트 라인을 더 포함하고, 데이터 라인은 TFT의 소스 전극에 접속된다; 게이트 라인은 TFT의 게이트 전극에 접속된다; 그리고, 제1 금속 장벽층은 소스 전극, 드레인 전극 및 데이터 라인에 대응하는 위치에 배치된다; 또는,
제1 금속 장벽층은, 소스 전극, 드레인 전극, 및 게이트 라인에 대응하는 위치에 배치된다; 또는,
제1 금속 장벽층은, 소스 전극, 드레인 전극, 게이트 라인 및 데이터 라인에 대응하는 위치에 배치되고, 제1 금속 장벽층은 소스/드레인 전극을 형성하기 위한 재료와 게이트 전극을 형성하기 위한 재료 사이의 상호확산을 방지하므로, TFT의 성능과 화상 품질을 향상시키며, 동시에 게이트 라인과 데이터 라인을 위한 재료들 사이의 상호확산도 방지하므로, TFT의 성능과 화상 품질을 향상시킨다.
본 발명의 실시예에 의해 제공되는 어레이 기판은, TFT의 성능과 화상 품질을 더 향상시키기 위해, 제1 금속 장벽층 및 제2 금속 장벽층 모두가 제공되는 TFT를 포함한다.
예를 들어, 바람직하게는, 어레이 기판은 데이터 라인과 게이트 라인을 더 포함하고, 데이터 라인은 TFT의 소스 전극에 접속된다; 게이트 라인은 TFT의 게이트 전극에 접속된다;
제1 금속 장벽층은 소스 전극, 드레인 전극 및 데이터 라인에 대응하는 위치에 배치된다; 또는, 제1 금속 장벽층은 소스 전극, 드레인 전극 및 게이트 라인에 대응하는 위치에 배치된다; 또는 제1 금속 장벽층은 소스 전극, 드레인 전극, 게이트 라인 및 데이터 라인에 대응하는 위치에 배치된다; 및/또는,
제2 금속 장벽층은 소스 전극, 드레인 전극 및 데이터 라인에 대응하는 위치에 배치된다; 또는, 제2 금속 장벽층은 소스 전극, 드레인 전극 및 게이트 라인에 대응하는 위치에 배치된다; 또는 제2 금속 장벽층은 소스 전극, 드레인 전극, 게이트 라인 및 데이터 라인에 대응하는 위치에 배치된다. 제2 금속 장벽층의 제공은 소스 전극, 드레인 전극, 데이터 라인, 및 게이트 라인을 형성하기 위한 재료들 사이의 상호확산을 추가로 방지할 수 있어서, TFT의 성능과 화상 품질을 더욱 향상시킬 수 있다.
본 발명의 실시예에 의해 제공되는 디스플레이 장치는, 제1 금속 장벽층만이 제공되는 TFT를 포함하는 상기 어레이 기판을 포함하고, 작은 화상 신호 지연과 양호한 화상 품질을 갖는 디스플레이 장치를 실현할 수 있다.
본 발명의 실시예에 의해 제공되는 디스플레이 장치는, 제1 금속 장벽층 및 제2 금속 장벽층 모두가 제공되는 TFT를 포함하는 상기 어레이 기판을 포함하고, 작은 화상 신호 지연과 양호한 화상 품질을 갖는 디스플레이 장치를 실현할 수 있다.
본 발명의 실시예에 의해 제공되는 TFT를 제조하기 위한 방법은: 게이트 전극, 소스 전극, 드레인 전극, 및 반도체층의 패턴을 형성하는 단계; 및 게이트 전극 절연층과 제1 금속 장벽층의 패턴을 형성하는 단계를 포함하며, 게이트 전극 절연층은 게이트 전극과 반도체층 사이에 배치되고; 제1 금속 장벽층은 소스/드레인 전극과 게이트 전극 절연층 사이에 배치되고 반도체층과 동일한 층 상에 배열된다. 제1 금속 장벽층은 소스/드레인 전극을 형성하기 위한 재료와 게이트 전극을 형성하기 위한 재료 사이의 상호확산을 방지할 수 있으므로, TFT의 성능과 화상 품질을 향상시킬 수 있다.
예를 들어, 바람직하게는, 이 방법은 에칭 장벽층의 패턴을 형성하는 프로세스를 더 포함하고, 에칭 장벽층은 반도체층과 소스/드레인 전극 사이에 배치된다. 에칭 장벽층은 소스 및 드레인 전극의 에칭시에 반도체에 미치는 영향을 방지하기 위해 제공된다.
예를 들어, 바람직하게는, 제1 금속 장벽층은 반도체층으로부터 절연된다.
예를 들어, 바람직하게는, TFT가 산화물 TFT인 경우, 반도체층은 금속 산화물 반도체 재료로 형성된다.
예를 들어, 바람직하게는, 이 방법은 제2 금속 장벽층의 패턴을 형성하는 프로세스를 더 포함하고, 제2 금속 장벽층은 제1 금속 장벽층과 소스/드레인 전극 사이에 배치되어, TFT의 성능과 화상 품질을 더욱 향상시킬 수 있다.
예를 들어, 바람직하게는, 게이트 전극, 소스 전극, 드레인 전극, 반도체층, 게이트 전극 절연층 및 제1 금속 장벽층의 패턴을 형성하는 프로세스는: 패터닝 프로세스에 의해 기판 상에 게이트 전극의 패턴을 형성하는 단계; 패터닝 프로세스에 의해, 게이트 전극의 패턴이 형성되어 있는 기판 상에 게이트 전극 절연층의 패턴을 형성하는 단계; 하나의 패터닝 프로세스에 의해, 게이트 전극 절연층의 패턴이 형성되어 있는 기판 상에 반도체층 및 제1 금속 장벽층의 패턴을 형성하는 단계; 및 하나의 패터닝 프로세스에 의해, 반도체층 및 제1 금속 장벽층의 패턴이 형성이 형성되어 있는 기판 상에 소스 전극 및 드레인 전극의 패턴을 형성하는 단계를 포함한다.
또는, 게이트 전극, 소스 전극, 드레인 전극, 반도체층, 게이트 전극 절연층 및 제1 금속 장벽층의 패턴을 형성하는 프로세스는: 하나의 패터닝 프로세스에 의해 기판 상에 소스 전극 및 드레인 전극의 패턴을 형성하는 단계; 하나의 패터닝 프로세스에 의해, 소스 전극 및 드레인 전극의 패턴이 형성되어 있는 기판 상에 반도체층 및 제1 금속 장벽층의 패턴을 형성하는 단계; 하나의 패터닝 프로세스에 의해, 반도체층 및 제1 금속 장벽층의 패턴의 형성되어 있는 기판 상에 게이트 전극 절연층의 패턴을 형성하는 단계; 및 하나의 패터닝 프로세스에 의해, 게이트 전극 절연층의 패턴이 형성되어 있는 기판 상에 게이트 전극의 패턴을 형성하는 단계를 포함한다.
예를 들어, 바람직하게는, 게이트 전극, 소스 전극, 드레인 전극, 반도체층, 게이트 전극 절연층, 에칭 장벽층, 제1 금속 장벽층 및 제2 금속 장벽층의 패턴을 형성하는 프로세스는: 패터닝 프로세스에 의해 기판 상에 게이트 전극의 패턴을 형성하는 단계; 패터닝 프로세스에 의해, 게이트 전극의 패턴이 형성되어 있는 기판 상에 게이트 전극 절연층의 패턴을 형성하는 단계; 하나의 패터닝 프로세스에 의해, 게이트 전극 절연층의 패턴이 형성되어 있는 기판 상에 반도체층 및 제1 금속 장벽층의 패턴을 형성하는 단계; 패터닝 프로세스에 의해, 반도체층 및 제1 금속 장벽층의 패턴이 형성되어 있는 기판 상에 에칭 장벽층의 패턴을 형성하는 단계; 및 하나의 패터닝 프로세스에 의해, 에칭 장벽층의 패턴이 형성되어 있는 기판 상에 소스 전극, 드레인 전극, 및 제2 금속 장벽층의 패턴을 형성하는 단계를 포함한다.
또는, 게이트 전극, 소스 전극, 드레인 전극, 반도체층, 게이트 전극 절연층, 에칭 장벽층, 제1 금속 장벽층 및 제2 금속 장벽층의 패턴을 형성하는 프로세스는: 하나의 패터닝 프로세스에 의해 기판 상에 소스 전극, 드레인 전극 및 제2 금속 장벽층의 패턴을 형성하는 단계; 패터닝 프로세스에 의해, 소스 전극, 드레인 전극 및 제2 금속 장벽층의 패턴이 형성되어 있는 기판 상에 에칭 장벽층의 패턴을 형성하는 단계; 하나의 패터닝 프로세스에 의해, 에칭 장벽층의 패턴이 형성되어 있는 기판 상에 반도체층 및 제1 금속 장벽층의 패턴을 형성하는 단계; 패터닝 프로세스에 의해, 반도체층 및 제1 금속 장벽층의 패턴이 형성되어 있는 기판 상에 게이트 전극 절연층의 패턴을 형성하는 단계; 및 패터닝 프로세스에 의해, 게이트 전극 절연층의 패턴이 형성되어 있는 기판 상에 게이트 전극의 패턴을 형성하는 단계를 포함한다.
예를 들어, 바람직하게는, 게이트 전극, 소스 전극, 드레인 전극, 반도체층, 게이트 전극 절연층, 제1 금속 장벽층 및 제2 금속 장벽층의 패턴을 형성하는 프로세스는: 패터닝 프로세스에 의해 기판 상에 게이트 전극의 패턴을 형성하는 단계; 패터닝 프로세스에 의해, 게이트 전극의 패턴이 형성되어 있는 기판 상에 게이트 전극 절연층의 패턴을 형성하는 단계; 패터닝 프로세스에 의해, 게이트 전극 절연층의 패턴이 형성되어 있는 기판 상에 반도체층의 패턴을 형성하는 단계; 패터닝 프로세스에 의해, 반도체층의 패턴이 형성되어 있는 기판 상에 제1 금속 장벽층의 패턴을 형성하는 단계; 및 하나의 패터닝 프로세스에 의해, 제1 금속 장벽층의 패턴이 형성되어 있는 기판 상에 소스 전극, 드레인 전극, 및 제2 금속 장벽층의 패턴을 형성하는 단계를 포함한다.
또는, 게이트 전극, 소스 전극, 드레인 전극, 반도체층, 게이트 전극 절연층, 제1 금속 장벽층 및 제2 금속 장벽층의 패턴을 형성하는 프로세스는: 하나의 패터닝 프로세스에 의해 기판 상에 소스 전극, 드레인 전극 및 제2 금속 장벽층의 패턴을 형성하는 단계; 패터닝 프로세스에 의해, 소스 전극, 드레인 전극 및 제2 금속 장벽층의 패턴이 형성되어 있는 기판 상에 반도체층의 패턴을 형성하는 단계; 패터닝 프로세스에 의해, 반도체층의 패턴이 형성되어 있는 기판 상에 제1 금속 장벽층의 패턴을 형성하는 단계; 패터닝 프로세스에 의해, 제1 금속 장벽층의 패턴이 형성되어 있는 기판 상에 게이트 전극 절연층의 패턴을 형성하는 단계; 및 패터닝 프로세스에 의해, 게이트 전극 절연층의 패턴이 형성되어 있는 기판 상에 게이트 전극의 패턴을 형성하는 단계를 포함한다.
예를 들어, 바람직하게는, 소스 전극 및 드레인 전극은 구리 또는 구리 합금으로 형성된다.
예를 들어, 바람직하게는, 하나의 패터닝 프로세스에 의해, 에칭 장벽층의 패턴이 형성되어 있는 기판 상에 소스 전극, 드레인 전극 및 제2 금속 장벽층의 패턴을 형성하는 프로세스는 : 막 코팅 프로세스에 의해, 에칭 장벽층의 패턴이 형성되어 있는 기판 상에 구리막 층 또는 구리 합금막 층을 형성하는 단계; 구리막 층 또는 구리 합금막 층의 형성의 초기 기간에, 산소, 질소, 또는 미리결정된 비율의 산소와 질소의 혼합 가스를 캐버티 내에 도입하여 구리 또는 구리 합금의 산화물, 질화물 또는 산화질화물을 형성하여 제2 금속 장벽층을 형성하, 제2 금속 장벽층에 대한 부분을 제외한, 구리막 층 또는 구리 합금막 층에 의해 소스 전극 및 드레인 전극을 형성하는 단계; 및 하나의 노광, 현상, 포토리소그래피 및 에칭 프로세스에 의해 소스 전극, 드레인 전극 및 제2 금속 장벽층의 패턴을 형성하는 단계를 포함한다.
또는, 하나의 패터닝 프로세스에 의해, 제1 금속 장벽층의 패턴이 형성되어 있는 기판 상에 소스 전극, 드레인 전극 및 제2 금속 장벽층의 패턴을 형성하는 프로세스는 : 막 코팅 프로세스에 의해, 제1 금속 장벽층의 패턴이 형성되어 있는 기판 상에 구리막 층 또는 구리 합금막 층을 형성하는 단계; 구리막 층 또는 구리 합금막 층의 형성의 초기 기간에, 산소, 질소, 또는 미리결정된 비율의 산소와 질소의 혼합 가스를 캐버티 내에 도입하여 구리 또는 구리 합금의 산화물, 질화물 또는 산화질화물을 형성하여 제2 금속 장벽층을 형성하고, 제2 금속 장벽층에 대한 부분을 제외한, 구리막 층 또는 구리 합금막 층에 의해 소스 전극 및 드레인 전극을 형성하는 단계; 및 하나의 노광, 현상, 포토리소그래피 및 에칭 프로세스에 의해 소스 전극, 드레인 전극 및 제2 금속 장벽층의 패턴을 형성하는 단계를 포함한다.
예를 들어, 바람직하게는, 하나의 패터닝 프로세스에 의해 기판 상에 소스 전극, 드레인 전극 및 제2 금속 장벽층의 패턴을 형성하는 프로세스는 : 막 코팅 프로세스에 의해 기판 상에 구리막 층 또는 구리 합금막 층을 형성하는 단계; 구리막 층 또는 구리 합금막 층의 형성의 종반 기간에, 산소, 질소, 또는 미리결정된 비율의 산소와 질소의 혼합 가스를 캐버티 내에 도입하여 구리 또는 구리 합금의 산화물, 질화물 또는 산화질화물을 형성하여 제2 금속 장벽층을 형성하고, 제2 금속 장벽층에 대한 부분을 제외한, 구리막 층 또는 구리 합금막 층에 의해 소스 전극 및 드레인 전극을 형성하는 단계; 및 하나의 노광, 현상, 포토리소그래피 및 에칭 프로세스에 의해 소스 전극, 드레인 전극 및 제2 금속 장벽층의 패턴을 형성하는 단계를 포함한다.
제1 금속 장벽층만이 제공되는 어레이 기판에 대해 본 발명의 실시예에 의해 제공되는 장벽층은 단지 어레이 기판에서 구리 또는 구리 합금의 확산을 방지하기 위한 것이다.
예를 들어, 바람직하게는, 장벽층은, 소스/드레인 전극을 형성하기 위한 재료와 게이트 전극을 형성하기 위한 재료 사이의 상호확산을 방지하는 기능을 갖는, 금속 산화물, 금속 질화물 또는 금속 산화질화물로 형성된다.
예를 들어, 바람직하게는, 금속 산화물은, 소스/드레인 전극을 형성하기 위한 재료와 게이트 전극을 형성하기 위한 재료 사이의 상호확산을 방지하는 기능을 갖는, 인듐 갈륨 아연 산화물(IGZO; indium gallium zinc oxide) 또는 구리 산화물이다.
예를 들어, 바람직하게는, 금속 질화물은, 소스/드레인 전극을 형성하기 위한 재료와 게이트 전극을 형성하기 위한 재료 사이의 상호확산을 방지하는 기능을 갖는, 구리 질화물이다.
예를 들어, 바람직하게는, 금속 산화질화물은, 소스/드레인 전극을 형성하기 위한 재료와 게이트 전극을 형성하기 위한 재료 사이의 상호확산을 방지하는 기능을 갖는, 구리 산화질화물이다.
제1 금속 장벽층 및 제2 금속 장벽층 모두가 제공되는 어레이 기판에 대해 본 발명의 실시예에 의해 제공되는 장벽층은 어레이 기판에서 구리 또는 구리 합금의 확산을 방지하기 위한 것이다.
예를 들어, 바람직하게는, 장벽층은, 소스/드레인 전극을 형성하기 위한 재료와 게이트 전극을 형성하기 위한 재료 사이의 상호확산을 방지하는 기능을 갖는, 금속 산화물, 금속 질화물 또는 금속 산화질화물로 형성된다.
예를 들어, 바람직하게는, 금속 산화물은, 소스/드레인 전극을 형성하기 위한 재료와 게이트 전극을 형성하기 위한 재료 사이의 상호확산을 방지하는 기능을 갖는, IGZO 또는 구리 산화물이다.
예를 들어, 바람직하게는, 금속 질화물은, 소스/드레인 전극을 형성하기 위한 재료와 게이트 전극을 형성하기 위한 재료 사이의 상호확산을 방지하는 기능을 갖는, 구리 질화물이다.
예를 들어, 바람직하게는, 금속 산화질화물은, 소스/드레인 전극을 형성하기 위한 재료와 게이트 전극을 형성하기 위한 재료 사이의 상호확산을 방지하는 기능을 갖는, 구리 산화질화물이다.
본 발명의 실시예에 의해 제공되는 TFT에서, 제1 금속 장벽층은, TFT의 성능과 화상 품질을 향상시키도록, 소스/드레인 전극과 게이트 전극 절연층 사이에 배치되고 소스/드레인 전극을 형성하기 위한 재료와 게이트 전극을 형성하기 위한 재료의 상호확산을 방지하도록 구성된다. 게다가, 제2 금속 장벽층은, TFT의 성능과 화상 품질을 향상시키도록, 소스/드레인 전극과 제1 금속 장벽층 사이에 배치되고 소스/드레인 전극을 형성하기 위한 재료와 게이트 전극을 형성하기 위한 재료 사이의 상호확산을 더욱 방지하도록 구성된다.
도 1은 본 발명의 실시예 1에 의해 제공되는 어레이 기판의 개략적 구조적 상부면도이다;
도 2는 도 1에 도시된 TFT의 A-B 방향의 단면도이다;
도 3은 도 2에 도시된 제2 금속 장벽층을 갖는 TFT의 개략적 구조도이다;
도 4는 본 발명의 실시예 2에 의해 제공되는 어레이 기판의 개략적 구조적 상부면도이다;
도 5는 도 4에 도시된 TFT의 A-B 방향의 단면도이다;
도 6은 도 5에 도시된 제2 금속 장벽층을 갖는 TFT의 개략적 구조도이다;
도 7은 실시예 2에 의해 제공되는 TFT의 개략적 구조도이다;
도 8은 본 발명의 실시예 4에 의해 제공되는 어레이 기판의 상부면도이다;
도 9는 도 8에 도시된 어레이 기판의 C-D 방향의 단면도이다;
도 10은 본 발명의 실시예 4에 의해 제공되는 어레이 기판의 단면도이다;
도 11은 본 발명의 실시예 6에 의해 제공되는 바텀-게이트 TFT를 제조하기 위한 방법을 플로차트이다;
도 12는 본 발명에 의해 제공되는 탑-게이트 TFT를 제조하기 위한 방법의 플로차트이다;
본 발명의 실시예는, 박막 트랜지스터(TFT), 그 제조 방법, 어레이 기판, 디스플레이 장치, 및 장벽층을 제공한다. 본 발명은 TFT의 성능을 향상시키고 그에 따라 화상 품질을 향상시키는데 이용된다.
일반적으로, TFT는 적어도, 기판 상에 배치된 게이트 전극, 소스 전극, 드레인 전극, 및 반도체층을 포함하고, 게이트 전극 절연층이 게이트 전극과 반도체층 사이에 배치된다. 소스 전극 및 드레인 전극은 집합적으로 소스/드레인 전극층이라 부를 수 있고, 소스/드레인 전극층이 제공되는 TFT의 막 층(film layer)은 SD 층이라 부른다. 게다가, TFT는 반도체층과 소스/드레인 전극 사이에 배치된 에칭 장벽층을 더 포함한다. 일반적으로, 에칭 장벽층은 아몰퍼스 실리콘 TFT와 폴리실리콘 TFT에 대해서는 배치될 필요가 없다. 금속 산화물 TFT의 경우, 소스/드레인 전극의 패턴에 대한 에칭이 금속 산화물로 이루어진 반도체층에 영향을 미치는 것을 방지하기 위하여, 에칭 장벽층이 배열될 수 있다. 그러나, 반도체층이 소정 타입의 금속 산화물로 형성되고 동시에 에칭 장벽층이 요구되지 않는 경우가 있을 수도 있다. 또한, 본 발명의 실시예에 의해 제공되는 TFT는, 소스/드레인 전극과 게이트 전극 절연층 사이에 배치되고 소스/드레인 전극을 형성하기 위한 재료와 게이트 전극을 형성하기 위한 재료 사이의 상호확산을 방지하도록 구성된 장벽층을 더 포함하고, 이 장벽층은, TFT의 성능과 화상 품질을 개선하도록, 소스/드레인 전극을 형성하기 위한 재료와 게이트 전극을 형성하기 위한 재료 사이의 상호확산을 방지하도록 구성된 제1 금속 장벽층이다.
본 발명의 실시예에 의해 제공되는 TFT 내의 소스 전극, 드레인 전극, 및 게이트 전극 중 적어도 하나는 저저항의 구리 또는 구리 합금으로 형성된다. 물론, 본 발명은 이것으로 제한되지 않고, 본 발명의 실시예의 목적은 소스/드레인 전극을 형성하기 위한 재료와 게이트 전극을 형성하기 위한 재료 사이의 상호확산을 방지하기 위해 제1 금속 장벽층을 채용하는 것이다. 또한, 예를 들어, 금 및 은과 같은, 높은 확산성을 갖는, 게이트 전극, 소스 전극, 및 드레인 전극을 형성하기 위한 다른 재료들도 역시 본 발명에 적용가능하다.
본 발명의 실시예에 의해 제공되는 TFT가 이하에서 간단히 설명될 것이다.
TFT에 에칭 장벽층이 제공되는지에 따라, TFT는 2개의 타입으로 구분된다:
제1 타입의 TFT는, 기판 상에, 게이트 전극, 소스 전극, 드레인 전극, 반도체층, 게이트 전극과 반도체층 사이에 배치된 게이트 전극 절연층, 반도체층과 소스/드레인 전극 사이에 배치된 에칭 장벽층, 및 소스/드레인 전극층과 게이트 전극 절연층 사이에 배치된 제1 금속 장벽층을 포함하고, 제1 금속 장벽층은 반도체층과 동일한 층에 배열되며 소스/드레인 전극을 형성하기 위한 재료와 게이트 전극을 형성하기 위한 재료 사이의 상호확산을 방지하도록 구성된다.
"소스/드레인 전극"이란 동일한 층에 배열된 소스 전극 및 드레인 전극을 말하며 집합적으로 소스/드레인 전극층이라고 할 수도 있다는 점에 주목해야 한다. 즉, 본 발명에서 언급되는 "소스/드레인 전극" 및 "소스/드레인 전극층"이란 동일한 층에 배열된 소스 전극 및 드레인 전극을 말한다. 동일한 층에 배열된 소스 전극 및 드레인 전극은 소스/드레인 전극층이라고 한다.
제2 타입의 TFT는, 기판 상에, 게이트 전극, 소스 전극, 드레인 전극, 반도체층, 게이트 전극과 반도체층 사이에 배치된 게이트 전극 절연층, 및 게이트 전극 절연층과 소스/드레인 전극 사이에 배치된 제1 금속 장벽층을 포함하고, 제1 금속 장벽층은 소스/드레인 전극과 게이트 전극 절연층 사이에 배치되고, 제1 금속 장벽층은 반도체층과 동일한 층에 배열되며 소스/드레인 전극을 형성하기 위한 재료와 게이트 전극을 형성하기 위한 재료 사이의 상호확산을 방지하도록 구성된다.
본 발명에 의해 제공되는 2가지 타입의 TFT에서의 제1 금속 장벽층은, 소스/드레인 전극을 형성하기 위한 재료가 게이트 전극 절연층 및/또는 게이트 전극으로 확산되는 것을 방지하고 게이트 전극을 형성하기 위한 재료가 반도체층 및/또는 소스/드레인 전극층으로 확산되는 것을 방지하도록 구성된다.
본 발명에 의해 제공되는 2가지 타입의 TFT에서 소스/드레인 전극을 형성하기 위한 재료와 게이트 전극을 형성하기 위한 재료 사이의 상호확산을 더욱 방지하기 위하여, 예를 들어, 바람직하게는, 제1 금속 장벽층과 소스/드레인 전극층 사이에는 제2 금속 장벽층이 제공된다. 제2 금속 장벽층은 소스/드레인 전극을 형성하기 위한 재료와 게이트 전극을 형성하기 위한 재료가 반도체층으로 확산되는 것을 방지할 수 있을 뿐만 아니라, 소스/드레인 전극을 형성하기 위한 재료가 게이트 전극 절연층 및 게이트 전극으로 확산되는 것을 방지할 수 있다.
제1 타입의 TFT의 한 바람직한 실시예는 다음과 같다: TFT는 기판과, 기판 상에 형성되는 게이트 전극, 소스/드레인 전극층 및 반도체층, 기판 상에 형성되고 게이트 전극과 반도체층 사이에 배치되는 게이트 전극 절연층, 반도체층과 소스/드레인 전극층 사이에 배치되는 에칭 장벽층, 및 소스/드레인 전극층과 게이트 전극 절연층 사이에 배치되는 제1 금속 장벽층을 포함하고, 제1 금속 장벽층은 반도체층과 동일한 층 상에 배열되고 반도체층으로부터 절연된다.
소스 전극 및 드레인 전극은 구리로 형성된다. 구리 이온이 게이트 전극 절연층과 게이트 전극으로 확산되어 게이트 전극과 게이트 전극 절연층을 오염시키고 그에 따라 TFT의 성능 저하시키는 것을 방지하기 위하여, 소스/드레인 전극층과 게이트 전극 절연층 사이에는 제1 금속 장벽층이 형성되어 소스/드레인 전극층에서 금속 이온의 확산을 방지한다.
소스/드레인 전극층 내의 금속 구리 이온이 반도체층으로 확산되는 것을 방지하기 위하여, 소스/드레인 전극을 형성하기 위한 재료와 게이트 전극을 형성하기 위한 재료의 상호확산을 방지하는 기능을 갖는 장벽층이 반도체층과 소스/드레인 전극층 사이에 배치된다. 장벽층은, 소스/드레인 전극을 형성하기 위한 재료가 반도체층으로 확산되는 것을 방지할 수 있을 뿐만 아니라 금속 구리 이온이 게이트 전극 절연층과 게이트 전극으로 확산되는 것을 추가로 방지할 수 있는 제2 금속 장벽층이다.
본 발명에 의해 제공되는 TFT, 그 제조 방법, 어레이 기판, 디스플레이 장치 및 장벽층에 대하여 첨부된 도면 및 상이한 실시예들을 참조하여 이하에서 상세한 설명이 주어질 것이다.
본 발명의 실시예에 의해 제공되는 TFT는 바텀-게이트 TFT 또는 탑-게이트 TFT일 수 있다. 본 발명의 실시예에 의해 제공되는 TFT는 바텀-게이트 TFT 또는 탑-게이트 TFT에 대하여 첨부된 도면을 참조하여 이하에서 상세한 설명이 주어질 것이다.
실시예 1: 제1 타입의 TFT에 대응.
실시예 1에 의해 제공되는 바텀-게이트 TFT의 구조는 다음과 같다: 게이트 전극이 기판 상에 배치된다; 게이트 전극 절연층은 게이트 전극 상에 배치된다; 반도체층 및 제1 금속 장벽층은 게이트 전극 절연층 상에 배치된다; 에칭 장벽층은 반도체층 상에 배치된다; 그리고, 소스 전극 및 드레인 전극은 에칭 장벽층 상에 배치된다.
실시예 1에 의해 제공되는 탑-게이트 TFT의 구조는 다음과 같다: 소스 전극 및 드레인 전극이 기판 상에 배치된다; 에칭 장벽층은 소스 전극 및 드레인 전극 상에 배치된다; 반도체층 및 제1 금속 장벽층은 에칭 장벽층 상에 배치된다; 게이트 전극 절연층은 반도체층 및 제1 금속 장벽층 상에 배치된다; 그리고, 게이트 전극은 게이트 전극 절연층 상에 배치된다.
반도체층 및 제1 금속 장벽층은 동일한 층 상에 배열되거나 상이한 층들 상에 배열될 수도 있다. 가능한 한 많이 TFT의 전체 두께를 줄이기 위하여, 예를 들어, 바람직하게는, 반도체층 및 제1 금속 장벽층이 동일한 층 상에 배열된다.
달리 명시되지 않는 한, 본 발명에 의해 제공되는 모든 TFT의 구조에서의 다양한 막 층들 사이의 수직 위치 관계는 막 층들이 동일한 층 상에 배치되거나 상이한 층들 상에 배치된다는 것을 말할 뿐이고, 막 층들의 특정한 구조와 다른 막 층들에 관한 막 층의 특정한 상대적 위치를 말하는 것은 아니라는 점에 주목해야 한다. 예를 들어, "에칭 장벽층이 소스 전극 및 드레인 전극 상에 배치된다"라는 것은, 에칭 장벽층이 소스 전극 및 드레인 전극과 상이한 층들에 배치되고, 에칭 장벽층이 기판에 관하여 소스 전극과 드레인 전극 상에 배치되며, 에칭 장벽층이 소스 전극과 드레인 전극에 비해 기판으로부터 더 멀리 떨어져 있다는 것을 말할 뿐이다.
예를 들어, 바람직하게는, 제1 금속 장벽층은 반도체층으로부터 격리되거나 격리되지 않고 제공된다.
실시예에서, 반도체층은 제1 금속 장벽층으로부터 격리되지 않는다.
게다가, 소스/드레인 전극을 형성하기 위한 재료와 게이트 전극을 형성하기 위한 재료 중 적어도 하나는 저저항의 구리이거나 구리 합금이다.
첨부된 도면들을 참조하여 이하에서 상세한 설명이 주어질 것이다. 도 1은 실시예 1에 의해 제공되는 TFT를 포함하는 어레이 기판의 상부면도이고, 도 2는 도 1에 도시된 TFT의 A-B 방향 단면도이다.
도 1에 도시된 TFT는, 게이트 전극(2), 소스 전극(8), 드레인 전극(9), 에칭 장벽층(6) 및 반도체층을 포함한다. 도 1에 도시된 어레이 기판은, 소스 전극(8)이 접속하고 있는 데이터 라인(81), 및 게이트 전극(2)이 접속하고 있는 게이트 라인(21)을 더 포함한다. 소스 전극(8) 및 드레인 전극(9)은 집합적으로 소스/드레인 전극층이라 부를 수 있고, 소스/드레인 전극층이 배치되는 TFT의 막 층(film layer)은 SD 층이라 부른다.
바텀-게이트 TFT를 예로서 취하여 이하에서 설명이 주어질 것이다. 도 2의 바텀-게이트 TFT는: 기판(1); 기판(1) 상에 형성된 게이트 전극(2); 기판 상에 형성되고 게이트 전극(2) 상에 배치된 게이트 전극 절연층(3); 기판 상에 형성되고 게이트 전극 절연층(3) 상에 배치된 반도체층(4) 및 제1 금속 장벽층(5), 여기서, 반도체층(4) 및 제1 금속 장벽층(5)는 동일한 층 상에 배열됨; 기판 상에 형성되고 반도체 층(4) 상에 배치되는 에칭 장벽층(6) - 에칭 장벽층(6)은 반도체층(4)의 채널 상에 배치되고 에칭 동안에 영향받지 않게 채널을 보호하도록 구성됨 - ; 및 기판(1) 상에 형성되고 제1 금속 장벽층(5) 상에 배치되는 소스 전극(8) 및 드레인 전극(9)을 포함한다.
제1 금속 장벽층은 소스/드레인 전극층(SD 층)과 게이트 전극 절연층(3) 사이에 배치되므로, 소스/드레인 전극층 내의 금속 이온들은 게이트 전극 절연층 및 게이트 전극층에 들어가지 못한다. 마찬가지로, 게이트 전극층 내의 금속 이온들은 반도체층 및 소스/드레인 전극층에 들어가지 못하므로, TFT의 성능이 향상될 수 있다.
도 2에 도시된 TFT에서, 바람직하게는, 반도체층(4) 및 제1 금속 장벽층(5)은 동일한 층 상에 배열된다. 또한, 반도체층(4)과 제1 금속 장벽층(5)은 또한 상이한 층들 상에 배열될 수도 있고, 여기서는 특별히 제한되지 않을 것이다.
예를 들어, 바람직하게는, 소스/드레인 전극을 형성하기 위한 재료와 게이트 전극을 형성하기 위한 재료 중 적어도 하나는 구리이거나 구리 합금이다.
소스/드레인 전극을 형성하기 위한 재료와 게이트 전극을 형성하기 위한 재료 중 적어도 하나가 구리 또는 구리 합금일 때, 소스/드레인 전극을 형성하기 위한 재료와 게이트 전극을 형성하기 위한 재료 사이의 상호확산을 추가로 방지하기 위하여, 예를 들어, 바람직하게는, 실시예 1에 의해 제공되는 TFT는, 제1 금속 장벽층과 소스/드레인 전극 사이에 배치되고 소스/드레인 전극을 형성하기 위한 재료와 게이트 전극을 형성하기 위한 재료 사이의 상호확산을 방지하도록 구성된 제2 금속 장벽층을 더 포함한다.
예를 들어, 바텀-게이트 TFT의 구조는 다음과 같다: 게이트 전극이 기판 상에 배치된다; 게이트 전극 절연층이 게이트 전극 상에 배치된다; 반도체층 및 제1 금속 장벽층은 게이트 전극 절연층 상에 배치된다; 에칭 장벽층은 반도체층 상에 배치된다; 그리고, 제2 금속 장벽층은 반도체층과 제1 금속 장벽층 상에 배치되고, 소스/드레인 전극층은 제2 금속 장벽층 상에 배치된다.
또는, 탑-게이트 TFT의 구조는 다음과 같다: 소스/드레인 전극층은 기판 상에 배치된다; 제2 금속 장벽층이 소스/드레인 전극층 상에 배치된다; 에칭 장벽층은 제2 금속 장벽층 상에 배치된다; 반도체층 및 제1 금속 장벽층은 에칭 장벽층 상에 배치된다; 게이트 전극 절연층은 반도체층 상에 배치된다; 그리고, 게이트 전극은 게이트 전극 절연층 상에 배치된다.
첨부된 도면들과 함께 이하에서 상세한 설명이 주어질 것이다. 도 3에 나타낸 바와 같이, 실시예 1에 의해 제공되는 TFT는 소스/드레인 전극층과 제1 금속 장벽층(5) 사이에 배치되는 제2 금속 장벽층(7)을 더 포함한다.
TFT는, 기판(1) 상에 배치된 게이트 전극(2); 게이트 전극(2) 상에 배치된 게이트 전극 절연층(3); 게이트 전극 절연층(3) 상에 배치된 반도체층(4) 및 제1 금속 장벽층(5); 반도체층(4) 상에 배치되는 에칭 장벽층(6); 반도체층(4) 및 제1 금속 장벽층(5) 상에 배치된 제2 금속 장벽층(7); 및 제2 금속 장벽층(7) 상에 배치되는 소스 전극(8) 및 드레인 전극(9)을 포함한다.
도 3에 도시된 TFT에서, 제2 금속 장벽층(7)은 소스/드레인 전극층과 제1 금속 장벽층(5) 사이에 배치되고, SD층 내의 금속 이온들이 게이트 전극 절연층 및/또는 게이트 전극으로 확산되는 것을 더 방지하며 TFT의 성능을 더욱 향상시킨다.
도 2 및 도 3에 도시된 TFT에서, 소스/드레인 전극층과 게이트 전극 중 적어도 하나는 금속 구리(Cu) 또는 구리 합금으로 형성된다. 예를 들어, 바람직하게는, 소스/드레인 전극을 형성하기 위한 재료는 구리 또는 구리 합금이다.
예를 들어, 바람직하게는, 게이트 전극은, 구리(Cu), 크롬(Cr), 텅스텐(W), 티타늄(Ti), 탄탈(Ta) 및 몰리브덴(Mo)과 같은 금속, 또는 상기 그룹으로부터 취해진 적어도 2개의 금속들에 의해 형성된 금속 합금으로 형성될 수 있다.
소스 전극 및 드레인 전극은 구리로 형성된다. 구리 이온이 게이트 전극 절연층과 게이트 전극으로 확산되어 게이트 전극과 게이트 전극 절연층을 오염시키고 그에 따라 TFT의 성능 저하시키는 것을 방지하기 위하여, 본 발명에서는 소스/드레인 전극층과 게이트 전극 절연층 사이에 제1 금속 장벽층이 형성되어 소스/드레인 전극층에서 금속 이온의 확산을 방지한다.
소스/드레인 전극층 내의 금속 구리 이온들이 반도체층으로 확산되는 것을 방지하기 위하여, 제2 금속 장벽층이 반도체층과 소스/드레인 전극층 사이에 배치된다. 제2 금속 장벽층은, 금속 구리 이온들이 반도체층으로 확산되는 것을 방지할 수 있을 뿐만 아니라 금속 구리 이온들이 게이트 전극 절연층과 게이트 전극으로 확산되는 것을 추가로 방지할 수 있다.
전술된 타입의 임의의 TFT에서, 동일한 층 상에 배열된 제1 금속 장벽층과 반도체층은 동일한 재료 또는 상이한 재료로 형성될 수 있다.
예를 들어, 바람직하게는, 반도체층은 금속 산화물 반도체층이다.
제1 금속 장벽층은 금속 산화물 반도체 재료로 형성된다.
게다가, 제1 금속 장벽층은 반도체층과 동일한 재료로 형성된다.
예를 들어, 동일한 층 상에 배열되는 제1 금속 장벽층과 반도체층은 동일한 재료로 형성된다. 제1 금속 장벽층은 금속 산화물 반도체층을 준비하기 위한 재료로 형성될 수 있다. 예를 들어, 이 재료는, 인듐 갈륨 아연 산화물(IGZO), 하프늄 인듐 아연 산화물(HIZO), 인듐 아연 산화물(IZO), 아몰퍼스 산화 인듐 아연 산화물(a-InZnO), 아몰퍼스 불소-도핑된 아연 산화물(ZnO:F), 주석-도핑된 인듐 산화물(In2O3:Sn), 아몰퍼스 몰리브덴-도핑된 인듐 산화물(In2O3:Mo), 카드뮴 주석 산화물(Cd2SnO4), 아몰퍼스 알루미늄-도핑된 아연 산화물(ZnO:Al), 아몰퍼스 니오브-도핑된 티타늄 산화물(TiO2:Nb), 카드뮴 주석 산화물(Cd-Sn-O) 또는 기타의 금속 산화물일 수 있다. 동일한 층 상에 배열된 제1 금속 장벽층 및 반도체층은 동일한 재료로 형성될 수 있으므로, 제1 금속 장벽층 및 반도체층은 동일한 막 층에 속하고 구현 동안에 동일한 하나의 패터닝 프로세스에 의해 형성된다. TFT를 제조하기 위한 전통적인 방법에 비해, 추가의 처리가 부가되지 않는다.
동일한 층 상에 배열된 제1 금속 장벽층 및 반도체층이 상이한 재료로 형성되는 경우, 예를 들어, 바람직하게는, 제1 금속 장벽층은 구리 산화물(CuOx), 구리 질화물(CuNy), 구리 산화질화물(CuNyOx) 등으로 형성될 수 있다; 또는 예를 들어, 바람직하게는, 제1 금속 장벽층은 반도체층과는 상이한 금속 산화물 반도체 재료로 형성된다.
(도 2 및 도 3에 도시된 TFT에 대응하는) 상기 2개의 바람직한 실시예에 의해 제공되는 TFT에서, 동일한 층 상에 배열된 제1 금속 장벽층 및 반도체층은, TFT의 기능이 영향받지 않는 한, 서로 절연되거나 절연되지 않을 수 있고, 여기서는 제한되지 않을 것이다. 절연 배열 방법은 달라질 수 있다. 예를 들어, 제1 금속 장벽층 및 반도체층은, 직접 레이저 컷팅, 도핑 프로세스 또는 패터닝 프로세스에 의해 서로 절연된다.
동일한 층 상에 배열된 제1 금속 장벽층 및 반도체층이 동일한 재료로 형성될 때, 반도체층은 제1 금속 장벽층으로부터 절연되고, 동일한 층 상에 형성된 반도체층 및 제1 금속 장벽층은 직접 레이저 컷팅, 도핑 프로세스 또는 패터닝 프로세스에 의해 서로 절연된다. 물론, 구체적인 형성 방법은 반도체층 및 제1 금속 장벽층이 서로 절연되도록 유지되는 한 제한되지 않는다. 절연 배열 방법은 달라질 수 있다. 예를 들어, 제1 금속 장벽층 및 반도체층은, 직접 레이저 컷팅, 도핑 프로세스 또는 패터닝 프로세스에 의해 서로 절연된다.
예를 들어, 바람직하게는, 동일한 층 상에 배열되는 제1 금속 장벽층과 반도체층은 동일한 재료로 형성되고 서로 절연되지 않는다. 특정한 구현 프로세스에서, 반도체층 및 제1 금속 장벽층은 동일한 하나의 패터닝 프로세스에 의해 동일한 막에 의해 형성된다. TFT를 제조하기 위한 전통적인 방법에 비해, 추가의 처리가 부가되지 않는다.
예를 들어, 바람직하게는, 도 2 및 도 3에 도시된 TFT에서, 소스/드레인 전극층과 게이트 전극 중 적어도 하나는 금속 구리(Cu) 또는 구리 합금으로 형성된다. 예를 들어, 바람직하게는, 소스 전극 및 드레인 전극을 형성하기 위한 재료는 구리 또는 구리 합금이다.
예를 들어, 바람직하게는, 게이트 전극은, 구리(Cu), 크롬(Cr), 텅스텐(W), 티타늄(Ti), 탄탈(Ta) 및 몰리브덴(Mo)과 같은 금속, 또는 상기 그룹으로부터 취해진 적어도 2개의 금속들에 의해 형성된 금속 합금으로 형성될 수 있다.
게다가, 제2 금속 장벽층은 구리 산화물(CuOx), 구리 질화물(CuNy), 구리 산화질화물(CuNyOx) 등으로 형성될 수 있다; 또는 제2 금속 장벽층은 금속 산화물 반도체 재료로 형성된다. 예를 들어, 이 재료는, 인듐 갈륨 아연 산화물(IGZO), 하프늄 인듐 아연 산화물(HIZO), 인듐 아연 산화물(IZO), 아몰퍼스 산화 인듐 아연 산화물(a-InZnO), 아몰퍼스 불소-도핑된 아연 산화물(ZnO:F), 주석-도핑된 인듐 산화물(In2O3:Sn), 아몰퍼스 몰리브덴-도핑된 인듐 산화물(In2O3:Mo), 카드뮴 주석 산화물(Cd2SnO4), 아몰퍼스 알루미늄-도핑된 아연 산화물(ZnO:Al), 아몰퍼스 니오브-도핑된 티타늄 산화물(TiO2:Nb), 카드뮴 주석 산화물(Cd-Sn-O) 또는 기타의 금속 산화물일 수 있다.
상기 언급된 임의 타입의 TFT에서, 소스 전극, 드레인 전극, 및 게이트 전극 중 적어도 하나는 저저항의 구리 또는 구리 합금으로 형성된다. 예를 들어, 바람직하게는, 소스/드레인 전극층은 금속 구리 또는 구리 합금으로 형성되고, 제2 금속 장벽층은 구리 산화물(CuOx), 구리 질화물(CuNy), 구리산화질화물(CuNyOx) 등으로 형성된다. 한 구현 프로세스에서, 제2 금속 장벽층 및 SD 층은 동일한 하나의 패터닝 프로세스에 의해 형성될 수 있다. 제2 금속 장벽층 및 SD 층의 형성 방법은 이것으로 제한되지 않는다는 점을 이해하여야 한다.
첫 번째, 구리 산화물(CuOx), 구리 질화물(CuNy), 또는 구리산화질화물(CuNyOx)은 반도체층 및 제1 금속 장벽층과 안정적인 계면을 형성할 수 있다. 두 번째, 구리 산화물(CuOx), 구리 질화물(CuNy), 또는 구리산화질화물(CuNyOx)의 에칭 속성은 금속 구리 또는 구리 합금으로 형성된 소스/드레인 전극층의 속성과 유사하다. 소스/드레인 전극층 및 소스/드레인 전극층 아래의 제1 금속 장벽층 모두에 습식 에칭이 동시에 수행될 때, 제2 금속 장벽층(구리 산화물(CuOx), 구리 질화물(CuNy), 또는 구리산화질화물(CuNyOx))이 소스/드레인 전극층과 제1 금속 장벽층 사이에 배치되므로, 금속 구리 또는 구리 합금이 제1 금속 장벽층과 직접 결합되는 경우에 습식 에칭이 매우 어렵거나 습식 에칭에 의해 형성된 단면의 형태가 불량하다는 문제점이 해결될 수 있다.
상기 언급된 임의 타입의 TFT에서, 소스/드레인 전극을 형성하기 위한 재료와 게이트 전극을 형성하기 위한 재료 사이의 상호확산을 더욱 양호하게 방지하기 위하여, 기판 상에 투영한 제1 금속 장벽층의 영역은, 상호 위치 관계가 TFT의 성능에 영향을 미치지 않는 한, 기판 상에 투영한 소스/드레인 전극층의 영역을 적어도 완전히 덮어야 한다.
소스/드레인 전극을 형성하기 위한 재료와 게이트 전극을 형성하기 위한 재료 사이의 상호확산을 더욱 양호하게 방지하기 위하여, 본 발명의 상기 실시예에서, 기판 상에 투영한 제2 금속 장벽층의 영역은 기판 상에 투영한 소스/드레인 전극층의 영역을 적어도 완전히 덮어야 하고, TFT의 기능이 영향받지 않는 한, 구체적인 위치는 제한되지 않는다.
본 발명의 실시예에서, 기판 상에 투영한 제1 금속 장벽층 및 제2 금속 장벽층의 영역 및 상호 위치 관계는, TFT의 기능이 영향받지 않는 한, 제한되지 않는다.
예를 들어, 바람직하게는, TFT의 성능을 향상시키기 위하여, 게이트 전극 절연층이 2개의 층으로 더 분할될 수도 있다: 한 층은 게이트 전극과 접촉하는 실리콘 질화물(SiNx)층이고, 다른 층은 반도체층 및 제1 금속 장벽층과 직접 접하는 실리콘 산화물(SiOx)층이다. 이중층화된 절연층의 설계는 한 편으로는 TFT의 전극들 내의 금속 이온들의 확산을 방지할 수 있고, 다른 한 편으로는, 물과 산소와 같은 외부 불순물들의 침투를 회피할 수 있어서 TFT의 성능을 향상시킬 수 있다.
예를 들어, 바람직하게는, 반도체층의 전기 도전성을 향상시키기 위하여, 상기 언급한 임의 타입의 TFT는, 반도체층의 상위측과 하위측에 각각 배치된 제1 오옴 접촉층 및 제2 오옴 접촉층을 더 포함한다. 제1 오옴 접촉층은 게이트 전극 절연층과 반도체층 사이에 배치되고, 제2 오옴 접촉층은 반도체층과 소스/드레인 전극 사이에 배치된다. 제1 오옴 접촉층 및 제2 오옴 접촉층은 더 높은 전기 도전성을 가지는 도핑된 반도체층일 수도 있다.
예를 들어, 바람직하게는, 본 발명의 실시예에 의해 제공되는 기판은 유리, 석영 또는 가요성 플라스틱으로 형성될 수도 있다.
디스플레이 영역 주변부의 리드 영역(lead area)은 본 발명의 예시적 구조에서는 특별히 명시되지 않고, 디스플레이 영역이 형성될 때와 동시에 주변부에는 다양한 막 층들이 형성된다는 점에 주목해야 한다. 또한, 디스플레이 영역 내의 막 층들의 시퀀스는, 패널의 구동에 요구되는 (게이트 전극, 소스 전극, 드레인 전극 및 화소 전극과 같은) 컴포넌트들이 패널의 정상 구동을 보장하도록 제조되는 한 달라질 수 있다. 따라서, 주변부에서의 막 층 구조는 그에 따라 달라질 수 있다. 예를 들어, 게이트 전극은 반드시 기판 상에 직접 형성될 필요는 없고, 또 다른 막 층이 게이트 전극 아래에 배치될 수도 있다. 기판과 기판 상의 금속 막 층의 접착성을 향상시키기 위하여, 기판과 게이트 전극 사이에 버퍼층이 역시 배치될 수도 있다. 버퍼층은 인듐 주석 산화물(ITO) 막 층 또는 인듐 아연 산화물(IZO) 막 층일 수 있다. 예를 들어, 절연층은 반드시 2개의 층으로 더 분할될 필요는 없고, 게이트 전극과 반도체층 사이에는 하나 보다 많은 절연층이 배치될 수도 있다. 본 발명의 실시예의 구조는, 금속층들이 서로 절연되고 외부에 접속된 (ITO 재료로 형성된 접속 전극들과 같은) 도전성 부재들이 제공되는 것을 보장할 필요가 있을 뿐이다.
상기에서 바텀-게이트 TFT를 예로서 취하여 실시예 1에 대해 설명이 주어졌다. 본 발명의 실시예 1에 의해 제공되는 탑-게이트 TFT에 대해 이하에서 간단한 설명이 주어질 것이다.
탑-게이트 TFT의 구조는 실시예 1에 의해 제공되는 임의 타입의 상기 바텀-게이트 TFT의 구조와 유사하다. 즉, 상기 실시예 1에서 제공된 TFT에서의 제1 금속 장벽층, 제2 금속 장벽층, 게이트 전극 절연층, 기판, 오옴 접촉층(들), 버퍼층 및 관련 기술적 특성들이 탑-게이트 TFT에 적용가능하다. 그 차이점은, 소스 전극, 드레인 전극, 게이트 전극, 게이트 전극 절연층, 및 반도체층과 기판 사이의 상대적 위치가 변경된다는 것이다. 버퍼층은 기판과 소스/드레인 전극층 사이에 배치되고, 버퍼층은 또한 부분적 반도체 구조와 기판 사이에 배치된다. 본 발명의 실시예에 의해 제공되는 탑-게이트 TFT에서, TFT의 구조가 바텀-게이트 TFT의 구조와는 상이하다는 것을 제외하고는 다른 설명들도 적용가능하다.
실시예 2: 실시예 1의 한 예에 대응, 즉, 제1 타입의 TFT의 한 예에 대응.
바텀-게이트 TFT를 예로서 취하여 이하에서 설명이 주어질 것이다.
도 4는 TFT의 상부면도이고, 도 5는 도 4에 도시된 TFT의 A-B 방향 단면도이다.
실시예 1에 의해 제공되는 TFT는, 게이트 전극(2)(도 4에서 점선으로 나타낸 구조), 게이트 전극(2)에 접속된 게이트 라인(21), 소스 전극(8)과 드레인 전극(9), 소스 전극(8)에 접속된 데이터 라인(81), 및 반도체층(4)을 포함한다.
소스 전극(8) 및 드레인 전극(9)은 집합적으로 소스/드레인 전극층이라 부를 수 있고, 소스/드레인 전극층이 배치되는 TFT의 막 층(film layer)은 SD 층이라 부른다.
도 5에 나타낸 바와 같이, 본 발명의 실시예에 의해 제공되는 TFT는: 기판(1); 기판 상에 형성된 게이트 전극(2); 기판(1) 상에 형성되고 게이트 전극(2) 상에 배치된 게이트 전극 절연층(3); 기판(1) 상에 형성되고 게이트 전극 절연층(3) 상에 배치된 반도체층(4) 및 제1 금속 장벽층(5); 기판(1) 상에 형성되고 반도체층(4) 및 제1 금속 장벽층(5) 상에 배치되는 에칭 장벽층(6) - 에칭 장벽층(6)은 반도체층(4) 상에 배치됨 - ; 및 기판(1) 상에 형성되고 에칭 장벽층(6) 상에 배치되는 소스 전극(8) 및 드레인 전극(9)을 포함한다.
예를 들어, 바람직하게는, 소스/드레인 전극을 형성하기 위한 재료와 게이트 전극을 형성하기 위한 재료 중 적어도 하나는 구리이거나 구리 합금이다.
예를 들어, 바람직하게는, 도 5에 도시된 바와 같이, 제1 금속 장벽층(5)은 소스/드레인 전극층(즉, 소스 전극(8) 및 드레인 전극(9))에 대응하는 위치에 배치된다. 즉, 소스/드레인 전극층을 수직으로 투영하면, 제1 금속 장벽층(5) 및 반도체층(4) 내에 위치하여, 소스/드레인 전극층의 금속 이온들이 제1 금속 장벽층(5) 아래에 배치되는 게이트 전극 절연층(3) 및 게이트 전극(2)으로 확산하지 않도록 보장한다.
예를 들어, 바람직하게는, 도 5에 도시된 제1 금속 장벽층(5)은 반도체층(4)과 동일한 재료로 형성된다.
구현 프로세스에서, 반도체층(4) 및 제1 금속 장벽층(5)은 동일한 하나의 패터닝 프로세스에 의해 동일한 막에 의해 형성된다. TFT를 제조하기 위한 전통적인 방법에 비해, 추가의 처리가 부가되지 않는다. 또한, 반도체층(4) 및 제1 금속 장벽층(5)은 서로 절연된다. 패터닝 프로세스에 의해 동일한 층 상에 형성된 반도체층(4)과 제1 금속 장벽층(5) 사이에는 소정의 갭이 형성될 수 있다. 물론, 구체적인 형성 방법은 반도체층(4) 및 제1 금속 장벽층(5)이 서로 절연되도록 유지되는 한 제한되지 않는다.
반도체층은 금속 산화물로 형성될 수도 있다. 예를 들어, 이 금속 산화물은, 인듐 갈륨 아연 산화물(IGZO), 하프늄 인듐 아연 산화물(HIZO), 인듐 아연 산화물(IZO), 아몰퍼스 산화 인듐 아연 산화물(a-InZnO), 아몰퍼스 불소-도핑된 아연 산화물(ZnO:F), 주석-도핑된 인듐 산화물(In2O3:Sn), 아몰퍼스 몰리브덴-도핑된 인듐 산화물(In2O3:Mo), 카드뮴 주석 산화물(Cd2SnO4), 아몰퍼스 알루미늄-도핑된 아연 산화물(ZnO:Al), 아몰퍼스 니오브-도핑된 티타늄 산화물(TiO2:Nb), 카드뮴 주석 산화물(Cd-Sn-O) 또는 기타의 금속 산화물일 수 있다.
본 발명의 제1 금속 장벽층은 금속 이온들을 효과적으로 차단하고 그에 따라 TFT의 성능을 향상시킬 수 있는 금속 산화물막 층이다.
도 4 및 도 5에 도시된 TFT에서, 제1 금속 장벽층(5)은 소스/드레인 전극층(SD 층)과 게이트 전극 절연층(3) 사이에 배치되어 소스/드레인 전극층 내의 금속 이온들이 게이트 전극 절연층 및 게이트 전극층에 들어가지 못하게 한다. 마찬가지로, 제1 금속 장벽층(5)은 또한, 게이트 전극층 내의 금속 이온들이 반도체층 및 소스/드레인 전극층에 들어가지 못하게 하므로 TFT의 성능을 향상시킨다.
예를 들어, 바람직하게는, 도 6에 나타낸 바와 같이, 본 발명의 실시예에 의해 제공되는 TFT는 소스/드레인 전극층과 제1 금속 장벽층(5) 사이에 배치되는 제2 금속 장벽층(7)을 더 포함한다.
예를 들어, 바람직하게는, 제2 금속 장벽층(7)은, 소스/드레인 전극층에 대응하고 제1 금속 장벽층(5)과 소스/드레인 전극층 사이의 위치에 배치된다. 예를 들어, 바람직하게는, 수직 방향으로 투영하면 제1 금속 장벽층(5) 및 제2 금속 장벽층(7)은 서로 중첩될 수 있다.
도 6에 도시된 TFT에서, 제2 금속 장벽층(7)은 소스/드레인 전극층과 제1 금속 장벽층(5) 사이에 배치되고, SD층 내의 금속 이온들이 게이트 전극 절연층 또는 게이트 전극으로 확산되는 것을 더 방지하며, 또한 게이트 전극 내의 금속 이온들이 반도체층 및 SD 층으로 확산되는 것을 방지하고, 그에 따라 TFT의 성능을 더욱 향상시킨다. 한 구현 프로세스에서, 제2 금속 장벽층 및 SD 층은 동일한 하나의 패터닝 프로세스에 의해 형성된다.
예를 들어, 바람직하게는, 제2 금속 장벽층(7)은 구리 산화물(CuO), 구리 질화물(CuN), 및 구리 산화질화물(CuNO) 등으로 형성된다. 구리 산화물(CuO), 구리 질화물(CuN), 또는 구리산화질화물(CuNO)은 반도체층(4) 및 제1 금속 장벽층(5)과 안정적인 계면을 형성할 수 있다. 소스/드레인 전극층, 데이터 라인 및 소스/드레인 전극층 아래에 배치된 제1 금속 장벽층(5) 상에 습식 에칭이 동시에 수행될 때, 제2 금속 장벽층(7), 예를 들어, 구리 산화물(CuO), 구리 질화물(CuN), 또는 구리산화질화물(CuNO)이 소스/드레인 전극층과 제1 금속 장벽층(5) 사이에 배치되므로, 금속 구리가 제1 금속 장벽층(5)과 직접 결합되는 경우에 습식 에칭이 매우 어렵거나 습식 에칭에 의해 형성된 단면의 형태가 불량하다는 문제점이 해결될 수 있다.
예를 들어, 바람직하게는, TFT의 성능을 향상시키기 위하여, 게이트 전극 절연층은 2개의 층으로 더 분할될 수 있다: 한 층은 게이트 전극과 접촉하는 실리콘 질화물(SiNx)층이고, 다른 층은 반도체층 및 제1 금속 장벽층과 직접 접하는 실리콘 산화물(SiOx)층이다.
예를 들어, 바람직하게는, 반도체층의 전기 도전성을 향상시키기 위하여, TFT는, 반도체층의 상하 양측에 각각 배치된 제1 오옴 접촉층 및 제2 오옴 접촉층을 더 포함한다. 제1 오옴 접촉층은 게이트 전극 절연층과 반도체층 사이에 배치되고, 제2 오옴 접촉층은 반도체층과 소스/드레인 전극 사이에 배치된다. 제1 오옴 접촉층 및 제2 오옴 접촉층은 더 나은 전기 도전성을 가진 도핑된 반도체층일 수도 있다.
예를 들어, 바람직하게는, 본 발명의 실시예에 의해 제공되는 기판은 유리, 석영 또는 가요성 플라스틱으로 형성될 수도 있다.
디스플레이 영역 주변부의 리드 영역(lead area)은 본 발명의 예시적 구조에서는 특별히 명시되지 않고, 디스플레이 영역이 형성될 때와 동시에 주변부에는 다양한 막 층들이 형성된다는 점에 주목해야 한다. 또한, 디스플레이 영역 내의 막 층들의 시퀀스는, 패널의 구동에 요구되는 (게이트 전극, 소스 전극, 드레인 전극 및 화소 전극과 같은) 컴포넌트들이 패널의 정상 구동을 보장하도록 제조되는 한 달라질 수 있다. 따라서, 주변 막 층 구조는 대응적으로 달라질 수 있다. 예를 들어, 게이트 전극은 반드시 기판 상에 직접 형성될 필요는 없고, 또 다른 막 층이 게이트 전극 아래에 배치될 수도 있다. 기판과 기판 상의 금속 막 층의 접착성을 향상시키기 위하여, 기판과 게이트 전극 사이에 버퍼층이 역시 배치될 수도 있다. 버퍼층은 ITO 막 층 또는 IZO 막 층일 수 있다. 예를 들어, 절연층은 반드시 2개의 층으로 더 분할될 필요는 없고, 게이트 전극과 반도체층 사이에는 하나 보다 많은 절연층이 배치될 수도 있다. 본 발명의 실시예의 구조는, 다양한 금속층들이 서로 절연되고 외부에 접속된 (ITO 재료로 형성된 접속 전극들과 같은) 도전성 부재들이 제공되는 것을 보장할 필요가 있을 뿐이다.
실시예 2에 의해 제공되는 TFT는 바텀-게이트 TFT이다. 탑-게이트 TFT에 대해 아래에서 유사한 설명이 주어질 것이다.
도 7에 나타낸 바와 같이, 구조는 바텀-게이트 TFT의 구조와 유사하다. 차이점은, 게이트 전극과 반도체층의 위치가 상이하다는 것이다. TFT는, 기판(1); 기판(1) 상에 형성된 소스 전극(8) 및 드레인 전극(9); 기판(1) 상에 형성되고 소스 전극(8) 및 드레인 전극(9) 상에 배치되는 에칭 장벽층(6); 기판(1) 상에 형성되고 에칭 장벽층(6) 상에 배치되는 반도체층(4) 및 제1 금속 장벽층(5); 기판(1) 상에 형성되고 반도체층(4) 및 제1 금속 장벽층(5) 상에 배치되는 게이트 전극 절연층(3); 및 기판(1) 상에 형성되고 게이트 전극 절연층(3) 상에 배치되는 게이트 전극(2)을 포함한다.
에칭 장벽층은 실제로 에칭에 의해 영향받지 않도록 소스 전극 및 드레인 전극을 보호하는 기능을 가진다.
예를 들어, 바람직하게는, TFT는 제1 금속 장벽층(5)과 소스 전극(8) 및 드레인 전극(9) 사이에 형성된 제2 금속 장벽층(7)을 더 포함한다.
예를 들어, 바람직하게는, TFT는, 게이트 전극(2) 상에 형성되고 전체의 TFT를 덮도록 구성된 패시베이션층(10)을 더 포함한다.
실시예 1과 유사하게, 탑-게이트 TFT를 포함하는 어레이 기판은 화소 전극(11)을 더 포함한다.
화소 전극(11)은 관통 홀을 통해 TFT의 드레인 전극(9)에 접속된다.
다른 구조들은 바텀-게이트 TFT 어레이 기판의 구조와 유사하므로 여기서는 더 설명되지 않을 것이다.
실시예 3: 제2 타입의 TFT(적어도 아몰퍼스 실리콘 TFT 또는 폴리실리콘 TFT를 포함).
실시예 3에 의해 제공되는 제2 타입의 TFT는 실시예 1에 의해 제공되는 TFT와 유사하고, 예를 들어, 실시예 1에 의해 제공되는 제1 금속 장벽층, 제2 금속 장벽층, 게이트 전극 절연층, 기판, 오옴 접촉층 및 버퍼층과 같은 막 층들의 재료와 설정 위치와 같은 관련 기술 특성들 모두는 실시예 3에 의해 제공되는 제2 타입의 TFT에 적용가능하다. 차이점은 다음과 같다:
(1) 반도체층의 재료는 상이하고, 아몰퍼스 실리콘 TFT 또는 폴리실리콘 TFT의 반도체층은 아몰퍼스 실리콘 또는 폴리실리콘으로 형성된다.
(2) 에칭 장벽층은 배열되지 않는다.
(3) 제1 금속 장벽층 및 반도체층은 상이한 재료로 형성된다.
실시예 3에 의해 제공되는 TFT의 구조에 대해 아래에서 간단한 설명이 주어질 것이다.
예를 들어, 바람직하게는, 제1 금속 장벽층만이 제공되는 바텀-게이트 TFT의 경우, 그 구조는 다음과 같다: 게이트 전극이 기판 상에 배치된다; 게이트 전극 절연층은 게이트 전극 상에 배치된다; 반도체층 및 제1 금속 장벽층은 게이트 전극 절연층 상에 배치된다; 그리고, 소스 전극 및 드레인 전극은 제1 금속 장벽층 상에 배치된다.
예를 들어, 바람직하게는, 제1 금속 장벽층만이 제공되는 탑-게이트 TFT의 경우, 그 구조는 다음과 같다: 소스 전극 및 드레인 전극이 기판 상에 배치된다; 반도체층 및 제1 금속 장벽층은 소스 전극 및 드레인 전극 상에 배치된다; 게이트 전극 절연층은 반도체층 및 제1 금속 장벽층 상에 배치된다; 그리고, 게이트 전극은 게이트 전극 절연층 상에 배치된다.
예를 들어, 바람직하게는, 제1 금속 장벽층 및 제2 금속 장벽층 모두가 동시에 제공되는 바텀-게이트 TFT의 경우, 그 구조는 다음과 같다: 게이트 전극이 기판 상에 배치된다; 게이트 전극 절연층이 게이트 전극 상에 배치된다; 반도체층 및 제1 금속 장벽층이 게이트 전극 절연층 상에 배치된다; 제2 금속 장벽층이 반도체층 및 제1 금속 장벽층 상에 배치된다; 그리고, 소스/드레인 전극층이 제1 금속 장벽층 상에 배치된다.
예를 들어, 바람직하게는, 제1 금속 장벽층 및 제2 금속 장벽층 모두가 동시에 제공되는 탑-게이트 TFT의 경우, 그 구조는 다음과 같다: 소스 전극 및 드레인 전극이 기판 상에 배치된다; 제2 금속 장벽층이 소스 전극 및 드레인 전극 상에 배치된다; 반도체층 및 제1 금속 장벽층이 제2 금속 장벽층 상에 배치된다; 게이트 전극 절연층이 반도체층 및 제1 금속 장벽층 상에 배치된다; 그리고, 게이트 전극이 게이트 전극 절연층 상에 배치된다.
실시예 3에 의해 제공되는 탑-게이트 TFT의 구조는 바텀-게이트 TFT의 구조와 유사하고, 예를 들어, 제1 금속 장벽층, 제2 금속 장벽층, 게이트 전극 절연층, 기판, 오옴 접촉층 및 버퍼층과 같은 막 층들의 재료와 설정 위치와 같은 관련 기술 특성들 모두는 탑-게이트 TFT에 적용가능하다. 실시예 3에 의해 제공되는 TFT는 적어도 아몰퍼스 실리콘 또는 폴리실리콘 TFT를 포함한다.
본 발명에 의해 제공되는 TFT는 실시예 1 내지 3을 참조하여 설명된다. 본 발명에 의해 제공되는 TFT는 실시예 1 내지 3에 의해 제공된 예들로 제한되지 않고, 실시예 1 내지 3에 의해 제공되는 제1 금속 장벽층 및 제2 금속 장벽층을 포함하는 임의의 예는 본 발명의 범위 내에 들 것이다.
실시예 4: 어레이 기판
본 발명의 실시예 4에 의해 제공되는 어레이 기판은 실시예 1 내지 3에 의해 제공되는 임의 타입의 TFT를 포함한다. 이하에서 설명되는 TFT는 적어도, 금속 산화물 TFT, 아몰퍼스 실리콘 TFT, 및 폴리실리콘 TFT를 포함한다. 이하에서 설명되는 TFT는 적어도 제1 금속 장벽층을 포함한다. TFT는 예를 들어, 바람직하게는, 제2 금속 장벽층을 더 포함한다.
어레이 기판은 제1 금속 장벽층만이 제공되는 임의의 타입의 상기 TFT를 포함한다.
어레이 기판은 데이터 라인과 게이트 라인을 더 포함하고, 데이터 라인은 TFT의 소스 전극에 접속되며, 게이트 라인은 TFT의 게이트 전극에 접속되고;
제1 금속 장벽층은 소스 전극, 드레인 전극, 및 데이터 라인에 대응하는 위치에 배치된다; 또는,
제1 금속 장벽층은 소스 전극, 드레인 전극, 및 게이트 라인에 대응하는 위치에 배치된다; 또는,
제1 금속 장벽층은 소스 전극, 드레인 전극, 게이트 라인 및 데이터 라인에 대응하는 위치에 배치된다.
어레이 기판은 제1 금속 장벽층 및 제2 금속 장벽층 모두가 동시에 제공되는 임의의 타입의 상기 TFT를 포함한다.
어레이 기판은 데이터 라인과 게이트 라인을 더 포함하고, 데이터 라인은 TFT의 소스 전극에 접속되며, 게이트 라인은 TFT의 게이트 전극에 접속된다;
제1 금속 장벽층은 소스 전극, 드레인 전극 및 데이터 라인에 대응하는 위치에 배치된다; 또는, 제1 금속 장벽층은 소스 전극, 드레인 전극 및 게이트 라인에 대응하는 위치에 배치된다; 또는 제1 금속 장벽층은 소스 전극, 드레인 전극, 게이트 라인 및 데이터 라인에 대응하는 위치에 배치된다; 그리고,
제2 금속 장벽층은 소스 전극, 드레인 전극 및 데이터 라인에 대응하는 위치에 배치된다; 또는, 제2 금속 장벽층은 소스 전극, 드레인 전극 및 게이트 라인에 대응하는 위치에 배치된다; 또는 제2 금속 장벽층은 소스 전극, 드레인 전극, 게이트 라인 및 데이터 라인에 대응하는 위치에 배치된다.
첨부된 도면들을 참조하여 이하에서 상세한 설명이 주어질 것이다. 도 1에 나타낸 바와 같이, 어레이 기판은, TFT의 게이트 전극(2)에 접속된 게이트 라인(21), 및 소스 전극(8)에 접속된 데이터 라인(81)을 더 포함한다.
일반적으로, 데이터 라인(81) 및/또는 게이트 라인(21)의 재료는 소스/드레인 전극층 또는 게이트 전극의 재료와 동일하다.
상기 TFT에 기초하여, 데이터 라인 및/또는 게이트 라인의 재료가 TFT의 막 층들에 확산되는 것을 더 양호하게 방지하거나 데이터 라인 및 게이트 라인의 재료들의 상호확산을 방지하기 위하여, 상기 TFT를 포함하는 어레이 기판은, 데이터 라인의 대응하는 영역에 배치된 제1 금속 장벽층 및/또는 게이트 라인의 대응하는 영역에 배치된 제1 금속 장벽층을 더 포함한다.
데이터 라인 및/또는 게이트 라인의 재료가 TFT의 막 층들에 확산되는 것을 더 양호하게 방지하거나 데이터 라인 및 게이트 라인의 재료들의 상호확산을 방지하기 위하여, 데이터 라인 및/또는 게이트 라인의 대응하는 영역에 제1 금속 장벽층을 배열하는 것에 기초하여, 어레이 기판은, 데이터 라인의 대응하는 영역에 배치된 제2 금속 장벽층 및/또는 게이트 라인의 대응하는 영역에 배치된 제2 금속 장벽층을 더 포함한다.
기판 상에 투영한 제1 금속 장벽층의 영역은, 대응하는 위치의 소스 전극, 드레인 전극, 데이터 라인 및/또는 게이트 전극의 영역보다 작지 않다. 또한, 제2 금속 장벽층을 투영한 영역은 대응하는 위치의 소스 전극, 드레인 전극, 데이터 라인 및/또는 게이트 전극의 영역보다 작지 않다. 기판 상에 투영한 데이터 라인 및/또는 게이트 전극은 기판 상에 투영한 제1 금속 장벽 내에 위치하고, 관련 위치 관계는 TFT의 성능에 영향을 미치지 않는다는 것이 보장되어야 한다. 또한, 기판 상에서 데이터 라인 및/또는 게이트 전극의 투영은 제2 금속 장벽층의 투영 내에 위치하고, 관련 위치 관계는 TFT의 성능에 영향을 미치지 않는다는 것이 보장되어야 한다.
바람직한 실시예는 다음과 같다: 도 8 및 도 9에 나타낸 바와 같이(도 9는 도 8에 도시된 어레이 기판의 C-D 방향의 단면도이다), 제1 금속 장벽층(5) 및 제2 금속 장벽층(7) 양쪽 모두는 데이터 라인(81) 및 게이트 라인(21)의 대응하는 영역에 배치된다. 예를 들어, 제1 금속 장벽층(5)은 소스 전극(8) 및 드레인 전극(9)의 대응하는 영역에 배치되고, 또한 게이트 라인(21) 및 데이터 라인(81)의 대응하는 영역에 배치된다.
제2 금속 장벽층은 소스 전극, 드레인 전극 및 데이터 라인에 대응하는 위치에, 또는, 소스 전극, 드레인 전극 및 게이트 라인에 대응하는 위치에, 또는 소스 전극, 드레인 전극, 게이트 라인 및 데이터 라인에 대응하는 위치에 배치될 수도 있고, 여기서는 더 이상 설명되지 않을 것이다.
예를 들어, 바람직하게는, 수직 방향으로 투영한 제1 금속 장벽층 및/또는 제2 금속 장벽층은 기판 상에 투영한 데이터 라인, 소스 전극 및 드레인 전극과 완전히 중첩된다.
바텀-게이트 TFT의 경우, 한 예는 다음과 같다: 첫 번째, 게이트 전극과 게이트 라인이 형성된다; 두 번째, 제1 금속 장벽층이 형성된다; 세 번째, 데이터 라인이 형성된다; 제1 금속 장벽층은 게이트 라인 상에 및/또는 데이터 라인 아래에 배치될 수 있다. 또 다른 예는 다음과 같다: 게이트 라인 및 데이터 라인이 동일한 하나의 패터닝 프로세스에 의해 형성되고, 게이트 전극이 형성될 때와 동시에 형성되거나, 소스/드레인 전극층이 형성될 때와 동시에 형성된다; 제1 금속 장벽층은 게이트 라인 및/또는 데이터 라인 상에 배치되거나 게이트 라인 및/또는 데이터 라인 아래에 배치될 수 있다. 주요 목적은 게이트 라인 및 데이터 라인의 금속 이온들이 반도체층으로 확산되어 TFT의 성능에 영향을 미치는 것을 방지하는 것이다.
도 8에 도시된 TFT에서, 제1 금속 장벽층은 각각 게이트 라인(21) 및 데이터 라인(81)의 대응하는 영역에 배치된다. 게이트 라인(21)의 영역에 대응하는 제1 금속 장벽층(도 8에는 미도시)은, 게이트 라인(21)이 형성된 후 반도체층이 형성될 때와 동시에 형성된다.
데이터 라인(81) 및 소스 전극(8)은 동일한 하나의 패터닝 프로세스에 의해 형성되므로, 데이터 라인(81) 및 소스 전극(8)은 동일한 재료로 형성된다. 게이트 라인(81)의 아래에 배치되는 제1 금속 장벽층은, 데이터 라인(81)이 형성되기 전에 반도체층(4)이 형성될 때와 동시에 형성된다.
제1 장벽층은, TFT의 성능을 더욱 향상시키고 그에 따라 디스플레이 장치의 화상 디스플레이 효과를 더욱 향상시키도록, 데이터 라인의 금속 이온들이 TFT의 게이트 전극이나 게이트 라인 또는 기타의 막 층 구조로 확산되는 것을 방지할 수 있다.
예를 들어, 바람직하게는, 어레이 기판은 기판과 기판에 가까운 도전층 사이에 배치되는 버퍼층을 더 포함하고, 버퍼층은 도전층과 기판 사이의 접착성을 향상시키도록 구성된다. 예를 들어, 버퍼층은 각각 게이트 라인과 기판 사이에 및 제1 장벽층과 기판 사이에 배치되고, 게이트 라인 및 제1 장벽층 각각이 기판과의 사이에서 접착성이 향상되도록 구성된다.
물론, 실시예 1 내지 3에 의해 제공되는 TFT와 어레이 기판의 구조는, 소스/드레인 전극층, 게이트 전극, 데이터 라인 및 게이트 라인 중 적어도 하나가 저저항 및 높은 금속 이온 확산성의 금속이나 합금으로 형성되는 TFT 및 어레이 기판에 적용가능하다. 예를 들어, 소스/드레인 전극층, 게이트 전극, 데이터 라인 및 게이트 라인 중 적어도 하나가 금, 은, 금 합금, 은 합금 등으로 형성될 때, 본 발명의 실시예에 의해 제공되는 TFT 및 어레이 기판은 또한 금속 이온들의 확산으로 인한 감소된 반도체 성능의 문제를 해결할 수 있다.
도 9에 나타낸 바와 같이, 본 발명의 실시예에 의해 제공되는 어레이 기판은, TFT의 소스/드레인 전극층 상에 배치된 패시베이션층(10) 및 TFT의 드레인 전극(9)에 접속된 화소 전극(11)을 더 포함한다. 화소 전극(11)은 관통 홀을 통해 드레인 전극(9)에 접속된다.
예를 들어, 바람직하게는, 본 발명의 실시예에서 제공되는 패시베이션층은 유기 수지 재료로 형성된다. 유기 수지는 벤조시클로부텐(BCB)이거나 기타의 유기 감광 재료일 수도 있다. 유기 수지는 무기 재료에 비해 작은 경도(hardness)를 가지고, 나아가 어레이 기판의 최외곽 층을 평탄화하는데 더욱 도움이 되며, 컬러 필터 기판과 어레이 기판 사이에서의 액정 분자들의 이상적 배열을 달성하는데 우호적이다.
본 발명에서, 패터닝 프로세스는, 포토리소그래픽 프로세스만을 포함하거나 또는 포토리소그래픽 프로세스와 에칭 프로세스를 포함할 수 있으며, 한편, 미리결정된 패턴을 형성하기 위한 프린팅, 잉크젯팅 등과 같은 기타의 프로세스를 포함할 수도 있다. 포토리소그래픽 프로세스란, 포토레지스트, 마스크 플레이트, 노광 장치 등의 이용에 의해 패턴을 형성하기 위한 성막, 노광 및 현상 등을 포함하는 한 세트의 프로세스를 말한다. 대응하는 패터닝 프로세스는 본 발명에서 형성되는 구조에 따라 선택될 수 있다.
막 층을 형성하기 위한 방식으로는, 피착, 코팅, 스퍼터링 등과 같은 다양한 방법이 포함된다. 하나 또는 수 개의 방법을 예로서 취하여 이하에서 설명이 주어질 것이다. 예를 들어, 패터닝 프로세스에 의해 기판 상에 게이트 전극의 패턴을 형성하는 프로세스는, 먼저, 기판 상에 게이트 전극 막 층을 피착하는 단계; 두 번째, 포토레지스트를 코팅하고 마스크 플레이트를 통해 포토레지스트의 노광 및 현상에 의해 포토레지스트 패턴을 형성하는 단계; 그 다음, 에칭 마스크로서 포토레지스트 패턴을 채용하고 에칭 프로세스 등에 의해 대응하는 막 층을 제거하는 단계; 및 그 다음, 잔여 포토레지스트를 제거하고 마지막으로 기판 상에 게이트 전극의 패턴을 형성하는 단계를 포함한다.
실시예 2에 의해 제공되는 TFT를 예로서 취하여 어레이 기판이 상세히 설명될 것이다.
도 1은 본 발명의 실시예에 의해 제공되는 어레이 기판을 나타낸다. 어레이 기판은 실시예 2에 의해 제공되는 TFT를 포함한다.
게다가, 어레이 기판은, TFT의 게이트 전극(2)에 접속된 게이트 라인(21), 및 소스 전극(8)에 접속된 데이터 라인(81)을 더 포함한다.
도 10에 나타낸 바와 같이, 본 발명의 실시예에 의해 제공되는 어레이 기판에서, 제1 금속 장벽층(5)은 또한 게이트 라인 및 데이터 라인의 대응하는 영역에 각각 배치될 수 있다(도 10에서, 게이트 라인 및 데이터 라인은 제1 금속 장벽층(5) 아래에 배치되고, 도 10에는 도시되어 있지 않다).
바텀-게이트 TFT의 경우, 제1 금속 장벽층은 게이트 라인 상에 배치되고 및/또는 데이터 라인 아래에 배치될 수 있다.
도 10에 도시된 TFT에서, 제1 금속 장벽층(5)은 게이트 라인과 데이터 라인의 대응하는 영역에 각각 배치된다(게이트 라인과 데이터 라인은 도 10에 도시되어 있지 않다). 즉, 수직 방향으로 투영한 제1 금속 장벽층(5) 및/또는 제2 금속 장벽층(7)은 기판(1) 상에 투영한 데이터 라인, 소스 전극(8) 및 드레인 전극(9)과 중첩된다.
게이트 라인이 형성된 후 반도체층의 형성과 동시에 게이트 라인의 영역에 대응하는 제1 금속 장벽층이 형성된다.
데이터 라인 및 소스 전극은 동일한 하나의 패터닝 프로세스에 의해 형성되므로, 데이터 라인 및 소스 전극은 동일한 재료로 형성된다. 데이터 라인이 형성되기 전, 반도체층의 형성과 동시에 제1 금속 장벽층이 형성된다.
제1 금속 장벽층은, TFT의 성능을 더욱 향상시키고 그에 따라 디스플레이 장치의 화상 디스플레이 효과를 더욱 향상시키도록, 데이터 라인의 금속 이온들이 TFT의 게이트 전극, 게이트 라인 또는 기타의 막 층 구조로 확산되는 것을 방지할 수 있는 한편, 게이트 라인 또는 데이터 라인의 금속 이온들이 반도체층으로 확산되는 것도 방지할 수 있다.
마찬가지로, 제2 금속 장벽층도 역시 게이트 라인 및 데이터 라인의 대응하는 영역에 배치될 수 있으며, 여기서는 더 이상 설명되지 않을 것이다.
예를 들어, 바람직하게는, 어레이 기판은, 게이트 라인과 기판 사이에 및 제1 금속 장벽층과 기판 사이에 배치되고, 기판에 대한 게이트 라인 및 제1 금속 장벽층의 접착성을 향상시키도록 구성된 버퍼층을 더 포함한다.
도 9에 나타낸 바와 같이, 본 발명의 실시예에 의해 제공되는 어레이 기판은, TFT의 소스/드레인 전극층 상에 배치된 패시베이션층(10) 및 TFT의 드레인 전극(9)에 접속된 화소 전극(11)을 더 포함한다. 화소 전극(11)은 관통 홀을 통해 드레인 전극(9)에 접속되며, 이것은 종래 기술에 속하므로 여기서는 더 이상 설명되지 않을 것이다.
예를 들어, 바람직하게는, 본 발명의 실시예에서 제공되는 패시베이션층은 유기 수지 재료로 형성된다. 유기 수지는 벤조시클로부텐(BCB)이거나 기타의 유기 감광 재료일 수도 있다. 유기 수지는 무기 재료에 비해 작은 경도(hardness)를 가지고, 나아가 어레이 기판의 최외곽 층을 평탄화하는데 더욱 도움이 되며, 컬러 필터 기판과 어레이 기판 사이에서의 액정 분자들의 이상적 배열을 달성하는데 우호적이다.
본 발명의 실시예에 의해 제공되는 TFT와 어레이 기판에서, 소스/드레인 전극층 및 데이터 라인은 금속 구리(Cu)로 형성될 수도 있지만, 이것으로 제한되는 것은 아니다.
본 발명의 실시예에 의해 제공되는 게이트 전극은 금속 막 층일 수 있고, 예를 들어, 크롬(Cr), 텅스텐(W), 티타늄(Ti), 탄탈(Ta), 및 몰리브덴(Mo)과 같은 금속, 또는 상기 그룹으로부터 취해진 2개 이상의 금속에 의해 형성된 합금으로 형성될 수도 있다.
실시예 5: 디스플레이 장치.
본 발명의 실시예에 의해 제공되는 디스플레이 장치는 실시예 1 내지 3에 의해 제공되는 임의 타입의 TFT와 실시예 4에 의해 제공되는 임의 타입의 어레이 기판을 포함한다.
디스플레이 장치는 LCD 패널, LCD, LCD TV, OLED 패널, OLED 디스플레이, OLED TV, 전자 종이 등일 수도 있다.
디스플레이 장치의 한 예는 LCD이며, 어레이 기판과 대향 기판이 서로 마주보도록 배열되어 액정 셀을 형성하고, 액정 셀 내에 액정 재료가 채워진다; 대향 기판은, 예를 들어, 컬러 필터 기판이다; 그리고, 어레이 기판의 각 화소 셀의 화소 전극은 디스플레이 기능을 달성하도록 액정 재료의 회전 각도를 제어하게끔 전계를 인가하도록 구성된다. 일부 예에서, LCD는 어레이 기판을 위한 백라이트를 제공하기 위한 백라이트 모듈을 더 포함한다.
디스플레이 장치의 또 다른 예는 OLED 디스플레이 장치이며, 여기서, 어레이 기판의 각 화소 셀의 TFT는 OLED 디스플레이 장치의 애노드 또는 캐소드에 접속되고 디스플레이 기능을 달성하도록 광을 방출하게끔 유기 발광 재료를 구동하도록 구성된다.
본 발명의 실시예에 의해 제공되는 TFT와 어레이 기판을 제조하기 위한 방법이 기술적 흐름의 양태로부터 이하에서 설명될 것이다.
실시예 6: TFT와 어레이 기판을 제조하기 위한 방법.
본 발명에 의해 제공되는 TFT를 제조하기 위한 방법이 실시예 1 내지 3에 의해 제공되는 TFT를 예로서 취하여 이하에서 설명될 것이다.
TFT를 형성하기 위한 방법은: 게이트 전극, 소스/드레인 전극층, 및 반도체층의 패턴을 형성하는 단계; 및 게이트 전극 절연층 및 제1 금속 장벽층의 패턴을 형성하는 단계를 포함하며, 게이트 전극 절연층은 게이트 전극과 반도체층 사이에 배치되고; 제1 금속 장벽층은 소스/드레인 전극층과 게이트 전극 절연층 사이에 배치되고 반도체층과 동일한 층 상에서 반도체층으로부터 절연되어 배열된다.
제1 금속 장벽층만이 제공되는 TFT의 경우, 게이트 전극, 소스/드레인 전극층 및 반도체층의 패턴을 형성하는 단계와 게이트 전극 절연층 및 제1 금속 장벽층의 패턴을 형성하기 위한 단계들은 다음과 같이 수행된다:
바텀-게이트 TFT의 경우, 이 방법은, 패터닝 프로세스에 의해 기판 상에 게이트 전극의 패턴을 형성하는 단계; 패터닝 프로세스에 의해, 게이트 전극의 패턴이 형성되어 있는 기판 상에 게이트 전극 절연층의 패턴을 형성하는 단계; 하나의 패터닝 프로세스에 의해, 게이트 전극 절연층의 패턴이 형성되어 있는 기판 상에 반도체층 및 제1 금속 장벽층의 패턴을 형성하는 단계; 및 하나의 패터닝 프로세스에 의해, 반도체층 및 제1 금속 장벽층의 패턴이 형성이 형성되어 있는 기판 상에 소스 전극 및 드레인 전극의 패턴을 형성하는 단계를 포함한다.
탑-게이트 TFT의 경우, 이 방법은, 하나의 패터닝 프로세스에 의해 기판 상에 소스 전극 및 드레인 전극의 패턴을 형성하는 단계; 하나의 패터닝 프로세스에 의해, 소스 전극 및 드레인 전극의 패턴이 형성되어 있는 기판 상에 반도체층 및 제1 금속 장벽층의 패턴을 형성하는 단계; 하나의 패터닝 프로세스에 의해, 반도체층 및 제1 금속 장벽층의 패턴의 형성되어 있는 기판 상에 게이트 전극 절연층의 패턴을 형성하는 단계; 및 하나의 패터닝 프로세스에 의해, 게이트 전극 절연층의 패턴이 형성되어 있는 기판 상에 게이트 전극의 패턴을 형성하는 단계를 포함한다.
게다가, 제1 금속 장벽층이 제공되는 TFT의 형성에 기초하여, 이 방법은 제2 금속 장벽층의 패턴을 형성하는 프로세스를 더 포함하고, 여기서, 제2 금속 장벽층은 제1 금속 장벽층과 소스/드레인 전극 사이에 배치된다.
실시예 1 또는 2에 의해 제공되는 임의 타입의 TFT, 즉 에칭 장벽층이 제공되는 TFT의 경우, 이 방법은 에칭 장벽층의 패턴을 형성하는 프로세스를 더 포함하고, 에칭 장벽층은 반도체층과 소스/드레인 전극 사이에 배치된다.
또한, 게이트 전극, 소스 전극, 드레인 전극, 반도체층, 게이트 전극 절연층, 에칭 장벽층, 제1 금속 장벽층 및 제2 금속 장벽층의 패턴을 형성하는 프로세스는 다음과 같이 수행된다:
바텀-게이트 TFT의 경우, 이 방법은, 패터닝 프로세스에 의해 기판 상에 게이트 전극의 패턴을 형성하는 단계; 패터닝 프로세스에 의해, 게이트 전극의 패턴이 형성되어 있는 기판 상에 게이트 전극 절연층의 패턴을 형성하는 단계; 하나의 패터닝 프로세스에 의해, 게이트 전극 절연층의 패턴이 형성되어 있는 기판 상에 반도체층 및 제1 금속 장벽층의 패턴을 형성하는 단계; 패터닝 프로세스에 의해, 반도체층 및 제1 금속 장벽층의 패턴이 형성되어 있는 기판 상에 에칭 장벽층의 패턴을 형성하는 단계; 및 하나의 패터닝 프로세스에 의해, 에칭 장벽층의 패턴이 형성되어 있는 기판 상에 소스 전극, 드레인 전극, 및 제2 금속 장벽층의 패턴을 형성하는 단계를 포함한다.
탑-게이트 TFT의 경우, 이 방법은, 하나의 패터닝 프로세스에 의해 기판 상에 소스 전극, 드레인 전극 및 제2 금속 장벽층의 패턴을 형성하는 단계; 패터닝 프로세스에 의해, 소스 전극, 드레인 전극 및 제2 금속 장벽층의 패턴이 형성되어 있는 기판 상에 에칭 장벽층의 패턴을 형성하는 단계; 하나의 패터닝 프로세스에 의해, 에칭 장벽층의 패턴이 형성되어 있는 기판 상에 반도체층 및 제1 금속 장벽층의 패턴을 형성하는 단계; 패터닝 프로세스에 의해, 반도체층 및 제1 금속 장벽층의 패턴이 형성되어 있는 기판 상에 게이트 전극 절연층의 패턴을 형성하는 단계; 및 패터닝 프로세스에 의해, 게이트 전극 절연층의 패턴이 형성되어 있는 기판 상에 게이트 전극의 패턴을 형성하는 단계를 포함한다.
예를 들어, 바람직하게는, 하나의 패터닝 프로세스에 의해, 에칭 장벽층의 패턴이 형성되어 있는 기판 상에 소스 전극, 드레인 전극 및 제2 금속 장벽층의 패턴을 형성하는 프로세스는 : 막 코팅 프로세스에 의해, 에칭 장벽층의 패턴이 형성되어 있는 기판 상에 구리막 층 또는 구리 합금막 층을 형성하는 단계; 구리막 층 또는 구리 합금막 층의 형성의 초기 기간에, 산소, 질소, 또는 미리결정된 비율의 산소와 질소의 혼합 가스를 캐버티 내에 도입하여 구리 또는 구리 합금의 산화물, 질화물 또는 산화질화물을 형성하여 제2 금속 장벽층을 형성하고, 제2 금속 장벽층에 대한 부분을 제외한, 구리막 층 또는 구리 합금막 층에 의해 소스 전극 및 드레인 전극을 형성하는 단계; 및 하나의 노광, 현상, 포토리소그래피 및 에칭 프로세스에 의해 소스 전극, 드레인 전극 및 제2 금속 장벽층의 패턴을 형성하는 단계를 포함한다.
예를 들어, 바람직하게는, 하나의 패터닝 프로세스에 의해 기판 상에 소스 전극, 드레인 전극 및 제2 금속 장벽층의 패턴을 형성하는 프로세스는 : 막 코팅 프로세스에 의해 기판 상에 구리막 층 또는 구리 합금막 층을 형성하는 단계; 구리막 층 또는 구리 합금막 층의 형성의 종반 기간에, 산소, 질소, 또는 미리결정된 비율의 산소와 질소의 혼합 가스를 캐버티 내에 도입하여 구리 또는 구리 합금의 산화물, 질화물 또는 산화질화물을 형성하여 제2 금속 장벽층을 형성하고, 제2 금속 장벽층에 대한 부분을 제외한, 구리막 층 또는 구리 합금막 층에 의해 소스 전극 및 드레인 전극을 형성하는 단계; 및 하나의 노광, 현상, 포토리소그래피 및 에칭 프로세스에 의해 소스 전극, 드레인 전극 및 제2 금속 장벽층의 패턴을 형성하는 단계를 포함한다.
실시예 2에 대응하는 바람직한 실시예에서, (제1 금속 장벽층 및 제2 금속 장벽층 모두가 제공되는) 상기 실시예에 기초하여, 더욱이 제1 금속 장벽층은 반도체층으로부터 절연된다. 반도체층은 금속 산화물 반도체 재료로 형성된다. 또한, 제1 금속 장벽층은 반도체층과 동일한 재료로 형성된다.
실시예 3에 의해 제공되는 TFT, 즉, 에칭 장벽층이 없는 TFT의 경우, 게이트 전극, 소스 전극, 드레인 전극, 반도체층, 게이트 전극 절연층, 에칭 장벽층, 제1 금속 장벽층 및 제2 금속 장벽층의 패턴을 형성하는 프로세스는 다음과 같다:
바텀-게이트 TFT의 경우, 이 방법은, 게이트 전극, 소스 전극, 드레인 전극, 반도체층, 게이트 전극 절연층, 제1 금속 장벽층 및 제2 금속 장벽층의 패턴을 형성하는 프로세스는 다음과 같이 수행된다:
패터닝 프로세스에 의해 기판 상에 게이트 전극의 패턴을 형성하는 단계; 패터닝 프로세스에 의해, 게이트 전극의 패턴이 형성되어 있는 기판 상에 게이트 전극 절연층의 패턴을 형성하는 단계; 패터닝 프로세스에 의해, 게이트 전극 절연층의 패턴이 형성되어 있는 기판 상에 반도체층의 패턴을 형성하는 단계; 패터닝 프로세스에 의해, 반도체층의 패턴이 형성되어 있는 기판 상에 제1 금속 장벽층의 패턴을 형성하는 단계; 및 하나의 패터닝 프로세스에 의해, 제1 금속 장벽층의 패턴이 형성되어 있는 기판 상에 소스 전극, 드레인 전극, 및 제2 금속 장벽층의 패턴을 형성하는 단계.
탑-게이트 TFT의 경우, 이 방법은, 하나의 패터닝 프로세스에 의해 기판 상에 소스 전극, 드레인 전극 및 제2 금속 장벽층의 패턴을 형성하는 단계; 패터닝 프로세스에 의해, 소스 전극, 드레인 전극 및 제2 금속 장벽층의 패턴이 형성되어 있는 기판 상에 반도체층의 패턴을 형성하는 단계; 패터닝 프로세스에 의해, 반도체층의 패턴이 형성되어 있는 기판 상에 제1 금속 장벽층의 패턴을 형성하는 단계; 패터닝 프로세스에 의해, 제1 금속 장벽층의 패턴이 형성되어 있는 기판 상에 게이트 전극 절연층의 패턴을 형성하는 단계; 및 패터닝 프로세스에 의해, 게이트 전극 절연층의 패턴이 형성되어 있는 기판 상에 게이트 전극의 패턴을 형성하는 단계를 포함한다.
예를 들어, 바람직하게는, 하나의 패터닝 프로세스에 의해, 제1 금속 장벽층의 패턴이 형성되어 있는 기판 상에 소스 전극, 드레인 전극 및 제2 금속 장벽층의 패턴을 형성하는 프로세스는 : 막 코팅 프로세스에 의해, 제1 금속 장벽층의 패턴이 형성되어 있는 기판 상에 구리막 층 또는 구리 합금막 층을 형성하는 단계; 구리막 층 또는 구리 합금막 층의 형성의 초기 기간에, 산소, 질소, 또는 미리결정된 비율의 산소와 질소의 혼합 가스를 캐버티 내에 도입하여 구리 또는 구리 합금의 산화물, 질화물 또는 산화질화물을 형성하여 제2 금속 장벽층을 형성하고, 제2 금속 장벽층에 대한 부분을 제외한, 구리막 층 또는 구리 합금막 층에 의해 소스 전극 및 드레인 전극을 형성하는 단계; 및 하나의 노광, 현상, 포토리소그래피 및 에칭 프로세스에 의해 소스 전극, 드레인 전극 및 제2 금속 장벽층의 패턴을 형성하는 단계를 포함한다.
예를 들어, 바람직하게는, 하나의 패터닝 프로세스에 의해 기판 상에 소스 전극, 드레인 전극 및 제2 금속 장벽층의 패턴을 형성하는 프로세스는 : 막 코팅 프로세스에 의해 기판 상에 구리막 층 또는 구리 합금막 층을 형성하는 단계; 구리막 층 또는 구리 합금막 층의 형성의 종료 기간에, 산소, 질소, 또는 미리결정된 비율의 산소와 질소의 혼합 가스를 캐버티 내에 도입하여 구리 또는 구리 합금의 산화물, 질화물 또는 산화질화물을 형성하여 제2 금속 장벽층을 형성하고, 제2 금속 장벽층에 대한 부분을 제외한, 구리막 층 또는 구리 합금막 층에 의해 소스 전극 및 드레인 전극을 형성하는 단계; 및 하나의 노광, 현상, 포토리소그래피 및 에칭 프로세스에 의해 소스 전극, 드레인 전극 및 제2 금속 장벽층의 패턴을 형성하는 단계를 포함한다.
본 발명에 의해 제공되는 TFT를 제조하기 위한 방법이 실시예 2에 의해 제공되는 TFT를 예로서 취하여 이하에서 설명될 것이다. 본 발명의 실시예에 의해 제공되는 TFT를 제조하기 위한 방법이 기술적 흐름의 양태로부터 이하에서 설명될 것이다.
본 발명의 실시예에 의해 제공되는 TFT를 제조하기 위한 방법은 일반적으로, 게이트 전극, 소스/드레인 전극층 및 반도체층의 패턴을 형성하는 단계; 및 게이트 전극 절연층, 에칭 장벽층 및 제1 금속 장벽층의 패턴을 형성하는 단계를 포함한다.
게이트 전극 절연층은 게이트 전극과 반도체층 사이에 배치된다; 에칭 장벽층은 반도체층과 소스/드레인 전극층 사이에 배치된다; 그리고, 제1 금속 장벽층은 소스/드레인 전극층과 게이트 전극 절연층 사이에 배치되고 반도체층과 동일한 층 상에서 반도체층으로부터 격리되어 배열된다.
도 11에 나타낸 바와 같이, 바텀-게이트 TFT 어레이 기판을 제조하기 위한 방법은 구체적으로 다음과 같은 단계들을 포함한다:
S11: 패터닝 프로세스에 의해 기판 상에 게이트 전극의 패턴을 형성하는 단계;
S12: 패터닝 프로세스에 의해, 게이트 전극의 패턴이 형성되어 있는 기판 상에 게이트 전극 절연층의 패턴을 형성하는 단계;
S13: 하나의 패터닝 프로세스에 의해, 게이트 전극 절연층의 패턴이 형성되어 있는 기판 상에 반도체층 및 제1 금속 장벽층의 패턴을 형성하는 단계;
S14: 패터닝 프로세스에 의해, 반도체층 및 제1 금속 장벽층의 패턴이 형성되어 있는 기판 상에 에칭 장벽층의 패턴을 형성하는 단계; 및
S15: 하나의 패터닝 프로세스에 의해, 에칭 장벽층의 패턴이 형성되어 있는 기판 상에 소스/드레인 전극층 및 제2 금속 장벽층의 패턴을 형성하는 단계.
게다가, 스퍼터링 또는 열 증발의 방법에 의해, 에칭 장벽층이 형성되어 있는 기판 상에 금속 막 층이 피착될 수도 있다. 또한, 미리결정된 비율의 산소 O2 및/또는 질소 N2가 금속 막 층의 피착의 초기 기간에 스퍼터링 또는 열 증발 캐버티 내에 도입된다.
에칭 장벽층을 형성하는 프로세스가 포함되지 않는 경우, 소스/드레인 전극층 및 제2 금속 장벽층의 패턴을 형성하는 프로세스는, 반도체층 및 제1 금속 장벽층의 패턴이 형성되어 있는 기판 상에 금속 막 층을 형성하는 단계; 및 하나의 패터닝 프로세스에 의해, 소스/드레인 전극층 및 제2 금속 장벽층의 패턴을 형성하는 단계를 포함하고; 여기서, 산소 또는 질소 또는 미리결정된 비율의 산소와 질소의 혼합 가스가 금속 막 층의 형성의 초기 기간에 캐버티 내에 도입된다.
예를 들어, 바람직하게는, 도 12에 나타낸 바와 같이, 탑-게이트 TFT 어레이 기판을 제조하기 위한 방법은 구체적으로 다음과 같은 단계들을 포함한다:
S21: 하나의 패터닝 프로세스에 의해 기판 상에 소스/드레인 전극층 및 제2 금속 장벽층의 패턴을 형성하는 단계;
S22: 패터닝 프로세스에 의해, 소스/드레인 전극층 및 제2 금속 장벽층의 패턴이 형성되어 있는 기판 상에 에칭 장벽층의 패턴을 형성하는 단계;
S23: 하나의 패터닝 프로세스에 의해, 에칭 장벽층의 패턴이 형성되어 있는 기판 상에 반도체층 및 제1 금속 장벽층의 패턴을 형성하는 단계;
S24: 패터닝 프로세스에 의해, 반도체층 및 제1 금속 장벽층의 패턴이 형성되어 있는 기판 상에 게이트 전극 절연층의 패턴을 형성하는 단계; 및
S25: 패터닝 프로세스에 의해, 게이트 전극 절연층의 패턴이 형성되어 있는 기판 상에 게이트 전극의 패턴을 형성하는 단계.
예를 들어, 바람직하게는, 도 12에 도시된 바와 같은, TFT 어레이 기판을 제조하기 위한 방법에서, 소스/드레인 전극층 및 제2 금속 장벽층의 패턴을 형성하는 프로세스는, 기판 상에 금속 막 층을 형성하는 단계; 및 하나의 패터닝 프로세스에 의해, 소스/드레인 전극층 및 제2 금속 장벽층의 패턴을 형성하는 단계를 포함하고; 여기서, 산소 또는 질소 또는 미리결정된 비율의 산소와 질소의 혼합 가스가 금속 막 층의 형성의 종반 기간에 캐버티 내에 도입된다.
게다가, 스퍼터링 또는 열 증발의 방법에 의해, 에칭 장벽층이 형성되어 있는 기판 상에 금속 막 층이 피착될 수도 있다. 또한, 산소 또는 질소 또는 미리결정된 비율의 산소와 질소의 혼합 가스가 금속 막 층의 피착의 종반 기간에 스퍼터링 또는 열 증발 캐버티 내에 도입된다.
본 발명의 방법의 실시예에서, 소스/드레인 전극을 형성하기 위한 재료와 게이트 전극을 형성하기 위한 재료 중 적어도 하나는 구리이거나 구리 합금이다. 물론, 본 발명은 이것으로 제한되지 않고, 본 발명의 실시예의 목적은 소스/드레인 전극을 형성하기 위한 재료와 게이트 전극을 형성하기 위한 재료 사이의 상호확산을 방지하기 위해 제1 금속 장벽층을 채용하는 것이다. 또한, 금 및 은과 같은, 강한 확산성을 갖는, 게이트 전극, 소스 전극, 및 드레인 전극을 형성하기 위한 다른 재료들도 역시 본 발명에 적용가능하다. 소스/드레인 전극을 형성하기 위한 재료 및 게이트 전극을 형성하기 위한 재료가 금속 구리인 경우를 예로서 취하여 이하에서 설명이 주어질 것이다.
본 발명의 실시예에서 동일한 층 상에 배열된 제1 금속 장벽층과 반도체층은 동일한 재료로 형성될 수 있다. 반도체층이 금속 산화물 반도체층일 때, 제1 금속 장벽층은 금속 산화물 반도체층을 준비하기 위한 재료로 형성될 수도 있다. 예를 들어, 이 재료는, 인듐 갈륨 아연 산화물(IGZO), 하프늄 인듐 아연 산화물(HIZO), 인듐 아연 산화물(IZO), 아몰퍼스 산화 인듐 아연 산화물(a-InZnO), 아몰퍼스 불소-도핑된 아연 산화물(ZnO:F), 주석-도핑된 인듐 산화물(In2O3:Sn), 아몰퍼스 몰리브덴-도핑된 인듐 산화물(In2O3:Mo), 카드뮴 주석 산화물(Cd2SnO4), 아몰퍼스 알루미늄-도핑된 아연 산화물(ZnO:Al), 아몰퍼스 니오브-도핑된 티타늄 산화물(TiO2:Nb), 카드뮴 주석 산화물(Cd-Sn-O) 또는 기타의 금속 산화물일 수 있다.
본 발명의 실시예에서 동일한 층 상에 배열된 제1 금속 장벽층과 반도체층은 상이한 재료로 형성될 수 있다. 반도체층이 금속 산화물 반도체층일 때, 제1 금속 장벽층은 구리 산화물(CuOx), 구리 질화물(CuNy), 구리 산화질화물(CuNyOx) 등으로 형성되거나, 반도체층을 형성하기 위한 금속 산화물과는 상이한 다른 금속 산화물로 형성될 수도 있다. 반도체층이 아몰퍼스 실리콘 또는 폴리실리콘 반도체층일 때, 제1 금속 장벽층은 금속 산화물 반도체층을 준비하기 위한 재료로 형성되고, 또한 구리 산화물(CuOx), 구리 질화물(CuNy), 구리 산화질화물(CuNyOx) 등으로 형성될 수도 있다.
본 발명의 실시예에서 동일한 층 상에 배열된 제1 금속 장벽층 및 반도체층은, TFT의 성능이 영향받지 않는 한, 서로 절연되거나 절연되지 않을 수도 있으며, 이것은 여기서는 제한되지 않는다. 절연 배열 방법은 달라질 수 있다. 예를 들어, 제1 금속 장벽층 및 반도체층은, 직접 레이저 컷팅, 도핑 프로세스 또는 패터닝 프로세스에 의해 서로 절연된다.
소스/드레인 전극을 형성하기 위한 재료와 게이트 전극을 형성하기 위한 재료 사이의 상호확산을 더욱 양호하게 방지하기 위하여, 본 발명의 실시예에서, 직각 방향으로의 제1 금속 장벽층의 영역은 소스/드레인 전극층의 영역을 적어도 완전히 덮어야 하지만, 상호 위치 관계가 TFT의 성능에 영향을 미치지 않는다는 것이 보장되어야 한다.
소스/드레인 전극을 형성하기 위한 재료와 게이트 전극을 형성하기 위한 재료 사이의 상호확산을 더욱 양호하게 방지하기 위하여, 본 발명의 실시예에서, 직각 방향으로의 제2 금속 장벽층의 영역은 소스/드레인 전극층의 영역을 적어도 완전히 덮어야 한다. 구체적인 위치는, TFT의 기능이 영향받지 않는 한 제한되지 않는다.
본 발명의 실시예에서, 제2 금속 장벽층은 구리 산화물(CuOx), 구리 질화물(CuNy), 구리 산화질화물(CuNyOx) 등으로 형성될 수 있고, 또한 금속 산화물 반도체층을 형성하기 위한 재료로 형성될 수도 있으며, 예를 들어, 이 재료는, 인듐 갈륨 아연 산화물(IGZO), 하프늄 인듐 아연 산화물(HIZO), 인듐 아연 산화물(IZO), 아몰퍼스 산화 인듐 아연 산화물(a-InZnO), 아몰퍼스 불소-도핑된 아연 산화물(ZnO:F), 주석-도핑된 인듐 산화물(In2O3:Sn), 아몰퍼스 몰리브덴-도핑된 인듐 산화물(In2O3:Mo), 카드뮴 주석 산화물(Cd2SnO4), 아몰퍼스 알루미늄-도핑된 아연 산화물(ZnO:Al), 아몰퍼스 니오브-도핑된 티타늄 산화물(TiO2:Nb), 카드뮴 주석 산화물(Cd-Sn-O) 또는 기타의 금속 산화물일 수 있다.
본 발명의 실시예에서, 직각 방향으로의 제1 금속 장벽층 및 제2 금속 장벽층의 영역 및 상호 위치 관계는, TFT의 기능이 영향받지 않는 한, 여기서는 과도하게 제한되지 않는다.
TFT 또는 어레이 기판을 제조하기 위한 방법의 바람직한 프로세스 흐름이, 도 9 또는 도 10에 도시된 어레이 기판을 제조하기 위한 방법을 예로서 취하여 이하에서 설명될 것이다.
금속 산화물 TFT를 예로서 취하여, 제1 금속 장벽층(5)은 반도체층(4)과 동일한 금속 산화물로 형성된다; 소스 전극(8) 및 드레인 전극(9)을 형성하기 위한 재료는 구리이다; 그리고, 제2 금속 장벽층(7)은 구리 산화물(CuOx), 구리 질화물(CuNy), 구리 산화질화물(CuNyOx) 등으로 형성된다는 점에 주목해야 한다.
어레이 기판을 제조하기 위한 방법은 다음과 같은 단계들을 포함한다:
단계 1: 게이트 전극(2)과 게이트 라인(21)의 패턴을 형성하는 단계.
첫 번째, 스퍼터링 또는 열 증발의 방법에 의해, 기판 상에 게이트 전극 금속막 층이 피착되며, 그 두께는 바람직하게는 4000Å 내지 15000Å이다. 두 번째, 게이트 전극(2) 및 게이트 라인(21)의 패턴은, 하나의 노광, 현상, 포토리소그래피 및 에칭 프로세스에 의해 형성된다. 형성된 게이트 전극(2)과 형성된 게이트 라인(21)의 패턴과 위치는 종래 기술과 동일하므로, 여기서는 더 이상 설명되지 않을 것이다.
게이트 전극(2) 및 게이트 라인(21)의 패턴을 형성하기 위한 금속막 층은, 구리(Cu), 크롬(Cr), 텅스텐(W), 티타늄(Ti), 탄탈(Ta) 및 몰리브덴(Mo)과 같은 금속, 또는 상기 그룹으로부터 취해진 적어도 2개의 금속들에 의해 형성된 금속 합금으로 형성될 수 있다.
단계 2: 게이트 전극 절연층(3)의 패턴을 형성하는 단계.
플라즈마-강화 화학 기상 증착(PECVD)에 의해, 단계 1 후에 얻어진 기판 상에 계속해서 절연층이 피착되고, 그 두께는 바람직하게는 2000Å 내지 5000Å이다. 절연층은, 형성될 게이트 전극 절연층(2)의 패턴을 위한 절연층이다. 더 구체적으로는, 절연층은 실리콘 산화물층 또는 실리콘 질화물층일 수 있다. 실리콘 산화물층 또는 실리콘 질화물층은, 반응 가스를 이용한 산화물, 질화물, 또는 산화질화물의 화학 기상 증착(CVD)에 의해 형성될 수 있다. 반응 가스는, 실레인(SiH4), 암모니아(NH3), 및 질소(N2)의 혼합물이거나 2염화 실리콘(SiH2Cl2), 암모니아(NH3) 및 질소(N2)의 혼합물일 수 있다.
TFT의 성능을 향상시키기 위하여, 게이트 전극 절연층(2)의 패턴은 상이한 재료들로 형성된 2개의 절연층으로 형성될 수 있다: 제1 층은 실리콘 질화물(SiNx)로 형성되고, 제2 층은 실리콘 산화물(SiOx)로 형성된다; 실리콘 질화물(SiNx)의 제1 층에 의해 형성된 게이트 전극 절연층은 게이트 전극과 직접 접촉한다; 및 실리콘 산화물(SiOx)의 제2 층은 반도체층 및 제1 금속 장벽층과 직접 접촉한다. 이중층화된 게이트 전극 절연층의 패턴은, 2개의 절연층들의 하나의 노광, 현상, 포토리소그래피 및 에칭 프로세스에 의해 형성된다.
단계 3: 반도체층(4) 및 제1 금속 장벽층(5)의 패턴을 형성하는 단계.
첫 번째, 게이트 전극 절연층(3)이 형성되어 있는 기판 상에 계속해서 스퍼터링에 의해 금속 산화물막 층이 피착되고, 그 두께는 바람직하게는 50Å 내지 1000Å이다. 두 번째, 반도체층(4) 및 제1 금속 장벽층(5)의 패턴이, 하나의 노광, 현상, 포토리소그래피 및 에칭 프로세스에 의해 형성된다.
이 금속 산화물은, 인듐 갈륨 아연 산화물(IGZO), 하프늄 인듐 아연 산화물(HIZO), 인듐 아연 산화물(IZO), 아몰퍼스 산화 인듐 아연 산화물(a-InZnO), 아몰퍼스 불소-도핑된 아연 산화물(ZnO:F), 주석-도핑된 인듐 산화물(In2O3:Sn), 아몰퍼스 몰리브덴-도핑된 인듐 산화물(In2O3:Mo), 카드뮴 주석 산화물(Cd2SnO4), 아몰퍼스 알루미늄-도핑된 아연 산화물(ZnO:Al), 아몰퍼스 니오브-도핑된 티타늄 산화물(TiO2:Nb), 카드뮴 주석 산화물(Cd-Sn-O) 또는 기타의 금속 산화물일 수 있다.
제1 금속 장벽층(5)이 소스/드레인 전극층 및 데이터 라인(81)에 대응하는 위치와 게이트 전극(2)에 대응하는 위치에 배치된다.
반도체층(4) 및 제1 금속 장벽층(5)이 동일한 층 상에 배열되고, 어떠한 추가 프로세스도 부가되지 않는다. 이 단계에서, 제1 금속 장벽층(5)의 패턴이 하나의 패터닝 프로세스에 의해 형성되므로, 종래 기술에 비해 어떠한 추가의 프로세스도 부가되지 않지만, 소스/드레인 전극층 및 데이터 라인의 금속 이온들을 격리하는 기능이 달성될 수 있다. 이 구조는, 금속 이온들의 확산, 특히 고온 하에서 금속 이온들의 확산을 더 양호하게 방지할 수 있으므로, TFT의 성능을 향상시킨다.
단계 4: 에칭 장벽층(6)의 패턴을 형성하는 단계.
PECVD에 의해, 단계 3 후에 얻어진 기판 상에 계속해서 절연층이 피착되고, 그 두께는 바람직하게는 1000Å 내지 3000Å이다. 절연층은 에칭 장벽층(6)이다. 에칭 장벽층(6)은, 산화물, 질화물 또는 산화질화물일 수 있고, 대응하는 반응 가스는 실레인(SiH4), 암모니아(NH3), 및 질소(N2)이거나, 2염화 실리콘(SiH2Cl2), 암모니아(NH3) 및 질소(N2)일 수도 있다. 게이트 전극 절연층의 형성과 유사하게, 산화물 TFT의 성능을 향상시키기 위하여, 에칭 장벽층은 2개의 층으로 설계될 수 있다: 제1 층은 실리콘 질화물(SiNx)로 형성되고, 제2 층은 실리콘 산화물(SiOx)로 형성된다; 실리콘 산화물(SiOx) 층은 금속 산화물과 직접 접촉한다. 이중층화된 에칭 장벽층(6)의 패턴은, 2개의 절연층들의 하나의 노광, 현상, 포토리소그래피 및 에칭 프로세스에 의해 형성된다.
단계 5: 제2 금속 장벽층(7) 및 소스/드레인 전극층(즉, 소스 전극(8) 및 드레인 전극(9))의 패턴을 형성하는 단계.
금속 구리막이 스퍼터링 또는 열 증발의 방법에 의해 기판 상에 피착되며, 그 두께는 바람직하게는 1000Å 내지 6000Å이다. 금속 구리(Cu) 막 층의 형성을 예로서 취하여, 더 구체적으로는, 산소(O2), 질소(N2), 또는 미리결정된 비율의 O2 및 N2의 혼합 가스가 스퍼터링 또는 열 증발 캐버티 내에 도입되어, 금속 구리(Cu) 막 층의 피착의 초기 기간 △t에서, (질소 N2의 도입의 경우에는) 구리 질화물(CuNy)의 층, (산소 O2의 도입의 경우에는) 구리 산화물(CuOx)의 층, 또는 (O2와 N2의 혼합 가스의 도입의 경우에는) 구리 산화질화물(CuNyOx)의 층을 형성하고, 그 두께는 바람직하게는 10Å 내지 400Å이다. 형성된 구리 질화물(CuNy), 구리 산화물(CuOx) 또는 구리 산화질화물(CuNyOx) 층이 제2 금속 장벽층(7)이다.
초기 기간 △t는 경험에 기초하여 설정될 수 있다. 구리 질화물(CuNy), 구리 산화물(CuOx) 또는 구리 산화질화물(CuNyOx)은 안정적이고 산화물 반도체층과의 안정적인 계면을 형성할 수 있다. 이 물질은 구리(Cu) 이온의 확산을 방지하는 능력을 가지며, 이 물질 아래의 금속 산화물 반도체층(제1 금속 장벽층(5))은 구리(Cu) 이온의 확산을 더 방지하는 능력을 가지며, 구리(Cu) 이온들의 구리 질화물 막 관통을 효과적으로 차단할 수 있다. 이 설계는 구리(Cu) 이온의 확산을 효과적으로 방지할 수 있고, 한편으로는, 제조 기술을 간소화하며 구리(Cu)와 장벽층의 조합에 기인한 어려운 에칭 프로세스의 문제를 해결한다.
캐버티 내에 도입된 산소(O2), 질소(N2) 또는 미리결정된 비율의 O2와 N2의 혼합 가스가 t-△t 기간에서 중단된다. 이 단계에서 형성된 금속막 층은 구리(Cu) 금속막 층, 즉, 소스 전극, 드레인 전극 및 데이터 라인을 위한 층이다. 여기서, t는, 제2 금속 장벽층의 패턴 및 소스/드레인 전극층의 패턴을 형성하는데 요구되는 총 시간인 것으로 이해될 수 있다.
제2 금속 장벽층(7), 소스/드레인 전극층 및 데이터 라인(81)의 패턴들은 하나의 노광, 현상, 포토리소그래피 및 에칭 프로세스에 의해 형성된다.
예를 들어, 바람직하게는, 제2 금속 장벽층(7)의 패턴은, 소스 전극(8) 및 드레인 전극(9)의 패턴, 및 데이터 라인(81)의 패턴과 동일하고 이와 완전히 중첩된다.
단계 6: 패시베이션층(10)의 패턴을 형성하는 단계.
PECVD에 의해, 단계 5 후에 얻어진 기판 상에 패시베이션층(10)이 피착되고, 그 두께는 바람직하게는 2000Å 내지 10000Å이다. 패시베이션층(10)은 산화물, 질화물 또는 산화질화물로 형성될 수 있다. 실리콘의 산화에 대응하는 반응 가스는 실레인(SiH4) 및 질소 산화물(N2O)일 수 있다; 그리고, 질화물 또는 산화질화물에 대응하는 반응 가스는 실레인(SiH4), 암모니아(NH3), 및 질소(N2), 또는 2염화 실리콘(SiH2Cl2), 암모니아(NH3) 및 질소(N2)일 수 있다. 패시베이션층(10)은 알루미나(Al2O3) 막 층이거나 이중층화된/다중층화된 장벽 구조일 수 있다.
또한, Gate PAD 및 SD PAD도, 노광 및 현상, 포토리소그래피 및 에칭 프로세스에 의한 프로세스에서 형성되어, 후속해서 회로 보드가 게이트 라인 및 데이터 라인과 편리하게 접속될 수 있다.
더 구체적으로는, 패시베이션층(10)을 형성하기 위한 프로세스는 다음과 같다: 유기 수진의 한 층이 소스/드레인 전극층 및 데이터 라인의 패턴이 형성되어 있는 기판 상에 코팅되고, 그 두께는 바람직하게는 4000Å 내지 30000Å이다. 유기 수지는 벤조시클로부텐(BCB)이거나 기타의 유기 감광 재료일 수도 있다.
유기 수지의 한 층이 코팅된 후에, 어레이 기판의 주변 영역에 Gate PAD 및 SD PAD가 하나의 노광, 현상, 포토리소그래피 및 에칭 프로세스에 의해 형성된다.
단계 7: 화소 전극(11)의 패턴을 형성하는 단계.
투명 도전막 층이, 스퍼터링 또는 열 증발의 방법에 의해, 단계 6 후에 얻어진 기판 상에 피착되며, 그 두께는 바람직하게는 300Å 내지 1500Å이다.
화소 전극(11)은 하나의 노광, 현상, 포토리소그래피 및 에칭 프로세스에 의해 형성되고, ITO 또는 IZO 또는 기타의 투명 금속 산화물로 형성될 수 있다.
탑-게이트 금속 산화물 TFT가 제공된 어레이 기판을 형성하기 위한 프로세스 흐름은 바텀-게이트 금속 산화물 TFT가 제공된 어레이 기판을 형성하기 위한 프로세스 흐름, 단계 1 내지 단계 7과 유사하므로, 여기서는 더 이상 설명되지 않을 것이다.
그러나, 제2 금속 장벽층(7)이 후속해서 소스/드레인 전극층 상에 형성되므로, 제2 금속 장벽층(7)을 형성하기 위한 프로세스는 소스 전극(8) 및 드레인 전극(9)을 형성하기 위한 프로세스와는 상이하다. 형성 프로세스는 다음과 같다: 금속막 층이 스퍼터링 또는 열 증발의 방법에 의해 기판 상에 피착되고, 여기서, 금속막 층의 피착의 종반 기간에 미리결정된 비율의 산소(O2) 및/또는 질소(N2)가 스퍼터링 또는 열 증발 캐버티 내에 도입된다.
본 발명에서 도입되는 미리결정된 비율의 가스는 형성된 막 층들의 두께와 다양한 기술적 파라미터들에 관련되며 여기서는 제한되지 않을 것이다.
실시예 7: 장벽층.
본 발명의 실시예는, 구리 또는 구리 합금의 확산을 방지하기 위해, 실시예들에 의해 제공되는 TFT에서 제1 금속 장벽층으로서 이용되는 장벽층, 또는 제1 금속 장벽층만이 제공되는 어레이 기판을 제공한다.
예를 들어, 바람직하게는, 장벽층은, 소스/드레인 전극을 형성하기 위한 재료와 게이트 전극을 형성하기 위한 재료 사이의 상호확산을 방지하는 기능을 갖는, 금속 산화물, 금속 질화물 또는 금속 산화질화물로 형성된다.
예를 들어, 바람직하게는, 금속 산화물은, 소스/드레인 전극을 형성하기 위한 재료와 게이트 전극을 형성하기 위한 재료 사이의 상호확산을 방지하는 기능을 갖는 구리 산화물(CuOx)이다. 이 금속 산화물은, 인듐 갈륨 아연 산화물(IGZO), 하프늄 인듐 아연 산화물(HIZO), 인듐 아연 산화물(IZO), 아몰퍼스 산화 인듐 아연 산화물(a-InZnO), 아몰퍼스 불소-도핑된 아연 산화물(ZnO:F), 주석-도핑된 인듐 산화물(In2O3:Sn), 아몰퍼스 몰리브덴-도핑된 인듐 산화물(In2O3:Mo), 카드뮴 주석 산화물(Cd2SnO4), 아몰퍼스 알루미늄-도핑된 아연 산화물(ZnO:Al), 아몰퍼스 니오브-도핑된 티타늄 산화물(TiO2:Nb), 카드뮴 주석 산화물(Cd-Sn-O) 또는 반도체 속성을 갖는 기타의 금속 산화물일 수 있다.
예를 들어, 바람직하게는, 금속 산화물은, 소스/드레인 전극을 형성하기 위한 재료와 게이트 전극을 형성하기 위한 재료 사이의 상호확산을 방지하는 기능을 갖는 구리 질화물, 예를 들어, 구리 질화물(CuNy)이다.
예를 들어, 바람직하게는, 금속 산화물은, 소스/드레인 전극을 형성하기 위한 재료와 게이트 전극을 형성하기 위한 재료 사이의 상호확산을 방지하는 기능을 갖는 구리 산화질화물, 예를 들어, 구리 산화질화물(CuNyOx)이다.
본 발명의 실시예는, 구리 또는 구리 합금의 확산을 방지하기 위해, 제1 금속 장벽층 및 제2 금속 장벽층 모두가 동시에 제공되는 TFT 또는 어레이 기판에서, 제1 금속 장벽층 및/또는 제2 금속 장벽층으로서 이용되는 또 다른 종류의 장벽층을 제공한다.
예를 들어, 바람직하게는, 장벽층은, 소스/드레인 전극을 형성하기 위한 재료와 게이트 전극을 형성하기 위한 재료 사이의 상호확산을 방지하는 기능을 갖는, 금속 산화물, 금속 질화물 또는 금속 산화질화물로 형성된다.
예를 들어, 바람직하게는, 금속 산화물은, 소스/드레인 전극을 형성하기 위한 재료와 게이트 전극을 형성하기 위한 재료 사이의 상호확산을 방지하는 기능을 갖는 구리 산화물(CuOx)이다. 이 금속 산화물은, 인듐 갈륨 아연 산화물(IGZO), 하프늄 인듐 아연 산화물(HIZO), 인듐 아연 산화물(IZO), 아몰퍼스 산화 인듐 아연 산화물(a-InZnO), 아몰퍼스 불소-도핑된 아연 산화물(ZnO:F), 주석-도핑된 인듐 산화물(In2O3:Sn), 아몰퍼스 몰리브덴-도핑된 인듐 산화물(In2O3:Mo), 카드뮴 주석 산화물(Cd2SnO4), 아몰퍼스 알루미늄-도핑된 아연 산화물(ZnO:Al), 아몰퍼스 니오브-도핑된 티타늄 산화물(TiO2:Nb), 카드뮴 주석 산화물(Cd-Sn-O) 또는 반도체 속성을 갖는 기타의 금속 산화물일 수 있다.
예를 들어, 바람직하게는, 금속 산화물은, 소스/드레인 전극을 형성하기 위한 재료와 게이트 전극을 형성하기 위한 재료 사이의 상호확산을 방지하는 기능을 갖는 구리 질화물, 예를 들어, 구리 질화물(CuNy)이다.
예를 들어, 바람직하게는, 금속 산화물은, 소스/드레인 전극을 형성하기 위한 재료와 게이트 전극을 형성하기 위한 재료 사이의 상호확산을 방지하는 기능을 갖는 구리 산화질화물, 예를 들어, 구리 산화질화물(CuNyOx)이다.
장벽층은 TFT 또는 어레이 기판에서 적용되는 것으로 제한되지 않고, 고확산 금속 이온들이 차단될 것이 요구되는 임의의 구조에서 적용될 수 있으며, 여기서는 나열하지 않을 것이다.
요약하면, 본 발명의 실시예는 박막 트랜지스터 TFT를 제공하고, TFT의 성능과 화상 품질을 향상시키도록, 제1 금속 장벽층이 소스/드레인 전극층과 게이트 전극 절연층 사이에 배치되고 소스/드레인 전극층 내의 금속 이온들이 게이트 전극 절연층 및 게이트 전극으로 확산되는 것을 효과적으로 방지하도록 구성된다. 또한, TFT의 성능과 화상 품질을 향상시키도록, 제2 금속 장벽층이 TFT의 소스/드레인 전극층과 제1 금속 장벽층(5) 사이에 더 배치되고 소스/드레인 전극층 내의 금속 이온들이 게이트 전극 절연층 및/또는 게이트 전극으로 확산되는 것을 더 방지하도록 구성된다. 본 발명의 실시예에 의해 제공되는 어레이 기판 및 디스플레이 장치는, 높은 화상 품질 및 낮은 신호 지연을 갖는 디스플레이 장치를 얻도록, 각각 TFT를 포함한다. 장벽층은, 소스/드레인 전극을 형성하기 위한 재료와 게이트 전극을 형성하기 위한 재료 사이의 상호확산을 방지하는 기능을 갖는, 금속 산화물, 금속 질화물 또는 금속 산화질화물로 형성된다. 금속 산화물, 금속 질화물 또는 금속 산화질화물은 흔한 재료이다.
명백하게, 본 발명의 사상과 범위로부터 벗어나지 않고 당업자에 의해 본 발명에 대한 다양한 수정 및 변형이 이루어질 수 있다. 따라서, 본 발명의 수정 및 변형이 본 발명의 첨부된 청구항들 및 그 기술적 등가물의 범위 내에 든다면, 본 발명은 그러한 수정 및 변형을 포함하는 것으로 의도된다.

Claims (44)

  1. 박막 트랜지스터(TFT)로서,
    기판 상에 배열된, 게이트 전극, 소스 전극, 드레인 전극, 반도체층, 게이트 전극 절연층 및 제1 금속 장벽층을 포함하고, 상기 게이트 전극 절연층은 상기 게이트 전극과 상기 반도체층 사이에 배치되고; 상기 제1 금속 장벽층은 상기 소스/드레인 전극과 상기 게이트 전극 절연층 사이에 배치되며; 및 상기 제1 금속 장벽층은 상기 반도체층과 동일한 층에 배열되고 상기 소스/드레인 전극을 형성하기 위한 재료와 상기 게이트 전극을 형성하기 위한 재료 사이의 상호확산을 방지하도록 구성된, 박막 트랜지스터.
  2. 제1항에 있어서, 상기 소스/드레인 전극과 상기 반도체층 사이에 배치된 에칭 장벽층을 더 포함하는 박막 트랜지스터.
  3. 제2항에 있어서, 상기 제1 금속 장벽층은 상기 반도체층으로부터 절연되는, 박막 트랜지스터.
  4. 제1항 내지 제3항 중 어느 한 항에 있어서, 상기 소스/드레인 전극을 형성하기 위한 재료와 상기 게이트 전극을 형성하기 위한 재료 중 적어도 하나는 구리 또는 구리 합금인, 박막 트랜지스터.
  5. 제4항에 있어서, 상기 반도체층은 금속 산화물 반도체층인, 박막 트랜지스터.
  6. 제5항에 있어서, 상기 제1 금속 장벽층은 상기 반도체층과 동일한 재료로 형성되는, 박막 트랜지스터.
  7. 제5항에 있어서, 상기 제1 금속 장벽층은, 구리 산화물막 층, 구리 질화물막 층 또는 구리 산화질화물막 층인, 박막 트랜지스터.
  8. 제5항에 있어서, 상기 제1 금속 장벽층은 상기 반도체층의 재료와는 상이한 금속 산화물 반도체 재료로 형성되는, 박막 트랜지스터.
  9. 제4항에 있어서, 상기 제1 금속 장벽층과 상기 소스/드레인 전극 사이에 배치되고 상기 소스/드레인 전극을 형성하기 위한 재료와 상기 게이트 전극을 형성하기 위한 재료 사이의 상호확산을 방지하도록 구성된 제2 금속 장벽층을 더 포함하는, 박막 트랜지스터.
  10. 제9항에 있어서, 상기 소스/드레인 전극을 형성하기 위한 재료는 구리 또는 구리 합금인, 박막 트랜지스터.
  11. 제10항에 있어서, 상기 제2 금속 장벽층은, 구리 산화물막 층, 구리 질화물막 층 또는 구리 산화질화물막 층인, 박막 트랜지스터.
  12. 제10항에 있어서, 상기 제2 금속 장벽층은 금속 산화물 반도체 재료로 형성되는, 박막 트랜지스터.
  13. 제9항에 있어서, 상기 TFT는,
    상기 게이트 전극이 상기 기판 상에 배치되고,
    상기 게이트 전극 절연층이 상기 게이트 전극 상에 배치되며,
    상기 반도체층 및 상기 제1 금속 장벽층이 상기 게이트 전극 절연층 상에 배치되고,
    상기 에칭 장벽층이 상기 반도체층 상에 배치되며,
    상기 제2 금속 장벽층이 상기 반도체층과 상기 제1 금속 장벽층 상에 배치되고, 및
    소스/드레인 전극층이 상기 제2 금속 장벽층 상에 배치되는 구조이거나;
    상기 TFT는,
    상기 소스/드레인 전극층이 상기 기판 상에 배치되고,
    상기 제2 금속 장벽층이 상기 소스/드레인 전극층 상에 배치되며,
    상기 에칭 장벽층이 상기 제2 금속 장벽층 상에 배치되고,
    상기 반도체층 및 상기 제1 금속 장벽층이 상기 에칭 장벽층 상에 배치되며,
    상기 게이트 전극 절연층이 상기 반도체층 상에 배치되고, 및
    상기 게이트 전극이 상기 게이트 전극 절연층 상에 배치되는 구조인, 박막 트랜지스터.
  14. 제1항에 있어서, 상기 TFT는,
    상기 게이트 전극이 상기 기판 상에 배치되고,
    상기 게이트 전극 절연층이 상기 게이트 전극 상에 배치되며,
    상기 반도체층 및 상기 제1 금속 장벽층이 상기 게이트 전극 절연층 상에 배치되고, 및
    상기 소스 전극 및 상기 드레인 전극이 상기 제1 금속 장벽층 상에 배치되는 구조이거나;
    상기 TFT는,
    상기 소스 전극 및 상기 드레인 전극이 상기 기판 상에 배치되고,
    상기 반도체층 및 상기 제1 금속 장벽층이 상기 소스 전극 및 상기 드레인 전극 상에 배치되며,
    상기 게이트 전극 절연층이 상기 반도체층과 상기 제1 금속 장벽층 상에 배치되고, 및
    상기 게이트 전극이 상기 게이트 전극 절연층 상에 배치되는 구조인, 박막 트랜지스터.
  15. 제9항에 있어서, 상기 TFT는,
    상기 게이트 전극이 상기 기판 상에 배치되고,
    상기 게이트 전극 절연층이 상기 게이트 전극 상에 배치되며,
    상기 반도체층 및 상기 제1 금속 장벽층이 상기 게이트 전극 절연층 상에 배치되고,
    상기 제2 금속 장벽층이 상기 반도체층과 상기 제1 금속 장벽층 상에 배치되고, 및
    상기 소스 전극 및 상기 드레인 전극이 상기 제1 금속 장벽층 상에 배치되는 구조이거나;
    상기 TFT는,
    상기 소스 전극 및 상기 드레인 전극이 상기 기판 상에 배치되고,
    상기 제2 금속 장벽층이 상기 소스 전극 및 상기 드레인 전극 상에 배치되며,
    상기 반도체층 및 상기 제1 금속 장벽층이 상기 제2 금속 장벽층 상에 배치되고,
    상기 게이트 전극 절연층은 상기 반도체층과 상기 제1 금속 장벽층 상에 배치되며,
    상기 게이트 전극이 상기 게이트 전극 절연층 상에 배치되는 구조인, 박막 트랜지스터.
  16. 제4항에 있어서, 상기 제1 금속 장벽층은 상기 소스 전극 및 상기 드레인 전극에 대응하는 위치에 배치되는, 박막 트랜지스터.
  17. 제9항에 있어서, 상기 제2 금속 장벽층은 상기 소스 전극 및 상기 드레인 전극에 대응하는 위치에 배치되는, 박막 트랜지스터.
  18. 제1항 내지 제8항, 제14항 및 제16항 중 어느 한 항에 따른 TFT를 포함하는, 어레이 기판.
  19. 제18항에 있어서, 상기 어레이 기판은 데이터 라인과 게이트 라인을 더 포함하고, 상기 데이터 라인은 상기 TFT의 소스 전극에 접속되고, 상기 게이트 라인은 상기 TFT의 게이트 전극에 접속되며,
    상기 제1 금속 장벽층은 상기 소스 전극, 상기 드레인 전극, 및 상기 데이터 라인에 대응하는 위치에 배치되거나,
    상기 제1 금속 장벽층은 상기 소스 전극, 상기 드레인 전극, 및 상기 게이트 라인에 대응하는 위치에 배치되거나;
    상기 제1 금속 장벽층은 상기 소스 전극, 상기 드레인 전극, 상기 게이트 라인 및 상기 데이터 라인에 대응하는 위치에 배치되는, 어레이 기판.
  20. 제9항 내지 제13항, 제15항 및 제17항 중 어느 한 항에 따른 TFT를 포함하는 어레이 기판.
  21. 제20항에 있어서, 상기 어레이 기판은 데이터 라인과 게이트 라인을 더 포함하고, 상기 데이터 라인은 상기 TFT의 소스 전극에 접속되고, 상기 게이트 라인은 상기 TFT의 게이트 전극에 접속되며,
    상기 제1 금속 장벽층은 상기 소스 전극, 상기 드레인 전극 및 상기 데이터 라인에 대응하는 위치에 배치되거나; 상기 제1 금속 장벽층은 상기 소스 전극, 상기 드레인 전극 및 상기 게이트 라인에 대응하는 위치에 배치되거나; 상기 제1 금속 장벽층은 상기 소스 전극, 상기 드레인 전극, 상기 게이트 라인 및 상기 데이터 라인에 대응하는 위치에 배치되고; 및/또는,
    상기 제2 금속 장벽층은 상기 소스 전극, 상기 드레인 전극 및 상기 데이터 라인에 대응하는 위치에 배치되거나; 상기 제2 금속 장벽층은 상기 소스 전극, 상기 드레인 전극 및 상기 게이트 라인에 대응하는 위치에 배치되거나; 상기 제2 금속 장벽층은 상기 소스 전극, 상기 드레인 전극, 상기 게이트 라인 및 상기 데이터 라인에 대응하는 위치에 배치되는, 어레이 기판.
  22. 제18항 또는 제19항에 따른 어레이 기판을 포함하는 디스플레이 장치.
  23. 제20항 또는 제21항에 따른 어레이 기판을 포함하는 디스플레이 장치.
  24. 박막 트랜지스터(TFT)를 제조하기 위한 방법으로서,
    게이트 전극, 소스 전극, 드레인 전극 및 반도체층의 패턴을 형성하는 단계; 및 게이트 전극 절연층 및 제1 금속 장벽층의 패턴을 형성하는 단계를 포함하고,
    상기 게이트 전극 절연층은 상기 게이트 전극과 상기 반도체층 사이에 배치되고, 상기 제1 금속 장벽층은 상기 소스/드레인 전극과 상기 게이트 전극 절연층 사이에 배치되고 상기 반도체층과 동일한 층 상에 배열되는, 박막 트랜지스터 제조 방법.
  25. 제24항에 있어서, 에칭 장벽층의 패턴을 형성하는 프로세스를 더 포함하고, 상기 에칭 장벽층은 상기 반도체층과 상기 소스/드레인 전극 사이에 배치되는, 박막 트랜지스터 제조 방법.
  26. 제25항에 있어서, 상기 제1 금속 장벽층은 상기 반도체층으로부터 절연되는, 박막 트랜지스터 제조 방법.
  27. 제26항에 있어서, 상기 반도체층은 상기 금속 산화물 반도체 재료로 형성되는, 박막 트랜지스터 제조 방법.
  28. 제24항 또는 제27항에 있어서, 제2 금속 장벽층의 패턴을 형성하는 단계를 더 포함하고, 상기 제2 금속 장벽층은 상기 제1 금속 장벽층과 상기 소스/드레인 전극 사이에 배치되는, 박막 트랜지스터 제조 방법.
  29. 제24항에 있어서, 상기 게이트 전극, 상기 소스 전극, 상기 드레인 전극, 상기 반도체층, 상기 게이트 전극 절연층 및 상기 제1 금속 장벽층의 패턴을 형성하는 프로세스는,
    패터닝 프로세스에 의해 상기 기판 상에 상기 게이트 전극의 패턴을 형성하는 단계,
    패터닝 프로세스에 의해, 상기 게이트 전극의 패턴이 형성되어 있는 상기 기판 상에 상기 게이트 전극 절연층의 패턴을 형성하는 단계,
    하나의 패터닝 프로세스에 의해, 상기 게이트 전극 절연층의 패턴이 형성되어 있는 상기 기판 상에 상기 반도체층 및 상기 제1 금속 장벽층의 패턴을 형성하는 단계,
    하나의 패터닝 프로세스에 의해, 상기 반도체층 및 상기 제1 금속 장벽층의 패턴이 형성되어 있는 상기 기판 상에 상기 소스 전극 및 상기 드레인 전극의 패턴을 형성하는 단계를 포함하거나;
    상기 게이트 전극, 상기 소스 전극, 상기 드레인 전극, 상기 반도체층, 상기 게이트 전극 절연층 및 상기 제1 금속 장벽층의 패턴을 형성하는 프로세스는,
    하나의 패터닝 프로세스에 의해 상기 기판 상에 상기 소스 전극 및 상기 드레인 전극의 패턴을 형성하는 단계,
    하나의 패터닝 프로세스에 의해, 상기 소스 전극 및 상기 드레인 전극의 패턴이 형성되어 있는 상기 기판 상에 상기 반도체층 및 상기 제1 금속 장벽층의 패턴을 형성하는 단계,
    패터닝 프로세스에 의해, 상기 반도체층 및 상기 제1 금속 장벽층의 패턴이 형성되어 있는 상기 기판 상에 상기 게이트 전극 절연층의 패턴을 형성하는 단계, 및
    패터닝 프로세스에 의해, 상기 게이트 전극 절연층의 패턴이 형성되어 있는 상기 기판 상에 상기 게이트 전극의 패턴을 형성하는 단계를 포함하는, 박막 트랜지스터 제조 방법.
  30. 제28항에 있어서, 상기 게이트 전극, 상기 소스 전극, 상기 드레인 전극, 상기 반도체층, 상기 게이트 전극 절연층, 상기 에칭 장벽층, 상기 제1 금속 장벽층 및 상기 제2 금속 장벽층의 패턴을 형성하는 프로세스는,
    패터닝 프로세스에 의해 상기 기판 상에 상기 게이트 전극의 패턴을 형성하는 단계,
    패터닝 프로세스에 의해, 상기 게이트 전극의 패턴이 형성되어 있는 상기 기판 상에 상기 게이트 전극 절연층의 패턴을 형성하는 단계,
    하나의 패터닝 프로세스에 의해, 상기 게이트 전극 절연층의 패턴이 형성되어 있는 상기 기판 상에 상기 반도체층 및 상기 제1 금속 장벽층의 패턴을 형성하는 단계,
    패터닝 프로세스에 의해, 상기 반도체층 및 상기 제1 금속 장벽층의 패턴이 형성되어 있는 상기 기판 상에 상기 에칭 장벽층의 패턴을 형성하는 단계; 및
    하나의 패터닝 프로세스에 의해, 상기 에칭 장벽층의 패턴이 형성되어 있는 상기 기판 상에 상기 소스 전극, 상기 드레인 전극, 및 상기 제2 금속 장벽층의 패턴을 형성하는 단계를 포함하거나;
    상기 게이트 전극, 상기 소스 전극, 상기 드레인 전극, 상기 반도체층, 상기 게이트 전극 절연층, 상기 에칭 장벽층, 상기 제1 금속 장벽층 및 상기 제2 금속 장벽층의 패턴을 형성하는 프로세스는,
    하나의 패터닝 프로세스에 의해 상기 기판 상에 상기 소스 전극, 상기 드레인 전극 및 상기 제2 금속 장벽층의 패턴을 형성하는 단계,
    패터닝 프로세스에 의해, 상기 소스 전극, 상기 드레인 전극, 및 상기 제2 금속 장벽층의 패턴이 형성되어 있는 상기 기판 상에 상기 에칭 장벽층의 패턴을 형성하는 단계,
    하나의 패터닝 프로세스에 의해, 상기 에칭 장벽층의 패턴이 형성되어 있는 상기 기판 상에 상기 반도체층 및 상기 제1 금속 장벽층의 패턴을 형성하는 단계,
    패터닝 프로세스에 의해, 상기 반도체층 및 상기 제1 금속 장벽층의 패턴이 형성되어 있는 상기 기판 상에 상기 게이트 전극 절연층의 패턴을 형성하는 단계, 및
    패터닝 프로세스에 의해, 상기 게이트 전극 절연층의 패턴이 형성되어 있는 상기 기판 상에 상기 게이트 전극의 패턴을 형성하는 단계를 포함하는, 박막 트랜지스터 제조 방법.
  31. 제28항에 있어서, 상기 게이트 전극, 상기 소스 전극, 상기 드레인 전극, 상기 반도체층, 상기 게이트 전극 절연층, 상기 제1 금속 장벽층 및 상기 제2 금속 장벽층의 패턴을 형성하는 프로세스는,
    패터닝 프로세스에 의해 상기 기판 상에 상기 게이트 전극의 패턴을 형성하는 단계,
    패터닝 프로세스에 의해, 상기 게이트 전극의 패턴이 형성되어 있는 상기 기판 상에 상기 게이트 전극 절연층의 패턴을 형성하는 단계,
    패터닝 프로세스에 의해, 상기 게이트 전극 절연층의 패턴이 형성되어 있는 상기 기판 상에 상기 반도체층의 패턴을 형성하는 단계,
    패터닝 프로세스에 의해, 상기 반도체층의 패턴이 형성되어 있는 상기 기판 상에 상기 제1 금속 장벽층의 패턴을 형성하는 단계,
    하나의 패터닝 프로세스에 의해, 상기 제1 금속 장벽층의 패턴이 형성되어 있는 상기 기판 상에 상기 소스 전극, 상기 드레인 전극, 및 상기 제2 금속 장벽층의 패턴을 형성하는 단계를 포함하거나;
    상기 게이트 전극, 상기 소스 전극, 상기 드레인 전극, 상기 반도체층, 상기 게이트 전극 절연층, 상기 제1 금속 장벽층 및 상기 제2 금속 장벽층의 패턴을 형성하는 프로세스는,
    하나의 패터닝 프로세스에 의해 상기 기판 상에 상기 소스 전극, 상기 드레인 전극 및 상기 제2 금속 장벽층의 패턴을 형성하는 단계,
    패터닝 프로세스에 의해, 상기 소스 전극, 상기 드레인 전극, 및 상기 제2 금속 장벽층의 패턴이 형성되어 있는 상기 기판 상에 상기 반도체층의 패턴을 형성하는 단계,
    패터닝 프로세스에 의해, 상기 반도체층의 패턴이 형성되어 있는 상기 기판 상에 상기 제1 금속 장벽층의 패턴을 형성하는 단계,
    패터닝 프로세스에 의해, 상기 제1 금속 장벽층의 패턴이 형성되어 있는 상기 기판 상에 상기 게이트 전극 절연층의 패턴을 형성하는 단계, 및
    패터닝 프로세스에 의해, 상기 게이트 전극 절연층의 패턴이 형성되어 있는 상기 기판 상에 상기 게이트 전극의 패턴을 형성하는 단계를 포함하는, 박막 트랜지스터 제조 방법.
  32. 제30항 또는 제31항에 있어서, 상기 소스 전극 및 상기 드레인 전극은 구리 또는 구리 합금으로 형성되는, 박막 트랜지스터 제조 방법.
  33. 제32항에 있어서, 하나의 패터닝 프로세스에 의해, 상기 에칭 장벽층의 패턴이 형성되어 있는 상기 기판 상에 상기 소스 전극, 상기 드레인 전극, 및 상기 제2 금속 장벽층의 패턴을 형성하는 프로세스는,
    막 코팅 프로세스에 의해, 상기 에칭 장벽층의 패턴이 형성되어 있는 기판 상에 구리막 층 또는 구리 합금막 층을 형성하는 단계; 구리막 층 또는 구리 합금막 층의 형성의 초기 기간에, 산소, 질소, 또는 미리결정된 비율의 산소와 질소의 혼합 가스를 캐버티 내에 도입하여 구리 또는 구리 합금의 산화물, 질화물 또는 산화질화물을 형성하여 상기 제2 금속 장벽층을 형성하고, 제2 금속 장벽층에 대한 부분을 제외한, 상기 구리막 층 또는 상기 구리 합금막 층에 의해 상기 소스 전극 및 상기 드레인 전극을 형성하는 단계; 및 하나의 노광, 현상, 포토리소그래피 및 에칭 프로세스에 의해 상기 소스 전극, 상기 드레인 전극 및 상기 제2 금속 장벽층의 패턴을 형성하는 단계를 포함하거나;
    하나의 패터닝 프로세스에 의해, 상기 제1 금속 장벽층의 패턴이 형성되어 있는 상기 기판 상에 상기 소스 전극, 상기 드레인 전극, 및 상기 제2 금속 장벽층의 패턴을 형성하는 프로세스는,
    막 코팅 프로세스에 의해, 상기 제1 금속 장벽층의 패턴이 형성되어 있는 기판 상에 구리막 층 또는 구리 합금막 층을 형성하는 단계; 상기 구리막 층 또는 구리 합금막 층의 형성의 초기 기간에, 산소, 질소, 또는 미리결정된 비율의 산소와 질소의 혼합 가스를 캐버티 내에 도입하여 구리 또는 구리 합금의 산화물, 질화물 또는 산화질화물을 형성하여 상기 제2 금속 장벽층을 형성하고, 상기 제2 금속 장벽층에 대한 부분을 제외한, 상기 구리막 층 또는 상기 구리 합금막 층에 의해 상기 소스 전극 및 상기 드레인 전극을 형성하는 단계; 및 하나의 노광, 현상, 포토리소그래피 및 에칭 프로세스에 의해 상기 소스 전극, 상기 드레인 전극 및 상기 제2 금속 장벽층의 패턴을 형성하는 단계를 포함하는, 박막 트랜지스터 제조 방법.
  34. 제32항에 있어서, 하나의 패터닝 프로세스에 의해, 상기 기판 상에 상기 소스 전극, 상기 드레인 전극, 및 상기 제2 금속 장벽층의 패턴을 형성하는 프로세스는,
    막 코팅 프로세스에 의해, 상기 기판 상에 구리막 층 또는 구리 합금막 층을 형성하는 단계; 상기 구리막 층 또는 구리 합금막 층의 형성의 종반 기간에, 산소, 질소, 또는 미리결정된 비율의 산소와 질소의 혼합 가스를 캐버티 내에 도입하여 구리 또는 구리 합금의 산화물, 질화물 또는 산화질화물을 형성하여 상기 제2 금속 장벽층을 형성하고, 상기 제2 금속 장벽층에 대한 부분을 제외한, 상기 구리막 층 또는 상기 구리 합금막 층에 의해 상기 소스 전극 및 상기 드레인 전극을 형성하는 단계; 및 하나의 노광, 현상, 포토리소그래피 및 에칭 프로세스에 의해 상기 소스 전극, 상기 드레인 전극 및 상기 제2 금속 장벽층의 패턴을 형성하는 단계를 포함하는, 박막 트랜지스터 제조 방법.
  35. 제18항 또는 제19항에 따른 어레이 기판에서 구리 또는 구리 합금의 확산을 방지하기 위한 제1 금속 장벽층을 포함하는 장벽층.
  36. 제35항에 있어서, 상기 장벽층은 금속 산화물, 금속 질화물 또는 금속 산화질화물로 형성되는 장벽층.
  37. 제35항에 있어서, 상기 금속 산화물은 인듐 갈륨 아연 산화물(IGZO) 또는 구리 산화물인 장벽층.
  38. 제35항에 있어서, 상기 금속 질화물은 구리 질화물인 장벽층.
  39. 제35항에 있어서, 상기 금속 산화질화물은 구리 산화질화물인 장벽층.
  40. 제20항 또는 제21항에 따른 어레이 기판에서 구리 또는 구리 합금의 확산을 방지하기 위한 제1 금속 장벽층 및/또는 제2 금속 장벽층을 포함하는 장벽층.
  41. 제40항에 있어서, 상기 장벽층은 금속 산화물, 금속 질화물 또는 금속 산화질화물로 형성되는 장벽층.
  42. 제40항에 있어서, 상기 금속 산화물은 IGZO 또는 구리 산화물인 장벽층.
  43. 제40항에 있어서, 상기 금속 질화물은 구리 질화물인 장벽층.
  44. 제40항에 있어서, 상기 금속 산화질화물은 구리 산화질화물인 장벽층.
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