KR20080004270A - 박막 트랜지스터 표시판의 제조방법 - Google Patents
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Abstract
유지 전극에 의해 발생하는 단차를 제거하여 빛샘 현상을 방지할 수 있는 박막 트랜지스터 표시판의 제조방법이 제공된다. 박막 트랜지스터 표시판의 제조 방법은, 게이트 전극과 유지 전극을 포함하는 게이트 배선, 및 상기 게이트 배선과 절연되어 있는 소스 및 드레인 전극이 형성되어 있는 절연 기판을 제공하는 단계, 상기 절연 기판상에 보호막을 형성하는 단계, 상기 보호막 상에 상기 드레인 전극의 일부를 노출하는 콘택홀을 정의하고, 제1 두께의 제1 영역, 및 상기 유지 전극과 오버랩되며 상기 제1 두께보다 작은 제2 두께의 제2 영역을 포함하는 포토레지스트 패턴을 형성하는 단계 및 상기 콘택홀 정의 영역의 상기 보호막을 제거하여 상기 드레인 전극을 드러내고, 동시에 상기 유지 전극과 오버랩된 상기 포토레지스트 패턴의 제2 영역 및 하부의 보호막의 일부를 제거하는 단계를 포함한다.
캐패시터, 단차, 빛샘, 박막 트랜지스터
Description
도 1은 본 발명의 제1 실시예에 따른 액정 표시 장치의 박막 트랜지스터 표시판의 배치도이다.
도 2는 도 1의 A-A'와 B-B'선을 따라 절단한 단면도이다.
도 3은 본 발명의 제1 실시예에 따른 액정 표시 장치용 공통 전극의 표시판의 배치도이다.
도 4 내지 도 15는 본 발명의 제1 실시예에 따른 액정 표시 장치의 박막 트랜지스터 표시판의 제조 방법을 도시한 도면이다.
도 16 내지 도 19는 본 발명의 제2 실시예에 따른 액정 표시 장치의 박막 트랜지스터 표시판의 제조 방법을 도시한 도면이다.
(도면의 주요부분에 대한 부호의 설명)
10: 절연 기판 22: 게이트선
24: 게이트 끝단 26: 게이트 전극
27: 유지 전극 44, 48: 반도체 패턴
55, 56, 58: 저항성 접촉층 62: 데이터선
65: 소스 전극 66: 드레인 전극
67: 드레인 전극 확장부 68: 데이터 끝단
70: 보호막 72: 유기막
74, 76, 77, 78: 콘택홀 82: 화소 전극
84: 보조 게이트 끝단 88: 보조 데이터 끝단
본 발명은 박막 트랜지스터 표시판의 제조방법에 관한 것으로, 보다 상세하게는 유지 전극에 의해 발생하는 단차를 제거하여 빛샘 현상을 방지할 수 있는 박막 트랜지스터 표시판의 제조방법에 관한 것이다.
일반적으로, 액정 표시 장치(Liquid Crystal Display)는 각 화소를 스위칭하는 박막 트랜지스터(TFT: Thin Film Transistor)가 형성된 TFT 기판과, 색화소가 형성된 컬러필터 기판 및 TFT 기판 및 컬러필터 기판과의 사이에 밀봉된 액정층으로 구성된다. 액정층을 이루는 액정은 두 개의 기판 사이에 가해지는 전계에 따라서 배열이 변경되고, 배열에 따라서 광 투과도(transmissive index)가 변경되는 특징을 갖는다.
액정 표시 장치의 동작 모드는 액정 분자의 배열 방향에 따라 분류된다. 액정표시장치의 동작 모드는 트위스틱 네마틱 모드(twisted nematic mode; 이하, TN 모드), 인플레인 스위칭 모드(In-Plane Switching mode : 이하, IPS 모드) 및 수직배향 모드(Vertical Alignment mode : 이하, VA 모드) 등이 있다.
여기에서, VA 모드는 IPS 모드와 유사하며, TFT 기판에 대해서 평행한 전계에 의해 넓은 시야각을 얻기 위한 모드이다. VA모드는 두 기판에 형성되는 두 전극에 대하여 수직 배열되는 액정을 이용한다. VA 모드의 액정표시장치의 일종인 PVA 모드(Patterned Vertical Alignment mode)는 패터닝 된 투명전극을 이용하여 액정이 서로 다른 방향으로 배열되도록 하여 시야각을 향상시키고, 표시 품질을 향상시킨다.
한편, 비유기막 구조를 가지면서 화소 전극의 형상이 T 형상을 갖는 PVA 모드에서는 고개구율과 고투과율을 구현할 수 있으나, 유지 캐패시터(Cst)를 형성하기 위한 전극의 패턴에 의한 단차가 상부의 액정 배열을 흐트러뜨리기 때문에 블랙 상태에서 빛샘 현상이 발생하여 명암비(CR)가 낮아지는 문제가 있다.
본 발명이 이루고자 하는 기술적 과제는, 유지 전극에 의해 발생하는 단차를 제거하여 빛샘 현상을 방지할 수 있는 박막 트랜지스터의 표시판의 제조방법을 제공하고자 하는 것이다.
본 발명의 기술적 과제들은 이상에서 언급한 기술적 과제들로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 기술적 과제를 달성하기 위한 본 발명의 일 실시예에 따른 박막 트랜지스터 표시판의 제조 방법은, 게이트 전극과 유지 전극을 포함하는 게이트 배선, 및 상기 게이트 배선과 절연되어 있는 소스 및 드레인 전극이 형성되어 있는 절연 기판을 제공하는 단계, 상기 절연 기판상에 보호막을 형성하는 단계, 상기 보호막 상에 상기 드레인 전극의 일부를 노출하는 콘택홀을 정의하고, 제1 두께의 제1 영역, 및 상기 유지 전극과 오버랩되며 상기 제1 두께보다 작은 제2 두께의 제2 영역을 포함하는 포토레지스트 패턴을 형성하는 단계 및 상기 콘택홀 정의 영역의 상기 보호막을 제거하여 상기 드레인 전극을 드러내고, 동시에 상기 유지 전극과 오버랩된 상기 포토레지스트 패턴의 제2 영역 및 하부의 보호막의 일부를 제거하는 단계를 포함한다.
상기 기술적 과제를 달성하기 위한 본 발명의 다른 실시예에 따른 박막 트랜지스터 어레이 표시판의 제조방법은, 게이트 전극과 유지 전극을 포함하는 게이트 배선, 및 상기 게이트 배선과 절연되어 있는 소스 및 드레인 전극이 형성되어 있는 절연 기판을 제공하는 단계, 상기 절연 기판상에 보호막 및 유기막을 순차적으로 형성하는 단계, 상기 유기막 상에 상기 드레인 전극의 일부를 노출하는 콘택홀을 정의하고, 제1 두께의 제1 영역, 및 상기 유지 전극과 오버랩되며 상기 제1 두께보다 작은 제2 두께의 제2 영역을 포함하는 포토레지스트 패턴을 형성하는 단계, 상기 포토레지스트 패턴을 식각 마스크로 이용하여 상기 유기막 및 상기 보호막을 식각하여 상기 드레인 전극의 일부를 노출하는 콘택홀을 형성하는 단계, 상기 포토레지스트 패턴의 제1 영역은 잔류시키되, 상기 포토레지스트 패턴의 제2 영역을 제거하여 상기 유지 전극과 오버랩된 상기 유기막을 노출하는 단계 및 상기 잔류된 포토레지스트 패턴의 제1 영역을 식각 마스크로 이용하여 상기 노출된 유기막을 식각 하여, 상기 유지 전극과 오버랩된 상기 보호막을 노출하는 단계를 포함한다.
기타 실시예들의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있을 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하고 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것으로, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
이하, 첨부된 도면을 참조하여 본 발명의 실시예들을 상세히 설명한다.
도 1은 본 발명의 제1 실시예에 따른 액정 표시 장치의 박막 트랜지스터 표시판의 배치도이고, 도 2는 도 1의 A-A'와 B-B'선을 따라 절단한 단면도이고, 도 3은 본 발명의 제1 실시예에 따른 액정 표시 장치용 공통 전극의 표시판의 배치도이다.
먼저, 절연 기판(10) 위에 게이트 신호를 전달하는 복수의 게이트 배선이 형성되어 있다. 게이트 배선(22, 24, 26)은 가로 방향으로 뻗어 있는 게이트선(22), 게이트선(22)의 끝에 연결되어 있어 외부로부터의 게이트 신호를 인가받아 게이트선으로 전달하는 게이트 끝단(24), 게이트선(22)에 연결되어 돌기 형태로 형성된 박막 트랜지스터의 게이트 전극(26)을 포함한다.
또한, 유지 전극(27)은 데이터선(62)과 평행하게 형성되어 있으며, 후술할 화소 전극(82)과 적어도 일부분이 오버랩되도록 화소 전극(82)의 양측에 형성되어 화소의 전하 보존 능력을 향상시키는 유지 용량을 형성한다. 이와 같은 유지 전극(27)의 모양 및 배치 등은 다양한 형태로 변형될 수 있다.
게이트 배선(22, 24, 26)과 유지 전극(27)은 예를 들어 알루미늄(Al)과 알루미늄 합금 등 알루미늄 계열의 금속, 몰리브덴(Mo)과 몰리브덴 합금 등 몰리브덴 계열의 금속, 크롬(Cr) 등의 따위로 이루어질 수 있다. 또한, 게이트 배선(22, 24, 26)과 유지 전극(27)은 물리적 성질이 다른 두 개의 도전막을 포함하는 다중막 구조를 가질 수 있다. 이 중 한 도전막은 신호 지연이나 전압 강하를 줄일 수 있도록 낮은 비저항(resistivity)의 금속, 예를 들면 알루미늄 계열 금속, 은 계열 금속, 구리 계열 금속 등으로 이루어진다. 이와는 달리, 다른 도전막은 다른 물질, 특히 ITO(indium tin oxide) 및 IZO(indium zinc oxide)와의 접촉 특성이 우수한 물질, 이를테면 몰리브덴 계열 금속, 크롬, 티타늄, 탄탈륨 등으로 이루어진다. 이러한 조합의 좋은 예로는 크롬 하부막과 알루미늄 상부막, 크롬막 하부막과 알루미늄-네오디뮴 상부막 및 알루미늄 하부막과 몰리브덴 상부막을 들 수 있다. 다만, 본 발명은 이에 한정되지 않으며, 게이트 배선(22, 24, 26)과 유지 전극(27)은 다양한 여러 가지 금속과 도전체로 만들어질 수 있다.
절연 기판(10), 게이트 배선(22, 24, 26)과 유지 전극(27) 위에는 질화 규소(SiNx) 등으로 이루어진 게이트 절연막(30)이 형성되어 있다.
게이트 절연막(30) 위에는 수소화 비정질 규소 또는 다결정 규소 등의 반도 체로 이루어진 반도체 패턴(44, 48)이 형성되어 있으며, 반도체 패턴(44, 48)의 상부에는 실리사이드 등의 n형 불순물이 고농도로 도핑되어 있는 n+ 수소화 비정질 규소 등의 물질로 이루어진 저항성 접촉층(55, 56, 58)이 형성되어 있다.
저항성 접촉층(55, 56, 58) 위에는 데이터 배선(62, 65, 66, 68)이 형성되어 있다. 데이터 배선(62, 65, 66, 68)은 세로 방향으로 형성되어 게이트선(22)과 교차하여 화소를 정의하는 데이터선(62), 데이터선(62)의 분지이며 저항성 접촉층(55)의 상부까지 연장되어 있는 소스 전극(65), 데이터선(62)의 한쪽 끝에 연결되어 외부로부터의 화상 신호를 인가받는 데이터 끝단(68), 소스 전극(65)과 분리되어 있으며 게이트 전극(26) 또는 박막 트랜지스터의 채널부에 대하여 소스 전극(65)의 반대쪽 저항성 접촉층(56) 상부에 형성되어 있는 드레인 전극(66)을 포함한다.
이러한 데이터 배선(62, 65, 66, 68)은 크롬, 몰리브덴 계열의 금속 등의 내화성 금속으로 이루어지는 것이 바람직하며, 내화성 금속 따위의 하부막과 그 위에 위치한 저저항 물질 상부막으로 이루어진 다층막 구조를 가질 수 있다. 다층막 구조의 예로는 앞서 설명한 크롬막 하부막과 알루미늄 상부막 또는 알루미늄 하부막과 몰리브덴 상부막의 이중막 이외에도 몰리브덴막-알루미늄막-몰리브덴막의 삼중막을 들 수 있다.
소스 전극(65)은 반도체 패턴(44)과 적어도 일부분이 중첩되고, 드레인 전극(66)은 게이트 전극(26)을 중심으로 소스 전극(65)과 대향하며 반도체 패턴(44)과 적어도 일부분이 중첩된다. 여기서, 저항성 접촉층(55, 56)은 그 하부의 반도체 패턴(44)과, 그 상부의 소스 전극(65) 및 드레인 전극(66) 사이에 존재하며 접촉 저항을 낮추어 주는 역할을 한다.
저항성 접촉층 (55, 56, 58)은 그 하부의 반도체 패턴(44)과 그 상부의 데이터 배선(62, 65, 66, 68)의 접촉 저항을 낮추어 주는 역할을 하며, 데이터 배선(62, 65, 66, 68)과 완전히 동일한 형태를 가진다.
한편, 반도체 패턴(44, 48)은 박막 트랜지스터의 채널부를 제외하면 데이터 배선(62, 65, 66, 68) 및 저항성 접촉층(55, 56, 58)과 동일한 모양을 하고 있다. 즉, 박막 트랜지스터의 채널부에서 소스 전극(65)과 드레인 전극(66)이 분리되어 있고 소스 전극(65) 하부의 저항성 접촉층(55)과 드레인 전극(66) 하부의 저항성 접촉층(56)도 분리되어 있으나, 박막 트랜지스터용 반도체 패턴(44)은 이곳에서 끊어지지 않고 연결되어 박막 트랜지스터의 채널을 생성한다.
데이터 배선(62, 65, 66, 68) 및 이들이 가리지 않는 반도체 패턴(44) 상부에는 보호막(70)이 형성되어 있다. 이때, 보호막(70)은 소스 전극(65)과 드레인 전극(66) 사이의 반도체 패턴(44)이 드러난 부분에 유기 물질이 접촉하는 것을 방지하기 위하여 질화 규소(SiNx) 또는 산화 규소(SiO2)로 형성될 수 있다.
보호막(70) 상에는 유기막(72)이 형성되어 있다. 이때, 유기막(72)에는 드레인 전극(66)을 드러내는 콘택홀(76)이 형성되어 있으며, 게이트선 끝단(24)과 데이터선 끝단(68)을 각각 드러내는 접촉 구멍(74, 78)이 형성되어 있다. 여기에서, 유기막(72)은 예를 들면, 평탄화 특성이 우수하며 감광성(photosensitivity)을 가지 는 유기 물질, 플라즈마 화학기상증착(Plasma Enhanced Chemical Vapor Deposition; PECVD)으로 형성되는 a-Si:C:O, a-Si:O:F 등의 저유전율 절연 물질, 또는 무기 물질인 질화 규소(SiNx) 등으로 형성될 수 있다.
또한, 유기막(72) 위에는 콘택홀(76)을 통하여 드레인 전극(66)과 전기적으로 연결되는 화소 전극(82)이 형성되어 있다. 여기에서, 도면부호 84는 게이트 끝단(24)과 연결되어 있는 보조 게이트 끝단을 나타내며, 88은 데이터 끝단(68)과 연결되어 있는 보조 데이터 끝단(88)을 나타낸다. 화소 전극(82)과 보조 게이트 및 데이터 끝단(84, 88)은 ITO로 이루어져 있다.
여기에서, 화소 전극(82)은 화소 영역을 세 영역으로 나누어 제1 화소 영역(82a), 제2 화소 영역(82b) 및 제3 화소 영역(82c)을 구성되어 있다. 제1 화소 영역(82a)과 제2 화소 영역(82b)은 제1 슬릿 패턴(83a)에 의해 나누어지며, 제2 화소 영역(82b) 및 제3 화소 영역(82c)은 제2 슬릿 패턴(83b)에 의해 나누어진다. 여기에서, 제1 슬릿 패턴(83a)과 제2 슬릿 패턴(83b)은 가로 방향으로 배열되어 있다. 도 3에 도시된 바와 같이, 화소 전극(82)은 공통 전극(90)의 제3 슬릿 패턴(90a), 제4 슬릿 패턴(90b) 및 제5 슬릿 패턴(90c)에 의해 다수의 도메인으로 분할된다. 즉, 제1 화소 영역(82a)은 제3 슬릿 패턴(90a)에 의해 상부와 하부로 도메인이 분할되고, 제2 화소 영역(82b)은 제4 슬릿 패턴(90b)에 의해 상부와 하부로 도메인이 분할되고, 제3 화소 영역(82c)은 제5 슬릿 패턴(90c)에 의해 양쪽으로 도메인이 분할된다. 따라서, 본 발명에서는 제1 및 제2 슬릿 패턴(83a, 83b)과 제3, 4, 5 슬릿 패턴(90a, 90b, 90c)에 의해 6개의 도메인으로 분할되며, 다만 본 발명 이 이러한 도메인의 개수에 한정되는 것은 아니다.
도 1 및 도 3을 참조하면, 유리 등의 투명한 절연 물질로 이루어진 투명 기판(미도시) 위에 빛샘을 방지하기 위한 블랙 매트릭스(94)와 화소에 순차적으로 배열되어 있는 적색, 녹색, 청색의 색필터(미도시)가 형성되어 있고, 색필터 위에는 ITO(indium tin oxide) 또는 IZO(indium zinc oxide) 등의 투명한 도전 물질로 이루어진 공통 전극(90)이 형성되어 있다. 여기서, 공통 전극(90)은 다수의 화소에 대하여 일체형으로 형성되고, 도메인 분할을 위한 제3, 4, 5 슬릿 패턴(90a, 90b, 90c)이 형성되어 있다.
공통 전극(90) 위에는 액정 분자들을 배향하는 배항막(미도시)이 도포될 수 있다.
이와 같은 구조의 박막 트랜지스터 표시판과 공통 전극 표시판을 정렬하여 결합하고 그 사이에 액정 분자(미도시)로 이루어진 액정층을 형성하여 수직 배향하면 본 발명의 일 실시예에 따른 액정 표시 장치의 기본 구조가 이루어진다.
액정층에 포함되어 있는 액정 분자는 화소 전극(82)과 공통 전극(90) 사이에 전계가 인가되지 않은 상태에서 그 방향자가 박막 트랜지스터 표시판과 공통 전극 표시판에 대하여 수직을 이루도록 배향되어 있고, 음의 유전율 이방성을 가진다. 박막 트랜지스터 표시판과 공통 전극 표시판은 화소 전극(82)이 색필터와 대응하여 정확하게 중첩되도록 정렬된다.
액정 표시 장치는 이러한 기본 구조에 편광판, 백라이트, 보상판 등의 요소들을 배치하여 이루어진다. 이 때 편광판(미도시)은 기본 구조 양측에 각각 하나씩 배치되며 그 투과축은 화소 전극(82)과 대략 45도 또는 -45도를 이루고, 나머지 하나는 이에 수직을 이루도록 배치한다.
이하, 본 발명의 제1 실시예에 따른 박막 트랜지스터 표시판의 제조 방법에 대하여 도 4 내지 도 15를 참조하여 참조하여 상세히 설명한다.
도 4, 도 7 및 도 14는 본 발명의 제1 실시예에 따른 박막 트랜지스터 표시판의 제조 방법을 순차적으로 나타낸 배치도들이고, 도 5와 도 6은 도 4의 A-A'와 B-B'선을 따라 절단한 공정 단계별 단면도들이고, 도 8 내지 도 13은 도 7의 A-A'와 B-B'선을 따라 절단한 공정 단계별 단면도들이고, 도 15는 도 14의 A-A'와 B-B'선을 따라 절단한 공정 단계별 단면도들이다.
먼저, 절연 기판(10) 위에 게이트 배선용 도전막을 형성한다. 이어서, 상기 게이트 배선용 도전막을 사진 식각한다. 상기 식각 공정은 식각액을 사용하는 습식 식각으로 진행한다. 이로써, 도 4및 도 5에 도시된 바와 같이, 게이트선(22), 게이트 전극(26), 게이트 끝단(24)을 포함하는 게이트 배선(22, 24, 26)과 유지 전극(27) 및 유지 전극선(28)이 형성된다.
이어서, 도 6에 도시된 바와 같이, 질화 규소로 이루어진 게이트 절연막(30), 진성 비정질 규소층(40) 및 불순물이 도핑된 비정질 규소층(50)을 예컨대, 화학 기상 증착법을 이용하여 각각 1,500Å 내지 5,000Å, 500Å 내지 2,000Å, 300Å 내지 600Å의 두께로 연속 증착한다. 그 다음, 도핑된 비정질 규소층(50) 위에 스퍼터링 등의 방법으로 이루어지는 데이터 배선용 도전막(60)을 형성한다.
이어서, 데이터 배선용 도전막(60)의 상부에 감광막(110)을 도포한다.
그 다음, 도면에 도시하지 않았으나, 마스크를 통하여 감광막(110)에 빛을 조사한 후 현상하여, 추후 소스 및 드레인 전극이 형성될 영역과 데이터 배선이 형성될 영역 상부에 감광막이 잔류되도록 감광막 패턴을 형성한다.
이어서, 감광막 패턴 및 데이터 배선용 도전막(60)에 대한 식각을 진행한다. 그러면, 채널부 및 데이터 배선부의 데이터 배선용 도전막(60)만을 남기고 채널부 및 데이터 배선부를 제외한 기타 부분의 데이터 배선용 도전막은 모두 제거되어 그 하부의 도핑된 비정질 규소층(50)이 드러난다. 그 다음, 소스 및 드레인 전극이 형성될 영역과 데이터 배선이 형성될 영역을 제외한 기타 부분의 노출된 비정질 규소층(50) 및 그 하부의 진성 비정질 규소층(40)을 식각하여 제거한다.
그 다음, 애싱(ashing)을 통하여 채널부의 데이터 배선용 도전막(60) 표면에 남아 있는 감광막 찌거기를 제거한다.
이어서, 채널부의 데이터 배선용 도전막(60)을 식각하여 제거한 후, 도핑된 비정질 규소로 이루어진 저항성 접촉층(50)을 식각한다. 이렇게 하면, 도 7 및 도 8에 도시된 바와 같이, 소스 전극(65)과 드레인 전극(66)이 분리되면서 데이터 배선(65, 66)과 그 하부의 저항성 접촉성(56, 56)이 완성된다.
이어서, 도 9에 도시된 바와 같이 보호막(70)을 형성한 후, 보호막(70) 상에 유기막(72)을 형성한다. 이때, 유기막(72)은 예를 들어 평탄화 특성이 우수하며 감광성(photosensitivity)을 가지는 유기 물질, 플라즈마 화학기상증착(Plasma Enhanced Chemical Vapor Deposition; PECVD)으로 형성되는 a-Si:C:O, a-Si:O:F 등의 저유전율 절연 물질, 또는 무기 물질인 질화 규소(SiNx) 등으로 형성될 수 있 다. 여기에서, 보호막(70) 상에 유기막(72)을 형성하여 유지 전극(27) 패턴에 의해 발생하는 단차를 제거할 수 있다.
그 다음, 유기막(72) 상에 감광막(120)을 도포한다.
이어서, 도 10에 도시된 바와 같이, 마스크(200)를 사용하여 감광막(120)에 빛을 조사한 후 현상하여, 감광막(120)을 패터닝한다. 이때, 추후 게이트 끝단(24), 드레인 전극(66) 및 데이터 끝단(68)을 각각 드러내는 콘택홀(74, 76, 78) 형성 영역과 유지 캐패시터 형성 영역이 패터닝된다. 여기에서, 유지 캐패시터 형성 영역을 제외한 나머지 영역에 잔류된 감광막의 두께는 유지 캐패시터 형성 영역에 잔류된 감광막의 두께보다 두껍다.
여기에서, 마스크(200)는 빛을 투과시키는 투과 영역(210), 빛을 차단하는 차단 영역(220), 빛의 투과량을 조절하기 위한 반투과 영역(230)을 포함한다. 반투과 영역은 빛의 투과량을 조절하기 위하여 주로 슬릿(slit)이나 격자 형태의 패턴을 형성하거나 반투명막을 사용한다. 이때, 슬릿 사이에 위치하는 패턴의 선폭이나 패턴 사이의 간격, 즉 슬릿의 폭은 노광시 사용하는 노광기의 분해능보다 작은 것이 바람직하며, 반투명막을 이용하는 경우에는 마스크를 제작할 때 투과율을 조절하기 위하여 다른 투과율을 가지는 박막을 이용하거나 두께가 다른 박막을 이용할 수 있다.
이와 같은 마스크(200)를 통하여 감광막에 빛을 조사하면 빛에 직접 노출되는 부분에서는 고분자들이 완전히 분해되지만, 슬릿 패턴이나 반투명막이 형성되어 있는 부분에서는 빛의 조사량이 적으므로 고분자들은 완전 분해되지 않은 상태이 며, 차단 영역(220)에서는 고분자가 거의 분해되지 않는다. 이어 감광막을 현상하면, 고분자 분자들이 분해되지 않은 부분만이 남고, 빛이 적게 조사된 중앙 부분에는 빛에 전혀 조사되지 않은 부분보다 얇은 두께의 감광막이 남길 수 있다. 이때, 노광 시간을 길게 하면 모든 분자들이 분해되므로 그렇게 되지 않도록 해야 한다.
그 다음, 도 11에 도시된 바와 같이, 유기막(72)과 보호막(70)을 함께 사진 식각하여 게이트 끝단(24), 드레인 전극(66) 및 데이터 끝단(68)을 각각 드러내는 콘택홀(74, 76, 78)을 형성한다. 여기에서, 유기막(72)과 보호막(70)이 식각될 때에 상부에 남아있던 감광막(120)도 일부 제거된다. 이때, 유지 캐패시터 형성 영역에 잔류된 감광막의 두께는 유지 전극(27)과 오버랩된 유기막(72)이 드러나지 않을 정도의 두께를 갖는다.
이어서, 도 12에 도시된 바와 같이, 유지 캐패시터 형성 영역의 유지 전극(27)과 오버랩 되는 유기막(72)이 드러나도록 잔류된 감광막(120)에 애싱(ashing) 공정을 진행한다. 이때, 유지 캐패시터 형성 영역을 제외한 나머지 영역에는 감광막(120)이 남아있게 된다.
그 다음, 도 13에 도시된 바와 같이, 유지 캐패시터 형성 영역에 잔류된 유기막(72)을 식각하여 제거한다. 이때, 유지 캐패시터 형성 영역을 제외한 나머지 영역에 잔류된 감광막(120)을 식각 마스크로 시용하여 노출된 유기막(72)을 식각하여 유지 전극(27)과 오버랩 되는 보호막(70)을 노출시킴으로써 유지 전극(27) 패턴에 의해 발생한 단차가 제거될 수 있다.
이어서, 도 14 및 도 15에 도시된 바와 같이, 잔류된 감광막을 스트 립(strip) 공정을 통해 제거한 후, 유기막(72) 상에 ITO를 증착하여 사진 식각하여 드레인 전극(66)와 연결되는 화소 전극(82), 게이트 끝단(24)과 연결되는 보조 게이트 끝단(84) 및 데이터 끝단(69)과 연결된 보조 데이터 끝단(88)을 형성한다.
한편, ITO를 적층하기 전의 예열(pre-heating) 공정에서 사용하는 기체로는 질소를 사용하는 것이 바람직하며, 이는 콘택홀(74, 76, 78)을 통해 드러난 도전막(24, 66, 68)의 상부에 금속 산화막이 형성되는 것을 방지하기 위함이다.
상기와 같이 본 발명의 제1 실시예에서는 유지 캐패시터 형성 영역의 감광막의 잔류량을 조절하여 유지 전극과 오버랩 되는 유기막을 식각함으로써 유지 전극의 패턴에 의해 발생하는 단차를 제거할 수 있다. 이로 인해, 유지 전극의 패턴에 의해 발생한 단차로 인해 블랙 상태에서 발생하는 빛샘 현상을 방지하여 명암비(CR)를 향상시킬 수 있다.
이하, 본 발명의 제2 실시예에 따른 박막 트랜지스터 표시판의 제조 방법에 대하여 도 16 내지 도 19를 참조하여 상세히 설명한다.
도 16 내지 도 18은 도 7의 A-A'와 B-B'선을 따라 절단한 공정 단계별 단면도들이고, 도 19는 도 14의 A-A'와 B-B'선을 따라 절단한 공정 단계별 단면도들이다.
본 발명의 제2 실시예에 따른 박막 트랜지스터 표시판의 제조 방법에서 게이트 전극을 형성한 후, 소스 및 드레인 전극을 형성하는 단계까지는 본 발명의 제1 실시예에 따른 박막 트랜지스터 표시판의 제조 방법에서 소스 및 드레인 전극을 형성하는 단계(도 4 내지 도 8)와 동일하므로, 편의상 본 발명의 제1 실시예와 중복 되는 설명은 생략한다.
도 16에 도시된 바와 같이, 소스 및 드레인 전극(65, 66)이 형성된 절연 기판(10)을 제공한다. 소스 및 드레인 전극(65, 66) 상에 보호막(70)을 형성한 후, 보호막(70) 상에 감광막(130)을 형성한다. 본 발명의 제2 실시예에 따른 박막 트랜지스터 표시판은 비유기막 구조이므로, 보호막(70) 상에 유기막을 형성하지 않는다.
이어서, 도 17에 도시된 바와 같이, 마스크(300)를 사용하여 감광막(130)에 빛을 조사한 후 현상하여, 감광막(130)을 패터닝한다. 이때, 추후 게이트 끝단(24), 드레인 전극(66) 및 데이터 끝단(68)을 각각 드러내는 콘택홀(74, 76, 78) 형성 영역과 유지 캐패시터 형성 영역의 감광막(130)이 패터닝된다. 이때, 유지 캐패시터 형성 영역에 잔류된 감광막(130)의 두께는 유지 전극(27)과 오버랩된 보호막(70)이 드러나지 않을 정도의 두께를 갖는다.
여기에서, 마스크(300)는 빛을 투과시키는 투과 영역(310), 빛을 차단하는 차단 영역(320), 빛의 투과량을 조절하기 위한 반투과 영역(330)을 포함한다. 반투과 영역은 빛의 투과량을 조절하기 위하여 주로 슬릿(slit)이나 격자 형태의 패턴을 형성하거나 반투명막을 사용한다. 이때, 슬릿 사이에 위치하는 패턴의 선폭이나 패턴 사이의 간격, 즉 슬릿의 폭은 노광시 사용하는 노광기의 분해능보다 작은 것이 바람직하며, 반투명막을 이용하는 경우에는 마스크를 제작할 때 투과율을 조절하기 위하여 다른 투과율을 가지는 박막을 이용하거나 두께가 다른 박막을 이용할 수 있다.
그 다음, 도 18에 도시된 바와 같이, 보호막(70)을 식각하여 게이트 끝단(24), 드레인 전극(66) 및 데이터 끝단(68)을 각각 드러내는 콘택홀(74, 76, 78)을 형성하고, 동시에 유지 캐패시터 형성 영역에 잔류된 감광막(130)과 유지 전극(27)과 오버랩 되는 보호막(70)의 일부를 식각한다. 이때, 유지 캐패시터 형성 영역을 제외한 나머지 영역에는 감광막(130)이 남아있게 되고, 보호막(70)이 식각될 때에 상부에 남아있던 감광막(130)도 일부 제거된다. 여기에서, 유지 캐패시터 형성 영역에서 유지 전극(27)과 오버랩 되는 보호막(70)과 그 주위의 유지 전극(27)과 오버랩 되지 않은 보호막(70)의 높이가 같아지게 된다. 따라서, 유지 전극(27) 패턴에 의해 발생하는 단차가 제거된다.
이어서, 도 19에 도시된 바와 같이, 잔류된 감광막을 스트립(strip) 공정을 통해 제거한 후, 보호막(70) 상에 ITO를 증착하여 사진 식각하여 드레인 전극(66)과 연결되는 화소 전극(82), 게이트 끝단(24)과 연결되는 보조 게이트 끝단(84) 및 데이터 끝단(69)과 연결된 보조 데이터 끝단(88)을 형성한다.
상기와 같이 본 발명의 제2 실시예에서는 비유기막 구조를 사용하고, 보호막 식각 공정에서 유지 캐패시터 형성 영역의 감광막의 잔류량을 조절하여 잔류된 감광막과 그 하부의 보호막을 함께 식각함으로써 유지 전극의 패턴에 의해 발생하는 단차를 제거할 수 있다. 따라서, 본 발명의 제1 실시예에서 같이 동일한 효과를 얻을 수 있다.
본 발명의 실시예에서는 유지 전극에 의한 단차가 상부로 돌출된 형태를 갖는 구조에서 대해서만 설명하였으나, 유지 전극에 의한 단차가 하부로 오목한 형태 를 갖는 구조에서도 가능하다.
이상 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해되어야만 한다.
상기한 바와 같은 본 발명에 따른 박막 트랜지스터 표시판의 제조방법은, 유지 전극 패턴에 의해 발생하는 단차를 제거하여 유지 캐패시터 주변 영역에서 발생하는 빛샘 현상을 방지하여 명암비를 향상시킬 수 있다.
또한, 기존의 유기막 공정에서 사용한 마스크를 비유기막 공정에서 그대로 사용할 수 있으므로, 공정 비용을 절감할 수 있다.
Claims (10)
- 게이트 전극과 유지 전극을 포함하는 게이트 배선, 및 상기 게이트 배선과 절연되어 있는 소스 및 드레인 전극이 형성되어 있는 절연 기판을 제공하는 단계;상기 절연 기판 상에 보호막을 형성하는 단계;상기 보호막 상에 상기 드레인 전극의 일부를 노출하는 콘택홀을 정의하고, 제1 두께의 제1 영역, 및 상기 유지 전극과 오버랩되며 상기 제1 두께보다 작은 제2 두께의 제2 영역을 포함하는 포토레지스트 패턴을 형성하는 단계; 및상기 콘택홀 정의 영역의 상기 보호막을 제거하여 상기 드레인 전극을 드러내고, 동시에 상기 유지 전극과 오버랩된 상기 포토레지스트 패턴의 제2 영역 및 하부의 보호막의 일부를 제거하는 단계를 포함하는 박막 트랜지스터 표시판의 제조 방법.
- 제 1 항에 있어서,상기 유기막 및 보호막 상에 상기 노출된 드레인 전극과 연결되는 화소 전극을 형성하는 단계를 더 포함하는 박막 트랜지스터 표시판의 제조 방법.
- 제 1 항에 있어서,상기 콘택홀 정의 영역의 상기 보호막을 제거하여 상기 드레인 전극을 드러내고, 동시에 상기 유지 전극과 오버랩된 상기 포토레지스트 패턴의 제2 영역 및 하부의 보호막의 일부를 제거시에 상기 포토레지스트 패턴의 제1 영역은 잔류되는 박막 트랜지스터 표시판의 제조 방법.
- 제 1 항에 있어서,상기 유지 전극과 오버랩된 상기 포토레지스트 패턴의 제2 영역 및 하부의 보호막의 일부를 제거시에 상기 유지 전극과 오버랩된 보호막과 그 주위의 상기 유지 전극에 오버랩되지 않은 보호막과의 높이가 같아지는 박막 트랜지스터 표시판의 제조 방법.
- 제 1 항에 있어서,상기 제1 두께보다 작은 제2 두께의 제2 영역을 포함하는 포토레지스트 패턴을 형성하는 단계는 상기 유지 전극과 오버랩된 보호막이 드러나지 않을 정도의 두께를 갖도록 포토레지스트 패턴을 형성하는 박막 트랜지스터 표시판의 제조 방법.
- 게이트 전극과 유지 전극을 포함하는 게이트 배선, 및 상기 게이트 배선과 절연되어 있는 소스 및 드레인 전극이 형성되어 있는 절연 기판을 제공하는 단계;상기 절연 기판 상에 보호막 및 유기막을 순차적으로 형성하는 단계;상기 유기막 상에 상기 드레인 전극의 일부를 노출하는 콘택홀을 정의하고, 제1 두께의 제1 영역, 및 상기 유지 전극과 오버랩되며 상기 제1 두께보다 작은 제2 두께의 제2 영역을 포함하는 포토레지스트 패턴을 형성하는 단계;상기 포토레지스트 패턴을 식각 마스크로 이용하여 상기 유기막 및 상기 보호막을 식각하여 상기 드레인 전극의 일부를 노출하는 콘택홀을 형성하는 단계;상기 포토레지스트 패턴의 제1 영역은 잔류시키되, 상기 포토레지스트 패턴의 제2 영역을 제거하여 상기 유지 전극과 오버랩된 상기 유기막을 노출하는 단계; 및상기 잔류된 포토레지스트 패턴의 제1 영역을 식각 마스크로 이용하여 상기 노출된 유기막을 식각하여, 상기 유지 전극과 오버랩된 상기 보호막을 노출하는 단계를 포함하는 박막 트랜지스터 표시판의 제조 방법.
- 제 6 항에 있어서,상기 유기막 및 보호막 상에 상기 노출된 드레인 전극과 연결되는 화소 전극을 형성하는 단계를 더 포함하는 박막 트랜지스터 표시판의 제조 방법.
- 제 6 항에 있어서,상기 포토레지스트 패턴의 제1 영역은 잔류시키되, 상기 포토레지스트 패턴의 제2 영역을 제거하는 단계는 애싱으로 진행되는 박막 트랜지스터 표시판의 제조 방법.
- 제 6 항에 있어서,상기 유지 전극과 오버랩된 상기 보호막을 노출하는 단계는 상기 잔류된 포 토레지스트 패턴의 제1 영역을 식각 마스크로 이용하여 상기 노출된 유기막을 식각하여 상기 유지 전극과 오버랩된 상기 보호막 상의 단차를 제거하는 박막 트랜지스터 표시판의 제조 방법.
- 제 6 항에 있어서,상기 제1 두께보다 작은 제2 두께의 제2 영역을 포함하는 포토레지스트 패턴을 형성하는 단계는 상기 유지 전극과 오버랩된 유기막이 드러나지 않을 정도의 두께를 갖도록 포토레지스트 패턴을 형성하는 박막 트랜지스터 표시판의 제조 방법.
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| KR1020060063045A KR20080004270A (ko) | 2006-07-05 | 2006-07-05 | 박막 트랜지스터 표시판의 제조방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020060063045A KR20080004270A (ko) | 2006-07-05 | 2006-07-05 | 박막 트랜지스터 표시판의 제조방법 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR20080004270A true KR20080004270A (ko) | 2008-01-09 |
Family
ID=39215147
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020060063045A KR20080004270A (ko) | 2006-07-05 | 2006-07-05 | 박막 트랜지스터 표시판의 제조방법 |
Country Status (1)
| Country | Link |
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-
2006
- 2006-07-05 KR KR1020060063045A patent/KR20080004270A/ko not_active Application Discontinuation
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