KR20130119342A - 디스플레이 패널 및 그것의 구동 회로 - Google Patents

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Abstract

본 발명은 디스플레이 패널 및 그것의 구동 회로에 관한 것이다. 본 발명에 따른 디스플레이 패널의 구동 회로의 스캔 구동 회로는 디스플레이 패널의 복수의 픽셀 구조를 스캔하기 위한 복수의 스캔 신호를 생성한다. 또한, 데이터 구동 회로는 복수의 스캔 신호에 대응하는 복수의 데이터 신호를 생성하고, 복수의 데이터 신호를 복수의 픽셀 구조에 전송하며, 여기에서 복수의 픽셀 구조의 공통 전극은 접지에 연결된다. 또한, 본 발명에 따른 데이터 구동 회로는 보상 회로의 보상 신호에 따라 복수의 감마 전압의 신호 레벨들을 조절하고, 따라서 데이터 신호들의 레벨들을 더 조절한다.

Description

디스플레이 패널 및 그것의 구동 회로{DISPLAY PANEL AND DRIVING CIRCUIT THEREOF}
본 발명은 일반적으로 디스플레이 패널 및 그것의 구동 회로에 관한 것이고, 구체적으로는 디스플레이 품질을 개선하고 플래시를 감소시킬 수 있는 디스플레이 패널 및 그것의 구동 회로에 관한 것이다.
최신 기술들이 순조롭게 개발되고 있다. 신규한 정보 제품들이 날마다 소개되어 사람들의 다양한 요구를 만족시키고 있다. 초기의 디스플레이들은 주로 CRT(cathode ray tube)이다. 전통적인 CRT들은, 거대한 크기, 대량의 전력 소비, 및 장기 사용자의 건강에 유해한 방사선으로 인해, 액정 디스플레이(LCD)로 점차 대체되고 있다. LCD는 작은 크기, 낮은 방사선 및 낮은 전력 소비의 이점을 가지며, 따라서 시장의 주류가 되어 가고 있다.
LCD는 이미지를 디스플레이하기 위해 데이터 신호에 따라 액정 셀의 투과율을 제어한다. 도 1은 종래 기술에 따른, 디스플레이 패널 및 그것의 복수의 픽셀 구조의 개략도를 도시한다. 도 1에 도시된 바와 같이, 디스플레이 패널은 복수의 픽셀 구조(10') 및 구동 칩(20')을 포함한다. 구동 칩(20')은 복수의 화소 구조(10')를 구동하기 위한 구동 신호를 생성한다. 픽셀 구조들(10') 각각은 박막 트랜지스터(TFT)(12') 및 저장 커패시터(14')를 포함한다. TFT(12')의 게이트는 스캔 라인에 연결되고, TFT(12')의 소스는 구동 칩(20')에 연결되고, TFT(12')의 드레인은 저장 커패시터(14')에 연결된다. 액티브 매트릭스 LCD는 액티브 스위칭 디바이스들을 채용하기 때문에, 동영상을 디스플레이하는 데에 유리하다. TFT(12')는 액티브 매트릭스 LCD의 스위칭 디바이스로서 주로 이용된다.
추가로, TFT LCD의 응용은 광범위하다. 그것의 구동 방법은 게이트를 이용하여 내부 셀을 턴온하는 것이다. 다음으로, 이미지를 디스플레이하기 위한 디스플레이 패널 내의 액정의 배향을 제어하기 위한 정확한 전압을 공급하기 위해 소스가 이용된다. 도 2는 디스플레이 패널의 복수의 픽셀 구조의 개략도를 도시하고, 도 3은 종래 기술에 따라 복수의 픽셀 구조를 위한 구동 신호의 파형을 도시한다. 도면들에 도시된 바와 같이, 구동 칩(20')은 복수의 스캔 신호(G0, G1, …, Gn)를 생성하고, 복수의 스캔 신호(G0, G1, …, Gn)를 복수의 픽셀 구조의 복수의 스캔 라인(Ga1, Ga2, …, Gan)에 순차적으로 전송할 것이다. 스캔 라인들 중 임의의 것이 활성화될 때, 즉 스캔 신호가 VGH에 도달할 때, 복수의 데이터 라인(S0, S1,..., Sn)은 이미지 데이터의 대응 전압들을 디스플레이 패널의 픽셀 구조들(10')에 공급하고, 따라서 이미지를 디스플레이한다.
복수의 픽셀 구조(10')의 TFT(14')와 도 2의 Cs1, Cs2, Cs3 및 Cs4와 같은 저장 커패시터(14') 사이에 기생 커패시터(16')가 존재한다. 그에 의해, 스캔 신호(G0)가 컷오프될 때, 저장 커패시터(Cs1, Cs2) 양단의 저장 전압은 기생 커패시터(16')로 인해 시프트 전압(Vsft)만큼 하향 시프트될 것이고, 이것은 대략 1볼트이다. 구동 칩(20')은 시프트 전압(Vsft)에 따라 복수의 픽셀 구조의 공통 전극(18')에 기준 전압(DC)을 제공할 것이고, 이것은 공통 전압으로서 이용된다. 그러므로, 스캔 신호(G0)가 컷오프되고, 저장 커패시터들(Cs1, Cs2) 양단의 저장 전압들이 기생 커패시터들(16')로 인해 시프트 전압(Vsft)만큼 시프트되면, 저장 커패시터들(Cs1, Cs2) 양단의 저장 전압들은 동일한 계조 전압(grayscale voltage)들을 디스플레이하는 동안 공통 전극(18')의 공통 전압에 대해 여전히 대칭이다.
그럼에도 불구하고, 기생 커패시터들(16')은 디스플레이 패널에 걸쳐 달라진다. 저장 커패시터들(Cs1, Cs2) 양단의 저장 전압이 시프트 전압(Vsft)만큼 시프트되면, 시프트 전압(Vsft)은 약간 다를 것이다. 그에 의해, 동일한 계조 전압들을 디스플레이하는 동안, 저장 커패시터들(Cs1, Cs2) 양단의 저장 전압들은 공통 전극(18')의 공통 전압에 대해 대칭이 아니고, 따라서 플래시 현상(flash phenomenon)을 발생시킨다. 이러한 문제를 극복하기 위해, 종래 기술에 따르면, 도 4에 도시된 것과 같이, 구동 칩(20')은 기준 전압(DC)을 복수의 픽셀 구조의 공통 전극(18') 및 전압 튜닝 기능에 제공할 필요가 있고, 이것은 회로 면적 및 전력 소비의 증가로 이어질 것이다.
더욱이, 도 5에 도시된 것과 같이, 스캔 신호(G0)가 TFT를 스위칭할 때, 픽셀 구조들의 공통 전극 상에서의 공통 전압의 전압 레벨이 영향을 받고, 이것은 디스플레이 품질에도 영향을 준다. 게다가, 디스플레이 패널의 복수의 픽셀 구조는 직접 접지되지 않기 때문에, 패널이 정전하에 의한 영향을 받을 때, 전하들은 공통 전극과의 접촉을 통해, 그리고 도 6에 도시된 것과 같은 정전하 방전 회로(30')를 경유하여 방출되어야 한다. 결과적으로, 정전하는 접지에 직접 방출되지 않고, 정전하는 여전히 공통 전극을 경유하여 구동 칩(20')의 회로망을 손상시킬 가능성을 가지고 있다. 그에 의해, 종래 기술에 따른 디스플레이 패널 모듈은 정전하에 대한 내구성이 우수하지 못하다.
따라서, 본 발명은 복수의 픽셀 구조의 공통 전극에의 추가의 기준 전압을 회피하고 따라서 회로 면적 및 전력 소비를 감소시키기 위한 신규한 디스플레이 패널 및 그것의 구동 회로를 제공한다. 추가로, 스캔 신호의 스위칭이 공통 전극에 미치는 영향을 제거함으로써 디스플레이 품질이 향상될 수 있다. 또한, 정전하에 대한 디스플레이 패널의 내구성도 역시 개선될 수 있다. 그에 의해, 설명된 문제점들이 해결될 수 있다.
본 발명의 목적은 디스플레이 패널 및 그것의 구동 회로를 제공하는 것이다. 디스플레이 패널의 복수의 픽셀 구조의 공통 전극을 접지에 연결함으로써, 스캔 신호가 스위칭하고 있을 때 공통 전극에서의 전압이 영향을 받지 않을 것이다. 그에 의해, 디스플레이 품질이 개선될 수 있다.
본 발명의 다른 목적은 디스플레이 패널 및 그것의 구동 회로를 제공하는 것이다. 디스플레이 패널의 복수의 픽셀 구조의 공통 전극을 접지에 연결함으로써, 정전하에 대한 내구성을 개선하기 위해 정전하가 접지로 직접 유도될 수 있다.
본 발명의 또 다른 목적은 디스플레이 패널 및 그것의 구동 회로를 제공하는 것이다. 보상 회로의 보상 신호를 이용함으로써, 공통 전극에 대한 추가의 기준 전압을 생성하지 않고서도 복수의 감마 전압의 신호 레벨이 조절될 수 있다. 그에 의해, 회로 면적이 감소될 수 있고, 따라서 비용도 감소될 수 있다.
본 발명에 따른 디스플레이 패널의 구동 회로는 스캔 구동 회로 및 데이터 구동 회로를 포함한다. 스캔 구동 회로는 디스플레이 패널의 복수의 픽셀 구조를 스캔하기 위해 복수의 스캔 신호를 생성한다. 데이터 구동 회로는 복수의 픽셀 구조가 스캔될 때 복수의 데이터 신호를 복수의 픽셀 구조에 전송하기 위해 복수의 데이터 신호를 생성한다. 복수의 픽셀 구조의 공통 전극이 접지에 연결된다. 그렇게 함으로써, 디스플레이 패널의 복수의 픽셀 구조의 공통 전극을 접지에 연결함으로써, 스캔 신호가 스위칭하고 있을 때 공통 전극에서의 전압이 영향을 받지 않을 것이고, 따라서 디스플레이 품질이 개선된다. 추가로, 디스플레이 패널의 복수의 픽셀 구조의 공통 전극을 접지에 연결함으로써, 정전하에 대한 내구성을 개선하기 위해 정전하가 접지로 직접 유도될 수 있다.
또한, 본 발명에 따른 데이터 구동 회로는 보상 회로, 감마 전압 발생 회로, 복수의 디지털-아날로그 변환기, 및 복수의 버퍼 유닛을 포함한다. 보상 회로는 보상 신호를 생성한다. 감마 전압 발생 회로는 보상 신호 및 감마 곡선 데이터에 따라 복수의 감마 전압을 생성한다. 복수의 디지털-아날로그 변환기는 복수의 감마 전압의 일부를 선택하여 복수의 디스플레이 신호에 따라 출력한다. 복수의 버퍼 유닛은 복수의 디지털-아날로그 변환기에 대응하고, 디스플레이 패널을 구동하기 위해 복수의 디지털-아날로그 변환기에 의해 출력된 복수의 감마 전압에 따라 복수의 구동 신호를 생성한다. 보상 회로의 보상 신호가 복수의 감마 전압의 신호 레벨을 조절하는 경우, 데이터 구동 회로의 접지는 디스플레이 패널의 공통 전극에 연결된다. 따라서, 보상 회로의 보상 신호를 이용함으로써, 공통 전극에 대한 과잉의 기준 전압을 생성하지 않고서도 복수의 감마 전압의 신호 레벨이 조절될 수 있다. 그에 의해, 회로 면적이 감소될 수 있고, 따라서 비용도 감소될 수 있다.
도 1은 종래 기술에 따른 디스플레이 패널 및 그것의 복수의 픽셀 구조의 개략도를 도시한다.
도 2는 종래 기술에 따른 디스플레이 패널의 복수의 픽셀 구조의 개략도를 도시한다.
도 3은 종래 기술에 따른, 복수의 픽셀 구조를 위한 구동 신호의 파형을 도시한다.
도 4는 종래 기술에 따른, 디스플레이 패널의 복수의 픽셀 구조를 구동하는 구동 회로의 개략도를 도시한다.
도 5는 종래 기술에 따른, 스캔 신호의 레벨을 스위칭하는 것에 의해 영향을 받은 공통 전압의 파형을 도시한다.
도 6은 종래 기술에 따른, 디스플레이 패널의 정전 방전의 개략도를 도시한다.
도 7은 본 발명의 실시예에 따른 디스플레이 패널의 블록도를 도시한다.
도 8a는 본 발명의 실시예에 따른 디스플레이 패널의 개략도를 도시한다.
도 8b는 본 발명의 다른 실시예에 따른 디스플레이 패널의 개략도를 도시한다.
도 9는 본 발명의 실시예에 따른 디스플레이 패널의 구동 회로의 회로도를 도시한다.
도 10은 본 발명에 따른 디스플레이 패널의 구동 신호의 파형을 도시한다.
도 11은 본 발명에 따른, 디스플레이 패널의 구동 신호를 이용함으로써 플래시가 없게 된 파형을 도시한다.
도 12는 본 발명의 다른 실시예에 따른 디스플레이 패널의 구동 회로의 회로도를 도시한다.
도 13은 본 발명의 또 다른 실시예에 따른 디스플레이 패널의 구동 회로의 회로도를 도시한다.
본 발명의 구조 및 특성과 유효성이 더 잘 이해되고 인식되도록 하기 위해, 이하에서와 같이 본 발명의 상세한 설명이 실시예들 및 첨부 도면들과 함께 제공된다.
도 7 및 도 8a는 본 발명의 실시예에 따른 디스플레이 패널의 개략도를 도시한다. 도면들에 도시되어 있는 바와 같이, 본 발명에 따른 디스플레이 디바이스는 디스플레이 패널(1) 및 구동 회로(2)를 포함한다. 디스플레이 패널(1)은 디스플레이 패널(1)의 스캔 라인들 및 데이터 라인들의 교점들에 위치된 복수의 픽셀 구조(10)를 포함한다. 픽셀 구조(10)는 트랜지스터(12) 및 저장 커패시터(14)를 포함한다. 트랜지스터(12)는 게이트, 소스 및 드레인을 갖는다. 트랜지스터(12)는 스위치이다. 트랜지스터(12)의 게이트는 트랜지스터(12)의 턴온 및 컷오프를 제어하기 위해 디스플레이 패널(1)의 스캔 라인에 연결된다. 트랜지스터(12)의 소스는 트랜지스터(12)의 턴온에 따라 데이터 신호를 수신하기 위해 디스플레이 패널(1)의 데이터 라인에 연결된다. 트랜지스터(12)의 드레인은 저장 커패시터(14)의 단자에 연결된다. 저장 커패시터(14)의 다른 단자, 즉 공통 전극(COM)은 접지에 연결된다. 여기에서, 저장 커패시터(14)는 액정 커패시터이다.
복수의 픽셀 구조(10)의 공통 전극(COM)이 접지에 연결된 것으로 인해, 공통 전극(COM)의 공통 전압(VCOM)은 제로이다. 그렇게 함으로써, 정전하가 발생하고 디스플레이 패널(1)에 들어가면, 그 정전하는 복수의 픽셀 구조(10)의 공통 전극(COM)을 통해 접지로 유도될 것이다. 따라서, 디스플레이 패널(1)의 복수의 픽셀 구조(10)의 공통 전극(COM)을 접지에 연결함으로써, 정전하는 접지에 직접 유도될 수 있고, 그에 의해 본 발명의 정전하에 대한 내구성을 개선한다.
추가로, 본 발명에 따른 디스플레이 디바이스의 구동 회로(2)는 스캔 구동 회로(20) 및 데이터 구동 회로(30)를 포함한다. 스캔 구동 회로(20)는 디스플레이 패널(1)의 복수의 픽셀 구조(10)를 스캔하기 위한 복수의 스캔 신호를 생성한다. 데이터 구동 회로(30)는 복수의 데이터 신호를 생성하고, 그 복수의 데이터 신호를 복수의 스캔 신호에 대응하는 복수의 픽셀 구조(10)에 전송한다.
도 8b는 본 발명의 다른 실시예에 따른 디스플레이 패널의 개략도를 도시한다. 도면에 도시되어 있는 바와 같이, 본 실시예와 도 8a에 도시된 것 간의 차이는, 본 실시예에 따른 복수의 픽셀 구조(10)의 공통 전극(COM)이 직접 접지에 연결되지 않는다는 것이다. 대신에, 그것은 구동 회로(20)를 경유하여 접지에 연결된다. 즉, 디스플레이 패널(1)의 복수의 픽셀 구조(10)의 공통 전극(COM)은 공통 전극(COM)의 공통 전압(VCOM)을 제로로 하기 위해 구동 회로(20)의 임의의 접지에 연결된다. 그에 의해, 정전하에 대한 내구성을 증가시키기 위해, 정전하들이 접지로 직접 유도될 수 있다.
도 9는 본 발명의 실시예에 따른 디스플레이 패널의 데이터 구동 회로의 회로도를 도시한다. 도면에 도시되어 있는 바와 같이, 본 발명에 따른 디스플레이 디바이스의 데이터 구동 회로(30)는 보상 회로(32), 감마 전압 발생 회로(34), 복수의 디지털-아날로그 변환기(DAC)(36) 및 복수의 버퍼 유닛(38)을 포함한다. 보상 회로(32)는 보상 신호를 생성한다. 감마 전압 발생 회로(34)는 보상 신호 및 감마 곡선 데이터에 따라 복수의 감마 전압을 생성한다. 도 10에 도시된 바와 같이, 보상 회로(32)에 의해 생성된 보상 신호는 감마 전압 발생 회로(34)에 의해 출력되는 복수의 감마 전압의 신호 레벨들을 조절하기 위해 이용된다.
복수의 DAC(36)는 복수의 디스플레이 신호에 따라 복수의 감마 전압의 일부를 선택한다. 즉, 복수의 DAC(36)가 디스플레이 신호들을 각각 수신한 후, 그들은 디스플레이 신호들에 따라 복수의 감마 전압 중의 하나를 각각 선택하기로 결정하고, 그 결정된 감마 전압을 출력할 것이다. 예를 들어, 감마 전압 발생 회로(34)는 복수의 DAC(36)에 대해 64개의 감마 전압을 생성한다. 제1 DAC(36)에 의해 수신된 디스플레이 신호가 15일 때, 제1 DAC(36)는 출력을 위해 15번째 감마 전압을 선택할 것이다. 제5 DAC(36)에 의해 수신된 디스플레이 신호가 55일 때, 제5 DAC(36)는 출력을 위해 55번째 감마 전압을 선택할 것이다.
복수의 버퍼 유닛(38)은 복수의 DAC(36)에 대응하고, 디스플레이 패널(1)을 구동하기 위해 복수의 DAC(36)에 의해 출력된 복수의 감마 전압에 따라 복수의 데이터 신호를 생성한다. 즉, 복수의 버퍼 유닛(38)은 복수의 DAC(36)에 의해 출력된 복수의 감마 전압을 버퍼링하고, 그에 의해 디스플레이 패널(1)을 구동하기 위한 복수의 데이터 신호를 생성하고 출력하기 위해, 복수의 DAC(36)에 각각 연결된다. 따라서, 보상 회로(32)에 의해 생성된 보상 신호를 이용함으로써, 감마 전압 발생 회로(34)에 의해 출력된 복수의 감마 전압의 신호 레벨이 조절될 수 있다. 그에 의해, 스캔 신호가 컷오프되고, 저장 커패시터(14) 양단의 저장 전압이 기생 커패시터로 인해 시프트 전압(Vsft)만큼 하향 시프트되면, 저장 커패시터(14) 양단의 저장 전압은 동일한 계조 전압들을 디스플레이하는 동안 공통 전극(COM)의 공통 전압(VCOM)에 대해 여전히 대칭이다.
도 10에 도시된 바와 같이, 스캔 신호가 컷오프되면, 저장 커패시터(14) 양단의 저장 전압이 기생 커패시터로 인해 시프트 전압(Vsft)만큼 하향 시프트된다. 게다가, 본 실시예에 따른 복수의 화소 구조(10)의 공통 전극(COM)은 접지에 연결된다. 그에 의해, 보상 회로(32)에 의해 생성된 보상 신호는 복수의 감마 전압의 신호 레벨을 조절하고, 따라서 데이터 구동 회로(30)에 의해 출력되는 구동 신호의 신호 레벨을 더 조절한다. 예를 들어, 보상 신호의 크기는 시프트 전압(Vsft)이다. 다음으로, 복수의 감마 전압의 신호 레벨은 시프트 전압(Vsft)만큼 상향 또는 하향 조절된다. 스캔 신호가 컷오프되고, 저장 커패시터(14) 양단의 저장 전압이 기생 커패시터로 인해 시프트 전압(Vsft)만큼 하향 시프트되면, 저장 커패시터(14) 양단의 저장 전압은 동일한 계조 전압들을 디스플레이하는 동안 공통 전극(COM)의 공통 전압(VCOM)에 대해 여전히 대칭이다. 그러므로, 본 발명에 따르면, 공통 전극을 위한 어떠한 추가의 기준 전압도 요구되지 않는다. 그에 의해, 회로 면적이 감소될 수 있고, 따라서 비용도 감소될 수 있다. 추가로, 스캔 신호의 스위칭이 공통 전극에 미치는 영향을 제거함으로써 디스플레이 품질이 향상될 수 있다.
다시 도 9를 참조한다. 본 발명에 따른 감마 전압 발생 회로(34)는 전압 분할 회로(340) 및 감마 전압 선택 유닛(342)을 포함한다. 전압 분할 회로(340)는 전원 전압(GVDD)을 수신하고, 보상 신호에 따라 복수의 전압 분할 신호를 생성한다. 감마 전압 선택 유닛(342)은 전압 분할 회로(340)에 연결되고, 감마 곡선 데이터에 따라 복수의 전압 분할 신호 중의 전압 분할 신호의 일부를 선택함으로써 복수의 감마 전압을 발생시킨다.
또한, 본 발명에 따른 디스플레이 패널(1)의 데이터 구동 회로(30)는 입력/출력 인터페이스(40), 감마 곡선 데이터 레지스터(42), 디스플레이 메모리(44), 시프트 레지스터(46) 및 버퍼 회로(48)를 더 포함한다. 입력/출력 인터페이스(40)는 감마 곡선 데이터 및 디스플레이 신호를 수신한다. 감마 곡선 데이터 레지스터(42)는 입력/출력 인터페이스(40)에 연결되고, 감마 곡선 데이터를 등록하고, 감마 곡선 데이터를 감마 전압 발생 회로(34)에 전송한다. 디스플레이 메모리(44)는 입력/출력 인터페이스(40)에 연결되고, 디스플레이 신호를 저장한다. 시프트 레지스터(46)는 디스플레이 메모리(44)에 연결되고, 디스플레이 신호를 수신 및 시프트한다. 버퍼 회로(48)는 시프트 레지스터(46)에 연결되고, 디스플레이 신호를 버퍼링하고, 디스플레이 신호를 복수의 DAC(36)에 전송한다.
도 11은 본 발명에 따른 디스플레이 패널의 구동 신호들을 이용함으로써 플래시가 없게 된 파형을 도시한다. 도면에 도시된 바와 같이, 본 실시예는 도 9의 실시예의 파형들을 포함한다. 보상 회로(32)를 이용함으로써, 본 실시예에 따른 데이터 구동 회로(30)는 감마 전압 발생 회로(34)에 의해 출력되는 복수의 감마 전압의 크기를 제어하고, 그에 의해 데이터 신호들의 크기를 조절한다. 그에 의해, 스캔 신호가 컷오프되고, 저장 커패시터(14) 양단의 저장 전압이 기생 커패시터로 인해 시프트 전압(Vsft)만큼 하향 시프트되면, 저장 커패시터(14) 양단의 저장 전압은 스캔 신호들의 레벨들을 스위칭하고 동일한 계조 전압들을 디스플레이하는 동안, 공통 전극(COM)의 공통 전압(VCOM)에 대해 여전히 대칭이다. 즉, 본 실시예에 따른 데이터 구동 회로(30)는, 보상 회로(32)를 이용함으로써, 플래시 현상을 제거하기 위해 데이터 신호들의 크기를 약간 조절하여 그들이 공통 전극(COM)의 공통 전압(VCOM)에 대해 대칭이 되도록 한다.
도 12는 본 발명의 다른 실시예에 따른 디스플레이 패널의 구동 회로의 회로도를 도시한다. 도면에 도시된 바와 같이, 본 실시예와 도 9의 차이는 본 실시예에 따른 보상 회로(32)가 보상 유닛(320), 조절 회로(322) 및 스위칭 회로(324)를 포함한다는 것이다. 보상 유닛(320)은 보상 신호를 생성하기 위해 이용된다. 조절 회로(322)는 전원 전압(GVdd)을 수신하고, 복수의 조절 신호를 생성하기 위해 전원 전압(GVdd)의 전압을 분할한다. 스위칭 회로(324)는 조절 회로(322)에 연결된다. 스위칭 회로(324)는 제1 기준 전압 및 제2 기준 전압을 생성하기 위해 보상 신호에 따라 복수의 조절 신호를 선택하고, 제1 및 제2 기준 전압을 감마 전압 발생 회로(34)에 전송한다. 그에 의해, 본 실시예에 따르면, 보상 유닛(320)에 의해 생성된 보상 신호를 이용함으로써, 스위칭 회로(324)는 제1 및 제2 기준 신호를 생성하기 위해 조절 회로(322)에 의해 생성된 복수의 조절 신호를 선택하고, 그에 의해 복수의 감마 전압의 신호 레벨들을 조절할 수 있다. 그러므로, 데이터 구동 회로(30)에 의해 출력되는 구동 신호들의 신호 레벨들도 조절될 수 있다. 따라서, 보상 유닛(320)의 보상 신호를 이용함으로써, 공통 전극의 여분의 기준 전압을 요구하지 않고서도 복수의 감마 전압의 신호 레벨이 조절될 수 있다. 그에 의해, 회로 면적이 감소될 수 있고, 따라서 비용도 감소될 수 있다.
추가로, 본 실시예에 따른 보상 회로(32)는 제1 증폭 유닛(326) 및 제2 증폭 유닛(328)을 더 포함한다. 제1 증폭 유닛(326)은 스위칭 회로(324)에 연결되고, 제1 기준 전압을 버퍼링하여, 그것을 전압 분할 회로(340)에 전송한다. 제2 증폭 유닛(328)은 스위칭 회로(324)에 연결되고, 제2 기준 전압을 버퍼링하여, 그것을 전압 분할 회로(340)에 전송한다. 다음으로, 전압 분할 회로(340)는 제1 및 제2 기준 전압 간의 전압 차를 분할하고, 복수의 전압 분할 신호를 제공한다.
도 13은 본 발명의 또 다른 실시예에 따른 디스플레이 패널의 구동 회로의 회로도를 도시한다. 도면에 도시된 바와 같이, 본 실시예와 도 9 및 12에 도시된 실시예들 간의 차이는 본 실시예에 따른 데이터 구동 회로(30)가 감마 곡선 데이터 레지스터(42)에 연결된 연산 회로(50)를 더 포함한다는 것이다. 연산 회로(50)는 감마 곡선 데이터 및 보상 신호를 계산하고, 연산 신호를 생성하고, 복수의 감마 전압을 생성하기 위해 그 연산 신호를 감마 전압 발생 회로(34)에 전송한다. 즉, 보상 회로(32)는 복수의 픽셀 구조(10)의 저장 커패시터들(14) 양단의 저장 전압에 결합되고 트랜지스터들(12)의 기생 커패시터에 의해 유발되는 하향 시프트 전압(Vsft)의 크기에 따라 보상 신호를 생성한다. 그에 의해, 연산 회로(50)는 먼저 보상 신호를 감마 곡선 데이터에 가산한다. 다음으로, 스캔 신호가 컷오프되고 저장 커패시터(14) 양단의 저장 전압이 기생 커패시터로 인해 시프트 전압(Vsft)만큼 하향 시프트되면, 저장 커패시터(14) 양단의 저장 전압은 동일한 계조 전압들을 디스플레이하는 동안 공통 전극(COM)의 공통 전압(VCOM)에 대해 여전히 대칭이다.
요약하면, 본 발명에 따른 디스플레이 패널의 구동 회로의 스캔 구동 회로는 디스플레이 패널의 복수의 픽셀 구조를 스캐닝하기 위한 복수의 스캔 신호를 생성한다. 추가로, 데이터 구동 회로는 복수의 스캔 신호에 대응하는 복수의 데이터 신호를 생성하고, 복수의 데이터 신호를 복수의 화소 구조에 전송하며, 여기에서 복수의 픽셀 구조의 공통 전극은 접지에 연결된다. 그에 의해, 디스플레이 패널의 복수의 픽셀 구조의 공통 전극을 접지에 연결함으로써, 스캔 신호가 스위칭하는 동안 공통 전극 상의 전압은 영향을 받지 않을 것이고, 따라서 디스플레이 품질이 향상된다. 게다가, 디스플레이 패널의 복수의 픽셀 구조의 공통 전극을 접지에 연결함으로써, 정전하가 접지에 직접 유도될 것이고, 따라서 정전하에 대한 내구성을 증가시킨다. 더욱이, 본 발명에 따른 데이터 구동 회로는 보상 회로의 보상 신호에 따라 복수의 감마 전압의 신호 레벨들을 조절하고, 따라서 데이터 신호의 레벨들을 더 조절한다. 따라서, 공통 전극의 어떠한 추가의 기준 전압도 요구되지 않아서, 회로 면적과 비용의 감소를 유발한다.
따라서, 본 발명은 그것의 신규성, 비자명성 및 유용성으로 인해 법적 요건을 준수한다. 그러나, 상기의 설명은 본 발명의 실시예들에 지나지 않으며, 본 발명의 영역 및 범위를 제한하기 위해 이용되지 않는다. 본 발명의 청구항들에 개시된 형상, 구조, 특징 또는 취지에 따라 이루어진 등가의 변형 또는 수정은 본 발명의 첨부된 청구항들에 포함된다.

Claims (13)

  1. 디스플레이 패널의 구동 회로로서,
    복수의 스캔 신호를 생성하고, 상기 디스플레이 패널의 복수의 픽셀 구조를 스캔하는 스캔 구동 회로; 및
    복수의 데이터 신호를 생성하고, 상기 복수의 픽셀 구조가 스캔될 때 상기 복수의 데이터 신호를 상기 복수의 픽셀 구조에 전송하는 데이터 구동 회로
    를 포함하고, 상기 복수의 픽셀 구조의 공통 전극은 접지에 연결되는 구동 회로.
  2. 제1항에 있어서,
    상기 데이터 구동 회로는,
    보상 신호를 생성하는 보상 회로;
    상기 보상 신호 및 감마 곡선 데이터에 따라 복수의 감마 전압을 생성하는 감마 전압 발생 회로; 및
    출력을 위해 복수의 디스플레이 신호에 따라 상기 복수의 감마 전압의 일부를 선택하고, 상기 디스플레이 패널을 구동하는 복수의 디지털-아날로그 변환기
    를 포함하고,
    상기 보상 회로의 상기 보상 신호는 상기 복수의 감마 전압의 신호 레벨들을 조절하고, 상기 구동 회로의 접지는 상기 디스플레이 패널의 공통 전극에 연결되는 구동 회로.
  3. 제2항에 있어서,
    상기 데이터 구동 회로는 상기 디스플레이 패널을 구동하기 위해 상기 복수의 디지털-아날로그 변환기에 의해 출력되는 상기 복수의 감마 전압에 따라 복수의 데이터 신호를 생성하는, 상기 복수의 디지털-아날로그 변환기에 대응하는 복수의 버퍼 유닛을 더 포함하는 구동 회로.
  4. 제2항에 있어서,
    상기 감마 전압 발생 회로는,
    복수의 전압 분할 신호를 생성하는 전압 분할 회로; 및
    상기 전압 분할 회로에 연결되고, 상기 복수의 감마 전압을 생성하기 위해 상기 감마 곡선 데이터에 따라 상기 복수의 전압 분할 신호의 일부를 선택하는 감마 전압 선택 유닛
    을 포함하는 구동 회로.
  5. 제2항에 있어서,
    상기 감마 곡선 데이터 및 상기 디스플레이 신호를 수신하는 입력/출력 인터페이스; 및
    상기 입력/출력 인터페이스에 연결되고, 상기 감마 곡선 데이터를 등록하고 상기 감마 곡선 데이터를 상기 감마 전압 발생 회로에 전송하는 감마 곡선 데이터 레지스터
    를 더 포함하는 구동 회로.
  6. 제5항에 있어서,
    상기 입력/출력 인터페이스에 연결되고 상기 디스플레이 신호를 저장하는 디스플레이 메모리;
    상기 디스플레이 메모리에 연결되고, 상기 디스플레이 신호를 수신하고 시프트하는 시프트 레지스터; 및
    상기 시프트 레지스터에 연결되고, 상기 디스플레이 신호를 버퍼링하고 상기 복수의 디지털-아날로그 변환기에 전송하는 버퍼 회로
    를 더 포함하는 구동 회로.
  7. 제4항에 있어서,
    상기 보상 회로는,
    보상 신호를 생성하는 보상 유닛;
    전원 전압을 수신하고, 복수의 조절 신호를 생성하기 위해 상기 전원 전압을 분할하는 조절 회로; 및
    상기 조절 회로에 연결되고, 제1 기준 전압 및 제2 기준 전압을 생성하기 위한 상기 복수의 조절 신호를 선택하고, 상기 제1 기준 전압 및 상기 제2 기준 전압을 상기 전압 분할 회로에 전송하여, 상기 전압 분할 회로가 상기 제1 기준 전압 및 상기 제2 기준 전압에 따라 상기 복수의 전압 분할 신호를 생성하게 하는 스위칭 회로
    를 포함하는 구동 회로.
  8. 제7항에 있어서,
    상기 감마 전압 발생 회로는,
    상기 스위칭 회로에 연결되고, 상기 제1 기준 전압을 버퍼링하고 상기 전압 분할 회로에 전송하는 제1 증폭 유닛; 및
    상기 스위칭 회로에 연결되고, 상기 제2 기준 전압을 버퍼링하고 상기 전압 분할 회로에 전송하는 제2 증폭 유닛
    을 더 포함하는 구동 회로.
  9. 제2항에 있어서,
    연산 신호를 생성하기 위해 상기 감마 곡선 데이터 및 상기 보상 신호를 계산하고, 상기 복수의 감마 전압을 생성하기 위해 상기 연산 신호를 상기 감마 전압 발생 회로에 전송하는 연산 회로를 더 포함하는 구동 회로.
  10. 디스플레이 패널로서,
    복수의 스캔 라인;
    상기 복수의 스캔 라인과 각각 인터레이스된 복수의 데이터 라인; 및
    상기 복수의 스캔 라인과 상기 복수의 데이터 라인의 교점들에 각각 위치되고, 상기 복수의 스캔 라인 및 상기 복수의 데이터 라인에 연결된 복수의 픽셀 구조 - 상기 복수의 픽셀 구조의 공통 전극은 접지에 연결됨 -
    를 포함하는 디스플레이 패널.
  11. 제10항에 있어서,
    상기 픽셀 구조는 게이트, 소스 및 드레인을 갖는 트랜지스터를 포함하고, 상기 게이트는 상기 복수의 스캔 라인 중 하나에 연결되고, 상기 소스는 상기 복수의 데이터 라인 중 하나에 연결되는 디스플레이 패널.
  12. 제11항에 있어서,
    상기 소스는 상기 데이터 라인에 의해 수신되는 데이터 신호를 보상하기 위한 보상 신호를 수신하는 디스플레이 패널.
  13. 제10항에 있어서,
    상기 공통 전극은 데이터 구동 회로를 통해 상기 접지에 연결되는 디스플레이 패널.
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