WO2012102225A1 - 表示装置 - Google Patents

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line
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potential
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信弘 ▲くわ▼原
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シャープ株式会社
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Definitions

  • the present invention relates to a display device, and more particularly to an active matrix display device using a switching element such as a thin film transistor.
  • liquid crystal display devices such as liquid crystal display devices and organic EL display devices have become widespread.
  • a liquid crystal display device in which a switching element such as a thin film transistor (TFT) is provided for each pixel circuit can obtain a display image with little crosstalk even when the number of pixels is increased. ing.
  • TFT thin film transistor
  • the auxiliary capacitance is formed by the pixel electrode and the auxiliary capacitance line, so that the pixel electrode generated when the data signal is written to the pixel electrode is formed.
  • the potential fluctuation is transmitted to the auxiliary capacitance line through the auxiliary capacitance.
  • the potential of the storage capacitor line fluctuates, and as a result, the pixel potential becomes a value different from the potential to be originally held.
  • horizontal crosstalk (hereinafter referred to as “horizontal crosstalk”).
  • Patent Document 4 discloses a liquid crystal display device in which each auxiliary capacitance line is provided with a Cs drive circuit composed of a comparison circuit, an output circuit, and a detection circuit. .
  • the potential of the auxiliary capacitance line is detected by a detection circuit, the potential is compared with the power supply potential of the Cs drive circuit by a comparison circuit, and the potential of the auxiliary capacitance line is corrected based on the difference signal.
  • the auxiliary capacitance line are supplied to the auxiliary capacitance line. Thereby, even when the potential of the auxiliary capacitance line fluctuates, the fluctuation can be suppressed, so that a good image can be displayed.
  • Other means for suppressing the deterioration of display quality related to the present invention are disclosed in, for example, Patent Documents 5 to 13.
  • an object of the present invention is to provide a display device that can suppress lateral crosstalk with a simple configuration.
  • a first aspect of the present invention is a display device, A plurality of data signal lines to which a plurality of data signals representing an image to be displayed are respectively applied; A plurality of scanning signal lines that intersect with the plurality of data signal lines and are selectively driven by applying a plurality of scanning signals, respectively; A plurality of pixel circuits arranged in a matrix corresponding to intersections of the plurality of data signal lines and the plurality of scanning signal lines; A plurality of auxiliary capacitance lines arranged along the plurality of scanning signal lines, respectively.
  • An auxiliary capacitance line driving circuit for applying a plurality of auxiliary capacitance signals to the plurality of auxiliary capacitance lines, respectively;
  • a differential amplifier including a first input terminal, a second input terminal, and an output terminal;
  • Each pixel circuit A pixel switching element that is in a conductive state when a scanning signal line passing through a corresponding intersection is in a selected state and is in a blocked state when in a non-selected state;
  • a pixel electrode connected via a pixel switching element to a data signal line passing through a corresponding intersection;
  • a common electrode provided in common to the plurality of pixel circuits;
  • the auxiliary capacitance line driving circuit changes the potential of
  • Each selector switch selects the first switch terminal when the scanning signal line along the corresponding auxiliary capacitance line is selected, and selects the second switch terminal when the scan signal line is not selected. It is controlled to do.
  • auxiliary capacitance line driving circuit and the second input terminal are connected to each other via a plurality of input end side switching elements provided corresponding to the plurality of auxiliary capacitance lines, respectively.
  • One of the conduction terminals of each input end side switching element is connected to the auxiliary capacitance line drive circuit and connected to the corresponding auxiliary capacitance line via the second switching terminal,
  • the other conduction terminal of each input end side switching element is connected to the second input terminal.
  • each input end side switching element is connected to the corresponding scanning signal line,
  • Each of the input end side switching elements is in a conductive state when the corresponding scanning signal line is in a selected state, and is in a blocked state when in a non-selected state.
  • Each termination portion is an output end side switching element.
  • a sixth aspect of the present invention is the fifth aspect of the present invention,
  • the control terminal of each output terminal side switching element is connected to the corresponding scanning signal line,
  • Each output terminal side switching element is in a conductive state when the corresponding scanning signal line is in a selected state, and is in a cut-off state when in a non-selected state.
  • a first resistance element Each termination is a capacitive element
  • the first input terminal is supplied with an auxiliary capacitance signal to be applied to the auxiliary capacitance line arranged along the scanning signal line in the selected state through the first resistance element, and is output from the output terminal of the auxiliary capacitance line.
  • the auxiliary capacitance signal is provided through a capacitive element connected to the output terminal of the auxiliary capacitance line.
  • a second resistance element in the seventh aspect of the present invention, A second resistance element;
  • the first input terminal is supplied with an auxiliary capacitance signal to be applied to the auxiliary capacitance line arranged along the scanning signal line in the selected state through the first resistance element, and is output from the output terminal of the auxiliary capacitance line.
  • the auxiliary capacitance signal is provided through the capacitance element connected to the output terminal of the auxiliary capacitance line and the second resistance element.
  • auxiliary capacitance line driving circuit and the second input terminal are directly connected to each other,
  • the second input terminal is supplied with a signal having the same potential as the auxiliary capacitance signal to be applied to the auxiliary capacitance line disposed along the scanning signal line in the selected state.
  • the potential of the storage capacitor line is corrected by the output signal from the differential amplifier. Therefore, since the time until the potential of the auxiliary capacitance line that has changed at the time of writing the data signal returns to the original potential is shorter than before, the pixel potential does not vary due to the potential variation of the auxiliary capacitance line. Further, only one differential amplifier is sufficient. Thereby, lateral crosstalk can be suppressed with a simple configuration.
  • the changeover switch is controlled by the potential of the scanning signal line. Therefore, correction is performed only for the auxiliary capacitance line that causes the potential fluctuation, and it is not necessary to separately use a signal for controlling the changeover switch. Thereby, lateral crosstalk can be efficiently suppressed with a simple configuration.
  • the special configuration is not applied to the auxiliary capacitance line driving circuit, and the same as the second aspect of the present invention.
  • the effect of can be produced.
  • the input end side switching element is controlled by the potential of the scanning signal line, it is not necessary to separately use a signal for controlling the input end side switching element. Thereby, an effect similar to that of the third aspect of the present invention can be achieved with a simpler configuration.
  • the potential of the auxiliary capacitance line corresponding to the scanning signal line in the non-selected state is not affected by the potential of the auxiliary capacitance line corresponding to the scanning signal line in the selected state. Therefore, lateral crosstalk can be more efficiently suppressed.
  • the output end side switching element is controlled by the potential of the scanning signal line, it is not necessary to separately use a signal for controlling the output end side switching element. Thereby, an effect similar to that of the fifth aspect of the present invention can be achieved with a simpler configuration.
  • the same effect as that of the second aspect of the present invention can be achieved with a simpler configuration by using the resistance element and the capacitive element.
  • an effect similar to that of the second aspect of the present invention can be achieved with a simpler configuration by directly connecting the storage capacitor line driving circuit and the second input terminal to each other. it can.
  • FIG. 1 is a circuit diagram showing an electrical configuration of a liquid crystal display device according to a first embodiment of the present invention. It is a figure which shows the example of arrangement
  • (A) to (D) are voltage waveform diagrams for explaining the operation of the liquid crystal display device according to the first embodiment. It is a figure which shows the example which displayed the predetermined display pattern in the said 1st Embodiment.
  • FIG. (A) to (D) are voltage waveform diagrams of portions corresponding to the scanning signal line GL (n) and the auxiliary capacitance line CSL (n) in the display image shown in FIG. (A) to (D) are voltage waveform diagrams of portions corresponding to the scanning signal line GL (p) and the auxiliary capacitance line CSL (p) in the display image shown in FIG.
  • FIG. 6 is a voltage waveform diagram when a recovery time is shorter than a writing period.
  • FIG. 12A is a voltage waveform diagram of the potential of the auxiliary capacitance line obtained by enlarging a portion RA surrounded by a broken line in FIG.
  • FIG. 12B is a voltage waveform diagram of pixel potential obtained by enlarging a portion RB surrounded by a broken line in FIG.
  • FIG. 12A is a voltage waveform diagram of the potential of the auxiliary capacitance line obtained by enlarging a portion RA surrounded by a broken line in FIG.
  • FIG. 12B is a voltage waveform diagram of pixel potential obtained by enlarging a portion RB surrounded by a broken line in FIG. (A) to (D) are voltage waveform diagrams for explaining the operation of the liquid crystal display device according to the basic examination according to the magnitude of the potential fluctuation amount ⁇ V. It is a figure which shows the example which displayed the predetermined display pattern in the liquid crystal display device which concerns on the said basic examination.
  • FIG. (A) to (D) are voltage waveform diagrams of portions corresponding to the scanning signal line GL (n) and the auxiliary capacitance line CSL (n) in the display image shown in FIG. (A) to (D) are voltage waveform diagrams of portions corresponding to the scanning signal line GL (p) and the auxiliary capacitance line CSL (p) in the display image shown in FIG.
  • FIG. 10 is a circuit diagram showing the electrical configuration of a conventional liquid crystal display device in which polarity inversion driving is performed by changing the potential of the corresponding auxiliary capacitance line after the end of the selection period of each scanning signal line.
  • the conventional liquid crystal display device 690 includes a display panel 190, a data signal line driving circuit 290, a scanning signal line driving circuit 300, an auxiliary capacitance line driving circuit 400, and a display control circuit 500.
  • the display panel 190 is composed of a pair of electrode substrates that sandwich a liquid crystal layer, and a polarizing plate is attached to the outer surface of each electrode substrate.
  • One of the pair of electrode substrates is an active matrix substrate called a TFT (Thin Film Transistor) substrate.
  • TFT substrate a plurality of data signal lines DL (1) to DL (M) (hereinafter referred to as “data signal lines DL” when not distinguished from each other) and a plurality of scans on an insulating substrate such as a glass substrate.
  • the signal lines GL (1) to GL (N) are formed in a lattice shape so as to intersect with each other, and further, a plurality of scanning signal lines GL (1) to GL (N) (hereinafter referred to as “A plurality of auxiliary capacitance lines CSL (1) to CSL (N) (hereinafter referred to as “auxiliary capacitance line CSL” when they are not distinguished from each other). ”) Is formed.
  • N ⁇ M pixel circuits are formed on the display panel 190.
  • the other of the pair of electrode substrates is called a counter substrate, and a counter electrode and an alignment film are sequentially stacked over an entire surface on an insulating substrate such as glass.
  • the plurality of data signal lines DL (1) to DL (M), the plurality of scanning signal lines GL (1) to GL (N), and the plurality of auxiliary capacitance lines CSL (1) to CSL (N) are respectively data signal lines. Driven by the drive circuit 290, the scanning signal line drive circuit 300, and the storage capacitor line drive circuit 400.
  • FIG. 11 is a circuit diagram showing an electrical configuration of the pixel circuit P (n, m).
  • Each pixel circuit P (n, m) corresponds to one of intersections of the plurality of data signal lines DL (1) to DL (M) and the plurality of scanning signal lines GL (1) to GL (N). Is provided.
  • Each pixel circuit P (n, m) has a source electrode connected to the data signal line DL (m) passing through the corresponding intersection and a gate electrode connected to the scanning signal line GL (n) passing through the corresponding intersection.
  • the pixel TFT 101 and the pixel electrode connected to the drain electrode of the pixel TFT 101 are included.
  • a liquid crystal capacitor Clc is formed by the pixel electrode and the counter electrode, and an auxiliary capacitor Ccs is formed by the pixel electrode and the auxiliary capacitor line CSL (n).
  • the display control circuit 500 receives display data DAT and a timing control signal TS from the outside, and displays an analog image signal AV, a data start pulse signal SSP, a data clock as signals for causing the display panel 190 to display an image represented by the display data DAT.
  • a signal SCK, a gate start pulse signal GSP, and a gate clock signal GCK are output.
  • the data signal line driver circuit 290 receives the analog image signal AV, the data start pulse signal SSP, and the data clock signal SCK output from the display control circuit 500, and generates an analog image based on the data start pulse signal SSP and the data clock signal SCK.
  • the signal AV is sequentially applied to each data signal line DL.
  • the data signal line driving circuit 290 is driven by a so-called dot sequential driving method. Note that the data signal line driving circuit 290 is not limited to the dot sequential driving method, and a plurality of data signal lines DL are grouped into a set including a predetermined number of data signal lines DL, and are shared by the predetermined number of data signal lines DL.
  • the output buffer may be driven by a so-called SSD (Source Shared Driving) method, which is a method of driving each set by time-dividing a predetermined number of data signals corresponding to each set.
  • the data signal line driving circuit 290 receives the digital image signal DV instead of the analog image signal AV, and after serial-parallel conversion of the digital image signal DV, generates a data signal by digital-analog conversion. .
  • the scanning signal line driving circuit 300 supplies a plurality of scanning signal lines GL (1) to GL (N) for each horizontal scanning period in each frame period (each vertical scanning period) for displaying a display image on the display panel 190.
  • the scanning signals are sequentially selected, and an active scanning signal (a voltage for bringing the pixel TFT 101 included in the pixel circuit into a conductive state) is applied to the selected scanning signal line.
  • the auxiliary capacitance line driving circuit 400 outputs an auxiliary capacitance signal (predetermined low potential VL or predetermined high potential VH) that serves as a bias of a voltage to be applied to the liquid crystal layer of the display panel 190 to a plurality of auxiliary capacitance lines CSL (1) to Applied independently to CSL (N).
  • auxiliary capacitance signal predetermined low potential VL or predetermined high potential VH
  • the potential applied to the storage capacitor line is not limited to the two types of the low potential VL and the high potential VH. That is, three or more kinds of potentials may be used.
  • the counter electrode is supplied with a potential Vcom serving as a reference for a voltage to be applied to the liquid crystal layer of the display panel 190 by a counter electrode driving circuit (not shown).
  • a plurality of data signals are respectively applied to the plurality of data signal lines DL (1) to DL (M), and a plurality of scanning signals are applied to the plurality of scanning signal lines GL (1) to GL (N).
  • the display panel 190 displays an image represented by the display data DAT by controlling the light transmittance of the liquid crystal layer by this applied voltage.
  • the pixel circuits P (n, 1) to P (n) connected to the scanning signal line GL (n). , M) the pixel TFT 101 becomes conductive.
  • a positive potential VdA as a data signal is applied to the pixel electrode from the data signal line DL (m), and the pixel capacitance is charged.
  • the pixel potential Vd (n, m) is held at VdA (FIG. 12E).
  • the scanning signal line GL (n) is in a non-selected state and the pixel TFT 101 connected to the scanning signal line GL (n) is cut off, the charge accumulated in the pixel capacitor is held as it is.
  • the potential of the storage capacitor line CSL (n) is a predetermined low potential VL.
  • the potential of the auxiliary capacitance line CSL (n) changes to a predetermined high potential VH.
  • the high potential VH is applied to the storage capacitor line CSL (n), and the bias voltage ⁇ VlcP is applied to the pixel potential Vd (n, m).
  • Vdpre (n, m) Vdpre (n, m) ⁇ Vdat (1)
  • Vdpre (n, m) represents a pixel potential determined by changing the potential of the auxiliary capacitance line CSL (n) after the selection period of the scanning signal line GL (n) in the previous frame
  • Vdat represents the next frame. Represents the voltage of the data signal to be written.
  • the potential fluctuation ⁇ V occurs when the polarity of the pixel potential Vd (n, m) changes from negative to positive and from positive to negative. Has occurred (indicated by a straight line in the figure).
  • FIG. 12D also in the auxiliary capacitance line CSL (n + 1), when the polarity of the pixel potential Vd (n + 1, m) changes (not shown), a potential variation ⁇ V occurs ( In the figure, it is indicated by a straight line).
  • the potential fluctuations of the pixel potentials Vd (n, 1) to Vd (n, m ⁇ 1) and Vd (n, m + 1) to Vd (n, M) are actually detected. Although affected, the illustration and description are omitted for convenience. Further, when the pixel TFT 101 is turned on by selecting the scanning signal line GL (n), the pixel potential Vd (n, n) is also influenced by the parasitic capacitance of the data signal lines DL (1) to (M). m) varies, but illustration and description thereof are omitted for convenience.
  • the auxiliary capacitance line CSL (n) can be represented by an equivalent circuit composed of a wiring resistance Rcs and a parasitic capacitance Cp.
  • the auxiliary capacitance line CSL (n) in which the potential fluctuation ⁇ V has occurred attempts to return to the initial potential by charging / discharging the charge held in the parasitic capacitance Cp.
  • the potential difference between the potential of the auxiliary capacitance line CSL (n) in which the potential variation ⁇ V has occurred and the initial potential from the time when the potential variation ⁇ V has occurred in the auxiliary capacitance line CSL (n) is a predetermined minute potential difference.
  • the time until the point of time when ⁇ ( ⁇ 0 V) is referred to as “return time Tret”.
  • the return time Tret depends on the resistance value of the wiring resistance Rcs, the capacitance value of the parasitic capacitance Cp, and the potential fluctuation amount ⁇ V. That is, when the potential fluctuation amount ⁇ V is considered to be constant, the return time Tret becomes longer as the time constant determined by the resistance value of the wiring resistance Rcs and the capacitance value of the parasitic capacitance Cp is larger.
  • the auxiliary capacitance line drive circuit 400 requires a selection switch.
  • the impedance of the auxiliary capacitance line CSL (n) further increases. Therefore, in the method of performing polarity inversion driving by changing the potential of the corresponding auxiliary capacitance line after the selection period of each scanning signal line is finished, the time constant is particularly large and the return time Tret is long.
  • FIGS. 14A and 14B show the potential of the auxiliary capacitance line CSL (n) obtained by enlarging the portion RA surrounded by the broken line in FIG. 12C when Twrt> Tret, and FIG. It is a voltage waveform diagram of the pixel potential Vd (n, m) obtained by enlarging a portion RB surrounded by a broken line in E).
  • Twrt represents a writing period of the pixel potential Vd (n, m).
  • the potential of the auxiliary capacitance line CSL (n) is restored within the writing period Twrt of the pixel potential Vd (n, m). In this case, the pixel potential Vd (n, m) is not affected by the potential fluctuation of the storage capacitor line CSL (n).
  • FIG. 15A and 15B show the potential of the auxiliary capacitance line CSL (n) obtained by enlarging the portion RA surrounded by the broken line in FIG. 12C when Twrt ⁇ Tret, and FIG. It is a voltage waveform diagram of the pixel potential Vd (n, m) obtained by enlarging a portion RB surrounded by a broken line in E).
  • the potential of the auxiliary capacitance line CSL (n) does not return within the writing period Twrt of the pixel potential Vd (n, m).
  • FIGS. 16A and 16C are voltage waveform diagrams (in the case where the potential fluctuation amount ⁇ V is large) in which the portions RA and RB surrounded by broken lines in FIG. 12 are enlarged.
  • FIG. 16B and FIG. 16D are voltage waveform diagrams (in the case where the amount of voltage fluctuation ⁇ V is small) in which the portion RA and RB encircled by broken lines in FIG. 12 are enlarged.
  • the above-described influence of the residual voltage ⁇ Vcs received by the pixel potential Vd (n, m) is particularly noticeable in a display pattern including a gray background portion and a white central portion as shown in FIG.
  • the gray background portion is represented by thin line hatching
  • the blackened portion described later is represented by thick line hatching.
  • the size of each pixel is non-uniform for convenience of explanation.
  • a downward arrow and a right arrow in FIG. 17 represent a vertical scanning direction and a horizontal scanning direction in image display, respectively. All the pixels corresponding to the scanning signal line GL (n) and the auxiliary capacitance line CSL (n) are gray, and display unevenness does not occur.
  • the pixels corresponding to the scanning signal line GL (p) and the auxiliary capacitance line CSL (p) are gray or white, and the pixel corresponding to the data signal line DL (m + 2) should be gray, so that horizontal crosstalk occurs. Doing so makes it dark.
  • lateral crosstalk will be further described with reference to FIGS. 17, 18A to 18D, and FIGS. 19A to 19D.
  • FIGS. 18A to 18D are voltage waveform diagrams of the pixel potentials Vd (n, m) to Vd (n, m + 2) and the auxiliary capacitor line CSL (n) in FIG. 17, respectively.
  • Vd (n, m) to Vd (n, m + 2) shown in FIGS. 18A to 18C potential fluctuations of the auxiliary capacitance line CSL (n) before the respective writing periods Twrt.
  • ⁇ V is omitted for convenience (the same applies to FIGS. 6A to 6C described later).
  • the pixel potentials Vd (n, 1) to Vd (n, m ⁇ 1) and Vd (n, m + 3) to Vd (n, m ) Is omitted for convenience (the same applies to FIG. 6D described later). Since the pixels corresponding to the pixel potentials Vd (n, m) to Vd (n, m + 2) are all gray, the write potentials of the pixel potentials Vd (n, m) to Vd (n, m + 2) are the same VdA. . For this reason, the potential fluctuation amount ⁇ V in the auxiliary capacitance line CSL (n) generated when writing each pixel potential is uniform. Therefore, horizontal crosstalk does not occur in the pixels corresponding to the scanning signal line GL (n) and the auxiliary capacitance line CSL (n).
  • 19A to 19D are voltage waveform diagrams of the pixel potentials Vd (p, m) to Vd (p, m + 2) and the auxiliary capacitance line CSL (p) in FIG. 17, respectively.
  • Vd (p, m) to Vd (p, m + 2) shown in FIGS. 19A to 19C potential fluctuations of the auxiliary capacitance line CSL (n) before each writing period Twrt.
  • ⁇ V is omitted for convenience (the same applies to FIGS. 7A to 7C described later).
  • the pixel potentials Vd (p, 1) to Vd (p, m ⁇ 1) and Vd (p, m + 3) to Vd (p, m ) Is omitted for convenience (the same applies to FIG. 7D described later).
  • Pixels corresponding to the pixel potentials Vd (p, m) and Vd (p, m + 2) are gray, and pixels corresponding to the pixel potential Vd (p, m + 1) are white.
  • the writing potential of Vd (p, m) and Vd (p, m + 2) is VdA
  • the writing potential of the pixel potential Vd (p, m + 1) is VdB (> VdA).
  • the potential fluctuation amount ⁇ V in the auxiliary capacitance line CSL (p) generated when the pixel potentials Vd (p, m) and Vd (p, m + 2) are written is small, and the auxiliary capacitance generated when the pixel potential Vd (p, m + 1) is written.
  • the potential fluctuation amount ⁇ V in the line CSL (p) is large.
  • the pixel potential Vd (p, m + 2) becomes VdA ⁇ Vd, which is a value different from the potential VdA that should be originally held, and the corresponding pixel becomes darker than the gray that should be originally displayed.
  • the pixel potential Vd (p, m + 1) corresponding to white display also has a value different from the potential VdB that should be originally held and becomes darker than the original.
  • FIG. 1 is a circuit diagram showing an electrical configuration of the liquid crystal display device according to the first embodiment of the present invention. Note that, among the constituent elements of this embodiment, the same elements as those of the conventional liquid crystal display device 690 are denoted by the same reference numerals and description thereof is omitted.
  • the liquid crystal display device 600 according to this embodiment includes a display panel 100, a data signal line driving circuit 200, a scanning signal line driving circuit 300, an auxiliary capacitance line driving circuit 400, and a display control circuit 500. ing.
  • any or all of the data signal line driving circuit 200, the scanning signal line driving circuit 300, the auxiliary capacitance line driving circuit 400, and the display control circuit 500 are mounted on the TFT substrate of the display panel 100 as an IC (Integrated Circuit), for example. Has been.
  • any or all of the data signal line driving circuit 200, the scanning signal line driving circuit 300, and the storage capacitor line driving circuit 400 may be formed integrally with the display panel 100.
  • the display panel 100 includes a plurality of change-over switches 30 (1) -30 (provided on the display panel 190 of the conventional liquid crystal display device 690 corresponding to the auxiliary capacitance lines CSL (1) -CSL (N), respectively. N) (hereinafter referred to as “switch 30” when they are not distinguished from each other) and a plurality of inputs provided on the input end sides (left side in FIG. 1) of the auxiliary capacitance lines CSL (1) to CSL (N).
  • Output end side TFTs 14 (1) to 14 (N) as a plurality of output end side switching elements provided on the output end side (right side in FIG. 1) hereinafter referred to as “output end side TFTs unless they are distinguished from each other” 4 "hereinafter) and is obtained by adding a.
  • the data signal line driving circuit 200 includes, in addition to the data signal line driving circuit 290 included in the conventional liquid crystal display device 690, an inverting input terminal as a first input terminal, a non-inverting input terminal as a second input terminal, and an output terminal.
  • An operational amplifier 20 is added as a differential amplifier.
  • the data signal line drive circuit 200 is similar to the data signal line drive circuit 290 provided in the conventional liquid crystal display device 690, and the analog image signal AV, the data start pulse signal SSP, and the data clock output from the display control circuit 500 are used.
  • the signal SCK is received, and the analog image signal AV is sequentially applied to each data signal line DL based on the data start pulse signal SSP and the data clock signal SCK.
  • the data signal line driving circuit 200 is driven by a dot sequential driving method.
  • the data signal line driving circuit 200 is not limited to the point sequential driving method, and the data signal line DL is grouped into a set including a predetermined number of data signal lines DL, and is shared by the predetermined number of data signal lines DL.
  • the output buffer may be driven by a so-called SSD method, which is a method of driving each set by time-sharing a predetermined number of data signals corresponding to each set.
  • the data signal line driving circuit 200 receives the digital image signal DV instead of the analog image signal AV, serial-parallel converts the digital image signal DV, and then generates a data signal by performing digital-analog conversion. .
  • Each changeover switch 30 has a switching terminal NA as a first switching terminal, a switching terminal NB as a second switching terminal, and a common terminal NC.
  • the output terminal of the operational amplifier 20 included in the data signal line driving circuit 200 and the output terminal of the auxiliary capacitance line CSL corresponding to the changeover switch 30 are connected via the changeover terminal NA and the common terminal NC of each changeover switch 30.
  • the input terminal of the auxiliary capacitance line CSL corresponding to the changeover switch 30 and the auxiliary capacitance line drive circuit 400 are connected to each other via the changeover terminal NB and the common terminal NC of each changeover switch 30.
  • Each change-over switch 30 selects the change-over terminal NA when the scanning signal line GL along the auxiliary capacitance line CSL corresponding to the change-over switch 30 is selected, and selects the change-over terminal NB when not selected. To be controlled.
  • the changeover switch 30 (n) selects the changeover terminal NA when the scanning signal line GL (n) along the auxiliary capacitance line CSL (n) corresponding to the changeover switch 30 (n) is in the selected state.
  • the switching terminal NB is controlled to be selected in the non-selected state.
  • the auxiliary capacitance line driving circuit 400 and the non-inverting input terminal of the operational amplifier 20 are connected to each other via each input terminal side TFT 12.
  • the source electrode as one of the conduction terminals of each input end side TFT 12 is connected to the auxiliary capacitance line driving circuit 400, and to the auxiliary capacitance line CSL corresponding to the input end side TFT 12 via the switching terminal NB and the common terminal NC. It is connected.
  • the drain electrode as the other conduction terminal of each input terminal side TFT 12 is connected to the non-inverting input terminal of the operational amplifier 20.
  • a gate electrode as a control terminal of each input end side TFT 12 is connected to the scanning signal line GL corresponding to the input end side TFT 12.
  • Each input end side TFT 12 is controlled so as to be in a conductive state when the scanning signal line GL corresponding to the input end side TFT 12 is in a selected state and in a blocked state when it is in a non-selected state.
  • the input end side TFT 12 (n) is turned on when the scanning signal line GL (n) corresponding to the input end side TFT 12 (n) is in a selected state, and is cut off when it is in a non-selected state. Be controlled.
  • the output terminal of the auxiliary capacitance line CSL corresponding to the output terminal TFT 14 and the inverting input terminal of the operational amplifier 20 are connected to each other via each output terminal TFT 14.
  • the source electrode of each output terminal side TFT 14 is connected to the output terminal of the auxiliary capacitance line CSL corresponding to the output terminal side TFT 14, and the drain electrode is connected to the inverting input terminal of the operational amplifier 20.
  • a gate electrode as a control terminal of each output end side TFT 14 is connected to the scanning signal line GL corresponding to the output end side TFT 14.
  • Each output end side TFT 14 is controlled so as to be in a conductive state when the scanning signal line GL corresponding to the output end side TFT 14 is in a selected state and in a blocked state when it is in a non-selected state. For example, the output end side TFT 14 (n) is turned on when the scanning signal line GL (n) corresponding to the output end side TFT 14 (n) is selected, and is turned off when the scanning signal line GL (n) is not selected. Controlled.
  • the operational amplifier 20 uses the voltage of the auxiliary capacitance signal (hereinafter referred to as “variable auxiliary capacitance signal”) applied to the inverting input terminal as the voltage of the auxiliary capacitance signal (hereinafter referred to as “reference auxiliary capacitance signal”) applied to the non-inverting input terminal.
  • the output signal output so as to be equal to is applied again to the auxiliary capacitance line CSL connected via the switching terminal NB.
  • the operational amplifier 20 receives the variable auxiliary capacitance signal output from the output end of the auxiliary capacitance line CSL (n) via the output end side TFT 14 (n) via the inverting input terminal, and receives the input end side TFT 12 (n ) And the changeover switch 30 (n), the reference auxiliary capacitance signal to be applied to the auxiliary capacitance line CSL (n) is received from the auxiliary capacitance line driving circuit 400 via the non-inverting input terminal, and the voltage of the variable auxiliary capacitance signal is received. An output signal output so as to be equal to the voltage of the reference auxiliary capacitance signal is applied again to the auxiliary capacitance line CSL (n).
  • variable auxiliary capacitance signal that is the potential of the auxiliary capacitance line CSL (n) that has caused the potential fluctuation is fed back to the operational amplifier 20, and the voltage of the reference auxiliary capacitance signal that is the potential that should originally be given the voltage of the variable auxiliary capacitance signal. Is applied again to the auxiliary capacitance line CSL (n) to correct the potential of the auxiliary capacitance line CSL (n), thereby correcting the auxiliary capacitance line CSL (n generated at the time of writing the data signal. ) Potential fluctuation ⁇ V can be canceled out.
  • the operational amplifier 20 is provided in the data signal line driving circuit 200 in order to avoid the intersection of the operational amplifier 20 and the data signal lines DL (1) to DL (M). Since the data signal line driving circuit 200 is realized by an IC as described above, connection to an external wiring is performed via a chip pad. As shown in FIG. 1, chip pads PA1 and PA2 are arranged near the left end of the data signal line driving circuit 200 on the side receiving the analog image signal AV and the like, and a chip pad PB is arranged near the right end.
  • the data signal line driving circuit 200 is also provided with a chip pad for connection to the display control circuit 500 and the like, but is omitted for convenience of illustration and description.
  • the output terminal of the operational amplifier 20 and the switching terminal NA of each changeover switch 30 are connected by wiring via the chip pad PA1.
  • the non-inverting input terminal of the operational amplifier 20 and the drain electrode of each input terminal side TFT 12 are connected to each other by wiring via the chip pad PA2.
  • the inverting input terminal of the operational amplifier 20 and the drain electrode of each output terminal side TFT 14 are connected to each other by wiring via the chip pad PB.
  • the operational amplifier 20 provided in the data signal line driving circuit 200 can be connected to each component by the arrangement and wiring connection of the chip pads described above. In addition to the chip pad arrangement and wiring connection, the chip pad arrangement and wiring connection as shown in FIG. 2 or FIG. 3 may be adopted.
  • chip pads PA1 to PA3 are arranged only at the left end of the data signal line driving circuit 200 on the side receiving the analog image signal DV and the like.
  • the output terminal of the operational amplifier 20 and the switching terminal NA of each change-over switch 30 are connected to each other by wiring via the chip pad PA1.
  • the non-inverting input terminal of the operational amplifier 20 and the drain electrode of each input terminal side TFT 12 are connected to each other by wiring via the chip pad PA2.
  • the inverting input terminal of the operational amplifier 20 and the drain electrode of each output terminal side TFT 14 are connected to each other by wiring via the chip pad PA3.
  • the wiring from the drain electrode of each output terminal side TFT 14 passes between the data signal line driving circuit 200 and the display panel 100 on which the data signal line driving circuit 200 is mounted, and is connected to the chip pad PA3.
  • the example shown in FIG. 3 is the same as the example shown in FIG. 2 except the place where the wiring from the drain electrode of each output terminal side TFT 14 passes. That is, the wiring from the drain electrode of each output terminal side TFT 14 passes through the outer periphery of the display panel 100 and is connected to the chip pad PA. In order to pass the wiring through the outer periphery of the display panel 100 as described above, for example, a flexible printed board or the like can be used.
  • the operational amplifier 20 is not limited to the data signal line drive circuit 200 but may be formed integrally with the display panel 100 outside the data signal line drive circuit 200.
  • the operational amplifier 20 is preferably provided in the vicinity of the scanning signal line driving circuit 300.
  • the operational amplifier 20 forms the data signal line driving circuit 200 with the scanning signal lines GL (1) to GL (N) interposed therebetween. It is desirable that the display panel 100 is integrally formed at a position opposite to the position where the display is performed.
  • FIG. 4A to 4D are respectively the pixel potential Vd (n, m) in the present embodiment in which the portion RB surrounded by the broken line in FIG. 12E is enlarged, and the broken line in FIG. 12C.
  • the pixel circuits P (n, 1) to P (n) connected to the scanning signal line GL (n). , M) the pixel TFT 101 becomes conductive.
  • the input end side TFT 12 (n) and the output end side TFT 14 (n) become conductive, and the changeover switch 30 (n) selects the changeover terminal NA.
  • a variable auxiliary capacitance signal output from the output end of the auxiliary capacitance line CSL (n) via the output end side TFT 14 (n) is given to the inverting input terminal of the operational amplifier 20, and the input end side TFT 12 (n) and A reference auxiliary capacitance signal to be applied to the auxiliary capacitance line CSL (n) from the auxiliary capacitance line driving circuit 400 is supplied to the non-inverting input terminal of the operational amplifier 20 via the changeover switch 30 (n).
  • the operational amplifier 20 generates an output signal that is output so that the voltage of the variable auxiliary capacitance signal is equal to the voltage of the reference auxiliary capacitance signal, and this output signal is applied to the switching terminal NA and the common terminal NC of the changeover switch 30 (n).
  • the input end side TFT 12 (n + 1) and the output end side TFT 14 (n + 1) are cut off, and the changeover switch 30 (n + 1) selects the changeover terminal NB. ing. Therefore, the output signal from the operational amplifier 20 is not applied to the auxiliary capacitance line CSL (n + 1) corresponding to the scanning signal line GL (n + 1), and the auxiliary capacitance line driving circuit 400 passes through the switching terminal NB and the common terminal NC. A reference auxiliary capacitance signal is applied.
  • the auxiliary capacitance line CSL (n + 1) corresponding to the scanning signal line GL (n + 1) in the non-selected state is the auxiliary capacitance line CSL (n) corresponding to the scanning signal line GL (n) in the selected state. It is not affected by the fluctuation auxiliary capacitance signal output from the output terminal of. In other words, the correction for the potential fluctuation described above is performed only for the auxiliary capacitance line CSL (n) corresponding to the scanning signal line GL (n) in the selected state, and the scanning signal line GL (n + 1) in the non-selected state is applied. For the corresponding auxiliary capacitance line CSL (n + 1), the above-described correction due to the potential fluctuation is not performed, and the conventional driving is performed.
  • FIG. 5 is a diagram showing a state in which a display pattern similar to the display pattern including the gray background portion and the white center portion shown in FIG. 17 is displayed in the present embodiment.
  • the gray background portion is indicated by hatching.
  • the size of each pixel is not uniform for convenience of explanation.
  • a downward arrow and a right arrow in FIG. 5 represent a vertical scanning direction and a horizontal scanning direction in image display, respectively.
  • 6A to 6D are voltage waveform diagrams of the pixel potentials Vd (n, m) to Vd (n, m + 2) and the auxiliary capacitor line CSL (n) in FIG. 5, respectively. Since the pixels corresponding to the pixel potentials Vd (n, m) to Vd (n, m + 2) are all gray, the write potentials of the pixel potentials Vd (n, m) to Vd (n, m + 2) are the same VdA. . For this reason, the amount of potential fluctuation in the auxiliary capacitance line CSL (n) generated when writing each pixel potential is uniform. Therefore, horizontal crosstalk does not occur in the pixels corresponding to the scanning signal line GL (n) and the auxiliary capacitance line CSL (n). Thus, when pixels of the same color (gray) are continuous, the display is the same as that of a conventional liquid crystal display device.
  • FIGS. 7A to 7D are voltage waveform diagrams of the pixel potentials Vd (p, m) to Vd (p, m + 2) and the auxiliary capacitor line CSL (p) in FIG. 5, respectively.
  • Pixels corresponding to the pixel potentials Vd (p, m) and Vd (p, m + 2) are gray, and pixels corresponding to the pixel potential Vd (p, m + 1) are white.
  • the writing potential of Vd (p, m) and Vd (p, m + 2) is VdA
  • the writing potential of the pixel potential Vd (p, m + 1) is VdB (> VdA).
  • the potential fluctuation amount ⁇ V in the auxiliary capacitance line CSL (p) generated when the pixel potentials Vd (p, m) and Vd (p, m + 2) are written is small, and the auxiliary capacitance generated when the pixel potential Vd (p, m + 1) is written.
  • the potential fluctuation amount ⁇ V in the line CSL (p) is large.
  • correction for potential fluctuation is performed by the output signal from the operational amplifier 20. Therefore, unlike the conventional liquid crystal display device 690 shown in the basic study, the pixel potential Vd (p, m + 2) even if the potential of the auxiliary capacitor CSL (p) greatly fluctuates when the potential Vd (p, m + 1) is written.
  • the potential of the auxiliary capacitance line is corrected by the output signal from the operational amplifier 20. Therefore, since the time Tret until the potential of the auxiliary capacitance line that has changed at the time of writing the data signal returns to the original potential is shorter than the conventional one, the pixel potential does not change due to the potential change of the auxiliary capacitance line. Further, only one operational amplifier 20 is required. Thereby, lateral crosstalk can be suppressed with a simple configuration.
  • the input end side TFT 12 since the input end side TFT 12 is provided, a special design is applied to the auxiliary capacitance line driving circuit 400 when there are three or more types of potentials applied to the auxiliary capacitance line CSL. There is no need. Furthermore, according to this embodiment, the input end side TFT 12, the changeover switch 30, and the output end side TFT 14 are controlled by the potential (scanning signal) of the scanning signal line GL. Therefore, correction is performed only for the auxiliary capacitance line that causes the potential fluctuation, and further, it is not necessary to separately use signals for controlling the input end side TFT 12, the changeover switch 30, and the output end side TFT. Thereby, lateral crosstalk can be efficiently suppressed with a simple configuration.
  • FIG. 8 is a circuit diagram showing an electrical configuration of a liquid crystal display device 610 according to the second embodiment of the present invention.
  • the liquid crystal display device 610 according to the present embodiment includes capacitors 16 (1) to 16 (N) (hereinafter referred to as “capacitor 16” when they are not distinguished from each other) as capacitive elements instead of the output end side TFT 14.
  • the configuration is the same as that of the liquid crystal display device 600 according to the first embodiment except that the first resistance element 21 and the second resistance element 22 are further included.
  • the same elements as those of the first embodiment are denoted by the same reference numerals and description thereof is omitted.
  • the display panel 100 is provided on the output end side (right side in FIG. 8) of the auxiliary capacitance lines CSL (1) to CSL (N) instead of the output end side TFT.
  • the plurality of capacitors 16 (1) to 16 (N) are provided.
  • the data signal line drive circuit 200 in the present embodiment further includes a first resistance element 21 and a second resistance element 22.
  • the resistance value of the first resistance element 21 is larger than the resistance value of the second resistance element 22.
  • each input terminal side TFT 12 is connected to a non-inverting input terminal of the operational amplifier 20 and to a terminal NG as one end of the first resistance element 21.
  • a terminal ND as one end of each capacitor 16 is connected to the output end of the corresponding auxiliary capacitance line CSL, and a terminal NE as the other end is connected to a terminal NJ as one end of the second resistance element 22.
  • the terminal NH as the other end of the first resistance element 21 and the NK as the other end of the second resistance element 22 are connected to each other and to the inverting input terminal of the operational amplifier 20.
  • the inverting input terminal of the operational amplifier 20 is supplied with an auxiliary capacitance signal to be applied to the auxiliary capacitance line CSL arranged along the scanning signal line GL in the selected state through the first resistance element 21 and the auxiliary capacitance line CSL.
  • the auxiliary capacitance signal output from the output end is given through the capacitor 16 and the second resistance element 22 connected to the output end of the auxiliary capacitance line CSL. That is, the variable auxiliary capacitance signal in this embodiment includes a signal obtained by attenuating a signal having the same potential as the reference auxiliary capacitance signal by the first resistance element 21 and a high frequency component of the auxiliary capacitance signal output from the output terminal of the auxiliary capacitance line CSL. And the signal attenuated by the second resistance element 22.
  • the potential of the auxiliary capacitance line is corrected by the output signal from the operational amplifier 20. Therefore, lateral crosstalk can be suppressed with a simpler configuration.
  • the second resistance element 22 may not be provided. Instead of the second resistance element, a resistance element may be provided on the terminal NE side of each capacitor 16 (between each capacitor 16 and the chip pad PB).
  • FIG. 9 is a circuit diagram showing an electrical configuration of a liquid crystal display device 620 according to the third embodiment of the present invention.
  • the liquid crystal display device 620 according to the present embodiment has a liquid crystal display according to the first embodiment, except that the storage capacitor line drive circuit 410 is provided instead of the storage capacitor line drive circuit 400 and the input end side TFT 12 is not provided.
  • the configuration is the same as that of the apparatus 600.
  • the same elements as those of the first embodiment are denoted by the same reference numerals and description thereof is omitted.
  • the display panel 100 in this embodiment does not have the input end side TFT 12. That is, the storage capacitor line driving circuit 410 and the non-inverting input terminal of the operational amplifier 20 are directly connected.
  • the auxiliary capacitance line driving circuit 410 applies a predetermined low potential VL and a predetermined high potential VH, which are potentials to be applied to the liquid crystal layer of the display panel 100, to a plurality of auxiliary capacitance lines CSL (1) to CSL ( N) respectively.
  • a selection switch (not shown) is provided in the auxiliary capacitance line driving circuit 410. This selection switch is controlled so as to select the potential to be applied to the non-inverting input terminal of the operational amplifier 20 from either the low potential VH or the high potential VH.
  • the selection switch when the scanning signal line GL (n) is in the selected state, the same potential as that to be applied to the corresponding auxiliary capacitance line CSL (n) is applied to the operational amplifier 20 at the non-inverting input terminal. Controlled to give.
  • the potential of the auxiliary capacitance line is corrected by the output signal from the operational amplifier 20. Therefore, lateral crosstalk can be suppressed with a simpler configuration.
  • the input end side TFT 12, the changeover switch 30, and the output end side TFT 14 are controlled by the potential of the scanning signal line.
  • the present invention is not limited to this, and may be controlled by other signals. . In this case, it is desirable to perform control so that switching of the switching terminal of the selector switch 30 is performed before switching of the states of the input end side TFT 12 and the output end side TFT 14.
  • the low potential VH and the high potential VH are used as the potential applied to the storage capacitor line.
  • there are three or more types (however, the number is smaller than the number of scanning signal lines GL). May be used).
  • a selection switch that is controlled so as to select a potential to be applied to the non-inverting input terminal of the operational amplifier 20 from any of three or more potentials is used.
  • the operation similar to that of the auxiliary capacitance line driving circuit 410 can be realized by an arithmetic processing unit, a D / A converter, and the like.
  • the arithmetic processing unit generates a digital signal corresponding to the potential to be applied to the non-inverting input terminal of the operational amplifier 20 based on the digital signal output from the display control circuit 500, and the D / A converter Based on the digital signal generated by the above, a potential to be applied to the non-inverting input terminal of the operational amplifier 20 that is an analog signal is generated.
  • the present invention can be applied to an active matrix display device using a switching element such as a thin film transistor.

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Abstract

　簡易な構成で横クロストークを抑制できる表示装置を提供する。　表示パネル（１００）は、補助容量線ＣＳＬに対応して設けられた切替スイッチ（３０）、入力端側ＴＦＴ（１２）、および出力端側ＴＦＴ（１４）を含み、データ信号線駆動回路（２００）はオペアンプ（２０）を含んでいる。オペアンプ（２０）は、出力端側ＴＦＴ（１４）を介して補助容量線（ＣＳＬ）の出力端から出力される変動補助容量信号を受け取ると共に、入力端側ＴＦＴ（１２）および切替スイッチ（３０）を介して補助容量線駆動回路（４００）から補助容量線（ＣＳＬ）に印加されるべき基準補助容量信号を受け取り、変動補助容量信号の電圧を基準補助容量信号の電圧と等しくするように出力される出力信号を生成し、補助容量線（ＣＳＬ）に再度印加する。

Description

表示装置
　本発明は、表示装置に関し、特に、薄膜トランジスタ等のスイッチング素子を用いたアクティブマトリクス型の表示装置に関する。
　近年、液晶表示装置および有機ＥＬ表示装置等のアクティブマトリクス型表示装置が広く普及している。特に、薄膜トランジスタ（Ｔｈｉｎ　Ｆｉｌｍ　Ｔｒａｎｓｉｓｔｏｒ：ＴＦＴ）等のスイッチング素子が画素回路毎に設けられた液晶表示装置は、画素数が増大してもクロストークの少ない表示画像を得ることができるため、注目を集めている。
　このようなアクティブマトリクス型の液晶表示装置に関して、従来から低消費電力化が求められている。この低消費電力化を図る方法の１つとして、各走査信号線の選択期間終了後に対応する補助容量線の電位を変化させることにより極性反転駆動を行う方法が知られている。このような駆動方法によれば、小さなデータ信号振幅で液晶層に大きな電圧を加えることができるので、消費電力を低減することができる。このような駆動方法は、例えば、特許文献１～３に開示されている。
　しかし、補助容量線の電位を変化させることにより極性反転駆動を行う液晶表示装置では画素電極と補助容量線とによって補助容量が形成されるので、データ信号を画素電極に書き込む際に生じる画素電極の電位変動が、補助容量を介して補助容量線に伝達されてしまう。これにより、補助容量線の電位が変動し、その結果、画素電位が本来保持されるべき電位と異なる値となってしまう。そのため、各走査信号線の選択期間終了後に対応する補助容量線の電位を変化させることにより極性反転駆動を行う方法を用いた従来の液晶表示装置では、横方向のクロストーク（以下、「横クロストーク」という）が生じ、表示品位が低下するという問題があった。
　このような横クロストークを解消する方法として、特許文献４には、各補助容量線に、比較回路、出力回路および検出回路で構成されたＣｓ駆動回路を設けた液晶表示装置が開示されている。この液晶表示装置は、補助容量線の電位を検出回路で検出し、この電位とＣｓ駆動回路の電源電位とを比較回路で比較し、その差分信号に基づいて、補助容量線の電位の補正用の信号を補助容量線に供給する。これにより、補助容量線の電位が変動した場合でもその変動を抑制可能なため、良好な画像を表示することができる。その他、本願発明に関連した表示品位の低下を抑制する手段などは、例えば特許文献５～１３に開示されている。
日本の特開２００６－２２０９４７号公報 日本の特開２００２－１９６３５８号公報 日本の特開２００７－４７２２０号公報 日本の特開２０００－９８３３６号公報 日本の特開２００１－１４７４２０号公報 日本の特開平４－２２９２３号公報 日本の特開平６－１８０５６４号公報 日本の特開平８－３６１６１号公報 日本の特開平１１－２４２２０５号公報 日本の特開２００６－１８９４７３号公報 日本の特開２００８－１８１０５３号公報 日本の特開２００９－１０９９２４号公報 国際公開第２００５／０８１０５４号
　しかし、上記特許文献４に記載の液晶表示装置の構成では、補助容量線毎に比較回路、検出回路、および出力回路を必要とするので、回路構成が複雑になってしまうという問題がある。
　そこで、本発明は、簡易な構成で横クロストークを抑制できる表示装置を提供することを目的とする。
　本発明の第１の局面は、表示装置であって、
　表示すべき画像を表す複数のデータ信号がそれぞれ印加される複数のデータ信号線と、
　前記複数のデータ信号線と交差し、複数の走査信号がそれぞれ印加されることにより選択的に駆動される走査信号線と、
　前記複数のデータ信号線と前記複数の走査信号線との交差点にそれぞれ対応してマトリクス状に配置された複数の画素回路と、
　前記複数の走査信号線にそれぞれ沿って配置された複数の補助容量線と、
　前記複数の補助容量線に複数の補助容量信号をそれぞれ印加する補助容量線駆動回路と、
　第１入力端子、第２入力端子、および出力端子を含む差動増幅器と、
　前記複数の補助容量線にそれぞれ対応して設けられた複数の切替スイッチとを備え、
　各切替スイッチは、第１切替端子および第２切替端子を含み、
　各画素回路は、
　　対応する交差点を通過する走査信号線が選択状態のときに導通状態、非選択状態のときに遮断状態となる画素スイッチング素子と、
　　対応する交差点を通過するデータ信号線に前記画素スイッチング素子を介して接続された画素電極と、
　　前記複数の画素回路に共通的に設けられた共通電極と、
　　前記画素電極と前記対応する交差点を通過する走査信号線に沿って配置された補助容量線との間に形成される補助容量とを含み、
　前記補助容量線駆動回路は、前記走査信号線が選択状態から非選択状態に切り替えられた後に、当該走査信号線に沿って配置された補助容量線に印加する補助容量信号の電位を変化させ、
　前記第１入力端子と各補助容量線の出力端とは複数の終端部を介して互いに接続され、
　前記第２入力端子には、選択状態の走査信号線に沿って配置された補助容量線に印加すべき補助容量信号が前記補助容量線駆動回路から与えられ、
　前記出力端子と各補助容量線の入力端とは、対応する切替スイッチの前記第１切替端子を介して互いに接続され、
　前記補助容量線駆動回路と各補助容量線の入力端とは、対応する切替スイッチの前記第２切替端子を介して互いに接続され、
　各切替スイッチは、所定の信号に応じて、前記第１切替端子を選択し、または前記第２切替端子を選択するように制御されることを特徴とする。
　本発明の第２の局面は、本発明の第１の局面において、
　各切替スイッチは、対応する補助容量線に沿っている走査信号線が選択状態のときに前記第１切替端子を選択し、当該走査信号線が非選択状態のときに前記第２切替端子を選択するように制御されることを特徴とする。
　本発明の第３の局面は、本発明の第２の局面において、
　前記補助容量線駆動回路と前記第２入力端子とは、前記複数の補助容量線にそれぞれ対応して設けられた複数の入力端側スイッチング素子を介して互いに接続され、
　各入力端側スイッチング素子の導通端子の一方は、前記補助容量線駆動回路に接続されると共に、対応する補助容量線に前記第２切替端子を介して接続され、
　各入力端側スイッチング素子の導通端子の他方は前記第２入力端子に接続されていることを特徴とする。
　本発明の第４の局面は、本発明の第３の局面において、
　各入力端側スイッチング素子の制御端子は対応する走査信号線に接続され、
　各入力端側スイッチング素子は、前記対応する走査信号線が選択状態のときに導通状態、非選択状態のときに遮断状態となることを特徴とする。
　本発明の第５の局面は、本発明の第２の局面において、
　各終端部は、出力端側スイッチング素子であることを特徴とする。
　本発明の第６の局面は、本発明の第５の局面において、
　各出力端側スイッチング素子の制御端子は対応する走査信号線に接続され、
　各出力端側スイッチング素子は、前記対応する走査信号線が選択状態のときに導通状態、非選択状態のときに遮断状態となることを特徴とする。
　本発明の第７の局面は、本発明の第２の局面において、
　第１抵抗素子をさらに備え、
　各終端部は容量素子であり、
　前記第１入力端子には、選択状態の走査信号線に沿って配置された補助容量線に印加すべき補助容量信号が前記第１抵抗素子を通して与えられると共に、当該補助容量線の出力端から出力された補助容量信号が当該補助容量線の出力端に接続された容量素子を通して与えられることを特徴とする。
　本発明の第８の局面は、本発明の第７の局面において、
　第２抵抗素子をさらに備え、
　前記第１入力端子には、選択状態の走査信号線に沿って配置された補助容量線に印加すべき補助容量信号が前記第１抵抗素子を通して与えられると共に、当該補助容量線の出力端から出力された補助容量信号が当該補助容量線の出力端に接続された容量素子および前記第２抵抗素子を通して与えられることを特徴とする。
　本発明の第９の局面は、本発明の第２の局面において、
　前記補助容量線駆動回路と前記第２入力端子とは互いに直接接続され、
　前記第２入力端子には、選択状態の走査信号線に沿って配置された補助容量線に印加されるべき補助容量信号と同電位の信号が与えられることを特徴とする。
　本発明の第１の局面によれば、差動増幅器からの出力信号により補助容量線の電位の補正が行われる。したがって、データ信号の書き込み時に変動した補助容量線の電位が本来の電位に復帰するまでの時間が従来よりも短くなるので、補助容量線の電位変動に起因する画素電位の変動が生じない。また、差動増幅器は１つでよい。これにより、簡易な構成で横クロストークを抑制することができる。
　本発明の第２の局面によれば、切替スイッチが走査信号線の電位により制御される。したがって、電位変動を生じる補助容量線に対してのみ補正が行われ、さらに、切替スイッチを制御するための信号を別途用いる必要がない。これにより、簡易な構成で横クロストークを効率的に抑制することができる。
　本発明の第３の局面によれば、補助容量線に与えられる電位が３種類以上である場合に、補助容量線駆動回路に特殊な設計を施すことなく、本発明の第２の局面と同様の効果を奏することができる。
　本発明の第４の局面によれば、入力端側スイッチング素子が走査信号線の電位により制御されるので、入力端側スイッチング素子を制御するための信号を別途用いる必要がない。これにより、より簡易な構成で本発明の第３の局面と同様の効果を奏することができる。
　本発明の第５の局面によれば、非選択状態の走査信号線に対応する補助容量線の電位が、選択状態の走査信号線に対応する補助容量線の電位の影響を受けない。これにより、横クロストークをより効率的に抑制することができる。
　本発明の第６の局面によれば、出力端側スイッチング素子が走査信号線の電位により制御されるので、出力端側スイッチング素子を制御するための信号を別途用いる必要がない。これにより、より簡易な構成で本発明の第５の局面と同様の効果を奏することができる。
　本発明の第７の局面または第８の局面のいずれによっても、抵抗素子および容量素子を用いることにより、より簡易な構成で本発明の第２の局面と同様の効果を奏することができる。
　本発明の第９の局面によれば、補助容量線駆動回路と第２入力端子とを互いに直接接続することにより、より簡易な構成で本発明の第２の局面と同様の効果を奏することができる。
本発明の第１の実施形態に係る液晶表示装置の電気的構成を示す回路図である。 上記第１の実施形態におけるチップパッドの配置および配線の接続例を示す図である。 上記第１の実施形態におけるチップパッドの配置および配線の接続例を示す図である。 （Ａ）～（Ｄ）は、上記第１の実施形態に係る液晶表示装置の動作を説明するための電圧波形図である。 上記第１の実施形態において所定の表示パターンを表示した例を示す図である。 （Ａ）～（Ｄ）は、図５に示す表示画像のうち、走査信号線ＧＬ（ｎ）および補助容量線ＣＳＬ（ｎ）に対応する部分の電圧波形図である。 （Ａ）～（Ｄ）は、図５に示す表示画像のうち、走査信号線ＧＬ（ｐ）および補助容量線ＣＳＬ（ｐ）に対応する部分の電圧波形図である。 本発明の第２の実施形態に係る液晶表示装置の電気的構成を示す回路図である。 本発明の第３の実施形態に係る液晶表示装置の電気的構成を示す回路図である。 本発明の基礎検討に係る液晶表示装置の電気的構成を示す回路図である。 上記基礎検討および上記第１の実施形態における画素回路の電気的構成を示す回路図である。 （Ａ）～（Ｅ）は、上記基礎検討および上記第１の実施形態に係る液晶表示装置の動作を説明するための電圧波形図である。 補助容量線の等価回路図である。 書き込み期間よりも復帰時間が短い場合の電圧波形図である。（Ａ）は、図１２（Ｃ）において破線で囲んだ部分ＲＡを拡大した補助容量線の電位の電圧波形図である。（Ｂ）は、図１２（Ｅ）において破線で囲んだ部分ＲＢを拡大した画素電位の電圧波形図である。 書き込み期間よりも復帰時間が長い場合の電圧波形図である。（Ａ）は、図１２（Ｃ）において破線で囲んだ部分ＲＡを拡大した補助容量線の電位の電圧波形図である。（Ｂ）は、図１２（Ｅ）において破線で囲んだ部分ＲＢを拡大した画素電位の電圧波形図である。 （Ａ）～（Ｄ）は、電位変動量ΔＶの大きさに応じた、上記基礎検討に係る液晶表示装置の動作を説明するための電圧波形図である。 上記基礎検討に係る液晶表示装置において所定の表示パターンを表示した例を示す図である。 （Ａ）～（Ｄ）は、図１７に示す表示画像のうち、走査信号線ＧＬ（ｎ）および補助容量線ＣＳＬ（ｎ）に対応する部分の電圧波形図である。 （Ａ）～（Ｄ）は、図１７に示す表示画像のうち、走査信号線ＧＬ（ｐ）および補助容量線ＣＳＬ（ｐ）に対応する部分の電圧波形図である。
　＜０．基礎検討＞
　本発明の実施形態について説明する前に、上記課題を解決すべく本願発明者によりなされた基礎検討について説明する。
　＜０．１　従来の液晶表示装置の構成＞
　図１０は、各走査信号線の選択期間終了後に対応する補助容量線の電位を変化させることにより極性反転駆動が行われる従来の液晶表示装置の電気的構成を示す回路図である。図１０に示すように、従来の液晶表示装置６９０は、表示パネル１９０、データ信号線駆動回路２９０、走査信号線駆動回路３００、補助容量線駆動回路４００、および表示制御回路５００を備えている。
　表示パネル１９０は、液晶層を挟持する１対の電極基板からなり、各電極基板の外表面には偏光板が貼り付けられている。上記１対の電極基板の一方はＴＦＴ（Ｔｈｉｎ　Ｆｉｌｍ　Ｔｒａｎｓｉｓｔｏｒ）基板と呼ばれるアクティブマトリクス型の基板である。このＴＦＴ基板では、ガラス基板等の絶縁性基板上に、複数のデータ信号線ＤＬ（１）～ＤＬ（Ｍ）（以下、これらを区別しない場合に「データ信号線ＤＬ」という）と複数の走査信号線ＧＬ（１）～ＧＬ（Ｎ）とが互いに交差するように格子状に形成され、さらに、複数の走査信号線ＧＬ（１）～ＧＬ（Ｎ）（以下、これらを区別しない場合に「走査信号線ＧＬ」という）に沿ってそれぞれ配置されると共に、互いに独立に駆動可能な複数の補助容量線ＣＳＬ（１）～ＣＳＬ（Ｎ）（以下、これらを区別しない場合に「補助容量線ＣＳＬ」という）が形成されている。また、複数のデータ信号線ＤＬ（１）～ＤＬ（Ｍ）と複数の走査信号線ＧＬ（１）～ＧＬ（Ｎ）との交差点にそれぞれ対応して複数の画素回路Ｐ（ｎ，ｍ）がマトリクス状に形成されている（ｎ＝１～Ｎ、ｍ＝１～Ｍ）。なお、図示の便宜上、図１０には１６個の画素回路のみを示しているが、実際には、Ｎ×Ｍ個の画素回路が表示パネル１９０に形成されている。上記１対の電極基板の他方は対向基板と呼ばれ、ガラス等の絶縁性基板上に、全面にわたって対向電極、配向膜が順次積層されている。複数のデータ信号線ＤＬ（１）～ＤＬ（Ｍ）、複数の走査信号線ＧＬ（１）～ＧＬ（Ｎ）、および複数の補助容量線ＣＳＬ（１）～ＣＳＬ（Ｎ）はそれぞれデータ信号線駆動回路２９０、走査信号線駆動回路３００、および補助容量線駆動回路４００によって駆動される。
　図１１は、画素回路Ｐ（ｎ，ｍ）の電気的構成を示す回路図である。各画素回路Ｐ（ｎ，ｍ）は、複数のデータ信号線ＤＬ（１）～ＤＬ（Ｍ）と複数の走査信号線ＧＬ（１）～ＧＬ（Ｎ）との交差点のいずれか１つに対応して設けられている。また、各画素回路Ｐ（ｎ，ｍ）は、対応交差点を通過するデータ信号線ＤＬ（ｍ）にソース電極が接続されると共に対応交差点を通過する走査信号線ＧＬ（ｎ）にゲート電極が接続された画素ＴＦＴ１０１と、画素ＴＦＴ１０１のドレイン電極に接続された画素電極とを含んでいる。画素電極と対向電極とによって液晶容量Ｃｌｃが形成され、画素電極と補助容量線ＣＳＬ（ｎ）とによって補助容量Ｃｃｓが形成されている。
　表示制御回路５００は、外部から表示データＤＡＴおよびタイミング制御信号ＴＳを受け取り、表示パネル１９０に表示データＤＡＴの表す画像を表示させるための信号として、アナログ画像信号ＡＶ、データスタートパルス信号ＳＳＰ、データクロック信号ＳＣＫ、ゲートスタートパルス信号ＧＳＰ、およびゲートクロック信号ＧＣＫを出力する。
　データ信号線駆動回路２９０は、表示制御回路５００から出力されたアナログ画像信号ＡＶ、データスタートパルス信号ＳＳＰおよびデータクロック信号ＳＣＫを受け取り、データスタートパルス信号ＳＳＰおよびデータクロック信号ＳＣＫに基づいて、アナログ画像信号ＡＶを各データ信号線ＤＬに順次に印加する。このように、このデータ信号線駆動回路２９０では、いわゆる点順次駆動方式で駆動が行われる。なお、点順次駆動方式に限らず、データ信号線駆動回路２９０では、複数のデータ信号線ＤＬを所定数のデータ信号線ＤＬからなる組にグループ化し、当該所定数のデータ信号線ＤＬに共通の出力バッファによって、各組に対応する所定数のデータ信号を時分割することにより当該各組を駆動する方式である、いわゆるＳＳＤ（Ｓｏｕｒｃｅ　Ｓｈａｒｅｄ　Ｄｒｉｖｉｎｇ）方式で駆動が行われていてもよい。この場合、データ信号線駆動回路２９０は、アナログ画像信号ＡＶに代えてデジタル画像信号ＤＶを受け取り、このデジタル画像信号ＤＶをシリアル－パラレル変換した後、デジタル－アナログ変換することによりデータ信号を生成する。
　走査信号線駆動回路３００は、表示パネル１９０に表示画像を表示するための各フレーム期間（各垂直走査期間）において、複数の走査信号線ＧＬ（１）～ＧＬ（Ｎ）を１水平走査期間ずつ順次選択し、選択した走査信号線にアクティブな走査信号（画素回路に含まれる画素ＴＦＴ１０１を導通状態にさせる電圧）を印加する。
　補助容量線駆動回路４００は、表示パネル１９０の液晶層に印加すべき電圧のバイアスとなる補助容量信号（所定の低電位ＶＬまたは所定の高電位ＶＨ）を複数の補助容量線ＣＳＬ（１）～ＣＳＬ（Ｎ）に独立に印加する。なお、補助容量線に印加する電位は低電位ＶＬおよび高電位ＶＨの２種類に限らない。すなわち、３種類以上の電位を用いてもよい。
　対向電極には、図示しない対向電極駆動回路により、表示パネル１９０の液晶層に印加すべき電圧の基準となる電位Ｖｃｏｍが与えられる。
　上述のように、複数のデータ信号線ＤＬ（１）～ＤＬ（Ｍ）には複数のデータ信号がそれぞれ印加され、複数の走査信号線ＧＬ（１）～ＧＬ（Ｎ）には複数の走査信号がそれぞれ印加されることにより、表示パネル１９０における各画素回路における画素電極には、対向電極電位Ｖｃｏｍを基準として、表示すべき画素の画素値に応じた電圧が画素ＴＦＴ１０１を介して与えられ、各画素回路内の液晶容量Ｃｌｃおよび補助容量Ｃｃｓからなる画素容量に保持される。これにより、液晶層には、各画素電極と対向電極との電位差に相当する電圧が印加される。表示パネル１９０は、この印加電圧によって液晶層の光透過率を制御することにより、表示データＤＡＴの表す画像を表示する。
　＜０．２　従来の液晶表示装置の動作＞
　図１２（Ａ）～図１２（Ｅ）はそれぞれ、連続する２つのフレーム期間である第１フレーム期間ＴＦ１および第２フレーム期間ＴＦ２における、走査信号線ＧＬ（ｎ）の電位、走査信号線ＧＬ（ｎ＋１）の電位、補助容量線ＣＳＬ（ｎ）の電位、補助容量線ＣＳＬ（ｎ＋１）の電位、および画素電極の電位（以下、「画素電位」という）Ｖｄ（ｎ，ｍ）の電圧波形を示す図である。ここでは、データ信号線ＤＬ（１）～ＤＬ（ｍ）に印加すべきデータ信号の対向電極電位Ｖｃｏｍを基準とする極性を１水平期間毎に反転させて駆動する１Ｈ反転駆動方式が採用され、かつ、ノーマリーブラックモードにより表示を行う場合を例に挙げて説明する。なお、Ｖｃｏｍ＝０とするが、これに限られない。
　第１フレーム期間ＴＦ１において、走査信号線ＧＬ（ｎ）が選択状態になると（図１２（Ａ））、走査信号線ＧＬ（ｎ）に接続された画素回路Ｐ（ｎ，１）～Ｐ（ｎ，Ｍ）内の画素ＴＦＴ１０１が導通状態になる。画素回路Ｐ（ｎ，ｍ）に対する書き込み期間において、データ信号線ＤＬ（ｍ）からデータ信号としての正電位ＶｄＡが画素電極に与えられ、画素容量が充電される。その結果、画素電位Ｖｄ（ｎ，ｍ）がＶｄＡに保持される（図１２（Ｅ））。次に、走査信号線ＧＬ（ｎ）が非選択状態になり、走査信号線ＧＬ（ｎ）に接続された画素ＴＦＴ１０１が遮断状態になると、画素容量に蓄積された電荷はそのまま保持される。この間、補助容量線ＣＳＬ（ｎ）の電位は所定の低電位ＶＬとなっている。その後、補助容量線ＣＳＬ（ｎ）の電位が所定の高電位ＶＨに変化する。その後、次フレームまでの期間、補助容量線ＣＳＬ（ｎ）には上記高電位ＶＨが与えられ、画素電位Ｖｄ（ｎ，ｍ）にバイアス電圧ΔＶｌｃＰが加わることとなる。その結果、液晶層のうち画素電極と対向電極とに挟持された部分には、図１２（Ｅ）に示す電圧ＶｌｃＰが印加され、画素ＴＦＴ１０１が再び導通状態になるまでの期間、電荷が保持される。次フレームである第２フレーム期間ＴＦ２では、第１フレーム期間ＴＦ１と同様の動作が行われる（ただし、極性が反転している）。このような動作により、小さなデータ信号振幅で液晶層に大きな電圧を加えることができるので、消費電力を低減することができる。
　＜０．３　考察＞
　しかし、上述のように画素電極と補助容量線ＣＳＬ（ｎ）とによって補助容量Ｃｃｓが形成されているので、データ信号を画素電極に書き込む際に生じる画素電位Ｖｄ（ｎ，ｍ）の電位変動が、補助容量Ｃｃｓを介して補助容量線ＣＳＬ（ｎ）に伝達されてしまう。このときに生じる補助容量線ＣＳＬ（ｎ）の電位変動量ΔＶ（以下、「電位変動ΔＶ」ともいう）は、近似的に下記の式（１）で表される。
　　ΔＶ＝Ｖｄｐｒｅ（ｎ，ｍ）－Ｖｄａｔ…（１）
ここで、Ｖｄｐｒｅ（ｎ，ｍ）は前フレームにおいて走査信号線ＧＬ（ｎ）の選択期間終了後に補助容量線ＣＳＬ（ｎ）の電位を変化させて確定された画素電位を表し、Ｖｄａｔは次フレームで書き込むデータ信号の電圧を表す。
　図１２（Ｃ）に示すように、補助容量線ＣＳＬ（ｎ）では、画素電位Ｖｄ（ｎ，ｍ）の極性が負から正に変化したときおよび正から負に変化したときに、電位変動ΔＶが生じている（図中では、直線で示している）。同様に、図１２（Ｄ）に示すように、補助容量線ＣＳＬ（ｎ＋１）でも、画素電位Ｖｄ（ｎ＋１，ｍ）の極性が変化したとき（図示しない）に、電位変動ΔＶが生じている（図中では、直線で示している）。なお、例えば補助容量線ＣＳＬ（ｎ）では、実際には画素電位Ｖｄ（ｎ，１）～Ｖｄ（ｎ，ｍ－１）およびＶｄ（ｎ，ｍ＋１）～Ｖｄ（ｎ，Ｍ）の電位変動の影響も受けるが、便宜上その図示および説明を省略する。また、走査信号線ＧＬ（ｎ）の選択状態となることにより画素ＴＦＴ１０１が導通状態となるときに、データ信号線ＤＬ（１）～（Ｍ）の寄生容量の影響によっても画素電位Ｖｄ（ｎ，ｍ）が変動するが、便宜上その図示および説明を省略する。
　図１３に示すように、補助容量線ＣＳＬ（ｎ）は配線抵抗Ｒｃｓおよび寄生容量Ｃｐからなる等価回路で表すことができる。電位変動ΔＶを生じた補助容量線ＣＳＬ（ｎ）は、寄生容量Ｃｐに保持された電荷を充放電することにより初期の電位に復帰しようとする。本明細書では、補助容量線ＣＳＬ（ｎ）で電位変動ΔＶが生じた時点から、電位変動ΔＶが生じた補助容量線ＣＳＬ（ｎ）の電位と上記初期の電位との電位差が所定の微少電位差Δε（≒０Ｖ）になる時点までの時間を、「復帰時間Ｔｒｅｔ」という。復帰時間Ｔｒｅｔは、配線抵抗Ｒｃｓの抵抗値、寄生容量Ｃｐの容量値、および電位変動量ΔＶに依存する。すなわち、電位変動量ΔＶを一定と考える場合、配線抵抗Ｒｃｓの抵抗値と寄生容量Ｃｐの容量値とによって定まる時定数が大きいほど、復帰時間Ｔｒｅｔは長くなる。上述のように、補助容量線ＣＳＬ（ｎ）の電位を低電位ＶＬと高電位ＶＨとで切り替えるためには、補助容量線駆動回路４００に選択スイッチが必要であるため、補助容量線駆動回路４００から見た補助容量線ＣＳＬ（ｎ）のインピーダンスがさらに上昇する。そのため、各走査信号線の選択期間終了後に対応する補助容量線の電位を変化させることにより極性反転駆動を行う方法では特に時定数が大きくなり、復帰時間Ｔｒｅｔが長くなる。
　図１４（Ａ）および図１４（Ｂ）はそれぞれ、Ｔｗｒｔ＞Ｔｒｅｔである場合の、図１２（Ｃ）において破線で囲んだ部分ＲＡを拡大した補助容量線ＣＳＬ（ｎ）の電位および図１２（Ｅ）において破線で囲んだ部分ＲＢを拡大した画素電位Ｖｄ（ｎ，ｍ）の電圧波形図である。ここで、Ｔｗｒｔは画素電位Ｖｄ（ｎ，ｍ）の書き込み期間を表す。図１４（Ａ）および図１４（Ｂ）に示す波形は、画素電位Ｖｄ（ｎ，ｍ）の書き込み期間Ｔｗｒｔ内に補助容量線ＣＳＬ（ｎ）の電位が復帰する。この場合、画素電位Ｖｄ（ｎ，ｍ）は補助容量線ＣＳＬ（ｎ）の電位変動の影響を受けない。
　図１５（Ａ）および図１５（Ｂ）はそれぞれ、Ｔｗｒｔ＜Ｔｒｅｔである場合の、図１２（Ｃ）において破線で囲んだ部分ＲＡを拡大した補助容量線ＣＳＬ（ｎ）の電位および図１２（Ｅ）において破線で囲んだ部分ＲＢを拡大した画素電位Ｖｄ（ｎ，ｍ）の電圧波形図である。画素電位図１５（Ａ）および図１５（Ｂ）に示す波形は、画素電位Ｖｄ（ｎ，ｍ）の書き込み期間Ｔｗｒｔ内に補助容量線ＣＳＬ（ｎ）の電位が復帰しない。この場合、書き込み期間Ｔｗｒｔ終了時点の補助容量線ＣＳＬ（ｎ）の電位と本来の補助容量線ＣＳＬ（ｎ）の電位との差である残存電圧ΔＶｃｓに比例した変動量ΔＶｄ（ΔＶｄ＜ΔＶｃｓ）だけ、画素電位Ｖｄ（ｎ，ｍ）が変動する。すなわち、画素電位Ｖｄ（ｎ，ｍ）はＶｄＡ－ΔＶｄとなり、本来保持されるべき電位ＶｄＡとは異なる値となる。これが、横クロストークの原因となる。
　また、配線抵抗Ｒｃｓの抵抗値および寄生容量Ｃｐの容量値を一定と考える場合、画素電位Ｖｄ（ｎ，ｍ）が影響を受けるか否かは補助容量線ＣＳＬ（ｎ）の電位変動量ΔＶの大きさによって決まる。図１６（Ａ）および図１６（Ｃ）はそれぞれ、図１２において破線で囲んだ部分ＲＡおよびＲＢを拡大した電圧波形図（電位変動量ΔＶが大きい場合）である。一方、図１６（Ｂ）および図１６（Ｄ）はそれぞれ、図１２において破線で囲んだ部分ＲＡおよびＲＢ拡大した電圧波形図（電圧変動量ΔＶが小さい場合）である。電位変動量ΔＶが小さい場合にはＴｗｒｔ＞Ｔｒｅｔとなるので、画素電位Ｖｄ（ｎ，ｍ）が電位変動量ΔＶの影響をほとんど受けない（図１６（Ｂ）、図１６（Ｄ））。一方、電位変動量ΔＶが大きい場合にはＴｗｒｔ＜Ｔｒｅｔとなるので、残存電圧ΔＶｃｓが生じることにより画素電位Ｖｄ（ｎ，ｍ）が本来保持されるべき電位ＶｄＡとは異なる値となる。これは、上述のように横クロストークの原因となる。
　以上に示した、画素電位Ｖｄ（ｎ，ｍ）が受ける残存電圧ΔＶｃｓによる影響は、特に、図１７に示すような、灰色の背景部分および白色の中央部分からなる表示パターンにおいて顕著となる。なお、図１７では、灰色の背景部分を細線のハッチングで表し、後述の黒っぽくなる部分を太線のハッチングで表している。また、図１７では、説明の便宜上各画素の大きさを不均一としている。さらに、図１７中の下向きの矢印および右向きの矢印は、それぞれ画像表示における垂直走査方向および水平走査方向を表している。走査信号線ＧＬ（ｎ）および補助容量線ＣＳＬ（ｎ）に対応する画素は、全て灰色であり、表示ムラを生じていない。一方、走査信号線ＧＬ（ｐ）および補助容量線ＣＳＬ（ｐ）に対応する画素は灰色または白色であり、データ信号線ＤＬ（ｍ＋２）対応する画素が灰色となるべきところ、横クロストークが発生することにより黒っぽくなっている。ここで、図１７、図１８（Ａ）～図１８（Ｄ）、および図１９（Ａ）～図１９（Ｄ）を参照しつつ、横クロストークについてさらに説明する。
　図１８（Ａ）～図１８（Ｄ）はそれぞれ、図１７における画素電位Ｖｄ（ｎ，ｍ）～Ｖｄ（ｎ，ｍ＋２）、および補助容量線ＣＳＬ（ｎ）の電位の電圧波形図である。なお、図１８（Ａ）～図１８（Ｃ）にそれぞれ示す画素電位Ｖｄ（ｎ，ｍ）～Ｖｄ（ｎ，ｍ＋２）では、それぞれの書き込み期間Ｔｗｒｔ以前の補助容量線ＣＳＬ（ｎ）の電位変動ΔＶによる影響を、便宜上省略している（後述の図６（Ａ）～図６（Ｃ）でも同様）。また、図１８（Ｄ）に示す補助容量線ＣＳＬ（ｎ）の電位では、画素電位Ｖｄ（ｎ，１）～Ｖｄ（ｎ，ｍ－１）およびＶｄ（ｎ，ｍ＋３）～Ｖｄ（ｎ，ｍ）による影響を、便宜上省略している（後述の図６（Ｄ）でも同様）。画素電位Ｖｄ（ｎ，ｍ）～Ｖｄ（ｎ，ｍ＋２）に対応する画素はすべて灰色であるため、画素電位Ｖｄ（ｎ，ｍ）～Ｖｄ（ｎ，ｍ＋２）の書き込み電位は同一のＶｄＡとなる。そのため、各画素電位の書き込み時に生じる補助容量線ＣＳＬ（ｎ）における電位変動量ΔＶは均一である。そのため、走査信号線ＧＬ（ｎ）および補助容量線ＣＳＬ（ｎ）に対応する画素では、横クロストークが生じない。
　図１９（Ａ）～図１９（Ｄ）はそれぞれ、図１７における画素電位Ｖｄ（ｐ，ｍ）～Ｖｄ（ｐ，ｍ＋２）、および補助容量線ＣＳＬ（ｐ）の電位の電圧波形図である。なお、図１９（Ａ）～図１９（Ｃ）にそれぞれ示す画素電位Ｖｄ（ｐ，ｍ）～Ｖｄ（ｐ，ｍ＋２）では、それぞれの書き込み期間Ｔｗｒｔ以前の補助容量線ＣＳＬ（ｎ）の電位変動ΔＶによる影響を、便宜上省略している（後述の図７（Ａ）～図７（Ｃ）でも同様）。また、図１９（Ｄ）に示す補助容量線ＣＳＬ（ｐ）の電位では、画素電位Ｖｄ（ｐ，１）～Ｖｄ（ｐ，ｍ－１）およびＶｄ（ｐ，ｍ＋３）～Ｖｄ（ｐ，ｍ）による影響を、便宜上省略している（後述の図７（Ｄ）でも同様）。画素電位Ｖｄ（ｐ，ｍ）およびＶｄ（ｐ，ｍ＋２）に対応する画素は灰色であり、画素電位Ｖｄ（ｐ，ｍ＋１）に対応する画素は白色である。Ｖｄ（ｐ，ｍ）およびＶｄ（ｐ，ｍ＋２）の書き込み電位はＶｄＡであり、画素電位Ｖｄ（ｐ，ｍ＋１）の書き込み電位はＶｄＢ（＞ＶｄＡ）である。そのため、画素電位Ｖｄ（ｐ，ｍ）およびＶｄ（ｐ，ｍ＋２）の書き込み時に生じる補助容量線ＣＳＬ（ｐ）における電位変動量ΔＶは小さく、画素電位Ｖｄ（ｐ，ｍ＋１）の書き込み時に生じる補助容量線ＣＳＬ（ｐ）における電位変動量ΔＶは大きい。画素電位Ｖｄ（ｐ，ｍ＋１）の書き込み時に生じた大きく変動した補助容量電位ＣＳＬ（ｐ）の電位が画素電位Ｖｄ（ｐ，ｍ＋２）の書き込み完了前に本来の電位に復帰しない場合、画素電位Ｖｄ（ｐ，ｍ＋２）の書き込み開始時における補助容量線ＣＳＬ（ｐ）の電位にずれが生じる（図中の実線がずれを生じた電位、破線が理想の電位を示す）。このような補助容量線ＣＳＬ（ｐ）の電位のずれの影響により、画素電位Ｖｄ（ｐ，ｍ＋２）の書き込み期間内に補助容量ＣＳＬ（ｐ）の電位が本来の電位に復帰せずに残存電圧ΔＶｃｓが生じる。その結果、画素電位Ｖｄ（ｐ，ｍ＋２）はＶｄＡ－ΔＶｄとなり、本来保持されるべき電位ＶｄＡとは異なる値となり、対応する画素が本来表示すべき灰色より黒っぽくなってしまう。なお、白表示に対応する画素電位Ｖｄ（ｐ，ｍ＋１）についても、本来保持されるべき電位ＶｄＢと異なる値となり、本来より黒っぽくなる。
　以上説明した横クロストークを解消するために上記特許文献４に記載の液晶表示装置の構成を採用した場合、上述のように、補助容量線毎に比較回路、検出回路、および出力回路を必要とするので、回路構成が複雑になってしまう。
　以上の基礎検討に基づき本願発明者によりなされた本発明の実施形態について、以下、添付図面を参照しながら説明する。
　＜１．第１の実施形態＞
　＜１．１　液晶表示装置の構成＞
　図１は、本発明の第１の実施形態に係る液晶表示装置の電気的構成を示す回路図である。なお、本実施形態の構成要素のうち上記従来の液晶表示装置６９０と同一の要素については、同一の参照符号を付して説明を省略する。図１に示すように、本実施形態に係る液晶表示装置６００は、表示パネル１００、データ信号線駆動回路２００、走査信号線駆動回路３００、補助容量線駆動回路４００、および表示制御回路５００を備えている。データ信号線駆動回路２００、走査信号線駆動回路３００、補助容量線駆動回路４００、および表示制御回路５００のいずれかまたは全部は、例えば、表示パネル１００のＴＦＴ基板上にＩＣ（Ｉｎｔｅｇｒａｔｅｄ　Ｃｉｒｃｕｉｔ）として実装されている。また、データ信号線駆動回路２００、走査信号線駆動回路３００、および補助容量線駆動回路４００のいずれかまたは全部が表示パネル１００と一体的に形成されていてもよい。
　＜１．２　表示パネルおよびデータ信号線駆動回路の構成＞
　表示パネル１００は、上記従来の液晶表示装置６９０が備える表示パネル１９０に、補助容量線ＣＳＬ（１）～ＣＳＬ（Ｎ）にそれぞれ対応して設けられた複数の切替スイッチ３０（１）～３０（Ｎ）（以下、これらを区別しない場合に「切替スイッチ３０」という）と、補助容量線ＣＳＬ（１）～ＣＳＬ（Ｎ）の入力端側（図１の左側）にそれぞれ設けられた複数の入力端側スイッチング素子としての入力端側ＴＦＴ１２（１）～１２（Ｎ）（以下、これらを区別しない場合に「入力端側ＴＦＴ１２」という）と、補助容量線ＣＳＬ（１）～ＣＳＬ（Ｎ）の出力端側（図１の右側）のそれぞれ設けられた複数の出力端側スイッチング素子としての出力端側ＴＦＴ１４（１）～１４（Ｎ）（以下、これらを区別しない場合に「出力端側ＴＦＴ１４」という）とを追加したものである。
　データ信号線駆動回路２００は、上記従来の液晶表示装置６９０が備えるデータ信号線駆動回路２９０に、第１入力端子としての反転入力端子、第２入力端子としての非反転入力端子、および出力端子を有する差動増幅器としてのオペアンプ２０を追加したものである。なお、データ信号線駆動回路２００は、上記従来の液晶表示装置６９０が備えるデータ信号線駆動回路２９０と同様に、表示制御回路５００から出力されたアナログ画像信号ＡＶ、データスタートパルス信号ＳＳＰおよびデータクロック信号ＳＣＫを受け取り、データスタートパルス信号ＳＳＰおよびデータクロック信号ＳＣＫに基づいて、アナログ画像信号ＡＶを各データ信号線ＤＬに順次に印加する。すなわち、データ信号線駆動回路２００では、点順次駆動方式により駆動が行われる。なお、点順次駆動方式に限らず、データ信号線駆動回路２００では、複数のデータ信号線ＤＬを所定数のデータ信号線ＤＬからなる組にグループ化し、当該所定数のデータ信号線ＤＬに共通の出力バッファによって、各組に対応する所定数のデータ信号を時分割することにより当該各組を駆動する方式である、いわゆるＳＳＤ方式で駆動が行われていてもよい。この場合、データ信号線駆動回路２００は、アナログ画像信号ＡＶに代えてデジタル画像信号ＤＶを受け取り、このデジタル画像信号ＤＶをシリアル－パラレル変換した後、デジタル－アナログ変換することによりデータ信号を生成する。
　各切替スイッチ３０は、第１切替端子としての切替端子ＮＡ、第２切替端子としての切替端子ＮＢ、および共通端子ＮＣを有している。各切替スイッチ３０の切替端子ＮＡおよび共通端子ＮＣを介して、データ信号線駆動回路２００に含まれるオペアンプ２０の出力端子と、当該切替スイッチ３０に対応する補助容量線ＣＳＬの出力端とが接続されている。また、各切替スイッチ３０の切替端子ＮＢおよび共通端子ＮＣを介して、当該切替スイッチ３０に対応する補助容量線ＣＳＬの入力端と補助容量線駆動回路４００とが互いに接続されている。各切替スイッチ３０は、当該切替スイッチ３０に対応する補助容量線ＣＳＬに沿っている走査信号線ＧＬが選択状態のときに切替端子ＮＡを選択し、非選択状態のときに切替端子ＮＢを選択するように制御される。例えば、切替スイッチ３０（ｎ）は、当該切替スイッチ３０（ｎ）に対応する補助容量線ＣＳＬ（ｎ）に沿っている走査信号線ＧＬ（ｎ）が選択状態のときに切替端子ＮＡを選択し、非選択状態のときに切替端子ＮＢを選択するように制御される。
　各入力端側ＴＦＴ１２を介して、補助容量線駆動回路４００とオペアンプ２０の非反転入力端子とが互いに接続されている。各入力端側ＴＦＴ１２の導通端子の一方としてのソース電極は補助容量線駆動回路４００に接続されると共に、当該入力端側ＴＦＴ１２に対応する補助容量線ＣＳＬに切替端子ＮＢおよび共通端子ＮＣを介して接続されている。各入力端側ＴＦＴ１２の導通端子の他方としてのドレイン電極はオペアンプ２０の非反転入力端子に接続されている。各入力端側ＴＦＴ１２の制御端子としてのゲート電極は、当該入力端側ＴＦＴ１２に対応する走査信号線ＧＬに接続されている。各入力端側ＴＦＴ１２は、当該入力端側ＴＦＴ１２に対応する走査信号線ＧＬが選択状態のときに導通状態、非選択状態のときに遮断状態となるように制御される。例えば、入力端側ＴＦＴ１２（ｎ）は、当該入力端側ＴＦＴ１２（ｎ）に対応する走査信号線ＧＬ（ｎ）が選択状態のときに導通状態、非選択状態のときに遮断状態となるように制御される。
　各出力端側ＴＦＴ１４を介して、当該出力端側ＴＦＴ１４に対応する補助容量線ＣＳＬの出力端とオペアンプ２０の反転入力端子とが互いに接続されている。各出力端側ＴＦＴ１４のソース電極は、当該出力端側ＴＦＴ１４に対応する補助容量線ＣＳＬの出力端に接続され、ドレイン電極はオペアンプ２０の反転入力端子に接続されている。各出力端側ＴＦＴ１４の制御端子としてのゲート電極は、当該出力端側ＴＦＴ１４に対応する走査信号線ＧＬに接続されている。各出力端側ＴＦＴ１４は、当該出力端側ＴＦＴ１４に対応する走査信号線ＧＬが選択状態のときに導通状態、非選択状態のときに遮断状態となるように制御される。例えば、出力端側ＴＦＴ１４（ｎ）は、当該出力端側ＴＦＴ１４（ｎ）に対応する走査信号線ＧＬ（ｎ）が選択状態のときに導通状態となり、非選択状態のときに遮断状態となるように制御される。
　オペアンプ２０は、反転入力端子に与えられる補助容量信号（以下、「変動補助容量信号」という）の電圧を非反転入力端子に与えられる補助容量信号（以下、「基準補助容量信号」という）の電圧と等しくするように出力される出力信号を、切替端子ＮＢを介して接続されている補助容量線ＣＳＬに再度印加する。すなわち、オペアンプ２０は、出力端側ＴＦＴ１４（ｎ）を介して補助容量線ＣＳＬ（ｎ）の出力端から出力される変動補助容量信号を反転入力端子を介して受け取ると共に、入力端側ＴＦＴ１２（ｎ）および切替スイッチ３０（ｎ）を介して補助容量線駆動回路４００から補助容量線ＣＳＬ（ｎ）に印加されるべき基準補助容量信号を非反転入力端子を介して受け取り、変動補助容量信号の電圧を基準補助容量信号の電圧と等しくするように出力される出力信号を、補助容量線ＣＳＬ（ｎ）に再度印加する。したがって、電位変動を生じた補助容量線ＣＳＬ（ｎ）の電位である変動補助容量信号をオペアンプ２０にフィードバックし、当該変動補助容量信号の電圧を本来与えられるべき電位である基準補助容量信号の電圧と等しくするように出力される出力信号を補助容量線ＣＳＬ（ｎ）に再度印加して補助容量線ＣＳＬ（ｎ）の電位を補正することにより、データ信号の書き込み時に生じる補助容量線ＣＳＬ（ｎ）の電位変動ΔＶを打ち消すことができる。
　オペアンプ２０は、当該オペアンプ２０とデータ信号線ＤＬ（１）～ＤＬ（Ｍ）との交差を避けるため、データ信号線駆動回路２００内に設けられている。データ信号線駆動回路２００は上述のようにＩＣで実現されているため、外部の配線との接続はチップパッドを介して行われる。図１に示すように、データ信号線駆動回路２００のアナログ画像信号ＡＶ等を受け取る側の左端付近にはチップパッドＰＡ１およびＰＡ２配置され、右端付近にはチップパッドＰＢが配置されている。なお、データ信号線駆動回路２００には、表示制御回路５００等との接続のためのチップパッドも配置されているが、図示および説明の便宜上省略する。オペアンプ２０の出力端子と各切替スイッチ３０の切替端子ＮＡとは、チップパッドＰＡ１を介した配線により接続されている。オペアンプ２０の非反転入力端子と各入力端側ＴＦＴ１２のドレイン電極とは、チップパッドＰＡ２を介した配線により互いに接続されている。オペアンプ２０の反転入力端子と各出力端側ＴＦＴ１４のドレイン電極とは、チップパッドＰＢを介した配線により互いに接続されている。以上に示したチップパッドの配置および配線接続により、データ信号線駆動回路２００内に設けられたオペアンプ２０を各構成要素と接続できる。なお、このようなチップパッドの配置および配線接続に限らず、図２または図３に示す例のようなチップパッドの配置および配線接続を採用してもよい。
　図２に示す例では、データ信号線駆動回路２００のアナログ画像信号ＤＶ等を受け取る側の左端のみにチップパッドＰＡ１～ＰＡ３が配置されている。オペアンプ２０の出力端子と各切替スイッチ３０の切替端子ＮＡとは、チップパッドＰＡ１を介した配線により互いに接続されている。オペアンプ２０の非反転入力端子と各入力端側ＴＦＴ１２のドレイン電極とは、チップパッドＰＡ２を介した配線により互いに接続されている。オペアンプ２０の反転入力端子と各出力端側ＴＦＴ１４のドレイン電極とは、チップパッドＰＡ３を介した配線により互いに接続されている。なお、各出力端側ＴＦＴ１４のドレイン電極からの配線は、データ信号線駆動回路２００とデータ信号線駆動回路２００の実装された表示パネル１００との間を通り、チップパッドＰＡ３に接続されている。
　図３に示す例は、各出力端側ＴＦＴ１４のドレイン電極からの配線の通る場所を除き、図２に示す例と同様である。すなわち、各出力端側ＴＦＴ１４のドレイン電極からの配線は、表示パネル１００の外周を通り、チップパッドＰＡに接続されている。このように配線を表示パネル１００の外周に通すためには、例えばフレキシブルプリント基板等を用いることができる。
　なお、オペアンプ２０は、データ信号線駆動回路２００内に限らず、データ信号線駆動回路２００外に表示パネル１００と一体的に形成されていてもよい。また、走査信号線駆動回路３００の電源をオペアンプ２０の電源として用いる場合、オペアンプ２０は、走査信号線駆動回路３００付近に設けられていることが望ましい。さらに、データ信号線駆動回路２００が表示パネル１００と一体的に形成されている場合、オペアンプ２０は、走査信号線ＧＬ（１）～ＧＬ（Ｎ）等を挟んでデータ信号線駆動回路２００の形成されている位置と対向する位置に、表示パネル１００と一体的に形成されていることが望ましい。
　＜１．３　動作＞
　上述の図１２（Ａ）～図１２（Ｅ）および図４（Ａ）～図４（Ｄ）を参照しつつ、本実施形態に係る液晶表示装置６００の動作を説明する。図１２（Ａ）～図１２（Ｅ）については上記基礎検討ですでに説明しているため、本実施形態と共通する部分についての説明は適宜省略する。
　図４（Ａ）～図４（Ｄ）はそれぞれ、図１２（Ｅ）において破線で囲んだ部分ＲＢを拡大した本実施形態における画素電位Ｖｄ（ｎ，ｍ）、図１２（Ｃ）において破線で囲んだ部分ＲＢを拡大した従来の液晶表示装置における補助容量線ＣＳＬ’（ｎ）の電位、オペアンプ２０から出力される出力信号、および図１２（Ｃ）において破線で囲んだ部分ＲＡを拡大した本実施形態における補助容量線ＣＳＬ（ｎ）の電位の電圧波形図である。
　第１フレーム期間ＴＦ１において、走査信号線ＧＬ（ｎ）が選択状態になると（図１２（Ａ））、走査信号線ＧＬ（ｎ）に接続された画素回路Ｐ（ｎ，１）～Ｐ（ｎ，Ｍ）内の画素ＴＦＴ１０１が導通状態になる。このとき、入力端側ＴＦＴ１２（ｎ）および出力端側ＴＦＴ１４（ｎ）が導通状態になり、切替スイッチ３０（ｎ）が切替端子ＮＡを選択する。そのため、出力端側ＴＦＴ１４（ｎ）を介して補助容量線ＣＳＬ（ｎ）の出力端から出力される変動補助容量信号がオペアンプ２０の反転入力端子に与えられると共に、入力端側ＴＦＴ１２（ｎ）および切替スイッチ３０（ｎ）を介して補助容量線駆動回路４００から補助容量線ＣＳＬ（ｎ）に印加されるべき基準補助容量信号がオペアンプ２０の非反転入力端子に与えられる。オペアンプ２０は、変動補助容量信号の電圧を基準補助容量信号の電圧と等しくするように出力される出力信号を生成し、この出力信号を切替スイッチ３０（ｎ）の切替端子ＮＡおよび共通端子ＮＣを介して補助容量線ＣＳＬ（ｎ）に再度印加する。すなわち、走査信号線ＧＬ（ｎ）が選択状態である場合、補助容量線ＣＳＬ（ｎ）には、補助容量線駆動回路４００からの補助容量信号が印加されず、オペアンプ２０からの出力信号が印加される（図４（Ｃ））。この出力信号は、補助容量線ＣＳＬ（ｎ）に生じる電位変動と逆の変化をする。この出力信号が補助容量線ＣＳＬ（ｎ）に印加されることにより当該補助容量線ＣＳＬ（ｎ）の電位変動が打ち消されるので、補助容量線ＣＳＬ（ｎ）における電位変動の復帰時間Ｔｒｅｔは、従来の液晶表示装置の補助容量線ＣＳＬ’（ｎ）における電位変動の復帰時間Ｔｒｅｔに比べて短くなる（図４（Ｄ））。したがって、Ｔｗｒｔ＞Ｔｒｅｔとなるので、画素電位Ｖｄ（ｎ，ｍ）の書き込み期間Ｔｗｒｔ内に補助容量線ＣＳＬ（ｎ）の電位が復帰しないことによる残存電圧ΔＶｃｓを生じない。その結果、画素電位Ｖｄ（ｎ，ｍ）は本来保持されるべき電位ＶｄＡに保持される（図４（Ａ））。
　非選択状態である走査信号線ＧＬ（ｎ＋１）に注目すると、入力端側ＴＦＴ１２（ｎ＋１）および出力端側ＴＦＴ１４（ｎ＋１）は遮断状態であり、切替スイッチ３０（ｎ＋１）は切替端子ＮＢを選択している。そのため、走査信号線ＧＬ（ｎ＋１）に対応する補助容量線ＣＳＬ（ｎ＋１）には、オペアンプ２０からの出力信号が印加されず、補助容量線駆動回路４００から切替端子ＮＢおよび共通端子ＮＣを介して基準補助容量信号が印加される。また、このとき、非選択状態である走査信号線ＧＬ（ｎ＋１）に対応する補助容量線ＣＳＬ（ｎ＋１）は、選択状態である走査信号線ＧＬ（ｎ）に対応する補助容量線ＣＳＬ（ｎ）の出力端から出力された変動補助容量信号の影響を受けない。すなわち、選択状態である走査信号線ＧＬ（ｎ）に対応する補助容量線ＣＳＬ（ｎ）についてのみ上述の電位変動のための補正が行われ、非選択状態である走査信号線ＧＬ（ｎ＋１）に対応する補助容量線ＣＳＬ（ｎ＋１）については上述の電位変動のための補正が行われず、従来の駆動が行われる。
　ここで、図５～図７を参照しつつ、本実施形態において横クロストークが抑制される様子を説明する。図５は、本実施形態において、図１７に示す灰色の背景部分および白色の中央部分からなる表示パターンと同様の表示パターンを表示した様子を示す図である。なお、図５では、灰色の背景部分をハッチングで表している。また、図５では、説明の便宜上各画素の大きさを不均一としている。さらに、図５中の下向きの矢印および右向きの矢印は、それぞれ画像表示における垂直走査方向および水平走査方向を表している。
　図６（Ａ）～図６（Ｄ）はそれぞれ、図５における画素電位Ｖｄ（ｎ，ｍ）～Ｖｄ（ｎ，ｍ＋２）、および補助容量線ＣＳＬ（ｎ）の電位の電圧波形図である。画素電位Ｖｄ（ｎ，ｍ）～Ｖｄ（ｎ，ｍ＋２）に対応する画素はすべて灰色であるため、画素電位Ｖｄ（ｎ，ｍ）～Ｖｄ（ｎ，ｍ＋２）の書き込み電位は同一のＶｄＡとなる。そのため、各画素電位の書き込み時に生じる補助容量線ＣＳＬ（ｎ）における電位変動量は均一である。そのため、走査信号線ＧＬ（ｎ）および補助容量線ＣＳＬ（ｎ）に対応する画素では、横クロストークが生じない。このように、同一色（灰色）の画素が連続する場合は、従来の液晶表示装置と同様の表示となる。
　図７（Ａ）～図７（Ｄ）はそれぞれ、図５における画素電位Ｖｄ（ｐ，ｍ）～Ｖｄ（ｐ，ｍ＋２）、および補助容量線ＣＳＬ（ｐ）の電位の電圧波形図である。画素電位Ｖｄ（ｐ，ｍ）およびＶｄ（ｐ，ｍ＋２）に対応する画素は灰色であり、画素電位Ｖｄ（ｐ，ｍ＋１）に対応する画素は白色である。Ｖｄ（ｐ，ｍ）およびＶｄ（ｐ，ｍ＋２）の書き込み電位はＶｄＡであり、画素電位Ｖｄ（ｐ，ｍ＋１）の書き込み電位はＶｄＢ（＞ＶｄＡ）である。そのため、画素電位Ｖｄ（ｐ，ｍ）およびＶｄ（ｐ，ｍ＋２）の書き込み時に生じる補助容量線ＣＳＬ（ｐ）における電位変動量ΔＶは小さく、画素電位Ｖｄ（ｐ，ｍ＋１）の書き込み時に生じる補助容量線ＣＳＬ（ｐ）における電位変動量ΔＶは大きい。しかし、本実施形態では、オペアンプ２０からの出力信号により電位変動に対する補正が行われる。そのため、上記基礎検討で示した従来の液晶表示装置６９０とは異なり、電位Ｖｄ（ｐ，ｍ＋１）の書き込み時に補助容量ＣＳＬ（ｐ）の電位が大きく変動しても、画素電位Ｖｄ（ｐ，ｍ＋２）の書き込み前にその変動した電位が本来の電位に復帰し、画素電位Ｖｄ（ｐ，ｍ＋２）の書き込み開始時における補助容量線ＣＳＬ（ｐ）の電位にずれが生じない。したがって、画素電位Ｖｄ（ｐ，ｍ＋２）の書き込み時に生じる補助容量線ＣＳＬ（ｐ）の電位変動も書き込み期間に解消されるので、残存電圧ΔＶｃｓが生じない。その結果、画素電位Ｖｄ（ｐ，ｍ＋２）は本来の書き込み電位であるＶｄＡに保持されるので、画素電位Ｖｄ（ｐ，ｍ＋２）に対応する画素は、本来表示すべき色と同じ灰色となり、黒っぽくならない。このように、本実施形態に係る液晶表示装置６００で表示した表示パターンでは、従来の液晶表示装置で表示した表示パターンと異なり横クロストークが生じない。
　＜１．４　効果＞
　本実施形態によれば、オペアンプ２０からの出力信号により補助容量線の電位の補正が行われる。したがって、データ信号の書き込み時に変動した補助容量線の電位が本来の電位に復帰するまでの時間Ｔｒｅｔが従来よりも短くなるので、補助容量線の電位変動に起因する画素電位の変動が生じない。また、オペアンプ２０は１つでよい。これにより、簡易な構成で横クロストークを抑制することができる。
　また、本実施形態によれば、入力端側ＴＦＴ１２が設けられていることにより、補助容量線ＣＳＬに与えられる電位が３種類以上である場合に、補助容量線駆動回路４００に特殊な設計を施す必要が無い。さらに、本実施形態によれば、入力端側ＴＦＴ１２、切替スイッチ３０、および出力端側ＴＦＴ１４が走査信号線ＧＬの電位（走査信号）により制御される。したがって、電位変動を生じる補助容量線に対してのみ補正が行われ、さらに、入力端側ＴＦＴ１２、切替スイッチ３０、および出力端側ＴＦＴ１４を制御するための信号を別途用いる必要がない。これにより、簡易な構成で横クロストークを効率的に抑制することができる。
　＜２．第２の実施形態＞
　＜２．１　液晶表示装置の構成＞
　図８は、本発明の第２の実施形態に係る液晶表示装置６１０の電気的構成を示す回路図である。本実施形態に係る液晶表示装置６１０は、出力端側ＴＦＴ１４に代えて容量素子としてのコンデンサ１６（１）～１６（Ｎ）（以下、これらを区別しない場合に「コンデンサ１６」という）を有し、さらに第１抵抗素子２１および第２抵抗素子２２を有することを除き、第１の実施形態に係る液晶表示装置６００と同様の構成である。本実施形態の構成要素のうち第１の実施形態と同一の要素については、同一の参照符号を付して説明を省略する。
　図８に示すように、本実施形態における表示パネル１００は、出力端側ＴＦＴ１４に代えて、補助容量線ＣＳＬ（１）～ＣＳＬ（Ｎ）の出力端側（図８の右側）にそれぞれに設けられた上記複数のコンデンサ１６（１）～１６（Ｎ）を有している。また、本実施形態におけるデータ信号線駆動回路２００は、第１抵抗素子２１および第２抵抗素子２２をさらに有している。ここで、第１抵抗素子２１の抵抗値は、第２抵抗素子２２の抵抗値より大きい。
　各入力端側ＴＦＴ１２のドレイン電極は、オペアンプ２０の非反転入力端子に接続されると共に、第１抵抗素子２１の一端としての端子ＮＧに接続されている。各コンデンサ１６の一端としての端子ＮＤは対応する補助容量線ＣＳＬの出力端に接続され、他端としての端子ＮＥは第２抵抗素子２２の一端としての端子ＮＪに接続されている。第１抵抗素子２１の他端としての端子ＮＨおよび第２抵抗素子２２の他端としてのＮＫは互いに接続されると共に、オペアンプ２０の反転入力端子に接続されている。
　オペアンプ２０の反転入力端子には、選択状態の走査信号線ＧＬに沿って配置された補助容量線ＣＳＬに印加すべき補助容量信号が第１抵抗素子２１を通して与えられると共に、当該補助容量線ＣＳＬの出力端から出力された補助容量信号が当該補助容量線ＣＳＬの出力端に接続されたコンデンサ１６および第２抵抗素子２２を通して与えられる。すなわち、本実施形態における変動補助容量信号は、基準補助容量信号と同電位の信号を第１抵抗素子２１により減衰した信号と、補助容量線ＣＳＬの出力端から出力された補助容量信号の高周波成分である信号を第２抵抗素子２２により減衰した信号との和である。
　＜２．２　効果＞
　本実施形態によれば、第１の実施形態と同様に、オペアンプ２０からの出力信号により補助容量線の電位の補正が行われる。したがって、より簡易な構成で横クロストークを抑制することができる。
　なお、第２抵抗素子２２はなくてもよい。また、第２抵抗素子に代えて、各コンデンサ１６の端子ＮＥ側（各コンデンサ１６とチップパッドＰＢとの間）に抵抗素子を設けてもよい。
　＜３．第３の実施形態＞
　＜３．１　液晶表示装置の構成＞
　図９は、本発明の第３の実施形態に係る液晶表示装置６２０の電気的構成を示す回路図である。本実施形態に係る液晶表示装置６２０は、補助容量線駆動回路４００に代えて補助容量線駆動回路４１０を備えることおよび入力端側ＴＦＴ１２を有しないことを除き、第１の実施形態に係る液晶表示装置６００と同様の構成である。本実施形態の構成要素のうち第１の実施形態と同一の要素については、同一の参照符号を付して説明を省略する。
　図９に示すように、本実施形態における表示パネル１００は、入力端側ＴＦＴ１２を有していない。すなわち、補助容量線駆動回路４１０とオペアンプ２０の非反転入力端子とが直接接続されている。
　補助容量線駆動回路４１０は、表示パネル１００の液晶層に印加すべき電圧の基準となる電位である所定の低電位ＶＬおよび所定の高電位ＶＨを複数の補助容量線ＣＳＬ（１）～ＣＳＬ（Ｎ）にそれぞれ印加する。この補助容量線駆動回路４１０内には選択スイッチが設けられている（図示しない）。この選択スイッチは、オペアンプ２０の非反転入力端子に与えるべき電位を低電位ＶＨまたは高電位ＶＨのいずれかから選択するように制御される。より詳細には、この選択スイッチは、走査信号線ＧＬ（ｎ）が選択状態である場合、対応する補助容量線ＣＳＬ（ｎ）に与えられるべき電位と同じ電位がオペアンプ２０に非反転入力端子に与えるように制御される。
　＜３．２　効果＞
　本実施形態によれば、第１の実施形態と同様に、オペアンプ２０からの出力信号により補助容量線の電位の補正が行われる。したがって、より簡易な構成で横クロストークを抑制することができる。
　＜４．その他＞
　上記第１の実施形態においては、入力端側ＴＦＴ１２、切替スイッチ３０、および出力端側ＴＦＴ１４を走査信号線の電位により制御しているが、これに限られず、他の信号により制御してもよい。この場合、切替スイッチ３０の切替端子の切替を、入力端側ＴＦＴ１２および出力端側ＴＦＴ１４の状態の切替より先に行うように制御することが望ましい。
　上記第３の実施形態においては、補助容量線に印加する電位として低電位ＶＨおよび高電位ＶＨの２種類を用いているが、３種類以上（ただし、走査信号線ＧＬの本数よりも少ない方が望ましい。）を用いてもよい。この場合、上記選択スイッチに代えて、オペアンプ２０の非反転入力端子に与えるべき電位を３種類以上の電位のいずれかから選択するように制御される選択スイッチが用いられる。なお、当該選択スイッチ以外に、演算処理部およびＤ／Ａコンバータ等によっても上記補助容量線駆動回路４１０と同様の動作を実現できる。この場合、演算処理部は、表示制御回路５００から出力されるデジタル信号に基づき、オペアンプ２０の非反転入力端子に与えるべき電位に対応するデジタル信号を生成し、Ｄ／Ａコンバータは、演算処理部により生成されたデジタル信号に基づき、アナログ信号であるオペアンプ２０の非反転入力端子に与えるべき電位を生成する。
　上記各実施形態におけるオペアンプ２０の代わりに、他の差動増幅器を用いてもよい。
　上述の説明では、ノーマリーブラックモードにより表示を行う例に挙げているが、ノーマリーホワイトモードにより表示を行う場合でも上記各実施形態と同様の効果が得られる。
　その他、本発明の趣旨を逸脱しない範囲で種々変形して実施することができる。
　以上より、本発明によれば、簡易な構成で横クロストークを抑制できる表示装置を提供することができる。
　本発明は、薄膜トランジスタ等のスイッチング素子を用いたアクティブマトリクス型の表示装置に適用することができる。
１２（１）～１２（Ｎ）…入力端側ＴＦＴ（入力端側スイッチング素子）
１４（１）～１４（Ｎ）…出力端側ＴＦＴ（出力端側スイッチング素子）
１６（１）～１６（Ｎ）…コンデンサ（容量素子）
２０…オペアンプ（差動増幅器）
２１…第１抵抗素子
２２…第２抵抗素子
３０（１）～３０（Ｎ）…切替スイッチ
１００、１９０…表示パネル
１０１…画素ＴＦＴ（画素スイッチング素子）
２００、２９０…データ信号線駆動回路
３００…走査信号線駆動回路
４００、４１０…補助容量線駆動回路
５００…表示制御回路
６００、６１０、６２０、６９０…液晶表示装置
ＣＳＬ（１）～ＣＳＬ（Ｎ）…補助容量線
ＤＬ（１）～ＤＬ（Ｍ）…データ信号線
ＧＬ（１）～ＧＬ（Ｎ）…走査信号線

Claims (9)

  1. 　表示すべき画像を表す複数のデータ信号がそれぞれ印加される複数のデータ信号線と、
    　前記複数のデータ信号線と交差し、複数の走査信号がそれぞれ印加されることにより選択的に駆動される走査信号線と、
    　前記複数のデータ信号線と前記複数の走査信号線との交差点にそれぞれ対応してマトリクス状に配置された複数の画素回路と、
    　前記複数の走査信号線にそれぞれ沿って配置された複数の補助容量線と、
    　前記複数の補助容量線に複数の補助容量信号をそれぞれ印加する補助容量線駆動回路と、
    　第１入力端子、第２入力端子、および出力端子を含む差動増幅器と、
    　前記複数の補助容量線にそれぞれ対応して設けられた複数の切替スイッチとを備え、
    　各切替スイッチは、第１切替端子および第２切替端子を含み、
    　各画素回路は、
    　　対応する交差点を通過する走査信号線が選択状態のときに導通状態、非選択状態のときに遮断状態となる画素スイッチング素子と、
    　　対応する交差点を通過するデータ信号線に前記画素スイッチング素子を介して接続された画素電極と、
    　　前記複数の画素回路に共通的に設けられた共通電極と、
    　　前記画素電極と前記対応する交差点を通過する走査信号線に沿って配置された補助容量線との間に形成される補助容量とを含み、
    　前記補助容量線駆動回路は、前記走査信号線が選択状態から非選択状態に切り替えられた後に、当該走査信号線に沿って配置された補助容量線に印加する補助容量信号の電位を変化させ、
    　前記第１入力端子と各補助容量線の出力端とは複数の終端部を介して互いに接続され、
    　前記第２入力端子には、選択状態の走査信号線に沿って配置された補助容量線に印加すべき補助容量信号が前記補助容量線駆動回路から与えられ、
    　前記出力端子と各補助容量線の入力端とは、対応する切替スイッチの前記第１切替端子を介して互いに接続され、
    　前記補助容量線駆動回路と各補助容量線の入力端とは、対応する切替スイッチの前記第２切替端子を介して互いに接続され、
    　各切替スイッチは、所定の信号に応じて、前記第１切替端子を選択し、または前記第２切替端子を選択するように制御されることを特徴とする、表示装置。
  2. 　各切替スイッチは、対応する補助容量線に沿っている走査信号線が選択状態のときに前記第１切替端子を選択し、当該走査信号線が非選択状態のときに前記第２切替端子を選択するように制御されることを特徴とする、請求項１に記載の表示装置。
  3. 　前記補助容量線駆動回路と前記第２入力端子とは、前記複数の補助容量線にそれぞれ対応して設けられた複数の入力端側スイッチング素子を介して互いに接続され、
    　各入力端側スイッチング素子の導通端子の一方は、前記補助容量線駆動回路に接続されると共に、対応する補助容量線に前記第２切替端子を介して接続され、
    　各入力端側スイッチング素子の導通端子の他方は前記第２入力端子に接続されていることを特徴とする、請求項２に記載の表示装置。
  4. 　各入力端側スイッチング素子の制御端子は対応する走査信号線に接続され、
    　各入力端側スイッチング素子は、前記対応する走査信号線が選択状態のときに導通状態、非選択状態のときに遮断状態となることを特徴とする、請求項３に記載の表示装置。
  5. 　各終端部は、出力端側スイッチング素子であることを特徴とする、請求項２に記載の表示装置。
  6. 　各出力端側スイッチング素子の制御端子は対応する走査信号線に接続され、
    　各出力端側スイッチング素子は、前記対応する走査信号線が選択状態のときに導通状態、非選択状態のときに遮断状態となることを特徴とする、請求項５に記載の表示装置。
  7. 　第１抵抗素子をさらに備え、
    　各終端部は容量素子であり、
    　前記第１入力端子には、選択状態の走査信号線に沿って配置された補助容量線に印加すべき補助容量信号が前記第１抵抗素子を通して与えられると共に、当該補助容量線の出力端から出力された補助容量信号が当該補助容量線の出力端に接続された容量素子を通して与えられることを特徴とする、請求項２に記載の表示装置。
  8. 　第２抵抗素子をさらに備え、
    　前記第１入力端子には、選択状態の走査信号線に沿って配置された補助容量線に印加すべき補助容量信号が前記第１抵抗素子を通して与えられると共に、当該補助容量線の出力端から出力された補助容量信号が当該補助容量線の出力端に接続された容量素子および前記第２抵抗素子を通して与えられることを特徴とする、請求項７に記載の表示装置。
  9. 　前記補助容量線駆動回路と前記第２入力端子とは互いに直接接続され、
    　前記第２入力端子には、選択状態の走査信号線に沿って配置された補助容量線に印加されるべき補助容量信号と同電位の信号が与えられることを特徴とする、請求項２に記載の表示装置。
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