KR20130063875A - 반도체 소자 - Google Patents
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Abstract
반도체 소자가 제공된다. 본 발명의 일 실시예에 따른 반도체 소자는, 기판 상에 수직 신장되는 복수의 전극 구조물들; 및 복수의 전극 구조물들 사이에 위치하고, 복수의 전극 구조물들의 일부에 접하며 금속 산화물을 포함하는 적어도 하나의 제1 지지층, 및 제1 지지층과 접하는 적어도 하나의 제2 지지층을 포함하는 적어도 하나의 지지부를 포함하고, 금속 산화물은 비결정질을 포함한다.
Description
본 발명의 기술적 사상은 반도체 소자에 관한 것으로서, 더욱 구체적으로는, 커패시터를 포함하는 반도체 소자에 관한 것이다.
최근 디램(DRAM)과 같은 반도체 소자의 경우, 집적도가 높아지면서 소자가 차지하는 면적은 줄어드는 반면에, 필요한 정전용량은 유지 또는 증가하는 것이 요구되고 있다. 기존에 사용하던 유전막을 계속 사용할 수 있고 비교적 공정을 구현하기가 쉽다는 이유에서, 커패시터의 하부 전극을 입체화하고 그 높이를 증가시키는 방법이 채택되고 있으며, 그 중 널리 알려진 방법이 실린더형 또는 필라형으로 하부 전극을 형성하는 방법이다.
본 발명의 기술적 사상이 이루고자 하는 기술적 과제는, 신뢰성이 향상된 반도체 소자를 제공하는 데에 있다.
본 발명의 일 실시예에 따른 반도체 소자가 제공된다. 상기 반도체 소자는, 기판 상에 수직 신장되는 복수의 전극 구조물들; 및 상기 복수의 전극 구조물들 사이에 위치하고, 상기 복수의 전극 구조물들의 일부에 접하며 금속 산화물을 포함하는 적어도 하나의 제1 지지층, 및 상기 제1 지지층과 접하는 적어도 하나의 제2 지지층을 포함하는 적어도 하나의 지지부를 포함하고, 상기 금속 산화물은 비결정질을 포함한다.
본 발명의 일부 실시예들에서, 상기 적어도 하나의 제1 지지층은 상기 적어도 하나의 제2 지지층보다 두께가 얇을 수 있다.
본 발명의 일부 실시예들에서, 상기 적어도 하나의 제1 지지층 및 상기 적어도 하나의 제2 지지층은 교번적으로 배치될 수 있다.
본 발명의 일부 실시예들에서, 상기 지지부는, NH4OH 용액에 대하여 실리콘보다 식각율이 낮은 물질을 포함할 수 있다.
본 발명의 일부 실시예들에서, 상기 금속 산화물은 TiO, TaO, AlO, TaTiO 및 TaSiO 중 적어도 하나를 포함할 수 있다.
본 발명의 일부 실시예들에서, 상기 적어도 하나의 제2 지지층은 SiO, SiN, SiCN, SiOC, SiON 및 SiOCN 중 적어도 하나를 포함할 수 있다.
본 발명의 일부 실시예들에서, 상기 적어도 하나의 제2 지지층은, 상기 적어도 하나의 제1 지지층과 다른 금속 산화물을 포함할 수 있다.
본 발명의 일부 실시예들에서, 상기 적어도 하나의 제1 지지층과 상기 복수의 전극 구조물들 사이의 접착력은, 상기 적어도 하나의 제2 지지층과 상기 복수의 전극 구조물들 사이의 접착력보다 강할 수 있다.
본 발명의 일부 실시예들에서, 상기 적어도 하나의 제1 지지층은 10 Å 내지 200 Å의 두께를 가질 수 있다.
본 발명의 일부 실시예들에서, 상기 지지부는 상기 기판으로부터 서로 다른 높이에 복수 개 배치되고, 상기 지지부 중 적어도 하나는 상기 복수의 전극 구조물들 상단부에 배치될 수 있다.
본 발명의 일부 실시예들에서, 상기 복수 개의 지지부들은 서로 다른 두께를 가질 수 있다.
본 발명의 일부 실시예들에서, 상기 복수의 전극 구조물들은 루테늄 산화물을 포함할 수 있다.
본 발명의 다른 형태에 따른 반도체 소자가 제공된다. 상기 반도체 소자는, 기판 상에 수직 신장되는 복수의 전극 구조물들; 및 상기 복수의 전극 구조물들 사이에 위치하고, 상기 복수의 전극 구조물들의 일부에 접하며 금속 산화물을 포함하는 복수의 제1 지지층들, 및 상기 복수의 제1 지지층들과 접하며 상기 복수의 전극 구조물들과 이격되어 배치되는 제2 지지층을 포함하는 적어도 하나의 지지부를 포함하고, 상기 금속 산화물은 비결정질을 포함한다.
본 발명의 일부 실시예들에서, 상기 적어도 하나의 지지부는 수직 방향에서 상기 복수의 전극 구조물들의 양단으로부터 이격된 위치에 배치될 수 있다.
본 발명의 다른 형태에 따른 반도체 소자가 제공된다. 상기 반도체 소자는, 기판 상에 수직 신장되는 복수의 전극 구조물들; 및 상기 복수의 전극 구조물들의 일부와 접하며 상기 복수의 전극 구조물들의 사이에 위치하고, 비결정질의 금속 산화물을 포함하는 지지부를 포함한다.
본 발명의 기술적 사상에 따른 반도체 소자에 따르면, 금속 산화물을 포함하는 지지부를 사용함으로써, 전극과의 접착 특성이 향상된 반도체 소자를 제공할 수 있다.
또한, 금속 산화물을 비결정질로 형성함으로써, 지지부에 의한 누설 전류를 감소시킬 수 있다.
도 1은 본 발명의 일 실시예에 따른 반도체 소자의 전극 구조물들 및 지지부의 배치를 개략적으로 도시하는 평면도이다.
도 2는 도 1의 반도체 소자를 개략적으로 도시하는 사시도이다.
도 3a 내지 도 3h는 본 발명의 일 실시예에 따른 반도체 소자의 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 단면도들이다.
도 4는 본 발명의 일 실시예에 따른 반도체 소자의 전극 구조물들 및 지지부의 배치를 개략적으로 도시하는 평면도이다.
도 5는 도 4의 반도체 소자를 개략적으로 도시하는 사시도이다.
도 6a 내지 도 6e는 본 발명의 일 실시예에 따른 반도체 소자의 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 단면도들이다.
도 7a 내지 도 7c는 본 발명의 다른 실시예들에 따른 반도체 소자의 일부를 도시한 단면도들이다.
도 2는 도 1의 반도체 소자를 개략적으로 도시하는 사시도이다.
도 3a 내지 도 3h는 본 발명의 일 실시예에 따른 반도체 소자의 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 단면도들이다.
도 4는 본 발명의 일 실시예에 따른 반도체 소자의 전극 구조물들 및 지지부의 배치를 개략적으로 도시하는 평면도이다.
도 5는 도 4의 반도체 소자를 개략적으로 도시하는 사시도이다.
도 6a 내지 도 6e는 본 발명의 일 실시예에 따른 반도체 소자의 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 단면도들이다.
도 7a 내지 도 7c는 본 발명의 다른 실시예들에 따른 반도체 소자의 일부를 도시한 단면도들이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다. 본 발명의 실시예들은 당해 기술 분야에서 통상의 지식을 가진 자에게 본 발명을 더욱 완전하게 설명하기 위하여 제공되는 것이며, 하기 실시예는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 하기 실시예에 한정되는 것은 아니다. 오히려, 이들 실시예는 본 개시를 더욱 충실하고 완전하게 하고, 당업자에게 본 발명의 사상을 완전하게 전달하기 위하여 제공되는 것이다.
본 명세서에서 사용된 용어는 특정 실시예를 설명하기 위해 사용된 것이며, 본 발명을 한정하기 위한 것이 아니다. 단수의 표현은 문맥상 명백하게 다르게 지적하는 것이 아니라면, 복수의 표현을 포함한다. 본 명세서에서 사용되는 경우 "포함하다", "구비하다", 또는 "가지다" 등과 같은 용어는 명세서에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부품 또는 이들의 조합이 존재함을 특정하려는 것이며, 하나 이상의 다른 특징, 숫자, 단계, 동작, 구성요소, 부품 또는 이들의 조합의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 해석되어야 한다. 용어 "및/또는"은 해당 열거된 항목 중 어느 하나 및 하나 이상의 모든 조합을 포함한다.
본 명세서에서 "제1", "제2" 등의 용어가 다양한 구성요소들을 설명하기 위해 사용되지만, 상술한 구성요소들은 용어에 의해 한정되어서는 안 된다. 상술한 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다.
도면들에 있어서, 예를 들면, 제조 기술 및/또는 공차(tolerance)에 따라, 도시된 형상의 변형들이 예상될 수 있다. 따라서, 본 발명의 실시예는 본 명세서에 도시된 영역의 특정 형상에 제한된 것으로 해석되어서는 아니 되며, 예를 들면 제조상 초래되는 형상의 변화를 포함하여야 한다. 동일한 부호는 시종 동일한 요소를 의미한다. 나아가, 도면에서의 다양한 요소와 영역은 개략적으로 그려진 것이다. 따라서, 본 발명은 첨부한 도면에 그려진 상대적인 크기나 간격에 의해 제한되지 않는다.
도 1은 본 발명의 일 실시예에 따른 반도체 소자의 전극 구조물들 및 지지부의 배치를 개략적으로 도시하는 평면도이다.
도 2는 도 1의 반도체 소자를 개략적으로 도시하는 사시도이다.
도 1 및 도 2에 예시된 반도체 소자(1000)의 구조는 예를 들면 DRAM(Dynamic Random Access Memory)의 셀 어레이(cell array) 영역에 적용될 수 있다. 그러나, 본 발명은 이에 한정되는 것은 아니다. 도 1 및 도 2를 참조하면, 반도체 소자(1000)는 기판(100) 내의 복수의 게이트 라인들(110), 복수의 비트 라인들(130) 및 복수의 전극 구조물들(180)을 포함한다.
기판(100)은, 예를 들어 실리콘 또는 실리콘-게르마늄 등과 같은 반도체를 포함할 수 있으며, 에피택셜 층, SOI(Silicon On Insulator)층, 또는 SeOI(Semiconductor On Insulator)층 등을 포함할 수 있다. 기판(100)에는 복수의 게이트 라인들(110) 및 복수의 비트 라인들(130) 등을 분리하기 위한 소자분리막들(미도시)이 형성되어 있을 수 있다.
게이트 라인(110)은 기판(100) 내에서, 일 방향, 예를 들어 x 방향으로 연장되도록 배치될 수 있다. 게이트 라인(110)은, y 방향에서 서로 인접한 전극 구조물들(180)의 사이에 배치될 수 있다. 게이트 라인(110)은 BCAT(buried channel array transistor)을 구성하는 매몰 워드 라인일 수 있다. 게이트 절연층(112)은 게이트 라인(110)의 측벽에 형성되고, 게이트 라인(110)은 게이트 절연층(112) 상에 기판(100)의 상면보다 낮은 높이로 형성될 수 있다. 다만, 본 발명은 이에 한정되지 않으며, 실시예들에 따라, 게이트 라인(110)은 기판(100) 상에 배치될 수도 있다.
게이트 절연층(112)은 산화물, 질화물 및 산질화물로 이루어질 수 있다. 또한, 게이트 절연층(112)은 예를 들어, 실리콘 산화물 또는 고유전율을 가지는 절연 물질을 포함할 수 있다. 게이트 라인(110)은 금속, 금속 질화물, 또는 도핑된(doped) 폴리실리콘으로 이루어질 수 있다. 예를 들면, 게이트 라인(110)은 티타늄질화물(TiN)로 이루어질 수 있다. 복수의 게이트 라인들(110)의 상부는 캡핑층(117)으로 덮일 수 있다. 캡핑층(117)은 예를 들어, 실리콘 질화막으로 이루어질 수 있다.
기판(100)의 상면에는 제1 내지 제4 절연층(122, 124, 126, 128)이 형성될 수 있다. 비트 라인(130)은 제3 절연층(126) 내에서, 게이트 라인들(110)과 수직하게 일 방향, 예를 들어 y 방향으로 연장될 수 있다. 실시예들에 따라, 비트 라인(130)은 기판(100) 내에 매몰 비트 라인의 형태로 배치될 수도 있다. 비트 라인(130)은 기판(100)과 다이렉트 콘택 플러그(135)에 의해 전기적으로 연결될 수 있다. 비트 라인(130) 및 다이렉트 콘택 플러그(135)는 각각 도전성 물질로 이루어질 수 있으며, 예를 들어, 도핑된 폴리실리콘 또는 텅스텐(W)을 포함할 수 있다.
복수의 전극 구조물들(180)은, 도 1에 도시된 바와 같이, x 방향 및 y 방향을 따라 반복적으로 기판(100) 상에 배열될 수 있다. 도 1에 도시된 바와 같이, 복수의 전극 구조물들(180)은 x 방향으로 제1 피치(D1)의 간격으로 이격하여 배열되고, y 방향으로 제2 피치(D2)의 간격으로 이격하여 배열될 수 있다. 도 1에서, 제1 피치(D1)는 제2 피치(D2)와 거의 동일한 크기인 것으로 도시되어 있지만, 본 발명은 제 1피치(D1)와 제2 피치(D2)가 동일한 것에 한정되는 것은 아니다.
전극 구조물(180)은 기판(100) 상에서, x 방향과 y 방향에 수직한 방향, 예컨대, z 방향으로 연장되는 가늘고 긴 형상을 가질 수 있다. 전극 구조물(180)은 폭에 대한 높이의 비인 종횡비(aspect ratio)가 약 10 내지 35 사이의 범위에 속할 수 있다.
본 실시예에서, 전극 구조물(180)은 필라(pillar)형, 즉 원기둥 형상으로 도시되었으나, 다른 실시예에서, 전극 구조물(180)은 실린더(cylinder) 형상을 가질 수 있다. 본 명세서에서, '필라형'이라는 용어는, 도 2에 도시된 것과 같은 속이 채워진 원기둥 형상을 의미하는 표현으로 사용된다. 전극 구조물(180)은 예를 들어, 도핑된 폴리실리콘, 티타늄 질화물(TiN), 텅스텐(W), 티타늄(Ti), 루테늄(Ru), 및 텅스텐 질화물(WN) 중 적어도 하나를 포함할 수 있다. 특히, 전극 구조물(180)은 루테늄산화물(RuOX)과 같은 산화물 계열의 도전성 물질을 포함할 수 있다.
전극 구조물(180)은 소정 영역에서 커패시터 콘택 플러그(140)를 통해, 기판(100) 내의 게이트 라인(110)의 소오스/드레인 영역(미도시)에 접속될 수 있다. 본 실시예에서, 전극 구조물(180)은 커패시터 콘택 플러그(140)를 통해 바로 기판(100)과 연결되는 것으로 도시되었으나, 본 발명은 이에 한정되지 않는다. 전극 구조물(180)은, 예를 들어, 적어도 하나의 콘택 패드(미도시) 및/또는 적어도 하나의 콘택 플러그(미도시)를 통해 기판(100)과 연결될 수도 있다.
복수의 전극 구조물들(180)은 도 1에 도시된 개수보다 더 많은 개수 또는 적은 개수로 배치될 수 있다. 본 실시예에서, 전극 구조물(180)은 캐패시터의 하부 전극에 해당할 수 있다. 그러나, 본 발명이 DRAM의 셀 커패시터의 하부 전극에만 적용되는 것은 아니며, 높은 종횡비를 가지면서 반복적으로 배치되어야 하는 구조물들에 대해 적용될 수 있다.
제1 지지부(160) 및 제2 지지부(170)가 복수의 전극 구조물들(180) 사이에 위치할 수 있다. 제1 지지부(160) 및 제2 지지부(170)는 종횡비가 큰 전극 구조물(180)이 기울어지는 것을 방지하는 역할을 수행할 수 있다. 제1 지지부(160) 및 제2 지지부(170)는 전극 구조물(180)의 측면과 부분적으로 접촉함으로써 전극 구조물(180)을 지지한다. 제1 지지부(160) 및 제2 지지부(170)는 전극 구조물(180)의 소정의 높이에서 기판(100)의 상면에 평행하게 배치된 판형의 형상을 가질 수 있다.
제1 지지부(160) 및 제2 지지부(170)는 개방 영역(OP1)을 포함할 수 있다. 개방 영역(OP1)은 제1 지지부(160) 및 제2 지지부(170)에 반복적이고 규칙적으로 형성될 수 있다. 개방 영역(OP1)은 상기 제1 피치(D1)의 x 방향 치수 및 상기 제2 피치의 3배의 y 방향 치수(D2*3)를 갖는 형상, 예컨대, 직사각형 형상을 가질 수 있다. 개방 영역(OP1)을 통해, 전극 구조물(180) 중 제1 지지부(160) 및 제2 지지부(170)보다 아래에 위치한 부분에 대해서도 후속 공정을 수행할 수 있다. 이러한 후속 공정의 예로서, 전극 구조물(180)이 DRAM의 셀 커패시터의 하부 전극인 경우, 전극 구조물(180)의 표면 상에 유전층(185)(도 3h 참조) 및 상부 전극(187)(도 3h 참조)이 형성될 수 있다.
도 2에 도시된 바와 같이, 제1 지지부(160) 및 제2 지지부(170)는 각각 전극 구조물(180)의 소정 높이에 배치될 수 있다. 예컨대, 제1 지지부(160)는 전극 구조물(180)의 z 방향에서의 양단으로부터 이격되어, 전극 구조물(180)의 중앙보다 하측에 위치할 수 있다. 또한, 제2 지지부(170)는 상단부, 즉, 전극 구조물(180)의 중앙보다 상측에 위치할 수 있다. 이에 의해 전극 구조물(180)은 제1 지지부(160)의 하부에서 제1 길이(L1)만큼 노출될 수 있고, 제1 지지부(160)와 제2 지지부(170)의 사이에서 제2 길이(L2)만큼 노출될 수 있다. 상기 제1 길이(L1)는 상기 제2 길이(L2)와 동일하거나 클 수 있다. 또한, 전극 구조물(180)은 제2 지지부(170)의 상부에서 제3 길이(L3)만큼 노출될 수 있다. 상기 제3 길이(L3)는 상기 제1 길이(L1) 및 상기 제2 길이(L2)보다 작을 수 있다.
다른 실시예에서, 제2 지지부(170)는 전극 구조물들(180)이 상부로 돌출되지 않도록 전극 구조물들(180)의 상면과 동일한 높이에 배치될 수도 있다. 또한, 지지부들(160, 170)의 수는 도시된 것에 한정되지 않으며, 3개 이상의 지지부들(160, 170)이 배치될 수도 있다.
제1 지지부(160) 및 제2 지지부(170)는 각각 제1 지지층(162, 172), 제2 지지층(164, 174) 및 제3 지지층(166, 176)을 포함할 수 있다. 제1 지지부(160)의 두께(T1) 및 제2 지지부(170)는 두께(T2)는 동일할 수 있으며, 또는 서로 다를 수도 있다. 일 실시예에서, 제2 지지부(170)는 두께(T2)가 제1 지지부(160)의 두께(T1)보다 클 수 있다. 제1 지지부(160) 및 제2 지지부(170)는 모두 다층구조로 이루어질 수 있으며, 도시되지는 않았으나 4 개 이상의 층을 포함할 수도 있다.
제1 지지층들(162, 172), 제2 지지층들(164, 174) 및 제3 지지층들(166, 176)은, 전극 구조물들(180)을 형성하기 위한 몰드 물질의 습식 식각 시 식각되지 않는 물질을 포함할 수 있다. 예를 들어, 상기 몰드 물질이 실리콘(Si)을 포함하는 경우, 식각액인 NH4OH 용액에 대하여 실리콘보다 식각율이 낮은 물질을 포함할 수 있다.
제1 지지층들(162, 172) 및 제3 지지층들(166, 176)은 금속 산화물을 포함할 수 있다. 상기 금속 산화물은 예를 들어 전이 금속 산화물일 수 있다. 상기 금속 산화물은 예를 들어, TiO, TaO, TaTiO, TaSiO 및 AlO 중 적어도 하나일 수 있으며, 비결정질(noncrystalline)을 적어도 부분적으로 포함할 수 있다. 상기 금속 산화물은 전극 구조물(180)이 루테늄산화물(RuO2)을 포함하는 경우, 루테늄산화물(RuO2)과의 접착 특성을 향상시킬 수 있다. 또한, 비결정질 금속 산화물을 사용하는 경우, 반도체 소자(1000)의 누설 전류를 감소시킬 수 있다. 제1 지지층들(162, 172) 및 제3 지지층들(166, 176)이 금속 산화물을 포함하는 경우, 각각의 두께(T11, T13)는 10 Å 내지 200 Å의 범위일 수 있으며, 예를 들어 100 Å일 수 있다. 제1 지지층들(162, 172) 및 제3 지지층들(166, 176)의 두께(T11, T13)가 상대적으로 큰 경우, 형성 과정에서 결정화될 수 있기 때문이다.
제2 지지층들(164, 174)은 제1 지지층들(162, 172) 및 제3 지지층들(166, 176)과 다른 물질로 이루어질 수 있다. 예를 들어, 제2 지지층들(164, 174)은 비결정질 물질을 포함할 수 있다. 제2 지지층들(164, 174)은, 예를 들어, SiO, SiN, SiCN, SiOC, SiON 및 SiOCN 중 적어도 하나를 포함할 수 있다. 제2 지지층들(164, 174)은, 루테늄산화물(RuO2)과의 접착 특성이 제1 지지층들(162, 172) 및 제3 지지층들(166, 176)보다 약할 수 있다.
제2 지지층들(164, 174)의 두께(T12)는, 제1 지지층들(162, 172) 및 제3 지지층들(166, 176)의 두께(T11, T13)와 동일하거나 클 수 있다. 따라서, 제2 지지층들(164, 174)은 제1 지지부(160) 및 제2 지지부(170) 전체의 두께(T1, T2)를 일정 수준으로 유지하면서, 그 안에서 제1 지지층들(162, 172) 및 제3 지지층들(166, 176)의 두께(T11, T13) 감소를 가능하게 한다.
도 3a 내지 도 3h는 본 발명의 일 실시예에 따른 반도체 소자의 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 단면도들이다. 도 3a 내지 도 3h는 각각 도 1의 X - X'선 단면에 대응되는 부분의 단면 구조를 도시한다.
도 3a를 참조하면, 복수의 게이트 라인들(110)(도 2 참조), 복수의 비트 라인들(130) 및 복수의 커패시터 콘택 플러그들(140)이 형성된 기판(100)이 제공된다. 제4 절연층(128) 및 복수의 커패시터 콘택 플러그들(140) 상에 식각 정지층(150), 제1 몰드층(152), 제1 지지막(160L), 제2 몰드층(154), 제2 지지막(170L) 및 하드 마스크층(156)이 순차적으로 적층된 적층 구조물이 형성된다. 상기 적층 구조물 상에는 전극 구조물들(180)(도 2 참조)을 형성하기 위한 제1 마스크 패턴(192)이 형성될 수 있다.
제1 몰드층(152) 및 제2 몰드층(154)은, 제1 지지막(160L) 및 제2 지지막(170L)에 대하여 식각 선택비가 다른 물질로 형성될 수 있다. 제1 몰드층(152) 및 제2 몰드층(154)은, 예를 들어, 폴리실리콘, 비정질 실리콘, 또는 실리콘게르마늄(SiGe)으로 이루어질 수 있다. 예를 들어, 제1 몰드층(152) 및 제2 몰드층(154)이 폴리실리콘 또는 비정질 실리콘으로 형성되는 경우, 제1 지지막(160L) 및 제2 지지막(170L)은 식각액인 NH4OH 용액에 대하여 식각율이 실리콘보다 낮은 물질을 포함할 수 있다.
제1 지지막(160L) 및 제2 지지막(170L)은 각각 제1 지지 플레이트들(162L, 172L), 제2 지지 플레이트들(164L, 174L) 및 제3 지지 플레이트들(166L, 176L)을 포함한다. 제1 지지 플레이트들(162L, 172L) 및 제3 지지 플레이트들(166L, 176L)은 비결정질의 금속 산화물을 포함할 수 있다. 상기 금속 산화물은 예를 들어, TiO, TaO, TaTiO, TaSiO 및 AlO 중 적어도 하나일 수 있다. 제1 지지 플레이트들(162L, 172L) 및 제3 지지 플레이트들(166L, 176L) 각각의 두께는 10 Å 내지 200 Å의 범위일 수 있으며, 예를 들어 100 Å일 수 있다. 제2 지지 플레이트들(164L, 174L)은 예를 들어, SiO, SiN, SiCN, SiOC, SiON 및 SiOCN 중 적어도 하나를 포함할 수 있다.
본 단계에서, 제1 몰드층(152) 및 제2 몰드층(154)이 폴리실리콘으로 이루어지는 경우, 먼저 비정질 실리콘층을 형성한 후, 열처리에 의해 결정화시킬 수 있다. 상기 열처리는 600 ℃ 내지 800 ℃의 온도에서 수행될 수 있다. 또는, 저온 결정화 공정을 이용하여 600 ℃ 이하의 온도에서 폴리실리콘으로 증착하고, 별도의 열처리 공정을 생략할 수도 있다.
도 3b를 참조하면, 전극 구조물들(180)을 형성할 영역에서 하드 마스크층(156), 제2 지지막(170L), 제2 몰드층(154), 제1 지지막(160L) 및 제1 몰드층(152)을 식각하여 다수의 제1 홀들(H1)을 형성한다. 상기 식각 공정 시, 식각 정지층(150)이 식각 정지를 위해 이용될 수 있으며, 커패시터 콘택 플러그들(140)이 노출되도록 상기 제1 홀들(H1) 내의 식각 정지층(150)도 제거된다.
제1 지지막(160L) 및 제2 지지막(170L)도 제1 홀(H1)에 의해 일부가 식각되어, 제1 지지 패턴(160P) 및 제2 지지 패턴(170P)이 형성된다. 제1 지지 패턴(160P) 및 제2 지지 패턴(170P)은 각각 제1 지지 패턴층들(162P, 172P), 제2 지지 패턴층들(164P, 174P) 및 제3 지지 패턴층들(166P, 176P)을 포함한다.
도 3c를 참조하면, 먼저 제1 홀(H1) 내에 도전성 물질을 매립하는 공정이 수행된다. 상기 도전성 물질은, 예를 들어, 도핑된 폴리실리콘, 실리콘게르마늄(SiGe), 티타늄 질화물(TiN), 텅스텐(W), 티타늄(Ti), 루테늄(Ru), 및 텅스텐 질화물(WN) 중 적어도 하나를 포함할 수 있다. 특히, 전극 구조물(180)은 루테늄산화물(RuOX)과 같은 산화물 계열의 도전성 물질을 포함할 수 있다.
다음으로, 개방 영역(OP1)을 형성하기 위한 제2 마스크 패턴(194)이 전극 구조물들(180) 및 하드 마스크층(156) 상에 형성될 수 있다. 제2 마스크 패턴(194)을 이용하여, 하드 마스크층(156)을 패터닝하는 공정이 수행된다.
도 3d를 참조하면, 노출된 제2 지지 패턴(170P)을 제거하는 공정이 수행된다. 상기 제거 공정은, 예를 들어 건식 식각에 의할 수 있다. 제2 지지 패턴(170P)은, 도 1에 도시된 것과 같이, 개방 영역(OP1)의 전극 구조물들(180) 사이에서 제거될 수 있다.
상기 제거 공정에 의해 제2 지지부(170)가 형성되며, 개방 영역(OP1)을 통해 제2 몰드층(154)의 일부가 노출된다. 개방 영역(OP1)은 도 1과 같이 소정 간격으로 복수 개 형성될 수 있다.
도 3e를 참조하면, 제2 몰드층(154)을 제거하는 공정이 수행된다. 제2 몰드층(154)은 개방 영역(OP1)을 통해 식각제와 접촉함으로써 선택적으로 제거할 수 있다. 예를 들어, 제2 몰드층(154)이 실리콘으로 이루어진 경우, 상기 식각제는 NH4OH 용액일 수 있다. 식각제는 개방 영역(OP1)을 통해 노출된 제2 몰드층(154)을 식각한 후 점차 개방 영역(OP1)의 측면으로 확장되어, 제2 몰드층(154)을 모두 제거할 수 있다.
도 3f를 참조하면, 개방 영역(OP1) 내의 제1 지지 패턴(160P)을 제거하는 공정이 수행된다. 상기 제거 공정은, 예를 들어 건식 식각에 의할 수 있다. 본 단계에서는, 별도의 마스크 패턴 없이 상기 제거 공정을 수행할 수 있다. 이 경우, 개방 영역(OP1) 이외의 영역에서는 상부의 하드 마스크층(156)이 제거되고, 개방 영역(OP1)에서만 제1 지지 패턴(160P)이 제거될 수 있다. 따라서, 도 3a에서 상술한 하드 마스크층(156)의 형성 시에, 하드 마스크층(156)의 두께는 본 단계를 고려하여 결정될 수 있다. 즉, 개방 영역(OP1)의 제1 지지 패턴(160P)이 모두 제거될 때까지 제2 지지 패턴(170P)이 제거되지 않도록, 하드 마스크층(156)의 두께가 결정될 수 있다. 하드 마스크층(156)이 잔존하는 경우, 별도의 공정으로 제거할 수 있다.
상기 제1 지지 패턴(160P)의 제거 공정에 의해 제1 지지부(160)가 형성되며, 개방 영역(OP1)을 통해 제1 몰드층(152)의 일부가 노출된다.
도 3g를 참조하면, 제1 몰드층(152)을 제거하는 공정이 수행된다. 제1 몰드층(152)은 개방 영역(OP1)을 통해 식각제와 접촉하여 선택적으로 제거할 수 있다. 상기 식각제는 예를 들어, 제1 몰드층(152)이 실리콘으로 이루어진 경우, NH4OH 용액일 수 있다. 식각제는 개방 영역(OP1)을 통해 노출된 제1 몰드층(152)을 식각하고 점차 개방 영역(OP1)의 측면으로 확장되어, 제1 몰드층(152)을 모두 제거할 수 있다.
제1 몰드층(152)이 제거된 후에도, 제1 지지부(160) 및 제2 지지부(170)에 의해 높은 종횡비의 전극 구조물들(180)이 기울어짐 없이 유지될 수 있다. 또한, 제1 지지부(160) 및 제2 지지부(170)가 금속 산화물을 포함하므로, 전극 구조물들(180)에 접착력 있게 부착되어 전극 구조물들(180)을 수직으로 유지시킬 수 있다.
도 3h를 참조하면, 전극 구조물들(180), 제1 지지부(160), 제2 지지부(170), 및 식각 정지층(150)의 노출된 표면에 유전층(185) 및 상부 전극(187)을 순차적으로 형성하는 공정이 수행된다. 유전층(185)은 예를 들어, ZrO2, Al2O3, Hf2O3과 같은 고유전율 물질 중 적어도 하나를 포함할 수 있다. 유전층(185)은 상기 고유전율 물질을 두 층 이상 포함하는 복합층으로 이루어질 수도 있다. 상부 전극(187)은 예를 들어, 도핑된 폴리실리콘, 티타늄 질화물(TiN), 텅스텐(W), 티타늄(Ti), 루테늄(Ru), 텅스텐 질화물(WN) 중 적어도 하나로 형성될 수 있다. 상부 전극(187)도 두 층 이상을 포함하는 복합층으로 이루어질 수 있다.
전극 구조물(180), 유전층(185) 및 상부 전극(187)은 반도체 소자의 커패시터를 구성할 수 있다.
도 4는 본 발명의 일 실시예에 따른 반도체 소자의 전극 구조물들 및 지지부의 배치를 개략적으로 도시하는 평면도이다.
도 5는 도 4의 반도체 소자를 개략적으로 도시하는 사시도이다.
도 4 및 도 5에서, 도 1 및 도 2와 동일한 형태를 가지는 구성 요소는 동일한 참조 번호로 나타내며, 따라서 중복되는 설명은 생략한다. 도 4 및 도 5를 참조하면, 반도체 소자(2000)는 기판(100) 내의 복수의 게이트 라인들(110), 복수의 비트 라인들(130) 및 복수의 전극 구조물들(180a)을 포함한다.
복수의 전극 구조물들(180a)은, 도 4에 도시된 것과 같이 x 방향 및 y 방향을 따라 반복적으로 기판(100) 상에 배열될 수 있다. 복수의 전극 구조물들(180a)은, x 방향으로 소정 간격으로 이격하여 배열되고, y 방향으로 서로 엇갈려서 배열될 수 있다.
제1 지지부(160a) 및 제2 지지부(170a)가 복수의 전극 구조물들(180a) 사이에 위치할 수 있다. 제1 지지부(160a) 및 제2 지지부(170a)는 전극 구조물(180a)의 측면과 부분적으로 접촉함으로써 전극 구조물(180a)을 지지한다. 제1 지지부(160a) 및 제2 지지부(170a)는 전극 구조물(180a)의 소정의 높이에서 기판(100)에 평행하게 배치된 판형의 형상을 가질 수 있다.
제1 지지부(160a) 및 제2 지지부(170a)는 개방 영역(OP2)을 포함할 수 있다. 개방 영역(OP2)은 제1 지지부(160a) 및 제2 지지부(170a) 내에 반복적이고 규칙적으로 형성될 수 있다. 본 실시예에서, 개방 영역(OP2)은 평행사변형의 형상을 가질 수 있다.
제1 지지부(160a) 및 제2 지지부(170a)는 각각, 전극 구조물(180a)에 접하는 제1 지지층(161, 171), 및 제2 지지층(163, 173)을 포함할 수 있다. 제1 지지층들(161, 171)의 z 방향으로의 길이(L4)는 제2 지지층들(163, 173)과 동일하게 도시되었으나, 다른 실시예에서 제2 지지층들(163, 173)보다 길 수 있다. 즉, 제1 지지층들(161, 171)의 상부면 및/또는 하부면이 제2 지지층들(163, 173)보다 상하로 돌출되도록 형성될 수 있다.
제1 지지부(160a) 및 제2 지지부(170a)는 전극 구조물들(180a) 형성하기 위한 몰드 물질의 습식 식각 시 식각되지 않는 물질을 포함할 수 있다. 예를 들어, 상기 몰드 물질이 실리콘을 포함하는 경우, 식각액인 NH4OH 용액에 대하여 식각율이 실리콘보다 낮은 물질을 포함할 수 있다.
제1 지지층들(161, 171)은 금속 산화물을 포함할 수 있다. 상기 금속 산화물은 예를 들어, TiO, TaO, TaTiO, TaSiO 및 AlO 중 적어도 하나일 수 있으며, 비결정질을 적어도 부분적으로 포함할 수 있다. 상기 금속 산화물은 전극 구조물(180a)이 루테늄산화물(RuO2)을 포함하는 경우, 루테늄산화물(RuO2)과의 접착 특성을 향상시킬 수 있다. 또한, 비결정질 금속 산화물을 사용하는 경우, 반도체 소자(2000)의 누설 전류를 감소시킬 수 있다. 제1 지지층들(161, 171)이 금속 산화물을 포함하는 경우, 측면 두께(T4)는 10 Å 내지 200 Å의 범위일 수 있으며, 예를 들어 100 Å일 수 있다.
제2 지지층들(163, 173)은 제1 지지층들(161, 171)과 다른 물질로 이루어질 수 있다. 예를 들어, 제2 지지층들(163, 173)은 SiO, SiN, SiCN, SiOC, SiON 및 SiOCN 중 적어도 하나를 포함할 수 있다.
도 6a 내지 도 6e는 본 발명의 일 실시예에 따른 반도체 소자의 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 단면도들이다. 도 6a 내지 도 6e는 각각 도 4의 X - X'선 단면에 대응되는 부분의 단면 구조를 도시한다.
도 6a를 참조하면, 복수의 게이트 라인들(110)(도 5 참조), 복수의 비트 라인들(130) 및 복수의 커패시터 콘택 플러그들(140)이 형성된 기판(100)이 제공된다. 제4 절연층(128) 및 복수의 커패시터 콘택 플러그들(140) 상에 식각 정지층(150), 제1 몰드층(152), 제1 지지부(160a)(도 5 참조)의 제2 지지 플레이트(163L), 제2 몰드층(154), 제2 지지부(170a)(도 5 참조)의 제2 지지 플레이트(173L) 및 하드 마스크층(156)이 순차적으로 적층된 적층 구조물이 형성된다. 상기 적층 구조물 상에는 전극 구조물들(180a)(도 5 참조)을 형성하기 위한 제1 마스크 패턴(192)이 형성될 수 있다.
제1 몰드층(152) 및 제2 몰드층(154)은 폴리실리콘 또는 비정질 실리콘으로 이루어질 수 있다. 제1 몰드층(152) 및 제2 몰드층(154)이 폴리실리콘으로 이루어지는 경우, 투과도가 상대적으로 높아 후속의 포토리소그래피 공정이 용이하며, 후속에서 몰드층들(152, 154)의 제거 시에 식각율이 상대적으로 높은 장점이 있다.
본 단계에서, 제1 몰드층(152) 및 제2 몰드층(154)이 폴리실리콘으로 이루어지는 경우, 먼저 비정질 실리콘층을 형성한 후, 열처리에 의해 결정화시킬 수 있다. 상기 열처리는 600 ℃ 내지 800 ℃의 온도에서 수행될 수 있다. 또는, 저온 결정화 공정을 이용하여 600 ℃ 이하의 온도에서 폴리실리콘으로 증착하고, 별도의 열처리 공정을 생략할 수도 있다.
도 6b를 참조하면, 전극 구조물들(180a)을 형성할 위치에 커패시터 콘택 플러그들(140)이 노출될 때까지 하드 마스크층(156), 제2 지지 플레이트(173L), 제2 몰드층(154), 제2 지지 플레이트(163L), 제1 몰드층(152), 및 식각 정지층(150)을 식각하여 복수의 제2 홀들(H2)을 형성한다.
제2 지지 플레이트들(163L, 173L)도 제2 홀(H2)에 의해 일부가 식각되어, 제2 지지층 패턴들(163P, 173P)이 형성된다.
다음으로, 제2 홀(H2) 내에 금속 산화물층(183)을 스페이서 형태로 형성한다. 금속 산화물층(183)은 후속에서, 제1 지지층들(161, 171)(도 5 참조)을 형성하기 위한 층이다.
도 6c를 참조하면, 먼저 금속 산화물층(183) 상에 도전성 물질을 형성하여, 제2 홀(H2)을 매립하는 전극 구조물들(180a)을 형성하는 공정이 수행된다. 상기 도전성 물질은, 예를 들어, 도핑된 폴리실리콘, 실리콘게르마늄(SiGe), 티타늄 질화물(TiN), 텅스텐(W), 티타늄(Ti), 루테늄(Ru), 및 텅스텐 질화물(WN) 중 적어도 하나를 포함할 수 있다. 특히, 전극 구조물(180a)은 루테늄산화물(RuOX)과 같은 산화물 계열의 도전성 물질을 포함할 수 있다.
다음으로, 개방 영역(OP2)을 형성하기 위한 제2 마스크 패턴(194)이 전극 구조물들(180a) 및 하드 마스크층(156) 상에 형성될 수 있다.
도 6d를 참조하면, 먼저 제2 마스크 패턴(194)을 이용하여, 개방 영역(OP2)의 하드 마스크층(156)을 제거하는 공정이 수행된다. 다음으로, 노출된 제2 지지부(170a)(도 5 참조)의 제2 지지층 패턴(173P)을 제거하는 공정이 수행된다. 상기 제거 공정은, 예를 들어 건식 식각에 의할 수 있다. 상기 제거 공정에 의해 제2 지지부(170a)의 제2 지지층(173)이 형성되며, 개방 영역(OP2)을 통해 제2 몰드층(154)의 일부가 노출된다.
다음으로, 노출된 제2 몰드층(154)을 제거하는 공정이 수행된다. 제2 몰드층(154)은 개방 영역(OP2)을 통해 식각제와 접촉하여 선택적으로 제거할 수 있다. 상기 식각제는 예를 들어, 제2 몰드층(154)이 실리콘으로 이루어진 경우, NH4OH 용액일 수 있다. 식각제는 개방 영역(OP2)을 통해 노출된 제2 몰드층(154)을 식각하고 점차 개방 영역(OP1)의 측면으로 확장되어, 제2 몰드층(154)을 모두 제거할 수 있다.
도 6e를 참조하면, 먼저, 제2 몰드층(154)이 제거됨으로써 노출된 제1 지지부(160a)(도 5 참조)의 제1 지지층 패턴(163P)을 제거하는 공정이 수행된다. 상기 제거 공정은, 예를 들어 건식 식각에 의할 수 있다. 본 단계에서는, 별도의 마스크 패턴 없이 상기 제거 공정을 수행할 수 있다. 이 경우, 개방 영역(OP2) 이외의 영역에서는 상부의 하드 마스크층(156)이 제거되고, 개방 영역(OP2)에서만 제1 지지층 패턴(163P)이 제거될 수 있다. 상기 제거 공정에 의해 제1 지지부(160a)의 제1 지지층(163)이 형성된다.
이어서, 개방 영역(OP2)을 통해 노출된 제1 몰드층(152)을 제거하는 공정이 수행된다. 상기 제거 공정은, 예를 들어, 선택적 습식 식각에 의할 수 있다.
다음으로, 도 5를 함께 참조하면, 몰드층들(152, 154)(도 6c 참조)이 제거됨으로써 노출되는 금속 산화물층(183)을 제거하는 공정이 수행될 수 있다. 상기 제거 공정은, 예를 들어, 선택적 습식 식각에 의할 수 있다. 이에 의해, 금속 산화물층(183)은 전극 구조물들(180a)과 제2 지지층들(163, 173) 사이에 잔존하여, 제1 지지층들(161, 171)을 이룬다. 금속 산화물층(183)은 전극 구조물들(180a)과 식각 정지층(150) 사이에도 잔존하여 지지부 잔존층(152)을 이룰 수 있다. 지지부 잔존층(152)도 제1 지지층들(161, 171) 함께 전극 구조물(180)에 대한 지지 역할을 수행할 수 있다.
선택적으로, 다른 실시예에서, 금속 산화물층(183)을 제거하는 공정은 생략될 수 있다. 이 경우, 전극 구조물들(180a)과 제2 지지층들(163, 173) 사이에 배치된 금속 산화물층(183)은 제1 지지층들(161, 171)을 이루고, 이외의 부분들은 후속 공정에 의해 유전층(185)(도 3h 참조)의 일부를 이룰 수 있다.
추가로, 도 3h를 참조하여 상술한 유전층(185) 및 상부 전극(187)의 형성 공정을 수행하여, 반도체 소자의 커패시터를 형성할 수 있다.
도 7a 내지 도 7c는 본 발명의 다른 실시예들에 따른 반도체 소자의 일부를 도시한 단면도들이다. 특히, 도 7a 내지 도 7c는 도 2의 S 영역에 해당하는 부분의 단면들을 도시한다.
도 7a를 참조하면, 지지부(260)는 제1 지지층(265) 및 제2 지지층(267)을 포함한다. 제1 지지층(265)은, 전극 구조물들(280)에 접촉하는 제1 영역들(265a), 및 인접한 전극 구조물들(280) 사이에서 제1 영역들(265a)의 일부를 연결하는 제2 영역(265b)을 포함한다. 제2 지지층(267)은, 제2 영역(265b)의 하부에서 제2 영역(265b)과 접하지 않는 제1 영역들(265a)을 연결하도록 배치된다.
제1 지지층(265)은 금속 산화물을 포함할 수 있다. 상기 금속 산화물은 예를 들어, TiO, TaO, TaTiO, TaSiO 및 AlO 중 적어도 하나일 수 있으며, 비결정질을 적어도 부분적으로 포함할 수 있다. 제2 지지층(267)은 제1 지지층(265)과 다른 물질을 포함할 수 있으며, 예를 들어, SiO, SiN, SiCN, SiOC, SiON 및 SiOCN 중 적어도 하나를 포함할 수 있다.
본 실시예의 지지부(260)는, 예를 들어, 제1 지지층(265)의 제1 영역(265a) 및 제2 영역(265b)을 다른 공정 단계에서 형성함으로써 제조될 수 있다. 예를 들어, 도 6a의 제2 지지 플레이트(163L)를 이중층으로 형성하여, 그 중 하나가 제2 지지층(267)을 형성하게 하고, 다른 하나가 제1 지지층(265)의 제2 영역(265b)을 형성하게 할 수 있다. 다음으로, 도 6a 내지 도 6e를 참조하여 설명한 것과 유사하게, 금속 산화물층(183)(도 6b 참조)을 이용하여 제1 지지층(265)의 제1 영역(265a)을 형성시킬 수 있다.
도 7b를 참조하면, 지지부(360)는 전극 구조물들(380) 사이에 배치되며, 제1 내지 제5 지지층(361, 362, 363, 364, 365)을 포함한다. 제1 내지 제5 지지층(361, 362, 363, 364, 365)은 각각 100 Å 이하의 두께를 가질 수 있다.
제1 지지층(361), 제3 지지층(363) 및 제5 지지층(365)은 모두 동일한 금속 산화물을 포함할 수 있다. 상기 금속 산화물은 예를 들어, TiO, TaO, TaTiO, TaSiO 및 AlO 중 적어도 하나일 수 있으며, 비결정질을 적어도 부분적으로 포함할 수 있다. 제2 지지층(362) 및 제4 지지층(364)은, 제1 지지층(361), 제3 지지층(363) 및 제5 지지층(365)과 다른 금속 산화물을 포함할 수 있다. 상기 금속 산화물은 예를 들어, TiO, TaO, TaTiO, TaSiO 및 AlO 중 적어도 하나일 수 있으며, 비결정질을 적어도 부분적으로 포함할 수 있다. 구체적으로, 제1 지지층(361), 제3 지지층(363) 및 제5 지지층(365)은 TiO이고, 제2 지지층(362) 및 제4 지지층(364)은 TaO일 수 있다.
본 실시예의 지지부(360)는, 예를 들어, 도 3a의 공정 단계에서, 다섯 개의 층으로 이루어지는 지지막들(160L, 170L)을 적층함으로써 형성할 수 있다.
도 7c를 참조하면, 지지부(460)는 전극 구조물들(480) 사이에 배치되며, 단일막으로 이루어질 수 있다. 지지부(460)는 약 200 Å 내지 500 Å 범위의 두께를 가질 수 있다.
지지부(460)는 금속 산화물을 포함할 수 있다. 상기 금속 산화물은 예를 들어, TiO, TaO, TaTiO, TaSiO 및 AlO 중 적어도 하나일 수 있다. 상기 금속 산화물은 비결정질을 적어도 부분적으로 포함할 수 있다.
소정 두께 이상의 단일막인 지지부(460)가 제조 과정에서 결정화되지 않도록 하기 위해, 다양한 공정이 고려될 수 있다.
먼저, 본 실시예의 지지부(460)를 형성하기 위한 일 실시예에 따르면, 도 3a를 참조하여 상술한 제조 과정에서, 예를 들어, 저온 결정화 공정을 이용하여 600 ℃ 이하의 온도에서 증착한 폴리실리콘으로 제1 몰드층(152) 및 제2 몰드층(154)을 형성할 수 있다. 이 경우, 저온에서 제1 몰드층(152) 및 제2 몰드층(154)을 형성함으로써, 공정 전체의 열적 부담(thermal budget)이 감소될 수 있다. 따라서, 지지부(460)의 결정화가 방지될 수 있다. 또는, 제1 몰드층(152) 및 제2 몰드층(154)을 비정질 실리콘으로 형성함으로써 열처리 공정이 생략될 수도 있다.
다른 실시예에 따르면, 금속 산화물에 금속 원소 또는 실리콘 원소와 같은 이종 원소를 도핑하여 지지부(460)를 형성함으로써, 결정화를 방지할 수 있다. 이는 도핑에 의해 지지부(460)의 결정화 온도가 높아질 수 있기 때문이다. 지지부(460)는, 예를 들어, Ti, Al 또는 Si이 도핑된 TaO일 수 있다. 이 경우, 도 3a를 참조하여 상술한 제조 과정에서, 제1 몰드층(152) 및 제2 몰드층(154)은 비정질 실리콘으로 증착된 후, 열처리 공정에 의해 결정화할 수 있다. 열처리 공정을 수행하는 경우라도, 지지부(460)는 이종 원소의 불순물을 포함하므로, 쉽게 결정화되지 않을 수 있다.
이상에서 설명한 본 발명이 전술한 실시예 및 첨부된 도면에 한정되지 않으며, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것은, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
100: 기판 110: 게이트 라인
112: 게이트 절연층 117: 캡핑층
122: 제1 절연층 124: 제2 절연층
126: 제3 절연층 128: 제4 절연층
130: 비트 라인 135: 다이렉트 콘택 플러그
140: 커패시터 콘택 플러그 150: 식각 정지층
160: 제1 지지부 170: 제2 지지부
161, 162, 172, 171: 제1 지지층 163, 164, 173, 174: 제2 지지층
166, 176: 제3 지지층 180: 전극 구조물
183: 금속 산화물층 185: 유전층
187: 상부 전극 192: 제1 마스크 패턴
194: 제2 마스크 패턴
112: 게이트 절연층 117: 캡핑층
122: 제1 절연층 124: 제2 절연층
126: 제3 절연층 128: 제4 절연층
130: 비트 라인 135: 다이렉트 콘택 플러그
140: 커패시터 콘택 플러그 150: 식각 정지층
160: 제1 지지부 170: 제2 지지부
161, 162, 172, 171: 제1 지지층 163, 164, 173, 174: 제2 지지층
166, 176: 제3 지지층 180: 전극 구조물
183: 금속 산화물층 185: 유전층
187: 상부 전극 192: 제1 마스크 패턴
194: 제2 마스크 패턴
Claims (10)
- 기판 상에 수직 신장되는 복수의 전극 구조물들; 및
상기 복수의 전극 구조물들 사이에 위치하고, 상기 복수의 전극 구조물들의 일부에 접하며 금속 산화물을 포함하는 적어도 하나의 제1 지지층, 및 상기 제1 지지층과 접하는 적어도 하나의 제2 지지층을 포함하는 적어도 하나의 지지부를 포함하고,
상기 금속 산화물은 비결정질을 포함하는 것을 특징으로 하는 반도체 소자. - 제1 항에 있어서,
상기 적어도 하나의 제1 지지층은 상기 적어도 하나의 제2 지지층보다 두께가 얇은 것을 특징으로 하는 반도체 소자. - 제1 항에 있어서,
상기 적어도 하나의 제1 지지층 및 상기 적어도 하나의 제2 지지층은 교번적으로 배치되는 것을 특징으로 하는 반도체 소자. - 제1 항에 있어서,
상기 지지부는, NH4OH 용액에 대하여 실리콘보다 식각율이 낮은 물질을 포함하는 것을 특징으로 하는 반도체 소자. - 제1 항에 있어서,
상기 금속 산화물은 TiO, TaO, AlO, TaTiO 및 TaSiO 중 적어도 하나를 포함하는 것을 특징으로 하는 반도체 소자. - 제1 항에 있어서,
상기 적어도 하나의 제2 지지층은 SiO, SiN, SiCN, SiOC, SiON 및 SiOCN 중 적어도 하나를 포함하는 것을 특징으로 하는 반도체 소자. - 제1 항에 있어서,
상기 적어도 하나의 제2 지지층은, 상기 적어도 하나의 제1 지지층과 다른 금속 산화물을 포함하는 것을 특징으로 하는 반도체 소자. - 제1 항에 있어서,
상기 적어도 하나의 제1 지지층과 상기 복수의 전극 구조물들 사이의 접착력은, 상기 적어도 하나의 제2 지지층과 상기 복수의 전극 구조물들 사이의 접착력보다 강한 것을 특징으로 하는 반도체 소자. - 제1 항에 있어서,
상기 적어도 하나의 제1 지지층은 10 Å 내지 200 Å의 두께를 가지는 것을 특징으로 하는 반도체 소자. - 제1 항에 있어서,
상기 복수의 전극 구조물들은 루테늄 산화물을 포함하는 것을 특징으로 하는 반도체 소자.
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