KR20130038210A

KR20130038210A - 전자 결합 구조, 다층 전송선로판, 전자 결합 구조의 제조 방법, 및 다층 전송선로판의 제조 방법

Info

Publication number: KR20130038210A
Application number: KR1020127025802A
Authority: KR
Inventors: 에츠오 미즈시마; 유우스케 콘도우; 야스유키 미즈노; 야스시 와타나베
Original assignee: 히타치가세이가부시끼가이샤
Priority date: 2010-03-09
Filing date: 2011-03-03
Publication date: 2013-04-17
Also published as: EP2547184A1; CN102783259A; WO2011111605A1; US20130057365A1; JP5990828B2; CN102783259B; JP2011211170A

Abstract

본 발명은 마이크로파대의 주파수 대역에서 사용되는 전자 결합 구조로서, 내측 유전체층 (23)이 복수의 그라운드층이 되는 내측 도체층 (12), (15)의 사이에 끼워져 적층된 적층체와, 적층체를 사이에 끼워서 대향하는 한 쌍의 외측 유전체층 (21), (25)와, 한 쌍의 외측 유전체층 (21), (25)를 사이에 두고 대향하는 한 쌍의 외측 도체층 (11), (16)을 구비한다. 적층체에는 내측 유전체층 (23) 및 복수의 그라운드층이 되는 내측 도체층 (12), (15)를 관통하는 구멍 (S)가 설치되어 있고, 구멍 (S)의 내벽에 형성된 관상의 금속막 (3)을 통해, 복수의 그라운드층이 되는 내측 도체층 (12), (15)가 전기적으로 접속됨으로써, 한 쌍의 외측 도체층 (11), (16)이 전자 결합되는 것을 특징으로 한다.

Description

전자 결합 구조, 다층 전송선로판, 전자 결합 구조의 제조 방법, 및 다층 전송선로판의 제조 방법 {INDUCTIVE COUPLING STRUCTURE, MULTI-LAYER TRANSMISSION-LINE PLATE, METHOD OF MANUFACTURING INDUCTIVE COUPLING STRUCTURE, AND METHOD OF MANUFACTURING MULTI-LAYER TRANSMISSION-LINE PLATE}

본 발명은 전자 결합 구조, 다층 전송선로판, 전자 결합 구조의 제조 방법, 및 다층 전송선로판의 제조 방법에 관한 것이다.

마이크로파대나 밀리파대의 고주파수대에서의 전송선로 기판의 층 간을 전기적으로 접속하는 방법으로서, 전자계 결합을 이용한 방식이 제안되어 있다. 예를 들면 특허문헌 1에는, 다층 배선판에 있어서의 층 간이 전자계 결합된 것이 기재되어 있다.

일본 특허 공개 제2007-243123호 공보

특허문헌 1의 다층 배선판에서는, 제1 전송선로와, 제1 유전체와, 슬롯을 갖는 제1 지도체와, 제2 유전체와, 상기 슬롯에 대응하는 위치에 별도의 슬롯을 갖는 제2 지도체와, 제3 유전체와, 제2 전송선로가 이 순서로 적층되어 형성되어 있다. 제1 지도체 및 제2 지도체의 각각은, 슬롯의 주위에 주기적으로 형성한 비아홀군에 의해 전기적으로 접속된다. 이와 같이 비아홀군을 통해 제1 지도체와 제2 지도체가 전기적으로 접속됨으로써, 제1 전송선로와 제2 전송선로가 전자계적으로 접속된다. 또한, 제1 지도체의 슬롯 및 제2 지도체의 슬롯은, 제1 지도체와 제2 지도체 사이에 배치된 제2 유전체에는 관통해 있지 않다.

여기서, 특허문헌 1에 기재된 비아홀군은, 제1 지도체 및 제2 지도체의 각각의 슬롯의 주위의 비교적 넓은 범위에 설치된다. 따라서, 슬롯의 주위에 비아홀군을 배치하는 스페이스가 필요해지고, 그 스페이스분만큼 예를 들면 별도의 슬롯을 이용한 전자 결합 구조를 설치할 수 없었다. 이와 같이, 종래의 다층 배선판에서는, 전자 결합 구조를 고밀도로 집적할 수 있는 기술이 요구되고 있었다.

본 발명은 상기 과제의 해결을 위해 이루어진 것으로, 고밀도로 집적할 수 있는 전자 결합 구조, 다층 전송선로판 및 이들의 제조 방법을 제공하는 것을 목적으로 한다.

상술한 과제를 해결하기 위해서, 본 발명의 마이크로파대의 주파수 대역에서 사용되는 전자 결합 구조에서는, 복수의 그라운드층이 되는 내측 도체층 사이에 내측 유전체층이 끼워져 적층된 적층체와, 적층체를 사이에 끼워서 대향하는 한 쌍의 외측 유전체층과, 한 쌍의 외측 유전체층을 사이에 끼워서 대향하는 한 쌍의 외측 도체층을 구비한다. 적층체에는 내측 유전체층 및 복수의 그라운드층이 되는 내측 도체층을 관통하는 구멍이 설치되어 있다. 구멍의 내벽에 형성된 관상의 금속막을 통해 복수의 그라운드층이 되는 내측 도체층이 전기적으로 접속됨으로써, 한 쌍의 외측 도체층이 전자 결합되는 것을 특징으로 한다.

이 전자 결합 구조에서는, 복수의 그라운드층이 되는 내측 도체층 사이에 내측 유전체층이 끼워진 구조를 이루는 적층체에 있어서, 내측 유전체층 및 복수의 그라운드층이 되는 내측 도체층을 관통하는 구멍이 설치되어 있다. 이 구멍의 내벽에는 복수의 그라운드층이 되는 내측 도체층끼리를 전기적으로 접속하는 관상의 금속막이 설치되어 있다. 이로 인해, 적층체의 외측에 배치된 한 쌍의 외측 유전체층을 통해, 한 쌍의 외측 도체층 간이 전자 결합되게 된다. 이 전자 결합 구조에 따르면, 구멍의 주위에는 예를 들면 특허문헌 1에 기재된 비아홀군 등을 설치할 필요는 없다. 따라서, 관상의 금속막을 내벽에 갖는 구멍의 주위에, 예를 들면, 비아홀군을 설치하는 일없이 별도의 관상의 금속막을 내벽에 갖는 구멍 등의 전자 결합 구조를 배치할 수 있다. 따라서, 고밀도로 집적할 수 있는 전자 결합 구조를 제공할 수 있다.

또한, 본 발명의 마이크로파대의 주파수 대역에서 사용되는 전자 결합 구조로서는, 제1 도체층, 제1 유전체층, 제2 도체층, 제2 유전체층, 제3 도체층, 제3 유전체층 및 제4 도체층을 이 순서로 구비하고 있다. 제2 도체층, 제2 유전체층 및 제3 도체층을 관통하는 구멍이 설치되어 있고, 구멍의 내벽에 형성된 관상의 금속막을 통해 제2 도체층과 제3 도체층이 전기적으로 접속됨으로써, 제1 도체층이 제4 도체층과 전자 결합되는 것을 특징으로 한다.

이 전자 결합 구조에서는, 제2 도체층, 제2 유전체층 및 제3 도체층을 관통하는 구멍이 설치되어 있다. 이 구멍의 내벽에는, 제2 도체층과 제3 도체층 사이를 전기적으로 접속하는 관상의 금속막이 설치되어 있다. 이로 인해, 제1 유전체층과, 구멍의 내벽에 형성된 관상의 금속막과, 제3 유전체층을 통해, 제1 도체층이 제4 도체층과 전자 결합되게 된다. 이 구조에 따르면, 구멍의 주위에는 예를 들면 특허문헌 1에 기재된 비아홀군 등을 설치할 필요는 없다. 따라서, 관상의 금속막을 내벽에 갖는 구멍의 주위에, 예를 들면, 비아홀군을 설치하는 일없이 별도의 관상의 금속막을 내벽에 갖는 구멍 등의 전자 결합 구조를 배치할 수 있다. 따라서, 고밀도로 집적할 수 있는 전자 결합 구조를 제공할 수 있다.

또한, 본 발명의 마이크로파대의 주파수 대역에서 사용되는 다층 전송선로판은, 복수의 그라운드층이 되는 내측 도체층 사이에 내측 유전체층이 끼워져 적층된 적층체와, 적층체를 사이에 끼워서 대향하는 한 쌍의 외측 유전체층과, 한 쌍의 외측 유전체층을 사이에 끼워서 대향하고, 전송선로를 이루는 한 쌍의 외측 도체층을 구비한다. 적층체에는 내측 유전체층 및 복수의 그라운드층이 되는 내측 도체층을 관통하는 구멍이 설치되어 있고, 구멍의 내벽에 형성된 관상의 금속막을 통해 복수의 그라운드층이 되는 내측 도체층이 전기적으로 접속됨으로써, 한 쌍의 외측 도체층이 전자 결합되는 것을 특징으로 한다.

이 다층 전송선로판에서는, 복수의 그라운드층이 되는 내측 도체층 사이에 내측 유전체층이 끼워진 구조를 이루는 적층체에 있어서, 내측 유전체층 및 복수의 그라운드층이 되는 내측 도체층을 관통하는 구멍이 설치되어 있다. 이 구멍의 내벽에는 복수의 그라운드층이 되는 내측 도체층끼리를 전기적으로 접속하는 관상의 금속막이 설치되어 있다. 이로 인해, 적층체의 외측에 배치된 한 쌍의 외측 유전체층을 통해, 한 쌍의 외측 도체층 간이 전자 결합되게 된다. 이 다층 전송선로판의 구조에 따르면, 구멍의 주위에는 예를 들면 특허문헌 1에 기재된 비아홀군 등을 설치할 필요는 없다. 따라서, 관상의 금속막을 내벽에 갖는 구멍의 주위에, 예를 들면, 비아홀군을 설치하는 일없이 별도의 관상의 금속막을 내벽에 갖는 구멍 등의 전자 결합 구조를 배치할 수 있다. 따라서, 전자 결합 구조를 고밀도로 집적할 수 있는 다층 전송선로판을 제공할 수 있다.

또한, 본 발명의 마이크로파대의 주파수 대역에서 사용되는 다층 전송선로판에서는, 제1 전송선로를 이루는 제1 도체층, 제1 유전체층, 제2 도체층, 제2 유전체층, 제3 도체층, 제3 유전체층 및 제2 전송선로를 이루는 제4 도체층을 이 순서로 구비한다. 제2 도체층, 제2 유전체층 및 제3 도체층을 관통하는 구멍이 설치되어 있고, 구멍의 내벽에 형성된 관상의 금속막을 통해 제2 도체층과 제3 도체층이 전기적으로 접속됨으로써, 제1 도체층이 제4 도체층과 전자 결합되는 것을 특징으로 한다.

이 다층 전송선로판에서는, 제2 도체층, 제2 유전체층 및 제3 도체층을 관통하는 구멍이 설치되어 있다. 이 구멍의 내벽에는 제2 도체층과 제3 도체층 사이를 전기적으로 접속하는 관상의 금속막이 설치되어 있다. 이로 인해, 제1 유전체층과, 구멍의 내벽에 형성된 관상의 금속막과, 제3 유전체층을 통해, 제1 전송선로가 제2 전송선로와 전자 결합되게 된다. 이 구조에 따르면, 구멍의 주위에는 예를 들면 특허문헌 1에 기재된 비아홀군 등을 설치할 필요는 없다. 따라서, 관상의 금속막을 내벽에 갖는 구멍의 주위에, 예를 들면, 비아홀군을 설치하는 일없이 별도의 관상의 금속막을 내벽에 갖는 구멍 등의 전자 결합 구조를 배치할 수 있다. 따라서, 전자 결합 구조를 고밀도로 집적할 수 있는 다층 전송선로판을 제공할 수 있다.

또한, 상술한 전자 결합 구조에 있어서, 외측 도체층은 한 쌍의 외측 유전체층의 면내 방향으로 연장하고, 외측 도체층의 연장 방향과 직교하는 방향에 있어서의 구멍의 폭은, 사용되는 주파수에 대응하는 실효 파장 이하로 설정되어 있는 것이 바람직하다.

또한, 상술한 전자 결합 구조에 있어서, 제1 도체층은 제1 유전체층의 면내 방향으로 연장하고, 제4 도체층은 제3 유전체층의 면내 방향으로 연장하고, 제4 도체층의 연장 방향과 직교하는 방향에 있어서의 구멍의 폭은, 사용되는 주파수에 대응하는 실효 파장 이하로 설정되어 있는 것이 바람직하다.

또한, 상술한 다층 전송선로판에 있어서, 전송선로를 이루는 외측 도체층은 한 쌍의 외측 유전체층의 면내 방향으로 연장하고, 전송선로를 이루는 외측 도체층의 연장 방향과 직교하는 방향에 있어서의 구멍의 폭은, 사용되는 주파수에 대응하는 실효 파장 이하로 설정되어 있는 것이 바람직하다.

또한, 상술한 다층 전송선로판에 있어서, 제1 전송선로를 이루는 제1 도체층은 제1 유전체층의 면내 방향으로 연장하고, 제2 전송선로를 이루는 제4 도체층은 제3 유전체층의 면내 방향으로 연장하고, 제4 도체층의 연장 방향과 직교하는 방향에 있어서의 구멍의 폭은, 사용되는 주파수에 대응하는 실효 파장 이하로 설정되어 있는 것이 바람직하다. 또한, 제4 도체층의 연장 방향에 있어서의 구멍의 폭은, 제1 도체층 및 제4 도체층의 연장 방향과 직교하는 방향에 있어서의 구멍의 폭보다도 짧다.

이와 같이 구멍의 폭을 설정함으로써, 전송 손실을 억제하면서 전자 결합 구조의 고밀도 집적화를 달성할 수 있다. 또한, 상술한 전자 결합 구조 또는 다층 전송선로판에 있어서, 관상의 금속막은 도금막인 것이 생산 효율의 관점에서 바람직하다.

또한, 상술한 전자 결합 구조 또는 다층 전송선로판에 있어서, 관상의 금속막이 형성된 구멍 내에 10 GHz에서의 유전 정접이 0 내지 0.0300 및 10 GHz에서의 비유전율이 2 내지 30 중의 적어도 한쪽을 만족시키는 유전체가 충전되어 있는 것이 바람직하다.

전송 손실은 재료의 유전 정접에 비례하여 커지기 때문에, 이와 같이 유전 정접이 낮은 유전체를 구멍 내에 충전함으로써, 전송 손실이 억제된다. 또한, 비유전율이 높은 유전체를 구멍 내에 충전함으로써, 구멍 내부를 통하는 신호의 파장이 단축되기 때문에, 이것에 맞추어서 구멍의 폭도 좁아져서 전자 결합 구조의 고밀도화가 가능하게 됨과 함께 개공 비용의 감소로도 이어진다. 이때, 전송 손실은 구멍 내에 충전되는 유전체의 비유전율이 커지면 증가하는데, 유전 정접이 낮은 유전체를 구멍 내에 충전함으로써 고밀도화와 전송 손실의 억제를 양립할 수 있다.

또한, 관상의 금속막이 형성된 구멍 내에 공기를 충전시킬 수도 있다. 이 경우에도, 유전체를 구멍 내에 충전한 경우와 같이, 전송 손실이 억제된다. 또한, 유전체를 충전하는 공정을 생략할 수 있어, 공정의 간단화가 도모된다.

또한, 본 발명의 마이크로파대의 주파수 대역에서 사용되는 전자 결합 구조의 제조 방법은, 복수의 그라운드층이 되는 내측 도체층 사이에 내측 유전체층이 배치되는 적층체를 형성하는 공정과, 적층체에 있어서의 내측 유전체층 및 복수의 그라운드층이 되는 내측 도체층을 관통하는 구멍을 설치하는 공정과, 구멍의 내벽에 관상의 금속막을 설치하는 공정과, 적층체를 사이에 끼워서 대향하는 한 쌍의 외측 유전체층을 형성하는 공정과, 한 쌍의 외측 유전체층을 사이에 끼워서 대향하는 한 쌍의 외측 도체층을 형성하는 공정을 구비하는 것을 특징으로 한다. 이 제조 방법에 따르면, 상술한 전자 결합 구조를 효율적으로 생산할 수 있다.

또한, 본 발명의 마이크로파대의 주파수 대역에서 사용되는 전송선로판의 제조 방법은, 복수의 그라운드층이 되는 내측 도체층 사이에 내측 유전체층이 배치되는 적층체를 형성하는 공정과, 적층체에 있어서의 내측 유전체층 및 복수의 그라운드층이 되는 내측 도체층을 관통하는 구멍을 설치하는 공정과, 구멍의 내벽에 관상의 금속막을 설치하는 공정과, 적층체를 사이에 끼워서 대향하는 한 쌍의 외측 유전체층을 형성하는 공정과, 한 쌍의 외측 유전체층을 사이에 끼워서 대향하는 한 쌍의 외측 도체층을 형성하는 공정을 구비하는 것을 특징으로 한다. 이 제조 방법에 따르면, 상술한 전송선로판을 효율적으로 생산할 수 있다.

또한, 상술한 전자 결합 구조 또는 다층 전송선로판의 제조 방법에 있어서, 관상의 금속막을 도금에 의해서 형성하는 것이, 한층더 생산 효율 향상의 관점에서 바람직하다.

또한, 상술한 전자 결합 구조의 제조 방법 또는 다층 전송선로판의 제조 방법에 있어서, 관상의 금속막이 형성된 상기 구멍 내에 10 GHz에서의 유전 정접이 0 내지 0.0300 및 10 GHz에서의 비유전율이 2 내지 30 중의 적어도 한쪽을 만족시키는 유전체가 충전되는 공정을 더 구비하는 것이 바람직하다.

전송 손실은 재료의 유전 정접에 비례하여 커지기 때문에, 이와 같이 유전 정접이 낮은 유전체를 구멍 내에 충전함으로써, 전송 손실이 억제된다. 또한, 비유전율이 높은 유전체를 구멍 내에 충전함으로써, 구멍 내부를 통하는 신호의 파장이 단축되기 때문에, 이것에 맞추어서 구멍의 폭도 좁아져서 전자 결합 구조의 고밀도화가 가능하게 됨과 함께 개공 비용의 감소로도 이어진다. 이 때, 전송 손실은 구멍 내에 충전되는 유전체의 비유전율이 커지면 증가하는데, 유전 정접이 낮은 유전체를 구멍 내에 충전함으로써 고밀도화와 전송 손실의 억제를 양립할 수 있다.

또한, 관상의 금속막이 형성된 상기 구멍 내에 공기를 충전하는 공정을 구비하는 것도 바람직하다. 이 경우에도, 유전체를 구멍 내에 충전한 경우와 같이, 전송 손실이 억제된다. 또한, 유전체를 충전하는 공정을 보다 간략화할 수 있기 때문에 바람직하다.

본 발명에 따르면, 고밀도로 집적할 수 있는 전자 결합 구조, 다층 전송선로판, 전자 결합 구조의 제조 방법, 및 다층 전송선로판의 제조 방법을 제공할 수 있다.

도 1은 본 실시 형태에 따른 전자 결합 구조를 갖는 다층 전송선로판의 일 실시 형태를 도시하는 분해 사시도이다.
도 2는 도 1의 II-II선에 따른 단면도이다.
도 3의 (a) 내지 도 3의 (c)는 본 실시 형태에 따른 전자 결합 구조를 갖는 다층 전송선로판의 제조 방법의 일례를 도시한 도면이다.
도 4의 (a) 내지 도 4의 (c)는 본 실시 형태에 따른 전자 결합 구조를 갖는 다층 전송선로판의 제조 방법의 일례를 도시한 도면이다.
도 5는 본 실시 형태에 따른 전자 결합 구조를 갖는 다층 전송선로판의 변형예를 도시하는 단면도이다.
도 6은 본 실시 형태에 따른 전자 결합 구조를 갖는 다층 전송선로판의 다른 변형예를 도시하는 단면도이다.
도 7의 (a)는 실시예 1 내지 3에 따른 전자 결합 구조를 갖는 다층 전송선로판에 있어서의 고주파 특성을 측정하기 위해서, 전송선로의 구성을 바꾼 구조를 도시하는 상면 투시도이다. 도 7의 (b)는 도 7의 (a)의 VIIb-VIIb선에 따른 단면도이다.
도 8의 (a)는 실시예 4에 따른 전자 결합 구조를 갖는 다층 전송선로판에 있어서의 고주파 특성을 측정하기 위해서, 전송선로의 구성을 바꾼 구조를 도시하는 상면 투시도이다. 도 8의 (b)는 도 8의 (a)의 VIIIb-VIIIb선에 따른 단면도이다.
도 9는 비교예 1에 따른 전자 결합 구조를 갖는 다층 전송선로판을 도시하는 분해 사시도이다.
도 10은 도 9의 X-X선에 따른 단면도이다.
도 11의 (a)는 비교예 1에 따른 전자 결합 구조를 갖는 다층 전송선로판에 있어서의 고주파 특성을 측정하기 위한 구조를 도시하는 상면 투시도이다. 도 11의 (b)는 도 11의 (a)의 XIb-XIb선에 따른 단면도이다.
도 12는 비교예 2에 따른 전자 결합 구조를 갖는 다층 전송선로판을 도시하는 분해 사시도이다.
도 13의 (a)는 비교예 2에 따른 전자 결합 구조를 측정하기 위한 구조를 도시하는 상면 투시도이다. 도 13의 (b)는 도 13의 (a)의 XIIIb-XIIIb선에 따른 단면도이다.
도 14는 실시예 1 및 비교예 1의 고주파 특성의 측정 결과를 나타내는 그래프이다.
도 15는 실시예 1 내지 3의 고주파 특성의 측정 결과를 나타내는 그래프이다.
도 16은 비교예 2의 고주파 특성의 측정 결과를 나타내는 그래프이다.
도 17은 실시예 4의 고주파 특성의 측정 결과를 나타내는 그래프이다.

이하, 도면을 참조하면서, 본 발명에 따른 전자 결합 구조를 갖는 다층 전송선로판의 바람직한 실시 형태에 대해서 상세히 설명한다. 도면 중에는, XYZ 직교좌표축계 C가 적절하게 도시되어 있다.

본 발명에 따른 전자 결합 구조를 갖는 다층 전송선로판은 마이크로파대의 고주파수 대역으로 사용되는 것이다. 여기서 말하는 마이크로파대의 주파수 대역이란 구체적으로 10 GHz 내지 100 GHz의 주파수 대역이다.

도 1은 본 실시 형태에 따른 전자 결합 구조를 갖는 다층 전송선로판의 일 실시 형태를 도시하는 분해 사시도이다. 도 1에 도시된 바와 같이, 다층 전송선로판 (1)은 제1 도체층 (11), 제1 유전체층 (21), 제2 도체층 (12), 제2 유전체층 (23), 제3 도체층 (15), 제3 유전체층 (25), 및 제4 도체층 (16)이 이 순서로 적층되어 있다. 여기서, 제2 유전체층 (23)이 내측 유전체층에 상당하고, 제2 도체층 (12) 및 제3 도체층 (15)가 복수의 그라운드층이 되는 내측 도체층에 상당하고, 제1 유전체층 (21) 및 제3 유전체층 (25)가 한 쌍의 외측 유전체층에 상당하고, 제1 도체층 (11) 및 제4 도체층 (16)이 한 쌍의 외측 도체층에 상당한다.

도 2에 다층 전송선로판 (1)에 있어서의 제1 도체층 (11) 및 제4 도체층 (16)의 연장 방향에 평행한 방향인 II-II선에 따른 단면 구성을 나타낸다. 제1 도체층 (11)은 제1 전송선로를 이루는 부분이다. 또한, 제4 도체층 (16)은 제2 전송선로를 이루는 부분이다. 이들 제1 전송선로와 제2 전송선로는, 전자계적으로 접속되야 되는 고주파 전송선로이다.

제1 전송선로를 이루는 제1 도체층 (11)은 제1 유전체층 (21)의 면내 방향으로 연장하고 있다. 제2 전송선로를 이루는 제4 도체층 (16)은 제3 유전체층 (25)의 면내 방향으로 연장하고 있다. 도 1이나 도 2에 도시하는 예에서는, 제1 도체층 (11) 및 제4 도체층 (16)은 Y 방향을 장축으로 하여 연장하고 있다. 또한, 이 제1 도체층 (11) 및 제4 도체층 (16)의 연장 방향(도 1이나 도 2에 도시하는 Y 방향)은 제1 도체층 (11), 제1 유전체층 (21), 제2 도체층 (12), 제2 유전체층 (23), 제3 도체층 (15), 제3 유전체층 (25), 및 제4 도체층 (16)의 적층 방향(도 1이나 도 2에 도시하는 Z 방향)과 직교하고 있다.

제2 도체층 (12) 및 제3 도체층 (15)는 그라운드층을 이루는 지도체(地導體)이다.

제1 유전체층 (21), 제2 유전체층 (23), 및 제3 유전체층 (25)는 제1 도체층 (11), 제2 도체층 (12), 제3 도체층 (15), 및 제4 도체층 (16)을 서로 전기적으로 절연하기 위한 부분이다. 제1 유전체층 (21) 및 제3 유전체층 (25)는 저유전 손실의 재료가 바람직하고, 예를 들면 세라믹, 테플론(등록상표), 폴리페닐렌에테르, 폴리페닐렌에테르의 변성물, 액정 중합체 등의 절연 재료이다. 또한, 제1 유전체층 (21) 및 제3 유전체층 (25)로서 유리 섬유를 포함하고 있을 수도 있다. 제2 유전체층 (23)은 저손실 재료를 이용하면 전송선로판 전체로서 저손실이 되기 때문에 바람직한데, 전자 결합 구조의 손실에는 영향을 주지 않기 때문에, 비용을 고려하여 FR-4 레벨의 통상의 에폭시 기판 등을 이용할 수도 있다. 또한, 제2 유전체층 (23)으로서, 유리 섬유를 포함하고 있을 수도 있다.

다층 전송선로판 (1)에는, 제2 도체층 (12), 제2 유전체층 (23), 및 제3 도체층 (15)를 관통하는 구멍 (S)가 설치되어 있다. 관통 구멍인 구멍 (S)는, 제1 전송선로를 이루는 제1 도체층 (11)과, 제2 전송선로를 이루는 제4 도체층 (16)이 대향하는 영역에 설치되어 있다. 구멍 (S)의 내벽에는, 도금(예를 들면 무전해 도금)에 의해서 관상의 금속막 (3)이 형성되어 있다. 따라서, 제2 도체층 (12) 및 제3 도체층 (15)가 관상의 금속막 (3)을 통해 전기적으로 접속되기 때문에, 제1 전송선로를 이루는 제1 도체층 (11)과 제2 전송선로를 이루는 제4 도체층 (16)이 전자 결합되게 된다. 또한, 관상의 금속막 (3)은 구멍 (S)의 내벽의 전체면에 걸쳐 형성되어 있는 것이 바람직한데, 해당 관상의 금속막 (3)에는, 사용되는 주파수에 대응하는 실효 파장 λ의 1/4 미만의 크기의 구멍이 있을 수도 있다.

관상의 금속막 (3)이 형성된 구멍 (S) 내에는, 유전 정접이 낮은 유전체 (4) 또는 비유전율이 높은 유전체 (4)가 충전되어 있는 것이 바람직하다. 본 실시 형태에서는, 10 GHz에서의 유전 정접이 0 내지 0.0300인 유전체 (4), 또는 10 GHz에서의 비유전율이 2 내지 30인 유전체 (4)를 이용하는 것이 바람직하다. 유전체 (4)는 상기 유전 정접 및 비유전율을 모두 만족시키는 것이어도 된다. 전송 손실은 재료의 유전 정접에 비례하여 커지기 때문에, 구멍 (S) 내가 저유전 정접의 재료로 충전되어 있는 것에 의해 전송 손실을 억제할 수 있다. 또한, 비유전율이 높은 유전체 (4)를 구멍 내에 충전함으로써, 구멍 (S) 내부를 통하는 신호의 파장이 단축되기 때문에, 이것에 맞추어서 구멍 (S)의 폭도 좁아져서 전자 결합 구조의 고밀도화가 가능하게 됨과 함께 개공 비용의 감소로도 이어진다. 이 때, 전송 손실은 구멍 (S) 내에 충전되는 유전체 (4)의 비유전율이 커지면 증가하는데, 유전 정접이 낮은 유전체 (4)를 구멍 (S) 내에 충전함으로써 고밀도화와 전송 손실의 억제를 양립할 수 있다.

또한, 도 1에 도시하는 예에서는, XY 평면에 평행하게 되도록 절단한 구멍 (S)의 단면은, X 방향으로 연장되는 벨트상 부분의 양끝의 각각에 있어서, 이 벨트상 부분의 외측으로 향해서 반원 부분이 돌출하도록 하여 설치된 형상을 하고 있다. 제1 도체층 (11) 및 제4 도체층 (16)의 연장 방향(도 1에 도시하는 Y 방향)과 직교하는 방향(X 방향)에 있어서의 구멍 (S)의 폭 W는, 다층 전송선로판 (1)로 사용되는 주파수에 대응하는 실효 파장 λ 이하가 되도록 설정되어 있다. 이와 같이 구멍 (S)의 폭 W를 설정함으로써, 전송 손실을 억제하면서 전자 결합 구조의 고밀도 집적화를 달성할 수 있다.

또한 도 2에 도시된 바와 같이, 제1 전송선로를 이루는 제1 도체층 (11)은 일단부에 개방단 (11P)을 갖고, 제2 전송선로를 이루는 제4 도체층 (16)은 일단부에 개방단 (16P)을 갖는다. 구멍 (S)의 중심(제1 전송선로를 이루는 제1 도체층 (11)의 연장 방향(Y축 방향)에 있어서의 구멍 (S)의 길이의 한가운데 부분)으로부터 개방단 (11P) 또는 개방단 (16P)까지의 거리 L1은, 대략 상기 실효 파장 λ의 1/4 정도가 되도록 설정되어 있다. 이러한 구성에 의해, 전송 손실을 억제할 수 있다. 또한, 만약을 위해 부언하는데, 제1 전송선로를 이루는 제1 도체층 (11) 및 제2 전송선로를 이루는 제4 도체층 (16)은 동일 방향에서 구멍 (S)를 향해서 연장하는 구성일 수도 있다.

이하에, 다층 전송선로판 (1)의 제조 방법의 일례를 나타낸다. 우선, 도 3의 (a)에 도시된 바와 같이, 유전체층 (23a)의 양면에 동박 등의 도체층 (12a), (15a)가 형성된 적층체를 준비한다. 이어서, 도 3의 (b)에 도시된 바와 같이, 이 적층체에 드릴 등으로 개공함으로써, 구멍 (S)를 갖고, 도체층 (12a), (15a)를 양면에 구비하는 유전체층 (23)을 형성한다. 계속해서, 구멍 (S)의 내벽에 관상의 금속막 (3)을 도금에 의해 형성한다. 예를 들면 도 3의 (c)에 도시된 바와 같이, 구멍 (S)가 형성된 적층체에 무전해 도금 처리를 행함으로써, 구멍 (S)의 내벽에 관상의 금속막 (3)이 형성됨과 동시에, 도 3의 (b)에 도시하는 도체층 (12a), (15a)보다도 두꺼운 도체층 (12), (15)가 유전체층 (23)의 양면에 형성된다. 이에 따라, 도 3의 (c)에 도시된 바와 같이, 유전체층 (23)을 사이에 두고 대향하는 도체층 (12), (15)를 관통하는 구멍 (S)의 내벽에 관상의 금속막 (3)이 형성된 적층체 (30)이 얻어진다. 또한, 관상의 금속막 (3)의 두께는 5 ㎛ 이상 50 ㎛ 이하인 것이 바람직하고, 10 ㎛ 이상 50 ㎛ 이하인 것이 보다 바람직하다. 관상의 금속막 (3)의 두께가 5 ㎛ 미만이면, 관상의 금속막을 균일하게 형성할 수 없게 될 우려가 있다. 관상의 금속막 (3)은 도금 이외에 증착이나 스퍼터링에 의해서 형성하는 것도 가능한데, 상기 두께를 효율적으로 균일하게 얻기 위해서는 도금에 의해서 형성하는 것이 바람직하다.

도금 처리 후, 관상의 금속막 (3)이 형성된 구멍 (S) 내에 유전체 (4)를 충전한다. 도 4의 (a)에 도시된 바와 같이, 유전체 (4)의 표면을 연마하여 평탄화한다. 이어서, 도 4의 (b)에 도시된 바와 같이, 한 쌍의 유전체층 (21), (25)를, 적층체 (30)을 사이에 두고 대향시키고, 또한 도체층 (11a), (16a)를, 유전체층 (21), (25)를 사이에 두고 대향시킨 뒤에, 이들을 가열 압착시킨다. 이에 따라, 도체층 (11a), 유전체층 (21), 도체층 (12), 유전체층 (23), 도체층 (15), 유전체층 (25), 및 도체층 (16a)가 이 순서로 적층된 구조체로 할 수 있다. 마지막으로, 도체층 (11a), (16a)를 예를 들면 에칭으로 패터닝함으로써, 도 4의 (c)에 도시된 바와 같이, 구멍 (S)를 사이에 두고 대향하는 위치에 전송선로를 이루는 도체층 (11), (16)을 형성한다. 이상과 같이 하여, 도 1 및 도 2에 도시된 전자 결합 구조를 갖는 다층 전송선로판 (1)이 얻어진다.

이상과 같은 전자 결합 구조를 갖는 다층 전송선로판 (1)에서는, 제2 도체층 (12), 제2 유전체층 (23), 및 제3 도체층 (15)를 관통하는 구멍 (S)의 내벽에, 제2 도체층 (12)와 제3 도체층 (15) 사이를 전기적으로 접속하는 관상의 금속막 (3)이 설치되어 있다. 이로 인해, 제1 전송선로를 이루는 제1 도체층 (11)과 제2 전송선로를 이루는 제4 도체층 (16)이 제1 유전체층 (21)과 상기 구멍 (S)의 내벽에 형성된 관상의 금속막과 제3 유전체층 (25)를 통해 전자 결합되게 된다. 따라서, 구멍 (S)에 인접하는 회로 또는 배선과의 거리를 종래보다도 짧게 할 수 있어, 전자 결합 구조를 보다 고밀도로 집적할 수 있는 다층 전송선로판 (1)을 제공할 수 있다.

또한, 이러한 다층 전송선로판 (1)에서는 전송 손실이 작다. 왜냐하면, 도 2에 도시된 바와 같이, 다층 전송선로판 (1)에서는, 전송선로를 이루는 제1 도체층 (11) 및 제4 도체층 (16) 상의 전자계 모드가, 그라운드층을 이루는 제2 도체층 (12) 및 제3 도체층 (15)와, 이들 제2 도체층 (12) 및 제3 도체층 (15)를 전기적으로 접속하는 관상의 금속막 (3)의 적층체를 사이에 두고 「거울상」의 관계에 있다. 즉, 이 적층체는 전송선로의 거울상 현상의 중심 위치인 다층 전송선로판 (1)의 적층 방향의 중앙에 배치되어 있다. 이 구성에 의해, 전자계가 안정되어, 강한 모드 결합을 얻을 수 있기 때문에, 전송 손실이 억제된다.

이상, 본 실시 형태에서의 전자 결합 구조를 갖는 다층 전송선로판 (1)을 설명했지만, 본 발명은 이들에 한정되지 않는다. 상기에서는, 복수의 그라운드층이 되는 내측 도체층 사이에 내측 유전체층이 끼워져 적층된 적층체의 예를 기술했지만, 적층체의 형태는 이것에 한정되지 않는다. 예를 들면, 이러한 적층체 중에서, 내측 유전체층 이외에 그라운드층이 되지 않는 도체층이 있을 수도 있다. 이 경우에는, 예를 들면, 그라운드층이 되는 내측 도체층 사이에서, 그라운드층이 되지 않는 도체층 및 내측 유전체층이 끼워지는 구조가 된다. 또한, 예를 들면, 관상의 금속막 (3)이 형성된 구멍 (S) 내는, 유전체로서 에폭시 수지, 시아네이트에스테르 수지 외에 예를 들면 공기층으로 할 수 있다. 공기는, 유전율, 유전 정접 모두 낮기 때문에, 다층 전송선로판 (1)의 전송 손실이 억제된다. 또한, 구멍 (S)의 단면 형상은, 상술한 바와 같은 벨트상 부분과 반원 부분을 포함하는 형상을 하고 있는 것이 바람직한데, 이 형상에 한정되지 않고, 예를 들면 원형, 직사각형 등일 수도 있다.

또한, 상기 전자 결합 구조를 실현하기 위한 구체적인 구조로서는, 제2 유전체층 (23)의 두께는 0.02 mm 이상 4 mm 이하인 것이 바람직하고, 0.02 mm 이상 2 mm 이하인 것이 보다 바람직하다. 제2 도체층 (12)의 제1 유전체층 (21) 측의 표면 및 제3 도체층 (15)의 제3 유전체층 (25) 측의 표면은, 표피 효과를 고려하여 표면 조도가 작은 쪽이 바람직하고, 표면 조도(십점 평균 조도; Rz)가 0.1 ㎛ 이상 9 ㎛ 이하인 것이 바람직하고, 0.1 ㎛ 이상 6 ㎛ 이하인 것이 보다 바람직하고, 0.1 ㎛ 이상 3 ㎛ 미만인 것이 더욱 바람직하다.

또한, 제2 도체층 (12) 및 제3 도체층 (15)의 두께는 5 ㎛ 이상 50 ㎛ 이하인 것이 바람직하고, 12 ㎛ 이상 50 ㎛ 이하인 것이 보다 바람직하다. 이러한 구조를 얻기 위한 재료로서는, 일반적인 다층 배선판 재료이면 특별히 문제는 없고, 세라믹계나 유기계의 배선판 재료를 사용할 수 있다. 염가의 다층 전송선로판 (1)을 얻기 위해서, 고주파 신호를 흘리지 않는 배선층에는 범용적인 다층 배선판 재료를 사용할 수 있다. 따라서, 제2 도체층 (12), 제2 유전체층 (23), 및 제3 도체층 (15)로서, 예를 들면, 양면 동장 적층판인 MCL-E-679(히다치 가세이 고교 가부시끼가이샤 제조, 상품명) 등을 적용할 수 있다.

또한, 고주파 신호를 흘리는 전송선로의 전송 손실을 억제하기 위해서는, 저유전율 또한 저유전 정접의 배선판 재료가 바람직하다. 예를 들면, 제1 유전체층 (21)이나 제3 유전체층 (25)로서, 저유전 정접 고내열 다층 재료인 양면 동장 적층판 MCL-FX-2(히다치 가세이 고교 가부시끼가이샤 제조, 상품명)이나 프리프레그 GFA-2(히다치 가세이 고교 가부시끼가이샤 제조, 상품명)를 적용할 수 있다. 제1 유전체층 (21)이나 제3 유전체층 (25)의 두께는 0.02 mm 이상 0.8 mm 이하인 것이 바람직하고, 0.07 mm 이상 0.2 mm 이하인 것이 보다 바람직하다.

또한, 제1 전송선로를 이루는 도체층 (11)이나 제2 전송선로를 이루는 도체층 (16)을 제작할 때에 이용되는 동박에 대해서는, 제1 도체층 (11)의 제1 유전체층 (21) 측의 표면 및 제4 도체층 (16)의 제3 유전체층 (25) 측의 표면은, 표피 효과를 고려하여 표면 조도가 작은 쪽이 바람직하고, 표면 조도(Rz)가 0.1 ㎛ 이상 9 ㎛ 이하인 것이 바람직하고, 0.1 ㎛ 이상 6 ㎛ 이하인 것이 보다 바람직하고, 0.1 ㎛ 이상 3 ㎛ 미만인 것이 더욱 바람직하다. 제1 전송선로를 이루는 도체층 (11) 및 제2 전송선로를 이루는 도체층 (16)의 두께는 5 ㎛ 이상 50 ㎛ 이하인 것이 바람직하고, 12 ㎛ 이상 50 ㎛ 이하인 것이 보다 바람직하다. 이러한 재료로서, 예를 들면 3EC-VLP-12(미쓰이 긴조꾸 고교 가부시끼가이샤 제조, 상품명) 등이 있다.

또한, 상기에서는 도체층이 제1 도체층 (11), 제2 도체층 (12), 제3 도체층 (15), 제4 도체층 (16)의 계 4층인 예를 도시했지만, 도체층은 4층 이상으로 할 수 있다. 예를 들면 도 5에 도시된 바와 같이, 도체층을 6층으로 할 수 있다. 도 5에 도시하는 다층 전송선로판 (2)가 도 2에 도시된 다층 전송선로판 (1)과 상이한 것은, 그라운드층이 될 제2 도체층 (12)와 제3 도체층 (15) 사이에, 추가로 신호선이 되는 제5 도체층 (13)과 제6 도체층 (14)를 구비하고, 이들 제2 도체층 (12), 제5 도체층 (13), 제6 도체층 (14), 및 제3 도체층 (15)의 사이를 절연하기 위한 유전체층 (31), (32), (33)이 설치되어 있는 점이다.

여기서, 제5 도체층 (13)과 제6 도체층 (14)는 내층의 신호선을 이루는 부분이다. 도 5에 도시된 바와 같이, 제5 도체층 (13)과 제6 도체층 (14)는 구멍 (S)의 내벽에 형성된 관상의 금속막 (3)과는 유전체층 (31), (32), (33)에 의해서 절연되어 있다. 이와 같이, 다층 전송선로판 (2)는 복수의 내측 유전체층 (31), (32), (33) 및 복수의 도체층 (12), (13), (14), (15)가 교대로 적층된 적층체(여기서는, 제2 도체층 (12) 및 제3 도체층 (15)가 그라운드층이 되는 내측 도체층에 상당함)와, 해당 적층체를 사이에 끼워서 대향하는 한 쌍의 외측 유전체층 (21), (25)와, 이 한 쌍의 외측 유전체층 (21), (25)를 사이에 두고 대향하는 한 쌍의 외측 도체층 (11), (16)을 구비하고 있다. 해당 적층체에 있어서의 복수의 내측 유전체층 (31), (32), (33) 및 복수의 도체층 (12), (13), (14), (15)의 모든 층을 관통하는 구멍 (S)의 내벽에는, 관상의 금속막 (3)이 형성되어 있다. 고로, 다층 전송선로판 (2)는 제1 유전체층 (21), 관상의 금속막 (3), 및 제3 유전체층 (25)를 통해, 전송선로를 이루는 한 쌍의 외측 도체층 (11), (16) 사이가 전자 결합되는 전자 결합 구조를 갖게 된다. 따라서, 상기 실시 형태와 같이, 구멍 (S)에 인접하는 회로 또는 배선과의 거리를 종래보다도 짧게 할 수 있어, 보다 고밀도의 다층 전송선로판을 제공할 수 있다.

도 5에 도시된 예에서는, 그라운드층이 되는 내측의 제2 도체층 (12) 및 제3 도체층 (15)의 사이에 신호선이 되는 도체층을 복수 설치한 예에 대해서 설명했지만, 신호선이 되는 층 사이에 추가로 그라운드층이 되는 내측 도체층을 설치할 수 있다. 예를 들면 도 6에 도시된 바와 같이, 내측 도체층 및 외측 도체층을 합쳐서 계 8층으로 할 수 있다. 도 6에 도시하는 다층 전송선로판 (5)가 도 5에 도시된 다층 전송선로판 (2)와 상이한 것은, 제5 도체층 (13)과 제6 도체층 (14) 사이에 그라운드층이 되는 내측 도체층으로서 제7 도체층 (17) 및 제8 도체층 (18)을 더 구비하고, 이들 제5 도체층 (13), 제6 도체층 (14), 제7 도체층 (17), 및 제8 도체층 (18)의 사이를 절연하기 위한 내측 유전체층 (34), (23), (35)가 설치되어 있는 점이다. 도 6에 도시된 바와 같이, 그라운드층이 될 제7 도체층 (17) 및 제8 도체층 (18)은 구멍 (S)의 내벽에 형성된 관상의 금속막 (3)과 전기적으로 접속되어 있다. 이러한 구조로 하면, 도 1에 도시된 구조보다도, 보다 많은 신호선을 통과시킬 수 있다. 또한, 도 5에 도시된 구조에 비교하여, 제5 도체층 (13)과 제6 도체층 (14)의 사이에 그라운드층이 될 제7 도체층 (17) 및 제8 도체층 (18)이 설치되어 있는 것에 의해, 상층 또는 하층에 있는 신호선과의 크로스토크의 영향이나 임피던스 변동의 영향이 없기 때문에 바람직하다.

이와 같이, 다층 전송선로판 (5)는 복수의 내측 유전체층 (31), (34), (23), (35), (33) 및 복수의 도체층 (12), (13), (17), (18), (14), (15)가 교대로 적층된 적층체(이 중, 도체층 (12), (17), (18) 및 (15)가 그라운드층이 되는 내측 도체층에 상당함)와, 해당 적층체를 사이에 끼워서 대향하는 한 쌍의 외측 유전체층 (21), (25)와, 이 한 쌍의 외측 유전체층 (21), (25)를 사이에 두고 대향하는 한 쌍의 외측 도체층 (11), (16)을 구비하고 있다. 해당 적층체에 있어서의 복수의 내측 유전체층 (31), (34), (23), (35), (33) 및 복수의 도체층 (12), (13), (17), (18), (14), (15)의 모든 층을 관통하는 구멍 (S)의 내벽에는, 관상의 금속막 (3)이 형성되어 있다. 고로, 다층 전송선로판 (5)는 제1 유전체층 (21), 관상의 금속막 (3), 및 제3 유전체층 (25)를 통해, 전송선로를 이루는 한 쌍의 외측 도체층 (11), (16) 사이가 전자 결합되는 전자 결합 구조를 갖게 된다. 따라서, 상기 실시 형태와 같이, 구멍 (S)에 인접하는 회로 또는 배선과의 거리를 종래보다도 짧게 할 수 있어, 보다 고밀도의 다층 전송선로판을 제공할 수 있다.

상술한 다층 전송선로판 (5)는 예를 들면 이하의 방법에 의해서 제조할 수 있다. 우선, 제7 도체층 (17), 제2 유전체층 (23), 제8 도체층 (18)로서 양면 동장 적층판 (a)를 준비한다. 이어서, 해당 적층판 (a)의 양측에 제2 도체층 (12), 제4 유전체층 (31), 및 제5 도체층 (13)으로서 양면 동장 적층판 (b)를 준비함과 함께, 제3 도체층 (15), 제5 유전체층 (33), 및 제6 도체층 (14)로서 양면 동장 적층판 (c)을 준비한다. 양면 동장 적층판 (b)의 제5 도체층 (13) 및 양면 동장 적층판 (c)의 제6 도체층 (14)로서는, 에칭 등에 의해서 각 도체의 일부를 구멍 (S)보다도 크게 제거함으로써, 신호선을 미리 형성한다. 이어서, 양면 동장 적층판 (a)의 외측에, 제6 유전체층 (34) 및 제7 유전체층 (35)로서 프리프레그를 각각 얹어 놓는다. 또한, 양면 동장 적층판 (b)의 제5 도체층 (13) 측 및 양면 동장 적층판 (c)의 제6 도체층 (14) 측이 양면 동장 적층판 (a) 측을 향하도록 얹어 놓는다. 그 후, 가열 가압에 의해 적층체를 형성한 후, 드릴 등으로 구멍 (S)를 설치한다. 그 후, 예를 들면 무전해 구리 도금에 의해서 구멍 (S)의 내벽을 도금함으로써, 내측 도체층(즉 제2 도체층 (12), 제7 도체층 (17), 제8 도체층 (18), 및 제3 도체층 (15))을 전기적으로 접속한다.

또한, 적층체의 외측에 한 쌍의 외측 유전체층(즉 제1 유전체층 (21) 및 제3 유전체층 (25))으로서 프리프레그를 각각 얹어 놓는다. 또한 그 외측에 한 쌍의 외측 도체층(즉 제1 도체층 (11) 및 제4 도체층 (16))으로서 동박을 각각 얹어 놓는다. 그 후, 가열 가압한 후, 제1 도체층 (11) 및 제4 도체층 (16)의 일부를 에칭 등으로 제거함으로써, 전송선로층을 형성한다.

또한, 도 5 및 도 6에서는, 적층체의 최외층이 도체층인 경우를 도시하였지만, 반드시 도체층을 최외층에 설치할 필요는 없고, 최외층이 유전체층일 수도 있다. 또한, 유전체층과 도체층을 반드시 교대로 적층할 필요는 없고, 복수의 유전체층을 중복 설치하거나 또는 복수의 도체층을 중복 설치할 수도 있다.

이하, 실시예 1 내지 4 및 비교예 1 내지 2에 대해서 설명하는데, 본 발명은 이하의 실시예에 한정되는 것은 아니다. 실시예 1 내지 4 및 비교예 1 내지 2에서는, 주파수대가 60 내지 80 GHz인 경우에 있어서의 전자 결합 구조의 전송 손실의 측정을 행하였다. 여기서, 상기에서 설명한 전자 결합 구조는 다층 전송선로판의 표면과 이면에 배선(즉 제1 도체층 (11)과 제4 도체층 (16))이 나누어져 있기 때문에, 그대로로는 웨이퍼 프로버 등을 사용하여 고주파 측정을 하는 것이 곤란하다. 그 때문에, 이하의 실시예 1 내지 4에서는, 도 7의 (a)나 도 8의 (a)에 도시된 바와 같이, 1개의 제4 도체층 (16) 대신에 2개의 제4 도체층 (161), (162)를 이용하고, 1개의 구멍 (S) 대신에 2개의 구멍 (S)를 이용한 다층 전송선로판 (1A)를 준비하였다. 이와 같이 2개의 슬롯 결합을 직렬로 접속함으로써, 프로빙에 의한 측정을 가능하게 하였다. 또한, 고주파 측정 시에 프로브를 마주 대하여 측정하기 때문에, 한쪽의 제4 도체층 (161)의 형상을 긴 변 (16A) 및 짧은 변 (16C)으로 이루어진 L자 형상으로 함과 동시에, 다른쪽의 제4 도체층 (162)의 형상을 긴 변 (16B) 및 짧은 변 (16D)으로 이루어진 L자 형상으로 하였다. 이들 짧은 변 (16C) 및 짧은 변 (16D)는, 프로빙 측정 시의 단자 접속부로서 이용하였다. 또한, 제1 도체층 (11)의 대신으로서, 일단 (11A), 타단 (11B), 및 이들의 일단 (11A)와 타단 (11B)를 연결하는 연결부 (11C)로 이루어진 ㄷ자 형상의 제1 도체층 (110)을 이용하였다.

(실시예 1)

도 7의 (a)는 다층 전송선로판 (1A)를 제4 도체층 (161), (162) 측에서 본 상면 투시도이다. 도 7의 (b)는 도 7의 (a)의 VIIb-VIIb선에 따른 단면도이다. 실시예 1로서는, 전송선로(제1 도체층 (110)), 제1 유전체층 (21), 제2 도체층 (12), 제2 유전체층 (23), 제3 도체층 (15), 제3 유전체층 (25), 및 2개의 전송선로(제4 도체층 (161) 및 제4 도체층 (162))이 이 순서로 적층된 다층 전송선로판 (1A)를 제작하였다. 도 7의 (b)에 도시된 바와 같이, 내층의 회로판에 형성된 한쪽의 구멍 (S)에 대응하는 위치에, 외측 도체층에 상당하는 전송선로로서 제1 도체층 (110) 및 제4 도체층 (161)을 대향 배치함과 함께, 다른쪽의 구멍 (S)에 대응하는 위치에, 외측 도체층에 상당하는 전송선로로서 제1 도체층 (110) 및 제4 도체층 (162)를 대향 배치하였다. 또한, 여기서의 「대향 배치」란 구멍 (S)의 중심(제2 전송선로를 이루는 제4 도체층 (16)의 연장 방향(Y축 방향)에 있어서의 구멍 (S)의 길이의 한가운데 부분)과, 제1 도체층 (110) 또는 제4 도체층 (161), (162)의 개방단 (11P) 또는 개방단 (16P)로부터 대략 실효 파장 λ의 1/4 정도 내측의 도체층 상의 점을 맞추도록 배치하는 것을 의미한다.

이 때, 다층 전송선로판 (1A)의 중심 부근에서, 제4 도체층 (161)의 긴 변 (16A)가 제4 도체층 (162)의 긴 변 (16B)와 소정의 간격을 두고 마주 향하도록 제4 도체층 (161) 및 제4 도체층 (162)를 배치하였다. 또한, 제4 도체층 (161)의 긴 변 (16A) 및 제1 도체층 (110)의 일단 (11A)의 연장 방향(도 7의 (a)의 예에서는 Y축 방향)을 한쪽의 구멍 (S)의 장축 방향과 직교하는 방향으로 배치하였다. 마찬가지로, 제4 도체층 (162)의 긴 변 (16B) 및 제1 도체층 (110)의 타단 (11B)의 연장 방향(도 7의 (a)의 예에서는 Y축 방향)을 다른쪽의 구멍 (S)의 장축 방향과 직교하는 방향으로 배치하였다. 2개의 구멍 (S)의 각각에 있어서 내벽에 형성된 관상의 금속막 (3)을 통해, 제2 도체층 (12)와 제3 도체층 (15)를 전기적으로 접속시켰다. 이로 인해, 제1 유전체층 (21), 관상의 금속막 (3), 및 제3 유전체층 (25)를 통해, 전송선로인 제1 도체층 (110)이 제4 도체층 (161)과 전자 결합됨과 동시에, 전송선로인 제1 도체층 (110)이 제4 도체층 (162)와 전자 결합되는 전자 결합 구조 (100)을 형성하였다.

이하, 다층 전송선로판 (1A)의 구체적인 제조 방법에 대해서 설명한다. 우선, (제2 유전체층 (23)이 되는) 유전체층의 양면에(제2 도체층 (12) 및 제3 도체층 (15)가 되는) 동박이 형성된 적층판(히다치 가세이 고교 가부시끼가이샤 제조, 상품명 MCL-E-679)를 준비하였다. 이 적층판의 두께는 0.5 mm이고, 각 동박의 두께는 12 ㎛, 유전체층 측의 표면 조도 Rz: 6.0 ㎛였다. 이어서, 이 적층체에 직경 0.25 mm의 드릴을 이용하여 직경 0.25 mm, 폭 W 1.45 mm의 개공을 하여 2개의 구멍 (S)를 형성하였다. 이 2개의 구멍 (S)의 내벽 및 동박 표면에 구리 도금을 10 ㎛ 실시한 후, 각 구멍 (S) 내에 유전체 (4)에 상당하는 구멍 메우기 수지(다이요 잉크 세이조우 가부시끼가이샤 제조, 상품명 DX-1, 10 GHz에서의 유전 정접 0.03, 비유전율 3.5)를 인쇄하고, 표면을 연마하여 내층 회로판을 제작하였다. 또한, 도 7의 (b)에 있어서, 제2 도체층 (12)가 되는 동박 및 제3 도체층 (15)가 되는 동박의 표면 상의 구리 도금막의 도시는 생략하고 있다.

다음으로, 두께 12 ㎛의 동박(미쓰이 긴조꾸 고교 가부시끼가이샤 제조, 상품명 3EC-VLP-12, 유전체층 측의 표면 조도 Rz: 3.0 ㎛), 프리프레그(히다치 가세이 고교 가부시끼가이샤 제조, 상품명 GFA-2, 두께 100 ㎛), 상기 내층 회로판, 프리프레그(히다치 가세이 고교 가부시끼가이샤 제조, 상품명 GFA-2, 두께 100 ㎛), 두께 12 ㎛의 동박(미쓰이 긴조꾸 고교 가부시끼가이샤 제조, 상품명 3EC-VLP-12, 유전체층 측의 표면 조도 Rz: 3.0 ㎛)의 순으로 이들을 중첩하고, 온도 180℃, 압력 3 MPa, 시간 80분의 조건으로 적층 일체화한 다층 전송선로판을 제작하였다.

마지막으로, 이 다층 전송선로판에 대하여 상하의 동박을 에칭으로 패터닝하였다. 상측의 동박을 패터닝함으로써, 2개의 L자 형상의 제4 도체층 (161), (162)를 얻었다. 또한, 하측의 동박을 패터닝함으로써, ㄷ자 형상의 제1 도체층 (110)을 얻었다. 이 때, 내층 회로판에서 형성한 한쪽의 구멍 (S)에 대응하는 위치에, 폭 220 ㎛의 전송선로로서 제4 도체층 (161)의 긴 변 (16A) 및 제1 도체층 (110)의 일단 (11A)를 대향 배치시킴과 동시에, 또다른 한쪽의 구멍 (S)에 대응하는 위치에 폭 220 ㎛의 전송선로로서 제4 도체층 (162)의 긴 변 (16B) 및 제1 도체층 (110)의 타단 (11B)를 대향 배치시켰다.

이들 전송선로(즉 제4 도체층 (161), 제4 도체층 (162), 및 제1 도체층 (110))은 특성 임피던스 50 Ω로 한 마이크로스트립 라인이다. 이상과 같이 하여, 도 7의 (a), (b)에 도시한 바와 같은 2개의 구멍 (S)를 갖는 전자 결합 구조 (100)을 갖는 다층 전송선로판 (1A)를 제작하였다. 여기서, 전송선로인 한쪽의 제4 도체층 (161)의 긴 변 (16A)의 내측부터 다른쪽의 제4 도체층 (162)의 긴 변 (16B)의 내측까지의 최단 거리 L2는 1.63 mm였다.

(실시예 2)

실시예 1에서는, 각 구멍 (S) 내의 유전체 (4)로서 수지를 구멍 메우기 인쇄했지만, 실시예 2에서는, 각 구멍 (S) 내에 10 GHz에서의 비유전율이 2.8, 유전 정접이 0.003의 유전체 (4)를 구멍 메우기 인쇄하고, 그 밖의 조건은 실시예 1과 동일하게 하여, 도 7의 (a), (b)에 도시한 바와 같은 2개의 구멍 (S)를 갖는 전자 결합 구조 (101)을 갖는 다층 전송선로판을 제작하였다. 여기서, 전송선로인 한쪽의 제4 도체층 (161)의 긴 변 (16A)의 내측부터 다른쪽의 제4 도체층 (162)의 긴 변 (16B)의 내측까지의 최단 거리 L2는 1.63 mm였다.

(실시예 3)

우선, 유전체층의 양면에 동박이 형성된 적층판(히다치 가세이 고교 가부시끼가이샤 제조, 상품명 MCL-E-679)를 준비하였다. 이 적층판의 두께는 0.5 mm이고, 동박의 두께는 12 ㎛, 유전체층 측의 표면 조도 Rz: 6.0 ㎛였다. 이어서, 이 적층체에 직경 0.25 mm의 드릴을 이용하여 직경 0.25 mm, 폭 W 1.00 mm의 개공을 하여 2개의 구멍 (S)를 형성하였다. 이 2개의 구멍 (S)의 내벽 및 동박 표면에 구리 도금을 10 ㎛ 실시한 후, 각 구멍 (S) 내에 10 GHz에서의 비유전율이 15, 유전 정접이 0.03의 유전체 (4)를 인쇄하고, 표면을 연마하여 내층 회로판을 제작하였다. 또한, 도 7의 (b)에 있어서, 동박 (12) 및 (15) 표면 상의 구리 도금막은 생략하고 있다.

마지막으로, 이 다층 전송선로판에 대하여 상하의 동박을 에칭으로 패터닝함으로써, 내층 회로판에서 형성한 한쪽의 구멍 (S)에 대응하는 위치에, 폭 220 ㎛의 전송선로 (16A) 및 전송선로 (11A)를 대향하여 (16A) 및 (11A)의 연장 방향이 구멍 (S)의 장축 방향과 직교하는 방향으로 되도록 배치함과 함께, 또다른 한쪽의 구멍 (S)에 대응하는 위치에, 폭 220 ㎛의 전송선로 (16B) 및 전송선로 (11B)를 대향하여 (16B) 및 (11B)의 연장 방향이 구멍 (S)의 장축 방향과 직교하는 방향으로 되도록 배치하였다.

이들 전송선로 (16A), (16B), (110)은 특성 임피던스 50 Ω로 한 마이크로스트립 라인이다. 이상과 같이 하여, 도 7의 (a), (b)에 도시한 바와 같은 2개의 구멍 (S)를 갖는 전자 결합 구조 (102)를 갖는 다층 전송선로판 (1A)를 제작하였다. 보충하면, 다층 전송선로판 (1A)는, 전송선로 (110), 제1 유전체층 (21), 제2 도체층 (12), 제2 유전체층 (23), 제3 도체층 (15), 제3 유전체층 (25), 및 2개의 전송선로 (16A), (16B)가 이 순서로 적층되고, 2개의 구멍 (S)의 각각에 있어서 내벽에 형성된 관상의 금속막 (3)을 통해, 제2 도체층 (12)와 제3 도체층 (15)가 전기적으로 접속됨으로써, 제1 유전체층 (21), 2개의 구멍 (S)의 각각에 있어서 내벽에 형성된 관상의 금속막 (3) 및 제3 유전체층 (25)를 통해, 전송선로 (11A)와 전송선로 (16A)가 전자 결합됨과 동시에, 전송선로 (11B)와 전송선로 (16B)가 전자 결합되는 전자 결합 구조 (102)를 갖는다. 또한, 전송선로 (16A), (16B), (110)은 특성 임피던스를 50 Ω로 한 마이크로스트립 라인이다. 이상과 같이 하여, 도 7의 (a), (b)에 도시한 바와 같은 2개의 구멍 (S)를 갖는 전자 결합 구조 (102)를 갖는 다층 전송선로판 (1A)를 제작하였다. 여기서, 전송선로인 한쪽의 제4 도체층 (161)의 긴 변 (16A)의 내측부터 다른쪽의 제4 도체층 (162)의 긴 변 (16B)의 내측까지의 최단 거리 L2는 1.18 mm였다.

(실시예 4)

실시예 4에서는, 실시예 1에서 나타낸 전송선로판에 있어서의 적층체의 도체층 사이에, 신호선층이 될 도체층과 그라운드층이 될 도체층을 각각 2층씩 형성함과 함께, 각 도체층 사이에 유전체층을 통한 전자 결합 구조 (103)을 채용하였다.

도 8의 (a) 및 도 8의 (b)에, 실시예 4에서 제작한 2개의 구멍 (S)를 포함하는 전자 결합 구조 (103)을 갖는 다층 전송선로판 (1B)를 나타낸다. 도 8의 (a)는 다층 전송선로판 (1B)를 제4 도체층 (161), (162) 측에서 본 상면 투시도이다. 도 8의 (b)는 도 8의 (a)의 VIIIb-VIIIb선에 따른 단면도이다. 다층 전송선로판 (1B)에서는, 제1 도체층 (110), 제1 유전체층 (21), 제2 도체층 (12), 제4 유전체층 (31), 제5 도체층 (13), 제6 유전체층 (34), 제7 도체층 (17), 제2 유전체층 (23), 제8 도체층 (18), 제7 유전체층 (35), 제6 도체층 (14), 제5 유전체층 (33), 제3 도체층 (15), 제3 유전체층 (25), 및 2개의 제4 도체층 (161), (162)가 이 순서로 적층된 구조로 하였다.

도 8의 (b)에 도시된 바와 같이, 2개의 구멍 (S)를 제3 도체층 (15)로부터 제2 도체층 (12)까지 관통시켰다. 각 구멍 (S)의 내벽에는 관상의 금속막 (3)을 형성하였다. 내벽에 관상의 금속막 (3)을 형성한 각 구멍 (S) 내에는, 유전체 (4)를 충전시켰다. 금속막 (3)에 의해, 그라운드층이 될 제2 도체층 (12), 제7 도체층 (17), 제8 도체층 (18) 및 제3 도체층 (15)가 전기적으로 접속된다. 또한, 신호선층이 될 제5 도체층 (13) 및 제6 도체층 (14)는 구멍 (S)에 형성된 금속막 (3)과의 전기적인 접속이 이루어져 있지 않다.

또한, 도 8의 (a)에 도시된 바와 같이, 내층의 회로판에 형성된 한쪽의 구멍 (S)에 대응하는 위치에, 외측 도체층에 상당하는 전송선로로서 제1 도체층 (110) 및 제4 도체층 (161)을 대향 배치함과 함께, 다른쪽의 구멍 (S)에 대응하는 위치에, 외측 도체층에 상당하는 전송선로로서 제1 도체층 (110) 및 제4 도체층 (162)를 대향 배치하였다. 이 때, 다층 전송선로판 (1B)의 중심 부근에서, 제4 도체층 (161)의 긴 변 (16A)가 제4 도체층 (162)의 긴 변 (16B)와 소정의 간격을 두고 마주 향하도록 제4 도체층 (161) 및 제4 도체층 (162)를 배치하였다. 또한, 제4 도체층 (161)의 긴 변 (16A) 및 제1 도체층 (110)의 일단 (11A)의 연장 방향(도 8의 (a)의 예에서는 Y축 방향)을 한쪽의 구멍 (S)의 장축 방향과 직교하는 방향으로 배치하였다. 마찬가지로, 제4 도체층 (162)의 긴 변 (16B) 및 제1 도체층 (110)의 타단 (11B)의 연장 방향(도 8의 (a)의 예에서는 Y축 방향)을 다른쪽의 구멍 (S)의 장축 방향과 직교하는 방향으로 배치하였다. 이상과 같은 전자 결합 구조 (103)으로서는, 2개의 금속막 (3)을 통해, 제2 도체층 (12)와 제3 도체층 (15)가 전기적으로 접속됨으로써, 제3 유전체층 (25), 2개의 금속막 (3) 및 제1 유전체층 (21)을 통해, 전송선로인 제1 도체층 (110)과 전송선로인 제4 도체층 (161), (162)가 각각 전자 결합되게 된다.

이하, 다층 전송선로판 (1B)의 구체적인 제조 방법에 대해서 설명한다.

우선, 유전체층의 양면에 동박이 형성된 적층판(히다치 가세이 고교 가부시끼가이샤 제조, 상품명 MCL-E-679)(적층판 1)을 준비하였다. 이 적층판의 두께는 0.1 mm이고, 동박의 두께는 12 ㎛, 유전체층 측의 표면 조도 Rz: 6.0 ㎛였다. 이어서, 판 두께 0.1 mm 및 동박 두께 12 ㎛의 양면 동장 적층판(히다치 가세이 고교 가부시끼가이샤 제조, 상품명 MCL-LX-67Y)(적층판 2)를 2매 준비하였다. 준비한 2매의 양면 동장 적층판의 한쪽의 동박의 뒤에 구멍을 설치하는 개소를 훨씬 (100 ㎛) 크게 에칭으로 제거함과 함께, 소정의 전송선로를 에칭으로 형성하였다.

적층판 (1)의 양면에 프리프레그(히다치 가세이 고교 가부시끼가이샤 제조, 상품명 GXA-67Y, 두께 100 ㎛)를 얹어 놓고, 또한 그 외측에 적층판 (2)의 전송선로측을 적층판 (1) 측으로 향하여 중첩하고, 온도 230℃, 압력 3 MPa, 시간 80분의 조건으로 적층 일체화한 적층체를 제작하였다.

이 적층체에 직경 0.25 mm의 드릴을 이용하여 직경 0.25 mm, 폭 W 1.45 mm의 개공을 하여 2개의 구멍 (S)를 형성하였다. 이 2개의 구멍 (S)의 내벽 및 동박 표면에 구리 도금을 10 ㎛ 실시하여 관상의 금속막 (3)을 형성한 후, 각 구멍 (S) 내에 유전체 (4)인 구멍 메우기 수지(다이요 잉크 세이조우 가부시끼가이샤 제조, 상품명 DX-1, 10 GHz에서의 유전 정접 0.03, 비유전율 3.5)를 인쇄하고, 표면을 연마하여 내층 회로판을 제작하였다. 또한, 도 8의 (b)에 있어서, 동박 (12) 및 (15) 표면 상의 구리 도금막은 생략하고 있다.

다음으로, 두께 12 ㎛의 동박(미쓰이 긴조꾸 고교 가부시끼가이샤 제조, 상품명 3EC-VLP-12, 유전체층 측의 표면 조도 Rz: 3.0 ㎛), 프리프레그(히다치 가세이 고교 가부시끼가이샤 제조, 상품명 GFA-2, 두께 100 ㎛), 상기 내층 회로판, 프리프레그(히다치 가세이 고교 가부시끼가이샤 제조, 상품명 GFA-2, 두께 100 ㎛), 두께 12 ㎛의 동박(미쓰이 긴조꾸 고교 가부시끼가이샤 제조, 상품명 3EC-VLP-12, 유전체층 측의 표면 조도 Rz: 3.0 ㎛)의 순으로 이들을 중첩하고, 온도 180℃, 압력 3 MPa, 시간 80분의 조건으로 적층 일체화한 다층 전송선로판 (1B)를 제작하였다.

마지막으로, 이 다층 전송선로판에 대하여 상하의 동박을 에칭으로 패터닝하였다. 상측의 동박을 패터닝함으로써, 2개의 L자 형상의 제4 도체층 (161), (162)를 얻었다. 또한, 하측의 동박을 패터닝함으로써, ㄷ자 형상의 제1 도체층 (110)을 얻었다. 이 때, 내층 회로판에서 형성한 한쪽의 구멍 (S)에 대응하는 위치에, 폭 220 ㎛의 제4 도체층 (161)의 긴 변 (16A) 및 제1 도체층 (110)의 일단 (11A)를 대향 배치함과 함께, 다른쪽의 구멍 (S)에 대응하는 위치에 폭 220 ㎛의 제4 도체층 (162)의 긴 변 (16B) 및 제1 도체층 (110)의 타단 (11B)를 대향 배치시켰다. 또한, 제4 도체층 (161)의 긴 변 (16A) 및 제1 도체층 (110)의 일단 (11A)의 연장 방향(도 8의 (a)에 나타내는 Y축 방향)이 한쪽의 구멍 (S)의 장축 방향(X축 방향)과 직교하는 방향으로 되도록 배치함과 함께, 다른쪽의 제4 도체층 (162)의 긴 변 (16B) 및 제1 도체층 (110)의 타단 (11B)의 연장 방향(Y축 방향)이 다른쪽의 구멍 (S)의 장축 방향(X축 방향)과 직교하는 방향으로 되도록 배치하였다.

이들 전송선로(제4 도체층 (161), (162) 및 제1 도체층 (110))은 특성 임피던스 50 Ω로 한 마이크로스트립 라인이다. 이상과 같이 하여, 도 8의 (a) 및 도 8의 (b)에 도시한 바와 같은 2개의 슬롯 S를 갖는 전자 결합 구조 (103)을 갖는 다층 전송선로판 (1B)를 제작하였다. 여기서, 전송선로인 한쪽의 제4 도체층 (161)의 긴 변 (16A)의 내측부터 다른쪽의 제4 도체층 (162)의 긴 변 (16B)의 내측까지의 최단 거리 L2는 1.63 mm였다.

(비교예 1)

도 9는 비교예 1에 따른 다층 전송선로판 (10)의 분해 사시도를 도시한다. 도 10은 도 9의 X-X선에 따른 단면도를 도시한다. 비교예 1에서는, 도 9 및 도 10에 도시한 바와 같은, 제2 도체층 (12)만을 관통하는 슬롯 S1과, 제3 도체층 (15)만을 관통하는 슬롯 S2를 갖는 다층 전송선로판 (10)의 구성을 채용하였다. 여기서 슬롯이란 도체층에만 설치된 구멍이다. 다층 전송선로판 (10)에서는, 제1 도체층(전송선로) (11), 제1 유전체층 (21), 제2 도체층 (12), 제2 유전체층 (23), 제3 도체층 (15), 제3 유전체층 (25), 및 제4 도체층(전송선로) (16)이 이 순서로 적층되어 있다. 제1 도체층 (11)의 연장 방향(Y축 방향)은 제4 도체층 (16)의 연장 방향(Y축 방향)과 동일하게 하였다. 슬롯 S1, S2의 장축 방향(X축 방향)은 각 전송선로의 연장 방향(Y축 방향)과 직교시켰다. 제1 도체층 (11)의 일단을 개방단 (11P)으로 하고, 제4 도체층 (16)의 일단을 개방단 (16P)으로 하였다. 제1 도체층 (11)의 개방단 (11P)로부터 슬롯 S1의 중심까지의 거리 L1은, 사용되는 실효 파장 λ의 1/4 정도로 하였다. 마찬가지로, 제4 도체층 (16)의 개방단 (16P)부터 슬롯 S2의 중심까지의 거리 L1은, 사용되는 실효 파장 λ의 1/4 정도로 하였다.

도 10에 도시된 바와 같이 비교예 1의 다층 전송선로판 (10)에서는, 제2 유전체층 (23)에는, 제2 유전체층 (23)을 관통하는 구멍은 설치되어 있지 않다. 다만, 상술한 바와 같이, 다층 전송선로판 (10)의 표면과 이면에 배선(즉 제1 도체층 (11), 제4 도체층 (16))이 나누어져 있기 때문에, 그대로로는 웨이퍼 프로버 등을 사용하여 고주파 측정을 하는 것이 곤란하다. 이 때문에 실제는, 실시예 1 내지 4와 마찬가지로, 도 11의 (a) 및 도 11의 (b)에 도시한 바와 같은, 표면에 2개의 L자 형상의 전송선로(즉 2개의 제4 도체층 (161), (162))를 갖고, 이면에 1개의 ㄷ자 형상의 전송선로(즉 제1 도체층 (110))을 갖는 구성을 채용하고, 또한 4개의 슬롯 S1, S2, S3, S4를 갖는 다층 전송선로판 (10A)를 제작하였다.

이하에, 다층 전송선로판 (10A)의 구체적인 제조 방법을 설명한다. 우선, 판 두께 0.5 mm 및 동박 두께 12 ㎛의 양면 동장 적층판(히다치 가세이 고교 가부시끼가이샤 제조, 상품명 MCL-E-679)를 준비하였다. 동박의 유전체층 측의 표면 조도는, Rz: 6.0 ㎛였다. 동박을 에칭에 의해 패터닝함으로써, 장경 1.9 mm×단경 0.4 mm의 4개의 슬롯 S1, S2, S3, S4를 갖는 내층 회로판을 제작하였다. 슬롯 S1 및 슬롯 S3은, 제2 도체층 (12)가 되는 동박만을 관통하도록 형성하고, 슬롯 S2 및 슬롯 S4는, 제3 도체층 (15)가 되는 동박만을 관통하도록 형성하였다. 또한, 적층 방향(Z축 방향)으로부터 보아, 슬롯 S1과 슬롯 S2가 중첩되도록 대향 배치시킴과 동시에, 슬롯 S3과 슬롯 S4가 중첩되도록 대향 배치시켰다.

다음으로, 두께 12 ㎛의 동박(미쓰이 긴조꾸 고교 가부시끼가이샤 제조, 상품명 3EC-VLP-12, 유전체층 측의 표면 조도 Rz: 3.0 ㎛), 프리프레그(히다치 가세이 고교 가부시끼가이샤 제조, 상품명 GFA-2, 두께 100 ㎛), 상기 내층 회로판, 프리프레그(히다치 가세이 고교 가부시끼가이샤 제조, 상품명 GFA-2, 두께 100 ㎛), 두께 12 ㎛의 동박(미쓰이 긴조꾸 고교 가부시끼가이샤 제조, 상품명 3EC-VLP-12, 유전체층 측의 표면 조도 Rz: 3.0 ㎛)의 순으로 이들을 중첩하여, 온도 180℃, 압력 3 MPa, 시간 80분의 조건으로 적층 일체화한 다층 전송선로판을 제작하였다.

마지막으로, 상하의 동박을 에칭으로 패터닝하였다. 즉, 상측의 동박을 패터닝함으로써, 2개의 L자 형상의 제4 도체층 (161), (162)를 얻었다. 또한, 하측의 동박을 패터닝함으로써, ㄷ자 형상의 제1 도체층 (110)을 얻었다. 이 때, 내층 회로판에서 형성한 슬롯 S1 및 슬롯 S2에 대응하는 위치에, 폭 220 ㎛의 제1 도체층 (110)의 일단 (11A) 및 제4 도체층 (161)의 긴 변 (16A)를 대향 배치시킴과 동시에, 제1 도체층 (110)의 일단 (11A) 및 제4 도체층 (161)의 긴 변 (16A)의 연장 방향(도 11의 (a)에 나타내는 Y축 방향)을 슬롯 S1 또는 S2의 장축 방향(X축 방향)과 직교하는 방향으로 하였다. 마찬가지로, 슬롯 S3 및 슬롯 S4에 대응하는 위치에, 폭 220 ㎛의 제1 도체층 (110)의 타단 (11B) 및 제4 도체층 (162)의 긴 변 (16B)를 대향 배치시킴과 동시에, 제1 도체층 (110)의 타단 (11B) 및 제4 도체층 (162)의 긴 변 (16B)의 연장 방향(도 11의 (a)에 나타내는 Y축 방향)을 슬롯 S3 또는 S4의 장축 방향(X축 방향)과 직교하는 방향으로 하였다. 보충하면, 다층 전송선로판 (10A)는, (전송선로인) 제1 도체층 (110), 제1 유전체층 (21), 제2 도체층 (12), 제2 유전체층 (23), 제3 도체층 (15), 제3 유전체층 (25), 및 (2개의 전송선로인) 제4 도체층 (161), (162)가 이 순서로 적층되고, 슬롯 S1 및 슬롯 S2를 통해, 전송선로인 제1 도체층 (110)이 제4 도체층 (161)과 전자 결합됨과 동시에, 슬롯 S3 및 슬롯 S4를 통해, 전송선로인 제1 도체층 (110)이 제4 도체층 (162)와 전자 결합되는 전자 결합 구조 (1000)을 갖는다. 또한, 전송선로인 제1 도체층 (110), 제4 도체층 (161), (162)는, 특성 임피던스를 50 Ω로 한 마이크로스트립 라인이다. 이상과 같이 하여, 도 11의 (b)에 도시한 바와 같은 4개의 슬롯 S1, S2, S3, S4를 갖는 전자 결합 구조 (1000)을 갖는 다층 전송선로판 (10A)를 제작하였다. 여기서, 전송선로인 한쪽의 제4 도체층 (161)의 긴 변 (16A)의 내측부터 다른쪽의 제4 도체층 (162)의 긴 변 (16B)의 내측까지의 최단 거리 L2는 2.08 mm였다.

(비교예 2)

비교예 2에서는, 특허문헌 1의 실시예 1에 상당하는 구조를 채용하였다. 구체적인 구조를 도 12, 도 13의 (a), 및 도 13의 (b)에 도시한다. 도 12는, 비교예 2에서 고주파 측정에 이용한 다층 전송선로판 (20A)의 분해 사시도를 도시한다. 도 13의 (a)는 도 12의 다층 전송선로판을 상측의 외측 도체층 측으로부터 본 상면 투시도이다. 도 13의 (b)는 도 13의 (a)의 XIIIb-XIIIb선에 따른 단면도이다. 또한, 고주파 측정 시에 프로브를 마주 대하여 측정하기 위해서, 실시예 1 내지 4와 마찬가지로, 제4 도체층을 2개로 하고, 이들 제4 도체층 (161) 및 제4 도체층 (162)를 각각 L자 형상으로 하였다. 제3 유전체층 (25) 상에 있어서, 제4 도체층 (161)의 긴 변 (16A)를 제4 도체층 (162)의 긴 변 (16B)와 평행하게 배치하였다. 또한, 제4 도체층 (161)의 짧은 변 (16C) 및 제4 도체층 (162)의 짧은 변 (16D)를 프로빙용의 단자 접속부로서 이용하였다. 도 12에 도시된 바와 같이, 전송선로인 제4 도체층 (161), (162)의 아래쪽으로는, 유전체층 (25)를 이격하여 설치된 제3 도체층 (15)만을 관통하는 슬롯 S12, S14를 형성하였다. 도 12 또는 도 13의 (a)에 도시된 바와 같이, 슬롯 S12, S14의 장축 방향(X축 방향)은 제4 도체층 (161)의 긴 변 (16A) 및 제4 도체층 (162)의 긴 변 (16B)의 연장 방향(Y축 방향)에 직교시켰다. 또한, 제2 도체층 (12)만을 관통시킨 구멍으로서 슬롯 S11, S13을 형성하였다. 이 슬롯 S11, S13은, 제2 유전체층 (23)을 통해 슬롯 S12, S14에 대향하는 위치에 형성하였다. 여기서 슬롯 S11 내지 14는 도체층만을 관통시켜 형성하고, 제2 유전체층 (23)까지 관통시키지 않았다. 또한, 슬롯 S11, S12의 주위에 일정 간격으로 복수의 비아홀 (41)을 설치하였다. 마찬가지로, 슬롯 S13, 14의 주위에 일정 간격으로 복수의 비아홀 (41)을 설치하였다. 각 비아홀 (41)은 제3 도체층 (15)로부터 제2 유전체층 (23)을 통해 제2 도체층 (12)까지 관통시켰다. 비아홀 (41)의 내벽에는 무전해 도금 (41a)가 이루어지고, 제2 도체층 (12)와 제3 도체층 (15)를 비아홀 (41)의 내벽을 통해 전기적으로 접속시켰다. 이 때 제2 도체층 (12)와 제3 도체층 (15)의 표면에도 무전해 도금이 이루어졌지만, 도 13의 (b)에서는 제2 도체층 (12) 및 제3 도체층 (15) 표면의 도금막의 도시에 대해서는, 편의상 생략하고 있다.

제2 도체층 (12)의 하부에는, 또한 제1 유전체층 (21)을 이격하여 전송선로인 제1 도체층 (110)을 설치하였다. 제1 도체층 (110)은 도 12 및 도 13의 (a)에 도시된 바와 같이 ㄷ자 형상으로 하였다. 제1 도체층 (110)의 일단 (11A)의 연장 방향은, 제4 도체층 (161)의 긴 변 (16A)의 연장 방향(도 13의 (a)에 나타내는 Y축 방향)에 평행으로 하였다. 또한, 제1 도체층 (110)의 타단 (11B)의 연장 방향은, 제4 도체층 (162)의 긴 변 (16B)의 연장 방향(도 13의 (a)에 나타내는 Y축 방향)에 평행으로 하였다. 이 때, 적층 방향(Z축 방향)으로부터 보아, 제1 도체층 (110)의 일단 (11A)가, 한쪽의 구멍 (S) 및 한쪽의 제4 도체층 (161)의 긴 변 (16A)와 중첩되도록 배치함과 함께, 제1 도체층 (110)의 타단 (11B)가, 다른쪽의 구멍 (S) 및 다른쪽의 제4 도체층 (162)의 긴 변 (16B)와 중첩되도록 배치하였다.

이하, 다층 전송선로판 (20A)의 구체적인 제조 방법에 대해서 설명한다. 우선, 판 두께 0.5 mm 및 동박 두께 12 ㎛의 동장 적층판(히다치 가세이 고교 가부시끼가이샤 제조, 상품명 MCL-E-679)에, 후에 에칭에 의해 형성하는 각 슬롯의 주위에 복수의 비아홀 (41)(구멍 직경 0.15 mmφ, 인접하는 구멍끼리의 벽간 거리 0.4 mm, 구멍벽과 슬롯 사이의 거리 0.1 mm)의 개공을 하여, 비아홀의 내벽에 무전해 도금 (41a)를 실시하였다. 그리고 상기 동장 적층판의 비아홀 (41)에 둘러싸인 영역 내에 0.4 mm×1.9 mm의 슬롯 S11 내지 S14를 형성하였다. 이 때, 슬롯 S11과 슬롯 S12가 대향 배치됨과 동시에, 슬롯 S13과 슬롯 S14가 대응 배치되도록, 에칭에 의해 패터닝하여 내층 회로판을 제작하였다(스텝 S1). 또한, 슬롯 S11, S12의 연장 방향과 슬롯 S13, S14의 연장 방향을 동일 직선 상으로 하였다.

다음으로, 12 ㎛ 동박(미쓰이 긴조꾸 고교 가부시끼가이샤 제조, 상품명 3EC-VLP-12, 유전체층 측의 표면 조도 Rz: 3.0 ㎛), 프리프레그(히다치 가세이 고교 가부시끼가이샤 제조, 상품명 GFA-2, 두께 100 ㎛), 스텝 S1에서 얻어진 내층 회로판, 프리프레그(히다치 가세이 고교 가부시끼가이샤 제조, 상품명 GFA-2, 두께 100 ㎛), 12 ㎛ 동박(미쓰이 긴조꾸 고교 가부시끼가이샤 제조, 상품명 3EC-VLP-12, 유전체층 측의 표면 조도 Rz: 3.0 ㎛)의 순으로 이들을 중첩하여, 온도 180℃, 압력 3 MPa, 시간 60분의 조건으로 적층 일체화한 다층판을 제작하였다(스텝 S2).

마지막으로, 스텝 S2에서 얻어진 다층판에 있어서, 상하의 동박을 에칭으로 패터닝하였다. 즉, 상측의 동박을 패터닝함으로써, 2개의 L자 형상의 제4 도체층 (161), (162)를 얻었다. 또한, 하측의 동박을 패터닝함으로써, ㄷ자 형상의 제1 도체층 (110)을 얻었다. 이 때, 내층 회로판에 형성한 슬롯 S11, S12와 대응하는 위치에, 폭 0.22 mm의 전송선로가 되는 제4 도체층 (161)의 긴 변 (16A)를, 슬롯 S11, S12의 장축 방향(X축 방향)과 직교하는 방향으로 연장시켰다. 마찬가지로, 내층 회로판에 형성한 슬롯 S13, S14와 대응하는 위치에, 폭 0.22 mm의 전송선로가 되는 제4 도체층 (162)의 긴 변 (16B)를, 슬롯 S13, S14의 장축 방향(X축 방향)과 직교하는 방향으로 연장시켰다. 이상과 같이 하여, 슬롯 결합형 층 간 접속 구조 (1001)을 제작하였다. 여기서, 전송선로인 한쪽의 제4 도체층 (161)의 긴 변 (16A)의 내측부터 다른쪽의 제4 도체층 (162)의 긴 변 (16B)의 내측까지의 최단 거리 L3은 2.58 mm였다.

(측정 결과)

이상과 같이 실시예 1, 실시예 2, 실시예 3, 실시예 4, 비교예 1, 및 비교예 2로 제작한 전자 결합 구조 (100), 전자 결합 구조 (101), 전자 결합 구조 (102), 전자 결합 구조 (103), 전자 결합 구조 (1000), 및 전자 결합 구조 (1001)에 대하여 고주파 측정용의 단자부(즉 (16C)이나 (16D))에, 고주파 프로브(캐스케이드 마이크로테크사 제조, 상품명 ACP-L-GSG150)을 접촉시켜, 동축 케이블(애질런트 테크놀로지스사 제조, 상품명 E7342)를 통해 접속된 네트워크 애널라이저(애질런트 테크놀로지스사 제조, 상품명 HP8510C)로부터 전력을 공급함과 함께, 고주파 측정용의 단자부의 단부면에 전력이 통과할 때의 전송 손실을 측정하였다.

전송 손실을 측정한 결과를 도 14 내지 도 17에 도시한다. 이들 그래프에 나타내는 특성은 전부 구멍 또는 슬롯을 통한 전자 결합이 2개분인 특성이다. 따라서, 구멍 또는 슬롯을 통한 전자 결합이 1개분인 전송 손실은, 이들 그래프의 전송 손실의 대략 절반의 특성이 된다. 또한, 측정 결과의 그래프에는, 측정한 마이크로스트립 라인의 전송 손실도 더불어 나타내었다. 이에 따라, 구멍 또는 슬롯을 통한 전자 결합부의 전송 손실을 산출할 수 있도록 하였다. 이하, 그의 산출 방법과 함께 구체적으로 설명한다.

도 14는, 실시예 1 및 비교예 1의 고주파 특성의 측정 결과를 나타내는 그래프이다. 도 14에 있어서, G1은 마이크로스트립 라인의 전송 손실을 나타낸다. G2는, 실시예 1에 있어서의 마이크로스트립 라인의 2개의 구멍 (S)를 통한 전자 결합이 2개분인 전자 결합 구조 (100)의 전송 손실을 나타낸다. G3은, 비교예 1에 있어서의 마이크로스트립 라인의 4개의 슬롯 S1, S2, S3, S4를 통한 전자 결합이 2개분인 전자 결합 구조 (1000)의 전송 손실을 나타낸다.

도 15는 실시예 1 내지 3의 고주파 특성의 측정 결과를 나타내는 그래프이다. 도 15에 있어서, G4에서는, 마이크로스트립 라인의 전송 손실을 나타낸다. G5에서는, 실시예 1에 있어서의 마이크로스트립 라인의 2개의 구멍 (S)를 통한 전자 결합이 2개분인 전자 결합 구조 (100)의 전송 손실을 나타낸다. 이 G5는 G2와 동일한 것이다. G6에서는, 실시예 2에 있어서의 마이크로스트립 라인의 2개의 구멍 (S)를 통한 전자 결합이 2개분인 전자 결합 구조 (101)의 전송 손실을 나타낸다. G7에서는, 실시예 3에 있어서의 마이크로스트립 라인의 2개의 구멍 (S)를 통한 전자 결합이 2개분인 전자 결합 구조 (102)의 전송 손실을 나타낸다.

도 16은 비교예 2의 고주파 특성의 측정 결과를 나타내는 그래프이다. 도 16에 있어서, G4는 마이크로스트립 라인의 전송 손실을 나타낸다. G9는, 비교예 2에 있어서의 마이크로스트립 라인의 복수의 비아홀 (41)로 둘러싸인 슬롯 S11 내지 S14를 통한 전자 결합이 2개분인 전자 결합 구조 (1001)의 전송 손실을 나타낸다.

도 17은 실시예 4의 고주파 특성의 측정 결과를 나타내는 그래프이다. 도 17에 있어서, G4는 마이크로스트립 라인의 전송 손실을 나타낸다. G8은 실시예 4에 있어서의 마이크로스트립 라인의 2개의 구멍 (S)를 통한 전자 결합이 2개분인 전자 결합 구조 (103)의 전송 손실을 나타낸다.

또한, 전자 결합 구조 (100), 전자 결합 구조 (101), 전자 결합 구조 (102), 전자 결합 구조 (103), 전자 결합 구조 (1000), 및 전자 결합 구조 (1001)의 71 GHz 시의 특성을 통합하여 하기 표 1에 나타내었다.

도 14의 G2, 도 15의 G5, 또는 표 1에 나타낸 바와 같이, 71 GHz 시에 있어서, 실시예 1의 전자 결합 구조 (100)에 있어서 측정한 기판의 전송 손실은 -3.74 dB이고, 이 값으로부터 도 14의 G1, 도 15의 G4, 또는 표 1에 나타내는 마이크로스트립 라인의 전송 손실 -1.82 dB를 빼면, -1.92 dB가 된다. 이 -1.92 dB라는 값은, 마이크로스트립 라인의 구멍을 통한 전자 결합이 2개분인 전자 결합 구조 (100)의 전송 손실이기 때문에, 이 절반의 값인 -0.96 dB가 구멍을 통한 전자 결합 1개분의 전송 손실이 된다.

또한, 도 15의 G6 또는 표 1에 나타낸 바와 같이, 71 GHz 시에 있어서, 실시예 2의 전자 결합 구조 (101)에 있어서 측정한 기판의 전송 손실은 -3.14 dB이고, 이 값으로부터 도 15의 G4 또는 표 1에 나타내는 마이크로스트립 라인의 전송 손실 -1.82 dB를 빼면, -1.32 dB가 된다. 이 -1.32 dB라는 값은, 마이크로스트립 라인의 구멍을 통한 전자 결합이 2개분인 전자 결합 구조 (101)의 전송 손실이기 때문에, 이 절반의 값인 -0.66 dB가 구멍을 통한 전자 결합 1개분의 전송 손실이 된다.

도 15의 G7, 또는 표 1에 나타낸 바와 같이, 71 GHz 시에 있어서, 실시예 3의 전자 결합 구조 (102)에 있어서 측정한 기판의 전송 손실은 -4.08 dB이고, 이 값으로부터 도 9의 G1, 또는 표 1에 나타내는 마이크로스트립 라인의 전송 손실 -1.82 dB를 빼면, -2.26 dB가 된다. 이 -2.26 dB라는 값은, 마이크로스트립 라인의 구멍을 통한 전자 결합이 2개분인 전자 결합 구조 (102)의 전송 손실이기 때문에, 이 절반의 값인 -1.13 dB가 구멍을 통한 전자 결합 1개분의 전송 손실이 된다.

또한, 도 17의 G8 또는 표 1에 나타낸 바와 같이, 71 GHz 시에 있어서, 실시예 4의 전자 결합 구조 (103)에 있어서 측정한 기판의 전송 손실은 -4.11 dB이고, 이 값으로부터 도 17의 G4 또는 표 1에 나타내는 마이크로스트립 라인의 전송 손실 -1.82 dB를 빼면, -2.29 dB가 된다. 이 -2.29 dB라는 값은, 마이크로스트립 라인의 슬롯을 통한 전자 결합이 2개분인 전자 결합 구조 (103)의 전송 손실이기 때문에, 이 절반의 값인 -1.15 dB가 슬롯을 통한 전자 결합 1개분의 전송 손실이 된다.

또한, 도 14의 G3 또는 표 1에 나타낸 바와 같이, 71 GHz 시에 있어서, 비교예 1의 전자 결합 구조 (1000)에 있어서 측정한 기판의 전송 손실은 -11.70 dB이고, 이 값으로부터 도 14의 G1 또는 표 1에 나타내는 마이크로스트립 라인의 전송 손실 -1.82 dB를 빼면, -9.88 dB가 된다. 이 -9.88 dB라는 값은, 마이크로스트립 라인의 슬롯을 통한 전자 결합이 2개분인 전자 결합 구조 (101)의 전송 손실이기 때문에, 이 절반의 값인 -4.94 dB가 슬롯을 통한 전자 결합 1개분의 전송 손실이 된다.

또한, 도 16의 G9 또는 표 1에 나타낸 바와 같이, 71 GHz 시에 있어서, 비교예 2의 전자 결합 구조 (1001)에 있어서 측정한 기판의 전송 손실은 -5.08 dB이고, 이 값으로부터 도 16의 G4 또는 표 1에 나타내는 마이크로스트립 라인의 전송 손실 -1.82 dB를 빼면, -3.26 dB가 된다. 이 -3.26 dB라는 값은, 마이크로스트립 라인의 슬롯을 통한 전자 결합이 2개분인 전자 결합 구조 (1001)의 전송 손실이기 때문에, 이 절반의 값인 -1.63 dB가 슬롯을 통한 전자 결합 1개분의 전송 손실이 된다.

따라서, 71 GHz 대에서의 전송 손실은, 실시예 1의 전자 결합 구조 (100)쪽이, 비교예 1의 전자 결합 구조 (1000)보다도 상당히 작다. 또한, 도 14에 도시된 바와 같이, 60 내지 80 GHz의 주파수 대역에 걸쳐서, 실시예 1의 전자 결합 구조 (100)쪽이, 비교예 1의 전자 결합 구조 (1000)보다도 전송 손실이 상당히 작다. 또한, 71 GHz 대에서의 전송 손실은, 실시예 2의 전자 결합 구조 (101)쪽이, 실시예 1의 전자 결합 구조 (100)보다도 작다.

이와 같이, 도 11에 도시되는 비교예 1과 같은 종래의 다층 전송선로판 (10A)와 비교하여, 도 7에 도시되는 실시예 1이나 실시예 2와 같은 다층 전송선로판 (1A)에서는 전송 손실이 작아진다. 이것은, 비교예의 다층 전송선로판에서는, 전송선로 사이의 전자 결합이 약한 것에 기인한다. 전자 결합이 약해지는 이유는 2가지였다. 첫째는 전송선로 사이의 거리가 전송선로의 사이에 존재하는 다층 구조의 두께 분만큼 멀어지기 때문이다. 둘째는 비교예의 다층 전송선로판에서는 「거울상」 관계를 이용하여 전자 결합을 강화하는 설계 수법이 얻어지지 않기 때문이다.

도 7의 (b)에 도시되는 실시예 1이나 실시예 2와 같은 다층 전송선로판 (1A)에서는, 전송선로를 이루는 제1 도체층 (110) 및 제4 도체층 (161), (162) 상의 전자계 모드가, 그라운드층을 이루는 제2 도체층 (12) 및 제3 도체층 (15)와, 이들 제2 도체층 (12) 및 제3 도체층 (15)를 전기적으로 접속하는 관상의 금속막 (3)과의 적층체를 사이에 두고 「거울상」의 관계에 있다. 즉, 이 적층체는 전송선로의 거울상 현상의 중심 위치인 다층 전송선로판 (1A)의 적층 방향의 중앙에 배치되어 있다. 이 구성에 의해 전자계가 안정적으로 강한 모드 결합을 얻을 수 있기 때문에, 전송 손실이 억제된다.

이에 비하여, 도 11의 (b)에 도시되는 비교예 1과 같은 종래의 다층 전송선로판 (10A)에서는, 전송선로 사이(즉 제4 도체층 (161), (162)와 제1 도체층 (110)의 사이)의 거리를 작게 할 수 있지만, 거울상 원리에 의해서 모드 결합을 강화할 수 없기 때문에, 슬롯 S1, S2 사이 또는 슬롯 S3, S4 사이에 있는 제2 유전체층 (23)으로부터 전력이 X 방향 또는 Y 방향으로 누설되어 버린다. 또한, 도 12에 도시되는 비교예 2와 같은 종래의 다층 전송선로판 (20A)에서는, 비교예 1에 비하면 전송 손실을 작게 억제할 수 있지만, 실시예 1 및 실시예 2에 비교하면, 전송 손실이 또한 크다.

또한, 비교예 2의 구조에서는, 전송선로 사이의 최단 거리 L3이 2.58 mm 이었던 것에 비하여 실시예 1 내지 실시예 4의 구조에서는, 전송선로 사이의 최단 거리 L2는, 실시예 1, 2, 4에서 1.63 mm, 실시예 3에서 1.18 mm가 되어, 비교예 2의 구조보다도 전송선로를 보다 조밀하게 배치할 수 있었다. 실시예 3에서는, 10 GHz에서의 유전 정접이 0.0300, 비유전율이 15의 유전체를 구멍 내에 충전한 결과, 구멍 내를 통과하는 실효 파장이 짧게 되기 때문에, 구멍의 폭을 좁게 할 수 있어, 전송선로를 보다 고밀하게 배치할 수 있었다.

또한, 실시예 4의 구조에서는, 전송선로판 전체의 두께가 실시예 1의 경우에 비하여 약간 두꺼운 만큼 전송 손실이 약간 커져 있지만, 비교예 1의 경우에 비하여, 충분히 작다. 또한, 실시예 4의 구조에서는, 전송선로 사이의 최단 거리 L2도 작아, 비교예 2의 구조보다도 전송선로를 보다 조밀하게 배치할 수 있었다.

즉, 실시예 1 내지 4의 전자 결합 구조를 채용하면, 비교예 1 및 비교예 2와 같은 종래의 구조보다도 전송선로를 보다 조밀하게 배치할 수 있음과 동시에, 전송 손실을 낮게 억제할 수 있다는 이점이 있다.

또한, 도 7의 (a), 도 8의 (a), 도 11의 (a), 및 도 13의 (a)에 도시된 제1 도체층 (110)과 같이, 전송 손실 측정을 행하기 위해서 편의적으로 전송선로를 L자 형상이나 ㄷ자 형상으로 하였다. 즉, 제4 도체층 (161)의 짧은 변 (16C), 제4 도체층 (162)의 짧은 변 (16D), 및 제1 도체층 (110)의 연결부 (11C)는, 프로브측정을 위해 편의적으로 설치하고 있는 것에 불과하기 때문에, 이들 부재의 연장 방향은, 상술한 구멍 (S)나 슬롯의 연장 방향을 검토할 때에는 특별히 고려하지 않은 것으로 한다.

1: 다층 전송선로판
3: 관상의 금속막
4: 유전체
11: 제1 도체층
12: 제2 도체층
15: 제3 도체층
16: 제4 도체층
21: 제1 유전체층
23: 제2 유전체층
25: 제3 유전체층
30: 적층체
S: 구멍
S1 내지 S4, S11 내지 S14: 슬롯

Claims

마이크로파대의 주파수 대역에서 사용되는 전자 결합 구조로서,
복수의 그라운드층이 되는 내측 도체층 사이에 내측 유전체층이 끼워져 적층된 적층체와,
상기 적층체를 사이에 끼워서 대향하는 한 쌍의 외측 유전체층과,
상기 한 쌍의 외측 유전체층을 사이에 끼워서 대향하는 한 쌍의 외측 도체층을 구비하고,
상기 적층체에는 상기 내측 유전체층 및 상기 복수의 그라운드층이 되는 내측 도체층을 관통하는 구멍이 설치되어 있고,
상기 구멍의 내벽에 형성된 관상의 금속막을 통해, 상기 복수의 그라운드층이 되는 상기 내측 도체층이 전기적으로 접속됨으로써, 상기 한 쌍의 외측 도체층이 전자 결합되는, 전자 결합 구조.
마이크로파대의 주파수 대역에서 사용되는 전자 결합 구조로서,
제1 도체층, 제1 유전체층, 제2 도체층, 제2 유전체층, 제3 도체층, 제3 유전체층 및 제4 도체층을 이 순서로 구비하고,
상기 제2 도체층, 상기 제2 유전체층 및 상기 제3 도체층을 관통하는 구멍이 설치되어 있고,
상기 구멍의 내벽에 형성된 관상의 금속막을 통해, 상기 제2 도체층과 상기 제3 도체층이 전기적으로 접속됨으로써, 상기 제1 도체층이 상기 제4 도체층과 전자 결합되는, 전자 결합 구조.
제1항 또는 제2항에 있어서, 상기 관상의 금속막은 도금막인 전자 결합 구조.
마이크로파대의 주파수 대역에서 사용되는 다층 전송선로판으로서,
복수의 그라운드층이 되는 내측 도체층 사이에 내측 유전체층이 끼워져 적층된 적층체와,
상기 적층체를 사이에 끼워서 대향하는 한 쌍의 외측 유전체층과,
상기 한 쌍의 외측 유전체층을 사이에 끼워서 대향하고, 전송선로를 이루는 한 쌍의 외측 도체층을 구비하고,
상기 적층체에는 상기 내측 유전체층 및 상기 복수의 그라운드층이 되는 상기 내측 도체층을 관통하는 구멍이 설치되어 있고,
상기 구멍의 내벽에 형성된 관상의 금속막을 통해, 상기 복수의 그라운드층이 되는 내측 도체층이 전기적으로 접속됨으로써, 상기 한 쌍의 외측 도체층이 전자 결합되는, 다층 전송선로판.
마이크로파대의 주파수 대역에서 사용되는 다층 전송선로판으로서,
제1 전송선로를 이루는 제1 도체층, 제1 유전체층, 제2 도체층, 제2 유전체층, 제3 도체층, 제3 유전체층 및 제2 전송선로를 이루는 제4 도체층을 이 순서로 구비하고,
상기 제2 도체층, 상기 제2 유전체층 및 상기 제3 도체층을 관통하는 구멍이 설치되어 있고,
상기 구멍의 내벽에 형성된 관상의 금속막을 통해, 상기 제2 도체층과 상기 제3 도체층이 전기적으로 접속됨으로써, 상기 제1 도체층이 상기 제4 도체층과 전자 결합되는, 다층 전송선로판.
제4항 또는 제5항에 있어서, 상기 관상의 금속막은 도금막인 다층 전송선로판.
제1항에 있어서, 상기 외측 도체층은 상기 한 쌍의 외측 유전체층의 면내 방향으로 연장하고,
상기 외측 도체층의 연장 방향과 직교하는 방향에서의 상기 구멍의 폭은, 상기 주파수 대역에서 사용되는 주파수에 대응하는 실효 파장 이하로 설정되어 있는, 전자 결합 구조.
제2항에 있어서, 상기 제1 도체층은 상기 제1 유전체층의 면내 방향으로 연장하고,
상기 제4 도체층은 상기 제3 유전체층의 면내 방향으로 연장하고,
상기 제4 도체층의 연장 방향과 직교하는 방향에서의 상기 구멍의 폭은, 상기 주파수 대역에서 사용되는 주파수에 대응하는 실효 파장 이하로 설정되어 있는, 전자 결합 구조.
제4항에 있어서, 상기 전송선로를 이루는 상기 한 쌍의 외측 도체층은 상기 한 쌍의 외측 유전체층의 면내 방향으로 연장하고,
상기 전송선로를 이루는 상기 한 쌍의 외측 도체층의 연장 방향과 직교하는 방향에서의 상기 구멍의 폭은, 상기 주파수 대역에서 사용되는 주파수에 대응하는 실효 파장 이하로 설정되어 있는, 다층 전송선로판.
제5항에 있어서, 상기 제1 전송선로를 이루는 제1 도체층은 상기 제1 유전체층의 면내 방향으로 연장하고,
상기 제2 전송선로를 이루는 제4 도체층은 상기 제3 유전체층의 면내 방향으로 연장하고,
상기 제4 도체층의 연장 방향과 직교하는 방향에서의 상기 구멍의 폭은, 상기 주파수 대역에서 사용되는 주파수에 대응하는 실효 파장 이하로 설정되어 있는, 다층 전송선로판.
제1항, 제2항, 제3항, 제7항 및 제8항 중 어느 한 항에 있어서, 상기 관상의 금속막이 형성된 상기 구멍 내에 10 GHz에서의 유전 정접이 0 내지 0.0300 및 10 GHz에서의 비유전율이 2 내지 30 중의 적어도 한쪽을 만족시키는 유전체가 충전되어 있는 전자 결합 구조.
제1항, 제2항, 제3항, 제7항 및 제8항 중 어느 한 항에 있어서, 상기 관상의 금속막이 형성된 상기 구멍 내에 공기가 충전되어 있는 전자 결합 구조.
제4항, 제5항, 제6항, 제9항 및 제10항 중 어느 한 항에 있어서, 상기 관상의 금속막이 형성된 상기 구멍 내에 10 GHz에서의 유전 정접이 0 내지 0.0300 및 10 GHz에서의 비유전율이 2 내지 30 중의 적어도 한쪽을 만족시키는 유전체가 충전되어 있는 다층 전송선로판.
제4항, 제5항, 제6항, 제9항 및 제10항 중 어느 한 항에 있어서, 상기 관상의 금속막이 형성된 상기 구멍 내에 공기가 충전되어 있는 다층 전송선로판.
마이크로파대의 주파수 대역에서 사용되는 전자 결합 구조의 제조 방법으로서,
복수의 그라운드층이 되는 내측 도체층 사이에 내측 유전체층이 배치되는 적층체를 형성하는 공정과,
상기 적층체에서의 상기 내측 유전체층 및 상기 복수의 그라운드층이 되는 내측 도체층을 관통하는 구멍을 설치하는 공정과,
상기 구멍의 내벽에 관상의 금속막을 설치하는 공정과,
상기 적층체를 사이에 끼워서 대향하는 한 쌍의 외측 유전체층을 형성하는 공정과,
상기 한 쌍의 외측 유전체층을 사이에 끼워서 대향하는 한 쌍의 외측 도체층을 형성하는 공정을 구비하는, 전자 결합 구조의 제조 방법.
제15항에 있어서, 상기 관상의 금속막을 도금에 의해서 형성하는 전자 결합 구조의 제조 방법.
제15항 또는 제16항에 있어서, 상기 관상의 금속막이 형성된 상기 구멍 내에 10 GHz에서의 유전 정접이 0 내지 0.0300 및 10 GHz에서의 비유전율이 2 내지 30 중의 적어도 한쪽을 만족시키는 유전체를 충전하는 공정을 더 갖는 전자 결합 구조의 제조 방법.
제15항 또는 제16항에 있어서, 상기 관상의 금속막이 형성된 상기 구멍 내에 공기를 충전하는 공정을 갖는 전자 결합 구조의 제조 방법.
마이크로파대의 주파수 대역에서 사용되는 다층 전송선로판의 제조 방법으로서,
복수의 그라운드층이 되는 내측 도체층 사이에 내측 유전체층이 배치되는 적층체를 형성하는 공정과,
상기 적층체에서의 상기 내측 유전체층 및 상기 복수의 그라운드층이 되는 내측 도체층을 관통하는 구멍을 설치하는 공정과,
상기 구멍의 내벽에 관상의 금속막을 설치하는 공정과,
상기 적층체를 사이에 끼워서 대향하는 한 쌍의 외측 유전체층을 형성하는 공정과,
상기 한 쌍의 외측 유전체층을 사이에 끼워서 대향하는 한 쌍의 외측 도체층을 형성하는 공정을 구비하는, 다층 전송선로판의 제조 방법.
제19항에 있어서, 상기 관상의 금속막을 도금에 의해서 형성하는 다층 전송선로판의 제조 방법.
제19항 또는 제20항에 있어서, 상기 관상의 금속막이 형성된 상기 구멍 내에 10 GHz에서의 유전 정접이 0 내지 0.0300 및 10 GHz에서의 비유전율이 2 내지 30 중의 적어도 한쪽을 만족시키는 유전체를 충전하는 공정을 더 갖는 다층 전송선로판의 제조 방법.
제19항 또는 제20항에 있어서, 상기 관상의 금속막이 형성된 상기 구멍 내에 공기를 충전하는 공정을 갖는 다층 전송선로판의 제조 방법.