KR20130028861A - 배선 기판 및 그 제조 방법 - Google Patents

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Abstract

제 1 배선층; 제 1 배선층 상에 형성되며, 내부에 보강재를 포함하고, 제 1 개구부를 갖는 제 1 절연층; 제 1 절연층 상에 형성되며, 제 1 개구부와 연통되는 제 2 개구부를 갖는 접촉층; 및 제 2 비아 및 제 2 비아에 접속된 제 2 배선 패턴을 포함한다. 제 2 배선 패턴은 접촉층 상에 형성되고, 제 2 비아는 제 1 및 제 2 개구부에 충전된다. 접촉층과 제 2 배선 패턴 사이의 접착성이 제 1 절연층과 제 2 배선 패턴 사이의 접착성보다 크고, 접촉층의 두께는 제 1 절연층의 두께보다 작다.

Description

배선 기판 및 그 제조 방법{WIRING BOARD AND METHOD OF MANUFACTURING THE SAME}
본 발명은 배선 기판 및 그 제조 방법에 관한 것이다.
종래 탑재되는 반도체 칩의 고밀도화가 진전됨에 따라, 배선 기판의 두께 감소 및 배선 패턴의 고밀도화가 요구되고 있다. 이러한 요구 조건을 만족시키기 위해, 고강도이고 층간 절연막보다 두꺼운 코어 기판(지지 기판)의 제거 후의 배선 기판, 소위 코어리스 기판(coreless board)이 제안되었다.
코어리스 기판의 기본적인 공정에서는, 우선 지지 기판으로서 임시 기판을 준비한다. 임시 기판 상에 패드로서 기능하는 배선층을 형성한다. 이어서, 필요한 수의 배선층 및 절연층을 빌드업한 후, 최종적으로 임시 기판을 제거한다.
최근에는, 이러한 형태의 코어리스 기판 중 어느 하나의 형성되는 절연층을, 보강재에 의해 기계적 강도가 개선된 절연층으로서 설치하여 기판의 휘어짐을 저감시키는 기술이 제안되었다(예를 들면, JP-A-2007-96260 참조).
그러나, 보강재 포함 절연층을 갖는 배선 기판에서는, 보강재 포함 절연층 상에 미세 배선을 형성할 수 없다는 문제가 있다. 구체적으로 기술하면, 예를 들면, 보강재 포함 절연층 상에 세미에디티브(semi-additive)법에 의해 배선 패턴을 형성할 경우, 절연층의 상면이 디스미어(desmear) 처리에 의해 에칭되어서, 절연층의 상면의 거칠기(roughness)가 커진다(예를 들면, 표면 거칠기(Ra)값에 있어서 약 800㎚ 내지 약 1000㎚). 이렇게 상면(전면(前面))이 거칠게 되면, 상면에 고정밀도로 미세 배선을 형성하기가 곤란해진다. 구체적으로, 디스미어 처리 후에, 보강재 포함 절연층 상에 L/S(Line/Space)=15㎛/15㎛ 이하의 미세 배선을 고정밀도로 형성하는 것이 곤란해진다.
본 발명의 예시하는 하나 이상의 양태에 따르면, 일 배선 기판이 제공되고 있다. 이 배선 기판은, 제 1 배선층(31); 상기 제 1 배선층 상에 형성되며, 내부에 보강재를 포함하고, 제 1 개구부를 갖는 제 1 절연층(40A); 상기 제 1 절연층 상에 형성되며, 상기 제 1 개구부와 연통되는 제 2 개구부를 갖고, 상기 제 1 배선층이 상기 제 1 및 제 2 개구부를 통해 노출되는 접촉층(41A); 및 상기 제 1 및 제 2 개구부에 충전되는 제 2 비아(42a), 및 상기 제 2 비아에 접속되며 상기 접촉층 상에 형성되는 제 2 배선 패턴(42b)을 포함하는 제 2 배선층(42)을 포함한다. 상기 접촉층과 상기 제 2 배선 패턴 사이의 접착성이 상기 제 1 절연층과 상기 제 2 배선 패턴 사이의 접착성보다 크고, 상기 접촉층의 두께는 상기 제 1 절연층의 두께보다 작다.
본 발명의 예시하는 하나 이상의 양태에 따르면, 일 배선 기판이 제공되고 있다. 이 배선 기판은, 서로 겹쳐 적층된 복수의 다층 배선 구조체를 포함한다. 상기 복수의 다층 배선 구조체 각각은, 내부에 보강재를 포함하고 제 1 개구부를 갖는 절연층(40A); 상기 절연층 상에 형성되고 상기 제 1 개구부와 연통되는 제 2 개구부를 갖는 접촉층(41A); 및 상기 제 1 및 제 2 개구부에 충전되는 비아(42a), 및 상기 비아에 접속되며 상기 접촉층 상에 형성되는 배선 패턴(42b)을 포함하는 배선층(42)을 포함한다. 상기 접촉층과 상기 배선 패턴 사이의 접착성이 상기 절연층과 상기 배선 패턴 사이의 접착성보다 크고, 상기 접촉층의 두께는 상기 절연층의 두께보다 작다.
본 발명의 예시하는 하나 이상의 양태에 따르면, 일 배선 기판의 제조 방법이 제공되고 있다. 이 방법은, (a) 지지 기판(80) 상에 제 1 배선층(31) 및 제 1 절연층(20)을 포함하는 다층 배선 구조체를 형성하는 단계; (b) 상기 다층 배선 구조체 상에 내부에 보강재를 포함하는 제 2 절연층(40A)을 형성하는 단계; (c) 상기 제 2 절연층 상에 접촉층(41A)을 형성하는 단계; (d) 상기 제 1 배선층을 노출하도록 상기 제 2 절연층 및 상기 접촉층을 통해 홀(VH3)을 형성하는 단계; (e) 상기 홀 내와 상기 접촉층 상에 제 2 배선층을 형성하는 단계; 및 (f) 상기 지지 기판을 제거하는 단계를 포함한다. 상기 접촉층과 상기 제 2 배선층 사이의 접착성이 상기 제 2 절연층과 상기 제 2 배선층 사이의 접착성보다 크고, 상기 접촉층의 두께가 상기 제 2 절연층의 두께보다 작다.
도 1은 제 1 실시형태에 따른 배선 기판을 나타내는 개략적인 단면도.
도 2는 제 1 실시형태의 반도체 패키지를 나타내는 개략적인 단면도.
도 3의 (a) 내지 도 3의 (e)는 제 1 실시형태에 따른 배선 기판을 제조하는 방법을 나타내는 개략적인 단면도.
도 4의 (a) 내지 도 4의 (c)는 제 1 실시형태에 따른 배선 기판을 제조하는 방법을 나타내는 개략적인 단면도.
도 5의 (a) 내지 도 5의 (c)는 제 1 실시형태에 따른 배선 기판을 제조하는 방법을 나타내는 개략적인 단면도.
도 6의 (a) 내지 도 6의 (c)는 제 1 실시형태에 따른 배선 기판을 제조하는 방법을 나타내는 개략적인 단면도.
도 7의 (a) 및 도 7의 (b)는 제 1 실시형태에 따른 배선 기판을 제조하는 방법을 나타내는 개략적인 단면도.
도 8의 (a)는 제 1 실시형태에 따른 배선 기판을 제조하는 방법을 나타내는 개략적인 단면도이고, 도 8의 (b)는 제 1 실시형태에 따른 반도체 패키지를 제조하는 방법을 나타내는 개략적인 단면도.
도 9의 (a) 및 도 9의 (b)는 제 1 실시형태에 따른 반도체 패키지를 제조하는 방법을 나타내는 개략적인 단면도.
도 10의 (a) 및 도 10의 (b)는 제 1 실시형태의 변형예에 따른 배선 기판을 나타내는 개략적인 단면도.
도 11은 제 1 실시형태의 변형예에 따른 배선 기판을 나타내는 개략적인 단면도.
도 12의 (a)는 실시예 1에 따른 배선 기판을 나타내는 개략적인 단면도이고, 도 12의 (b)는 시뮬레이션 조건을 나타내는 테이블이고, 도 12의 (c)는 휘어짐을 측정하기 위한 방법을 나타내는 설명도.
도 13의 (a) 내지 도 13의 (f)는 실시예 2, 3 및 비교예 1 내지 4에 따른 배선 기판을 나타내는 개략적인 단면도.
도 14는 제 2 실시형태에 따른 배선 기판을 나타내는 개략적인 단면도.
도 15의 (a) 내지 도 15의 (c)는 제 2 실시형태에 따른 배선 기판의 제조 방법을 나타내는 개략적인 단면도.
도 16의 (a) 내지 도 16의 (c)는 제 2 실시형태에 따른 배선 기판의 제조 방법을 나타내는 개략적인 단면도.
도 17은 제 2 실시형태의 변형예에 따른 배선 기판을 나타내는 개략적인 단면도.
본 발명의 다른 양태 및 이점은 다음의 발명을 실시하기 위한 구체적인 내용, 도면 및 특허청구범위에서 명확해질 것이다.
이하, 본 발명의 실시형태를 첨부 도면을 참조하여 설명한다. 실시형태를 설명하기 위한 모든 도면에서, 동일한 기능을 갖는 부재는 동일한 참조 부호로 표시되며, 중복되는 설명을 생략한다.
(제 1 실시형태)
제 1 실시형태를 도 1, 도 2, 도 3의 (a) 내지 도 3의 (e), 도 4의 (a) 내지 도 4의 (c), 도 5의 (a) 내지 도 5의 (c), 도 6의 (a) 내지 도 6의 (c), 도 7의 (a) 및 도 7의 (b), 도 8의 (a) 및 도 8의 (b) 및 도 9의 (a) 및 도 9의 (b)를 참조하여 나타낸다.
(제 1 실시형태에 따른 배선 기판의 구조)
우선, 배선 기판(1)의 구조를 설명한다.
도 1에 나타낸 바와 같이, 배선 기판(1)은 제 1 배선층(11), 제 1 절연층(20), 제 2 배선층(21), 제 2 절연층(30), 제 3 배선층(31), 제 3 절연층(40), 제 4 배선층(42), 제 4 절연층(50), 제 5 배선층(51), 제 5 절연층(60) 및 제 6 배선층(61)이 연속해서 형성되는 구조를 갖는다. 이와 같이, 제 1 실시형태에 따른 배선 기판(1)은 일반적인 빌드업(build-up)법에 의해 제조되는 배선 기판(지지 기재로서의 코어 기판의 양면 또는 일면에 필요한 수의 빌드업층을 연속해서 형성해서 얻어진 적층체)과 달리, 어떠한 지지 기재도 포함하지 않는 "코어리스 기판"의 형태를 갖는다.
또한, 제 2 내지 제 6 배선층(21, 31, 42, 51 및 61) 각각의 재료로서, 구리, 구리 합금 등의 금속이 사용될 수 있다.
도 1의 배선 기판(1)에서, 제 1 배선층(11)이 최하층으로서 형성된다. 제 1 배선층(11)은 제 1 도전층(12) 및 제 2 도전층(13)을 갖는다. 예를 들면, 제 1 도전층(12)으로서, 금(Au)막, 팔라듐(Pd)막 및 니켈(Ni)막이 이 순서로 연속해서 형성되어서 Au막이 배선 기판(1)에서 노출되는 도전층이 사용될 수 있다. 예를 들면, 제 2 도전층(13)으로서, 구리(Cu)층 등을 포함하는 도전층이 사용될 수 있다.
제 1 배선층(11)의 일부, 즉 제 1 도전층(12)의 제 1 주면(12A)(도면에서 하면)은 제 1 절연층(20)에서 노출되며 반도체 칩(70)에 전기적으로 접속되는 전극 패드(11P)로서 기능한다(도 2 참조). 즉, 제 1 실시형태에서, 전극 패드(11P)가 형성되는 면은 칩 탑재면으로서 마련된다. 예를 들면, 제 1 절연층(20)에서 노출되는 제 1 배선층(11)의 평면 형상은 원형이다. 예를 들면, 원의 직경은 약 40㎛ 내지 약 120㎛의 범위로 각각 설정될 수 있다. 예를 들면, 제 1 절연층(20)에서 노출되는 제 1 배선층(11)의 피치는 약 100㎛ 내지 약 200㎛의 범위로 설정될 수 있다. 예를 들면, 제 1 배선층(11)의 두께는 약 10㎛ 내지 약 20㎛의 범위로 설정될 수 있다.
제 1 절연층(20)은, 제 1 배선층(11)의 제 2 주면(도면에서 상면) 및 측면이 덮이지만 제 1 배선층(11)의 제 1 주면(12A)이 노출되게 형성된다. 제 1 절연층(20)의 재료로서, 열경화성 특성을 갖는 에폭시계 절연 수지가 사용될 수 있다. 또한, 이 절연 수지는 열경화성 특성을 갖는 수지로 제한되지 않고, 감광성을 갖는 절연 수지가 이용될 수 있다. 예를 들면, 제 1 절연층(20)의 두께, 약 15㎛ 내지 약 35㎛의 범위로 설정될 수 있다.
제 1 절연층(20) 상에는, 제 2 배선층(21)이 형성된다. 제 2 배선층(21)은, 제 1 배선층(11)의 상면을 노출하도록 제 1 절연층(20)을 통해 형성되는 비아 홀(VH1)에 메워넣어진 비아 배선(21a), 및 제 1 절연층(20) 상에 형성된 배선 패턴(21b)을 갖는다. 비아 배선(21a)은 제 1 배선층(11)(비아 홀(VH1)의 저부에 노출됨)에 전기적으로 접속된다. 또한, 비아 홀(VH1) 및 비아 홀(VH1) 내에 형성된 비아 배선(21a) 각각은, 도 1에서 하측(전극 패드(11P)(칩 탑재면)측)으로부터 상측(제 6 배선층(61))으로 갈 수록, 직경이 커지는 형상을 갖도록 테이퍼진다. 예를 들면, 제 2 배선층(21)의 배선 패턴(21b)의 두께는 약 20㎛ 내지 약 35㎛의 범위로 설정될 수 있다.
제 2 절연층(20) 상에는, 제 2 배선층(21)을 덮도록 제 2 절연층(30)이 형성된다. 예를 들면, 제 2 절연층(30)의 재료로서, 제 1 절연층(20)과 조성이 동일한 절연 수지가 사용될 수 있다. 예를 들면, 제 2 절연층(30)의 두께는, 약 15㎛ 내지 약 35㎛의 범위로 설정될 수 있다.
제 2 절연층(30) 상에는, 제 3 배선층(31)이 형성된다. 제 3 배선층(31)은, 제 2 배선층(21)의 상면을 노출하도록 제 2 절연층(30)을 통해 형성되는 비아 홀(VH2)에 메워넣어진 비아 배선(31a), 및 제 2 절연층(30) 상에 형성된 배선 패턴(31b)을 갖는다. 비아 배선(31a)은 비아 홀(VH2)의 저부에 노출된 제 2 배선층(21)에 전기적으로 접속된다. 또한, 비아 홀(VH2) 및 비아 배선(31a) 각각은 도 1에서 하측으로부터 상측으로 갈 수록 직경이 커지는 형상을 갖도록 테이퍼진다. 예를 들면, 제 3 배선층(31)의 배선 패턴(31b)의 두께는 약 20㎛ 내지 약 35㎛의 범위로 설정될 수 있다.
제 3 절연층(40)은 절연층(40A) 및 접촉층(41A)을 갖는다. 절연층(40A)은, 제 3 배선층(31)의 상면 및 측면(구체적으로, 배선 패턴(31b))을 덮도록 제 2 절연층(30) 상에 형성된다. 절연층(40A)은 보강재 포함 절연층, 즉 다른 절연층(20, 30, 50 및 60)보다 기계적 강도(강성, 경도 등)가 큰 절연층이다. 예를 들면, 절연층(40A)의 재료로서, 열경화성 수지에 보강재를 첨가함으로써 얻어진 절연 수지가 사용될 수 있다. 구체적으로, 절연층(40A)의 재료로서, 글래스 직포 또는 부직포, 아라미드 또는 LCP(Liquid Crystal Polymer) 섬유에 에폭시계 또는 폴리이미드계 열경화성 수지로 함침시킴으로써 얻어진 보강재 포함 절연 수지가 이용될 수 있다. 절연층(40A)의 재료로서, 절연층(40A)의 글래스 천이 온도(Tg)가 다른 절연층(20, 30, 50 및 60)의 글래스 천이 온도(Tg)(예를 들면 약 150℃)보다 높도록 조정된 절연 수지를 이용하는 것이 바람직하다. 절연층(40A)의 재료로서, 절연층(40A)의 열팽창 계수가 제 3 및 제 4 배선층(31 및 42) 각각의 재료인 구리의 열팽창 계수(예를 들면 약 17ppm/℃)에 가까워지도록 조정된 절연 수지를 이용하는 것이 더 바람직하다. 또한, 예를 들면, 절연층(40A)의 두께는 약 30㎛ 내지 약 60㎛의 범위가 되도록 설정될 수 있다. 기계적 강도의 향상의 관점에서, 절연층(40A)을 보강재를 포함하지 않는 다른 절연층(20, 30, 50 및 60)보다 두껍게 형성하는 것이 바람직하다.
접촉층(41A)은 절연층(40A)의 상면을 덮도록 절연층(40A) 상에 형성된다. 접촉층(41A)은 절연층(40A)보다 금속막(예를 들면 무전해 도금)에의 접착도가 높고 절연층(40A)보다 얇은 절연층이다. 접촉층(41A)은 접촉층(41A) 상에 형성된 제 2 배선층(42)의 배선 패턴(42b)보다 얇게 형성될 수 있다. 즉, 접촉층(41A)은, 하층으로서의 제 3 배선층(31)을 덮는 절연층(40A) 상에 형성되며, 절연층(40A) 및 다른 배선층(20) 등과는 달리 배선층을 덮어, 형성된 배선층 사이의 절연을 유지할 필요가 없으므로, 접촉층(41A)은 배선 패턴(42b)보다 얇게 형성될 수 있다. 이 때문에, 배선 기판(1)의 두께 감소의 관점에서, 접촉층(41A)이 배선 패턴(42b)보다 얇게 설정되는 것이 바람직하다. 또한, 배선 기판(1)의 휘어짐의 저감의 관점에서, 접촉층(41A)이 절연층(40A)보다 충분히 얇게 설정되는 것이 바람직하다. 구체적으로, 접촉층(41A)의 두께가, 절연층(40A)의 두께의 17%보다 크지 않은 것이 바람직하며, 절연층(40A)의 두께의 10%보다 크지 않은 것이 더 바람직하다. 예를 들면, 접촉층(41A)의 두께는 약 0.5㎛ 내지 약 5㎛의 범위로 설정될 수 있다.
예를 들면, 접촉층(41A)의 재료로서, 에폭시계 수지를 주성분으로서 포함하는 열경화성 수지, 및 무기 필러(inorganic filler)를 포함하는 절연 수지를 사용할 수 있다. 구체적으로, 접촉층(41A)의 재료로서, 접촉층(41A)이 무전해 도금될 경우의 박리 강도가 절연층(40A)이 무전해 도금될 경우의 박리 강도(예를 들면 100N/m 내지 200N/m)보다 적어도 크도록 조정된 조성(예를 들면 에폭시 수지 및 무기 필러 함유물)을 갖는 절연 수지가 사용되는 것이 바람직하다. 여기에서 말하는 "박리 강도"란, 도전 패턴(무전해 도금)과 절연층 사이의 접착력을 나타내는 값(박리의 강도)을 의미한다. 박리 강도는, 도전 패턴을 절연층에서 수직으로 당겨 박리할 경우, 절연층에서 폭 1m의 도전 패턴을 박리하는데 필요한 힘(N/m)으로 표현된다. 박리 강도는 힘의 값이 커질 수록, 도전 패턴과 절연층 사이의 접착 강도가 커짐을 나타낸다. 접촉층(41A)의 재료로서, 접촉층(41A)이 무전해 도금될 경우의 박리 강도가 제 1 절연층(20)이 무전해 도금될 경우의 박리 강도(예를 들면 600N/m 내지 700N/m)보다 큰 850N/m보다 작지 않도록 조정된 절연 수지가 더 바람직하다. 접촉층(41A)의 재료로서, 절연층(40A)보다 화학적 내성(예를 들면 디스미어 내성)이 우수한 절연 수지를 이용하는 것이 바람직하다. 즉, 접촉층(41A)의 재료로서, 디스미어 처리액에 의해 거의 에칭되지 않는 절연 수지를 이용하는 것이 바람직하다. 접촉층(41A)의 재료로서, 접촉층(41A)의 글래스 천이 온도(Tg)가 150℃보다 낮지 않게 조정된 절연 수지를 이용하는 것이 바람직하다. 상술한 특성을 달성하기 위한 구체적인 접촉층(41A)의 재료로서, 예를 들면 30vol% 이상의 에폭시 수지, 및 상대적으로 적은 양(예를 들면 1vol% 내지 50vol%, 양쪽 수치 포함)의 무기 필러를 포함하는 절연 수지를 이용하는 것이 더 바람직하다. 구체적인 접촉층(41A)의 재료로서, 30vol% 내지 65vol%(양쪽 수치 포함)의 에폭시 수지, 및 1vol% 내지 30vol%(양쪽 수치 포함)의 무기 필러를 포함하는 절연 수지를 이용하는 것이 더 바람직하다. 또한, 접촉층(41A)의 열팽창 계수는, 무기 필러 함유량이 상술한 바와 같이 상대적으로 적기 때문에, 약 40ppm/℃ 내지 약 100ppm/℃의 상대적으로 높은 값을 취한다.
또한, 접촉층(41A)은 절연층(40A)보다 표면 평활도(smoothness)가 높은 절연층이다. 즉, 접촉층(41A)의 상면(절연층(40A)과 접촉하는 면의 반대면)은 평탄한 평활면(낮은 거칠기 표면)이다. 구체적으로, 접촉층(41A)의 상면은 작은 얕은 미세 요철이 형성된 낮은 거칠기 표면이다. 더 구체적으로, 접촉층(41A)의 상면의 거칠기는 표면 거칠기(Ra)값에 있어서 50㎚ 내지 350㎚의 범위로 설정된다. 여기에서 말하는 표면 거칠기(Ra)값은 표면 거칠기를 표현하는 수치의 한 종류이며 산술 평균 거칠기라 한다. 구체적으로, 표면 거칠기(Ra)값은, 측정 영역에서의 다양한 높이의 절대값을 평균선(average line)의 면에서 측정하고 산술 평균해서 산출된다.
접촉층(41A) 상에는, 제 4 배선층(42)이 형성된다. 제 4 배선층(42)은 제 3 배선층(31)의 상면을 노출하도록 제 3 절연층(40)(절연층(40A) 및 접촉층(41A))을 통해 형성되는 비아 홀(VH3)에 메워넣어진 비아 배선(42a), 및 접촉층(41A) 상에 형성된 배선 패턴(42b)을 갖는다. 비아 배선(42a)은 비아 홀(VH3)의 저부에 노출된 제 3 배선층(31)에 전기적으로 접속된다. 또한, 비아 홀(VH3) 및 비아 배선(42a) 각각은 도 1에서 하측으로부터 상측으로 갈 수록 직경이 커지는 형상을 갖도록 테이퍼진다. 예를 들면, 제 4 배선층(42)의 배선 패턴(42b)의 두께는 약 20㎛ 내지 35㎛의 범위로 설정될 수 있다.
제 4 절연층(50)은 제 4 배선층(42)을 덮도록 접촉층(41A) 상에 형성된다. 예를 들면, 제 4 절연층(50)의 재료로서, 제 1 절연층(20)과 조성이 동일한 절연 수지가 사용될 수 있다. 예를 들면, 제 4 절연층(50)의 두께는 약 15㎛ 내지 약 35㎛의 범위로 설정될 수 있다.
도 4 절연층(50) 상에는, 제 5 배선층(51)이 형성된다. 제 5 배선층(51)은, 제 4 배선층(42)의 상면을 노출하도록 제 4 절연층(50)을 통해 형성되는 비아 홀(VH4)에 메워넣어진 비아 배선(51a), 및 제 4 절연층(50) 상에 형성된 배선 패턴(51b)을 갖는다. 비아 배선(51a)은 비아 홀(VH4)의 저부에 노출된 제 4 배선층(42)에 전기적으로 접속된다. 또한, 비아 홀(VH4) 및 비아 배선(51a) 각각은 도 1에서 하측으로부터 상측으로 갈 수록 직경이 커지는 형상을 갖도록 테이퍼진다. 예를 들면, 제 5 배선층(51)의 배선 패턴(51b)의 두께는 약 20㎛ 내지 약 35㎛의 범위로 설정될 수 있다.
제 5 절연층(60)은 제 5 배선층(51)을 덮도록 제 4 절연층(50) 상에 형성된다. 예를 들면, 제 5 절연층(60)의 재료로서, 제 1 절연층(20)과 조성이 동일한 절연 수지가 사용될 수 있다. 예를 들면, 제 5 절연층(60)의 두께는 약 15㎛ 내지 약 35㎛의 범위로 설정될 수 있다.
제 6 배선층(61)은 제 5 절연층(60) 상에 형성된 최상(최외각) 배선층이다. 제 6 배선층(61)은, 제 5 배선층(51)의 상면을 노출하도록 제 5 절연층(60)을 통해 형성되는 비아 홀(VH5)에 메워넣어진 비아 배선(61a), 및 제 5 배선층(60) 상에 형성된 배선 패턴(61b)을 갖는다. 비아 배선(61a)은 비아 홀(VH5)의 저부에 노출된 제 5 배선층(51)에 전기적으로 접속된다. 또한, 비아 홀(VH5) 및 비아 배선(61a) 각각은 도 1에서 하측으로부터 상측으로 갈 수록 직경이 커지는 형상을 갖도록 테이퍼진다. 예를 들면, 제 6 배선층(61)의 배선 패턴(61b)의 두께는 약 20㎛ 내지 약 35㎛의 범위로 설정될 수 있다.
전극 패드(11P)가 형성되는 면에 반대 측(도 1에서 상측)의 최외각 제 5 절연층(60) 상에 솔더 레지스트층(62)이 형성된다. 예를 들면, 솔더 레지스트층(62)의 재료로서, 에폭시계 절연 수지가 사용될 수 있다. 예를 들면, 솔더 레지스트층(62)의 두께는, 약 15㎛ 내지 약 35㎛의 범위로 설정될 수 있다.
솔더 레지스트층(62)에는, 제 6 배선층(61)의 배선 패턴(61b)의 일부를 외부 접속 패드(61P)로서 노출시키는 개구부(62X)가 형성된다. 외부 접속 패드(61P)는, 배선 기판(1)을 마더보드 등에 탑재할 때 사용되는 솔더 볼, 리드 핀 등과 같은 외부 접속 단자가 외부 접속 패드(61P)에 접속될 수 있도록 구성된다. 즉, 제 1 실시형태에서, 외부 접속 패드(61P)가 형성되는 면은 외부 접속 단자면으로서 기능한다. 또한, 필요하다면, 개구부(62X)에서 노출된 각각의 배선 패턴(61b) 상에는, 각각의 외부 접속 단자가 접속될 수 있도록 금속층이 형성될 수 있다. 금속층의 예로서, Au층, Ni/Au층(Ni층 및 Au층이 이 순서로 형성된 금속층), Ni/Pd/Au층(Ni층, Pd층 및 Au층이 순서로 형성된 금속층) 등을 들 수 있다. 택일적으로, 개구부(62X)에서 노출된 배선 패턴(61b)(또는 배선 패턴(61b) 상에 금속층이 형성될 경우 그 금속층)을 외부 접속 단자로서 직접 사용할 수 있다.
솔더 레지스트층(62)의 개구부(62X)(외부 접속 패드(61P)) 각각의 평면 형상은, 예를 들면 원형이다. 예를 들면, 각각의 원의 직경은 약 200㎛ 내지 약 1000㎛의 범위로 설정될 수 있다. 예를 들면, 외부 접속 패드(61P)의 피치는 약 500㎛ 내지 약 1200㎛의 범위로 설정될 수 있다.
(제 1 실시형태에 따른 반도체 패키지의 구조)
배선 기판(1)을 이용하는 반도체 패키지(2)의 구조를 도 2에 따라 이하에 기술한다. 또한, 도 2의 배선 기판(1)은 도 1과 비교하여, 상하 반전되어 도시된다.
도 2에 나타낸 바와 같이, 반도체 패키지(2)는 배선 기판(1), 배선 기판(1)에 플립 칩 본딩에 의해 접속된 반도체 칩(70), 및 언더필 수지(72)를 갖는다. 배선 기판(1)의 전극 패드(11P) 상에, 솔더(14)가 형성된다. 예를 들면, 솔더(14)로서, 공정 솔더(eutectic solder) 또는 리드(Pb)-프리 솔더(Sn-Ag계, Sn-Cu계, Sn-Ag-Cu계 등)가 사용될 수 있다.
반도체 칩(70)은 범프(71)가 형성되는 회로 형성면(도 2에서 하면)을 갖는다. 반도체 칩(70)은 범프(71) 및 솔더(14)를 통해 배선 기판(1)의 전극 패드(11P)에 전기적으로 접속된다.
배선 기판(1)과 반도체 칩(70) 사이의 간격을 충전하도록, 언더필 수지(72)가 설치된다. 언더필 수지(72)는 범프(71)와 전극 패드(11P) 사이의 접속부의 접속 강도를 향상시키고, 전극 패드(11P)의 부식 또는 일렉트로마이그레이션(electromigration)의 발생을 억제하여 전극 패드의 신뢰도의 저하를 방지하는 수지이다. 예를 들면, 언더필 수지(72)의 재료로서, 에폭시계 절연 수지가 사용될 수 있다.
(작용)
배선 기판(1)에서, 절연층(20, 30, 50 및 60)과 비교하여, 보강재를 첨가함으로써 기계적 강도가 향상된 절연층(40A)을, 적층에 의해 형성되는 배선 기판(1)의 적층 방향에서 중앙 가까이 위치되게 설치한다. 결과적으로, 중앙부로서의 보강재 포함 절연층(40A) 아래에 설치된 절연층(20 및 30) 및 배선층(11, 21 및 31)은 중앙부로서의 보강재 포함 절연층(40A) 위에 설치된 절연층(50 및 60) 및 배선층(42, 51 및 61)과 실질적으로 대칭되게 배치된다. 따라서, 중앙부로서의 절연층(40A)에 대해 배선 기판(1)의 수직 밸런스가 양호해져 배선 기판(1)의 휘어짐의 발생이 억제될 수 있다.
또한, 배선 기판(1)에서, 보강재 포함 절연층(40A) 상에 접촉층(41A)이 형성되고, 접촉층(41A) 상에 배선 패턴(42b)이 형성된다. 여기에서, 접촉층(41A)은 그 상면(배선 패턴(42b)이 형성되는 면)으로서 낮은 거칠기 표면을 갖고 절연층(40A)보다 금속막(무전해 도금)에의 접착력이 높은 절연층이다. 이 때문에, 접촉층(41A)의 낮은 거칠기 표면에 형성된 배선 패턴(42b)은 미세 패턴으로서 설치될 수 있다.
(제 1 실시형태에 따른 배선 기판의 제조 방법)
배선 기판(1)의 제조 방법을 이하에 기술한다.
우선, 배선 기판(1)의 제조를 위해, 도 3의 (a)에 나타낸 바와 같이, 지지 기판(80)을 준비한다. 예를 들면, 지지 기판(80)으로서, 금속판 또는 금속박이 사용될 수 있다. 이 실시형태에서, 지지 기판(80)으로서, 예를 들면 구리박이 사용된다. 예를 들면, 지지 기판(80)의 두께는 35㎛ 내지 100㎛의 범위에 있다.
이어서, 도 3의 (b)에 나타낸 단계에서, 지지 기판(80)의 일 면(도면에서 상면)에 개구부(81X)를 갖는 레지스트층(81)이 형성된다. 개구부(81X)는, 제 1 배선층(11)(도 1 참조)이 형성될 영역에 대응하는 지지 기판(80)의 상면의 부분이 노출되도록 형성된다. 레지스트층(81)의 재료로서, 감광성 드라이 필름 또는 액상 포토레지스트(예를 들면, 노볼락계 수지, 에폭시계 수지 등으로 이루어진 액상 레지스트) 등이 사용될 수 있다. 예를 들면, 감광성 드라이 필름을 사용할 경우, 드라이 필름이 지지 기판(80)의 상면에 열 압착에 의해 형성되며 노광 및 현상에 의해 패터닝됨으로써, 제 1 배선층(11)이 형성될 영역에 대응하는 소정의 패턴의 개구부(81X)를 갖는 레지스트층(81)을 형성한다. 또한, 액상 포토레지스트를 사용할 경우, 레지스트층(81)은 또한 상술한 단계를 통해 형성될 수 있다.
이어서, 도 3의 (c)에 나타낸 단계에서, 레지스트층(81)을 도금 마스크로서 사용하면서, 지지 기판(80)의 상면에 지지 기판(80)을 도금 급전층으로서 사용하는 전해 도금을 실시한다. 구체적으로, 레지스트층(81)의 개구부(81X)에서 노출된 지지 기판(80)의 상면에 전해 도금법을 실시함으로써, 개구부(81X)에 제 1 도전층(12) 및 제 2 도전층(13)을 연속해서 형성해서 제 1 배선층(11)을 형성한다. 예를 들면, 제 1 도전층(12)이 Au막, Pd막 및 Ni막이 이 순서로 연속해서 형성되는 구조를 갖지며 제 2 도전층(13)이 Cu층일 경우에, 우선 제 1 도전층(12)은, 지지 기판(80)을 도금 급전층으로서 이용하는 전해 도금법에 의해 Au막, Pd막 및 Ni막이 연속적으로 형성되게 형성된다. 이어서, 제 2 도전층(13)은, 제 1 도전층(12) 상에 지지판(80)을 도금 금전층으로서 이용하는 전해 도금법에 의해 형성되게 형성된다.
이어서, 도 3의 (d)에 나타낸 단계(절연층 형성 단계)에서, 도 3의 (c)에 나타낸 레지스트층(81)을 제거하고, 지지 기판(80)의 상면에 제 1 배선층(11)을 덮도록 제 1 절연층(20)을 형성한다. 또한, 예를 들면, 제 1 절연층(20)은, 지지 기판(80)의 상면에 레지스트막을 형성하고, 이어서 레지스트막을 가압하면서 약 130℃ 내지 150℃의 온도로 가열해서 경화시켜서, 형성될 수 있다.
이어서, 도 3의 (e)에 나타낸 단계에서, 제 1 절연층(20)의 소정의 위치에 제 1 배선층(11)의 상면을 노출하도록 비아 홀(VH1)을 형성한다. 예를 들면, 비아 홀(VH1)은 이산화탄소 레이저, UV-YAG 레이저 등을 이용하는 레이저 가공법에 의해 형성될 수 있다. 또한, 예를 들면, 제 1 절연층(20)이 감광성 수지로 이루어질 경우, 필요한 비아 홀(VH1)을 포토리소그래피에 의해 형성할 수 있다.
비아 홀(VH1)을 레이저 가공법에 의해 형성할 경우, 이어서 디스미어 처리를 수행하여 비아 홀(VH1)의 저부에 노출된 제 1 배선층(11)의 상면에 배치된 제 1 절연층(20)의 수지 잔존물(수지 스미어)을 제거한다.
이어서, 도 4의 (a)에 나타낸 단계에서(배선층 형성 단계), 제 1 절연층(20)의 비아 홀(VH1)에는 비아 도전체가 충전되어, 비아 배선(21a)이 형성되고 이 비아 배선(21a)을 통해 제 1 배선층(11)에 전기적으로 접속된 배선 패턴(21b)이 제 1 절연층(20) 상에 형성된다. 이 비아 배선(21a) 및 배선 패턴(21b), 즉 제 2 배선층(21)은 세미애디티브법, 서브트랙티브법 등과 같은 다양한 배선 형성 방법 중 하나에 의해 형성될 수 있다.
이어서, 도 4의 (b)에 나타낸 단계에서, 도 3의 (d) 내지 도 4의 (a)에 나타낸 단계를 반복하여, 제 2 절연층(30) 및 제 3 배선층(31)을 적층한다. 즉, 도 4의 (b)에 나타낸 바와 같이, 제 2 절연층(30)이 제 1 절연층(20) 및 제 2 배선층(21) 상에 형성되고, 배선 패턴(21b)의 상면에 이르는 비아 홀(VH2)이 제 2 절연층(30) 내에 형성된다. 이어서, 비아 홀(VH2) 내에 비아 배선(31a)이 형성되고, 비아 배선(31a)에 전기적으로 접속된 배선 패턴(31b)이 형성된다.
이어서, 도 4의 (c)에 나타낸 단계에서, 절연층(40A)(도 1 참조)으로서 기능하는 절연층(40B)을 준비하는, 즉 비경화 열경화성 수지로 함침시킨 글래스 직포 또는 부직포, 아라미드 또는 LCP(Liquid Crystal Polymer) 섬유로 이루어진 보강재 포함 절연층을 준비한다. 절연층(40B)으로서, B-스테이지(반경화 상태)층이 사용된다. 예를 들면, 절연층(40B)의 두께는 30㎛ 내지 80㎛의 범위로 설정될 수 있다.
도 4의 (c)에 나타낸 단계에서, 접촉층(41A)(도 1 참조)으로서 기능하는 절연층(41B)이 캐리어(82)에 본딩되는 구조체(82A)를 준비한다. 절연층(41B)의 재료로서, 30vol% 이상의 비경화 에폭시 수지를 , 1vol% 내지 50vol%의 무기 필러를 포함하는 절연 수지가 사용될 수 있다. 절연층(41B)으로서 반경화 상태층이 사용된다. 예를 들면, 절연층(41B)의 두께는 약 1㎛ 내지 약 6㎛의 범위로 설정될 수 있다. 예를 들면, 절연층(41B)을 유지하는 캐리어(82)로서, 구리박이 사용될 수 있다. 예를 들면, 캐리어(82)의 두께는 약 2㎛ 내지 약 18㎛의 범위로 설정될 수 있다.
도 4의 (c)에 나타낸 단계(제 1 공정)에서, 도 4의 (b)에 나타낸 구조체의 상면 측에 저부로부터 순서대로 절연층(40B) 및 구조체(82A)가 배치된다, 이 경우에, 구조체(82A)는 절연층(41B)이 하향해서 절연층(41B)이 절연층(40B)에 대향하는 상태로 배치된다. 이어서, 도 4의 (b)에 나타낸 구조체, 절연층(40B) 및 구조체(82A)는 진공 분위기에서 약 190℃ 내지 약 250℃의 온도로 양측에서 가열되면서 가압된다. 결과적으로, 도 5의 (a)에 나타낸 바와 같이, 절연층(40B 및 41B)이 경화되어, 절연층(40A) 및 접촉층(41A)이 제 2 절연층(30) 및 제 3 배선층(31) 상에 형성된다. 또한, 절연층(40B 및 41B)이 경화됨에 따라, 절연층(40A)이 접촉층(41A)에 본딩되면서, 제 2 절연층(30) 및 제 3 배선층(31)이 절연층(40A)에 본딩된다. 결과적으로, 절연층(40A) 및 접촉층(41A)이 이 순서로 형성되는 제 3 절연층(40)이 제 2 절연층(30) 및 제 3 배선층(31) 상에 형성된다. 또한, 예를 들면, 적층 전의 절연층(40B)의 두께가 60㎛이고 배선 패턴(31b)의 두께가 35㎛일 경우, 적층 후의 절연층(40A)의 두께는 약 40㎛이다.
이어서, 도 5의 (b)에 나타낸 단계에서, 접촉층(41A)에서 도 5의 (a)에 나타낸 캐리어(82)(구리박)를 선택적으로 제거한다. 예를 들면, 접촉층(41A)에서 캐리어(82)(구리박)를 선택적으로 제거하는데, 염화제이철 수용액, 염화제이구리 수용액, 과황산암모늄 수용액 등을 이용하는 웨트 에칭을 이용할 수 있다.
이어서, 도 5의 (c)에 나타낸 단계에서, 제 3 배선층(31)의 배선 패턴(31b)의 상면을 노출하도록 절연층(40A) 및 접촉층(41A)의 소정의 위치에 비아 홀(VH3)이 형성된다. 예를 들면, 비아 홀(VH3)을 이산화탄소 레이저, UV-YAG 레이저 등을 이용하는 레이저 가공법에 의해 형성할 수 있다. 또한, 레이저 가공법에 의해 형성된 비아 홀(VH3)은, 제 4 절연층(50)(도 1 참조)이 형성될 측에 개구부를 갖고, 또한 제 3 절연층(31)의 상면에 의해 형성되는 저부를 가져서 개구부의 에어리어가 저부의 에어리어보다 큰 원뿔대와 같은 형상으로 각각 이루어진 오목부로서 설치된다.
비아 홀(VH3)을 레이저 가공법에 의해 형성할 경우, 이어서 디스미어 처리를 실시하여, 비아 홀(VH3)의 저부에 노출되는 제 3 배선층(31)의 상면에 노출되는 절연층(40A) 및 접촉층(41A)의 잔존물을 제거한다. 예를 들면, 이 디스미어 처리는 과망간산염법 등에 의해 수행될 수 있다. 이 디스미어 처리에 있어서, 접촉층(41A)의 표면에 디스미어액(에칭액)이 또한 공급되어, 디스미어액으로 접촉층(41A)의 표면을 에칭해서, 접촉층(41A)의 표면을 거칠게 한다. 그러나, 이 경우에, 열경화성 수지(접촉층(41A) 내의 에폭시계 수지) 함유량이 절연층(40A)과 비교해서 30vol%보다 낮지 않고 높고 무기 필러 함유량이 1vol% 내지 50vol%의 범위로 되어 상대적으로 낮기 때문에, 접촉층(41A)은 디스미어 처리가 어렵게 되는, 즉 접촉층(41A)은 디스미어 내성이 우수한다. 이 때문에, 접촉층(41A)은 디스미어액으로 거의 액칭되지 않아서, 접촉층(41A)의 표면은 디스미어 처리 후에 거칠기가 낮게 유지된다. 구체적으로, 디스미어 처리 후의 접촉층(41A)의 표면의 거칠기는 표면 거칠기(Ra)값에 있어서, 약 50㎚-350㎚의 낮은 값으로 유지된다. 환언하면, 디스미어 처리 후의 접촉층(41A)의 표면의 거칠기가 디스미어 처리가 수행된 경우에도 표면 거칠기(Ra)에 있어서 약 50㎚-350㎚의 낮은 값으로 유지될 수 있는 디스미어 내성을 얻도록, 접촉층(41A)의 조성(예를 들면 에폭시계 수지 함유량 및 무기 필러 함유량)이 조정된다.
이어서, 도 6의 (a)에 나타낸 단계에서, 비아 홀(VH3)의 저부에 노출된 배선 패턴(31b)의 상면, 비아 홀(VH3)의 내벽면 및 접촉층(41A)의 상면에, 구리 등의 시드층(83)이 형성된다. 예를 들면, 시드층(83)은 무전해 구리 도금법 또는 스퍼터링법에 의해 형성된다. 이 경우에, 시드층(83)(예를 들면 무전해 구리 도금)에의 접착력을 낮추게 하는 접촉층(41A)의 무기 필러 함유량이 상대적으로 낮아서, 시드층(83)은 접촉층(41A)에 잘 접착된다. 구체적으로, 접촉층(41A)의 무기 필러 함유량은 보강재를 포함하지 않는 층간 절연층(제 1 절연층(20) 등)의 무기 필러 함유량 이하이다. 이 때문에, 접착층(41A)과 시드층(83) 사이의 접착 강도는 제 1 절연층(20)과 시드층 사이의 접착 강도 이상이다. 또한, 접촉층(41A)의 상면의 거칠기는 상술한 바와 같이 낮기 때문에, 접촉층(41A) 상에 형성된 제 4 배선층(42)은 미세한 라인 구조로서 설치될 수 있다.
이어서, 도 6의 (b)에 나타낸 단계에서, 제 4 배선층(42)의 패턴에 대응하는 개구부(84X)를 갖는 드라이 필름 레지스트(DFR) 등이, 시드층(83) 상에 레지스트층(84)을 형성하는데 사용된다. 예를 들면, 이 레지스트층(84)은 포토리소그래피에 의해 형성된다.
이어서, 도 6의 (c)에 나타낸 단계에서, 비아 홀(VH3)을 포함하는 레지스트층(84)의 개구부(84X)를, 시드층(83)을 급전층으로 이용하는 전해 도금법에 의해 구리 등의 금속 도금층(42C)으로 충전한다. 비아 홀(VH3)에서, 시드층(83)으로부터 내측으로 도금이 수행되어서, 비아 홀(VH3)에는 비아 도전체(42D)가 충전된다. 결과적으로, 시드층(83) 및 비아 도전체(42D)에 의해 구성된 비아 배선(42a)이 형성되고, 시드층(83) 및 금속 도금층(42C)에 의해 구성되는 배선 패턴(42b)이 형성된다. 이 경우에, 배선 패턴(42b)은 상술한 바와 같이 낮은 거칠기 표면의 접촉층(41A) 상에 형성되어서, 배선 패턴(42b)은 미세 라인 구조로서 설치될 수 있다.
이어서, 도 7의 (a)에 나타낸 단계에서, 도 6의 (c)에 나타낸 레지스트층(84)을 제거하고, 이어서 금속층(42C) 및 비아 도전체(42D)를 마스크로서 이용하면서 불필요한 시드층(83)을 에칭에 의해 제거한다. 도 6의 (a) 내지 도 7의 (a)에 나타낸 단계(제 2 공정)에 의해, 절연층(40A) 및 접촉층(41A) 상에 비아 배선(42a) 및 배선 패턴(42b)을 갖는 제 4 배선층(42)이 형성된다. 즉, 제 4 배선층(42)이 세미애디티브법에 의해 형성된다.
이어서, 도 7의 (b)에 나타낸 단계에서, 도 3의 (d) 내지 도 4의 (a)에 나타낸 단계를 다시 반복하여 절연층 및 배선층을 교대로 적층한다. 즉, 도 7의 (b)에 나타낸 바와 같이, 도전층(41A) 및 제 4 배선층(42) 상에 제 4 절연층(50)이 형성되고, 제 4 절연층(50) 내에 제 4 배선층(42)의 상면에 이르는 비아 홀(VH4)이 형성된다. 이어서, 비아 배선(51a)이 비아 홀(VH4) 내에 형성되고, 비아 배선(51a)에 전기적으로 접속된 배선 패턴(51b)이 형성됨으로써, 제 5 배선층(51)을 설치한다. 이어서, 제 4 절연층(50) 및 제 5 배선층(51) 상에는 제 5 절연층(60)이 형성되고, 제 5 절연층(60)에는 배선 패턴(51b)의 상면에 이르는 비아 홀(VH5)이 형성된다. 이어서, 비아 배선(61a)이 비아 홀(VH5)에 형성되고, 비아 배선(61a)에 전기적으로 접속 배선 패턴(61b)이 형성됨으로써, 제 6 배선층(61)이 설치된다.
이어서, 도 7의 (b)에 나타낸 단계에서, 제 5 절연층(60) 및 제 6 배선층(61) 상에, 제 6 배선층(61)의 필요한 위치에 설정된 외부 접속 패드(61P)를 노출하는 개구부(62X)를 갖는 솔더 레지스트층(62)을 형성한다. 예를 들면, 이 솔더 레지스트층(62)은, 감광성 솔더 레지스트막을 형성하거나 액상 솔더 레지스트를 도포하여 레지스트를 필요한 형상으로 패터닝하도록 형성된다. 결과적으로, 제 6 배선층(61)의 일부가, 솔더 레지스트층(62)의 개구부(62X)에서 외부 접속 패드(61P)로서 노출된다. 또한, 필요하다면, 예를 들면 Ni층 및 Au층을 이 순서로 적층하여 얻어진 금속층을 외부 접속 패드(61P) 상에 형성할 수 있다. 예를 들면, 이 금속층은 무전해 도금법에 의해 형성될 수 있다.
이어서, 도 8의 (a)에 나타낸 단계에서, 임시 기판으로서 이용된 지지 기판(80)(도 7의 (b) 참조)을 제거한다. 예를 들면, 지지 기판(80)으로서 구리박을 사용할 경우, 염화제이철 수용액, 염화제이구리 수용액, 과황산암모늄 수용액 등을 이용하는 웨트 에칭에 의해, 지지 기판(80)을 제거할 수 있다. 이 경우에, 제 1 절연층(20)에서 노출된 제 1 배선층(11)의 최외각층은 Au막 등이어서, 구리박으로 설치된 지지 기판(80)만이 선택적으로 에칭될 수 있다. 그러나, 제 6 배선층(61)이 구리층일 경우, 개구부(62X)의 저부에 노출된 제 6 배선층(61)이 지지 기판(80)과 함께 에칭되는 것을 방지하도록, 제 6 배선층(61)을 마스크로 이용하면서 전술한 웨트 에칭을 수행할 필요가 있다.
전술한 제조 공정에 의해, 제 1 실시형태에 따른 배선 기판(1)을 제조할 수 있다.
(제 1 실시형태에 따른 반도체 패키지의 제조 방법)
상술한 바와 같이 제조된 배선 기판(1)을 이용하는 반도체 패키지(2)를 제조하는 방법을 이하에 설명한다.
우선, 도 8의 (b)에 나타낸 단계에서, 배선 기판(1)의 전극 패드(11P) 상에 솔더(14)를 형성한다. 예를 들면, 솔더(14)는 솔더 페이스트를 도포하거나 솔더 볼을 탑재함으로써 형성될 수 있다. 이어서, 도 9의 (a)에 나타낸 단계에서, 범프(71)가 형성되는 단자를 갖는 반도체 칩(70)을 전극 패드(11P) 상에 위치 결정하고, 솔더(14) 및 범프(71)를 용융해서, 반도체 칩(70)이 전극 패드(11P)에 전기적으로 접속(플립 칩 본딩)된다. 도 9의 (b)에 나타낸 단계에서, 반도체 칩(70)과 배선 기판(1)의 절연층(20) 사이의 간격에 액상 언더필 수지(72)를 충전하고 액상 언더필 수지(72)를 경화시킨다. 상술한 제조 단계에 의해, 제 1 실시형태에 따른 반도체 패키지(2)를 제조할 수 있다.
상술한 실시형태에 따르면, 다음의 효과를 얻을 수 있다.
(1) 배선 기판(1)의 구성에서, 접촉층(41A)이 보강재 포함 절연층(40A) 상에 형성되고 배선 패턴(42b)이 접촉층(41A) 상에 형성된다. 여기에서, 접촉층(41A)은 낮은 거칠기 표면으로서 설치된 상면(배선 패턴(42b)이 형성되는 면)을 갖고, 및 절연층(40A)보다 금속막(무전해 도금)에의 접착력이 높은 절연층이다. 이 때문에, 접촉층(41A)의 낮은 거칠기 표면에 형성된 배선 패턴(42b)은 미세 배선으로서 형성될 수 있다. 구체적으로, 배선 패턴(42b)은 약 L/S=8㎛/8㎛까지 미세하게 형성될 수 있다.
(2) 배선 패턴(42b)은 보강재 포함 절연층(40A)보다 디스미어 내성이 더 우수한 접촉층(41A) 상에 형성된다. 여기에서, 디스미어 처리 후에 접촉층(41A)의 상면의 표면 거칠기가 표면 거칠기(Ra)값에 있어서 50㎚ 내지 350㎚의 낮은 값으로 유지된다. 이 때문에, 이러한 접촉층(41A)의 상면(낮은 거칠기 표면)에 배선 패턴(42b)이 형성될 경우, 미세 배선 형성에 세미애디티브법을 사용할 수 있다.
(3) 제 1 실시형태에 따른 제조 방법에 있어서, 배선층(11, 21 및 31) 및 절연층(20 및 30)을 형성할 경우, 이 배선층(11, 21 및 31) 및 절연층(20 및 30)은 지지 기판(80)에 의해 지지된다. 또한, 배선층(11, 21 및 31) 및 절연층(20 및 30)을 고강도의 지지 기판(80)에 의해 지지하면서 형성하므로, 배선 기판의 제조 시에 발생할 수 있는 얇은 기판의 반송의 문제가 발생하는 것을 방지할 수 있다.
제 2 절연층(30) 및 제 3 배선층(31)을 형성한 후에, 기계적 강도가 큰 절연층(40A)을 포함하는 제 3 절연층(40)을 적층에 의해 형성한다. 기계적 강도가 큰 절연층(40A)을 포함하는 제 3 절연층(40) 상에, 배선층(42, 51 및 61) 및 절연층(50 및 60)을 형성한다. 이 때문에, 배선층(42, 51 및 61) 및 절연층(50 및 60)을 제 3 절연층(40) 및 지지 기판(80)에 의해 지지해서, 배선층(42, 51 및 61) 및 절연층(50 및 60)을 형성할 경우에도, 휘어짐의 발생을 유익하게 억제할 수 있다.
(4) 배선 기판(1)을 종전과 같이 형성되는 다층 배선 기판 제조 공정을 크게 변경하지 않고 배선 기판(1)을 제조할 수 있으므로, 장치 비용의 저감을 이룰 수 있다. 그러므로, 배선 기판(1)의 제조 비용의 저감을 이룰 수 있다.
(5) 배선 기판(1)에서, 보강재의 첨가에 의해 절연층(20, 30, 50 및 60)보다 기계적 강도가 더 향상된 절연층(40A)을, 적층에 의해 형성된 배선 기판(1)의 적층 방향에서 중앙 가까이에 위치되게 설치한다. 결과적으로, 중앙부로서 설치된 보강재 포함 절연층(40A)에 대해 하부에 설치된 절연층(20 및 30) 및 배선층(11, 21 및 31)은, 중앙부로서 설치된 보강재 포함 절연층(40A)에 대해 상부에 설치된 절연층(50 및 60) 및 배선층(42, 51 및 61)과 실질적으로 대칭이 되도록 배치된다. 따라서, 중앙부로서 배선 기판(1)의 절연층(40A)에 대한 수직 밸런스가 양호해져, 배선 기판(1)에 휘어짐의 발생을 억제할 수 있다. 또한, 수지로 이루어진 절연층과 금속으로 이루어진 배선층 사이의 열 팽창 계수의 차이로 인해 배선 기판(1)에 휘어짐이 발생할 경우, 반도체 칩(70)을 배선 기판(1) 상에 적절하게 탑재할 수 없어, 탑재 신뢰도가 저하된다. 이에 반해, 제 1 실시형태에 따르면, 상술한 바와 같이 휘어짐의 발생을 억제할 수 있다. 따라서, 반도체 칩(70)을 배선 기판(1) 상에 적절하게 탑재할 수 있어, 탑재 신뢰도를 향상시킬 수 있다.
또한, 제 1 실시형태를 적절히 변경된 다음의 형태로 수행할 수 있다.
(제 1 실시형태의 변형예)
제 1 실시형태에서, 보강재 포함 절연층(40A) 및 거칠기가 낮고 무전해 도금에의 접착력이 향상된 접촉층(41A)을 갖는 절연층(40)을 적층 방향에서 중앙부 가까이 설치한다. 본 발명은, 배선 기판에 형성된 층간 절연층의 적어도 하나가 절연층(40A) 및 접촉층(41A)을 갖는 절연층(40)일 경우에 한해, 상술한 바에 한정되는 것은 아니다. 따라서, 절연층(40)이 형성되는 위치 및 절연층(40)의 수는 특별히 제한되지 않는다.
예를 들면, 도 10의 (a)에 나타낸 바와 같이, 보강재 포함 절연층(40A) 및 접촉층(41A)을 각각 갖는 복수의 절연층(40)(이 변형예에서는 2개)이 적층 방향에서 중앙 가까이에 설치될 수 있다. 즉, 2개의 절연층(40)을 갖는 배선 기판(1A)이, 도 1에 나타낸 배선 기판(1)에 절연층(40)(상부 절연층(40)) 및 절연층(40) 상에 형성된 배선층(43)을 추가하도록 구성된다. 배선층(43)은, 배선층(42)의 상면을 노출하도록 보강재 포함 절연층(40A) 및 접촉층(41A)을 통해 형성되는 비아 홀(VH6)에 메워넣어진 비아 배선(43a), 및 접촉층(41A) 상에 형성된 배선 패턴(43b)을 갖는다. 이 구조에 의해, 배선 기판(1A)의 강도는 적층 방향의 중앙 근방에서 더 개선될 수 있다. 결과적으로, 절연층(40)에 의거한 보강 효과가 개선되어, 배선 기판(1A)의 휘어짐을 효과적으로 저감할 수 있다. 환언하면, 복수의 절연층(40)이 고강도의 코어 기판(지지 부재)과 같은 효과를 발휘한다.
코어 기판의 상하면 각각에 빌드업 배선층 및 절연층을 형성하도록 구성된 배선 기판에서, 코어 기판에 스루홀을 형성할 필요가 있다. 그러나, 스루홀을 미세하게 형성하는 것이 곤란하므로, 배선 기판의 전체 고밀도화가 이루어질 수 없다는 문제가 있다. 게다가, 스루홀에 도금을 실시할 경우, 보이드 없이 스루홀 도금을 형성하는 것이 곤란하다는 또 다른 문제가 있다.
이에 반해, 도 10의 (a)에 나타낸 구조에 따르면, 복수의 절연층(40)에 형성된 배선층(42 및 43)은 절연층(40) 내에 각각 형성된 비아 홀(VH3 및 VH6)에 메워넣어진 비아 배선(42a 및 43a)을 통해 층간 접속된다. 이러한 비아 배선(42a 및 43a)을 미세하게 보이드 없이 형성하는 것이 용이하다. 이 때문에, 배선 기판의 전체 고밀도화가 달성되어, 배선층의 층간 접속의 신뢰성을 향상시킬 수 있다.
ㆍ예를 들면, 도 10의 (b)에 나타낸 바와 같이, 외부 접속 단자면 측의 최외각층인 층간 절연층은 보강재 포함 절연층(40A) 및 접촉층(41A)을 갖는 절연층(40)에 의해 대체될 수 있다. 즉, 배선 기판(1B)에서, 도 1의 배선 기판(1)의 제 5 절연층(60)은 절연층(40)에 의해 대체될 수 있고, 배선 기판(1)의 절연층(40)은 보강재를 포함하지 않는 절연층(44)에 의해 대체될 수 있다. 배선 기판(1B)에서, 절연층(40) 상에 형성된 배선층(63)은, 배선층(51)의 상면을 노출하도록 보강재 포함 절연층(40A) 및 접촉층(41A)을 통해 형성되는 비아 홀(VH7) 내에 메워넣어진 비아 배선(63a), 및 접촉층(41A) 상에 형성된 배선 패턴(63b)을 갖는다. 또한, 솔더 레지스트층(62)의 개구부(62X)에서 노출된 배선층(63)은 외부 접속 패드(63P)로서 기능한다. 이와 같이, 보강재 포함 절연층(40A) 및 접촉층(41A)을 갖는 절연층(40)은 외부 접속 단자면 측으로 치우쳐 설치될 수 있다. 도시하지 않았지만, 보강재 포함 절연층(40A) 및 접촉층(41A)을 갖는 절연층(40)을 칩 탑재면 측으로 치우쳐 설치할 수 있다.
예를 들면, 도 11에 나타낸 바와 같이, 층간 절연층을 보강재 포함 절연층(40A) 및 접촉층(41A)을 각각 갖는 절연층(40)에 의해 대체할 수 있다. 즉, 배선 기판(1C)에서, 도 1에 나타낸 배선 기판(1)의 모든 절연층(20, 30, 50 및 60)은 절연층(40)에 의해 대체될 수 있다. 이 경우에, 배선 기판(1C)의 휘어짐이 효과적으로 저감될 수 있다. 예를 들면, 배선 기판(1C)의 휘어짐이 배선 기판(1C)에 사용되는 재료 등의 응력, 빌드업층의 수, 각 층의 두께 등을 이유로 집중될 가능성이 있을 경우에, 이 변형예에서 기술하는 바와 같은 보강재 포함 절연층(40A) 및 접촉층(41A)을 각각 갖는 절연층(40)에 의해 모든 절연층을 대체하는 것이 바람직하다.
상술한 바와 같이, 제 1 실시형태에 따른 배선 기판(1)에서, 형성될 층간 절연층 중 어느 하나는 절연층(40A) 및 접촉층(41A)을 갖는 절연층(40)에 의해 대체될 수 있다. 환언하면, 제 1 실시형태에 따른 배선 기판(1)의 제조 방법에 따르면, 임의의 절연층을 절연층(40)에 의해 대체할 수 있다. 즉, 임의의 절연층을 배선 기판의 특성(빌드업층의 수, 각 층의 두께, 각 배선층에 의해 점유된 에어리어 등)에 따라 적합하게 절연층(40)에 의해 대체할 수 있다.
[실시예]
제 1 실시형태 및 그 변형예를 이하에서 실시예 및 비교예와 관련하여 더 구체적으로 설명한다.
여기에서, 접촉층(41A)을 추가할 경우, 접촉층(41A)이 배선 기판의 휘어짐의 개선에 악영향을 끼치는지의 여부에 대한 확인 결과를 기술한다. 즉, 접촉층(41A)의 무기 필러 함유량이 상대적으로 적어, 접촉층(41A)의 열 팽창 계수가 다른 절연층(20, 30, 40A 등)보다 커진다(예를 들면 약 40ppm/℃-100ppm/℃). 접촉층(41A)의 열 팽창 계수는 배선층(구리)의 열 팽창 계수(예를 들면 약 17ppm/℃)와 크게 상이하다. 이 때문에, 열 팽창 계수간의 차이로 인해, 배선 기판(1)에 휘어짐일 발생할 수 있는 가능성이 있다. 즉, 배선 기판의 휘어짐이 보강재 포함 절연층(40A)의 추가에 의해 개선되고 배선 패턴의 미세 구조가 접촉층(41A)의 형성에 의해 달성되지만, 접촉층(41A)의 추가가 절연층(40A)으로 인해 휘어짐의 개선에 악영향을 끼칠 수 있다. 따라서, 도 12의 (a) 및 도 13에 나타낸 바와 같이, 절연층(40A) 및 접촉층(41A)을 갖는 적어도 하나의 절연층(40)이 설치되는 배선 기판(실시예 1 내지 3), 각각의 절연층(40) 대신 절연층(40A)만이 설치되는 배선 기판(비교예 1 내지 3) 및 절연층(40A) 및 접촉층(41A)이 설치되지 않는 배선 기판(비교예 4) 각각에, 휘어짐의 시뮬레이션을 적용한다.
(실시예 1)
도 12의 (a)에 나타낸 바와 같이, 7개의 배선층(C1 내지 C7) 및 6개의 절연층(A1 내지 A6)을 교대로 형성하고, 최하부 절연층(A6)에 솔더 레지스트층(SR)을 형성하는 방식으로, 실시예 1에 따른 배선 기판을 형성한다. 제 1 실시형태에 따른 배선 기판(1)의 제조 방법과 마찬가지로, 지지 기판 상에, 칩 탑재면 측 배선층(C1 내지 C7) 및 절연층(A1 내지 A6)을 연속해서 적층함으로써 배선 기판을 형성한다. 여기에서, 절연층(A4)은 보강재 포함 절연층(40A) 및 접촉층(41A)의 적층물인 절연층(40)이고, 다른 절연층(A1 내지 A3, A5 및 A6)은 보강재를 포함하지 않는 절연층이다.
시뮬레이션의 조건으로서, 절연층(40A)의 열팽창 계수 및 영률은 16.5ppm/℃ 및 약 30000MPa로 각각 조정되고, 접촉층(41A)의 열팽창 계수 및 영률은 70-90ppm/℃ 및 약 2000MPa로 각각 조정됨으로써, 절연층(40)의 열팽창 계수 및 영률을 17.0ppm/℃ 및 약 29000MPa로 각각 조정한다. 한편, 보강재를 포함하지 않는 절연층의 열팽창 계수 및 영률은 39ppm/℃ 및 약 5000MPa로 각각 조정되며, 솔더 레지스트층(SR)의 열팽창 계수 및 영률은 40ppm/℃ 및 약 3800MPa로 각각 조정된다.
배선 기판의 평면 형상은 45㎜×45㎜의 직사각형 형상으로 설치된다. 구체적으로, 도 12의 (b)에 나타낸 바와 같이, 배선층(C1 내지 C7)의 층 두께는 15㎛로 설정되고, 절연층(A1)의 층 두께는 15㎛로 설정되고, 보강재를 포함하지 않는 절연층(A2, A3, A5 및 A6)의 층 두께는 30㎛로 설정되고, 보강재 포함 배선층(A4)의 층 두께는 40㎛로 설정되고, 솔더 레지스트층(SR)의 층 두께는 15㎛로 설정된다. 여기에서, 절연층(40)인 절연층(A4)의 층 두께(40㎛)는 절연층(40A)의 두께(38㎛) 및 접촉층(41A)의 두께(2㎛)의 합이다. 배선층(C1 내지 C7)의 Cu 에어리어는, 배선층(C1 내지 C7)의 잔존 구리 비율이 각각 1.5%, 66.8%, 88.6%, 62.3%, 82.5%, 76.1% 및 82.2%이다. 여기에서, 잔존 구리 비율은 절연층 상의 에어리어의 비율에 대한 배선층을 형성하는 구리층의 에어리어이다.
또한, 전술한 시뮬레이션 조건은 다른 실시예 2 및 3, 및 비교예 1 내지 4에도 적용된다.
(실시예 2)
도 13의 (a)에 나타낸 바와 같이, 실시예 2에 따른 배선 기판은, 절연층(40)으로서 설치된 절연층(A4)을 제외하고, 절연층(A3 및 A5)이 절연층(40)으로서 설치된다.
(실시예 3)
도 13의 (b)에 나타낸 바와 같이, 실시예 3에 따른 배선 기판은, 모든 절연층(A1 내지 A6)이 절연층(40)으로서 설치되게 형성된다.
(비교예 1)
도 13의 (c)에 나타낸 바와 같이, 비교예 1에 따른 배선 기판은, 실시예 1에 따른 배선 기판의 절연층(A4)에서 접촉층(41A)을 제거하고, 실시예 1에 따른 배선 기판의 절연층(40)을 보강재 포함 절연층(40A)으로 단일 대체하도록, 형성된다.
(비교예 2)
도 13의 (d)에 나타낸 바와 같이, 비교예 2에 따른 배선 기판은, 실시예 2에 따른 배선 기판의 절연층(A3 내지 A5)에서 접촉층(41A)을 제거하고, 실시예 2에 따른 배선 기판의 절연층(40)을 보강재 포함 절연층(40A)에 의해 단일 및 각각 대체하도록, 형성된다.
(비교예 3)
도 13의 (e)에 나타낸 바와 같이, 비교예 3에 따른 배선 기판은, 실시예 3에 따른 배선 기판의 절연층(A1 내지 A6)에서 접촉층(41A)을 제거하고, 실시예 3에 따른 배선 기판의 절연층(40)을 보강재 포함 절연층(40A)에 의해 단일 및 각각 대체하도록, 형성된다.
(비교예 4)
도 13의 (f)에 나타낸 바와 같이, 비교예 4에 따른 배선 기판은, 모든 절연층(A1 내지 A6)이 보강재를 포함하지 않는 절연층으로서 설치되도록, 형성된다. 이 경우에, 절연층(A1)의 두께는 15㎛로 설정되고, 다른 절연층(A2 내지 A6)의 두께는 30㎛로 설정된다.
(측정 방법)
각 실시예에 따른 배선 기판이 190℃의 환경에 놓이는 조건에서 응력이 완화된 후, 온도를 25℃까지 온도를 줄일 경우에, 휘어짐을 측정한다. 도 12의 (c)에 나타낸 바와 같이, 휘어짐은 배선 기판의 절반의 대각 길이에서의 각각의 단부(end portion) 사이, 즉 기판 중앙부(B1)와 코너부(B2) 사이의 높이 차이로서 측정된다. 또한, 표 1에, 칩 탑재면이 볼록하게 휘어질 경우의 휘어짐량을 플러스로 하고, 칩 탑재면이 오목하게 휘어질 경우의 휘어짐량을 마이너스로 해서 시뮬레이션 결과를 나타낸다.
절연층(40)의 위치 절연층(40A)의 위치 휘어짐량[㎛]
실시예 1 A4 - -643
실시예 2 A3 내지 A5 - -561
실시예 3 A1 내지 A6 - -89
비교예 1 - A4 -640
비교예 2 - A3 내지 A5 -552
비교예 3 - A1 내지 A6 -36
비교예 4 없음 없음 -671
(시뮬레이션 결과)
표 1에 나타낸 바와 같이, 우선 모든 절연층(A1 내지 A6)이 보강재를 포함하지 않는 절연층인 비교예 4에 따른 배선 기판에서 휘어짐량은 -671㎛이다. 이에 반해, 절연층(A1 내지 A6)의 적어도 하나가 절연층(40)(보강재 포함 절연층(40A) 및 접촉층(41A)으로 구성됨)으로서 설치되는 실시예 1 내지 3에 따른 배선 기판에서, 휘어짐량은 각각 -643㎛, -561㎛ 및 -89㎛이다. 실시예 1 내지 3의 각각에서의 휘어짐량은 비교예 4의 휘어짐량보다 적음을 알았다. 상술한 바와 같이, 높은 열팽창 계수를 갖는 접촉층(41A)의 설치는 휘어짐 개선 효과에 악영향을 끼칠 가능성이 있다. 그러나, 접촉층(41A)을 설치할 경우에도, 시뮬레이션 결과로부터 배선 기판의 휘어짐이 충분히 개선될 수 있음이 분명하다. 실시예 1과 비교예 1,및 실시예 2와 비교예 2 사이의 비교에서, 실시예 1 및 2에서의 휘어짐량은 접촉층(41A)이 없을 경우(비교예 1 및 2)의 휘어짐량과 실질적으로 동일하다. 이 사실로부터, 배선층의 열팽창 계수와 크게 다른 열팽창 계수를 갖는 접촉층(41A)을 추가할 경우에도, 접촉층(41A)은 절연층(40A)으로 인한 배선 기판의 휘어짐의 개선에 악영향을 끼치지 않음을 알았다. 이 이유를 고려한다. 실시예 1 및 2에서, 접촉층(41A)의 두께는 절연층(40A)의 두께의 약 5.3%로 조정되고, 접촉층(41A)의 영률은 절연층(40A)의 영률의 약 6.7%로 조정된다. 이와 같이, 접촉층(41A)은 절연층(40A)보다 충분히 얇고, 접촉층(41A)의 영률은 절연층(40A)보다 작다. 따라서, 보강재 포함 절연층(40A)으로 인한 휘어짐 개선 효과를 저감시키는 영향이 작으므로, 접촉층(41A)이 휘어짐 개선에 악영향을 끼치지 않는다 생각된다.
모든 절연층(A1 내지 A6)을 절연층(40)(보강재 포함 절연층(40A) 및 접촉층(41A)으로 각각 구성됨)으로서 설치하는 실시예 3에서, 휘어짐량이 -89㎛이므로, 높은 휘어짐 개선 효과가 얻어짐을 알았다. 그러나, 실시예 3과 비교예 3 사이의 비교에서, 실시예 3에서의 휘어짐량의 절대값이 비교예 3보다 50㎛ 이상 크다. 이는 휘어짐량에 대한 접촉층(41)의 열팽창 계수(또는 영률)의 영향이 휘어짐량의 절대값이 작아짐에 따라 커지기 때문이라고 생각된다. 이에 따르면, 접촉층(41A)의 유무에 따라 휘어짐량의 차이가 커진다고 생각된다. 그러나, 휘어짐량의 차이는 휘어짐량의 절대값이 충분히 작을 경우에 발생되는 차이이다. 따라서, 시뮬레이션 결과로부터 명확한 바와 같이, 실시예 3과 비교예 4 사이의 휘어짐량의 차이가 커질 경우에도, 접촉층(41A)을 갖는 절연층(40)으로 인한 휘어짐 개선 효과가 충분히 얻어진다고 할 수 있다.
(제 2 실시형태)
제 2 실시형태를 도 14, 도 15의 (a) 내지 도 15의 (c) 및 도 16의 (a) 내지 도 16의 (c)를 참조하여 설명한다.
제 1 실시형태를 칩 탑재면 측에서 배선층 및 절연층을 교대로 적층함으로써 형성된 배선 기판에 관해 설명했다. 이에 반해, 제 2 실시형태는 외부 접속 단자면 측에서 배선층 및 절연층을 교대로 적층함으로써 형성된 배선 기판에 관해 설명한다. 제 1 실시형태는 보강재 포함 절연층 및 접촉층을 갖는 절연층을 적층 방향에서 중앙 가까이에 설치하도록 구성되지만, 제 2 실시형태는, 보강재 포함 절연층 및 접촉층을 갖는 절연층을 외부 접속 단자면 측의 최외각층으로서 설치하도록 구성된다.
도 14에 나타낸 바와 같이, 배선 기판(3)은 제 1 배선층(111), 제 1 절연층(120), 제 2 배선층(122), 제 2 절연층(130), 제 3 배선층(131), 제 3 절연층(140), 제 4 배선층(141), 제 4 절연층(150), 제 5 배선층(151), 제 5 절연층(160) 및 제 5 배선층(161)이 연속해서 형성되는 구조를 갖는다. 이와 같이, 제 2 실시형태에 따른 배선 기판(3)은, 제 1 실시형태에 따른 배선 기판(1)과 마찬가지로 지지 기재를 포함하지 않는 "코어리스 기판"의 형태 갖는다.
또한, 제 1 내지 제 6 배선층(122, 131, 141, 151 및 161)의 각각의 기재로서, 구리 또는 구리 합금 등의 금속을 사용할 수 있다.
배선 기판(3)에서, 제 1 배선층(111)은 도 14의 최하층으로서 형성된다. 제 1 배선층(111)은 제 1 도전층(112) 및 제 2 도전층(113)을 갖는다. 예를 들면, 제 1 도전층(112)으로서, Au막, Pd막 및 Ni막을 이 순서로 형성해서 배선 기판(3)에서 Au막이 노출되는 도전층을 사용할 수 있다. 예를 들면, 제 2 도전층(113)으로서, Cu층 등을 포함하는 도전층을 사용할 수 있다.
제 1 배선층(111)의 일부, 즉 제 1 도전층(112)의 제 1 주면(112A)(도면에서 하면)은 제 1 절연층(20)에서 노출되고 배선 기판(3)이 탑재될 때 사용되는 솔더 볼, 리드핀 등과 같은 외부 접속 단자가 접속되는 외부 접속 패드(11P)로서 기능한다. 즉, 제 2 실시형태에서, 외부 접속 패드(111P)가 형성되는 면이 외부 접속 단자면으로서 설치된다. 또한, 이 실시형태에서, 제 1 도전층(112)의 제 1 주면(112A)은 제 1 절연층(120)의 제 1 주면(도면에서 하면)과 동일 평면으로 된다. 또한, 제 1 절연층(120)에서 노출된 제 1 배선층(111) 자체가 외부 접속 단자로서 사용될 수 있다.
예를 들면, 제 1 절연층(120)에서 노출된 제 1 배선층(111)의 평면 형상은 원형이다. 예를 들면, 각각의 원의 직경은 약 200㎛ 내지 약 1000㎛의 범위로 설정될 수 있다. 예를 들면, 제 1 절연층(120)에서 노출된 제 1 배선층(111)의 피치는 약 500㎛ 내지 약 1200㎛의 범위로 설정될 수 있다. 예를 들면, 제 1 배선층(111)의 두께는 약 10㎛ 내지 약 20㎛의 범위로 설정될 수 있다.
제 1 절연층(120)은 절연층(120A) 및 접촉층(121A)을 갖는다. 절연층(120A)은, 제 1 배선층(111)의 제 2 주면(도면에서 상면) 및 측면을 덮지만 제 1 배선층(111)의 제 1 주면(112A)을 노출하게 형성한다. 절연층(120A)은 제 1 실시형태에서의 절연층(40A), 즉 보강재 포함 절연층과 동일한 조성을 갖는 절연층이다. 절연층(120A)의 재료로서는, 열경화 특성을 갖는 에폭시계 절연 수지가 사용될 수 있다. 또한, 절연 수지는 열경화 특성을 갖는 수지로 한정되지 않고, 감광성을 갖는 절연 수지가 사용될 수 있다. 예를 들면, 절연층(120A)의 두께는 약 30㎛ 내지 약 60㎛의 범위로 설정될 수 있다.
접촉층(121A)은 절연층(120A)의 상면을 덮도록 절연층(120A)의 상면에 형성된다. 접촉층(120A)은 제 1 실시형태의 접촉층(41A)과 동일한 조성을 갖는 절연층, 즉 절연층(120A)보다 평활한(거칠기가 낮은) 면을 갖고 절연층(120A)보다 금속막(예를 들면 무전해 도금)에의 접착력이 높은 절연층이다. 예를 들면, 접촉층(121A)의 재료로서, 30vol% 이상의 에폭시 수지, 및 1vol% 내지 50vol% 이상의 무기 필러를 포함하는 절연 수지가 사용될 수 있다.
예를 들면, 접촉층(121A)의 표면 거칠기는, 표면 거칠기(Ra)값에 있어서, 50㎚ 내지 350㎚로 설정된다. 예를 들면, 접촉층(121)의 두께는 약 0.5㎛ 내지 약 5㎛의 범위로 설정될 수 있다.
제 1 절연층(120) 상에 제 2 배선층(122)이 형성된다. 제 2 배선층(122)은 제 1 배선층(111)의 상면을 노출하도록 절연층(120A) 및 접촉층(121A)을 통해 형성되는 비아 홀(VH11)에 메워넣어진 비아 배선(122a) 및 접촉층(121A) 상에 형성된 배선 패턴(122b)을 갖는다. 비아 배선(122a)은 비아 홀(VH11)의 저부에 노출된 제 1 배선층(111)에 전기적으로 접속된다. 또한, 비아 홀(VH11) 및 비아 배선(122a) 각각은 도 14에 하측(외부 접속 단자면 측)으로부터 상측(제 6 배선층(161) 측)으로 갈 수록 직경이 커지는 형상을 갖도록 테이퍼진다. 예를 들면, 제 2 배선층(122)의 배선 패턴(122b)의 두께는 약 20㎛ 내지 약 35㎛의 범위로 설정될 수 있다.
제 3 내지 제 6 배선층(131, 141, 151 및 161)은 제 2 내지 제 5 절연층(130, 140, 150 및 160)을 개재해서 형성되며, 절연층(130, 140, 150 및 160) 내에 형성된 비아 홀(VH12, VH13, VH14 및 VH15)에 메워넣어진 비아 배선(131a, 141a, 151a 및 161a)을 통해 각각 층간 접속된다.
또한, 제 2 내지 제 5 절연층(130, 140, 150 및 160)의 재료 각각은 열경화성 특성을 갖는 에폭시계 절연 수지가 사용될 수 있다. 또한, 절연 수지는 열경화 특성을 갖는 수지에 한정되지 않고, 감광성을 갖는 절연 수지를 사용할 수 있다. 예를 들면, 제 2 내지 제 5 절연층(130, 140, 150 및 160)의 두께는 약 15㎛ 내지 약 35㎛의 범위로 설정될 수 있다.
제 3 배선층(131)은 제 2 배선층(122)의 배선 패턴(122b)에 전기적으로 접속된 비아 배선(131a), 및 비아 배선(131a)에 전기적으로 접속된 배선 패턴(131b)을 갖는다. 제 4 배선층(141)은 배선 패턴(131b)에 전기적으로 접속된 비아 배선(141a), 및 비아 배선(141a)에 전기적으로 접속된 배선 패턴(141b)을 갖는다. 제 5 배선층(151)은 배선 패턴(141b)에 전기적으로 접속된 비아 배선(151a), 및 비아 배선(151a)에 전기적으로 접속된 배선 패턴(151b)을 갖는다. 제 6 배선층(161)은 배선 패턴(151b)에 전기적으로 접속된 비아 배선(161a), 및 비아 배선(161a)에 전기적으로 접속된 배선 패턴(161b)을 갖는다. 제 3 내지 제 6 배선층(131, 141, 151 및 161)의 비아 배선(131a, 141a, 151a 및 161a) 각각은 도 14에서 하측(외부 접속 패드(111P) 측)으로부터 상측(배선 패턴(161b) 측))으로 갈 수록 직경이 커지는 형상을 갖도록 테이퍼진다. 구체적으로, 비아 배선(131a, 141a, 151a 및 161a) 각각은 외부 접속 패드(111P) 측의 단부면의 직경이 배선 패턴(161b) 측의 단부면의 직경보다 작아지도록 원뿔대 형상으로 된다.
제 1 절연층(160) 상에 솔더 레지스트층(162)이 형성된다. 예를 들면, 솔더 레지스트층(162)의 재료로서, 에폭시계 절연 수지가 사용될 수 있다. 예를 들면, 솔더 레지스트층(162)의 두께는 약 15㎛ 내지 35㎛의 범위로 설정될 수 있다.
솔더 레지스트층(162)에, 배선 패턴(161b)의 일부를 전극 패드(161P)로서 노출하는 개구부(162X)가 형성된다. 전극 패드는, 예를 들면 반도체 칩 등이 전극 패드(161P)에 전기적으로 접속되게 구성된다. 즉, 제 2 실시형태에서, 전극 패드(161P)가 형성되는 면은 칩 탑재면으로서 설치된다. 또한, 필요하다면, 개구부(162X)에서 노출되는 제 6 배선층(161)의 배선 패턴(161b) 각각에, 반도체 칩을 접속할 수 있는 금속층이 형성될 수 있다. 금속층의 예로서는, Au층, Ni/Au층(Ni 및 Au층을 이 순서로 형성한 금속층), Ni/Pd/Au층(Ni층, Pd층 및 Au층을 이 순서로 형성한 금속층) 등을 들 수 있다.
솔더 레지스트층(162)의 개구부(162X)(전극 패드(161P)) 각각의 평면 형상은, 예를 들면 원형이다. 예를 들면, 각각의 원의 직경은 약 40㎛ 내지 약 120㎛의 범위로 설정될 수 있다. 예를 들면, 전극 패드(161P)의 피치는 약 100㎛ 내지 200㎛의 범위로 설정될 수 있다.
(제 2 실시형태에 따른 배선 기판의 제조 방법)
배선 기판(3)의 제조 방법을 이하에 기술한다.
우선, 배선 기판(3)의 제조를 위해, 도 15의 (a)에 나타낸 바와 같이, 지지 기판(180)을 준비한다. 예를 들면, 지지 기판(180)으로서, 금속판 또는 금속박을 이용할 수 있다. 이 실시형태에서, 예를 들면 지지 기판(180)으로서 구리박이 이용된다. 예를 들면, 지지 기판(180)의 두께는 35㎛ 내지 100㎛의 범위에 있다. 이어서, 지지 기판(180)의 일 면(도면에서 상면)에, 제 1 배선층(111)의 형상에 대응하는 개구부(181X)를 갖는 레지스트층(181)을 형성한다. 이어서, 레지스트층(181)을 도금 마스크로서 사용하면서, 지지 기판(180)을 도금 급전층으로서 사용하는 전해 도금을 지지 기판(180)의 상면에 실시한다. 구체적으로, 레지스트층(181)의 개구부(181X)에서 노출된 지지 기판(180)의 상면에 전해 도금법을 적용함으로써, 개구부(181X)에 제 1 도전층(112) 및 제 2 도전층(113)을 연속해서 적층해서 제 1 배선층(111)을 형성한다. 예를 들면, 제 1 도전층(112)이 Au막, Pd막 및 Ni막이 이 순서로 연속해서 형성되는 구조를 갖고, 제 2 도전층(113)이 Cu층일 경우에, Au막, Pd막 및 Ni막이 이 순서로 지지 기판(180)을 도금 급전층으로서 이용하는 전해 도금법에 의해 형성됨으로써, 제 1 도전층(112)을 형성한다. 이어서, 지지 기판(180)을 도금 급전층으로서 이용하는 전해 도금법에 의해 제 1 도전층(112) 상에 Cu층을 형성함으로써, 제 2 도전층(113)을 형성한다.
이어서, 도 15의 (b)에 나타낸 단계에서, 도 15의 (a)에 나타낸 레지스트층(181)을 제거한다. 한편, 절연층(120A)(도 14 참조)으로서 기능하는 절연층(120B)을 준비하는, 즉 비경화 열경화성 수지(에폭시계 수지 또는 폴리이미드계 수지 등)로 함침시킨 글래스 직포 또는 부직포, 아라미드 또는 LCP(Liquid Crystal Polymer) 섬유로 이루어진 보강재 포함 절연층(120B)을 준비한다. 절연층(120B)으로서 B-스테이지층이 사용된다. 예를 들면, 절연층(120B)의 두께는 30㎛ 내지 80㎛의 범위로 설정될 수 있다.
도 15의 (b)에 나타낸 단계에서, 접촉층(121A)(도 14 참조)으로서 기능하는 절연층(121B)이 캐리어(182)에 본딩된 구조체(182A)를 준비한다. 예를 들면, 절연층(121B)의 재료로서 30vol% 이상의 비경화 에폭시 수지, 및 1vol% 내지 50vol%의 무기 필러를 포함하는 절연 수지를 사용할 수 있다. 절연층(121B)의 재료로서, 반경화 상태층을 사용한다. 예를 들면, 절연층(121B)의 두께는 약 1㎛ 내지 약 6㎛의 범위로 설정될 수 있다. 예를 들면, 절연층(121B)을 유지하는 캐리어(182)로서, 구리박이 사용될 수 있다. 예를 들면, 캐리어(182)의 두께는 약 2㎛ 내지 약 18㎛의 범위로 설정될 수 있다.
도 15의 (b)에 나타낸 단계에서, 지지 기판(180)의 상면에 제 1 배선층(111)이 형성되는 구조체의 상면 측의 저부로부터, 절연층(120B) 및 구조체(182A)가 순서대로 배치된다. 이 경우에, 구조체(182A)는, 절연층(121B)이 하향해서 절연층(121B)이 절연층(120B)과 대향하는 상태로 배치된다. 이어서, 제 1 배선층(111)이 지지 기판(180)의 상면에 형성되는 구조체, 절연층(120B) 및 구조체(182A)를 양 측면에서 진공 분위기에서 약 190℃ 내지 약 250℃의 온도로 가열하면서 가압한다. 결과적으로, 도 15의 (c)에 나타낸 바와 같이, 절연층(120B 및 121B)은 경화되어, 지지 기판(180) 및 제 1 배선층(111) 상에 절연층(120A) 및 접촉층(121A)이 형성된다. 또한, 절연층(120B 및 121B)이 경화됨에 따라, 지지 기판(180) 및 제 1 배선층(111)이 절연층(120A)에 본딩됨과 함께 절연층(120A)이 접촉층(121A)에 본딩된다.
이어서, 도 15의 (c)에 나타낸 단계에서, 도 15의 (b)에 나타낸 캐리어(182)(구리박)는 에칭에 의해 접촉층(121A)에서 선택적으로 제거된다.
이어서, 도 16의 (a)에 나타낸 단계에서, 절연층(120A) 및 접촉층(121A)의 소정의 위치에, 제 1 배선층(111)의 상면을 노출하도록, 비아 홀(VH11)이 형성된다. 예를 들면, 비아 홀(VH11)은 이산화탄소 레이저, UV-YAG 레이저 등을 이용하는 레이저 가공법에 의해 형성될 수 있다.
비아 홀(VH11)을 레이저 가공법에 의해 형성할 경우, 이어서 디스미어 처리가 수행되어, 비아 홀(VH11)의 저부에 노출된 제 1 배선층(111)의 상면에 있는 절연층(120A) 및 접촉층(121A)의 수지 잔존물을 제거한다. 예를 들면, 이 디스미어 처리는 과망간산염법 등에 의해 수행될 수 있다. 또한, 디스미어 처리 후에, 접촉층(121A)의 상면의 거칠기는 표면 거칠기(Ra)값에 있어서 약 50-350㎚의 낮은 값으로 유지된다.
이어서, 도 16의 (b)에 나타낸 단계에서, 제 1 절연층(120) 상에 제 2 배선층(122)을 형성한다. 도 6의 (a) 내지 도 7의 (a)를 참조하여 나타낸 단계와 마찬가지로, 세미애디티브법에 의해 제 2 배선층(122)을 형성할 수 있다.
즉, 비아 홀(VH11)의 저부에 노출된 제 1 배선층(111)의 상면, 비아 홀(VH11)의 내벽면, 및 접촉층(121A)의 상면에, 무전해 도금법 또는 스퍼터링법에 의해 구리 등의 시드층(도시 생략)을 형성한다. 이 경우에, 시드층이 접촉층(121A)에 고접착 강도로 접착되도록, 접촉층(121A)의 상면(낮은 거칠기 표면)에 시드층을 형성한다. 이어서, 시드층에, 제 2 배선층(122)의 형상에 대응하는 개구부를 갖는 레지스트층(도시 생략)을 형성한다. 이어서, 레지스트층의 개구부에, 시드층을 급전층으로서 이용하는 전해 도금법에 의해 구리 등의 배선층(도시 생략)을 형성한다. 이어서, 레지스트층을 제거한 후, 배선층으로 덮여 있지 않은 시드층의 일부를 배선층을 마스크로서 이용하는 에칭에 의해 제거한다. 결과적으로, 비아 홀(VH11)에 메워넣어진 비아 배선(122a) 및 접촉층(121A) 상에 형성된 배선 패턴(122b)을 갖는 제 2 배선층(122)을 제 1 절연층(120) 상에 형성한다.
이어서, 도 16의 (c)에 나타낸 단계에서, 도 3의 (d) 내지 도 4의 (a)에 나타낸 단계를 다시 반복하여, 절연층 및 배선층을 교대로 형성한다. 즉, 도 16의 (c)에 나타낸 바와 같이, 접촉층(121A) 및 제 2 배선층(122) 상에 제 2 절연층(130)을 형성하고, 제 2 절연층(130) 상에 제 3 배선층(131)을 형성한다. 마찬가지로, 제 3 절연층(140), 제 4 배선층(141), 제 4 절연층(150), 제 5 배선층(151), 제 5 절연층(160) 및 제 6 배선층(161)을 이 순서로 적층에 의해 형성한다.
이어서, 도 16의 (c)에 나타낸 단계에서, 제 5 절연층(160) 및 제 6 배선층(161) 상에, 제 6 배선층(161)의 필요한 위치에 결정된 전극 패드(161P)를 노출하는 개구부(162X)를 갖는 솔더 레지스트층(162)을 형성한다. 결과적으로, 솔더 레지스트층(162)의 개구부(162X)에서 제 6 배선층(161)의 일부를 전극 패드(161P)로서 노출시킨다. 이어서, 지지 기판(180)을 제거해서 도 14에 나타낸 배선 기판(3)을 제조할 수 있다.
상술한 실시형태에 따르면, 제 1 실시형태의 효과 (1) 내지 (4)에 추가하여 다음의 효과를 얻을 수 있다.
(1) 보강재 포함 절연층(120A) 및 접촉층(121A)을 갖는 절연층(120)으로서 외부 접속 패드(11P) 측의 최외각층인 하나의 층간 절연층만을 설치한다. 이 이유를 이하에 기술한다.
우선, 외부 접속 패드(111P)로서 이용되는 배선층(이 경우에 제 1 배선층(111))은 잔존 구리 비율이 높지만, 전극 패드(161P)로서 이용되는 배선층(이 경우에 제 6 배선층(161))은 잔존 구리 비율이 낮은 것이 일반적이다. 금속층이 구리로 이루어지는 것으로 해서, 본 실시형태에서 비율을 잔존 구리 비율로 하지만, 금속층은 구리 이외의 다른 금속으로 이루어질 수 있다.
상술한 바와 같이 잔존 구리 비율의 차이에 따라 배선 기판(3)에서 휘어짐이 쉽게 일어난다. 구체적으로, 층간 절연층의 글래스 천이 온도(Tg)보다 낮은 상온 환경에서, 잔존 구리 비율이 낮은 층, 즉 많은 양의 절연 수지를 포함하는 층이 수축되서 전극 패드(161P) 측이 오목하게 휘어지는 경향이 있다. 한편, 층간 절연층의 글래스 천이 온도(Tg)보다 높은 고온의 환경에서, 잔존 구리 비율이 낮은 층이 잔존 구리 비율이 높은 층으로 휘어지는, 즉 외부 접속 패드(111P) 측(외부 접속 단자면 측)이 오목하게 휘어지는 경향이 있다.
그에 반해, 제 2 실시형태는, 외부 접속 패드(111P) 측의 최외각층, 즉 쉽게 휘어지는 제 1 절연층(120)인 층간 절연층(이 경우에 제 1 절연층(120))에 보강재 포함 절연층(120A)이 설치되도록 구성된다. 그러므로, 제 1 절연층(120)의 강도가 개선되어 배선 기판(3)의 휘어짐이 효과적으로 저감될 수 있다. 즉, 예를 들면, 배선 기판(3)이 고온 환경에서 휘어질 때, 오목하게 휘어지는 외부 접속 단자면 측 최외각층으로서의 절연층(120)의 강도 개선은 배선 기판(3)을 휘어지게 하는 응력에 대해 효과적으로 작용하여 배선 기판(3)의 휘어짐을 저감하는 큰 효과를 준다.
또한, 배선 기판(3)의 온도는 절연층(120A) 이외의 다른 절연층(130, 140, 150 및 160)의 글래스 천이 온도(Tg)보다 높을 경우에도 절연층(120A)에 포함된 보강재의 강도는, 절연층(120A)의 글래스 천이 온도(Tg)가 다른 절연층(130, 140, 150 및 160)의 글래스 천이 온도(Tg)보다 높기 때문에, 고온 환경에서 거동이 안정화되어 휘어짐의 발생을 억제할 수 있다.
(2) 보강재 포함 절연층(120A)은 보강재를 포함하지 않는 다른 절연층(예를 들면 제 2 절연층(130))보다 두껍다. 따라서, 제 1 절연층(120)에 형성된 비아 홀(VH11)은 제 5 절연층(160)에 형성된 비아 홀(VH15)보다 깊고, 개구 단부의 직경(솔더 레지스트층(162) 측의 직경)이 커진다. 즉, 비아 홀(VH11)은 비아 홀(VH15)보다 체적이 커진다. 그러나, 비아 홀(VH11)이 외부 접속 단자면 측에 설치되고 외부 접속 단자면 측의 설계 기준 치수가 칩 탑재면 측보다 완화되어, 외부 접속 패드(111P)의 피치를 전극 패드(161P)보다 넓게 할 수 있어, 비아 홀(VH11)의 큰 직경은 어떠한 문제도 일으키지 않는다. 즉, 상술한 바와 같이 외부 접속 패드(111P) 측의 최외각층으로서 기능하는 절연층(120)에 보강재 포함 절연층(120A)이 설치될 경우에도, 설계 기준 치수를 완화하지 않고 필요한 비아 홀(VH11) 및 배선층(111, 122) 등을 형성할 수 있다.
또한, 각각의 실시형태를 적절히 변경된 다음의 형태에 의거하여 수행할 수 있다.
(제 2 실시형태의 변형예)
제 2 실시형태는, 보강재 포함 절연층(120A) 및 강도가 낮고 무전해 도금에의 접착력이 개선된 접촉층(121A)을 갖는 절연층(120)이 외부 접속 단자면 측의 최외각 층간 절연층으로 설치되도록 구성된다. 본 발명은, 배선 기판의 적어도 하나의 빌드업 층간 절연층이 절연층(120A) 및 접촉층(121A)을 갖는 절연층(120)이면, 제한되지 않는다. 따라서, 각각의 절연층(120)이 형성되는 위치및 이 절연층(120)의 수는 특별히 한정되지 않는다.
예를 들면, 도 17에 나타낸 바와 같이, 적층 방향에서 중앙부 가까이의 층간 절연층은 보강재 포함 절연층(120A) 및 접촉층(121A)을 갖는 절연층(120)에 의해 대체될 수 있다. 즉, 배선 기판(3A)에서, 도 14에 나타낸 배선 기판(3)의 제 3 절연층(140)은 절연층(120)에 의해 대체되고, 배선 기판(3)의 절연층(120)은 보강재를 포함하지 않는 절연층(123)에 의해 대체된다. 배선 기판(3A)에서, 절연층(120) 상에 형성된 배선층(142)은, 배선층(131)의 상면을 노출하도록 보강재 포함 절연층(120A) 및 접촉층(121A)을 통해 형성된 비아 홀(VH16)에 메워넣어진 비아 배선(142a), 및 접촉층(121A) 상에 형성된 배선 패턴(142b)을 갖는다. 이 구조에 의해, 제 1 실시형태와 동일한 효과를 얻을 수 있다.
(다른 변형예)
지지 기판(80 또는 180) 상에 하나의 배선 기판(1 또는 3)을 설치하는 예로 각각의 실시형태를 기술했지만, 지지 기판(80 또는 180) 상에 복수의 배선 기판(1 또는 3)으로서 형성되는 부재를 제조하고 부재를 분할해서 복수의 배선 기판(1 또는 3)을 얻는 공정이 이용될 수 있다.
각각의 실시형태에서, 절연층(40A 또는 120A)의 재료로서, 보강재 포함 절연층이 사용된다. 본 발명은 이에 한정되지 않는다. 예를 들면, 절연층(40A 또는 120A)의 재료로서, 실리카(SiO2) 등 약 20% 내지 약 70%의 필러를 포함하는 에폭시계 절연 수지를 사용할 수 있다. 이 경우에, 절연층(40A 또는 120A)의 열팽창 계수를 배선층(예를 들면, 필러 함유량이 증가함에 따라 열팽창 계수는 낮아짐)의 열팽창 계수(예를 들면 약 17ppm/℃)의 열팽창 계수에 가까워지도록 조정되도록, 필러 함유량을 조정할 수 있다.
각각의 실시형태에서, 절연층(40A 또는 120A) 및 접촉층(41A 또는 121A)을 일괄 형성할 경우, 접촉층(41A 또는 121A)으로 형성될 절연층(41B 또는 121B)은 캐리어(82 또는 182)에 본딩된다. 본 발명은 이에 한정되지 않는다. 예를 들면, 절연층(41B) 및 절연층(40B)이 캐리어(82) 상에 설치된 구조체를 준비할 수 있고 이 구조체를 하층으로서의 배선층 및 절연층 상에 형성한 후에 캐리어(82)를 제거할 수 있다. 택일적으로, 절연층(40B) 상에 절연층(41B)을 설치한 구조체를 준비할 수 있고, 이 구조체를 하층으로서의 배선층 및 절연층 상에 형성할 수 있다.
각각의 실시형태에서, 지지판의 일측(일면)에 비드업법에 의해 배선층 및 절연층을 주로 형성하고 최종적으로 지지 기판을 제거해서 코어리스 배선 기판을 제조한다. 본 발명은 이에 한정되지 않는다. 예를 들면, 지지 기판의 양 측(일면 및 다른 면)에 빌드업법에 의해 배선층 및 절연층을 주로 형성할 수 있고, 최종적으로 지지 기판을 제거해서 복수의 코어리스 배선 기판을 제조할 수 있다. 이 경우에, 도 3의 (a) 내지 도 3의 (e), 도 4의 (a) 및 4의 (b), 도 5의 (a) 내지 도 5의 (c), 도 6의 (a) 내지 도 6의 (c), 및 도 7의 (a) 및 7의 (b)에 나타낸 공정과 마찬가지로 칩 탑재면 측에서 지지 기판의 일면 및 다른 면 각각에 배선층 및 절연층을 연속해서 형성하고 최종적으로 지지 기판을 제거한다. 또는, 도 15의 (a) 내지 도 15의 (c) 및 도 16의 (a) 내지 도 16의 (c)에 나타낸 공정과 마찬가지로 외부 접속 단자면 측에서, 지지 기판의 일면 및 다른 면 각각에 배선층 및 절연층을 연속해서 형성하고 최종적으로 지지 기판을 제거한다.
각각의 실시형태를 반도체 칩(70)이 배선 기판(1) 상에 탑재될 경우로 기술했지만, 탑재체는 반도체 칩(70)에 한정되지 않는다. 예를 들면, 배선 기판(1)에 다른 기판을 적재하는 구조를 갖는 패키지(패키지 온 패키지)에도 본 발명을 적용할 수 있다.
각각의 실시형태에서, 배선 기판(1 또는 3) 내의 층 수, 배선의 레이아웃 또는 반도체 칩(70)을 탑재하는 형태(예를 들면, 플립 칩 탑재, 배선 본딩 또는 그 조합에 의한 탑재)를 다양하게 변형 또는 변경할 수 있다.
본 발명을 특정 실시형태를 참조해서 도시 및 기술했지만, 특허청구범위 내에서 다른 구현이 된다. 첨부된 특허청구범위에 의해 규정된 본 발명의 사상 및 범주에서 벗어나지 않고 그 내에서 형태 및 그 세부에 다양한 변경이 이루어질 수 있음을 당업자는 이해할 것이다.
1 배선 기판 11 제 1 배선층
11P 전극 패드 12 제 1 도전층
13 제 2 도전층 20 제 1 절연층
21 제 2 배선층 21a 비아 배선
21b 배선 패턴 30 제 2 절연층
31 제 3 배선층 31a 비아 배선
31b 배선 패턴 40 제 3 절연층
41A 접촉층 40A 절연층
42 제 4 배선층 42a 비아 배선
42b 배선 패턴 50 제 4 절연층
51 제 5 배선층 51a 비아 배선
51b 배선 패턴 60 제 5 절연층
61 제 6 배선층 61a 비아 배선
61b 배선 패턴 61P 외부 접속 패드
62 솔더 레지스트층 62X 개구부

Claims (15)

  1. 제 1 배선층(31);
    상기 제 1 배선층 상에 형성되며, 내부에 보강재를 포함하고, 제 1 개구부를 갖는 제 1 절연층(40A);
    상기 제 1 절연층 상에 형성되며, 상기 제 1 개구부와 연통되는 제 2 개구부를 갖고, 상기 제 1 배선층이 상기 제 1 및 제 2 개구부를 통해 노출되는 접촉층(41A); 및
    상기 제 1 및 제 2 개구부에 충전되는 제 2 비아(42a), 및 상기 제 2 비아에 접속되며 상기 접촉층 상에 형성되는 제 2 배선 패턴(42b)을 포함하는 제 2 배선층(42)을 포함하고,
    상기 접촉층과 상기 제 2 배선 패턴 사이의 접착성이 상기 제 1 절연층과 상기 제 2 배선 패턴 사이의 접착성보다 크고,
    상기 접촉층의 두께가 상기 제 1 절연층의 두께보다 작은 배선 기판.
  2. 제 1 항에 있어서,
    상기 제 2 배선 패턴이 형성되는 상기 접촉층의 표면은 50㎚ 내지 350㎚의 표면 거칠기를 갖는 배선 기판.
  3. 제 1 항에 있어서,
    상기 접촉층은 절연층이고, 에폭시 수지를 주성분으로서 포함하는 열경화성 수지; 및 무기 필러(inorganic filler)를 포함하는 배선 기판.
  4. 제 3 항에 있어서,
    상기 접촉층과 상기 제 2 배선 패턴 사이의 박리 강도는 850N/m 이상인 배선 기판.
  5. 제 1 항에 있어서,
    상기 접촉층의 두께는 상기 제 1 절연층의 두께의 10%보다 작은 배선 기판.
  6. 제 3 항에 있어서,
    상기 접촉층은 30vol% 내지 65vol%의 비율의 열경화성 수지; 및 1vol% 내지 30vol%의 비율의 무기 필러를 포함하는 배선 기판.
  7. 제 1 항에 있어서,
    상기 제 1 절연층은 상기 접촉층이 형성되는 제 1 면 및 상기 제 1 면에 반대측인 제 2 면을 갖고,
    상기 배선 기판은,
    복수의 절연층 및 복수의 배선층을 포함하고 상기 제 1 절연층의 제 1 면에 상기 접촉층을 개재해서 형성되는 제 1 다층 배선 구조체; 및
    복수의 절연층 및 복수의 배선층을 포함하고 상기 제 1 절연층의 제 2 면에 형성되는 제 2 다층 배선 구조체를 더 포함하는 배선 기판.
  8. 서로 겹쳐 적층된 복수의 다층 배선 구조체를 포함하는 배선 기판으로서,
    상기 복수의 다층 배선 구조체 각각은,
    내부에 보강재를 포함하고 제 1 개구부를 갖는 절연층(40A);
    상기 절연층 상에 형성되고 상기 제 1 개구부와 연통되는 제 2 개구부를 갖는 접촉층(41A); 및
    상기 제 1 및 제 2 개구부에 충전되는 비아(42a), 및 상기 비아에 접속되며 상기 접촉층 상에 형성되는 배선 패턴(42b)을 포함하는 배선층(42)을 포함하고,
    상기 접촉층과 상기 배선 패턴 사이의 접착성이 상기 절연층과 상기 배선 패턴 사이의 접착성보다 크고, 상기 접촉층의 두께가 상기 절연층의 두께보다 작은 배선 기판.
  9. (a) 지지 기판(80) 상에 제 1 배선층(31, 21) 및 제 1 절연층(20, 30)을 포함하는 다층 배선 구조체를 형성하는 단계;
    (b) 상기 다층 배선 구조체 상에 내부에 보강재를 포함하는 제 2 절연층(40A)을 형성하는 단계;
    (c) 상기 제 2 절연층 상에 접촉층(41A)을 형성하는 단계;
    (d) 상기 제 1 배선층을 노출하도록 상기 제 2 절연층 및 상기 접촉층을 통해 홀(VH3)을 형성하는 단계;
    (e) 상기 홀 내와 상기 접촉층 상에 제 2 배선층을 형성하는 단계; 및
    (f) 상기 지지 기판을 제거하는 단계를 포함하고,
    상기 접촉층과 상기 제 2 배선층 사이의 접착성이 상기 제 2 절연층과 상기 제 2 배선층 사이의 접착성보다 크고, 상기 접촉층의 두께가 상기 제 2 절연층의 두께보다 작은 배선 기판의 제조 방법.
  10. 제 9 항에 있어서,
    상기 단계 (b) 및 (c)에서, 반경화 상태의 상기 제 2 절연층 및 상기 접촉층을 가압 및 가열함으로써, 상기 제 2 절연층 및 상기 접촉층을 상기 다층 배선 구조체 상에 동시에 형성하는 배선 기판의 제조 방법.
  11. 제 9 항에 있어서,
    (g) 상기 단계 (d) 후에 상기 홀 내에 디스미어 처리를 행하는 단계를 더 포함하고,
    상기 단계 (e)는 상기 제 2 배선층을 세미에디티브법(semi-additive method)에 의해 형성하는 단계를 포함하는 배선 기판의 제조 방법.
  12. 제 9 항에 있어서,
    제 2 배선 패턴이 형성되는 상기 접촉층의 표면은 50㎚ 내지 350㎚의 표면 거칠기를 갖는 배선 기판의 제조 방법.
  13. 제 1 항에 있어서,
    상기 제 1 절연층은,
    상기 접촉층이 형성되는 제 1 면; 및
    상기 제 1 면에 반대측이고 상기 배선 기판의 외측면으로 되는 제 2 면을 포함하고,
    상기 제 1 배선층은 전극 패드로서 기능하고, 또한
    상기 제 1 및 제 2 개구부를 통해 노출된 제 1 면; 및
    상기 제 1 면에 반대측인 제 2 면을 포함하고,
    상기 제 1 배선층은 상기 제 1 절연층 내에 매입(embed)됨과 함께, 상기 제 1 배선층의 제 2 면이 상기 제 1 절연층의 상기 제 2 면으로부터 노출되는 배선 기판.
  14. 제 1 항에 있어서,
    상기 제 1 절연층은 직포 또는 부직포로 이루어진 보강재에 수지를 함침시킴으로써 형성되는 배선 기판.
  15. 제 13 항에 있어서,
    상기 제 1 배선층의 제 2 면은 상기 제 1 절연층의 제 2 면과 동일 평면으로 되는 배선 기판.
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Families Citing this family (22)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11127664B2 (en) * 2011-10-31 2021-09-21 Unimicron Technology Corp. Circuit board and manufacturing method thereof
JP6322885B2 (ja) * 2012-11-01 2018-05-16 味の素株式会社 プリント配線板の製造方法
JP2015008261A (ja) * 2013-05-28 2015-01-15 京セラサーキットソリューションズ株式会社 配線基板およびその製造方法
US20140353019A1 (en) * 2013-05-30 2014-12-04 Deepak ARORA Formation of dielectric with smooth surface
JP6158676B2 (ja) * 2013-10-15 2017-07-05 新光電気工業株式会社 配線基板、半導体装置及び配線基板の製造方法
JP6375121B2 (ja) * 2014-02-27 2018-08-15 新光電気工業株式会社 配線基板、半導体装置及び配線基板の製造方法
JP6341714B2 (ja) * 2014-03-25 2018-06-13 新光電気工業株式会社 配線基板及びその製造方法
JP6133227B2 (ja) * 2014-03-27 2017-05-24 新光電気工業株式会社 配線基板及びその製造方法
US9736939B2 (en) 2014-09-19 2017-08-15 Samsung Electro-Mechanics Co., Ltd. Printed circuit board and method of manufacturing printed circuit board
US9899248B2 (en) * 2014-12-03 2018-02-20 Taiwan Semiconductor Manufacturing Company, Ltd. Method of forming semiconductor packages having through package vias
US10325853B2 (en) 2014-12-03 2019-06-18 Taiwan Semiconductor Manufacturing Company, Ltd. Method of forming semiconductor packages having through package vias
JP6447075B2 (ja) * 2014-12-10 2019-01-09 凸版印刷株式会社 配線基板、半導体装置及び半導体装置の製造方法
JP2016219478A (ja) * 2015-05-15 2016-12-22 イビデン株式会社 配線基板及びその製造方法
JP2017152536A (ja) * 2016-02-24 2017-08-31 イビデン株式会社 プリント配線板及びその製造方法
US10037961B2 (en) * 2016-05-17 2018-07-31 Taiwan Semiconductor Manufacturing Co., Ltd. Integrated fan-out package and method of fabricating the same
US10801137B2 (en) 2016-07-21 2020-10-13 International Business Machines Corporation Glass cloth including attached fibers
JP2018032659A (ja) * 2016-08-22 2018-03-01 イビデン株式会社 プリント配線板およびプリント配線板の製造方法
JP2019121771A (ja) * 2018-01-11 2019-07-22 イビデン株式会社 プリント配線板
TWI713842B (zh) * 2018-05-10 2020-12-21 恆勁科技股份有限公司 覆晶封裝基板之製法及其結構
JP7359531B2 (ja) * 2018-06-07 2023-10-11 新光電気工業株式会社 配線基板、配線基板の製造方法及び半導体パッケージの製造方法
GB202018676D0 (en) * 2020-11-27 2021-01-13 Graphcore Ltd Controlling warpage of a substrate for mounting a semiconductor die
TWI812977B (zh) * 2021-07-16 2023-08-21 欣興電子股份有限公司 電路板強化結構及其製作方法

Family Cites Families (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE69636329T2 (de) * 1996-12-13 2006-11-02 Ibiden Co., Ltd., Ogaki Mehrschichtige gedruckte leiterplatte
TW410534B (en) * 1997-07-16 2000-11-01 Matsushita Electric Ind Co Ltd Wiring board and production process for the same
US6926796B1 (en) * 1999-01-29 2005-08-09 Matsushita Electric Industrial Co., Ltd. Electronic parts mounting method and device therefor
JP3371894B2 (ja) * 1999-09-17 2003-01-27 ソニーケミカル株式会社 接続材料
JP4486196B2 (ja) * 1999-12-08 2010-06-23 イビデン株式会社 多層プリント配線板用片面回路基板およびその製造方法
JP2001230551A (ja) * 2000-02-14 2001-08-24 Ibiden Co Ltd プリント配線板並びに多層プリント配線板及びその製造方法
JP4444435B2 (ja) * 2000-03-06 2010-03-31 ソニーケミカル&インフォメーションデバイス株式会社 プリント配線基板及びプリント配線基板の製造方法
JP2002064270A (ja) * 2000-08-17 2002-02-28 Matsushita Electric Ind Co Ltd 回路基板とその製造方法
JP2003332734A (ja) * 2002-05-14 2003-11-21 Mitsubishi Gas Chem Co Inc アディティブ法プリント配線板の製造方法。
JP4389788B2 (ja) * 2002-12-27 2009-12-24 日本電気株式会社 シート材及び配線板
JP4072176B2 (ja) 2005-08-29 2008-04-09 新光電気工業株式会社 多層配線基板の製造方法
US7523545B2 (en) * 2006-04-19 2009-04-28 Dynamic Details, Inc. Methods of manufacturing printed circuit boards with stacked micro vias
JP5092662B2 (ja) * 2007-10-03 2012-12-05 凸版印刷株式会社 印刷配線板の製造方法
JP2009170753A (ja) * 2008-01-18 2009-07-30 Panasonic Corp 多層プリント配線板とこれを用いた実装体
JP5295596B2 (ja) 2008-03-19 2013-09-18 新光電気工業株式会社 多層配線基板およびその製造方法
JP2010129942A (ja) * 2008-12-01 2010-06-10 Fujitsu Ltd 回路基板及びその製造方法並びに半導体装置及びその製造方法
JP2011051247A (ja) * 2009-09-02 2011-03-17 Hitachi Chem Co Ltd 熱硬化性樹脂組成物層付き金属箔、金属張積層板及びプリント配線板
JP5482083B2 (ja) * 2009-10-14 2014-04-23 日立化成株式会社 配線板用積層板及びその製造方法、プライマー層用樹脂フィルム、多層配線板及びその製造方法

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