KR20130024849A - 반도체 장치 및 반도체 장치의 제작 방법 - Google Patents

반도체 장치 및 반도체 장치의 제작 방법 Download PDF

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미쯔오 마시야마
다꾸야 한다
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가부시키가이샤 한도오따이 에네루기 켄큐쇼
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Abstract

본 발명은, 산화물 반도체를 사용한 반도체 장치에 있어서, 더 안정된 전기적 특성을 부여하고, 신뢰성이 높은 반도체 장치를 제공한다. 또한, 상기 반도체 장치의 제작 방법을 제공한다.
게이트 전극과, 게이트 전극 위에 형성된 게이트 절연막과, 게이트 절연막 위에 형성된 산화물 반도체막과, 산화물 반도체막 위에 형성된 소스 전극 및 드레인 전극과, 보호막을 갖고, 상기 보호막은 금속 산화막을 갖고, 상기 금속 산화막은 막 밀도가 3.2g/cm3 이상이다.

Description

반도체 장치 및 반도체 장치의 제작 방법{SEMICONDUCTOR DEVICE AND MANUFACTURING METHOD THEREOF}
반도체 장치 및 반도체 장치의 제작 방법에 관한 것이다.
또한, 본 명세서 중에 있어서 반도체 장치란 반도체 특성을 이용함으로써 기능할 수 있는 장치 전반을 가리키며, 전기 광학 장치, 반도체 회로, 및 전자 기기는 모두 반도체 장치이다.
절연 표면을 갖는 기판 위에 형성된 반도체 박막을 사용하여 트랜지스터를 구성하는 기술이 주목을 받고 있다. 상기 트랜지스터는 집적 회로(IC)나 화상 표시 장치(표시 장치)와 같은 전자 디바이스에 널리 응용되고 있다. 트랜지스터에 적용할 수 있는 반도체 박막의 재료로서 실리콘계 반도체 재료가 널리 알려져 있으나, 그 외의 재료로서 산화물 반도체가 주목을 받고 있다.
예를 들어, 트랜지스터에 사용되는 반도체 박막으로서, 전자 캐리어 농도가 1018/cm3 미만인 인듐(In), 갈륨(Ga) 및 아연(Zn)을 함유한 비정질 산화물을 사용한 트랜지스터가 기재되어 있다(예를 들어, 특허문헌 1 참조).
: 일본국 특개2006-165528호 공보
산화물 반도체는 디바이스 제작 공정에 있어서, 전자 공여체를 형성하는 물이나 수소의 혼입 등이 발생하거나 산화물 반도체막으로부터 산소가 빠져나감으로써 그 전기 전도도가 변화될 우려가 있다. 이와 같은 현상은, 산화물 반도체를 사용한 트랜지스터에 있어서 전기적 특성의 변동 요인이 된다.
이와 같은 문제를 감안하여, 산화물 반도체를 사용한 반도체 장치에 안정된 전기적 특성을 부여하고, 신뢰성이 높은 반도체 장치를 제공하는 것을 과제 중 하나로 한다. 또한, 상기 반도체 장치의 제작 방법을 제공하는 것을 목적 중 하나로 한다.
산화물 반도체막을 포함한 반도체 장치에 있어서, 산화물 반도체막에 접하는 보호막에 금속 산화막을 사용한다. 금속 산화막은 산화물 반도체막을 구성하는 산소 이외의 원소와 같은 족에 속하는 원소를 함유한 재료로 형성한다. 또한, 금속 산화막은 물이나 수소가 산화물 반도체막에 침입하여 확산되는 것을 억제할 수 있다. 또한, 산화물 반도체막으로부터 산소가 빠져나가는 것을 억제할 수 있다. 또한, 금속 산화막과 산화물 반도체막이 접하는 구성으로 하면, 금속 산화막과 산화물 반도체막의 계면은 금속 산화막과 산화물 반도체막이 같은 족에 속하는 금속 원소를 함유한 구성이 되므로 계면 특성이 매우 안정적이다.
또한 산화물 반도체막을 포함한 반도체 장치에 있어서, 하부 게이트(bottom-gate) 구조의 트랜지스터를 형성하는 경우, 산화물 반도체막 아래의 막을 금속 산화막으로 하면 바람직하다. 산화물 반도체막에 접하여 금속 산화막을 형성함으로써, 계면 특성이 매우 안정되어 더 우수한 반도체 장치를 제공할 수 있다.
본 발명의 일 형태는, 게이트 전극과, 게이트 전극 위에 형성된 게이트 절연막과, 게이트 절연막 위에 형성된 산화물 반도체막과, 산화물 반도체막 위에 형성된 소스 전극 및 드레인 전극과, 산화물 반도체막, 소스 전극 및 드레인 전극 위에 형성된 보호막을 갖고, 보호막은 산화물 절연막 위에 금속 산화막이 있는 적층막이고, 금속 산화막은 막 밀도가 3.2g/cm3 이상인 반도체 장치이다.
본 발명의 다른 일 형태는, 게이트 전극과, 게이트 전극 위에 형성된 게이트 절연막과, 게이트 절연막 위에 형성된 산화물 반도체막과, 산화물 반도체막 위에 형성된 소스 전극 및 드레인 전극과, 산화물 반도체막, 소스 전극 및 드레인 전극 위에 형성된 보호막을 갖고, 보호막은 산화물 절연막 위에 금속 산화막이 있는 적층막이고, 금속 산화막은 산화 알루미늄을 함유한 막이고, 금속 산화막의 막 밀도가 3.2g/cm3 이상인 반도체 장치이다.
또한, 상기 구성에 있어서 보호막의 금속 산화막에 접하여 도전막이 있으면 바람직하다.
또한, 상기 구성에 있어서 도전막은 산화 아연, 인듐 주석 산화물, 산화 티타늄, 알루미늄, 및 티타늄 중에서 적어도 어느 하나를 포함하는 것이 바람직하다.
또한 상기 구성에 있어서, 산화물 반도체막은 인듐, 아연, 갈륨, 지르코늄, 주석, 가돌리늄, 티타늄, 및 세륨의 산화물 중에서 적어도 어느 하나를 포함하는 것이 바람직하다.
또한 상기 구성에 있어서, 게이트 전극 아래에서 접하는 하지 절연막을 갖고, 하지 절연막은 게이트 전극과 접하는 면에 금속 산화막을 갖고, 금속 산화막의 막 밀도가 3.2g/cm3 이상인 것이 바람직하다.
또한 본 발명의 다른 일 형태는, 게이트 전극을 형성하고, 게이트 전극 위에 게이트 절연막을 형성하고, 게이트 절연막을 형성한 후에 가열 처리를 행하고, 게이트 절연막 위에 산화물 반도체막을 형성하고, 산화물 반도체막 위에 소스 전극 및 드레인 전극을 형성하고, 소스 전극 및 드레인 전극을 형성한 후에 보호막을 형성하고, 보호막은 산화물 절연막 위에 금속 산화막이 있는 적층막으로 형성되고, 금속 산화막은 막 밀도가 3.2g/cm3 이상인 반도체 장치의 제작 방법이다.
또한 본 발명의 다른 일 형태는, 게이트 전극을 형성하고, 게이트 전극 위에 게이트 절연막을 형성하고, 게이트 절연막을 형성한 후에 가열 처리를 행하고, 게이트 절연막 위에 산화물 반도체막을 형성하고, 산화물 반도체막 위에 소스 전극 및 드레인 전극을 형성하고, 소스 전극 및 드레인 전극을 형성한 후에 보호막을 형성하고, 보호막은 산화물 절연막 위에 금속 산화막이 있는 적층막으로 형성되고, 금속 산화막은 산화 알루미늄을 함유한 막 또는 Ga-Zn계 산화물막이고, 금속 산화막의 막 밀도가 3.2g/cm3 이상인 반도체 장치의 제작 방법이다.
또한, 상기 제작 방법에 있어서 보호막의 금속 산화막에 접하여 도전막을 형성하면 바람직하다.
또한, 상기 제작 방법에 있어서 게이트 절연막 위에 접하여 금속 산화막이 형성되고, 상기 금속 산화막은 막 밀도가 3.2g/cm3 이상이면 바람직하다. 금속 산화막은 산화 알루미늄막 또는 Ga-Zn계 산화물막인 것이 바람직하다.
산화물 반도체를 사용한 반도체 장치에 있어서, 더 안정된 전기적 특성을 부여하여 신뢰성이 높은 반도체 장치를 제공할 수 있다. 또한, 상기 반도체 장치의 제작 방법을 제공할 수 있다.
도 1은 반도체 장치의 일 형태의 단면을 설명하기 위한 도면.
도 2a 내지 도 2c는 반도체 장치의 제작 방법의 일 형태를 설명하기 위한 도면.
도 3a 및 도 3b는 반도체 장치의 제작 방법의 일 형태를 설명하기 위한 도면.
도 4는 반도체 장치의 일 형태의 단면을 설명하기 위한 도면.
도 5a 내지 도 5c는 반도체 장치의 일 형태의 평면을 설명하기 위한 도면.
도 6은 반도체 장치의 일 형태의 단면을 설명하기 위한 도면.
도 7은 반도체 장치의 일 형태의 단면을 설명하기 위한 도면.
도 8a 내지 도 8f는 전자 기기를 설명하기 위한 도면.
도 9a 및 도 9b는 실시예의 금속 산화막의 일례를 설명하기 위한 도면.
도 10은 산화 알루미늄막의 막 밀도의 측정 결과를 도시한 도면.
도 11a 및 도 11b는 실시예의 금속 산화막의 일례를 설명하기 위한 도면.
도 12a 및 도 12b는 SIMS 분석의 측정 결과를 도시한 도면.
도 13a 및 도 13b는 실시예의 금속 산화막의 일례를 설명하기 위한 도면.
도 14a 및 도 14b는 TDS 분석의 측정 결과를 도시한 도면.
이하에서 본 발명의 실시형태에 대해서 도면을 사용하여 자세히 설명하기로 한다. 다만, 본 발명은 이하의 설명에 한정되지 않고, 그 형태 및 자세한 사항을 다양하게 변경할 수 있다는 것은 당업자라면 용이하게 이해할 수 있다. 또한 본 발명은 이하에 제시되는 실시형태의 기재 내용에 한정하여 해석되는 것이 아니다.
이하에서 설명하는 실시형태에 있어서, 동일한 것을 가리키는 부호는 다른 도면간에서 공통적으로 사용하는 경우가 있다. 또한 도면에 도시한 구성 요소, 즉 층이나 영역 등의 두께, 폭, 상대적인 위치 관계 등은 실시형태에서 설명하는 데에 명확하게 하기 위하여 과장되어 도시된 경우가 있다.
또한, 본 명세서 등에 있어서, "제 1", "제 2", "제 3" 등의 서수사는 구성 요소의 혼동을 피하기 위하여 붙인 것이며, 수적으로 한정하는 것이 아님을 부기한다.
또한 본 명세서 등에 있어서, "전극"이나 "배선"이라는 용어는 이들 구성 요소를 기능적으로 한정하는 것은 아니다. 예를 들어, "전극"은 "배선"의 일부분으로서 사용될 수 있고, 그 반대도 역시 마찬가지이다. 또한, "전극"이나 "배선"이라는 용어는 복수의 "전극"이나 "배선"이 일체가 되어 형성되는 경우 등도 포함한다.
또한, "소스"나 "드레인"의 기능은 상이한 극성의 트랜지스터를 채용하는 경우나, 회로 동작에서 전류의 방향이 변화하는 경우 등에는 서로 바뀔 수 있다. 따라서, 본 명세서 등에서는 "소스"나 "드레인"의 용어는 바꿔 사용할 수 있다.
또한, 본 명세서 등에 있어서, 평균 면 거칠기(Ra)란 JIS B 0601: 2001(ISO4287: 1997)에 정의되어 있는 산술 평균 거칠기(arithmetic mean surface roughness)(Ra)를 곡면에 대하여 적용할 수 있도록 3차원으로 확장한 것이며, 기준면으로부터 지정면까지의 편차(偏差)의 절대값을 평균한 값으로 표현된다.
그리고, 평균 면 거칠기(Ra)는, 지정면을 Z0=f(x,y)로 나타낼 때, 기준면으로부터 지정면까지의 편차의 절대값을 평균한 값으로 표현되며, 다음의 수학식 1로 주어진다.
Figure pat00001
여기서, 지정면이란 거칠기 계측의 대상이 되는 면이고, 좌표(x1, y1, f(x1, y1))(x1, y2, f(x1, y2))(x2, y1, f(x2, y1))(x2, y2, f(x2, y2))로 표시되는 4점으로 둘러싸이는 사각형의 영역으로 하고, 지정면을 xy평면에 투영한 사각형의 면적을 S0, 기준면의 높이(지정면의 평균 높이)를 Z0으로 한다. 평균면 거칠기(Ra)는 원자간력현미경(AFM: Atomic Force Microscope)으로 측정할 수 있다.
(실시형태 1)
본 실시형태는, 본 발명의 일 형태인 트랜지스터를 갖는 반도체 장치 및 그 제작 방법에 대하여, 도 1 내지 도 3b를 사용하여 설명한다.
<본 실시형태에 따른 반도체 장치의 구성>
도 1은 산화물 반도체막을 갖는 반도체 장치의 단면도이다. 도 1에 도시된 트랜지스터(150)는 하지 절연막(104)이 제공된 절연 표면을 갖는 기판(102) 위에 형성된 게이트 전극(106)과, 하지 절연막(104) 및 게이트 전극(106) 위에 형성된 게이트 절연막(108)과, 게이트 절연막(108) 위에 형성된 산화물 반도체막(110)과, 게이트 절연막(108) 및 산화물 반도체막(110) 위에 형성된 소스 전극(112a) 및 드레인 전극(112b)과, 산화물 반도체막(110), 소스 전극(112a) 및 드레인 전극(112b) 위에 형성된 보호막(114)을 갖고, 보호막(114)으로서는 산화물 절연막(114a)과 금속 산화막(114b)의 적층막을 사용한다.
금속 산화막(114b)은 산화물 반도체막(110)을 구성하는 원소 중 하나와 같은 족에 속하는 12족 원소, 13족 원소, 또는 13족 원소와 같은 성질을 나타내는 3족 원소를 함유한 재료로 형성한다. 예를 들어, 산화물 반도체막(110)이 인듐(In) 및 아연(Zn)의 산화물을 함유한 산화물 반도체 재료인 경우, 금속 산화막(114b)은 아연과 같은 족에 속하는 원소, 즉 12족 원소로 이루어진 절연성 금속 산화막, 또는 인듐과 같은 족에 속하는 원소, 즉 13족 원소, 또는 13족 원소와 같은 성질을 나타내는 3족 원소로 이루어진 절연성 금속 산화막을 사용하는 것이 바람직하다. 3족 원소로서 란타노이드계 원소, 예를 들어 세륨(Ce)이나 가돌리늄(Gd)의 산화막을 사용하면 바람직하다. 산화 알루미늄막, 산화 갈륨막, 산화 아연막, Ga-Zn계 산화물막은 금속 산화막(114b)에 적합한 일례로서 선택할 수 있다.
또한 금속 산화막(114b)은 특히 막 밀도가 3.2g/cm3 이상, 더 바람직하게는 막 밀도가 3.6g/cm3 이상인 산화 알루미늄막을 사용하면 좋다. 금속 산화막(114b)으로서 산화 알루미늄막을 사용하고, 상기 산화 알루미늄막의 막 밀도를 상술한 값으로 함으로써, 수분이나 수소가 산화물 반도체막으로 침입하여 확산되는 것을 억제할 수 있다. 또한, 산화물 반도체막으로부터 산소가 빠져나가는 것을 억제할 수 있다.
<본 실시형태에 따른 반도체 장치의 제작 방법>
트랜지스터(150)의 제작 방법에 대하여 도 2a 내지 도 3b를 사용하여 설명한다.
우선 기판(102) 위에 하지 절연막(104)을 형성한다.
기판(102)으로서는 알루미노실리케이트 유리, 알루미노보로실리케이트 유리, 바륨보로실리케이트 유리 등의 유리 재료를 사용한다. 양산하는 데 있어서는, 기판(102)은 제 8 세대(2160mm×2460mm), 제 9 세대(2400mm×2800mm 또는 2450mm×3050mm), 제 10 세대(2950mm×3400mm) 등의 마더 유리를 사용하는 것이 바람직하다. 마더 유리는 처리 온도가 높고, 처리 시간이 길면 대폭 수축되기 때문에, 마더 유리를 사용하여 양산하는 경우, 제작 공정의 가열 처리는 700℃ 이하, 바람직하게는 450℃ 이하, 더 바람직하게는 350℃ 이하로 하는 것이 바람직하다.
하지 절연막(104)으로서는 플라즈마 CVD법 또는 스퍼터링법을 사용하여, 산화 실리콘막, 산화 갈륨막, 산화 알루미늄막, 질화 실리콘막, 산화질화 실리콘막, 산화질화 알루미늄막, 또는 질화산화 실리콘막 중에서 선택된 1층 또는 이들의 적층막을 50nm 이상 600nm 이하의 막 두께로 사용한다. 하지 절연막(104)에 의하여 기판(102) 측으로부터 불순물이 침입하는 것을 억제할 수 있다. 또한 하지 절연막(104)이 필요 없는 경우에는 예를 들어, 기판(102)의 표면에 흡착된 수분 및 기판(102)에 함유된 수분이 적은 경우에는 하지 절연막(104)을 제공하지 않는 구성으로 하여도 좋다.
또한, 이후 형성되는 게이트 전극(106)에 접하는 금속 산화막을 제공하면 좋다. 특히, 막 밀도가 3.2g/cm3 이상, 더 바람직하게는 막 밀도가 3.6g/cm3 이상인 산화 알루미늄막을 제공하면 좋다. 산화 알루미늄막의 막 두께는 30nm 이상 150nm 이하, 바람직하게는 50nm 이상 100nm 이하이면 좋다. 상기 산화 알루미늄막의 막 밀도를 상술한 값으로 함으로써, 물이나 수소가 산화물 반도체막으로 침입하여 확산되는 것을 억제할 수 있다. 또한, 산화물 반도체막으로부터 산소가 빠져나가는 것을 억제할 수 있다.
또한, 본 명세서 중에 있어서, 산화질화 실리콘 등의 "산화 질화물"이란, 그 조성으로서 질소보다도 산소의 함유량이 많은 것을 가리킨다.
또한, 본 명세서 중에 있어서, 질화산화 실리콘 등의 "질화 산화물"이란, 그 조성으로서 산소보다도 질소의 함유량이 많은 것을 가리킨다.
다음에, 하지 절연막(104) 위에 도전막을 형성한 후, 포토리소그래피 공정 및 에칭 공정에 의하여 게이트 전극(106)을 형성한다(도 2a 참조). 게이트 전극(106)은 스퍼터링법 등에 의하여, 몰리브덴, 티타늄, 탄탈, 텅스텐, 알루미늄, 구리, 네오디뮴, 및 스칸듐 등의 금속 재료, 또는 이들을 함유한 합금 재료를 사용하여 단층 구조 또는 적층 구조로 형성할 수 있다.
다음에, 하지 절연막(104) 및 게이트 전극(106) 위에 게이트 절연막(108)을 형성한다(도 2b 참조). 본 실시형태에 있어서는, 게이트 절연막(108)으로서 산화질화 실리콘막을 사용할 수 있다.
산화질화 실리콘막은 플라즈마 CVD 장치를 사용하여 진공 중에서 연속적으로 형성할 수 있다.
산화질화 실리콘막은, 예를 들어 SiH4, N2O, NH3, N2 등의 가스를 사용하여 형성할 수 있다.
또한, 게이트 절연막(108)은 화학량론비보다 산소의 함유량이 과잉인 영역이 포함되어 있는 것이 바람직하다. 이 경우, 산소의 함유량은, 게이트 절연막(108)의 화학량론비를 초과하는 정도로 한다. 예를 들어, 조성이 SiOx(x>0)로 표현되는 산화 실리콘막의 경우, 산화 실리콘의 화학량론비는 Si: O=1: 2이기 때문에, x가 2를 초과하는 산소 과잉 영역을 갖는 산화 실리콘막을 사용하는 것이 바람직하다. 이와 같은 산소 과잉 영역은, 산화 실리콘막의 일부(계면도 포함함)에 존재하고 있으면 좋다.
이후 형성되는 산화물 반도체막(110)과 접하는 게이트 절연막(108)이 화학량론비보다 산소의 함유량이 과잉인 영역을 갖고 있으면, 산화물 반도체막(110)으로부터 이것과 접하는 게이트 절연막(108)으로의 산소의 이동을 억제할 수 있고, 또 산화물 반도체막(110)과 접하는 게이트 절연막(108)으로부터 산화물 반도체막(110)으로의 산소의 공급을 행할 수도 있기 때문이다.
다음에, 산화질화 실리콘막이 형성된 기판(102)에 대하여, 수분이나 수소 등을 제거하기 위한 가열 처리를 행한다.
또한 가열 처리로서는 전기로(electric furnace), 또는 저항 발열체 등의 발열체로부터 방사되는 열전도 또는 열복사에 의하여, 피처리물을 가열하는 장치를 사용할 수 있다. 예를 들어, LRTA(Lamp Rapid Thermal Anneal) 장치, GRTA(Gas Rapid Thermal Anneal) 장치 등의 RTA(Rapid Thermal Anneal) 장치를 사용할 수 있다. LRTA 장치는 할로겐 램프, 메탈 할라이드 램프, 크세논 아크 램프, 카본 아크 램프, 고압 나트륨 램프, 고압 수은 램프 등의 램프로부터 방사되는 광(전자기파)의 복사에 의하여 피처리물을 가열하는 장치이다. GRTA 장치는 고온 가스를 사용하여 가열 처리를 행하는 장치이다. 고온 가스에는 아르곤 등의 희가스, 또는 질소와 같이 가열 처리에 의하여 피처리물과 반응하지 않는 불활성 기체가 사용된다.
예를 들어, 가열 처리로서, 가열된 불활성 가스 분위기 중에 피처리물을 투입하고 수분간 가열한 후, 상기 불활성 가스 분위기로부터 피처리물을 꺼내는 GRTA 처리를 행하여도 좋다. GRTA 처리를 사용하면 단시간에 고온 가열 처리가 가능하게 된다. 또한, 피처리물의 내열 온도를 넘는 온도 조건이라도 적용할 수 있다. 또한, 처리 중에 불활성 가스를, 산소를 포함하는 가스로 전환하여도 좋다. 산소를 포함하는 분위기에서 가열 처리를 행함으로써 막 내의 결함 밀도를 저감시킬 수 있다.
또한, 불활성 가스 분위기로서는, 질소 또는 희가스(헬륨, 네온, 아르곤 등)를 주성분으로 하는 분위기이며, 수분, 수소 등이 포함되지 않는 분위기를 적용하는 것이 바람직하다. 예를 들어, 가열 처리 장치에 도입하는 질소나 헬륨, 네온, 아르곤 등의 희가스의 순도를 6N(99.9999%) 이상, 바람직하게는 7N(99.99999%) 이상(즉, 불순물 농도가 1ppm 이하, 바람직하게는 0.1ppm 이하)으로 한다.
가열 처리 온도는 기판(102)으로서 마더 유리를 사용한 경우, 처리 온도가 높고 처리 시간이 길면 대폭 수축되기 때문에, 200℃ 이상 450℃ 이하, 더 바람직하게는 250℃ 이상 350℃ 이하이면 좋다.
또한 가열 처리를 행함으로써 산화질화 실리콘막 내의 수분이나 수소 등의 불순물을 제거할 수 있다. 또한 상기 가열 처리에 의하여 막 내의 결함 밀도를 저감할 수 있다. 산화질화 실리콘막은 막 내의 불순물, 또는 막 내의 결함 밀도가 저감됨으로써, 반도체 장치의 신뢰성이 향상된다. 예를 들어, 반도체 장치의 신뢰성 시험 중 하나인 광 음바이어스 스트레스 시험(negative bias stress test with light irradiation)에서의 반도체 장치의 열화를 억제할 수 있다.
그런데, 상술한 가열 처리에는 수분이나 수소 등을 제거하는 효과가 있기 때문에, 상기 가열 처리를, 탈수화 처리나 탈수소화 처리 등으로 부를 수도 있다. 또한, 이와 같은 탈수화 처리, 탈수소화 처리는 한번으로 한정되지 않고 복수 횟수 행하여도 좋다.
다음에, 산화물 반도체막(110)을 형성한다(도 2c 참조).
산화물 반도체막(110)을 형성하는 산화물 반도체로서는, 불순물이 제거되어, 산화물 반도체의 주성분 이외의 캐리어 공여체가 되는 불순물이 최대한 포함되지 않도록 고순도화함으로써 진성(i형)화 또는 실질적으로 진성(i형)화된 산화물 반도체를 사용한다.
산화물 반도체막(110)은 단결정이든 비단결정이든 어느 쪽이라도 좋다. 비단결정인 경우에는 비정질이든 다결정이든 어느 쪽이라도 좋다. 또한 비정질 내에 결정성을 갖는 부분을 포함하는 구조이든 비정질이 아니든 어느 쪽이라도 좋다.
비정질 상태의 산화물 반도체막은 평탄한 표면을 비교적 용이하게 얻을 수 있기 때문에, 이것을 사용하여 트랜지스터를 제작하면 계면 산란을 저감할 수 있어, 비교적 용이하게 비교적 높은 이동도를 얻을 수 있다.
또한 결정성을 갖는 산화물 반도체막(결정성 산화물 반도체막)에서는 벌크 내의 결함을 더 저감시킬 수 있고, 표면의 평탄성을 높이면 비정질 상태의 산화물 반도체막의 이동도 이상의 이동도를 얻을 수 있다. 표면의 평탄성을 높이기 위해서는, 평탄한 표면 위에 산화물 반도체막을 형성하는 것이 바람직하고, 구체적으로는, 평균 면 거칠기(Ra)가 1nm 이하, 바람직하게는 0.3nm 이하, 더 바람직하게는 0.1nm 이하인 표면 위에 형성하면 좋다. 또한, 평균 면 거칠기(Ra)가 0에 가까울수록 바람직하다.
결정성 산화물 반도체막에서의 결정 상태는 결정 축의 방향이 무질서한 상태이든, 일정한 배향성을 갖는 상태이든 어느 쪽이라도 좋다.
또한, 산화물 반도체막으로서 CAAC-OS(C Axis Aligned Crystalline Oxide Semiconductor)막을 사용할 수 있다.
CAAC-OS막은 완전한 단결정이 아니고, 완전한 비정질도 아니다. CAAC-OS막은 비정질상에 결정부 및 비정질부를 갖는 결정－비정질 혼상 구조의 산화물 반도체막이다. 또한 상기 결정부는 하나의 변이 100nm 미만인 입방체 내에 들어가는 크기인 경우가 많다. 또한 투과형 전자 현미경(TEM: Transmission Electron Microscope)에 의한 관찰상에서는 CAAC-OS막에 포함되는 비정질부와 결정부의 경계는 명확하지 않다. 또한 TEM에 의해 관찰된 CAAC-OS막에는 입계(그레인 바운더리(grain boundary)라고도 함)는 확인되지 않는다. 그래서, CAAC-OS막에서는 입계에 기인하는 전자 이동도의 저하가 억제된다.
CAAC-OS막에 포함되는 결정부는 c축이 CAAC-OS막의 피형성면의 법선 벡터 또는 표면의 법선 벡터에 평행한 방향으로 정렬되고, 또한 ab면에 수직인 방향으로부터 보아 삼각형 또는 육각형의 원자 배열을 갖고, 금속 원자 및 산소 원자를 갖는 층이 중첩된다(또한, 상기 층의 법선 벡터가 c축 방향임). 또한 상이한 결정부간에 a축 및 b축의 방향이 서로 상이하여도 좋다. 본 명세서에서 단순히 "수직"이라고 기재된 경우에는, 85° 이상 95° 이하의 범위도 포함하는 것으로 한다. 또한 단순히 "평행"으로 기재된 경우에는, -5° 이상 5° 이하의 범위도 포함하는 것으로 한다.
또한 CAAC-OS막에서 결정부의 분포가 균일하지 않아도 좋다. 예를 들어, CAAC-OS막의 형성 과정에서 산화물 반도체막의 표면 측으로부터 결정 성장시키는 경우에는, 피형성면 근방보다 표면 근방에서 결정부가 차지하는 비율이 높은 경우가 있다. 또한 CAAC-OS막에 불순물을 첨가함으로써 상기 불순물 첨가 영역에서 결정부가 비정질화되는 경우도 있다.
CAAC-OS막에 포함되는 결정부의 c축은 CAAC-OS막의 피형성면의 법선 벡터 또는 표면의 법선 벡터에 평행한 방향으로 정렬되기 때문에, CAAC-OS막의 형상(피형성면의 단면 형상 또는 표면의 단면 형상)에 따라서는 서로 상이한 방향을 향하는 경우가 있다. 또한 결정부의 c축 방향은 CAAC-OS막이 형성되었을 때의 피형성면의 법선 벡터 또는 표면의 법선 벡터에 평행한 방향이 된다. 막 형성, 또는 막 형성 후의 가열 처리 등의 결정화 처리를 행함으로써 결정부가 형성된다.
CAAC-OS막을 사용한 트랜지스터는 가시광이나 자외광의 조사에 기인한 전기 특성의 변동이 작다. 따라서, 상기 트랜지스터는 신뢰성이 높다.
또한 CAAC-OS막은 예를 들어, 다결정인 산화물 반도체 스퍼터링용 타깃을 사용하고, 스퍼터링법에 의하여 형성한다. 상기 스퍼터링용 타깃에 이온이 충돌하면, 스퍼터링용 타깃에 포함되는 결정 영역이 a-b면으로부터 벽개(劈開)되어 a-b면에 평행한 면을 갖는 평판 형상, 또는 펠릿(pellet) 형상의 스퍼터링 입자로서 박리될 수 있다. 이 경우, 상기 평판 형상의 스퍼터링 입자가 결정 상태를 유지하면서 기판에 도달함으로써, CAAC-OS막을 형성할 수 있다.
또한, CAAC-OS막을 형성하기 위하여 이하의 조건을 적용하는 것이 바람직하다.
막을 형성할 때 불순물이 혼입되는 것을 저감함으로써, 불순물로 인하여 결정 상태가 흐트러지는 것을 억제할 수 있다. 예를 들어, 성막실 내에 존재하는 불순물(수소, 물, 이산화탄소, 및 질소 등)의 농도를 저감하면 좋다. 또한 성막 가스 중의 불순물의 농도를 저감하면 좋다. 구체적으로는, 이슬점이 -80℃ 이하, 바람직하게는 -100℃ 이하인 성막 가스를 사용한다.
또한, 막을 형성할 때의 기판의 가열 온도를 높임으로써, 기판에 도달한 스퍼터링 입자의 마이그레이션(migration)이 일어난다. 구체적으로는, 기판 온도를 100℃ 이상 740℃ 이하, 바람직하게는 200℃ 이상 500℃ 이하로 하여 막을 형성한다. 막을 형성할 때의 기판의 가열 온도를 높임으로써, 평판 형상의 스퍼터링 입자가 기판에 도달한 경우, 기판 위에서 마이그레이션이 일어나 스퍼터링 입자의 평평한 면이 기판에 부착된다.
또한, 성막 가스 중의 산소의 비율을 높이고 전력을 최적화함으로써, 막을 형성할 때의 플라즈마 데미지를 경감하는 것이 바람직하다. 성막 가스 중의 산소의 비율은 30vol.% 이상, 바람직하게는 100vol.%로 한다.
스퍼터링용 타깃의 일례로서, In-Ga-Zn계 산화물 타깃에 대하여 이하에 나타낸다.
InOX 분말, GaOY 분말 및 ZnOZ 분말을 소정의 mol비로 혼합하여, 가압 처리를 행한 후, 1000℃ 이상 1500℃ 이하의 온도에서 가열 처리를 행함으로써 다결정인 In-Ga-Zn계 산화물 타깃으로 한다. 또한, X, Y 및 Z는 임의의 양수이다. 여기서, 소정의 mol비는, 예를 들어 InOX 분말, GaOY 분말 및 ZnOZ 분말이, 2: 2: 1, 8: 4: 3, 3: 1: 1, 1: 1: 1, 4: 2: 3 또는 3: 1: 2이다. 또한, 분말의 종류, 및 그들을 혼합하는 mol비는, 제작하는 스퍼터링용 타깃에 따라 적절히 변경하면 좋다.
산화물 반도체막(110)은 막 두께를 1nm 이상 200nm 이하, 바람직하게는 15nm 이상 30nm 이하로 하고, 스퍼터링법, MBE(Molecular Beam Epitaxy)법, 펄스 레이저 퇴적법, ALD(Atomic Layer Deposition)법 등을 적절히 사용하여 형성할 수 있다. 또한 산화물 반도체막(110)은 스퍼터링 타깃 표면에 대하여, 대략 수직으로 복수의 기판 표면이 세트된 상태에서 막을 형성하는 스퍼터링 장치를 사용하여 형성되어도 좋다.
또한, 산화물 반도체의 성막을 행하기 전에, 성막실의 가열 및 배기를 행하여 성막실 내의 수소, 물, 수산기, 수소화물 등의 불순물을 제거해 두는 것이 바람직하다. 특히 성막실의 내벽에 흡착되어 존재하는 이들 불순물을 제거하는 것이 중요하다. 여기서, 가열 처리는, 예를 들어, 100℃ 이상 450℃ 이하로 행하면 좋다. 또한, 처리실의 배기는 드라이 펌프 등의 러프 진공 펌프(rough vacuum pump)와, 스퍼터 이온 펌프, 터보 분자 펌프, 및 크라이오(cryo) 펌프 등의 고진공 펌프를 적절히 조합하여 행하면 좋다. 터보 분자 펌프는 큰 사이즈의 분자의 배기가 우수한 한편, 수소나 수분의 배기 능력이 낮다. 나아가, 수분의 배기 능력이 높은 크라이오 펌프 또는 수소의 배기 능력이 높은 스퍼터 이온 펌프를 조합시키는 것이 유효하다. 또한, 이 때, 불활성 가스를 도입시키면서 불순물을 제거하면, 배기만으로는 탈리되기 어려운 물 등의 탈리 속도를 더 향상시킬 수 있다. 이와 같은 처리를 행하여 산화물 반도체의 성막전에 성막실의 불순물을 제거함으로써, 산화물 반도체막(110)으로 수소, 물, 수산기, 수소화물 등이 혼입되는 것을 억제할 수 있다.
상기 산화물 반도체막으로서는 적어도 인듐(In) 또는 아연(Zn)을 함유한 것이 바람직하다. 특히 In과 Zn를 함유한 것이 바람직하다. 또한 상기 산화물 반도체를 사용한 트랜지스터의 전기 특성의 편차를 감소시키기 위한 스테빌라이저로서, 이들에 추가하여 갈륨(Ga)을 갖는 것이 바람직하다. 또한 스테빌라이저로서 주석(Sn)을 갖는 것이 바람직하다. 또한 스테빌라이저로서 하프늄(Hf)을 갖는 것이 바람직하다. 또한 스테빌라이저로서 알루미늄(Al)을 갖는 것이 바람직하다. 또한 스테빌라이저로서 티타늄(Ti)을 갖는 것이 바람직하다. 또한 스테빌라이저로서 지르코늄(Zr)을 갖는 것이 바람직하다.
또한 다른 스테빌라이저로서, 란타노이드인 란탄(La), 세륨(Ce), 프라세오디뮴(Pr), 네오디뮴(Nd), 사마륨(Sm), 유로퓸(Eu), 가돌리늄(Gd), 테르븀(Tb), 디스프로슘(Dy), 홀뮴(Ho), 에르븀(Er), 툴륨(Tm), 이테르븀(Yb), 루테튬(Lu) 중 어느 1 종류 또는 복수 종류를 가져도 좋다.
예를 들어, 산화물 반도체로서 단원계 금속의 산화물인 산화 인듐, 산화 주석, 산화 아연, 2원계 금속의 산화물인 In-Zn계 산화물, Sn-Zn계 산화물, Al-Zn계 산화물, Zn-Mg계 산화물, Sn-Mg계 산화물, In-Mg계 산화물, In-Ga계 산화물, 3원계 금속의 산화물인 In-Ga-Zn계 산화물(IGZO라고도 표기함), In-Al-Zn계 산화물, In-Sn-Zn계 산화물, Sn-Ga-Zn계 산화물, Al-Ga-Zn계 산화물, Sn-Al-Zn계 산화물, In-Hf-Zn계 산화물, In-La-Zn계 산화물, In-Ce-Zn계 산화물, In-Pr-Zn계 산화물, In-Nd-Zn계 산화물, In-Sm-Zn계 산화물, In-Eu-Zn계 산화물, In-Gd-Zn계 산화물, In-Tb-Zn계 산화물, In-Dy-Zn계 산화물, In-Ho-Zn계 산화물, In-Er-Zn계 산화물, In-Tm-Zn계 산화물, In-Yb-Zn계 산화물, In-Lu-Zn계 산화물, 4원계 금속의 산화물인 In-Sn-Ga-Zn계 산화물, In-Hf-Ga-Zn계 산화물, In-Al-Ga-Zn계 산화물, In-Sn-Al-Zn계 산화물, In-Sn-Hf-Zn계 산화물, In-Hf-Al-Zn계 산화물을 사용할 수 있다.
또한 여기서, 예를 들어, In-Ga-Zn계 산화물이란 In, Ga, Zn을 주성분으로서 갖는 산화물을 가리키고, In, Ga, Zn의 비율은 불문한다. 또한 In과 Ga와 Zn 이외의 금속 원소가 함유되어도 좋다.
또한 산화물 반도체로서 InMO3(ZnO)m(m＞0, 및 m은 정수가 아님)으로 표기되는 재료를 사용하여도 좋다. 또한 M은 Ga, Fe, Mn, Co 중에서 선택된 하나 또는 복수의 금속 원소를 나타낸다. 또한 산화물 반도체로서, In2SnO5(ZnO)n(n＞0, 및 n은 정수)으로 표기되는 재료를 사용하여도 좋다.
예를 들어, 원자비가 In: Ga: Zn＝ 1:1:1 또는 In: Ga: Zn＝ 2: 2: 1인 In-Ga-Zn계 산화물이나 이것과 근방의 조성을 갖는 산화물을 사용할 수 있다. 또는, 원자비가 In: Sn: Zn＝ 1:1:1, In: Sn: Zn＝ 2:1:3, 또는 In: Sn: Zn＝ 2: 1: 5인 In-Sn-Zn계 산화물이나 이것과 근방의 조성을 갖는 산화물을 사용하면 좋다.
그러나, 상술한 것에 한정되지 않고, 필요한 반도체 특성(이동도, 임계값, 편차 등)에 따라 적절한 조성을 갖는 것을 사용하면 좋다. 또한 필요한 반도체 특성을 얻기 위하여, 캐리어 농도나 불순물 농도, 결함 밀도, 금속 원소와 산소의 원자수비, 원자간 거리, 밀도 등을 적절한 값으로 하는 것이 바람직하다.
예를 들어, In-Sn-Zn계 산화물로는 비교적 용이하게 높은 이동도를 얻을 수 있다. 그러나, In-Ga-Zn계 산화물로도 벌크 내 결함 밀도를 낮춤으로써 이동도를 향상시킬 수 있다.
또한, 예를 들어, In, Ga, Zn의 원자수비가 In: Ga: Zn＝a: b: c(a+b+c＝1)인 산화물의 조성이, 원자수비가 In: Ga: Zn＝A: B: C(A+B+C＝1)의 산화물의 조성의 근방이란 a, b, c가 (a-A)2+(b-B)2+(c-C)2≤r2를 충족시키는 것을 가리킨다. r로서는 예를 들어, 0.05로 하면 좋다. 이것은 다른 산화물이라도 마찬가지이다.
산화물 반도체로서 In-Ga-Zn계 산화물을 사용하는 경우, 사용되는 타깃의 조성은 In2O3: Ga2O3: ZnO=1: x: y[mol비](x는 0 이상, y는 0.5 이상 5 이하)를 사용하는 것이 바람직하다. 예를 들어, In2O3: Ga2O3: ZnO=1: 1: 2[mol비]의 조성을 갖는 타깃 등을 사용할 수 있다. 또한, In2O3: Ga2O3: ZnO=1: 1: 1[mol비]의 조성을 갖는 타깃이나, In2O3: Ga2O3: ZnO=1: 1: 4[mol비]의 조성을 갖는 타깃을 사용할 수도 있다.
또한, 산화물 반도체로서 In-Sn-Zn계 산화물을 사용하는 경우, 사용되는 타깃 중의 금속 원소의 원자수비는, In: Sn: Zn= 1: 2: 2, In: Sn: Zn= 2: 1: 3, In: Sn: Zn= 1: 1: 1, 또는 In: Sn: Zn= 20: 45: 35 등으로 하면 좋다.
또한, 산화물 반도체로서 In-Zn계 산화물을 사용하는 경우, 사용되는 타깃 중의 금속 원소의 원자수비는 In: Zn= 50: 1 내지 1: 2(mol비로 환산하면 In2O3: ZnO= 25: 1 내지 1: 4), 바람직하게는 In: Zn= 20: 1 내지 1: 1(mol비로 환산하면 In2O3: ZnO= 10: 1 내지 1: 2), 더 바람직하게는 In: Zn= 15: 1 내지 1.5: 1(mol비로 환산하면 In2O3: ZnO= 15: 2 내지 3:4)로 한다. 예를 들어 In-Zn계 산화물의 형성에 사용하는 타깃은, 원자수비가 In: Zn: O= X: Y: Z일 때 Z>1.5X+Y로 한다.
또한 산화물 반도체막(110)은 형성할 때 산소가 많이 포함되도록 설정한 조건(예를 들어, 산소 100%의 분위기하에서 스퍼터링법에 의하여 형성하는 등)으로 형성하여, 산소를 많이 포함한(바람직하게는 산화물 반도체가 결정 상태에서의 화학량론적 조성보다 산소의 함유량이 과잉인 영역이 포함되어 있는) 막으로 하는 것이 바람직하다.
성막의 분위기는, 희가스(대표적으로는 아르곤) 분위기하, 산소 분위기하, 또는, 희가스와 산소의 혼합 분위기하 등으로 하면 좋다. 여기서, 성막할 때 희가스의 체적보다 산소의 체적의 비율을 크게 함으로써 산화물 반도체막(110)에 산소를 용이하게 공급할 수 있고, 산화물 반도체막(110) 내의 산소 결손을 저감시킬 수 있다. 또한, 산화물 반도체막(110)으로 수소, 물, 수산기, 수소화물 등이 혼입되는 것을 방지하기 위하여, 물, 수분, 수산기, 수소화물 등의 불순물이 충분히 제거된 고순도 가스를 사용한 분위기로 하는 것이 바람직하다.
산화물 반도체막(110)을 형성한 후, 산화물 반도체막(110)에 대하여 과잉인 수소(수분이나 수산기를 포함함)를 제거(탈수화 또는 탈수소화)하기 위한 가열 처리를 행하여도 좋다. 가열 처리함으로써, 산화물 반도체막(110) 내에 함유된 수소 원자, 또는 수소 원자를 포함한 물질을 더 많이 제거할 수 있다. 가열 처리의 온도는, 불활성 가스 분위기하, 250℃ 이상 700℃ 이하, 바람직하게는 450℃ 이상 600℃ 이하, 또한 기판의 왜곡점 미만으로 한다. 불활성 가스 분위기로서는, 질소 또는 희가스(헬륨, 네온, 아르곤 등)를 주성분으로 하는 분위기이며, 수분, 수소 등이 포함되지 않는 분위기를 적용하는 것이 바람직하다. 예를 들어, 가열 처리 장치에 도입하는 질소나 헬륨, 네온, 아르곤 등의 희가스의 순도를 6N(99.9999%) 이상, 바람직하게는 7N(99.99999%) 이상(즉, 불순물 농도가 1ppm 이하, 바람직하게는 0.1ppm 이하)으로 한다.
상기 가열 처리는, 예를 들어, 저항 발열체 등을 사용한 전기로에 기판을 도입하고, 질소 분위기하, 450℃, 1시간의 조건으로 행할 수 있다.
또한 가열 처리 장치로서는 전기로에 한정되지 않고, 가열된 가스 등의 매체로부터의 열 전도, 또는 열복사에 의하여 피처리물을 가열하는 장치를 사용하여도 좋다. 예를 들어, LRTA(Lamp Rapid Thermal Anneal) 장치, GRTA(Gas Rapid Thermal Anneal) 장치 등의 RTA(Rapid Thermal Anneal) 장치를 사용할 수 있다. LRTA 장치는 할로겐 램프, 메탈 할라이드 램프, 크세논 아크 램프, 카본 아크 램프, 고압 나트륨 램프, 고압 수은 램프 등의 램프로부터 방사되는 광(전자기파)의 복사에 의하여 피처리물을 가열하는 장치이다. GRTA 장치는 고온 가스를 사용하여 가열 처리하는 장치이다. 가스로서는 아르곤 등의 희가스, 또는 질소와 같은 가열 처리에 의하여 피처리물과 반응하지 않는 불활성 기체가 사용된다. 또한, 가열 처리 장치로서 GRTA 장치를 사용하는 경우에는, 그 가열 처리 시간이 짧기 때문에 650℃ 내지 700℃의 고온으로 가열한 불활성 가스 중에서 기판을 가열하여도 좋다.
또한, 상술한 가열 처리에는 수분이나 수소 등을 제거하는 효과가 있기 때문에, 상기 가열 처리를 탈수화 처리나, 탈수소화 처리 등이라고 부를 수도 있다. 상기 가열 처리는, 예를 들어, 산화물 반도체막을 섬 형상으로 가공한 후 등의 타이밍에서 행할 수도 있다. 또한, 이와 같은 탈수화 처리, 탈수소화 처리는 한번으로 한정되지 않고 복수 횟수 행하여도 좋다.
또한, 상술한 가열 처리로 산화물 반도체막(110)을 가열한 후, 같은 노에서 가산소화(산화물 반도체막에 산소를 첨가하는 것을 가리킴. 이하, 마찬가지임)를 위한 가열 처리를 행하여도 좋다. 상기 가열 처리는, 가열 처리 장치에 고순도의 산소 가스, 고순도의 N2O 가스, 또는 초건조 에어(CRDS(캐비티 링다운 레이저 분광법) 방식의 이슬점 측정기를 사용하여 측정한 경우의 수분량이 20ppm(이슬점 환산으로 -55℃) 이하, 바람직하게는 1ppm 이하, 바람직하게는 10ppb 이하의 공기)를 도입하여, 200℃ 이상 기판 변형점 미만으로 가열 처리를 행하면 좋다. 바람직하게는 250℃ 이상 450℃ 이하로 가열 처리를 행하면 좋다. 특히 이들 가스에는 수분, 수소 등이 포함되지 않는 것이 바람직하다. 또한, 같은 노에 도입하는 산소 가스 또는 N2O 가스의 순도를 6N 이상, 바람직하게는 7N 이상(즉, 불순물 농도를 1ppm 이하, 바람직하게는 0.1ppm 이하)으로 하는 것이 바람직하다. 산소 가스 또는 N2O 가스의 작용에 의하여 탈수화 또는 탈수소화 처리로 불순물을 배제하는 공정에서 저감된 산화물 반도체를 구성하는 주성분 재료 중 하나인 산소를 공급할 수 있다. 이 공정에 의하여 탈수화 또는 탈수소화 처리로 생긴 산소 결손을 보전할 수 있다.
또한, 상술한 가열 처리에는, 탈수화 처리 또는 탈수소화 처리에 의하여 산화물 반도체 중에 생긴 산소 결손을 보전하는 효과가 있기 때문에, 상기 가열 처리를 가산소화 처리 등이라고 부를 수도 있다. 상기 가열 처리는 예를 들어, 산화물 반도체막을 섬 형상으로 가공한 후 등의 타이밍에서 행할 수도 있다. 또한, 이와 같은 가산소화 처리는, 한번으로 한정하지 않고 복수 횟수 행하여도 좋다.
다음에, 게이트 절연막(108) 및 산화물 반도체막(110) 위에 도전막을 형성하고, 상기 도전막에 대하여 포토리소그래피 공정 및 에칭 공정을 행하여, 소스 전극(112a) 및 드레인 전극(112b)을 형성한다(도 3a 참조).
소스 전극(112a) 및 드레인 전극(112b)에 사용하는 도전막으로서, 예를 들어 Al, Cr, Cu, Ta, Ti, Mo, W 중에서 선택된 원소를 함유한 금속막, 또는 상술한 원소를 성분으로 하는 금속 질화물막(질화 티타늄막, 질화 몰리브덴막, 질화 텅스텐막) 등을 사용할 수 있다. 또한, Al, Cu 등의 금속막의 아래측 및 위측 중 한쪽 또는 양쪽에 Ti, Mo, W 등의 고융점 금속막 또는 이들의 금속 질화물막(질화 티타늄막, 질화 몰리브덴막, 질화 텅스텐막)을 적층시킨 구성으로 하여도 좋다.
다음에, 산화물 반도체막(110), 소스 전극(112a) 및 드레인 전극(112b) 위에 보호막(114)을 형성한다(도 3b 참조). 본 실시형태에서는 보호막(114)으로서 산화물 절연막(114a)과 금속 산화막(114b)의 적층막을 사용할 수 있다.
산화물 절연막(114a)은 화학량론비보다 산소의 함유량이 과잉인 영역이 포함되는 것이 바람직하다. 화학량론비보다 산소의 함유량이 과잉인 영역을 갖고 있으면, 산화물 반도체막(110)으로부터 이것과 접하는 산화물 절연막(114a)으로 산소가 이동되는 것을 억제할 수 있고, 또한 산화물 반도체막(110)과 접하는 산화물 절연막(114a)으로부터 산화물 반도체막(110)으로의 산소의 공급을 행할 수도 있기 때문이다. 또한, 예를 들어 산화물 절연막(114a)으로서 산화 실리콘막을 사용한 경우, 스퍼터링법이나 플라즈마 CVD법에 의하여 형성할 수 있다.
금속 산화막(114b)은 산화물 반도체막(110)을 구성하는 원소 중 하나와 같은 족에 속하는 12족의 원소, 13족 원소 또는 13족 원소와 같은 성질을 나타내는 3족 원소를 함유한 재료로 형성하는 것이 바람직하다. 예를 들어, 인듐(In) 및 아연(Zn)의 산화물을 함유한 산화물 반도체막(110)인 경우, 아연과 같은 족에 속하는 원소, 즉 12족 원소로 이루어진 절연성 금속 산화막, 또는 인듐과 같은 족에 속하는 원소, 즉 13족 원소, 또는 13족 원소와 같은 성질을 나타내는 3족 원소로 이루어진 절연성 금속 산화막(114b)을 사용하는 것이 바람직하다. 3족 원소로서 란타노이드계 원소, 예를 들어 세륨(Ce)이나 가돌리늄(Gd)의 산화막을 사용하면 바람직하다. 산화 알루미늄막, 산화 갈륨막, 산화 아연막은 금속 산화막(114b)에 적합한 일례로서 선택할 수 있다.
금속 산화막(114b)은 스퍼터링법에 의하여 금속 산화물 타깃 또는 금속 타깃을 사용하여 형성할 수 있다. 스퍼터링을 행할 때의 분위기로서는 불활성 가스 분위기, 산소 가스 분위기, 불활성 가스와 산소 가스의 혼합 가스 분위기 등에서 행할 수 있다. 또한 스퍼터링법으로서는 스퍼터링용 전원으로서 고주파수 전원이 사용되는 RF 스퍼터링법, 직류 전원이 사용되는 DC 스퍼터링법, 교류 전원이 사용되는 AC 스퍼터링법 등이 있다. 또한 펄스식으로 바이어스가 인가되는 펄스 DC 스퍼터링법 등도 있다. 금속 산화막(114b)은 RF 스퍼터링법, AC 스퍼터링법을 사용함으로써 치밀한 막이 형성되기 때문에 바람직하다. 또한 금속 산화막(114b)을 형성할 때 기판을 가열함으로써, 치밀한 막이 형성되기 때문에 바람직하다.
또한, 금속 산화막(114b)의 형성 공정에 있어서 금속 산화막(114b)에 물이나 수소 등의 불순물이 최대한 함유되지 않도록 하기 위하여, 금속 산화막(114b)에 대한 전 처리로서 스퍼터링 장치의 예비 가열실에서 가열 처리를 행함으로써 수소나 물 등의 불순물을 탈리시켜 배기하는 것이 바람직하다. 또한, 예비 가열실에 제공하는 배기 수단은, 크라이오 펌프(cryo pump)가 바람직하다.
또한 금속 산화막(114b)은 특히 막 밀도가 3.2g/cm3 이상, 더 바람직하게는 막 밀도가 3.6g/cm3 이상인 산화 알루미늄막을 사용하면 좋다. 산화 알루미늄막의 막 두께는 30nm 이상 150nm 이하, 바람직하게는 50nm 이상 100nm 이하이면 좋다. 금속 산화막(114b)으로서 산화 알루미늄막을 사용하고, 상기 산화 알루미늄막의 막 밀도를 상술한 값으로 함으로써, 물이나 수소가 산화물 반도체막으로 침입하여 확산되는 것을 억제할 수 있다. 또한, 산화물 반도체막으로부터 산소가 빠져나가는 것을 억제할 수 있다.
금속 산화막(114b)을 형성한 후에, 가열 처리를 행하여도 좋다. 가열 처리를 행함으로써, 산화물 반도체막(110)에 산소를 공급하여 막 내에 포함된 마이크로한 결함이나, 적층 계면의 결함을 수복할 수 있다. 따라서, 산화물 반도체막(110)은 더 고순도화되어 i형(진성)화할 수 있다. 상기 가열 처리의 온도는 300℃ 이상 350℃이하인 것이 바람직하다.
또한 보호막(114) 위에 트랜지스터(150)의 요철을 저감하기 위하여, 평탄화 절연막을 추가적으로 형성하여도 좋다. 평탄화 절연막으로서는 폴리이미드계 수지, 아크릴 수지, 벤조시클로부텐계 수지 등의 유기 재료를 사용할 수 있다.
또한, 금속 산화막(114b)에 접하여 산화 아연(ZnO), 인듐 주석 산화물(ITO), 산화 티타늄(TiOx), 알루미늄(Al), 티타늄(Ti) 중에서 선택된 하나 또는 이들의 적층막을 제공하여도 좋다.
금속 산화막(114b)에 접하여 상기 금속 산화물이나 금속을 제공함으로써, 산화물 절연막(114a)과 금속 산화막(114b)인 산화 알루미늄막과의 사이에 모인 전하를 방출할 수 있고, 또한 보호막(114) 표면에 전하가 모이는 것을 억제할 수 있다.
상술한 바와 같이, 본 실시형태에 나타내는 산화물 반도체를 사용한 반도체 장치에 있어서, 산화물 반도체막에 접하는 보호막으로서 금속 산화막을 포함하는 막을 제공한다. 또한, 금속 산화막은 물이나 수소가 산화물 반도체막에 침입하여 확산되는 것을 억제할 수 있다. 또한, 산화물 반도체막으로부터 산소가 빠져나가는 것을 억제할 수 있다.
따라서, 산화물 반도체를 사용한 반도체 장치에 있어서, 더 안정된 전기적 특성을 부여하여 신뢰성이 높은 반도체 장치를 제공할 수 있다. 또한, 상기 반도체 장치의 제작 방법을 제공할 수 있다.
본 실시형태는, 다른 실시형태와 적절히 조합하여 실시할 수 있다.
(실시형태 2)
본 실시형태는, 본 발명의 다른 일 형태인 트랜지스터를 갖는 반도체 장치 및 그 제작 방법에 대하여, 도 4를 사용하여 설명한다.
<본 실시형태에 따른 반도체 장치의 구성>
도 4는 산화물 반도체막을 갖는 반도체 장치의 단면도이다. 도 4에 도시된 트랜지스터(250)는 하지 절연막(104)이 제공된 절연 표면을 갖는 기판(102) 위에 형성된 게이트 전극(106)과, 하지 절연막(104) 및 게이트 전극(106) 위에 형성된 게이트 절연막(208a)과, 게이트 절연막(208a) 위에 형성된 금속 산화막(208b)과, 금속 산화막(208b) 위에 형성된 산화물 반도체막(110)과, 금속 산화막(208b) 및 산화물 반도체막(110) 위에 형성된 소스 전극(112a) 및 드레인 전극(112b)과, 산화물 반도체막(110), 소스 전극(112a) 및 드레인 전극(112b) 위에 형성된 보호막(114)을 갖고, 보호막(114)으로서는 산화물 절연막(114a)과 금속 산화막(114b)의 적층막을 사용한다.
여기서, 실시형태 1과 다른 점은 게이트 절연막 위에 금속 산화막이 있는 점이다.
<본 실시형태에 따른 반도체 장치의 제작 방법>
트랜지스터(250)의 제작 방법에 대하여 설명한다.
우선, 기판(102) 위에 하지 절연막(104)을 형성하고, 하지 절연막(104) 위에 게이트 전극(106)을 형성한다.
기판(102), 하지 절연막(104) 및 게이트 전극(106)의 형성 방법, 재료 등은 실시형태 1을 참작할 수 있다.
다음에, 하지 절연막(104) 및 게이트 전극(106) 위에 게이트 절연막(208a)을 형성한다.
게이트 절연막(208a)의 형성 방법, 재료 등은 실시형태 1을 참작할 수 있다.
다음에, 게이트 절연막(208a) 위에 금속 산화막(208b) 및 산화물 반도체막(110)을 형성한다.
금속 산화막(208b) 및 산화물 반도체막(110)은 멀티 챔버 구조의 스퍼터링 장치를 사용하여 진공 중에서 연속적으로 형성할 수 있다.
금속 산화막(208b)을 형성하기 전에 가열 처리를 행하는 경우, 멀티 챔버 구조의 스퍼터링 장치를 사용함으로써 가열 처리, 금속 산화막(208b)의 형성 및 산화물 반도체막(110)의 형성을 진공 중에서 연속적으로 행할 수 있다.
또한, 금속 산화막(208b)은 산화물 반도체막(110)에 접하기 때문에, 산화물 반도체막(110)을 구성하는 원소 중 하나와 같은 족에 속하는 12족 원소, 13족 원소, 또는 3족 원소를 함유한 재료로 형성하는 것이 바람직하다. 예를 들어, 인듐 및 아연의 산화물을 함유한 산화물 반도체막(110)인 경우, 아연과 같은 족에 속하는 원소, 즉 12족 원소로 이루어진 절연성 금속 산화막, 또는 인듐과 같은 족에 속하는 원소, 즉 13족 원소, 또는 13족 원소와 같은 성질을 나타내는 3족 원소로 이루어진 절연성 금속 산화막(208b)을 사용하는 것이 바람직하다. 3족 원소로서 란타노이드계 원소, 예를 들어 세륨(Ce)이나 가돌리늄(Gd)의 산화막을 사용하면 바람직하다. 산화 알루미늄막, 산화 갈륨막, 산화 아연막은 금속 산화막(208b)으로서 적합한 일례로서 선택할 수 있다.
금속 산화막(208b)은 스퍼터링법에 의하여 금속 산화물 타깃 또는 금속 타깃을 사용하여 형성할 수 있다. 스퍼터링을 행할 때의 분위기로서는 불활성 가스 분위기, 산소 가스 분위기, 불활성 가스와 산소 가스의 혼합 가스 분위기 등에서 행할 수 있다. 또한 스퍼터링법으로서는 스퍼터링용 전원으로서 고주파수 전원이 사용되는 RF 스퍼터링법, 직류 전원이 사용되는 DC 스퍼터링법, 교류 전원이 사용되는 AC 스퍼터링법 등이 있다. 또한 펄스식으로 바이어스가 인가되는 펄스 DC 스퍼터링법도 있다. 금속 산화막(208b)은 RF 스퍼터링법, AC 스퍼터링법을 사용함으로써 치밀한 막이 형성되기 때문에 바람직하다. 또한 금속 산화막(208b)을 형성할 때 기판을 가열함으로써, 치밀한 막이 형성되기 때문에 바람직하다.
또한, 금속 산화막(208b) 및 산화물 반도체막(110)의 형성 공정에 있어서 금속 산화막(208b) 및 산화물 반도체막(110)에 수분, 또는 수소가 최대한 함유되지 않도록 하기 위하여, 금속 산화막(208b)에 대한 전 처리로서 스퍼터링 장치의 예비 가열실, 즉 진공 중에서 게이트 절연막(208a)이 형성된 기판(102)의 가열 처리를 행함으로써, 기판(102) 및 게이트 절연막(208a)에 흡착된 수소, 물 등의 불순물을 탈리시켜 배기하는 것이 바람직하다. 또한, 예비 가열실에 제공하는 배기 수단은, 크라이오 펌프가 바람직하다.
여기서 산화물 반도체막(110)의 재료 등은 실시형태 1을 참작할 수 있다.
다음에, 금속 산화막(208b) 및 산화물 반도체막(110) 위에 도전막을 형성하고, 상기 도전막에 대하여 포토리소그래피 공정 및 에칭 공정을 행하여, 소스 전극(112a) 및 드레인 전극(112b)을 형성한다.
다음에, 산화물 반도체막(110), 소스 전극(112a) 및 드레인 전극(112b) 위에 보호막(114)을 형성하여 트랜지스터(250)를 형성한다.
여기서 소스 전극(112a), 드레인 전극(112b), 및 보호막(114)의 재료 등은 실시형태 1을 참작할 수 있다.
또한 보호막(114)의 금속 산화막(114b)은 특히 막 밀도가 3.2g/cm3 이상, 더 바람직하게는 막 밀도가 3.6g/cm3 이상인 산화 알루미늄막을 사용하면 좋다. 산화 알루미늄막의 막 두께는 30nm 이상 150nm 이하, 바람직하게는 50nm 이상 100nm 이하이면 좋다. 금속 산화막(114b)으로서 산화 알루미늄막을 사용하고, 상기 산화 알루미늄막의 막 밀도를 상술한 값으로 함으로써, 물이나 수소가 산화물 반도체막으로 침입하여 확산되는 것을 억제할 수 있다. 또한, 산화물 반도체막으로부터 산소가 빠져나가는 것을 억제할 수 있다.
금속 산화막(114b)을 형성한 후에, 가열 처리를 행하여도 좋다. 가열 처리를 행함으로써, 산화물 반도체막(110)에 산소를 공급하여 막 내에 포함된 마이크로한 결함이나, 적층 계면의 결함을 수복할 수 있다. 따라서, 산화물 반도체막(110)은 더 고순도화되어 i형(진성)화할 수 있다. 상기 가열 처리의 온도는 300℃ 이상 350℃ 이하인 것이 바람직하다.
또한 보호막(114) 위에 트랜지스터(250)의 요철을 저감하기 위하여, 평탄화 절연막을 추가적으로 형성하여도 좋다. 평탄화 절연막으로서는 폴리이미드계 수지, 아크릴 수지, 벤조시클로부텐계 수지 등의 유기 재료를 사용할 수 있다.
또한, 금속 산화막(114b)에 접하여 산화 아연(ZnO), 인듐 주석 산화물(ITO), 산화 티타늄(TiOx), 알루미늄(Al), 티타늄(Ti) 중에서 선택된 하나 또는 이들의 적층막을 제공하여도 좋다.
산화 알루미늄막에 접하여 상기 금속 산화물이나 금속을 제공함으로써, 산화물 절연막(114a)과 금속 산화막(114b)인 산화 알루미늄막과의 사이에 모인 전하를 방출할 수 있고, 또한 보호막(114) 표면에 전하가 모이는 것을 억제할 수 있다.
상술한 바와 같이, 본 실시형태에 나타내는 산화물 반도체를 사용한 반도체 장치에 있어서, 산화물 반도체막에 접하는 보호막으로서 금속 산화막을 포함하는 막을 제공한다. 또한, 금속 산화막은 산화물 반도체막을 구성하는 산소 이외의 원소와 같은 족에 속하는 원소를 포함하는 재료로 형성하기 때문에, 금속 산화막과 산화물 반도체막이 접하는 구성으로 하면 계면 특성이 매우 안정적이다. 또한, 금속 산화막은, 물이나 수소가 산화물 반도체막에 침입하여 확산되는 것을 억제할 수 있다. 또한, 산화물 반도체막으로부터 산소가 빠져나가는 것을 억제할 수 있다.
또한 금속 산화막과 산화물 반도체막을 대기에 노출시키지 않고 진공 중에서 연속적으로 형성함으로써, 금속 산화막과 산화물 반도체막의 계면을 청정하게 유지할 수 있다.
따라서, 산화물 반도체를 사용한 반도체 장치에 있어서, 더 안정된 전기적 특성을 부여하고, 신뢰성이 높은 반도체 장치를 제공할 수 있다. 또한, 상기 반도체 장치의 제작 방법을 제공할 수 있다.
본 실시형태는 다른 실시형태와 적절히 조합하여 실시할 수 있다.
(실시형태 3)
실시형태 1에서 예시한 트랜지스터를 사용하여, 표시 기능을 갖는 반도체 장치(표시 장치라고도 함)를 제작할 수 있다. 또한 트랜지스터를 포함하는 구동 회로의 일부 또는 전체를 화소부와 같은 기판 위에 일체로 형성하여 시스템 온 패널(system-on-panel)을 형성할 수 있다.
도 5a에 있어서, 제 1 기판(401) 위에 형성된 화소부(402)를 둘러싸도록 씰재(405)가 제공되고, 제 2 기판(406)에 의하여 밀봉되어 있다. 도 5a에 있어서는, 제 1 기판(401) 위의 씰재(405)로 둘러싸인 영역과 상이한 영역에, 별도로 제공된 기판 위에 단결정 반도체막 또는 다결정 반도체막으로 형성된 주사선 구동 회로(404), 신호선 구동 회로(403)가 실장되어 있다. 또한 별도로 형성된 신호선 구동 회로(403), 주사선 구동 회로(404), 또는 화소부(402)에 공급되는 각종 신호 및 전위는 FPC(Flexible Printed Circuit)(418a) 및 FPC(418b)로부터 공급된다.
도 5b 및 도 5c에서 제 1 기판(401) 위에 제공된 화소부(402) 및 주사선 구동 회로(404)를 둘러싸도록 씰재(405)가 제공되어 있다. 또한 화소부(402)와 주사선 구동 회로(404) 위에 제 2 기판(406)이 제공되어 있다. 따라서, 화소부(402)와 주사선 구동 회로(404)는 제 1 기판(401)과 씰재(405)와 제 2 기판(406)에 의하여 표시 소자와 함께 밀봉되어 있다. 도 5b 및 도 5c에서는 제 1 기판(401) 위의 씰재(405)로 둘러싸인 영역과 상이한 영역에, 별도로 제공된 기판 위에 단결정 반도체막 또는 다결정 반도체막으로 형성된 신호선 구동 회로(403)가 실장되어 있다. 도 5b 및 도 5c에서는, 각종 신호 및 전위가 FPC(418)로부터, 별도로 형성된 신호선 구동 회로(403), 주사선 구동 회로(404), 또는 화소부(402)에 공급된다.
또한 도 5b 및 도 5c에서는, 신호선 구동 회로(403)를 별도로 형성하고, 제 1 기판(401)에 실장한 예를 도시하였지만, 이 구성에 한정되지 않는다. 주사선 구동 회로를 별도로 형성하여 실장하여도 좋고, 신호선 구동 회로의 일부 또는 주사선 구동 회로의 일부만을 별도 형성하여 실장하여도 좋다.
또한 별도로 형성한 구동 회로의 접속 방법은 특별히 한정되지 않고, COG(Chip On Glass) 방법, 와이어 본딩 방법, 또는 TAB(Tape Automated Bonding) 방법 등을 사용할 수 있다. 도 5a는 COG 방법에 의하여 신호선 구동 회로(403), 주사선 구동 회로(404)를 실장한 예이며, 도 5b는 COG 방법에 의하여 신호선 구동 회로(403)를 실장한 예이며, 도 5c는 TAB 방법에 의하여 신호선 구동 회로(403)를 실장한 예이다.
또한 표시 장치는 표시 소자가 밀봉된 상태의 패널과, 상기 패널에 컨트롤러를 포함하는 IC 등을 실장한 상태의 모듈을 포함한다.
또한 본 명세서 중에 있어서 표시 장치란 화상 표시 디바이스, 표시 디바이스, 또는 광원(조명 장치를 포함함)을 가리킨다. 또한 커넥터, 예를 들어 FPC 또는 TAB 테이프, 또는 TCP가 장착된 모듈, TAB 테이프나 TCP 끝에 프린트 배선판이 설치된 모듈, 또는 표시 소자에 COG 방식으로 IC(집적 회로)가 직접 실장된 모듈도 모두 표시 장치에 포함되는 것으로 한다.
또한, 제 1 기판(401) 위에 형성된 화소부(402) 및 주사선 구동 회로(404)는 복수의 트랜지스터를 가지며, 실시형태 1에서 예시한 트랜지스터를 적용할 수 있다.
표시 장치에 제공되는 표시 소자로서는 액정 소자(액정 표시 소자라고도 함), 발광 소자(발광 표시 소자라고도 함)를 사용할 수 있다. 발광 소자는 전류 또는 전압에 의하여 휘도가 제어되는 소자를 그 범주에 포함하고, 구체적으로는 무기 EL(Electro Luminescence), 유기 EL 등을 포함한다. 또한, 전자 잉크 등, 전기적 작용에 의하여 콘트라스트가 변화되는 표시 매체도 적용할 수 있다.
반도체 장치의 일 형태에 대하여, 도 6 및 도 7을 사용하여 설명한다. 도 6 및 도 7은 도 5b에 도시한 파선 Q-R에서의 단면도에 상당한다.
도 6 및 도 7에 도시한 바와 같이, 반도체 장치는 접속 단자 전극층(415) 및 단자 전극층(416)을 가지며, 접속 단자 전극층(415) 및 단자 전극층(416)은 FPC(418)가 갖는 단자와 이방성 도전막(419)을 통하여 전기적으로 접속되어 있다.
접속 단자 전극층(415)은 제 1 전극층(430)과 동일한 도전막으로 형성되고, 단자 전극층(416)은 트랜지스터(410) 및 트랜지스터(411)의 소스 전극층 및 드레인 전극층과 동일한 도전막으로 형성되어 있다.
또한 제 1 기판(401) 위에 형성된 화소부(402)와, 주사선 구동 회로(404)는 복수의 트랜지스터를 갖고, 도 6 및 도 7에서는 화소부(402)에 포함되는 트랜지스터(410)와, 주사선 구동 회로(404)에 포함되는 트랜지스터(411)를 예시하였다. 도 6에서는, 트랜지스터(410) 및 트랜지스터(411) 위에는 보호막(420)이 형성되고, 도 7에서는 추가적으로 절연막(421), 보호막(424)이 형성되어 있다. 또한 절연막(423)은 하지막으로서 기능하는 절연막이다.
본 실시형태에서는 트랜지스터(410), 트랜지스터(411)로서 실시형태 1에서 제시한 트랜지스터를 적용할 수 있다.
트랜지스터(410) 및 트랜지스터(411)는 산소 결손의 형성을 억제하고, 또 물이나 수소의 혼입을 억제한 산화물 반도체막을 갖는 트랜지스터이다. 따라서, 트랜지스터(410) 및 트랜지스터(411)는 전기적 특성 변동이 억제되어 전기적으로 안정적이다.
이와 같이 도 6 및 도 7에 도시한 본 실시형태의 반도체 장치로서 신뢰성이 높은 반도체 장치를 제공할 수 있다.
화소부(402)에 제공된 트랜지스터(410)는 표시 소자와 전기적으로 접속되어, 표시 패널을 구성한다. 표시 소자는 표시를 행할 수 있다면 특별히 한정되지 않고, 다양한 표시 소자를 사용할 수 있다.
도 6에 표시 소자로서 액정 소자를 사용한 액정 표시 장치의 예를 도시하였다. 도 6에서 표시 소자인 액정 소자(413)는 제 1 전극층(430), 제 2 전극층(431), 및 액정층(408)을 포함한다. 또한 액정층(408)을 끼우도록 배향막으로서 기능하는 절연막(432), 절연막(433)이 제공되어 있다. 제 2 전극층(431)은 제 2 기판(406) 측에 제공되고, 제 1 전극층(430)과 제 2 전극층(431)은 액정층(408)을 개재(介在)하여 적층하는 구성이 되어 있다.
또한, 스페이서(435)는 절연막을 선택적으로 에칭함으로써 얻어지는 기둥 형상(柱狀)의 스페이서이며, 액정층(408)의 막 두께(셀 갭)를 제어하기 위하여 제공되어 있다. 또한 구(球) 형상의 스페이서를 사용하여도 좋다.
표시 소자로서 액정 소자를 사용하는 경우, 서모트로픽 액정, 저분자 액정, 고분자 액정, 고분자 분산형 액정, 강유전성 액정, 반강유전성 액정 등을 사용할 수 있다. 이들 액정 재료는 조건에 따라 콜레스테릭(cholesteric)상, 스맥틱(smectic)상, 큐빅(Cubic)상, 키랄 네마틱(Chiral Nematic)상, 등방상 등을 나타낸다.
또한 배향막을 사용하지 않는 블루상을 나타내는 액정을 사용하여도 좋다. 블루상은 액정상의 하나이며, 콜레스테릭 액정을 계속적으로 승온시키면, 콜레스테릭상으로부터 등방상으로 전이하기 직전에 발현되는 상이다. 블루상은 좁은 온도 범위에서만 발현되기 때문에, 온도 범위를 개선하기 위하여 수 중량% 이상의 키랄제를 혼합시킨 액정 조성물을 사용하여 액정층에 사용한다. 블루상을 나타내는 액정과 키랄제를 함유한 액정 조성물은 응답 속도가 짧고, 광학적 등방성이기 때문에 배향 처리가 불필요하고, 시야각 의존성이 작다. 또한 배향막을 제공하지 않아도 되어 러빙 처리도 필요 없게 되기 때문에, 러빙 처리로 인한 정전 파괴를 방지할 수 있고, 제작 공정시의 액정 표시 장치의 불량이나 파손을 경감할 수 있다. 따라서, 액정 표시 장치의 생산성을 향상시킬 수 있게 된다. 산화물 반도체막을 사용하는 트랜지스터는 정전기의 영향으로 인하여 트랜지스터의 전기적인 특성이 현저하게 변동되어 설계 범위를 일탈할 우려가 있다. 따라서, 산화물 반도체막을 사용하는 트랜지스터를 갖는 액정 표시 장치에 블루상의 액정 재료를 사용하는 것이 더 효과적이다.
또한 액정 재료의 고유 저항은 1×109Ω·cm 이상이고, 바람직하게는 1×1011Ω·cm 이상이고, 더 바람직하게는 1×1012Ω·cm 이상이다. 또한 본 명세서에서의 고유 저항의 값은 20℃에서 측정한 값으로 한다.
액정 표시 장치에 제공되는 유지 용량의 크기는 화소부에 배치되는 트랜지스터의 누설 전류 등을 고려하여, 소정의 기간 동안 전하를 유지할 수 있도록 설정된다. 유지 용량의 크기는 트랜지스터의 오프 전류 등을 고려하여 설정하면 좋다. 산소 과잉 영역을 갖는 산화물 반도체막을 갖는 트랜지스터를 사용함으로써, 각 화소에서의 액정 용량에 대하여 1/3 이하, 바람직하게는 1/5 이하의 용량의 크기를 갖는 유지 용량을 제공하면 충분하다.
본 실시형태에서 사용하는, 산소 결손의 형성을 억제한 산화물 반도체막을 갖는 트랜지스터는 오프 상태에서의 전류값(오프 전류값)을 낮게 할 수 있다. 따라서, 화상 신호 등의 전기 신호의 유지 시간을 길게 할 수 있고, 전원 온(on) 상태에서는 기록 간격도 길게 설정할 수 있다. 따라서, 리프레쉬 동작의 빈도를 줄일 수 있기 때문에, 소비 전력을 억제하는 효과를 나타낸다.
또한 본 실시형태에서 사용하는, 산소 결손의 형성을 억제한 산화물 반도체막을 갖는 트랜지스터는 비교적 높은 전계 효과 이동도가 얻어지기 때문에 고속 구동이 가능하다. 예를 들어, 이와 같은 고속 구동이 가능한 트랜지스터를 액정 표시 장치에 사용함으로써, 화소부의 스위칭 트랜지스터와, 구동 회로부에 사용하는 드라이버 트랜지스터를 동일 기판 위에 형성할 수 있다. 즉 별도로 구동 회로로서, 실리콘 웨이퍼 등으로 형성된 반도체 장치를 사용할 필요가 없기 때문에, 반도체 장치의 부품 수를 삭감할 수 있다. 또한 화소부에도 고속 구동이 가능한 트랜지스터를 사용함으로써, 고화질 화상을 제공할 수 있다.
액정 표시 장치에는 TN(Twisted Nematic) 모드, IPS(In-Plane-Switching) 모드, FFS(Fringe Field Switching) 모드, ASM(Axially Symmetric aligned Micro-cell) 모드, OCB(Optical Compensated Birefringence) 모드, FLC(Ferroelectric Liquid Crystal) 모드, AFLC(AntiFerroelectric Liquid Crystal) 모드 등을 사용할 수 있다.
또한 노멀리 블랙(normally black)형 액정 표시 장치, 예를 들어 수직 배향(VA) 모드를 채용한 투과형 액정 표시 장치로 하여도 좋다. 수직 배향 모드로서는 몇 가지 모드를 열거할 수 있는데, 예를 들어 MVA(Multi-Domain Vertical Alignment) 모드, PVA(Patterned Vertical Alignment) 모드, ASV(Advanced Super-View) 모드 등을 사용할 수 있다. 또한 VA형 액정 표시 장치에도 적용할 수 있다. VA형이란 액정 표시 패널의 액정 분자의 배열을 제어하는 방식 중 하나이다. VA형은 전압이 인가되지 않을 때 패널면에 대하여 액정 분자가 수직 방향으로 향하는 방식이다. 또한 화소(픽셀)를 몇 개의 영역(서브 픽셀)으로 나누고 각각 다른 방향으로 분자를 배향하도록 구성되는 멀티 도메인화 또는 멀티 도메인 설계라는 방법을 사용할 수 있다.
또한 표시 장치에 있어서, 블랙 매트릭스(차광층), 편광 부재, 위상차 부재, 반사 방지 부재 등의 광학 부재(광학 기판) 등은 적절히 제공한다. 예를 들어, 편광 기판 및 위상차 기판에 의한 원편광을 사용하여도 좋다. 또한 광원으로서 백 라이트, 사이드 라이트 등을 사용하여도 좋다.
또한 화소부에서의 표시 방식은 프로그레시브 방식이나 인터레이스 방식 등을 사용할 수 있다. 또한 컬러 표시할 때, 화소에서 제어하는 색 요소로서는 RGB(R는 적색, G는 녹색, B는 청색을 나타냄)의 3색에 한정되지 않는다. 예를 들어, RGBW(W는 백색을 나타냄), 또는 RGB에 황색, 시안, 마젠타 등 중 하나 이상을 추가한 것이 있다. 또한 색 요소의 도트마다 그 표시 영역의 크기가 상이하여도 좋다. 다만, 기재된 발명은 컬러 표시의 표시 장치에 한정되지 않고, 흑백 표시의 표시 장치에 적용할 수도 있다.
또한, 표시 장치에 포함되는 표시 소자로서, 일렉트로 루미네선스(electroluminescence)를 이용하는 발광 소자를 적용할 수 있다. 일렉트로 루미네선스를 이용하는 발광 소자는 발광 재료가 유기 화합물인지 또는 무기 화합물인지에 따라 구별되고, 일반적으로는 발광 재료가 유기 화합물이라면 유기 EL 소자, 무기 화합물이라면 무기 EL 소자라고 불린다.
유기 EL 소자는 발광 소자에 전압을 인가함으로써, 전자 및 정공 각각이 한 쌍의 전극으로부터 발광성 유기 화합물을 함유한 층에 주입되어 전류가 흐른다. 그리고, 이들 캐리어(전자 및 정공)가 재결합함으로써, 발광성 유기 화합물이 여기 상태를 형성하고, 그 여기 상태가 기저 상태로 되돌아올 때 발광한다. 이와 같은 메커니즘 때문에, 이 발광 소자는 전류 여기형 발광 소자라고 불린다.
무기 EL 소자는 그 소자 구성에 의하여, 분산형 무기 EL 소자와 박막형 무기 EL 소자로 분류된다. 분산형 무기 EL 소자는 발광 재료의 입자를 바인더 내에 분산시킨 발광층을 갖고, 발광 메카니즘은 도너 준위와 억셉터 준위를 이용하는 도너-억셉터 재결합형 발광이다. 박막형 무기 EL 소자는 발광층을 유전체층 사이에 끼우고, 이것을 전극 사이에 끼운 구조이며, 발광 메커니즘은 금속 이온의 내각(內殼) 전자 천이를 이용하는 국재(局在)형 발광이다. 또한 여기서는, 발광 소자로서 유기 EL 소자를 사용하여 설명한다.
발광 소자는 발광을 추출하기 위하여 적어도 한 쌍의 전극 중 하나가 투광성을 가지면 좋다. 그리고, 기판 위에 트랜지스터 및 발광 소자를 형성하고, 기판과는 반대측의 면으로부터 발광을 추출하는 상면 사출, 기판측의 면으로부터 발광을 추출하는 하면 사출, 기판측 및 기판과는 반대측의 면으로부터 발광을 추출하는 양면 사출 구조의 발광 소자가 있고, 어느 사출 구조의 발광 소자라도 적용할 수 있다.
도 7에 표시 소자로서 발광 소자를 사용한 발광 장치의 예를 도시하였다. 표시 소자인 발광 소자(453)는 화소부(402)에 제공된 트랜지스터(410)와 전기적으로 접속되어 있다. 또한 발광 소자(453)의 구성은 제 1 전극층(430), 전계 발광층(452), 제 2 전극층(431)의 적층 구조이지만, 본 명세서에 나타낸 구조에 한정되지 않는다. 발광 소자(453)로부터 추출되는 광의 방향 등에 맞추어, 발광 소자(453)의 구성은 적절히 변경할 수 있다.
격벽(451)은 유기 절연 재료 또는 무기 절연 재료를 사용하여 형성한다. 특히, 감광성 수지 재료를 사용하여 제 1 전극층(430) 위에 개구부를 형성하고, 그 개구부의 측벽이 연속한 곡률을 갖고 형성되는 경사면이 되도록 형성되는 것이 바람직하다.
전계 발광층(452)은 단층으로 구성되어도 좋고, 복수의 층의 적층으로 구성되어도 좋다.
발광 소자(453)에 산소, 수소, 물, 이산화탄소 등이 침입하지 않도록 제 2 전극층(431) 및 격벽(451) 위에 보호막을 형성하여도 좋다. 보호막으로서는 질화 실리콘막, 질화산화 실리콘막, DLC(Diamond Like Carbon)막 등을 형성할 수 있다. 또한 제 1 기판(401), 제 2 기판(406), 및 씰재(405)에 의하여 밀봉된 공간에는 충전재(454)가 제공되고 밀봉되어 있다. 이와 같이 외기에 노출되지 않도록 기밀성이 높고, 탈 가스가 적은 보호 필름(접합 필름, 자외선 경화 수지 필름 등)이나 커버재로 패키징(봉입)하는 것이 바람직하다.
충전재(454)로서, 질소나 아르곤 등의 불활성 기체 외에, 자외선 경화 수지 또는 열 경화 수지를 사용할 수 있고, PVC(폴리염화비닐), 아크릴 수지, 폴리이미드계 수지, 에폭시 수지, 실리콘(silicone) 수지, PVB(폴리비닐부티랄), 또는 EVA(에틸렌초산비닐 수지)를 사용할 수 있다. 예를 들어, 충전재로서 질소를 사용하면 좋다.
또한 필요하다면, 발광 소자의 사출면에 편광판, 또는 원형 편광판(타원 편광판을 포함함), 위상차판(λ/4 파장판, λ/2 파장판), 컬러 필터 등의 광학 필름을 적절히 제공하여도 좋다. 또한 편광판 또는 원 편광판에 반사 방지막을 제공하여도 좋다. 예를 들어, 표면의 요철에 따라 반사광을 확산시켜 반사를 저감할 수 있는 눈부심 방지(anti-glare) 처리를 실시할 수 있다.
또한 도 6 및 도 7에서 제 1 기판(401) 및 제 2 기판(406)으로서 유리 기판 외에 가요성을 갖는 기판도 사용할 수 있고, 예를 들어, 투광성을 갖는 플라스틱 기판 등을 사용할 수 있다. 플라스틱으로서는, FRP(Fiberglass-Reinforced Plastics)판, PVF(폴리비닐플루오라이드) 필름, 폴리에스테르 필름 또는 아크릴 수지 필름을 사용할 수 있다. 또한 알루미늄 포일을 PVF 필름이나 폴리에스테르 필름 사이에 끼운 구조의 시트를 사용할 수도 있다.
본 실시형태에서는 보호막(420)으로서 산화 실리콘막을 사용하고, 도 7의 보호막(424)으로서 산화 알루미늄막을 사용한다. 보호막(420), 보호막(424)은 스퍼터링법이나 플라즈마 CVD법에 의하여 형성할 수 있다.
산화물 반도체막 위에 보호막(424)으로서 제공된 산화 알루미늄막은 막 밀도가 3.2g/cm3 이상, 더 바람직하게는 막 밀도가 3.6g/cm3 이상인 것이 바람직하다. 그렇게 함으로써, 산화 알루미늄막은 수소, 물 등의 불순물 및 산소의 양쪽 모두에 대하여 막을 통과시키지 않는 차단 효과(블록 효과)가 높다.
따라서, 산화 알루미늄막은 제작 공정 중 및 제작 후에, 변동 요인이 되는 수소, 물 등의 불순물이 산화물 반도체막으로 혼입되는 것, 및 산화물 반도체막을 구성하는 주성분 재료인 산소가 산화물 반도체막으로부터 방출되는 것을 방지하는 보호막으로서 기능한다.
또한 보호막(420)으로서 산화물 반도체막과 접하여 제공된 산화 실리콘막은 산소를 산화물 반도체막으로 공급하는 기능을 갖는다. 따라서, 보호막(420)은 산소를 많이 함유한 산화 절연막이 바람직하다.
트랜지스터(410) 및 트랜지스터(411)는 고순도화되고, 산소 결손의 형성을 억제한 산화물 반도체막을 갖는다. 또한 트랜지스터(410) 및 트랜지스터(411)는 게이트 절연막으로서 질화산화 실리콘막, 산화질화 실리콘막, 및 금속 산화막으로 구성되어 있다. 게이트 절연막을 이와 같은 구성으로 함으로써, 특성 변동이 억제되어 전기적으로 안정적이다.
또한 평탄화 절연막으로서 기능하는 절연막(421)은 아크릴 수지, 폴리이미드계 수지, 벤조사이클로부텐계 수지, 폴리아미드 수지, 에폭시 수지 등의 내열성을 갖는 유기 재료를 사용할 수 있다. 또한 이들 재료로 형성되는 절연막을 복수 적층시킴으로써, 절연막(421)을 형성하여도 좋다.
절연막(421)의 형성 방법은 특별히 한정되지 않고, 그 재료에 따라 스퍼터링법, SOG법, 스핀 코트, 딥, 스프레이 도포, 액적 토출법(잉크젯법 등), 인쇄법(스크린 인쇄, 오프셋 인쇄 등), 닥터 나이프, 롤 코터, 커튼 코터, 나이프 코터 등을 사용할 수 있다.
표시 장치는 광원 또는 표시 소자로부터의 광을 투과시켜 표시를 행한다. 따라서, 광이 투과하는 화소부에 제공되는 기판, 절연막, 도전막 등의 박막은 모두 가시광의 파장 영역의 광에 대하여 투광성을 갖는 것으로 한다.
표시 소자에 전압을 인가하는 제 1 전극층 및 제 2 전극층(화소 전극층, 공통 전극층, 대향 전극층 등이라고도 함)에서는 추출하는 광의 방향, 전극층이 제공되는 장소, 및 전극층의 패턴 구조에 따라 투광성, 반사성을 선택하면 좋다.
제 1 전극층(430), 제 2 전극층(431)은 산화 텅스텐을 함유한 인듐 산화물, 산화 텅스텐을 함유한 인듐아연 산화물, 산화 티타늄을 함유한 인듐 산화물, 산화 티타늄을 함유한 인듐주석 산화물, ITO, 인듐아연 산화물, 산화 실리콘을 첨가한 인듐 주석 산화물, 그래핀 등의 투광성을 갖는 도전성 재료를 사용할 수 있다.
또한 제 1 전극층(430), 제 2 전극층(431)은 텅스텐(W), 몰리브덴(Mo), 지르코늄(Zr), 하프늄(Hf), 바나듐(V), 니오븀(Nb), 탄탈(Ta), 크롬(Cr), 코발트(Co), 니켈(Ni), 티타늄(Ti), 백금(Pt), 알루미늄(Al), 구리(Cu), 은(Ag) 등의 금속, 또는 그 합금, 또는 그 금속 질화물 중에서 하나 또는 복수 종류를 사용하여 형성할 수 있다.
또한 제 1 전극층(430), 제 2 전극층(431)으로서, 도전성 고분자(도전성 폴리머라고도 함)를 함유한 도전성 조성물을 사용하여 형성할 수 있다. 도전성 고분자로서는 소위 π전자 공액계 도전성 고분자를 사용할 수 있다. 예를 들어, 폴리아닐린 또는 그 유도체, 폴리피롤 또는 그 유도체, 폴리티오펜 또는 그 유도체, 또는 아닐린, 피롤, 및 티오펜 중 2종 이상으로 이루어진 공중합체 또는 그 유도체 등을 들 수 있다.
또한 트랜지스터는 정전기 등으로 인하여 파괴되기 쉽기 때문에, 구동 회로를 보호하기 위한 보호 회로를 제공하는 것이 바람직하다. 보호 회로는 비선형 소자를 사용하여 구성하는 것이 바람직하다.
상술한 바와 같이, 상술한 실시형태에서 제시한 트랜지스터를 적용함으로써, 다양한 기능을 갖는 반도체 장치를 제공할 수 있다.
상술한 바와 같이, 막 밀도가 3.2g/cm3 이상, 더 바람직하게는 막 밀도가 3.6g/cm3 이상인 산화 알루미늄막을 형성함으로써, 트랜지스터를 사용하고 표시 기능을 갖는 반도체 장치에 있어서 대기로부터 물이나 수소가 산화물 반도체막으로 침입하여 확산되는 것을 억제할 수 있다. 따라서, 트랜지스터는 전기적 특성 변동이 억제되어 전기적으로 안정적이다. 따라서, 상기 트랜지스터를 사용함으로써 신뢰성이 높은 반도체 장치를 제공할 수 있다.
본 실시형태는, 다른 실시형태와 적절히 조합하여 실시할 수 있다.
(실시형태 4)
본 명세서에서 기재한 반도체 장치는 다양한 전자 기기(게임기도 포함함)에 적용할 수 있다. 전자 기기로서는, 예를 들어 텔레비전 장치(텔레비전, 또는 텔레비전 수신기라고도 함), 컴퓨터용 등의 모니터, 디지털 카메라, 디지털 비디오 카메라, 디지털 포토 프레임, 휴대 전화기(휴대 전화, 휴대 전화 장치라고도 함), 휴대형 게임기, 휴대 정보 단말, 음향 재생 장치, 파친코(pachinko)기 등의 대형 게임기 등을 들 수 있다. 상술한 실시형태에서 설명한 반도체 장치를 구비한 전자 기기의 예에 대해서 설명하기로 한다.
도 8a는 노트북 퍼스널 컴퓨터이며, 본체(3001), 하우징(3002), 표시부(3003), 키보드(3004) 등으로 구성되어 있다. 상술한 실시형태 중 임의의 실시형태에서 제시한 반도체 장치를 표시부(3003)에 적용함으로써, 신뢰성이 높은 노트북 퍼스널 컴퓨터를 실현할 수 있다.
도 8b는 휴대 정보 단말(PDA)이며, 본체(3021)에는 표시부(3023)와 외부 인터페이스(3025)와 조작 버튼(3024) 등이 제공되어 있다. 또한 조작용 부속품으로서 스타일러스(stylus)(3022)가 있다. 상술한 실시형태 중 임의의 실시형태에서 제시한 반도체 장치를 표시부(3023)에 적용함으로써, 신뢰성이 더 높은 휴대 정보 단말(PDA)로 할 수 있다.
도 8c는 전자 서적의 일례를 도시한 것이다. 예를 들어, 전자 서적은 2개의 하우징(2701, 2703)으로 구성되어 있다. 하우징(2701) 및 하우징(2703)은 축(軸)부(2711)에 의하여 일체로 되어, 상기 축부(2711)를 축으로 하여 개폐(開閉) 동작을 행할 수 있다. 이와 같은 구성으로 함으로써, 종이 서적과 같은 동작을 행할 수 있다. 또한, 이와 같은 구성으로 함으로써 외부로부터의 더 강한 충격에도 견딜 수 있게 된다. 또한, 상기 축부(2711)를 떼어 하우징(2701)과 하우징(2703)을 분리할 수도 있다.
하우징(2701)에는 표시부(2705)가 내장되고, 하우징(2703)에는 표시부(2707)가 내장되어 있다. 표시부(2705) 및 표시부(2707)는 연속한 하나의 화면을 표시하는 구성으로 하여도 좋고, 상이한 화면을 표시하는 구성으로 하여도 좋다. 상이한 화면을 표시하는 구성으로 함으로써, 예를 들어 오른쪽 표시부(도 8c에서는 표시부(2705))에 글을 표시하고, 왼쪽 표시부(도 8c에서는 표시부(2707))에 화상을 표시할 수 있다. 상술한 실시형태 중 임의의 실시형태에서 제시한 반도체 장치를 표시부(2705), 표시부(2707)에 적용함으로써, 신뢰성이 높은 전자 서적으로 할 수 있다. 표시부(2705)로서 반투과형 또는 반사형의 액정 표시 장치를 사용하는 경우, 비교적 밝은 환경하에서 사용되는 것도 예상되기 때문에, 태양 전지를 제공하고 태양 전지에 의한 발전 및 배터리에 의한 충전을 행할 수 있도록 하여도 좋다. 또한 배터리로서는 리튬 이온 전지를 사용하면, 소형화를 도모할 수 있는 등 장점이 있다.
또한 도 8c는 하우징(2701)에 조작부 등을 구비한 예를 도시한 것이다. 예를 들어, 하우징(2701)에서 전원(2721), 조작키(2723), 스피커(2725) 등을 구비한다. 조작키(2723)에 의하여 페이지를 넘길 수 있다. 또한 하우징의 표시부와 동일 면에 키보드나 포인팅 디바이스 등을 구비한 구성으로 하여도 좋다. 또한 하우징의 뒷면이나 측면에 외부 접속용 단자(이어폰 단자, USB 단자 등), 기록 매체 삽입부 등을 구비한 구성으로 하여도 좋다. 또한 전자 서적은 전자 사전으로서의 기능을 갖는 구성으로 하여도 좋다.
또한 전자 서적은 무선으로 정보를 송수신할 수 있는 구성으로 하여도 좋다. 무선에 의하여 전자 서적 서버로부터 원하는 서적 데이터 등을 구입하여, 다운로드하는 구성으로 할 수도 있다.
도 8d는 휴대 전화기이며, 2개의 하우징(2800, 2801)으로 구성되어 있다. 하우징(2801)에는 표시 패널(2802), 스피커(2803), 마이크로폰(2804), 포인팅 디바이스(2806), 카메라용 렌즈(2807), 외부 접속 단자(2808) 등을 구비한다. 또한 하우징(2800)은 휴대 전화기를 충전하는 태양 전지 셀(2810), 외부 메모리 슬롯(2811) 등을 구비한다. 또한 안테나는 하우징(2801) 내부에 내장되어 있다. 상술한 실시형태 중 임의의 실시형태에서 제시한 반도체 장치를 표시 패널(2802)에 적용함으로써, 신뢰성이 높은 휴대 전화기로 할 수 있다.
또한 표시 패널(2802)은 터치 패널을 구비하고, 도 8d에는 영상 표시된 복수의 조작 키(2805)를 점선으로 도시하였다. 또한 태양 전지 셀(2810)에서 출력되는 전압을 각 회로에 필요한 전압으로 승압하기 위한 승압 회로도 실장하였다.
표시 패널(2802)은 사용 형태에 따라 표시 방향이 적절히 변화한다. 또한 표시 패널(2802)과 동일 면 위에 카메라용 렌즈(2807)를 구비하기 때문에, 영상 전화를 할 수 있다. 스피커(2803) 및 마이크로폰(2804)은 음성 통화에 한정되지 않고, 영상 전화, 녹음, 재생 등이 가능하다. 또한, 하우징(2800)과 하우징(2801)은 슬라이드하여, 도 8d에 도시한 바와 같이 펼친 상태로부터 겹친 상태로 할 수 있어 휴대에 적합한 소형화가 가능하다.
외부 접속 단자(2808)는 AC 어댑터 및 USB 케이블 등의 각종 케이블과 접속할 수 있고, 충전 및 퍼스널 컴퓨터 등과의 데이터 통신을 행할 수 있다. 또한 외부 메모리 슬롯(2811)에 기록 매체를 삽입하여, 보다 대량의 데이터 보존 및 이동에 대응할 수 있다.
또한, 상기 기능에 더하여, 적외선 통신 기능, 텔레비전 수신 기능 등을 구비한 것이라도 좋다.
도 8e는 디지털 비디오 카메라이며, 본체(3051), 표시부 A(3057), 접안부(3053), 조작 스위치(3054), 표시부 B(3055), 배터리(3056) 등으로 구성되어 있다. 상술한 실시형태 중 임의의 실시형태에서 제시한 반도체 장치를 표시부 A(3057), 표시부 B(3055)에 적용함으로써, 신뢰성이 높은 디지털 비디오 카메라로 할 수 있다.
도 8f는 텔레비전 장치의 일례를 도시한 것이다. 텔레비전 장치는 하우징(9601)에 표시부(9603)가 내장되어 있다. 표시부(9603)에 의하여 영상을 표시할 수 있다. 또한, 여기서는 스탠드(9605)에 의하여 하우징(9601)을 지지한 구성을 제시한다. 상술한 실시형태 중 임의의 실시형태에서 제시한 반도체 장치를 표시부(9603)에 적용함으로써, 신뢰성이 높은 텔레비전 장치로 할 수 있다.
텔레비전 장치는 하우징(9601)이 구비하는 조작 스위치나, 별도로 제공되는 리모트 컨트롤러에 의하여 조작할 수 있다. 또한 리모트 컨트롤러에, 상기 리모트 컨트롤러로부터 출력하는 정보를 표시하는 표시부를 제공한 구성으로 하여도 좋다.
또한 텔레비전 장치는 수신기나 모뎀 등을 구비한 구성으로 한다. 수신기에 의하여 일반적인 텔레비전 방송을 수신할 수 있고, 또 모뎀을 통하여 유선 또는 무선에 의한 통신 네트워크에 접속함으로써, 일방향(송신자로부터 수신자) 또는 쌍방향(송신자와 수신자간 또는 수신자들간 등)의 정보 통신을 행할 수도 있다.
본 실시형태는 다른 실시형태와 적절히 조합하여 실시할 수 있다.
(실시예)
본 실시예에서는 기재된 발명에 따른 반도체 장치에서, 사용할 수 있는 금속 산화막의 일례로서 산화 알루미늄막에 대한 평가를 하였다. 도 9a 내지 도 14b를 사용하여 설명한다. 또한 평가 방법으로서는 X선 반사율 측정법(XRR: X-ray Reflectometry), 2차 이온 질량 분석법(SIMS: Secondary Ion Mass Spectrometry), 및 승온 탈리 가스 분광법(TDS: Thermal Desorption Spectrometry)을 사용하였다.
우선, XRR 측정에 의한 평가를 나타낸다. XRR 측정에서 사용한 샘플의 구조를 도 9a 및 도 9b에 도시하였다.
도 9a 및 도 9b에 도시한 샘플은 유리 기판(502) 위에 금속 산화막(512a)과, 금속 산화막(512b)을 각각 형성하였다.
금속 산화막(512a)은 스퍼터링 장치를 사용하여 산화 알루미늄막을 형성하였다. 금속 산화막(512a)의 형성 조건으로서는 기판 온도는 실온으로 하고, O2＝50sccm(O2＝100%), 전력 6kW(DC-Pulse 전원, Pulse＝300kHz), 압력 0.4Pa, 막 두께 100nm로 하였다. 또한 스퍼터링 타깃으로서는 금속 알루미늄 타깃을 사용하였다.
금속 산화막(512b)은 스퍼터링 장치를 사용하여 산화 알루미늄막을 형성하였다. 금속 산화막(512b)의 형성 조건으로서는 기판 온도는 150℃로 하고, O2＝300sccm(O2＝100%), 전력 30kW(AC 전원), 압력 0.7Pa, 막 두께 100nm로 하였다. 또한 스퍼터링 타깃으로서는 금속 알루미늄 타깃을 사용하였다.
도 9a에 도시된 구조를 갖는 샘플을 샘플 1, 도 9b에 도시된 구조를 갖는 샘플을 샘플 2로 하고, XRR 측정에 의하여 각 산화 알루미늄막의 막 밀도를 평가하였다. 또한 XRR 측정은 각 샘플의 면 내를 3군데 측정하였다. 또한 산화 알루미늄막의 조성을 이상적인 조성인 Al2O3(Z:A=0.4882(Z: 원자 번호/A: 질량수))로 하여 사용하여 산출하였다.
측정 결과를 도 10에 도시하였다. 도 10을 보면 알 수 있듯이, 샘플 1은 산화 알루미늄막의 막 밀도가 약 3.0g/cm3이고, 샘플 2는 산화 알루미늄막의 막 밀도가 약 3.8g/cm3이었다.
다음에, SIMS 분석에 의한 평가를 나타내었다. SIMS 분석에 사용한 샘플의 구조를 도 11a 및 도 11b에 도시하였다.
도 11a 및 도 11b에 도시된 평가용 샘플은 유리 기판(502) 위에 산화 실리콘막(504a) 및 산화 실리콘막(504b)을 각각 형성하고, 산화 실리콘막(504a) 및 산화 실리콘막(504b) 위에 금속 산화막(513a) 및 금속 산화막(513b)을 각각 형성하였다. 또한 도 11a에 도시된 구조를 갖는 샘플을 샘플 3, 도 11b에 도시된 구조를 갖는 샘플을 샘플 4로 하였다.
산화 실리콘막(504a)의 형성 조건으로서는 스퍼터링법을 사용하고, 기판 온도를 200℃로 하고, O2＝50sccm(O2＝100%), 전력 6kW(DC-Pulse 전원, Pulse＝300kHz), 압력 0.4Pa, 막 두께 100nm로 하였다.
산화 실리콘막(504b)의 형성 조건으로서는 스퍼터링법을 사용하고, 기판 온도를 실온으로 하고, O2＝300sccm(O2＝100%), 전력 6kW(AC 전원), 압력 0.7Pa, 막 두께 400nm로 하였다.
금속 산화막(513a)은 스퍼터링 장치를 사용하여 산화 알루미늄막을 형성하였다. 금속 산화막(513a)의 형성 조건으로서는 기판 온도는 실온으로 하고, O2＝50sccm(O2＝100%), 전력 6kW(DC-Pulse 전원, Pulse＝300kHz), 압력 0.4Pa, 막 두께 50nm로 하였다. 또한 스퍼터링 타깃으로서는 금속 알루미늄 타깃을 사용하였다.
금속 산화막(513b)은 스퍼터링 장치를 사용하여 산화 알루미늄막을 형성하였다. 금속 산화막(513b)의 형성 조건으로서는 기판 온도는 150℃로 하고, O2＝300sccm(O2＝100%), 전력 30kW(AC 전원), 압력 0.7Pa, 막 두께 100nm로 하였다. 또한 스퍼터링 타깃으로서는 금속 알루미늄 타깃을 사용하였다.
또한 금속 산화막(513a) 및 금속 산화막(513b)의 산화 알루미늄막의 막 밀도는 각각 3.0g/cm3, 3.8g/cm3로 하였다.
상술한 샘플 3 및 샘플 4의 구조를 표 1에 나타낸다.
구조 산화 알루미늄막
막 밀도[g/cm3]
샘플 3 유리＼산화 실리콘(100nm)＼산화 알루미늄(50nm) 3.0
샘플 4 유리＼산화 실리콘(400nm)＼산화 알루미늄(100nm) 3.8
표 1에 나타낸 샘플 3 및 샘플 4에 대하여 프레셔 쿠커 테스트(PCT: Pressure Cooker Test)를 행하였다. 본 실시예에서는 PCT 시험으로서, 온도 130℃, 습도 85%(기체 중에 함유되는 수증기의 체적비율이 H2O(물): D2O(중수)=3:1), 2.3기압(0.23MPa)의 조건으로 샘플 3 및 샘플 4를 100시간 동안 유지하였다.
본 실시예에 있어서, 중수(Deuterated Water) 등으로 표현한 "D 원자"란, 질량수가 2인 수소 원자(2H)를 가리킨다.
PCT 시험 후의 샘플 3 및 샘플 4의 SIMS 분석으로서, SSDP(Substrate Side Depth Profile)-SIMS를 사용하여 막 내의 수소(H) 원자 및 중수소(D) 원자의 농도 측정을 행하였다. 샘플 3 및 샘플 4의 평가 결과를 각각 도 12a 및 도 12b에 도시하였다.
또한 SIMS 분석은 그 측정 원리상 시료 표면 근방이나 재질이 상이한 막과의 적층 계면 근방의 데이터를 정확하게 얻기 어려운 것으로 알려져 있다. 따라서, 막 내의 수소(H) 원자 및 중수소(D) 원자 농도의 두께 방향의 분포를 SIMS로 분석하는 경우, 대상이 되는 막이 존재하는 범위에 있어서 극단적인 변동이 없고 거의 일정한 강도를 얻을 수 있는 영역에서의 평균값을 채용한다.
도 12a를 보면 알 수 있듯이, 샘플 3의 산화 실리콘막(504a)의 막 내의 수소(H) 원자 및 중수소(D) 원자의 농도는 각각 1.4×1021atoms/cm3, 2.9×1020atoms/cm3이었다.
도 12b를 보면 알 수 있듯이, 샘플 4의 산화 실리콘막(504b)의 막 내의 수소(H) 원자 및 중수소(D) 원자의 농도는 각각 2.2×1019atoms/cm3, 검출 하한 이하였다. 또한 본 실시예에서의 SIMS 분석의 중수소(D) 원자 농도의 검출 하한은 1.0×1016atoms/cm3이다.
또한 본 실시예의 SIMS 분석 결과는 모두 산화 실리콘막의 표준 시료에 의하여 정량한 결과를 나타냈다.
도 12a 및 도 12b를 보면, 산화 알루미늄막의 막 밀도를 약 3.0g/cm3로 한 샘플 3에서는 수소(H) 원자 및 중수소(D) 원자가 산화 알루미늄막을 통과하여 산화 실리콘막 내로 확산되는 것을 알 수 있다. 한편, 산화 알루미늄막의 막 밀도를 약 3.8g/cm3로 한 샘플 4에서는 수소(H) 원자 및 중수소(D) 원자가 산화 알루미늄막 내로 확산되는 것이 억제된 것을 알 수 있다. 샘플 4를 보면 수소(H) 원자 및 중수소(D) 원자 양쪽 모두가 산화 알루미늄막의 30nm 부근에서 급격히 농도가 저하되는 현상이 나타난 바에 의해, 샘플 3과 마찬가지로 산화 알루미늄막의 막 두께를 50nm로 하더라도 수소(H) 원자 및 중수소(D) 원자를 억제할 수 있는 것으로 시사되어 있다.
상술한 바와 같이 산화 알루미늄막의 막 밀도에 따라, 수소(H) 원자 및 중수소(D) 원자에 대한 배리어성이 상이한 것이 확인되었다.
다음에, TDS 분석에 의한 평가를 나타낸다. TDS 분석에 사용한 샘플의 구조를 도 13a 및 도 13b에 도시하였다.
도 13a에 도시한 샘플은 유리 기판(502) 위에 질화 실리콘막(505)을 형성하였다. 도 13b에 도시한 샘플은 유리 기판(502) 위에 질화 실리콘막(505)을 형성하고, 질화 실리콘막(505) 위에 금속 산화막(514)으로서 산화 알루미늄막을 형성하였다.
질화 실리콘막(505)의 형성 조건은 플라즈마 CVD 장치를 사용하고, 기판 온도를 220℃로 하고, SiH4＝270sccm, H2＝4000sccm, N2O＝2700sccm, 막 두께 100nm로 하였다.
금속 산화막(514)은 스퍼터링 장치를 사용하여 산화 알루미늄막을 형성하였다. 산화 알루미늄막의 형성 조건으로서는 기판 온도는 150℃로 하고, O2＝300sccm(O2=100%), 전력 30kW(AC 전원), 압력 0.7Pa, 막 두께 100nm로 하였다.
또한 도 13a에 도시된 구조를 갖는 샘플을 샘플 5, 도 13b에 도시된 구조를 갖는 샘플을 샘플 6으로 하며, 샘플 5 및 샘플 6의 TDS 분석을 행하였다. 도 14a에 각 샘플의 m:z(m:질량, z:전하)＝2(H2)의 TDS 결과를, 도 14b에 m/z＝18(H2O)의 TDS 결과를 각각 도시하였다. 또한, 도 14a 및 도 14b에서 횡축은 기판 온도를, 종축은 검출 강도를 나타낸다.
도 14a를 보면 알 수 있듯이, 샘플 5에 대해서는 350℃ 부근에 피크를 갖고, 수소(H2)의 검출이 확인된다. 이 검출은 질화 실리콘막(505) 내에 함유된 H2라고 생각된다. 한편, 샘플 6에 대해서는 측정 범위 내에서는 대략 평탄한 강도 분포가 되며, 수소(H2)가 현저히 방출되는 것은 보이지 않았다. 이것은 질화 실리콘막(505) 내에 함유된 H2는 금속 산화막(514)에 의하여, 외부로의 방출이 억제된다고 생각된다.
도 14b를 보면 알 수 있듯이, 샘플 5 및 샘플 6 양쪽 모두가 50℃ 내지 100℃ 부근에 물(H2O)의 피크를 갖지만, 이 피크는 샘플 표면에 부착되어 있는 흡착 수분이라고 생각된다. 또한 샘플 5와 샘플 6을 비교하면, 샘플 6이 샘플 5보다 H2O의 방출량이 적다. 그러므로, 금속 산화막(514)을 최표면으로 함으로써, 표면에 부착되는 흡착 수분이 감소된 가능성이 시사된다.
상술한 바와 같이 질화 실리콘막의 상방으로 금속 산화막을 형성함으로써, 질화 실리콘막 내에 수분이나 수소 등이 함유되어도 상기 금속 산화막에 의하여 이들의 방출이 억제되는 것이 확인되었다.
본 실시예에서는 다른 실시형태와 적절히 조합하여 실시할 수 있다.
102: 기판
104: 하지 절연막
106: 게이트 전극
108: 게이트 절연막
110: 산화물 반도체막
112a: 소스 전극
112b: 드레인 전극
114: 보호막
114a: 산화물 절연막
114b: 금속 산화막
150: 트랜지스터
208a: 게이트 절연막
208b: 금속 산화막
250: 트랜지스터
401: 제 1 기판
402: 화소부
403: 신호선 구동 회로
404: 주사선 구동 회로
405: 씰재
406: 기판
408: 액정층
410: 트랜지스터
411: 트랜지스터
413: 액정 소자
415: 접속 단자 전극층
416: 단자 전극층
418: FPC
418a: FPC
418b: FPC
419: 이방성 도전막
420: 보호막
421: 절연막
423: 절연막
424: 보호막
430: 제 1 전극층
431: 제 2 전극층
432: 절연막
433: 절연막
435: 스페이서
451: 격벽
452: 전계 발광층
453: 발광 소자
454: 충전재
502: 유리 기판
504a: 산화 실리콘막
504b: 산화 실리콘막
505: 질화 실리콘막
512a: 금속 산화막
512b: 금속 산화막
513a: 금속 산화막
513b: 금속 산화막
514: 금속 산화막
2701: 하우징
2703: 하우징
2705: 표시부
2707: 표시부
2711: 축부
2721: 전원
2723: 조작 키
2725: 스피커
2800: 하우징
2801: 하우징
2802: 표시 패널
2803: 스피커
2804: 마이크로폰
2805: 조작 키
2806: 포인팅 디바이스
2807: 카메라용 렌즈
2808: 외부 접속 단자
2810: 태양 전지 셀
2811: 외부 메모리 슬롯
3001: 본체
3002: 하우징
3003: 표시부
3004: 키보드
3021: 본체
3022: 스타일러스
3023: 표시부
3024: 조작 버튼
3025: 외부 인터페이스
3051: 본체
3053: 접안부
3054: 조작 스위치
3056: 배터리
9601: 하우징
9603: 표시부
9605: 스탠드

Claims (22)

  1. 반도체 장치에 있어서,
    절연 표면 위의 산화물 반도체막과;
    상기 산화물 반도체막 위의 소스 전극 및 드레인 전극과;
    상기 소스 전극 및 상기 드레인 전극 위에서 접하는 산화물 절연막과;
    상기 산화물 절연막 위의 제 1 금속 산화막을 포함하고,
    상기 제 1 금속 산화막은 막 밀도가 3.2g/cm3 이상인, 반도체 장치.
  2. 제 1 항에 있어서,
    상기 산화물 반도체막에 접하는 제 2 금속 산화막을 더 포함하는, 반도체 장치.
  3. 제 1 항에 있어서,
    상기 제 1 금속 산화막은 산화 알루미늄을 함유한 막인, 반도체 장치.
  4. 제 1 항에 있어서,
    상기 제 1 금속 산화막은 Ga-Zn계 산화물막인, 반도체 장치.
  5. 제 1 항에 있어서,
    상기 산화물 반도체막은 인듐, 아연, 갈륨, 지르코늄, 주석, 가돌리늄, 티타늄, 및 세륨의 산화물 중에서 적어도 어느 하나를 포함하는, 반도체 장치.
  6. 반도체 장치에 있어서,
    게이트 전극과;
    상기 게이트 전극 위의 게이트 절연막과;
    상기 게이트 절연막 위의 산화물 반도체막과;
    상기 산화물 반도체막 위의 소스 전극 및 드레인 전극과;
    상기 산화물 반도체막, 상기 소스 전극 및 상기 드레인 전극 위의 보호막을 포함하고,
    상기 보호막은 산화물 절연막 위에 제 1 금속 산화막이 제공된 적층막이고,
    상기 제 1 금속 산화막은 막 밀도가 3.2g/cm3 이상인, 반도체 장치.
  7. 제 6 항에 있어서,
    상기 제 1 금속 산화막은 산화 알루미늄을 함유한 막인, 반도체 장치.
  8. 제 6 항에 있어서,
    상기 제 1 금속 산화막은 Ga-Zn계 산화물막인, 반도체 장치.
  9. 제 6 항에 있어서,
    상기 보호막의 상기 제 1 금속 산화막과 접하는 도전막을 더 포함하는, 반도체 장치.
  10. 제 9 항에 있어서,
    상기 도전막은 산화 아연, 인듐 주석 산화물, 산화 티타늄, 알루미늄, 및 티타늄 중에서 적어도 어느 하나를 포함하는, 반도체 장치.
  11. 제 6 항에 있어서,
    상기 산화물 반도체막은 인듐, 아연, 갈륨, 지르코늄, 주석, 가돌리늄, 티타늄, 및 세륨의 산화물 중에서 적어도 어느 하나를 포함하는, 반도체 장치.
  12. 제 6 항에 있어서,
    상기 게이트 절연막 위에서 접하는 제 2 금속 산화막을 더 포함하는, 반도체 장치.
  13. 제 6 항에 있어서,
    상기 게이트 전극 아래에서 접하는 하지 절연막을 더 포함하고,
    상기 하지 절연막은 상기 게이트 전극에 접하는 제 3 금속 산화막을 포함하고,
    상기 제 3 금속 산화막의 막 밀도는 3.2g/cm3 이상인, 반도체 장치.
  14. 반도체 장치의 제작 방법에 있어서,
    게이트 전극을 형성하는 단계와;
    상기 게이트 전극 위에 게이트 절연막을 형성하는 단계와;
    상기 게이트 절연막을 형성한 후에 가열 처리를 행하는 단계와;
    상기 게이트 절연막 위에 산화물 반도체막을 형성하는 단계와;
    상기 산화물 반도체막 위에 소스 전극 및 드레인 전극을 형성하는 단계와;
    상기 소스 전극 및 상기 드레인 전극을 형성한 후에 보호막을 형성하는 단계를 포함하고,
    상기 보호막은 산화물 절연막 위에 제 1 금속 산화막이 제공된 적층막이고,
    상기 제 1 금속 산화막은 막 밀도가 3.2g/cm3 이상인, 반도체 장치의 제작 방법.
  15. 제 14 항에 있어서,
    상기 제 1 금속 산화막은 산화 알루미늄을 함유한 막인, 반도체 장치의 제작 방법.
  16. 제 14 항에 있어서,
    상기 제 1 금속 산화막은 Ga-Zn계 산화물막인, 반도체 장치의 제작 방법.
  17. 제 14 항에 있어서,
    상기 보호막의 상기 제 1 금속 산화막과 접하는 도전막을 형성하는 단계를 더 포함하는, 반도체 장치의 제작 방법.
  18. 제 17 항에 있어서,
    상기 도전막은 산화 아연, 인듐 주석 산화물, 산화 티타늄, 알루미늄, 및 티타늄 중에서 적어도 어느 하나를 포함하는, 반도체 장치의 제작 방법.
  19. 제 14 항에 있어서,
    상기 산화물 반도체막은 인듐, 아연, 갈륨, 지르코늄, 주석, 가돌리늄, 티타늄, 및 세륨의 산화물 중에서 적어도 어느 하나를 포함하는, 반도체 장치의 제작 방법.
  20. 제 14 항에 있어서,
    상기 게이트 절연막 위에서 접하는 제 2 금속 산화막을 형성하는 단계를 더 포함하는, 반도체 장치의 제작 방법.
  21. 제 14 항에 있어서,
    상기 게이트 전극 아래에서 접하는 하지 절연막을 형성하는 단계를 더 포함하고,
    상기 하지 절연막은 상기 게이트 전극에 접하는 제 3 금속 산화막을 포함하고,
    상기 제 3 금속 산화막의 막 밀도는 3.2g/cm3 이상인, 반도체 장치의 제작 방법.
  22. 제 14 항에 있어서,
    상기 제 1 금속 산화막을 형성한 후에 가열 처리를 행하는 단계를 더 포함하는, 반도체 장치의 제작 방법.
KR1020120095335A 2011-08-31 2012-08-30 반도체 장치 및 반도체 장치의 제작 방법 KR20130024849A (ko)

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