KR20120135913A

KR20120135913A - 박막의 형성 방법

Info

Publication number: KR20120135913A
Application number: KR1020127027053A
Authority: KR
Inventors: 다다히로 이시자카; 조나단 룰란; 오사무 요코야마; 아츠시 고미; 치아키 야스무로; 다카라 가토; 다츠오 하타노; 히로아키 가와사키
Original assignee: 도쿄엘렉트론가부시키가이샤
Priority date: 2010-03-17
Filing date: 2011-03-10
Publication date: 2012-12-17
Also published as: TW201203368A; WO2011114989A1; US20130252417A1; JP2011216867A

Abstract

표면에 오목부를 갖는 피처리체의 표면에 오목부를 매립하도록 박막을 형성하는 박막의 형성 방법으로서, 상기 오목부를 포함하는 상기 피처리체의 표면에 매립용의 금속막을 형성해서 상기 오목부를 매립하는 공정과, 상기 금속막을 덮도록 해서 상기 피처리체의 표면의 전면(全面)에 확산 방지용의 금속막을 형성하는 공정과, 상기 확산 방지용의 금속막이 형성된 상기 피처리체를 어닐하는 공정을 포함하는 박막의 형성 방법이 제공된다.

Description

박막의 형성 방법{THIN FILM FORMATION METHOD}

본 발명은 반도체 웨이퍼 등의 피처리체에 형성되어 있는 오목부를 매립하기 위해 이용하는 박막의 형성 방법에 관한 것이다．

일반적으로, 반도체 디바이스를 제조하기 위해서는 반도체 웨이퍼에 성막 처리나 패턴 에칭 처리 등의 각종 처리를 반복 실행해서 원하는 디바이스를 제조하지만, 반도체 디바이스의 고집적화 및 고미세화의 증가되는 요구로부터, 선폭이나 홀 직경이 점점 미세화되고 있다. 그리고, 배선 재료나 매립 재료로서는 종래는 주로 알루미늄 합금이 이용되고 있었지만, 최근에는 선폭이나 홀 직경이 점점 미세화되고, 또한 동작 속도의 고속화가 요구되고 있으므로 W이나 Cu 등도 이용되는 경향이 있다.

그리고, 상기 Al, W, Cu 등의 금속 재료를 배선 재료나 콘택트를 위한 홀의 매립 재료로서 이용하는 경우에는, 예를 들면, 실리콘 산화막(SiO₂) 등의 절연 재료와 상기 금속 재료의 사이에서, 예를 들면, 실리콘의 확산이 생기는 것을 방지하거나, 막의 밀착성을 향상시킬 목적으로, 또는 홀의 바닥부에서 콘택트되는 하층의 전극이나 배선층 등의 도전층과의 사이의 밀착성 등을 향상시킬 목적으로, 상기 절연층이나 하층의 도전층과의 사이의 경계 부분에 배리어층을 개재시키는 것이 실행되고 있다. 그리고, 상기 배리어층으로서는 Ta막, TaN막, Ti막, TiN막 등이 널리 알려져 있다(특허문헌 1∼4).

또한, 최근에는 상기 배리어층의 상층에, 매립 금속과의 밀착성을 향상시킬 목적으로 얇은 라이너층을 마련하는 것도 실행되고 있다. 이 라이너층은 상술한 바와 같이 매립 금속과의 밀착성을 향상시킬 목적으로, 매립 금속층과 격자 간격이 가까운 재료가 주로 이용되고, 예를 들면, 매립 금속이 Cu인 경우에는 라이너층의 재료로서 주로 Ru(루테늄)를 이용하는 것이 주목받고 있다(예를 들면, 특허문헌 5).

상기 특허문헌 5에는 구체적으로는 소위 듀얼 다마신 구조의 개구부를 포함하는 부분에, 예를 들면, TaN으로 이루어지는 배리어막을 형성한 후, 라이너층으로서 Ru막을 CVD(Chemical Vapor Deposition)로 형성하고, 그 후에 Cu를 매립하는 것이 기재되어 있다.

일본 특허공개공보 제 2003-142425 호 일본 특허공개공보 제 2006-148074 호 일본 특허공개공보 제 2004-335998 호 일본 특허공개공보 제 2006-303062 호 일본 특허공개공보 제 2007-194624 호

상술한 바와 같이, Cu를 매립하기 전에 라이너층으로서 Ru막을 형성 하는 것에 의해, 선폭이나 홀 직경의 미세화가 진행해도, 매립 금속인 Cu와의 밀착성이나 Cu의 매립 특성의 개선을 도모할 수 있지만, Ru막으로 이루어지는 라이너층을 이용한 경우에는 라이너층으로서, 예를 들면, Ta막을 이용한 경우에 비해, 일렉트로 마이그레이션 내성이 저하한다고 하는 새로운 문제가 발생한다.

일렉트로 마이그레이션 내성의 향상과 같은 관점에서는 상기 특허문헌 3에, 매립용의 Cu막을 형성한 후에 화학 기계적 연마에 의해 매립부 이외의 여분의 Cu막을 제거해서 Cu 배선을 형성하고, 이 동 배선상에 선택적으로 티타늄이나 루테늄을 적층하고 나서 어닐 처리하는 방법이 기재되어 있다. 그러나, 이 특허문헌 3에 나타내는 성막 방법에서는 어닐 처리를 실행해도 Cu막에 있어서의 결정립의 입경이 비교적 작고, 일렉트로 마이그레이션의 내성을 충분히 향상시킬 수 없다고 하는 문제가 있다.

또한, 특허문헌 4에는 오목부를 Cu의 도전막으로 매립한 후에, 여분의 도전막을 제거하는 일 없이 티탄이나 루테늄 등으로 이루어지는 피복막을 형성하고, 또한 열 처리를 실행하는 것이 개시되어 있다. 그러나, 이 특허문헌 4에서는 도전막 중의 결정 결함을, 상기 도전막과 피복막의 계면으로 이동시켜 이것을 최종적으로 제거하는 것을 목적으로 하고 있고, 일렉트로 마이그레이션 내성의 향상을 목적으로 하고 있는 것은 아니다.

본 발명의 목적은 매립 금속과의 밀착성 및 매립 특성의 개선을 도모할 수 있을 뿐만 아니라, 일렉트로 마이그레이션 내성도 향상시키는 것이 가능한 박막의 형성 방법을 제공하는 것에 있다.

본 발명자들은 상기 목적을 달성하기 위해 열심히 연구한 결과, 매립용의 금속막의 상면에, 이 금속막의 금속 재료와 격자 간격이 가까운 금속막을 형성한 상태에서 어닐 처리를 실시하는 것에 의해, 매립용의 금속막 중의 결정의 성장이 효율적으로 실행되어 일렉트로 마이그레이션 내성을 향상시킬 수 있는 것을 찾아내고, 본 발명에 이르렀다.

본 발명에 따르면, 표면에 오목부를 갖는 피처리체의 표면에 오목부를 매립하도록 박막을 형성하는 박막의 형성 방법으로서, 상기 오목부를 포함하는 상기 피처리체의 표면에 매립용의 금속막을 형성해서 상기 오목부를 매립하는 공정과, 상기 금속막을 덮도록 해서 상기 피처리체의 표면의 전면(全面)에 확산 방지용의 금속막을 형성하는 공정과, 상기 확산 방지용의 금속막이 형성된 상기 피처리체를 어닐하는 공정을 갖는 박막의 형성 방법이 제공된다.

도 1은 본 발명의 일 실시형태에 따른 박막의 형성 방법에 있어서의 각 공정에 있어서의 피처리체인 반도체 웨이퍼의 상태를 나타내는 공정 단면도이다.
도 2는 본 발명의 일 실시형태에 따른 박막의 형성 방법을 나타내는 흐름도이다.
도 3은 Cu을 중심으로 하는 각 금속의 결정 구조의 상태를 나타내는 도면이다.
도 4a는 라이너층으로서 Ta 또는 Ti를 이용하고, 그 위에 Cu층이 적층되었을 때의 Cu의 결정 격자의 어긋남을 나타내는 모식도이다.
도 4b는 라이너층으로서 Ru를 이용하고, 그 위에 Cu층이 적층되었을 때의 Cu의 결정 격자의 어긋남을 나타내는 모식도이다.
도 5a는 확산 방지용의 금속막의 작용을 확인하는 실험에 이용한, 매립용의 금속층의 위에 확산 방지용의 금속막을 형성하지 않은 박막 적층 구조를 나타내는 단면도이다.
도 5b는 확산 방지용의 금속막의 작용을 확인하는 실험에 이용한, 매립용의 금속층의 위에 확산 방지용의 금속막을 형성한 박막 적층 구조를 나타내는 단면도이다.
도 6a는 확산 방지용의 금속막을 형성한 후 어닐 처리 전의 Cu의 결정의 상태를 모식적으로 나타내는 도면이다.
도 6b는 확산 방지용의 금속막을 형성한 후 어닐 처리 후의 Cu의 결정의 상태를 모식적으로 나타내는 도면이다.
도 7은 Cu 막두께에 대한 어닐 온도와 Cu 결정립의 입경의 관계를 나타내는 그래프이다.
도 8은 오목부인 홈형상의 트렌치부 내에 Cu막을 매립하고, 트렌치부 중앙에 상당하는 부분에서 절단했을 때의 단면을 나타내는 투과형 전자 현미경 사진이다.
도 9는 시료의 절단 위치를 설명하기 위한 모식도이다.

이하에, 첨부 도면을 참조해서, 본 발명의 실시형태에 대해 상세하게 설명한다. 여기서는 매립용의 금속막으로서 Cu을 이용하고, 라이너층으로서 Ru을 이용하는 경우를 예로 들어 설명한다.

도 1은 본 발명의 일 실시형태에 따른 박막의 형성 방법에 있어서의 각 공정에 있어서의 피처리체인 반도체 웨이퍼의 상태를 나타내는 공정 단면도, 도 2는 본 발명의 일 실시형태에 따른 박막의 형성 방법을 나타내는 흐름도이다.

여기서는 피처리체로서, 도 1의 (A)에 나타내는 바와 같은 실리콘 기판의 표면에 절연층(1, 2)이 차례로 형성되고, 절연층(2)중에 배선층 등으로 되는 도전층(4)이 형성되고, 이 도전층(4)을 덮도록 해서 절연층(2)의 표면 전체에, 예를 들면, SiO₂막 등으로 이루어지는 절연층(6)이 소정의 두께로 형성되고, 절연층에 배선용 및/또는 콘택트용의 오목부(8)가 형성된 반도체 웨이퍼를 준비하고, 처음에 이 반도체 웨이퍼에 대해 디가스(degas) 처리를 실행한다(S1). 이 디가스 처리에서는 반도체 웨이퍼의 표면에 부착되어 있는 수분이나 유기물 등을 날려 이들을 제거한다.

반도체 웨이퍼의 도전층(4)은 트랜지스터나 콘덴서의 전극 등에 대응하는 경우도 있다. 또, 절연층(2)과 절연층(6)의 계면에 있는 에치 스톱층이나, 도전층(4)의 측면이나 저면을 덮는 배리어층 등은 도시를 생략하고 있다.

오목부(8)는 도전층(4)에 대해 전기적 콘택트를 도모하기 위한 콘택트용의 스루홀이나 비어 홀, 및/또는 배선용의 트렌치(홈)로 이루어진다. 여기서는 가늘고 긴 트렌치의 바닥부에 콘택트용의 비어 홀을 형성한, 단면이 2단 구조인 소위 듀얼 다마신 구조를 나타내고 있다. 이 구조에서는 비어 홀의 바닥부에 하층의 도전층(4)을 노출시켜, 트렌치에 형성된 배선과 하층의 도전층(4)의 콘택트를 취한다.

이러한 구조의 반도체 웨이퍼에 있어서, 표면의 오목부(8) 이외의 표면의 부분을 필드부(9)로 한다. 즉, 이 필드부(9)는 여기서는 절연층(6)에 형성된 오목부(8)를 제외한 상면의 평탄부측을 가리키게 된다.

디가스 처리를 실행한 후, 도 1의 (B)에 나타내는 바와 같이, 이 오목부(8) 내의 저면 및 측면을 포함시킨 반도체 웨이퍼의 표면 전체에, 즉 절연층(6)의 상면 전체에 배리어층(10)을 원하는 두께로 형성한다(S2). 배리어층(10)은 절연층(6)으로부터 매립 금속으로의 실리콘의 확산을 방지하거나, 매립 금속과 절연층(6) 및 도전층(4)의 사이의 밀착성을 향상시킬 목적으로 형성된다.

배리어층(10)으로서는 각종의 것을 적용할 수 있다. 예를 들면, Ti막 및 TiＮ막을 순차 적층해서 이루어지는 2층 구조의 배리어층이나, TaN막 및 Ta막을 순차 적층해서 이루어지는 2층 구조의 배리어층이나, 또한, Ti막, TiＮ막, Ta막 및 TaN막 중의 1층만을 이용한 배리어층도 존재한다. 또한, W막의 1층 구조나, W막과 ＷＮ막의 2층 구조의 배리어층을 이용할 수도 있다. 어쨌든, 이 배리어층(10)의 상층에 형성되게 되는 도전층인 라이너층의 종류에 따라 배리어층(10)의 재질 및 구조가 결정된다. 이 배리어층(10)의 두께는, 예를 들면, 1∼20㎚ 정도이다.

다음에, 도 1의 (C)에 나타내는 바와 같이, 배리어층(10) 상에 라이너층(12)을 형성한다(S3). 이 라이너층(12)은 이 이후의 공정에서 실행되는 매립 공정에서 매립 금속으로서 이용되는 Cu와의 밀착성 및 매립 특성을 향상시키기 위한 것이다. 본 실시형태에 있어서는 라이너층(12)으로서는 상술한 바와 같이 Ru가 이용되지만, 그 밖에 Co(코발트)나 Ta(탄탈) 등을 이용할 수도 있다. 단, 밀착성 및 매립 특성을 향상시키는 관점에서는 Ru를 이용하는 것이 바람직하다. 라이너층(12)으로서 이용하는 Ru막은 원료로서, 예를 들면, Ru₃(CO)₁₂를 이용하여, CVD법에 의해 바람직하게 형성할 수 있다. 이 Ru막을 형성하기 위해서는, 예를 들면, 일본 특허공개공보 제 2010-037631 호에 개시되어 있는 바와 같은 CVD 성막 장치를 이용할 수 있다. 이 라이너층(12)의 두께는, 예를 들면, 1∼10㎚ 정도이다.

다음에, 도 1의 (D)에 나타내는 바와 같이, 상기 라이너층(12)의 위에 시드층(14)을 형성한다(S4). 이 시드층(14)은 그 후에 실행되는 매립 공정에 있어서의 효율을 높이기 위한 것이다. 이 시드층(14)으로서는 기본적으로는 매립 금속과 동일 재료로 형성되고, 여기서는 Cu가 이용된다. 이 시드층(14)은, 예를 들면, PVD(Physical Vapor Deposition)법, 전형적으로는 스퍼터링법에 의해 형성할 수 있다. 이 시드층(14)의 두께는, 예를 들면, 2∼100㎚ 정도이다. 또, 이 시드층(14)은 생략할 수도 있다.

다음에, 도 1의 (E)에 나타내는 바와 같이, 오목부(8) 내를 매립 금속에 의해 매립하기 위한 매립 공정을 실행해서 매립용의 금속막(16)을 형성한다(S5). 이에 따라, 매립용의 금속막(16)에 의해 상기 오목부(8) 내를 완전히 매립하도록 한다. 이 매립용의 금속막(16)을 형성하는 매립 금속으로서는 상술한 바와 같이 Cu를 이용한다. 이 매립 공정은 주로 도금법을 이용할 수 있지만, 그 밖에 CVD법, 원료 가스와 반응 가스를 교대로 반복해서 흘려 박막을 1층씩 형성하는 ALD(Atomic Layered Deposition)법이나 PVD법, 즉, 스퍼터링법을 이용할 수 있다.

이 경우, 바람직하게는 웨이퍼 W의 표면의 오목부(8) 이외의 표면인 필드부(9)에 있어서의 상기 매립용의 금속막(16)의 두께 a가, 오목부(8)의 깊이 b이상의 두께가 되도록 매립용의 금속막(16)을 두껍게 형성한다. 즉, “a≥b”로 될 때까지 매립용의 금속막(16)의 성막을 실행한다. 이에 따라, 후술하는 바와 같이 후공정에서 실행되는 어닐 처리시에 성장하는 매립용의 금속막(16)을 구성하는 Cu의 결정립의 입경을 크게 하는 것이 가능하게 된다.

다음에, 도 1의 (F)에 나타내는 바와 같이, 매립용의 금속막(16)의 상면 전체를 덮도록 해서 반도체 웨이퍼의 표면의 전면에, 본 발명 방법에 특징적인 확산 방지용의 금속막(18)을 형성하는 확산 방지막 형성 공정을 실행한다(S6). 이 확산 방지용의 금속막(18)으로서는 상기 매립용의 금속막(16)의 금속 재료와 격자 간격이 가까운 금속 재료를 이용하도록 한다. 여기서는 매립용의 금속막(16)으로서 Cu를 이용하고 있으므로, 이 Cu에 가장 격자 간격이 가까운 금속 재료로서 Ru를 이용하고 있다. 이 Ru막의 성막 방법은 도 1의 (C)에서 설명한 Ru막으로 이루어지는 라이너층(12)의 형성 방법과 동일하다.

이러한 확산 방지용의 금속막(18)을 형성해 두는 것에 의해, 후공정에서 실행되는 어닐 처리시에, 매립용의 금속막(16)의 표면에서의 원소의 확산을 억제하는 것에 의해, 확산에 의해서 소비될 에너지를 금속막 중의 결정립(grain)의 성장에 유용할 수 있다. 그 결과, 결정립의 성장이 효율적으로 실행되어 이 성장을 촉진시킬 수 있다.

이 경우, 상기 확산 방지용의 금속막(18)의 두께는 0.5㎚ 이상인 것이 바람직하다. 0.5㎚보다도 얇으면, 매립용의 금속막(16)의 상면에 이 금속막(18)을 균일하게 형성할 수 없게 되어 성막이 불균일하게 되고, 상기 작용을 효율적으로 발휘할 수 없을 우려가 생긴다. 또한, 상기 확산 방지용의 금속막(18)의 두께가 과도하게 두꺼워지면, 후술하는 제거 공정에 많은 시간을 필요로 하므로 스루풋이 저하해 버린다. 따라서, 그 막두께는 50㎚정도 이하인 것이 바람직하다.

다음에, 도 1의 (G)에 나타내는 바와 같이, 상기 확산 방지용의 금속막(18)이 형성된 반도체 웨이퍼를 고온 상태에 노출시켜 어닐 처리를 실행하고, 각 금속 원소의 결정 구조를 안정화시킨다(S7). 이 어닐 온도는 100∼500℃의 범위 내인 것이 바람직하고, 더욱 바람직하게는 150∼400℃의 범위 내, 더욱 바람직하게는 200∼350℃의 범위 내이다. 이 어닐 온도가 100℃보다도 낮은 경우에는 어닐의 효과를 충분히 발휘할 수 없고, 또한, 500℃보다도 너무 높으면, 원소의 빨아올림 현상이 생겨 바람직하지 못하다.

이와 같이, Cu로 이루어지는 매립용의 금속막(16)의 표면에 Ru로 이루어지는 확산 방지용의 금속막(18)을 형성해 두는 것에 의해, 이들 격자 간격이 매우 근사해서 밀착성이 높아져 있기 때문에, 공정 S7의 어닐 처리가 실행되었을 때에, Cu 표면에서의 Cu 원소의 열확산이 억제된다. 그 결과, 이 열확산에 소비될 에너지가 결정 성장으로 향해져 결정립의 성장이 효율적으로 실행되어 이 성장을 촉진시킬 수 있다. 그 결과, 일렉트로 마이그레이션이 생기는 경향에 있는 결정립끼리의 계면의 길이, 혹은 면적이 적어지므로, 그 분만큼, 일렉트로 마이그레이션의 발생을 억제하는 것이 가능하게 된다.

다음에, 도 1의 (H)에 나타내는 바와 같이, 반도체 웨이퍼의 표면 상에 있는 여분의 박막을 깎아내어 제거하는 제거 공정을 실행한다(S8). 이 제거 공정에서는 오목부(8)의 외측이나 반도체 웨이퍼의 표면에 존재하는 불필요한 박막을, 예를 들면, CMP(Chemical Mechanical Polishing) 처리에 의해서 제거한다. 이에 따라, 오목부의 매립 처리가 완료하게 된다.

이와 같이, 본 실시형태에서는 표면에 오목부(8)를 갖는 피처리체인 반도체 웨이퍼의 표면에 매립용의 금속막(16)을 형성해서 오목부의 매립을 실행하고, 금속막(16)을 덮도록 해서 피처리체인 반도체 웨이퍼의 표면의 전면에 확산 방지용의 금속막(18)을 형성하고, 그 후, 피처리체인 이 반도체 웨이퍼를 어닐하도록 했으므로, 매립 금속의 밀착성 및 매립 특성의 개선을 도모할 수 있을 뿐만 아니라, 일렉트로 마이그레이션 내성도 향상시킬 수 있다.

<본 발명의 방법 평가>

다음에, 상술한 바와 같은 본 발명의 박막의 형성 방법에 대해 실험을 실행했을 때의 평가 결과에 대해 설명한다. 우선, 확산 방지용의 금속막(18)의 작용의 설명에 앞서 라이너층(12)의 작용에 대해 설명한다. 이 라이너층(12)은 전술한 바와 같이, 매립용의 금속막(16)인 Cu와의 밀착성을 주로 개선하는 것이다. 이와 같이, 밀착성을 개선하기 위해서는 Cu의 격자 간격과 가능한 한 근사한 재료를 라이너층(12)으로서 이용하는 것이 바람직하다. 도 3은 Cu을 중심으로 하는 각 금속의 결정 구조의 상태를 나타내는 도면, 도 4a 및 도 4b는 라이너층에 의존해서 Cu층이 적층될 때의 면 간격의 상태를 나타내는 모식도이다.

도 3에는 Cu, Ru, Ta, Ti의 각 원소의 최밀면(最密面)의 결정 구조, 격자 파라미터, 격자 간격(면 간격 및 Cu에 대한 어긋남량)이 나타나 있다. 특히, 격자 간격에 있어서, 면 간격 및 Cu에 대한 면 간격의 어긋남량에 착안하면, Cu(111)면에 대해 Ru의 면 간격이 가장 가깝다. 그리고, 상기 Ta, Ti의 결정 격자의 어긋남량은 각각 11.9%, 9.77%인 것에 반해, Ru의 결정 격자의 어긋남량은 불과 2.57%이며, 가장 어긋남량이 적다.

따라서, Ru 금속을 라이너층(12)으로서 이용하는 것에 의해, Cu막과의 밀착성을 향상시킬 수 있고, 오목부의 매립 특성도 향상시킬 수 있는 것을 알 수 있다. 도 4a, 도 4b는 Cu의 결정 격자의 어긋남을 나타내고 있고, 도 4a는 라이너층으로서 Ta 또는 Ti를 이용한 것, 도 4b는 라이너층으로서 Ru를 이용한 것이다.

도 4a에 나타내는 바와 같이, 하지의 라이너층으로서 면 간격의 어긋남량이 큰 Ta나 Ti를 이용한 경우에는 이 위에 적층되는 Cu막의 격자 간격 L1은 본래의 격자 간격보다도 크게 어긋나 버리고, 여기에 왜곡이 생겨 양자간의 밀착성이 떨어져 버린다.

이에 반해, 도 4b에 나타내는 바와 같이, 하지의 라이너층으로서 면 간격의 어긋남량이 작은 Ru를 이용한 경우에는 이 위에 적층되는 Cu막의 격자 간격 L2는 본래의 격자 간격에 가깝게 되고, 그 결과, 양자간의 밀착성을 대폭 향상할 수 있는 것을 알 수 있다.

그런데, Cu막의 결정 사이즈를 비교하면, Cu/Ru 계면에서의 양호한 밀착성이 있기 때문에, 어닐 처리를 실행해도 Cu결정의 성장이 일어나기 어려운 상태로 되어 있다. 그 결과, Ru막상의 Cu막의 결정 사이즈는 Ta막이나 Ti막상의 Cu막의 결정 사이즈에 비해 작아져 버린다. 예를 들면, 두께가 4㎚의 TaN 및 두께 2㎚의 Ta막의 적층 구조 상에 Cu막을 성막해서 어닐 처리를 실행했을 때의 Cu(111)면의 결정 사이즈는 15㎚이었다. 이에 반해, Ru막의 적층 구조상에 Cu막을 성막해서 어닐 처리를 실행했을 때의 Cu(111)면의 결정 사이즈는 11㎚이었다. 이와 같이, Ru층을 라이너층으로서 이용하면, 밀착성 등은 향상하지만, Cu막의 결정 사이즈가 작아져 버린다.

여기서, 일렉트로 마이그레이션은 Cu막 중의 결정(결정립) 계면에 있어서 입계(粒界) 확산으로서 생기는 경향에 있다. 따라서, 상술한 바와 같이, Cu막의 결정 사이즈가 작으면, 그 분만큼, Cu결정끼리의 계면의 길이, 혹은 면적이 증가해서 입계 확산이 생기기 쉬워져 일렉트로 마이그레이션 내성이 열화해 버린다. 더 나아가서는 Cu막의 결정 사이즈가 작으면, 그 후의 프로세스에 있어서 Cu결정의 성장이 일어나면, 그 때, Cu막 중에 보이드가 발생할 우려도 있다.

그래서, 본 발명에서는 상술한 바와 같이, 매립용의 금속막(16)인 Cu막 상에 확산 방지용의 금속막(18)을 형성하여, Cu막 표면의 확산을 억제하면서 결정 성장을 촉진시키도록 하고 있다. 상기 확산 방지용의 금속막(18)의 작용을 확인하기 위해, 도 5a 및 도 5b에 나타내는 바와 같이 확산 방지용의 금속막을 형성한 반도체 웨이퍼와 형성하고 있지 않은 반도체 웨이퍼를 준비해서 Cu결정의 성장에 대해 확인을 실행하였다.

도 5a 및 도 5b는 확산 방지용의 금속막의 작용을 확인하는 실험을 실행했을 때의 박막 적층 구조의 단면도를 나타내는 것이며, 도 5a는 매립용의 금속층(16) 상에 확산 방지용의 금속막(18)을 형성하고 있지 않은 시료를 나타내고, 도 5b는 매립용의 금속층(16) 상에 확산 방지용의 금속막(18)을 형성한 시료를 나타낸다.

도 5a는 종래 방법에 대응하고, 실리콘 기판인 반도체 웨이퍼 상에 SiO₂로 이루어지는 절연층(6), Ti막으로 이루어지는 배리어층(10), Ru막으로 이루어지는 라이너층(12) 및 매립용의 금속막(16)에 상당하는 Cu막(20)을 순차 적층하고 있다. 이에 대해, 도 5b는 본 발명의 방법에 대응하고, 실리콘 기판 상에 SiO₂로 이루어지는 절연층(6), Ti막으로 이루어지는 배리어층(10), Ru막으로 이루어지는 라이너층(12), 매립용의 금속막(16)에 상당하는 Cu막(20) 및 Ru막으로 이루어지는 확산 방지용의 금속막(18)을 순차 적층하고 있다.

도 5a 및 도 5b에 나타내는 각종 박막을 형성한 각 시료에 대해, 각각 150℃의 온도에서 30분간의 어닐 처리를 실시하였다. 그리고, 각 Cu막(20)에 있어서의 Cu결정의 크기를 각각 측정하였다. 그 결과, 도 5a에 나타내는 종래 방법에 대응하는 것의 경우에는 Cu막(20) 중에 있어서의 Cu결정의 평균값은 58㎚ 정도이었다. 이에 대해, 도 5b에 나타내는 본 발명의 방법에 대응하는 것의 경우에는 Cu막(20)에 있어서의 Cu결정의 평균값은 122㎚ 정도이며, 대략 2배의 크기로 Cu결정이 성장하고 있는 것을 확인할 수 있었다.

도 6a 및 도 6b는 도 5b의 본 발명에 대응하는 시료의 Cu막(20)에 있어서의 Cu의 결정의 상태를 모식적으로 나타내는 것이며, 도 6a는 어닐 처리 전의 것, 도 6b는 어닐 처리 후의 것이다. 어닐 처리 전에 있어서는 도 6a에 나타내는 바와 같이 Cu막(20)에 있어서의 Cu의 결정 사이즈는 상당히 미세한 부분이 많지만, 어닐 처리 후에 있어서는 도 6b에 나타내는 바와 같이 Cu결정이 성장해서 크게 되어 있다.

이와 같이, 매립용의 금속막(16)에 상당하는 Cu막(20)의 표면에 확산 방지용의 금속막(18)을 형성한 상태에서 어닐 처리하는 것에 의해, 결정의 성장을 촉진시킬 수 있는 이유는 다음과 같이 고려된다. 즉, 통상은 Cu막의 표면의 에너지가 가장 높기 때문에, 표면에서의 원자는 매우 움직이기 쉬워 열확산되기 쉬운 상태로 되어 있다. 그러나, 이 Cu막의 표면에 Cu에 대해 격자 간격의 어긋남량이 적은 Ru막이 존재하면, 양자의 계면에서 강하게 결합되어 열확산이 억제된다. 그 결과, 본래는 열확산에서 소비될 에너지가 Cu결정의 성장쪽에 사용되어지게 되고, 상술한 바와 같이 Cu막에 있어서 Cu결정이 성장하게 된다. 이 때문에, 본 발명에 의하면, 매립 금속의 밀착성 및 매립 특성의 개선을 도모할 수 있을 뿐만 아니라, Cu 입계의 확산에 의한 일렉트로 마이그레이션 내성도 향상시킬 수 있다.

또한, 전술한 바와 같이, 상기 매립용의 금속막(16)의 형성시에, 필드부(9)에 있어서의 매립용의 금속막(16)의 두께 a를 상당히 두껍게 하고, 이 두께 a를 오목부(8)의 깊이 b이상(a≥b)의 두께로 설정하는 것에 의해, 어닐 처리시에 있어서 매립용의 금속막(16)인 Cu의 결정립을 한층 크게 성장시킬 수 있다. 즉, Cu막의 상측 부분에서 아래쪽을 향해 Cu결정립의 성장은 발생하므로, 필드부(9)상에 다량의 막두께가 두꺼운 Cu막이 존재하여 상술한 바와 같이 “a≥b”로 하면, 그 분만큼, 결정립의 성장이 촉진되어 Cu막의 하측 부분까지 충분히 큰 결정립이 성장하게 된다. 따라서, 오목부(8) 내의 바닥부측에 퇴적되어 있는 Cu막{금속막(16)}까지 충분히 큰 결정립으로 될 때까지 성장시키기 위해서는 상술한 바와 같이 필드부(9)에 있어서의 매립용의 금속막(16)의 두께 a를 오목부(8)의 깊이 b이상의 두께로 설정하는 것이 좋은 것을 알 수 있다.

상술한 바와 같이, 매립용의 금속막(16)인 Cu막의 두께를 두껍게 하면 할수록, 어닐 처리시에 있어서의 이 Cu막의 결정립의 입경을 크게 할 수 있다. 도 7은 이것을 나타내는 것이며, Cu 막두께에 대한 어닐 온도와 Cu 결정입자의 입경의 관계를 나타내는 그래프이다. 여기서는 실리콘 기판의 웨이퍼 상에 SiO₂막, TaN막(4㎚), Ru막(2㎚) 및 매립용의 금속막으로서 Cu막을 순차 형성하고, 또한 그 표면에 확산 방지용의 금속막으로서 Ru막을 형성하여 시료를 제작하고, 이 시료에 대해 어닐 처리(압력:10Torr, 30분)를 실행하였다. 또, 시료로서는 Cu막의 두께가 30㎚의 것과 50㎚의 것의 2종류 제작하고, 이들에 대해서 어닐 처리를 실행하였다. 또한, 결정립의 입경은 XRD(형광 X선 분석기)를 이용해서 측정하였다.

이 그래프로부터 명백한 바와 같이, 매립용의 금속막인 Cu막의 두께를 30㎚에서 50㎚로 두껍게 하면, Cu결정립의 입경의 크기는 어닐 온도에도 의존하지만, 13∼16㎚에서 18∼19㎚로 확대되어 있다. 즉, Cu막의 두께를 크게 하면 할수록, 그 결정립의 입경을 크게 할 수 있는 것을 알 수 있다.

또한, 상기한 성막 방법을 이용하여, 깊이(b)가 132㎚이고, 폭이 80㎚인 홈형상의 트렌치부로 이루어지는 오목부(8) 내를 Cu막으로 매립하고, 이 때의 필드부의 Cu막의 두께(a)를 340㎚으로 했을 때의 어닐 처리 후의 Cu결정립의 입경을 투과형 전자 현미경(Transmission Electron Microscope: TEM)에 의해 측정하였다. 그 결과를 도 8에 나타낸다. 도 8은 오목부인 홈형상의 트렌치부 내에 Cu막을 매립하고, 트렌치부 중앙에 상당하는 부분에서 절단했을 때의 단면을 나타내는 투과형 전자 현미경 사진이다. 여기서는 도 9에 나타내는 바와 같이, 트렌치부의 중앙을 종방향으로 절단했을 때의 단면을 나타내고 있다. 이 도 8로부터 얻어지는 Cu결정립의 평균 입경의 크기는 98㎚정도이며, 트렌치 폭인 80㎚보다도 큰 입경이 얻어지는 것을 알 수 있었다.

이 경우, Cu결정립의 입경의 크기는 트렌치부인 오목부(8)의 폭 이상, 즉 배선 폭 이상의 크기로 하는 것이 좋고, 실제적으로는 입경의 크기를, 오목부(8)의 폭(개구 폭)의 1∼2배 정도의 범위 내의 크기로 설정하는 것이 바람직하다. 또한, 최근의 반도체 집적 회로에서는 오목부의 폭, 즉 트렌치 폭은 10∼200㎚ 정도이다. 또, 오목부인 트렌치부의 깊이는 100∼250㎚ 정도이며, 트렌치 폭과 오목부인 트렌치부의 깊이의 비, 즉, 애스펙트비 Ar은 “2∼10” 정도이다.

또한, 본 실시형태는 상기 실시형태에 한정되지 않고 각종 변형이 가능하다. 예를 들면, 상기 실시형태에서는 매립용의 금속막(16)으로서 Cu를 이용한 경우를 예로 들어 설명했지만, 이것에 한정되지 않고, 텅스텐(W), 알루미늄(Al)을 이용할 수도 있다. 즉, 금속막(16)으로서는 Cu, W, 및 Al로 이루어지는 군에서 선택되는 하나의 재료를 이용할 수 있다.

또한, 상기 실시형태에서는 확산 방지용의 금속막(18)으로서 Ru을 이용한 경우를 예로 들어 설명했지만, 이것에 한정되지 않고, 매립용의 금속막(16)을 위로부터 밀어 넣고 있으면 어떤 금속이라도 표면에서의 원소의 확산을 억제할 수 있고, 확산 방지용의 금속막(18)으로서 그 밖에, Co, Ta 및 Ti를 바람직하게 이용할 수 있다. 즉, 확산 방지용의 금속막으로서, Ru, Co, Ta 및 Ti로 이루어지는 군에서 선택되는 하나의 재료를 바람직하게 이용할 수 있다.

또, 상기 실시형태에서는 피처리체로서 반도체 웨이퍼를 예로 들어 설명했지만, 이 반도체 웨이퍼에는 실리콘 기판이나 GaAs, SiC, GaN 등의 화합물 반도체 기판도 포함되고, 또한, 이들 기판에 한정되지 않고 액정 표시 장치에 이용하는 유리 기판이나 세라믹 기판 등에도 본 발명을 적용할 수 있다.

Claims

표면에 오목부를 갖는 피처리체의 표면에 오목부를 매립하도록 박막을 형성하는 박막의 형성 방법으로서,
상기 오목부를 포함하는 상기 피처리체의 표면에 매립용의 금속막을 형성해서 상기 오목부를 매립하는 공정과,
상기 금속막을 덮도록 해서 상기 피처리체의 표면의 전면(全面)에 확산 방지용의 금속막을 형성하는 공정과,
상기 확산 방지용의 금속막이 형성된 상기 피처리체를 어닐하는 공정
을 포함하는 박막의 형성 방법.
제 1 항에 있어서,
상기 매립용의 금속막을 형성해서 상기 오목부를 매립할 때에, 상기 피처리체의 표면의 오목부 이외의 표면인 필드부에 있어서의 상기 매립용의 금속막의 두께가 상기 오목부의 깊이 이상으로 되는 박막의 형성 방법.
제 1 항에 있어서,
상기 어닐하는 공정에서는 상기 매립용의 금속막의 결정립의 입경이 상기 오목부의 폭 이상의 크기가 되는 박막의 형성 방법.
제 1 항에 있어서,
상기 매립용의 금속막을 형성해서 상기 오목부를 매립하는 공정의 전(前)공정으로서의 배리어층을 형성하는 공정
을 더 포함하는 박막의 형성 방법.
제 4 항에 있어서,
상기 배리어층을 형성하는 공정과 상기 금속막을 형성해서 상기 오목부를 매립하는 공정의 사이에 실행되는, 시드층을 형성하는 공정
을 더 포함하는 박막의 형성 방법.
제 1 항에 있어서,
상기 매립용의 금속막을 형성해서 상기 오목부를 매립하는 공정의 전(前)공정으로서의 배리어층을 형성하는 공정과,
상기 배리어층의 위에 라이너층을 형성하는 공정
을 더 포함하는 박막의 형성 방법.
제 6 항에 있어서,
상기 라이너층을 형성하는 공정과 상기 매립용의 금속막을 형성해서 상기 오목부를 매립하는 공정의 사이에 실행되는, 시드층을 형성하는 공정
을 더 포함하는 박막의 형성 방법.
제 1 항에 있어서,
상기 어닐하는 공정은 100∼500℃의 범위 내의 온도에서 실행되는 박막의 형성 방법.
제 1 항에 있어서,
상기 확산 방지용의 금속막을 형성한 후, 상기 확산 방지용의 금속막과 상기 오목부 이외의 여분의 상기 매립용의 금속막을 제거하는 공정
을 더 포함하는 박막의 형성 방법.
제 1 항에 있어서,
상기 매립용의 금속막은 동, 텅스텐, 및 알루미늄으로 이루어지는 군에서 선택되는 하나의 재료로 이루어지는 박막의 형성 방법.
제 1 항에 있어서,
상기 확산 방지용의 금속막은 Ru, Co, Ta 및 Ti로 이루어지는 군에서 선택되는 하나의 재료로 이루어지는 박막의 형성 방법.
제 1 항에 있어서,
상기 매립용의 금속막은 CVD(Chemical Vapor Deposition)법, ALD(Atomic Layered Deposition)법, PVD(Physical Vapor Deposition)법, 및 도금법으로 이루어지는 군에서 선택되는 하나의 방법으로 형성되는 박막의 형성 방법.
제 1 항에 있어서,
상기 확산 방지용의 금속막은 CVD(Chemical Vapor Deposition)법, ALD(Atomic Layered Deposition)법, PVD(Physical Vapor Deposition)법 및 도금법으로 이루어지는 군에서 선택되는 하나의 방법으로 형성되는 박막의 형성 방법.
제 1 항에 있어서,
상기 확산 방지용의 금속막의 두께는 0.5㎚∼50㎚인 박막의 형성 방법.