JP5362500B2 - 半導体装置の製造方法 - Google Patents
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Description
まず、様々な形状のCu配線を形成してその抵抗を精密に測定し、さらに、それらのCu配線の配線幅や配線高さを精密に測定して、抵抗率を算出した。また、Cu配線形成時のCu膜の形成条件、Cu配線の配線幅、配線高さを変えることによって、Cu配線を構成するCu粒子の粒径(グレインサイズ)を変化させた。粒径は、TEM(Transmission Electron Microscope)またはEBSP(Electron Back Scattering Pattern)法を用いて測定した。
図2はCu配線内の粒径分布の説明図である。
図3はCu配線の構成例を示す要部断面模式図である。
Cu配線10内の粒径分布は、例えば、Cu膜を形成する際の電解めっき時の電流密度を制御することによって制御することができる。
まず、SiO2等の層間絶縁膜21およびSiN等のハードマスク22に溝を形成し、TaやTi、あるいはTaN等を用いたバリアメタル23とシードCu膜(図示せず。)の形成後、電解めっきによりCu膜を形成する。電解めっき時には、初期で電流密度を低くし、中期から後期にかけては電流密度を高くする、従来通りの手法を用いてCu膜を形成する。その後、ハードマスク22までCMPを行い、Cu配線20を形成する。これにより、図4に示したような状態を得る。
このような方法により、中央部ではCu粒子30aが比較的大きく、キャップ膜と接する上部ではCu粒子30aが比較的小さいCu配線を形成することができ、エレクトロマイグレーション耐性を高めることが可能になる。
図9に示すAl配線40は、その下層と上層に、TaやTi、あるいはTaN等の高融点金属を用いたバリアメタル41,42が積層されている。
以上説明したように、従来半導体装置製造に用いている装置を用い、その形成条件を適切に制御することにより、エレクトロマイグレーション耐性を有する金属配線を形成することができ、そのような信頼性の高い金属配線を備えた半導体装置を安定して実現することが可能になる。
(実施例1)
ここでは、電解めっき時の電流密度条件を制御する方法を用いた例について述べる。Cu配線形成の各工程断面図を図10から図19に示す。なお、トランジスタ部については、その図示を省略している。各工程について順に説明する。
まず、Si基板50上に形成されたSiO2の下地絶縁膜51の上に、CVD法を用いて、膜厚約250nmの炭化酸化シリコン(SiOC)の低誘電率(Low−k)膜を堆積し、層間絶縁膜52を形成した。この層間絶縁膜52上に、膜厚約50nmのハードマスク53を形成した。
層間絶縁膜52およびハードマスク53の形成後、フォトリソグラフィとエッチングにより、層間絶縁膜52およびハードマスク53を貫通する幅100nm〜1000nmの下層Cu配線用の溝54を形成した。
溝54の形成後、スパッタ法を用いて、TaまたはTaNのバリアメタル55を形成し、さらに、シードCu膜(図示せず。)を形成した。
バリアメタル55およびシードCu膜の形成後、シードCu膜上に電解めっきによりCu膜56を形成し、上記図11および図12に示した溝54をCu膜56により埋め込んだ。
電解めっきによるCu膜56の形成後、Cu膜56とその下のシードCu膜およびバリアメタル55の不要な部分を除去するため、CMPによる平坦化を行った。これにより、シードCu膜とCu膜56からなる下層Cu配線を形成した。
CMP後、CVD法を用い、Cu配線のCu原子の拡散防止膜となる、膜厚約50nmのSiCのキャップ膜57を形成した。その後、CVD法を用い、膜厚約450nmのSiOCの層間絶縁膜58を形成し、さらに、CVD法を用い、膜厚約50nmのハードマスク59を形成した。
キャップ膜57、層間絶縁膜58およびハードマスク59の形成後、デュアルダマシン法を用い、フォトリソグラフィとエッチングにより、下層Cu配線に通じるビアホール60と上層Cu配線用の溝61を形成した。
図17は電解めっき工程後の要部断面模式図である。
電解めっきによるCu膜63の形成後、ハードマスク59までCMPを行って、Cu膜63とその下のシードCu膜およびバリアメタル62の不要な部分を除去し、それにより、下層Cu配線に通じるビア、および上層Cu配線を同時に形成した。
ビアおよび上層Cu配線の形成後、CVD法を用い、膜厚約50nmのSiCのキャップ膜64を形成し、その上に、SiOCの層間絶縁膜65を形成した。
また、比較対象試料として、従来の製造方法を用いた試料も作製した。すなわち、従来手法による試料では、電解めっきによってCu膜を埋め込む際、その初期には電流密度を約3mA/cm2とし、徐々に電流密度を上げて、中期には20mA/cm2となるようにし、その後は溝が完全に埋め込まれるまでその電流密度を変えずに成膜を行った。その他のプロセス上の条件は、上記実施例1の場合と同じにした。
ここでは、イオン注入を利用する方法について述べる。
Cu配線の形成工程は、上記実施例1に示した上記図10〜図12の工程までは同じであり、続く下層Cu配線形成のための図13の電解めっき工程においては、ここでは従来手法を用いてCu膜56を形成した。すなわち、図12に示した溝54の下部および下部側の側壁部を埋め込む電解めっきの初期には電流密度を約3mA/cm2とし、徐々に電流密度を上げて、溝54の中央部を埋め込む中期には20mA/cm2となるようにし、その後は溝54が完全に埋め込まれるまで電流密度を変えずに成膜を行った。
このように下層Cu配線および上層Cu配線の形成の際にイオン注入を行ったことで、電解めっきで形成されたCu膜56,63の結晶格子間にArが入り込み、その結晶性が乱れ、イオン注入が行われた領域がアモルファス構造になった。イオン注入条件を制御することにより、Arの注入深さを制御することができ、ここでは下層Cu配線および上層Cu配線のそれぞれの上部にArが注入されるようにした。
ここでは、電解めっきを2回に分けて行う方法について述べる。
Cu配線の形成工程は、上記実施例1に示した上記図10〜図12の工程までは同じであり、続く下層Cu配線形成のための上記図13に示した電解めっき工程において、条件の異なる2回の電解めっきを行った。
下層Cu配線の形成後は、上記実施例1と同様に、上記図15〜図19に示したように、デュアルダマシン法を用い、下層Cu配線に通じるビア、および上層Cu配線を同時に形成した。その際、ビアおよび上層Cu配線を形成するための上記図17に示した電解めっき工程においては、まずビアホール60から溝61の下部および下部側の側壁部を埋め込む初期に電流密度を約3mA/cm2とし、電流密度を20mA/cm2まで徐々に上げて溝61の中央部まで埋め込み(1回目の電解めっき)、温度約350℃の熱処理後、電流密度約5mA/cm2一定の電解めっき(2回目の電解めっき)を行い、溝61を完全に埋め込んだ。その後、上記図18に示したCMP工程を経て、ビアおよび上層Cu配線を形成した。
このようにして形成したCu配線の断面をTEMおよびEBSP法を用いて多数観察したところ、Cu配線断面において、その下部、側壁部および上部のCu粒子の平均粒径は約0.1μmであり、その中央部では約0.6μmであることがわかった。この方法により、中央部ではCu粒子の粒径が比較的大きく、その周囲ではCu粒子の粒径が比較的小さい下層Cu配線および上層Cu配線が形成できることが確認された。
ここでは、Al配線の形成方法について述べる。
Si基板上にSiO2膜を形成し、その上にTiまたは窒化チタン(TiN)からなる膜厚約80nmのバリアメタルをスパッタ法により形成した。そのバリアメタルの上に、Cuを約0.5wt%含む膜厚450nmのAl膜をスパッタ法により形成した。
このようなAl配線構造の形成後は、同様にして所定の層数の配線層を形成した後、パッドや保護膜の形成等を行って、半導体装置を完成させた。
前記金属配線は、上面を膜で覆われ、その上面を覆う膜との界面近傍である上部が、中央部に比べて高抵抗化されていることを特徴とする半導体装置。
(付記3) 前記金属配線は、前記上部をアモルファスにされていることを特徴とする付記1記載の半導体装置。
(付記6) 前記金属配線は、上下面を高融点金属膜で覆われ、側面を絶縁膜で覆われていることを特徴とする付記1〜4のいずれかに記載の半導体装置。
絶縁膜に溝を形成する工程と、
前記溝が形成された前記絶縁膜上にバリアメタルを形成する工程と、
めっき法を用いて、高電流密度の条件で金属膜を形成し、次いで、低電流密度の条件で金属膜を形成し、前記溝を金属膜で埋め込む工程と、
前記溝に形成された前記金属膜上にキャップ膜を形成する工程と、
を有することを特徴とする半導体装置の製造方法。
(付記9) 前記複数回のめっきを行って前記溝を前記金属膜で埋め込む際には、各回のめっき間でそれぞれ熱処理を行うことを特徴とする付記8記載の半導体装置の製造方法。
絶縁膜に溝を形成する工程と、
前記溝が形成された前記絶縁膜上にバリアメタルを形成する工程と、
高電流密度の条件で、めっき法を用いて前記溝を金属膜で埋め込む工程と、
前記溝に形成された前記金属膜の上部に所定元素を導入する工程と、
前記所定元素が導入された前記金属膜上にキャップ膜を形成する工程と、
を有することを特徴とする半導体装置の製造方法。
前記所定元素としてハロゲン元素を導入して、前記金属膜の上部を多結晶化またはアモルファス化することを特徴とする付記10記載の半導体装置の製造方法。
前記所定元素として前記金属膜と化合物を形成する元素を導入することを特徴とする付記10記載の半導体装置の製造方法。
第1の絶縁膜上に第1のバリアメタルを形成する工程と、
前記第1のバリアメタル上に、下部と上部の金属粒子の平均粒径が中央部の金属粒子の平均粒径より小さくなるような条件で、金属膜を形成する工程と、
前記金属膜上に第2のバリアメタルを形成する工程と、
前記第1,第2のバリアメタルおよび前記金属膜を配線パターンに加工する工程と、
前記配線パターンを第2の絶縁膜で覆う工程と、
を有することを特徴とする半導体装置の製造方法。
前記金属膜を形成する際の形成速度、形成温度または導入ガスを変化させることにより、前記下部と前記上部の金属粒子の平均粒径が前記中央部の金属粒子の平均粒径より小さくなるように、前記金属膜を形成することを特徴とする付記14記載の半導体装置の製造方法。
1a,10a,20a,30a Cu粒子
2,6,11,15,21,31,43,44,52,58,65 層間絶縁膜
3,12,22,32,53,59 ハードマスク
4,13,23,33,41,42,55,62 バリアメタル
5,14,57,64 キャップ膜
34,35,56,63 Cu膜
40 Al配線
40a Al粒子
50 Si基板
51 下地絶縁膜
54,61 溝
60 ビアホール
Claims (1)
- Cu配線を備える半導体装置の製造方法において、
絶縁膜に溝を形成する工程と、
前記溝にバリアメタルを形成する工程と、
前記バリアメタルの形成後、めっき法を用いて、前記溝の下部に第1の電流密度の条件で第1の平均粒径を有する第1のCu膜を形成し、次いで、前記溝の中央部および上部に前記第1の電流密度よりも高い第2の電流密度の条件で前記第1の平均粒径よりも大きい第2の平均粒径を有する第2のCu膜を形成する工程と、
形成された前記第2のCu膜にCMPを行う工程と、
前記CMP後、前記溝の上部に形成された前記第2のCu膜に希ガス元素をイオン注入して、前記溝の上部に形成された前記第2のCu膜をその結晶粒径を小さくするかまたはアモルファス化する工程と、
前記希ガス元素がイオン注入された前記第2のCu膜上にキャップ膜を形成する工程と、
を有し、
前記希ガス元素をイオン注入する工程後で前記キャップ膜を形成する工程前には熱処理を行わないことを特徴とする半導体装置の製造方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2009216768A JP5362500B2 (ja) | 2009-09-18 | 2009-09-18 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2009216768A JP5362500B2 (ja) | 2009-09-18 | 2009-09-18 | 半導体装置の製造方法 |
Related Parent Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2007034997A Division JP4397399B2 (ja) | 2007-02-15 | 2007-02-15 | 半導体装置の製造方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2009302570A JP2009302570A (ja) | 2009-12-24 |
JP5362500B2 true JP5362500B2 (ja) | 2013-12-11 |
Family
ID=41549072
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2009216768A Expired - Fee Related JP5362500B2 (ja) | 2009-09-18 | 2009-09-18 | 半導体装置の製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP5362500B2 (ja) |
Families Citing this family (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP5435484B2 (ja) * | 2010-03-24 | 2014-03-05 | 富士フイルム株式会社 | 金属充填微細構造体の製造方法 |
US11315829B2 (en) | 2019-08-26 | 2022-04-26 | Taiwan Semiconductor Manufacturing Co., Ltd. | Amorphous layers for reducing copper diffusion and method forming same |
Family Cites Families (10)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP3271757B2 (ja) * | 1999-03-01 | 2002-04-08 | 日本電気株式会社 | 半導体装置の製造方法 |
US6319831B1 (en) * | 1999-03-18 | 2001-11-20 | Taiwan Semiconductor Manufacturing Company | Gap filling by two-step plating |
US6140241A (en) * | 1999-03-18 | 2000-10-31 | Taiwan Semiconductor Manufacturing Company | Multi-step electrochemical copper deposition process with improved filling capability |
JP3559026B2 (ja) | 2001-08-24 | 2004-08-25 | キヤノン販売株式会社 | 半導体装置の製造方法 |
JP2003257979A (ja) * | 2001-12-25 | 2003-09-12 | Nec Electronics Corp | 銅配線構造およびその製造方法 |
JP2004218080A (ja) * | 2002-12-27 | 2004-08-05 | Ebara Corp | めっき方法 |
JP3722813B2 (ja) * | 2003-07-08 | 2005-11-30 | 沖電気工業株式会社 | 埋め込み配線構造の形成方法 |
JP2005166917A (ja) * | 2003-12-02 | 2005-06-23 | Fujikura Ltd | プリント配線板およびその製造方法 |
JP4307300B2 (ja) * | 2004-03-17 | 2009-08-05 | 株式会社荏原製作所 | 微細孔および/または微細溝を有する基材の孔埋めめっき方法 |
JP2006294922A (ja) * | 2005-04-12 | 2006-10-26 | Renesas Technology Corp | 半導体装置の製造方法 |
-
2009
- 2009-09-18 JP JP2009216768A patent/JP5362500B2/ja not_active Expired - Fee Related
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Publication number | Publication date |
---|---|
JP2009302570A (ja) | 2009-12-24 |
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|
A131 | Notification of reasons for refusal |
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A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20120807 |
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A02 | Decision of refusal |
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|
A521 | Written amendment |
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A911 | Transfer of reconsideration by examiner before appeal (zenchi) |
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|
A912 | Removal of reconsideration by examiner before appeal (zenchi) |
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A521 | Written amendment |
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|
A61 | First payment of annual fees (during grant procedure) |
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R150 | Certificate of patent or registration of utility model |
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