KR20120127318A - 폴리실리콘 활성층을 함유한 박막트랜지스터, 그 제조방법 및 어레이 기판 - Google Patents

폴리실리콘 활성층을 함유한 박막트랜지스터, 그 제조방법 및 어레이 기판 Download PDF

Info

Publication number
KR20120127318A
KR20120127318A KR1020120050435A KR20120050435A KR20120127318A KR 20120127318 A KR20120127318 A KR 20120127318A KR 1020120050435 A KR1020120050435 A KR 1020120050435A KR 20120050435 A KR20120050435 A KR 20120050435A KR 20120127318 A KR20120127318 A KR 20120127318A
Authority
KR
South Korea
Prior art keywords
active layer
thin film
film transistor
impurity
metal
Prior art date
Application number
KR1020120050435A
Other languages
English (en)
Other versions
KR101498136B1 (ko
Inventor
정 리우
춘핑 롱
춘셩 지앙
쥔 ？
레이 쉬
동팡 왕
이난 리앙
Original Assignee
보에 테크놀로지 그룹 컴퍼니 리미티드
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 보에 테크놀로지 그룹 컴퍼니 리미티드 filed Critical 보에 테크놀로지 그룹 컴퍼니 리미티드
Publication of KR20120127318A publication Critical patent/KR20120127318A/ko
Application granted granted Critical
Publication of KR101498136B1 publication Critical patent/KR101498136B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02656—Special treatments
    • H01L21/02664—Aftertreatments
    • H01L21/02667—Crystallisation or recrystallisation of non-monocrystalline semiconductor materials, e.g. regrowth
    • H01L21/02672—Crystallisation or recrystallisation of non-monocrystalline semiconductor materials, e.g. regrowth using crystallisation enhancing elements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66742—Thin film unipolar transistors
    • H01L29/6675—Amorphous silicon or polysilicon transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/322—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to modify their internal properties, e.g. to produce internal imperfections
    • H01L21/3221—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to modify their internal properties, e.g. to produce internal imperfections of silicon bodies, e.g. for gettering
    • H01L21/3226—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to modify their internal properties, e.g. to produce internal imperfections of silicon bodies, e.g. for gettering of silicon on insulator
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1259—Multistep manufacturing methods
    • H01L27/127—Multistep manufacturing methods with a particular formation, treatment or patterning of the active layer specially adapted to the circuit arrangement
    • H01L27/1274—Multistep manufacturing methods with a particular formation, treatment or patterning of the active layer specially adapted to the circuit arrangement using crystallisation of amorphous semiconductor or recrystallisation of crystalline semiconductor
    • H01L27/1277—Multistep manufacturing methods with a particular formation, treatment or patterning of the active layer specially adapted to the circuit arrangement using crystallisation of amorphous semiconductor or recrystallisation of crystalline semiconductor using a crystallisation promoting species, e.g. local introduction of Ni catalyst
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66742—Thin film unipolar transistors
    • H01L29/6675—Amorphous silicon or polysilicon transistors
    • H01L29/66757—Lateral single gate single channel transistors with non-inverted structure, i.e. the channel layer is formed before the gate

Abstract

공개된 기술방안의 실시예는 기판에 비정질 실리콘층을 퇴적하고, 상기 비정질 실리콘층에 대하여 패터닝을 실시하여 소스영역, 드레인영역과 채널영역을 포함하는 활성층을 형성하는 단계; 상기 소스영역과 상기 드레인영역에 유도금속을 퇴적하는 단계; 유도금속이 퇴적된 활성층에 대하여 제1 열처리를 실시하여, 상기 활성층이 상기 유도금속의 작용 하에서 결정화가 발생되도록 하는 단계; 상기 소스영역과 상기 드레인영역에 상기 유도금속을 수집하기 위한 제1 불순물을 도핑하는 단계; 도핑 후의 활성층에 대하여 제2 열처리를 실시함으로써, 상기 제1 불순물이 상기 채널영역에 잔류된 유도금속을 흡수하도록 하는 단계를 포함하는 일종의 폴리실리콘 활성층을 함유한 박막트랜지스터 제조방법을 제공한다. 공개된 기술방안의 실시예는 또한 상기 방법을 이용하여 제작된 박막트랜지스터 및 상기 박막트랜지스터를 포함하는 어레이 기판을 더 제공한다.

Description

폴리실리콘 활성층을 함유한 박막트랜지스터, 그 제조방법 및 어레이 기판{Thin Film Transistor having polysilicon active layer, method of manufacturing thereof and array substrate}
공개된 기술방안은 일종의 폴리실리콘 활성층을 함유한 박막트랜지스터, 그 제조방법 및 어레이 기판에 관한 것이다.
폴리실리콘(ploysilicon)은 원자가 규칙적으로 배열되어 있기 때문에, 비교적 높은 캐리어 이동도(10~300cm2/Vs)를 지닌다. 동시에, 폴리실리콘 활성층을 함유한 박막트랜지스터(Thin Film Transistor, TFT)도 비교적 높은 구동전류를 가져, 이러한 TFT를 응용한 액정 디스플레이의 액정 반응시간을 가속화시킬 수 있다. 따라서, TFT의 부피를 줄이고 투과면적을 증가시킬 수 있어 더욱 높은 휘도와 해상도를 얻을 수 있다. 폴리실리콘의 이러한 장점들은 능동 매트릭스 유기 전계 발광 디스플레이(AMOLED)에 있어서도 대단히 중요하다. 액정의 전압 구동방식과 달리, AMOLED는 전류 구동방식을 채택하기 때문에, 폴리실리콘 TFT만이 비로소 그 요구를 더욱 잘 만족시킬 수 있다. 이밖에, 폴리실리콘의 현저한 특징 중의 하나는 폴리실리콘을 사용한 구동 집적회로(IC)를 패널에 집적할 수 있고, 심지어 시스템 온 글래스(System on Glass, SOG)로 제작할 수 있어, 제품으로서 더욱 가볍고, 더욱 얇고, 전력소비량이 더욱 낮은 등의 장점을 지닐수 있다.
종래의 폴리실리콘의 제작방법은 먼저 유리기판에 한 층의 비정질 실리콘(a-Si)를 퇴적한 다음, 어닐링 열처리 방법을 이용하여 비정질 실리콘을 결정화시키는 방식이지만, 이러한 방법은 장시간 600℃ 이상의 온도에서 어닐링을 실시해야 하므로, 디스플레이의 유리기판에는 응용할 수 없었다. 그후, 사람들은 금속이 결정의 성장을 촉진하는 촉매 작용을 할 수 있어, a-Si 결정화 온도를 a-Si에 약간의 금속을 퇴적하는 방법으로 낮출 수 있다는 것을 발견하였는데, 이러한 방법을 금속유도 결정화(Metal-induced crystallization, MIC)라고 하며, MIC는 결정화 온도를 500℃ 이하로 낮출 수 있다. 그러나 MIC를 폴리실리콘 TFT 제작 공정에 응용할 경우에 하나의 심각한 단점이 존재하는데, 즉 금속 불순물이 TFT의 채널영역에 잔류하기가 매우 쉬워, 채널 영역에서 누설 전류를 일으켜 TFT의 특성을 악화시킬 수 있다는 점이다.
그후, 사람들은 또 다른 일종의 금속유도 결정화 현상을 발견하였다. 즉 MIC는 금속이 덮이지 않은 영역을 향해 가로로 100미크론 이상 성장할 수 있는데, 이러한 현상을 금속유도 측면 결정화(Metal-induced lateral crystallization, MILC)라고 한다. MILC는 니켈 등과 같은 다양한 금속의 유도 하에서 발생될 수 있으며, 결정화 온도는 500℃ 이하일 수 있고, 결정의 입자는 스트립형이며 크기가 비교적 크다.
도 1a, 1b는 종래기술 중 MILC 공정을 이용하여 폴리실리콘 TFT를 제조하는 설명도이다. 도 1a, 1b를 참조하면, 상기 제조방법은 다음 단계를 포함한다. 먼저, 유리기판(101)에 플라즈마 증강 화학기상증착(PECVD) 방법으로 완충층(102)을 퇴적하며, 상기 완충층의 재료는 예를 들어 SiO2이다. 이어서 완충충(102) 상에 PECVD 혹은 저압 화학기상증착(LPCVD) 방법으로 비정질 실리콘층(103)을 퇴적한다. 그 다음, 비정질 실리콘층(103) 상의 선택 위치(뒤이어 TFT 구조를 형성하는 소스-드레인 영역)에 스퍼터링 방법으로 유도금속 니켈(104)을 퇴적한다. 마지막으로, 어닐링 처리를 실시하며, 통상적인 어닐링 시간은 0.1~10시간이다. 어닐링 과정에서, 비정질 실리콘과 니켈 금속이 직접 접촉하는 영역에 먼저 MIC가 발생하면서 결정화되어 MIC 다결정 영역이 형성되며, 즉 도 1b 중의 103S, 103D이다. 이어서 폴리실리콘의 결정입자가 가로로 성장하면서 니켈금속과 직접 접촉하지 않는 비정질 실리콘 영역으로 진입하여, 도 1b 중의 MILC 폴리실리콘 영역(103C)을 형성한다. 금속과 직접적으로 접촉되지 않기 때문에, MILC 폴리실리콘 영역이 MIC 폴리실리콘 영역보다 금속불순물 함량이 훨씬 낮다.
본 발명이 해결하고자 하는 과제는, 상기 종래 기술의 문제점을 해결하기 위한 것으로서, 채널영역에 잔류된 유도금속의 함량을 낮아지게 함으로써, 폴리실리콘 TFT의 누설전류가 저하되고, 폴리실리콘 TFT의 전기적 성능을 개선할 수 있는 폴리실리콘 활성층을 함유한 박막트랜지스터의 제조 방법, 그에 따라 제조된 박막트랜지스터 및 이를 포함한 어레이 기판을 제공하는 데 있다.
본 발명의 일 실시예에서는 기판에 비정질 실리콘층을 퇴적하고, 상기 비정질 실리콘층에 대하여 패터닝을 실시하여 소스영역, 드레인영역과 채널영역을 구비한 활성층을 형성하는 단계; 상기 소스영역과 상기 드레인영역에 유도금속을 퇴적하는 단계; 유도금속이 퇴적된 활성층에 대하여 제1 열처리를 실시하여, 상기 활성층이 상기 유도금속의 작용 하에서 결정화를 발생시키게 하는 단계; 상기 소스영역과 상기 드레인영역에 상기 유도금속을 수집하기 위한 제1 불순물을 도핑하는 단계; 도핑 후의 활성층에 대하여 제2 열처리를 실시하여, 상기 제1 불순물이 상기 채널영역에 잔류된 유도금속을 흡수하도록 하는 단계를 포함하는 일종의 폴리실리콘 활성층을 함유한 박막트랜지스터의 제조 방법을 제공한다.
본 발명의 다른 일 실시예에서는 공개된 기술방안의 임의의 실시예 중의 박막트랜지스터 제조방법에 따라 제조되는 일종의 폴리실리콘 활성층을 함유한 박막트랜지스터를 제공한다.
본 발명의 또다른 일 실시예에서는 공개된 기술방안의 실시예에 따른 박막트랜지스터를 포함하는 어레이 기판을 제공한다.
본 발명에 따르면, TFT 활성층의 비정질 실리콘에 대하여 MILC 결정화를 실시한 후, 소스-드레인영역에 유도금속을 흡수하기 위한 불순물을 도핑한 다음, 열처리의 조건 하에서, 소스-드레인영역에 도핑된 불순물이 채널영역의 유도금속을 흡수하여, 채널영역의 유도금속을 소스-드레인영역으로 이동시킴으로써, 채널영역에 잔류된 유도금속의 함량이 낮아지게 되여, 폴리실리콘 TFT의 누설전류를 저하시키고, 폴리실리콘 TFT의 전기적 성능을 개선할 수 있다.
도 1a, 1b는 종래기술 중에서 MILC 공정을 이용하여 폴리실리콘 TFT를 제조하는 설명도이다.
도 2는 2차이온 질량분석기를 사용하여 얻은 니켈의 MIC, MILC, 및 a-Si 구간에서의 일차원 분포도이다.
도 3a~3e는 공개된 기술방안의 실시예에서 폴리실리콘 활성층을 함유한 박막트랜지스터를 제조하는 방법의 설명도이다.
본 발명의 목적, 기술방안과 장점을 더욱 분명히 하기 위하여 이하 첨부도면 및 구체적인 실시예를 결합하여 공개된 기술방안에 대해 상세히 묘사하고자 한다.
상기에서는 MILC 공정으로 TFT를 제조하는 방법에 대해 묘사하였다.그러나, 상기 MILC 공정으로 제조되는 TFT에는 역시 비교적 큰 누설 전류가 존재하는데, 이러한 문제가 발생하는 주요 원인은 채널 양단의 MILC와 MIC의 경계면에 형성되는 수평방향의 결정입계와 채널 영역 내의 MILC 결정화로 형성되는 결정입자와 입자 사이의 수평방향 결정입계가 비교적 높은 니켈 함량을 지니기 때문이다. 도 2는 2차이온 질량분석(SIMS)으로 획득된 니켈의 MIC, MILC 및 a-Si구간에서에서의 1차원 분포도이다. 도 2에서 알 수 있듯이, MILC구간에서의 니켈 함량이 가장 낮고, MILC 전방 가장자리의 결정입자와 결정입자 사이의 니켈 함량은 다소 증가되며, MIC/MILC 계면 부근의 니켈 함량이 가장 높다.
공개된 기술방안의 실시예에 따라 폴리실리콘 활성층을 함유한 박막트랜지스터를 제조하는 방법은 다음과 같은 단계를 포함한다:
단계 301: 기판에 완충층을 퇴적하는 단계.
도 3a를 참조하면, 미리 세척해둔 유리판 등 투명기판(401)에 PECVD(플라즈마 증강 화학기상증착), LPCVD(저압 화학기상증착), APCVD(대기압 화학기상증착), ECR-CVD(전자사이클로트론공명 화학기상증착) 또는 스퍼터링 등 방법으로 완충층(402)을 형성하여, 유리에 함유된 불순물이 확산되어 활성층에 진입하는 것을 차단함으로써, TFT 소자의 역치전압과 누설전류 등 특성에 영향을 미치는 것을 방지한다.
상기 완충층은 단층의 산화실리콘, 질화실리콘 또는 이들의 적층일 수 있다. 상기 층의 두께는 300Å~10000Å일 수 있으며, 바람직한 두께는 500Å~4000Å이다. 완충층의 퇴적 온도는 600℃ 또는 이보다 낮은 온도이다. 종래의 알칼리유리 중에는 알루미늄, 바륨과 나트륨 등 금속 불순물 함량이 비교적 높기 때문에, 이런 금속 불순물은 고온처리 공정에서 금속 불순물이 확산되기 쉬우므로, 완충층의 도입 이외에 유리기판은 예를 들어 무 알칼리유리를 채택하여 기판 중의 불순물의 영향을 피할 수 있다
단계 302: 완충층에 비정질 실리콘층을 퇴적하고, 비정질 실리콘층에 대해 패터닝을 실시하여 소스영역, 드레인영역과 채널영역을 포함하는 활성층을 형성하는 단계.
도 3a를 계속 참조하면, 비정질 실리콘층(403)을 완충층(402) 상부에 퇴적하고, 광식각 공정으로 마스크（예를 들어 포토레지스트）를 형성한 다음, 이어서 건식 식각방법으로 TFT의 활성층 역할을 하는 패턴을 형성한다. 활성층의 두께는 100Å~3000Å이며, 바람직한 두께는 500Å~1000Å이다. 그 형성방법은 PECVD, LPCVD 또는 스퍼터링 방법일 수 있다. 비정질 실리콘층(403)의 퇴적온도는 600℃ 이하이다. 이밖에, 비정질 실리콘층의 패터닝 공정 및 퇴적 공정은 상기 구체적인 공정에 국한되지 않으며, 각종 공지의 패터닝 공정 및 퇴적 공정을 채택할 수 있다.
단계 303: 소스영역과 드레인영역에 유도금속을 퇴적하고, 유도금속이 퇴적된 활성층에 열처리를 실시하여, 활성층이 유도금속의 작용 하에서 금속유도 결정화와 금속유도 측면 결정화를 발생시키도록 하는 단계.
광식각 공정을 통해 마스크（예를 들어 포토레지스트）를 형성하고, 활성층의 선택영역(소스영역과 드레인영역)에 유도금속을 퇴적하여, 유도금속이 덮인 비정질 실리콘에 대하여 열처리를 실시하면, MIC(금속유도 결정화)와 MILC(금속유도 측면 결정화) 현상이 발생하게 되며, 즉 유도금속이 직접 덮인 영역(소스영역과 드레인영역)에 MIC영역이 형성되고, 유도금속이 덮이지 않은 영역(채널영역)에 MILC영역이 형성되며, 이와 같이, 활성층 중의 비정질 실리콘이 폴리실리콘으로 결정화 변환된다.
공개된 기술방안의 실시예는 TFT의 소스영역과 드레인영역에 유도금속을 피복하는 방법을 통해 유도결정화를 실시하여, 유도금속의 채널영역에 대한 오염을 감소시킬 수 있다. 도 3b를 참조하면, 각 TFT 유닛에, 활성층 중에서 유도금속(404)이 직접 덮여있는 부위에 두 개의 MIC영역(403S)(소스영역)과 (403D)(드레인영역)을 형성하고, 유도금속이 덮여 있지 않으며 소스영역과 드레인영역 사이의 채널영역에 MILC영역(403C)을 형성하였다. 선택 가능한 유도금속은 니켈, 구리, 금, 은, 알루미늄, 코발트, 크롬 등이며, 본 실시예에서는 니켈금속을 사용하여 비교적 양호한 유도효과와 비교적 우수한 TFT 특성을 획득할 수 있다. 니켈층은 스퍼터링, 열증발, PECVD, ALD(원자층퇴적) 등 방법으로 형성될 수 있으며, 그 두께는 1Å~10000Å 범위 이내이며, 바람직한 두께는 10Å~200Å이다. ALD방법을 채택할 경우에는 니켈층 두께를 더욱 정확하게 제어할 수 있다. 유도결정화를 발생시키는 열처리방법은 RTA(급속 열적 어닐링), ELA(엑시머 레이저 어닐링) 또는 퍼니스 어닐링 방법일 수 있다. 본 실시예에서는 퍼니스 어닐링 방법을 채택하여, 400℃~600℃의 온도에서 어닐링 처리를 실시하였으며, 어닐링 분위기는 질소가스, 수소가스 또는 진공이고, 어닐링 시간은 0.1~50시간이다. 만약 비교적 높은 어닐링 온도를 채택할 경우, 어닐링시간을 2시간 이하로 단축시킬 수 있다.
단계 304: 열처리 후의 활성층에 게이트 절연층과 게이트전극 패턴을 형성하는 단계.
도 3c를 참조하면, 먼저 활성층이 형성되여 있는 가판에 PECVD, LPCVD, APCVD 또는 ECR-CVD등 방법으로 게이트 절연층(405)을 퇴적한 다음, 스퍼터링, 열증발 또는 PECVD, LPCVD, APCVD, ECR-CVD등 방법으로 게이트 절연층(405)에 게이트 전극층(406)을 퇴적하고, 마지막으로, 습식 식각 또는 건식 식각 방법을 이용하여 광식각 공정으로 마스크를 형성하고, 게이트 절연층(405)과 게이트 전극층(406)을 식각하여 패턴을 형성한다.
게이트 절연층(405)의 두께는 300Å~3000Å이며, 구체적인 공정의 필요에 따라 적합한 두께를 선택할 수 있다. 상기 층은 단층의 산화실리콘, 질화실리콘 또는 이들의 적층일 수 있으며, 퇴적 온도는 일반적으로 600℃ 이하이다. 게이트 전극층(406)은 몰리브덴, 몰리브덴합금 등의 금속, 금속합금 또는 도핑된 폴리실리콘 등 도전성 재료로 구성되며, 두께는 1000Å~8000Å범위 이내이고, 바람직한 두께는 2500Å~4000Å이다.
단계 305: 게이트 절연층과 게이트 전극의 패턴을 마스크로 사용하여, 소스영역과 드레인영역에 유도금속을 수집하기 위한 제1 불순물을 도핑하는 단계.
단계 301~304에서 제조된 TFT의 활성층 중, MIC/MILC 계면과 MILC 전방 가장자리의 결정입자와 결정입자 사이에는 여전히 비교적 높은 잔여 니켈함량이 존재하는데, 이는 TFT의 오프 전류, 즉 TFT의 누설 전류를 증가시킬 수 있어, TFT의 전기적 특성을 악화시킨다.
연구를 통해 인 원소는 실리콘 중 니켈, 철, 구리와 같은 금속 불순물을 흡수하는 특성을 지니며, 특히 니켈에 대하여 비교적 강력한 흡수작용이 있어, 따라서, 폴리실리콘 TFT에 인 원소를 도핑할 경우 비교적 낮은 오프 전류(10pA 이하)를 얻을 수 있음을 발견하였다. 더 나아가 연구에서는 또한 질소와 질소 산소 혼합물 역시 니켈, 금 등의 금속을 흡수하는 작용이 있음을 발견하였다. TFT 제조 과정에서 인을 도핑하는 것은 비교적 흔한 공정이므로 구현이 용이하기에 본 단계에서는, 바람직하게 인을 상기 제1 불순물로 선택한다. 활성층의 소스-드레인영역에 인 원소를 도핑함으로써, 열처리의 조건 하에서, 채널영역의 잔여 니켈 불순물을 흡수할 수 있어, TFT의 오프 전류를 낮추고 TFT의 전기적 특성을 개선한다.
이온 주입은 보편적으로 상용되는 일종의 도핑 기술로서, 이온주입 기술은 질량분석기를 갖춘 이온주입, 질량분석기를 갖추지 않은 이온구름식 주입, 플라즈마 주입 또는 고체확산식 주입 등 방법을 이용할 수 있으며, 본 실시예에서는 주류인 이온구름식 주입방법을 채택하였다.
도 3D를 참조하면, 게이트 절연층과 게이트 전극의 패턴을 마스크로 사용하여, 이온주입 방법으로 TFT 구조 중의 소스-드레인영역에 대하여 인 원소의 경량도핑(light doping)을 실시한다. 본 실시예에서는 PH3/H2의 혼합가스(407)를 이온주입 시의 기체로 사용하며, PH3가 혼합가스(407)에서 차지하는 중량비율은 5%~15% 사이이다. 이온주입 에너지는 10~200keV이며, 바람직하게는 40~100keV이다. 주입량은 1×1011?1×1020 atoms/cm3의 범위 이내이며, 바람직한 양은 1×1013?8×1015 atoms/cm3이다.
단계 306: 게이트 절연층과 게이트 전극의 패턴을 마스크로 사용하고, 소스영역과 드레인영역에 제2 불순물을 형성하며, 상기 제2 불순물을 소스영역과 드레인영역의 도전 유형을 확정하는데 사용함으로써, P형 금속산화물 반도체(PMOS) 박막트랜지스터 또는 N형 금속산화물 반도체(NMOS) 박막트랜지스터를 형성하는 단계.
상기 제2 불순물은 B, P 또는 As이며, B원소는 PMOS를 형성하기 위한 것이고, P 또는 As원소는 NMOS를 형성하기 위한 것이다. 본 실시예에서는 B원소를 혼합하여 PMOS를 형성하는 것을 예로 들었다.
도 3e를 참조하면, 게이트 절연층과 게이트 전극의 패턴을 마스크로 사용하고, 이온주입 방법을 이용하여, TFT 구조 중의 소스-드레인영역에 대하여 붕소 원소의 중량도핑(heavy doping)을 실시한다. 본 실시예에서는 B2H6/H2의 혼합가스(408)를 이온주입 시의 가스로 사용하였으며, B2H6가 혼합가스(408)에서 차지하는 중량비율은 5%~15% 사이이다. 이온주입 에너지는 10~200keV이며, 바람직하게는 40~100keV이다. 주입량은 1×1011?1×1020 atoms/cm3 범위 이내이고, 바람직한 양은 1×1013?8×1015 atoms/cm3이다. 이 주입량은 인 원소의 주입량보다 커야 하며, 인 원소 주입량의 2~3배가 바람직하다. 예를 들어 만약 인 원소 주입량이 1×1015 atoms/cm3라면，붕소 원소의 주입량은 마땅히 2×1015 내지 3×1015atoms/cm3이어야 한다.
단계 307: 도핑 후의 활성층에 대하여 열처리를 진행하여, 제2 불순물을 활성화시키고, 아울러 제1 불순물이 채널영역의 잔류 유도금속을 흡수하도록 하는 단계.
활성층 중 상기 제1 불순물과 상기 제2 불순물을 혼합한 후, RTA, ELA, 또는 퍼니스 어닐링 방법을 통해 TFT 활성화 공정을 실시할 수 있다. 퍼니스 어닐링 방법은 비교적 경제적이고 간단하며, 균일성이 비교적 우수하다. 본 실시예에서는 어닐링로에서 300℃~600℃로 0.5~4시간(바람직하게는 1~3 시간)동안 활성화 열처리를 실시한다. 활성화 과정에서, 상기 경량도핑된 인 원소는 활성층 중 니켈을 흡수하는 역할을 한다. 인 원소는 단지 소스-드레인영역에만 도핑되어 있기 때문에, 채널영역의 니켈은 인 원소의 흡수작용에 의해 소스-드레인영역으로 이동하게 됨으로써 채널영역에 잔류되는 니켈을 잔류를 감소시키고, 제조되는 TFT의 전기적 특성을 개선할 수 있다.
상기 실시예에서 제조한 TFT는 탑게이트 구조의 TFT이지만, 보텀게이트 구조의 TFT에 대해서도 유사한 처리를 할 수 있으나, 다른 점은 보텀게이트 구조의 TFT의 경우, 비정질 실리콘층을 게이트 전극과 게이트 절연층이 형성된 기판에 퇴적하며, 또한 소스영역과 드레인영역에 상기 제1 불순물과 상기 제2 불순물을 혼합할 때 한 번의 별도의 마스크 공정이 필요하다는데 있다.
상기 내용을 종합해보면, 공개된 기술방안은 TFT 활성층의 비정질 실리콘에 대하여 MILC 결정화를 실시한 후, 소스-드레인영역에 유도금속을 흡수하기 위한 불순물을 도핑한 다음, 열처리의 조건 하에서, 소스-드레인영역에 도핑된 불순물이 채널영역의 유도금속을 흡수하여, 채널영역의 유도금속을 소스-드레인영역으로 이동시킴으써, 채널영역에 잔류된 유도금속의 함량이 낮아지게 되여, 폴리실리콘 TFT의 누설전류를 저하시키고, 폴리실리콘 TFT의 전기적 성능을 개선할 수 있다.
공개된 기술방안의 다른 실시예는 상기 실시예에서의 제조방법에 따라 제조되며, 폴리실리콘활성층을 함유한 박막트랜지스터를 제공한다.
공개된 기술방안의 또 다른 실시예는 상기 실시예에서의 제조방법에 따라 제조된 박막트랜지스터를 포함하는 어레이 기판을 제공한다.
마지막으로 설명해야 할 점으로서, 이상의 실시예는 단지 본 발명의 기술방안을 설명하기 위한 것으로서 제한하기 위한 것이 아니며, 본 분야의 통상의 기술자라면 본 발명의 기술방안에 대하여 보정 또는 동등한 치환이 가능하되, 본 발명의 기술방안의 정신 범위를 벗어나지 않은 것은 모두 본 발명의 청구범위에 포함되는 것으로 이해하여야 한다.

Claims (15)

  1. 기판에 비정질 실리콘층을 퇴적하고, 상기 비정질 실리콘층에 패터닝을 실시하여 소스영역, 드레인영역과 채널영역을 포함하는 활성층을 형성하는 단계;
    상기 소스영역과 상기 드레인영역에 유도금속을 퇴적하는 단계;
    유도금속이 퇴적된 상기 활성층에 대하여 제1 열처리를 실시하여, 상기 활성층이 상기 유도금속의 작용 하에서 결정화를 발생시키도록 하는 단계;
    상기 소스영역과 상기 드레인영역에 상기 유도금속을 수집하기 위한 제1 불순물을 도핑하는 단계;
    도핑 후의 상기 활성층에 대하여 제2 열처리를 실시함으로써, 상기 제1 불순물이 상기 채널영역에 잔류된 유도금속을 흡수하도록 하는 단계;
    를 포함하는 폴리실리콘 활성층을 함유한 박막트랜지스터 제조 방법.
  2. 제1 항에 있어서,
    상기 제1 열처리 이후, 상기 제2열처리 이전에, 상기 소스영역과 상기 드레인영역에 상기 소스영역과 상기 드레인영역의 도전 유형을 확정하기 위한 제2 불순물을 도핑하며, 상기 제2 열처리는 또한 상기 제2 불순물을 활성화하는 것을 특징으로 하는 폴리실리콘 활성층을 함유한 박막트랜지스터 제조 방법.
  3. 제2 항에 있어서,
    상기 제1 불순물은 인, 질소 또는 질소산소 혼합물인 것을 특징으로 하는 폴리실리콘 활성층을 함유한 박막트랜지스터 제조 방법.
  4. 제3항에 있어서,
    상기 제2 열처리의 온도는 300℃~600℃이고, 시간은 1~3시간인 것을 특징으로 하는 폴리실리콘 활성층을 함유한 박막트랜지스터 제조 방법.
  5. 제4 항에 있어서,
    상기 유도금속은 니켈, 구리, 금, 은, 알루미늄, 코발트 또는 크롬인 것을 특징으로 하는 폴리실리콘 활성층을 함유한 박막트랜지스터 제조 방법.
  6. 제1 항 내지 제5 항 중 어느 한 항에 있어서,
    상기 퇴적된 유도금속의 두께는 10Å~200Å인 것을 특징으로 하는 폴리실리콘 활성층을 함유한 박막트랜지스터 제조 방법.
  7. 제1 항 내지 제5 항 중 어느 한 항에 있어서,
    상기 제1 열처리의 온도는 400℃~600℃이고, 시간은 0.1~50시간인 것을 특징으로 하는 폴리실리콘 활성층을 함유한 박막트랜지스터 제조 방법.
  8. 제2 항에 있어서,
    도핑된 상기 제2 불순물의 주입량은 도핑된 상기 제1 불순물 주입량의 2~3배인 것을 특징으로 하는 폴리실리콘 활성층을 함유한 박막트랜지스터 제조 방법.
  9. 제1항 내지 제5 항 중 어느 한 항에 있어서,
    상기 제1 열처리를 실시할 때, 상기 유도금속이 덮인 상기 소스영역과 드레인영역에 금속유도 결정화가 발생되고, 상기 채널영역에는 금속유도 측면 결정화가 발생하는 것을 특징으로 하는 폴리실리콘 활성층을 함유한 박막트랜지스터 제조 방법.
  10. 제1 항 내지 제5 항 중 어느 한 항에 있어서,
    상기 비정질 실리콘층을 퇴적하기 전에 상기 기판에 완충층을 형성하고, 상기 비정질 실리콘층을 상기 완충층에 퇴적하는 것을 특징으로 하는 폴리실리콘 활성층을 함유한 박막트랜지스터 제조 방법.
  11. 제2 항에 있어서,
    상기 제1 불순물과 상기 제2 불순물을 도핑하기 전, 상기 활성층에 게이트 절연층과 게이트 전극의 패턴을 형성하고;
    상기 제1 불순물과 상기 제2 불순물은 상기 게이트 절연층과 게이트 전극을 마스크로 사용하여 상기 소스영역과 상기 드레인영역에 도핑하는 것을 특징으로 하는 폴리실리콘 활성층을 함유한 박막트랜지스터 제조 방법.
  12. 제1 항에 있어서,
    상기 비정질 실리콘층을 퇴적하기 전, 상기 기판에 게이트 전극과 상기 게이트 절연층을 형성하고, 상기 비정질 실리콘층을 상기 게이트전극과 상기 게이트 절연층이 형성어 있는 기판에 퇴적하는 것을 특징으로 하는 폴리실리콘 활성층을 함유한 박막트랜지스터 제조 방법.
  13. 제2 항에 있어서,
    이온주입 방식을 이용하여 상기 소스영역과 상기 드레인영역에 상기 제1 불순물과 상기 제2 불순물을 도핑하며, 상기 이온주입 에너지는 40~100keV인 것을 특징으로 하는 폴리실리콘 활성층을 함유한 박막트랜지스터 제조 방법.
  14. 청구항 1 내지 청구항 13 중 어느 한 항의 방법으로 제조되는 것을 특징으로 하는 폴리실리콘 활성층을 함유한 박막트랜지스터.
  15. 청구항 14의 박막트랜지스터를 포함하는 어레이 기판.
KR1020120050435A 2011-05-13 2012-05-11 폴리실리콘 활성층을 함유한 박막트랜지스터, 그 제조방법 및 어레이 기판 KR101498136B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
CN201110124783.0 2011-05-13
CN201110124783.0A CN102709184B (zh) 2011-05-13 2011-05-13 含有多晶硅有源层的薄膜晶体管、其制造方法及阵列基板

Publications (2)

Publication Number Publication Date
KR20120127318A true KR20120127318A (ko) 2012-11-21
KR101498136B1 KR101498136B1 (ko) 2015-03-03

Family

ID=46085433

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020120050435A KR101498136B1 (ko) 2011-05-13 2012-05-11 폴리실리콘 활성층을 함유한 박막트랜지스터, 그 제조방법 및 어레이 기판

Country Status (5)

Country Link
US (1) US9059214B2 (ko)
EP (1) EP2523216B1 (ko)
JP (1) JP2012244173A (ko)
KR (1) KR101498136B1 (ko)
CN (1) CN102709184B (ko)

Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102709184B (zh) * 2011-05-13 2016-08-17 京东方科技集团股份有限公司 含有多晶硅有源层的薄膜晶体管、其制造方法及阵列基板
CN102945789B (zh) * 2012-11-22 2015-07-22 京东方科技集团股份有限公司 低温多晶硅薄膜制备方法、薄膜晶体管及其制备方法
CN102956649A (zh) 2012-11-26 2013-03-06 京东方科技集团股份有限公司 阵列基板、阵列基板制作方法及显示装置
CN104576753B (zh) * 2014-12-29 2018-06-26 昆山国显光电有限公司 一种低温多晶硅薄膜晶体管及其制造方法
JP7085352B2 (ja) * 2018-01-15 2022-06-16 株式会社ジャパンディスプレイ 表示装置
CN109449210B (zh) * 2018-09-19 2022-06-10 云谷（固安）科技有限公司 阵列基板及显示器件
CN109473485B (zh) * 2018-12-29 2023-07-04 重庆伟特森电子科技有限公司 碳化硅二极管及其制备方法

Family Cites Families (34)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100291971B1 (ko) * 1993-10-26 2001-10-24 야마자끼 순페이 기판처리장치및방법과박막반도체디바이스제조방법
US6933182B1 (en) * 1995-04-20 2005-08-23 Semiconductor Energy Laboratory Co., Ltd. Method of manufacturing a semiconductor device and manufacturing system thereof
US6501094B1 (en) * 1997-06-11 2002-12-31 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device comprising a bottom gate type thin film transistor
JPH114001A (ja) * 1997-06-11 1999-01-06 Semiconductor Energy Lab Co Ltd 半導体装置およびその作製方法
US6218219B1 (en) * 1997-09-29 2001-04-17 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and fabrication method thereof
KR100276378B1 (ko) * 1997-11-12 2001-01-15 주승기 박막트랜지스터 및 그 제조방법
JP4993822B2 (ja) * 2000-06-19 2012-08-08 株式会社半導体エネルギー研究所 半導体装置の作製方法
US6828587B2 (en) * 2000-06-19 2004-12-07 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
KR100426210B1 (ko) * 2000-11-11 2004-04-03 피티플러스(주) 실리콘 박막 결정화 방법
US7045444B2 (en) * 2000-12-19 2006-05-16 Semiconductor Energy Laboratory Co., Ltd. Method of manufacturing semiconductor device that includes selectively adding a noble gas element
KR100390523B1 (ko) * 2001-01-20 2003-07-04 주승기 실리콘 박막 결정화 방법
JP3819249B2 (ja) * 2001-03-26 2006-09-06 株式会社半導体エネルギー研究所 薄膜トランジスタの作製方法
KR100426381B1 (ko) * 2001-03-30 2004-04-08 주승기 결정질 실리콘 활성층을 포함하는 박막트랜지스터의 제조방법
KR100434314B1 (ko) * 2001-05-21 2004-06-05 엘지.필립스 엘시디 주식회사 다결정화 방법 및 이를 이용한 액정표시장치 제조방법
JP4115158B2 (ja) * 2002-04-24 2008-07-09 シャープ株式会社 半導体装置およびその製造方法
US20030203123A1 (en) * 2002-04-26 2003-10-30 Applied Materials, Inc. System and method for metal induced crystallization of polycrystalline thin film transistors
KR100496287B1 (ko) * 2002-08-03 2005-06-20 삼성에스디아이 주식회사 실리콘 박막의 결정화 방법, 이를 이용한 박막 트랜지스터및 상기 박막 트랜지스터를 구비한 평판 디스플레이 소자
JP2003197529A (ja) * 2002-12-13 2003-07-11 Sharp Corp 半導体装置
WO2004107453A1 (en) * 2003-05-27 2004-12-09 Jae-Sang Ro Method for annealing silicon thin films and polycrystalline silicon thin films prepared therefrom
KR100928490B1 (ko) * 2003-06-28 2009-11-26 엘지디스플레이 주식회사 액정표시패널 및 그 제조 방법
KR100600853B1 (ko) * 2003-11-17 2006-07-14 삼성에스디아이 주식회사 평판표시장치 및 그의 제조방법
KR100611744B1 (ko) * 2003-11-22 2006-08-10 삼성에스디아이 주식회사 금속 유도 측면 결정화 방법을 이용한 박막 트랜지스터 및그의 제조 방법
KR20050106256A (ko) * 2004-05-04 2005-11-09 네오폴리((주)) 금속유도측면결정화를 이용한 박막 트랜지스터의 제조방법
KR20050106250A (ko) * 2004-05-04 2005-11-09 네오폴리((주)) 플라즈마를 이용한 다결정 박막 트랜지스터의 제조 방법
KR100712112B1 (ko) * 2004-06-30 2007-04-27 삼성에스디아이 주식회사 반도체 소자 및 그 제조 방법
KR100686442B1 (ko) * 2004-06-30 2007-02-23 네오폴리((주)) 부식 방지층을 이용한 금속유도측면결정화법에 의한 박막 트랜지스터의 제조방법
KR100659759B1 (ko) * 2004-10-06 2006-12-19 삼성에스디아이 주식회사 바텀 게이트형 박막트랜지스터, 그를 구비하는평판표시장치 및 박막트랜지스터의 제조방법
KR100776362B1 (ko) * 2004-12-03 2007-11-15 네오폴리((주)) 비정질 실리콘 박막의 결정화 방법 및 이를 이용한 다결정 실리콘 박막 트랜지스터의 제조방법
KR100653853B1 (ko) * 2005-05-24 2006-12-05 네오폴리((주)) 비금속 씨드 에피 성장을 이용한 비정질 반도체 박막의결정화 방법 및 이를 이용한 다결정 박막 트랜지스터의제조방법
KR101174776B1 (ko) 2005-10-12 2012-08-20 엘지디스플레이 주식회사 Ｔｆｔ 어레이 기판 및 그 제조방법
KR100770268B1 (ko) 2006-05-18 2007-10-25 삼성에스디아이 주식회사 박막트랜지스터의 제조방법
JP2009059940A (ja) * 2007-08-31 2009-03-19 Sharp Corp 薄膜トランジスタ、薄膜トランジスタの製造方法、及び、電子装置
KR101117643B1 (ko) * 2010-04-08 2012-03-05 삼성모바일디스플레이주식회사 비정질 실리콘막의 결정화 방법, 그리고 박막 트랜지스터 및 이의 제조 방법
CN102709184B (zh) * 2011-05-13 2016-08-17 京东方科技集团股份有限公司 含有多晶硅有源层的薄膜晶体管、其制造方法及阵列基板

Also Published As

Publication number Publication date
EP2523216A1 (en) 2012-11-14
EP2523216B1 (en) 2019-12-18
CN102709184B (zh) 2016-08-17
US9059214B2 (en) 2015-06-16
US20120289007A1 (en) 2012-11-15
KR101498136B1 (ko) 2015-03-03
CN102709184A (zh) 2012-10-03
JP2012244173A (ja) 2012-12-10

Similar Documents

Publication Publication Date Title
KR101498136B1 (ko) 폴리실리콘 활성층을 함유한 박막트랜지스터, 그 제조방법 및 어레이 기판
CN102842619B (zh) 一种半导体装置及其制造方法
WO2016145967A1 (zh) 多晶硅薄膜晶体管和阵列基板及制造方法与一种显示装置
TWI492315B (zh) 低溫多晶矽薄膜晶體管製造方法
CN105390451A (zh) 低温多晶硅tft基板的制作方法
JP2007220817A (ja) 薄膜トランジスタ及びその製法
CN103839825A (zh) 一种低温多晶硅薄膜晶体管、阵列基板及其制作方法
CN105070724A (zh) Tft基板的制作方法及制得的tft基板
US11217697B2 (en) Thin-film transistor and manufacturing method therefor, array substrate and display device
CN104600028A (zh) 低温多晶硅tft基板的制作方法及其结构
US9891501B2 (en) Polycrystalline silicon thin film transistor device and method of fabricating the same
CN104599959A (zh) 低温多晶硅tft基板的制作方法及其结构
US8039844B2 (en) Microcrystalline silicon thin film transistor and method for manufacturing the same
US10629746B2 (en) Array substrate and manufacturing method thereof
KR20020027902A (ko) 박막 트랜지스터 제조방법
WO2016165223A1 (zh) 一种多晶硅薄膜晶体管及其制作方法和显示装置
US11728412B2 (en) Method for manufacturing thin film transistor, and display panel
CN114927532B (zh) 阵列基板及其制作方法和显示面板
KR100317636B1 (ko) 박막트랜지스터의 반도체층 및 그 제조방법
KR20030057150A (ko) 박막트랜지스터 제조방법
KR20030057655A (ko) 다결정 실리콘 박막트랜지스터 제조방법
KR100709282B1 (ko) 박막 트랜지스터 및 제조 방법
CN110993611A (zh) 一种tft基板的制作方法和tft基板
TWI228314B (en) Thin film transistor and fabricating method of thin film transistor
JP2933211B2 (ja) 電気光学装置および絶縁ゲイト型電界効果半導体装置

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
AMND Amendment
E601 Decision to refuse application
X091 Application refused [patent]
AMND Amendment
E902 Notification of reason for refusal
AMND Amendment
X701 Decision to grant (after re-examination)
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20180220

Year of fee payment: 4

FPAY Annual fee payment

Payment date: 20190218

Year of fee payment: 5

FPAY Annual fee payment

Payment date: 20200219

Year of fee payment: 6