KR20120112770A - 인쇄 회로용 동박 - Google Patents

인쇄 회로용 동박 Download PDF

Info

Publication number
KR20120112770A
KR20120112770A KR1020127020693A KR20127020693A KR20120112770A KR 20120112770 A KR20120112770 A KR 20120112770A KR 1020127020693 A KR1020127020693 A KR 1020127020693A KR 20127020693 A KR20127020693 A KR 20127020693A KR 20120112770 A KR20120112770 A KR 20120112770A
Authority
KR
South Korea
Prior art keywords
copper foil
copper
layer
cobalt
particle layer
Prior art date
Application number
KR1020127020693A
Other languages
English (en)
Other versions
KR101328235B1 (ko
Inventor
히데타 아라이
아츠시 미키
Original Assignee
제이엑스 닛코 닛세키 킨조쿠 가부시키가이샤
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 제이엑스 닛코 닛세키 킨조쿠 가부시키가이샤 filed Critical 제이엑스 닛코 닛세키 킨조쿠 가부시키가이샤
Publication of KR20120112770A publication Critical patent/KR20120112770A/ko
Application granted granted Critical
Publication of KR101328235B1 publication Critical patent/KR101328235B1/ko

Links

Images

Classifications

    • CCHEMISTRY; METALLURGY
    • C25ELECTROLYTIC OR ELECTROPHORETIC PROCESSES; APPARATUS THEREFOR
    • C25DPROCESSES FOR THE ELECTROLYTIC OR ELECTROPHORETIC PRODUCTION OF COATINGS; ELECTROFORMING; APPARATUS THEREFOR
    • C25D7/00Electroplating characterised by the article coated
    • C25D7/06Wires; Strips; Foils
    • CCHEMISTRY; METALLURGY
    • C25ELECTROLYTIC OR ELECTROPHORETIC PROCESSES; APPARATUS THEREFOR
    • C25DPROCESSES FOR THE ELECTROLYTIC OR ELECTROPHORETIC PRODUCTION OF COATINGS; ELECTROFORMING; APPARATUS THEREFOR
    • C25D7/00Electroplating characterised by the article coated
    • C25D7/06Wires; Strips; Foils
    • C25D7/0614Strips or foils
    • CCHEMISTRY; METALLURGY
    • C25ELECTROLYTIC OR ELECTROPHORETIC PROCESSES; APPARATUS THEREFOR
    • C25DPROCESSES FOR THE ELECTROLYTIC OR ELECTROPHORETIC PRODUCTION OF COATINGS; ELECTROFORMING; APPARATUS THEREFOR
    • C25D15/00Electrolytic or electrophoretic production of coatings containing embedded materials, e.g. particles, whiskers, wires
    • CCHEMISTRY; METALLURGY
    • C25ELECTROLYTIC OR ELECTROPHORETIC PROCESSES; APPARATUS THEREFOR
    • C25DPROCESSES FOR THE ELECTROLYTIC OR ELECTROPHORETIC PRODUCTION OF COATINGS; ELECTROFORMING; APPARATUS THEREFOR
    • C25D5/00Electroplating characterised by the process; Pretreatment or after-treatment of workpieces
    • C25D5/10Electroplating with more than one layer of the same or of different metals
    • C25D5/12Electroplating with more than one layer of the same or of different metals at least one layer being of nickel or chromium
    • CCHEMISTRY; METALLURGY
    • C25ELECTROLYTIC OR ELECTROPHORETIC PROCESSES; APPARATUS THEREFOR
    • C25DPROCESSES FOR THE ELECTROLYTIC OR ELECTROPHORETIC PRODUCTION OF COATINGS; ELECTROFORMING; APPARATUS THEREFOR
    • C25D5/00Electroplating characterised by the process; Pretreatment or after-treatment of workpieces
    • C25D5/60Electroplating characterised by the structure or texture of the layers
    • C25D5/605Surface topography of the layers, e.g. rough, dendritic or nodular layers
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00Printed circuits
    • H05K1/02Details
    • H05K1/09Use of materials for the conductive, e.g. metallic pattern
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00Apparatus or processes for manufacturing printed circuits
    • H05K3/10Apparatus or processes for manufacturing printed circuits in which conductive material is applied to the insulating support in such a manner as to form the desired conductive pattern
    • H05K3/20Apparatus or processes for manufacturing printed circuits in which conductive material is applied to the insulating support in such a manner as to form the desired conductive pattern by affixing prefabricated conductor pattern
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00Apparatus or processes for manufacturing printed circuits
    • H05K3/38Improvement of the adhesion between the insulating substrate and the metal
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00Apparatus or processes for manufacturing printed circuits
    • H05K3/38Improvement of the adhesion between the insulating substrate and the metal
    • H05K3/382Improvement of the adhesion between the insulating substrate and the metal by special treatment of the metal
    • H05K3/384Improvement of the adhesion between the insulating substrate and the metal by special treatment of the metal by plating
    • CCHEMISTRY; METALLURGY
    • C25ELECTROLYTIC OR ELECTROPHORETIC PROCESSES; APPARATUS THEREFOR
    • C25DPROCESSES FOR THE ELECTROLYTIC OR ELECTROPHORETIC PRODUCTION OF COATINGS; ELECTROFORMING; APPARATUS THEREFOR
    • C25D1/00Electroforming
    • C25D1/04Wires; Strips; Foils
    • CCHEMISTRY; METALLURGY
    • C25ELECTROLYTIC OR ELECTROPHORETIC PROCESSES; APPARATUS THEREFOR
    • C25DPROCESSES FOR THE ELECTROLYTIC OR ELECTROPHORETIC PRODUCTION OF COATINGS; ELECTROFORMING; APPARATUS THEREFOR
    • C25D3/00Electroplating: Baths therefor
    • C25D3/02Electroplating: Baths therefor from solutions
    • C25D3/38Electroplating: Baths therefor from solutions of copper
    • CCHEMISTRY; METALLURGY
    • C25ELECTROLYTIC OR ELECTROPHORETIC PROCESSES; APPARATUS THEREFOR
    • C25DPROCESSES FOR THE ELECTROLYTIC OR ELECTROPHORETIC PRODUCTION OF COATINGS; ELECTROFORMING; APPARATUS THEREFOR
    • C25D3/00Electroplating: Baths therefor
    • C25D3/02Electroplating: Baths therefor from solutions
    • C25D3/56Electroplating: Baths therefor from solutions of alloys
    • C25D3/562Electroplating: Baths therefor from solutions of alloys containing more than 50% by weight of iron or nickel or cobalt
    • CCHEMISTRY; METALLURGY
    • C25ELECTROLYTIC OR ELECTROPHORETIC PROCESSES; APPARATUS THEREFOR
    • C25DPROCESSES FOR THE ELECTROLYTIC OR ELECTROPHORETIC PRODUCTION OF COATINGS; ELECTROFORMING; APPARATUS THEREFOR
    • C25D3/00Electroplating: Baths therefor
    • C25D3/02Electroplating: Baths therefor from solutions
    • C25D3/56Electroplating: Baths therefor from solutions of alloys
    • C25D3/58Electroplating: Baths therefor from solutions of alloys containing more than 50% by weight of copper
    • CCHEMISTRY; METALLURGY
    • C25ELECTROLYTIC OR ELECTROPHORETIC PROCESSES; APPARATUS THEREFOR
    • C25DPROCESSES FOR THE ELECTROLYTIC OR ELECTROPHORETIC PRODUCTION OF COATINGS; ELECTROFORMING; APPARATUS THEREFOR
    • C25D9/00Electrolytic coating other than with metals
    • C25D9/04Electrolytic coating other than with metals with inorganic materials
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2203/00Indexing scheme relating to apparatus or processes for manufacturing printed circuits covered by H05K3/00
    • H05K2203/03Metal processing
    • H05K2203/0307Providing micro- or nanometer scale roughness on a metal surface, e.g. by plating of nodules or dendrites
    • YGENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10TTECHNICAL SUBJECTS COVERED BY FORMER US CLASSIFICATION
    • Y10T428/00Stock material or miscellaneous articles
    • Y10T428/12All metal or with adjacent metals
    • Y10T428/12014All metal or with adjacent metals having metal particles
    • Y10T428/12028Composite; i.e., plural, adjacent, spatially distinct metal components [e.g., layers, etc.]

Landscapes

  • Engineering & Computer Science (AREA)
  • Chemical & Material Sciences (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • Electrochemistry (AREA)
  • Materials Engineering (AREA)
  • Metallurgy (AREA)
  • Organic Chemistry (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Manufacturing & Machinery (AREA)
  • Electroplating Methods And Accessories (AREA)
  • Parts Printed On Printed Circuit Boards (AREA)

Abstract

동박 표면에, 구리의 1차 입자층을 형성한 후, 그 1차 입자층 상에, 구리, 코발트 및 니켈로 이루어지는 3 원계 합금으로 이루어지는 2차 입자층을 형성한 인쇄 회로용 동박으로서, 1차 입자층의 평균 입경이 0.25?0.45 ㎛ 이고, 구리, 코발트 및 니켈로 이루어지는 3 원계 합금으로 이루어지는 2차 입자층의 평균 입자경이 0.05?0.25 ㎛ 인 것을 특징으로 하는 인쇄 회로용 동박. 동박 표면에, 구리의 1차 입자층을 형성한 후, 그 위에 구리-코발트-니켈 합금 도금에 의한 2차 입자층을 형성함으로써, 동박으로부터의 낙분의 발생을 감소시키고, 필 강도를 높이고 또한 내열성을 향상시킬 수 있는 인쇄 회로용 동박을 제공한다.

Description

인쇄 회로용 동박{COPPER FOIL FOR PRINTED CIRCUIT}
본 발명은 인쇄 회로용 동박에 관한 것으로서, 특히 동박 표면에, 구리의 1차 입자층을 형성한 후, 그 위에 구리-코발트-니켈 합금 도금에 의한 2차 입자층을 형성한, 동박으로부터의 낙분의 발생을 감소시키고, 필 강도를 높이고 또한 내열성을 향상시킬 수 있는 인쇄 회로용 동박에 관한 것이다.
본 발명의 인쇄 회로용 동박은, 예를 들어 파인 패턴 인쇄 회로 및 자기 헤드용 FPC (Flexible Printed Circuit) 에 특히 적합하다.
구리 및 구리 합금박 (이하 동박이라고 칭한다) 은, 전기?전자 관련 산업의 발전에 크게 기여하고 있고, 특히 인쇄 회로재로서 불가결한 존재로 되어 있다. 인쇄 회로용 동박은 일반적으로 합성 수지 보드, 필름 등의 기재에 접착제를 개재하거나, 또는 접착제를 사용하지 않고 고온 고압하에서 적층 접착하여 동장 (銅張) 적층판을 제조하고, 그 후 목적으로 하는 회로를 형성하기 위해서, 레지스트 도포 및 노광 공정을 거쳐 필요한 회로를 인쇄한 후, 불요부를 제거하는 에칭 처리가 행해진다.
최종적으로, 소요되는 소자가 납땜되어, 엘렉트로닉스 디바이스용의 여러 가지 인쇄 회로판을 형성한다. 인쇄 회로판용 동박은 수지 기재와 접착되는 면 (조화면) 과 비접착면 (광택면) 에서 상이한데, 각각 많은 방법이 제창되고 있다.
예를 들어, 동박에 형성되는 조화 (粗化) 면에 대한 요구로는, 주로 1) 보존시에 있어서의 산화 변색이 없을 것, 2) 기재와의 인박 강도가 고온 가열, 습식 처리, 납땜, 약품 처리 등의 이후에도 충분할 것, 3) 기재와의 적층, 에칭 후에 발생되는, 이른바 적층 오점이 없을 것 등을 들 수 있다.
동박의 조화 처리는, 동박과 기재의 접착성을 결정하는 것으로서 큰 역할을 담당하고 있다. 이 조화 처리로는, 당초 구리를 전착하는 구리 조화 처리가 채용되고 있었으나, 그 후, 다양한 기술이 제창되어 내열 박리 강도, 내염산성 및 내산화성의 개선을 목적으로 하여 구리-니켈 조화 처리가 하나의 대표적 처리 방법으로서 정착하게 되어 있다.
본건 출원인은 구리-니켈 조화 처리를 제창하여 (특허문헌 1 참조), 성과를 거두게 되었다. 구리-니켈 처리 표면은 흑색을 나타내고, 특히 플렉시블 기판용 압연 처리박에서는, 이 구리-니켈 처리의 흑색이 상품으로서의 심볼로서 인정받기에 이르렀다.
그러나, 구리-니켈 조화 처리는, 내열 박리 강도 및 내산화성 그리고 내염산성이 우수한 반면, 최근 파인 패턴용 처리로서 중요해진 알칼리 에칭액에 의한 에칭이 곤란하여, 150 ㎛ 피치 회로폭 이하의 파인 패턴 형성시에 처리층이 에칭 잔류물로 되어 버린다.
그래서, 파인 패턴용 처리로서, 본건 출원인은, 먼저 Cu-Co 처리 (특허문헌 2 및 특허문헌 3 참조) 및 Cu-Co-Ni 처리 (특허문헌 4 참조) 를 개발하였다.
이들 조화 처리는, 에칭성, 알칼리 에칭성 및 내염산성에 대해서는 양호했지만, 아크릴계 접착제를 사용했을 때의 내열 박리 강도가 저하되는 것이 다시 판명되고, 또 내산화성도 기대한 만큼 충분하지 않고 그리고 색조도 흑색까지는 이르지 못하고, 갈색 내지 짙은 갈색이었다.
최근의 인쇄 회로의 파인 패턴화 및 다양화 추세에 수반하여, 1) Cu-Ni 처리의 경우에 필적하는 내열 박리 강도 (특히 아크릴계 접착제를 사용했을 때) 및 내염산성을 가질 것, 2) 알칼리 에칭액으로 150 ㎛ 피치 회로폭 이하의 인쇄 회로를 에칭할 수 있을 것, 3) Cu-Ni 처리의 경우와 동일하게, 내산화성 (180 ℃×30 분의 오븐 중에서의 내산화성) 을 향상시킬 것, 4) Cu-Ni 처리의 경우와 동일한 흑화 처리일 것이 더욱 요구되게 되었다.
즉, 회로가 가늘어지면, 염산 에칭액에 의해서 회로가 박리되기 쉬워지는 경향이 강해져, 그 방지가 필요하다. 회로가 가늘어지면, 납땜 등의 처리시의 고온에 의해서 회로가 역시 박리하기 쉬워져, 그 방지도 또한 필요하다. 파인 패턴화가 진행되는 현재, 예를 들어 CuCl2 에칭액으로 150 ㎛ 피치 회로폭 이하의 인쇄 회로를 에칭할 수 있는 것은 이미 필수의 요건이고, 레지스트 등의 다양화에 따라 알칼리 에칭도 필요 요건으로 되고 있다. 흑색 표면도, 위치 맞춤 정밀도 및 열흡수를 높인다는 점에서 동박의 제작 및 칩 마운트의 관점에서 중요해지고 있다.
이러한 요망에 부응하여, 본 출원인은, 동박 표면에 구리-코발트-니켈 합금 도금에 의한 조화 처리 후, 코발트 도금층 혹은 코발트-니켈 합금 도금층을 형성함으로써, 인쇄 회로 동박으로서 상기 서술한 많은 일반적 특성을 구비하는 것은 물론, 특히 Cu-Ni 처리와 필적하는 상기 서술한 제특성을 구비하고, 게다가, 아크릴계 접착제를 사용했을 때의 내열 박리 강도를 저하시키지 않고, 내산화성이 우수하고 그리고 표면 색조도 흑색인 동박 처리 방법을 개발하는 것에 성공하였다 (특허문헌 5 참조).
바람직하게는, 상기 코발트 도금층 혹은 코발트-니켈 합금 도금층을 형성한 후에, 크롬 산화물의 단독 피막 처리 혹은 크롬 산화물과 아연 및 (또는) 아연 산화물의 혼합 피막 처리를 대표로 하는 녹방지 처리가 행해진다.
그 후, 전자 기기의 발전이 진행되는 가운데, 반도체 디바이스의 소형화, 고집적화가 더욱 진행되어, 이들 인쇄 회로의 제조 공정에서 행해지는 처리가 더욱 고온이 되고, 또 제품으로 된 후의 기기 사용 중의 열발생에 의해서, 동박과 수지 기재 사이에서의 접합력의 저하가 다시 문제로 되게 되었다.
이러한 점에서, 특허문헌 5 에서 확립된 동박 표면에 구리-코발트-니켈 합금 도금에 의한 조화 처리 후, 코발트 도금층 혹은 코발트-니켈 합금 도금층을 형성하는 인쇄 회로용 동박의 처리 방법에 있어서, 내열 박리성을 개선하는 것을 발명하였다.
이것은 동박 표면에 구리-코발트-니켈 합금 도금에 의한 조화 처리 후, 코발트-니켈 합금 도금층을 형성하고, 추가로 아연-니켈 합금 도금층을 형성하는 인쇄 회로용 동박의 처리 방법이다. 매우 유효한 발명으로서, 최근의 동박 회로 재료의 주요 제품 중 하나로 되어 있다.
동박 회로는, 더욱 세선화되고 있으나, 기판 상에서 일단 회로를 형성한 후, 구리 회로의 상측 표면을 황산과 과산화수소를 함유하는 에칭액에 의해서 소프트 에칭하는 공정을 행하고 있으나, 이 공정에서, 폴리이미드 등의 수지 기판과 동박의 접착부의 에지부에 에칭액이 스며든다는 문제가 생겼다.
이것은 동박 처리면의 일부가 침식되어 있다고도 말할 수 있다. 이와 같은 침식은, 미세한 회로에서는, 동박과 수지의 접합력을 저하시키기 때문에 중요한 문제이다. 이것을 해결하는 것도 요구되고 있다.
동박 표면에 구리-코발트-니켈 합금 도금에 의한 조화 처리 후, 코발트-니켈 합금 도금층을 형성하고, 추가로 아연-니켈 합금 도금층을 형성하는 인쇄 회로용 동박의 처리에 대해서, 본 발명자는 많은 제안을 행하고, 인쇄 회로용 동박의 특성에 몇몇의 큰 진전이 있었다. 구리-코발트-니켈 합금 도금에 의한 조화 처리의 초기 기술은 특허문헌 7, 특허문헌 8 에 개시되어 있다.
그러나, 이와 같은 가장 기본적인, 동박 표면에 형성된 구리-코발트-니켈 합금 도금으로 이루어지는 조화 입자의 형상이 수지상이기 때문에, 이 수지의 상부 또는 근원으로부터 박리되어 떨어져, 일반적으로 낙분 현상이라는 문제가 발생하였다.
이 낙분 현상은 번거로운 문제로서, 구리-코발트-니켈 합금 도금의 조화 처리층은, 수지층과의 밀착성이 우수하고 내열성도 우수하다는 특징을 갖고 있음에도 불구하고, 상기와 같이, 외력에 의해서 입자가 탈락하기 쉽고, 처리 중의「스침」에 의한 박리, 박리분에 의한 롤의 오염, 박리분에 의한 에칭 잔류물이 발생한다는 문제를 일으켰다.
구리-코발트-니켈 합금 도금에 의한 흑화 처리 (실시예 1 에서는, Cu : 3.3 ㎎/dm2, Co : 6.3 ㎎/dm2, Ni : 1.6 ㎎/dm2) 를 행하는 것이 전제이지만, 이 흑화 처리의 색조를 진하게 하고, 또한 낙분 현상을 방지하기 위해서, 동박 상에 미리 구리의 미세 입자의 도금을 행하는 것, 추가로 최외층에 코발트 또는 코발트-니켈의 평활층을 형성하여 낙분을 방지하는 기술이 개시되어 있다 (하기 특허문헌 9).
이 경우에는, 최외층에 코발트 또는 코발트-니켈층의 평활층을 형성하는 것이 낙분 방지의 주된 요건이 되고 있다. 그러나, 구리-코발트-니켈 합금 도금의 낙분은, 오히려 동박에 행해지는 구리의 1차 입자의 층의 입자 형상, 그리고 이 위에 형성되는 2차 입자로서의 코발트 또는 코발트-니켈층의 조성과 입자 형상이 낙분 문제로 되는 것이다. 그러나, 특허문헌 9 에는, 최외층에 평활층을 형성하는 것만으로, 낙분의 본질적인 문제를 해결하고 있다고는 말하기 어렵다.
일본 공개특허공보 소52-145769호 일본 특허공보 소63-2158호 일본 특허출원공보 평1-112227호 일본 특허출원공보 평1-112226호 일본 특허공보 평6-54831호 일본 특허공보 제2849059호 일본 공개특허공보 평4-96395호 일본 공개특허공보 평10-18075호 일본 공개특허공보 2004-260068호
본 발명의 과제는 가장 기본적인, 구리-코발트-니켈 합금 도금으로 이루어지는 조화 처리에 있어서, 수지(樹枝) 상으로 형성되는 조화 입자가 동박 표면으로부터 박리되어 떨어지고, 일반적으로 낙분이라는 현상, 처리 불균일을 억제하고, 필 강도를 높이고 또한 내열성을 향상시킬 수 있는 인쇄 회로용 동박을 제공하는 것이다. 전자 기기의 발전이 진행되는 가운데, 반도체 디바이스의 소형화, 고집적화가 더욱 진행되어, 이들 인쇄 회로의 제조 공정에서 행해지는 처리가 더욱 엄격한 요구가 이루어지고 있다. 본원 발명을 이들 요구에 부응하는 기술을 제공하는 것을 과제로 한다.
본원 발명은 이하의 발명을 제공한다.
1) 동박 표면에, 구리의 1차 입자층을 형성한 후, 그 1차 입자층 상에, 구리, 코발트 및 니켈로 이루어지는 3 원계 합금으로 이루어지는 2차 입자층을 형성한 인쇄 회로용 동박으로서, 1차 입자층의 평균 입자경이 0.25?0.45 ㎛ 이고, 구리, 코발트 및 니켈로 이루어지는 3 원계 합금으로 이루어지는 2차 입자층의 평균 입자경이 0.05?0.25 ㎛ 인 것을 특징으로 하는 인쇄 회로용 동박.
2) 상기 1차 입자층 및 2차 입자층이, 전기 도금층인 것을 특징으로 하는 상기 1) 에 기재된 인쇄 회로용 동박.
3) 2차 입자가, 상기 1차 입자 상에 성장한 1 또는 복수개의 수지상의 입자인 것을 특징으로 하는 상기 1) 또는 2) 에 기재된 인쇄 회로용 동박.
4) 1차 입자층 및 2차 입자층의 접착 강도가 0.80 ㎏/㎝ 이상인 것을 특징으로 하는 상기 1) ?3) 의 어느 1 항에 기재된 인쇄 회로용 동박.
5) 1차 입자층 및 2차 입자층의 접착 강도가 0.90 ㎏/㎝ 이상인 것을 특징으로 하는 상기 1) ?3) 의 어느 1 항에 기재된 인쇄 회로용 동박.
6) 1차 입자층 및 2차 입자층을 형성한 표면의 조도 Rz 가 1.5 ㎛ 이하인 것을 특징으로 하는 상기 1) ?5) 의 어느 1 항에 기재된 인쇄 회로용 동박.
7) 1차 입자층 및 2차 입자층을 형성한 표면의 조도 Rz 가 1.0 ㎛ 이하인 것을 특징으로 하는 상기 1) ?5) 의 어느 1 항에 기재된 인쇄 회로용 동박.
또, 상기 구리-코발트-니켈 합금 도금에 의한 2차 입자층 상에, 코발트-니켈 합금 도금층을, 또 그 코발트-니켈 합금 도금층 상에, 추가로 아연-니켈 합금 도금층을 형성한 인쇄 회로용 동박을 제공할 수 있다.
상기 코발트-니켈 합금 도금층은, 코발트의 부착량을 200?3000 ㎍/dm2 로 하고, 또한 코발트의 비율이 60?66 질량% 로 할 수 있다.
상기 아연-니켈 합금 도금층에 있어서는, 그 총량을 150?500 ㎍/dm2 의 범위로 하고, 니켈량이 50 ㎍/dm2 이상의 범위, 또한 니켈 비율이 0.16?0.40 의 범위에 있는 아연-니켈 합금 도금층을 형성할 수 있다.
또, 상기 아연-니켈 합금 도금층 상에, 녹방지 처리층을 형성할 수 있다.
이 녹방지 처리에 대해서는, 예를 들어 크롬 산화물의 단독 피막 처리 혹은 크롬 산화물과 아연 및 (또는) 아연 산화물과의 혼합 피막 처리층을 형성할 수 있다. 추가로, 상기 혼합 피막 처리층상에는 실란 커플링층을 형성할 수 있다.
상기 인쇄 회로 동박은, 접착제를 개재하지 않고 열압착에 의해서 수지 기판과 접착시킨 동장 적층판을 제조하는 것이 가능하다.
본 발명은, 가장 기본적인, 구리-코발트-니켈 합금 도금으로 이루어지는 조화 처리 (2차 입자층의 형성) 에 있어서, 수지상으로 형성되는 조화 입자가 동박 표면으로부터 박리되어 떨어지고, 일반적으로 낙분이라는 현상을 억제하고, 필 강도를 높이고 또한 내열성을 향상시킬 수 있는 인쇄 회로용 동박을 제공하는 것이다.
또, 이상 성장한 입자가 적어지고, 입자경이 일정해지며, 또한 전체 면을 덮게 되기 때문에, 에칭성이 양호해져 정밀도가 높은 회로 형성이 가능해진다.
전자 기기의 발전이 진행되는 가운데, 반도체 디바이스의 소형화, 고집적화가 더욱 진행되고, 이들 인쇄 회로의 제조 공정에서 행해지는 처리가 더욱 엄격한 요구가 이루어지고 있으나, 본원 발명을 이들 요구에 부응하는 기술적 효과를 갖는다.
도 1 은 종래의 동박 상에, 구리-코발트-니켈 합금 도금으로 이루어지는 조화 처리를 행한 경우의 낙분의 모습을 나타내는 개념 설명도이다.
도 2 는 본 발명의, 동박 상에 미리 1차 입자층을 형성하고, 이 1차 입자층 상에 구리-코발트-니켈 합금 도금으로 이루어지는 2차 입자층을 형성한 낙분이 없는 동박 처리층의 개념 설명도이다.
도 3 은 종래의 동박 상에, 구리-코발트-니켈 합금 도금으로 이루어지는 조화 처리를 행한 경우의 표면의 현미경 사진이다.
도 4 는 동박 상에, 구리-코발트-니켈 합금 도금으로 이루어지는 조화 처리를 행하는 경우에, 전류 밀도를 내리고, 처리 속도를 내려서 제조한 경우의 표면의 현미경 사진이다.
도 5 는 본 발명의, 동박 상에 미리 1차 입자층을 형성하고, 이 1차 입자층 상에 구리-코발트-니켈 합금 도금으로 이루어지는 2차 입자층을 형성한 낙분이 없는 동박 처리면 층의 현미경 사진이다.
도 6 은 본 발명의, 동박 상에 미리 1차 입자층을 형성하고, 이 1차 입자층 상에 구리-코발트-니켈 합금 도금으로 이루어지는 2차 입자층을 형성한 낙분이 없는 동박 처리면의 층으로서, 추가로 조도를 개선한 표면의 현미경 사진이다.
본 발명에 있어서 사용하는 동박은, 전해 동박 혹은 압연 동박의 어느 것이어도 된다. 통상적으로, 동박의, 수지 기재와 접착하는 면, 즉 조화면에는 적층 후의 동박의 인박 강도를 향상시키는 것을 목적으로 하여, 탈지 후의 동박 표면에,「돌기」상의 전착을 행하는 조화 처리가 행해진다. 전해 동박은 제조 시점에서 요철을 갖고 있으나, 조화 처리에 의해서 전해 동박의 볼록부를 증강하여 요철을 더욱 크게 한다.
압연 동박과 전해 동박은 처리 내용을 약간 달리하는 경우도 있다. 본 발명에서는, 이러한 전처리 및 마무리 처리도 포함하여 동박 조화와 관련된 공지된 처리를 필요에 따라 포함하여「조화 처리」라고 한다.
이 조화 처리를, 구리-코발트-니켈 합금 도금에 의해서 행하려고 하는 것 (이하의 설명에서는, 구리-코발트-니켈 합금 도금의 조화 처리를, 전(前) 공정과의 차이를 명확하게 하기 위해서「2차 입자층」이라고 칭한다.) 인데, 상기와 같이 단순히 동박 상에 구리-코발트-니켈 합금 도금층을 형성한 것만으로는, 상기와 같이 낙분 등의 문제가 발생한다.
동박 상에 구리-코발트-니켈 합금 도금층을 형성한 동박 표면의 현미경 사진을 도 3 에 나타낸다. 이 도 3 에 나타내는 바와 같이, 수지상으로 발달된 미세한 입자를 볼 수 있다. 일반적으로, 이 도 3 에 나타내는 수지상으로 발달된 미세한 입자는 고전류 밀도로 제조된다.
이와 같은 고전류 밀도로 처리된 경우에는, 초기 전착에서의 입자의 핵 생성이 억제되기 때문에, 입자 선단에 새로운 입자의 핵이 형성되기 위해서, 점차 수지상으로, 가늘고 길게 입자가 성장하게 된다.
따라서, 이를 방지하기 위해서, 전류 밀도를 내려 전기 도금하면, 도 4 에 나타내는 바와 같이, 날카로운 상승이 없어져, 입자가 증가하고, 둥근 부분을 띤 형상의 입자가 성장한다. 그러나, 이 도 4 에 나타내는 상황하에서도 낙분은 약간 개선되지만, 본원 발명의 목적을 달성하기 위해서는 충분하지 않다.
도 3 에 나타내는 구리-코발트-니켈 합금 도금층이 형성된 경우의, 낙분의 모습을 도 1 의 개념 설명도에 나타낸다. 이 낙분의 원인은, 상기와 같이 동박 상에 수지상으로 미세한 입자가 발생하기 때문이지만, 이 수지상의 입자는, 외력에 의해서 나뭇가지의 일부가 부러지기 쉽고, 또 근원으로부터 탈락된다. 이 미세한 수지상의 입자는, 처리 중의「스침」에 의한 박리, 박리분에 의한 롤의 오염, 박리분에 의한 에칭 잔류물이 발생하는 원인이 된다.
본원 발명에 있어서는, 동박 표면에, 사전에 구리의 1차 입자층을 형성한 후, 그 1차 입자층 상에 구리, 코발트 및 니켈로 이루어지는 3 원계 합금으로 이루어지는 2차 입자층을 형성하는 것이다. 동박 상에, 이 1차 입자 및 2차 입자를 형성한 표면의 현미경 사진을 도 5-도 6 에 나타낸다 (상세한 것은 후술한다).
이로써, 처리 중의「스침」에 의한 박리, 박리분에 의한 롤의 오염, 박리분에 의한 에칭 잔류물이 없어지고, 즉 낙분이라는 현상과 처리 불균일을 억제할 수 있고, 필 강도를 높이고 또한 내열성을 향상시킬 수 있는 인쇄 회로용 동박을 얻을 수 있다.
상기 1차 입자층의 평균 입자경을 0.25?0.45 ㎛, 구리, 코발트 및 니켈로 이루어지는 3 원계 합금으로 이루어지는 2차 입자층의 평균 입자경을 0.05?0.25 ㎛ 로 하는 것이, 하기에 나타내는 실시예로부터 분명한 바와 같이, 낙분을 방지하는 최적인 조건이다.
상기 1차 입자층 및 2차 입자층은 전기 도금층에 의해서 형성한다. 이 2차 입자의 특징은, 상기 1차 입자 상에 성장한 1 또는 복수개의 수지상의 입자이다.
상기와 같이, 2차 입자층의 평균 입자경을 0.05?0.25 ㎛ 로 작게 하고 있으나, 이 입자경은 입자의 높이로 바꾸어 말할 수도 있다. 즉, 2차 입자의 높이를 억제하고, 입자의 박리 (낙분) 를 억제한 것이, 본원 발명 특징의 하나라고도 할 수 있다.
이와 같이 하여 형성된 1차 입자층 및 2차 입자층의 접착 강도 0.80 ㎏/㎝ 이상, 나아가서는 접착 강도 0.90 ㎏/㎝ 이상을 달성할 수 있다.
또, 1차 입자층 및 2차 입자층을 형성한 표면의 조도를 보면, Rz 를 1.5 이하 나아가서는 Rz 를 1.0 ㎛ 이하로 할 수 있다. 표면 조도를 낮추는 것은 낙분 현상을 억제하는 데 보다 유효하다. 본원 발명은 상기의 성상과 특성을 구비한 인쇄 회로용 동박을 제공할 수 있다.
(구리의 1차 입자의 도금 조건)
구리의 1차 입자의 도금 조건의 일례를 들면 아래와 같다.
또한, 이 도금 조건은 어디까지나 바람직한 예를 나타내는 것이고, 구리의 1차 입자는 동박 상에 형성되는 평균 입자경이 낙분 방지의 역할을 담당하는 것이다. 따라서, 평균 입자경이 본원 발명의 범위에 드는 것이면, 하기에 표시하는 도금 조건에 한정되는 것은 아니다. 본원 발명은 이것들을 포함하는 것이다.
또, 1차 입자 형성 전에, 동박과 1차 입자 사이에, 금속층을 도금해도 된다. 금속 도금층으로는 구리 도금층, 구리 합금 도금층을 대표적으로 생각할 수 있다. 구리 도금층을 행하는 경우에는, 황산 구리와 황산을 주성분으로 하는 황산 구리 수용액만을 사용하는 경우나, 황산, 메르캅토기를 갖는 유기 황 화합물, 폴리에틸렌글리콜 등의 계면활성제, 추가로 염화물 이온을 조합한 황산 구리 수용액을 사용하여, 전기 도금에 의해서 구리 도금층을 형성하는 방법을 들 수 있다.
액 조성 : 구리 10?20 g/ℓ, 황산 50?100 g/ℓ
액온 : 25?50 ℃
전류 밀도 : 1?58 A/dm2
쿨롬량 : 4?81 As/dm2
(2차 입자의 도금 조건)
또한, 상기와 마찬가지로, 이 도금 조건은 어디까지나 바람직한 예를 나타내는 것으로서, 2차 입자는 1차 입자 상에 형성되는 것이고, 평균 입자경이 낙분 방지의 역할을 담당하는 것이다. 따라서, 평균 입자경이 본원 발명의 범위에 드는 것이면, 하기에 표시하는 도금 조건에 한정되는 것은 아니다. 본원 발명은 이것들을 포함하는 것이다.
액 조성 : 구리 10?20 g/ℓ, 니켈 5?15 g/ℓ, 코발트 5?15 g/ℓ
pH     : 2?3
액온 : 30?50 ℃
전류 밀도 : 24?50 A/dm2
쿨롬량 : 34?48 As/dm2
(내열층 1 을 형성하는 도금 조건)
본원 발명은 상기 2차 입자층 상에 추가로 내열층을 형성할 수 있다. 이 도금 조건을 하기에 나타낸다.
액 조성 : 니켈 5?20 g/ℓ, 코발트 1?8 g/ℓ
pH     : 2?3
액온 : 40?60 ℃
전류 밀도 : 5?20 A/dm2
쿨롬량 : 10?20 As/dm2
(내열층 2 를 형성하는 도금 조건)
본원 발명은 상기 2차 입자층 상에, 추가로 다음의 내열층을 형성할 수 있다. 이 도금 조건을 하기에 나타낸다.
액 조성 : 니켈 2?30 g/ℓ, 아연 2?30 g/ℓ
pH     : 3?4
액온 : 30?50 ℃
전류 밀도 : 1?2 A/dm2
쿨롬량 : 1?2 As/dm2
(녹방지층을 형성하는 도금 조건)
본원 발명은, 추가로 다음의 녹방지층을 형성할 수 있다. 이 도금 조건을 하기에 나타낸다. 하기에서는, 침지 크로메이트 처리 조건을 나타냈으나, 전해 크로메이트 처리여도 된다.
액 조성 : 중크롬산 칼륨 1?10 g/ℓ, 아연 0?5 g/ℓ
pH     : 3?4
액온 : 50?60 ℃
전류 밀도 : 0?2 A/dm2 (침지 크로메이트 처리를 위해)
쿨롬량 : 0?2 As/dm2 (침지 크로메이트 처리를 위해)
(내후성층의 종류)
일례로서 에폭시실란 수용액의 도포를 들 수 있다.
상기 2차 입자로서의 구리-코발트-니켈 합금 도금은, 전해 도금에 의해서, 부착량이 10?30 ㎎/dm2 구리-100?3000 ㎍/dm2 코발트-50?500 ㎍/dm2 니켈의 3 원계 합금층을 형성할 수 있다.
Co 부착량이 100 ㎍/dm2 미만에서는 내열성이 나빠지고, 또 에칭성도 나빠진다. Co 부착량이 3000 ㎍/dm2 를 초과하면, 자성의 영향을 고려해야만 하는 경우에는 바람직하지 않고, 에칭 얼룩이 발생되고, 또 내산성 및 내약품성의 악화가 고려될 수 있다.
Ni 부착량이 50 ㎍/dm2 미만이면 내열성이 나빠진다. 한편, Ni 부착량이 500 ㎍/dm2 를 초과하면 에칭성이 저하된다. 즉, 에칭 잔류물이 발생되고, 또 에칭할 수 없다는 레벨은 아니지만, 파인 패턴화가 어려워진다. 더욱 바람직한 Co 부착량은 500?2000 ㎍/dm2 이고, 그리고 바람직한 니켈 부착량은 50?300 ㎍/dm2 이다.
이상으로부터, 구리-코발트-니켈 합금 도금의 부착량은, 10?30 ㎎/dm2 구리-100?3000 ㎍/dm2 코발트-50?500 ㎍/dm2 니켈인 것이 바람직하다고 할 수 있다. 이 3 원계 합금층의 각 부착량은 어디까지나 바람직한 조건으로서, 이 양을 초과하는 범위를 부정하는 것은 아니다.
여기서, 에칭 얼룩이란, 염화 구리로 에칭했을 경우, Co 가 용해되지 않고 남아 버리는 것을 의미하고, 그리고 에칭 잔류물이란 염화 암모늄으로 알칼리 에칭했을 경우, Ni 가 용해되지 않고 남아 버리는 것을 의미하는 것이다.
일반적으로, 회로를 형성하는 경우에는, 하기의 실시예 중에서 설명하는 알칼리성 에칭액 및 염화 구리계 에칭액을 사용하여 행해진다. 이 에칭액 및 에칭 조건은 범용성이 있는 것이지만, 이 조건에 한정되는 경우는 없고, 임의로 선택할 수 있는 것은 이해되어야 할 것이다.
본 발명은 상기와 동일하게, 2차 입자를 형성한 후 (조화 처리 후), 조화면 상에 코발트-니켈 합금 도금층을 형성할 수 있다.
이 코발트-니켈 합금 도금층은, 코발트의 부착량이 200?3000 ㎍/dm2 이고, 또한 코발트의 비율이 60?66 질량% 로 하는 것이 바람직하다. 이 처리는 넓은 의미로 일종의 녹방지 처리라고 볼 수 있다.
이 코발트-니켈 합금 도금층은, 동박과 기판의 접착 강도를 실질적으로 저하시키지 않을 정도로 행할 필요가 있다. 코발트 부착량이 200 ㎍/dm2 미만에서는, 내열 박리 강도가 저하되고, 내산화성 및 내약품성이 나빠지며, 또 처리 표면이 빨갛게 되어 버리기 때문에 바람직하지 않다.
또, 코발트 부착량이 3000 ㎍/dm2 를 초과하면, 자성의 영향을 고려해야만 하는 경우에는 바람직하지 않고, 에칭 얼룩이 발생되며, 또, 내산성 및 내약품성의 악화가 고려된다. 더욱 바람직한 코발트 부착량은 400?2500 ㎍/dm2 이다.
또, 코발트 부착량이 많으면, 소프트 에칭의 스며듬 발생의 원인이 되는 경우가 있다. 이 점에서 코발트의 비율이 60?66 질량% 로 하는 것이 바람직하다고 할 수 있다.
후술하는 바와 같이, 소프트 에칭의 스며듬 발생의 직접적인 큰 원인은 아연-니켈 합금 도금층으로 이루어지는 내열 녹방지층이지만, 코발트도 소프트 에칭시의 스며듬 발생의 원인이 되는 경우도 있기 때문에, 상기로 조정하는 것이 보다 바람직한 조건이다.
한편, 니켈 부착량이 적은 경우에는, 내열 박리 강도가 저하되고, 내산화성 및 내약품성이 저하된다. 또, 니켈 부착량이 지나치게 많은 경우에는, 알칼리 에칭성이 나빠지기 때문에, 상기 코발트 함유량과의 밸런스로 결정하는 것이 바람직하다.
본 발명은 코발트-니켈 합금 도금 상에 추가로 아연-니켈 합금 도금층을 형성할 수 있다. 아연-니켈 합금 도금층의 총량을 150?500 ㎍/dm2 로 하고, 또한 니켈의 비율을 16?40 질량% 로 한다. 이것은 내열 녹방지층이라는 역할을 갖는 것이다. 이 조건도 어디까지나 바람직한 조건으로서, 다른 공지된 아연-니켈 합금 도금을 사용할 수 있다. 이 아연-니켈 합금 도금은 본원 발명에서는 바람직한 부가적 조건인 것이 이해될 것이다.
인쇄 회로의 제조 공정에서 행해지는 처리가 더욱 고온이 되고, 또 제품으로 된 후의 기기 사용중의 열발생이 있다. 예를 들어, 수지에 동박을 열압착에 의해서 접합하는, 이른바 2 층재에서는 접합시에 300 ℃ 이상의 열을 받는다. 이와 같은 상황 중에서도 동박과 수지 기재 사이에서의 접합력 저하를 방지할 필요가 있고, 이 아연-니켈 합금 도금은 유효하다.
또, 종래의 기술에서는, 수지에 동박을 열압착에 의해서 접합한 2 층재에 있어서의 아연-니켈 합금 도금층을 구비한 미소한 회로에서는, 소프트 에칭시에 회로의 에지부에 스며듦에 의한 변색이 발생한다. 니켈은, 소프트 에칭시에 사용하는 에칭제 (H2SO4 : 10 wt%, H2O2 : 2 wt% 의 에칭 수용액) 이 스며듦을 억제하는 효과가 있다.
상기와 같이, 상기 아연-니켈 합금 도금층의 총량을 150?500 ㎍/dm2 로 함과 함께, 당해 합금층 내의 니켈 비율의 하한치를 16 질량% 로, 상한치를 40 질량% 로 하고, 또한 니켈의 함유량을 50 ㎍/dm2 이상으로 하는 것이, 내열 녹방지층이라는 역할을 구비함과 함께, 소프트 에칭시에 사용하는 에칭제의 스며듦을 억제하고, 부식에 의한 회로의 접합 강도의 약체화를 방지할 수 있다는 효과를 갖는다.
또한, 아연-니켈 합금 도금층의 총량이 150 ㎍/dm2 미만에서는, 내열 녹방지력이 저하되어 내열 녹방지층으로서의 역할을 담당하기 어려워지고, 동 총량이 500 ㎍/dm2 를 초과하면, 내염산성이 나빠지는 경향이 있다.
또, 합금층 내의 니켈 비율의 하한치가 16 질량% 미만에서는, 소프트 에칭시의 스며듦량이 9 ㎛ 를 초과하기 때문에 바람직하지 않다. 니켈 비율의 상한치 40 질량% 에 대해서는, 아연-니켈 합금 도금층을 형성할 수 있는 기술상의 한계치이다.
상기와 같이, 본 발명은, 2차 입자층으로서의 구리-코발트-니켈 합금 도금층 상에, 필요에 따라 코발트-니켈 합금 도금층, 나아가서는 아연-니켈 합금 도금층을 순차 형성할 수 있다. 이들 층에 있어서의 합계량의 코발트 부착량 및 니켈 부착량을 조절할 수도 있다. 코발트의 합계 부착량은 300?4000 ㎍/dm2, 니켈의 합계 부착량은 150?1500 ㎍/dm2 로 하는 것이 바람직하다.
코발트의 합계 부착량이 300 ㎍/dm2 미만에서는, 내열성 및 내약품성이 저하되고, 코발트의 합계 부착량이 4000 ㎍/dm2 를 초과하면 에칭 얼룩이 발생되는 경우가 있다. 또, 니켈의 합계 부착량이 150 ㎍/dm2 미만에서는, 내열성 및 내약품성이 저하된다. 니켈의 합계 부착량이 1500 ㎍/dm2 를 초과하면 에칭 잔류물이 발생된다.
바람직하게는, 코발트의 합계 부착량은 1500?3500 ㎍/dm2 이고, 그리고 니켈의 합계 부착량은 500?1000 ㎍/dm2 이다. 상기의 조건을 만족하면, 특히 이 단락에서 기재하는 조건에 제한될 필요는 없다.
이후, 필요에 따라서 녹방지 처리가 실시된다. 본 발명에 있어서 바람직한 녹방지 처리는, 크롬 산화물 단독의 피막 처리 혹은 크롬 산화물과 아연/아연 산화물의 혼합물 피막 처리이다. 크롬 산화물과 아연/아연 산화물의 혼합물 피막 처리란, 아연염 또는 산화 아연과 크롬산염을 함유하는 도금욕을 사용하여 전기 도금에 의해서 아연 또는 산화 아연과 크롬 산화물로 이루어지는 아연-크롬기 혼합물의 녹방지층을 피복하는 처리이다.
도금욕으로는, 대표적으로는 K2Cr2O7, Na2Cr2O7 등의 중크롬산염이나 CrO3 등의 적어도 1 종과, 수용성 아연염, 예를 들어 ZnO, ZnSO4?7H2O 등 적어도 1 종과, 수산화 알칼리의 혼합 수용액이 사용된다. 대표적인 도금욕 조성과 전해 조건예는 다음과 같다.
이렇게 하여 얻어진 동박은, 우수한 내열성 박리 강도, 내산화성 및 내염산성을 갖는다. 또, CuCl2 에칭액으로 150 ㎛ 피치 회로폭 이하의 인쇄 회로를 에칭할 수 있고, 또한 알칼리 에칭도 가능하게 한다. 또, 소프트 에칭시의, 회로 에지부에 대한 스며듦을 억제할 수 있다.
소프트 에칭액에는, H2SO4 : 10 wt%, H2O2 : 2 wt% 의 수용액을 사용할 수 있다. 처리 시간과 온도는 임의로 조절할 수 있다.
알칼리 에칭액으로는, 예를 들어, 6 몰/ℓ의 NH4OH 액, 5 몰/ℓ의 NH4Cl 액, 2 몰/ℓ의 CuCl2 액으로 이루어지는 액 (온도 50 ℃) 이 알려져 있다.
상기의 전체 공정에서 얻어진 동박은, Cu-Ni 처리의 경우와 마찬가지로 흑색을 갖고 있다. 흑색은, 위치 맞춤 정밀도 및 열흡수율이 높다는 점에서 의미가 있다. 예를 들어, 리지드 기판 및 플렉시블 기판을 포함하여 인쇄 회로 기판은, IC 나 저항, 콘덴서 등의 부품을 자동 공정으로 탑재해 가지만, 그 때 센서에 의해서 회로를 판독하면서 칩을 마운트한다. 이 때, 카프톤 등의 필름을 통해서 동박 처리면에서의 위치 맞춤을 행하는 경우가 있다. 또, 스루홀 형성시의 위치 결정도 마찬가지이다.
처리면이 흑에 가까울수록 광의 흡수가 좋기 때문에, 위치 결정 정밀도가 높아진다. 나아가서는, 기판을 제작할 때, 동박과 필름을 열을 가하면서 큐어링 (curing) 하여 접착시키는 경우가 많다. 이 때, 원적외선, 적외선 등의 장파를 사용함으로써 가열하는 경우, 처리면의 색조가 검은 편이 가열 효율이 좋아진다.
마지막으로, 필요에 따라서, 동박과 수지 기판의 접착력 개선을 주목적으로 하여, 녹방지층 상의 적어도 조화면에 실란 커플링제를 도포하는 실란 처리가 행해진다.
이 실란 처리에 사용하는 실란 커플링제로는, 올레핀계 실란, 에폭시계 실란, 아크릴계 실란, 아미노계 실란, 메르캅토계 실란을 들 수 있으나, 이것들을 적절히 선택하여 사용할 수 있다.
도포 방법은 실란 커플링제 용액의 스프레이에 의한 분사, 코터에 의한 도포, 침지, 유연 (流涎) 등의 어느 것이어도 된다. 예를 들어, 일본 특허공고 소60-15654호는, 동박의 조면측에 크로메이트 처리를 행한 후 실란 커플링제 처리를 행함으로써 동박과 수지 기판의 접착력을 개선하는 것을 기재하고 있다. 상세한 것은 이것을 참조하면 된다. 이후, 필요하다면, 동박의 연성을 개선하는 목적에서 소둔 처리를 행하는 경우도 있다.
실시예
이하, 실시예 및 비교예에 기초하여 설명한다. 또한, 본 실시예는 어디까지나 일례로서, 이 예에만 제한되는 것은 아니다. 즉, 본 발명에 포함되는 다른 양태 또는 변형을 포함하는 것이다.
(실시예 1-실시예 9)
압연 동박에 하기에 나타내는 조건 범위에서 1차 입자층 (Cu), 2차 입자층 (구리-코발트-니켈 합금 도금) 을 형성하였다.
사용한 욕조성 및 도금 조건은 다음과 같다.
[욕조성 및 도금 조건]
(A) 1차 입자층의 형성 (Cu 도금)
액 조성 : 구리 15 g/ℓ, 황산 75 g/ℓ
액온 : 35 ℃
전류 밀도 : 2?58 A/dm2
쿨롬량 : 8?81 As/dm2
(B) 2차 입자층의 형성 (Cu-Co-Ni 합금 도금)
액 조성 : 구리 15 g/ℓ, 니켈 8 g/ℓ, 코발트 8 g/ℓ
pH : 2
액온 : 40 ℃
전류 밀도 : 24?31 A/dm2
쿨롬량 : 34?44 As/dm2
(비교예 1-비교예 9)
비교예에 있어서, 사용한 욕조성 및 도금 조건은 다음과 같다.
[욕조성 및 도금 조건]
(A) 1차 입자층의 형성 (구리 도금)
액 조성 : 구리 15 g/ℓ, 황산 75 g/ℓ
액온 : 35 ℃
전류 밀도 : 1?58 A/dm2
쿨롬량 : 4?81 As/dm2
(B) 2차 입자층의 형성 (Cu-Co-Ni 합금 도금 조건)
액 조성 : 구리 15 g/ℓ, 니켈 8 g/ℓ, 코발트 8 g/ℓ
pH : 2
액온 : 40 ℃
전류 밀도 : 24?50 A/dm2
쿨롬량 : 34?48 As/dm2
상기 실시예에 의해서 형성한 동박 상의 1차 입자층 (Cu 도금) 및 2차 입자층 (Cu-Co-Ni 합금 도금) 을 형성한 경우의, 1차 입자의 평균 입경, 2차 입자의 평균 입경, 낙분, 필 강도, 내열성, 조도 (Rz) 를 표 1 에 나타낸다.
또, 비교예로서 동일한 결과를 표 1 에 나타낸다.
Figure pct00001
표 1 로부터 분명한 바와 같이, 본원 발명의 실시예의 결과는 다음과 같다.
실시예 1 은 1차 입자를 형성하는 전류 밀도를 51 A/dm2 와 2 A/dm2 로 하고, 쿨롬량을 72 As/dm2 와 8 As/dm2 로 한 경우이고, 2차 입자를 형성하는 전류 밀도를 24 A/dm2 로 하고, 쿨롬량을 34 As/dm2 로 한 경우이다.
또한, 1차 입자를 형성하는 전류 밀도와 쿨롬량이 2 단계로 되어 있으나, 통상 1차 입자를 형성하는 경우에는, 2 단계의 전기 도금이 필요하다. 즉, 제 1 단계의 핵 입자 형성의 도금 조건과 제 2 단계의 핵 입자 성장의 전기 도금이다. 최초의 도금 조건은 제 1 단계의 핵 형성 입자 형성을 위한 전기 도금 조건이고, 다음의 도금 조건은 제 2 단계의 핵 입자의 성장을 위한 전기 도금 조건이다. 이하의 실시예 및 비교예에 대해서도 동일하기 때문에 설명은 생략한다.
그 결과, 1차 입자의 평균 입자경이 0.25 ㎛ 이고, 2차 입자의 평균 입자경이 0.05 ㎛ 이고, 낙분이 없고, 상태 필 강도가 0.88 ㎏/㎝ 로 높고, 내열성 (180 ℃ 48 시간 가열 후의 필 강도) 이 0.71 ㎏/㎝ 로 높고, 추가로 표면 조도 Rz 가 0.98 ㎛ 라는 특징을 구비하고 있었다.
실시예 2 는 1차 입자를 형성하는 전류 밀도를 51 A/dm2 와 2 A/dm2 로 하고, 쿨롬량을 72 As/dm2 와 8 As/dm2 로 한 경우이고, 2차 입자를 형성하는 전류 밀도를 28 A/dm2 로 하고, 쿨롬량을 39 As/dm2 로 한 경우이다.
그 결과, 1차 입자의 평균 입자경이 0.25 ㎛ 이고, 2차 입자의 평균 입자경이 0.15 ㎛ 이고, 낙분이 없고, 상태 필 강도가 0.90 ㎏/㎝ 로 높고, 내열성 (180 ℃ 48 시간 가열 후의 필 강도) 이 0.72 ㎏/㎝ 로 높고, 추가로 표면 조도 Rz 가 0.98 ㎛ 라는 특징을 구비하고 있었다.
실시예 3 은 1차 입자를 형성하는 전류 밀도를 51 A/dm2 와 2 A/dm2 로 하고, 쿨롬량을 72 As/dm2 와 8 As/dm2 로 한 경우이고, 2차 입자를 형성하는 전류 밀도를 31 A/dm2 로 하고, 쿨롬량을 44 As/dm2 로 한 경우이다.
그 결과, 1차 입자의 평균 입자경이 0.25 ㎛ 이고, 2차 입자의 평균 입자경이 0.25 ㎛ 이고, 약간 낙분이 보였으나, 문제가 되는 레벨은 아니었다. 상태 필 강도가 0.92 ㎏/㎝ 로 높고, 내열성 (180 ℃ 48 시간 가열 후의 필 강도) 이 0.73 ㎏/㎝ 로 높고, 추가로 표면 조도 Rz 가 1.02 ㎛ 라는 특징을 구비하고 있었다.
실시예 4 는 1차 입자를 형성하는 전류 밀도를 55 A/dm2 와 3 A/dm2 로 하고, 쿨롬량을 77 As/dm2 와 12 As/dm2 로 한 경우이고, 2차 입자를 형성하는 전류 밀도를 24 A/dm2 로 하고, 쿨롬량을 34 As/dm2 로 한 경우이다.
그 결과, 1차 입자의 평균 입자경이 0.35 ㎛ 이고, 2차 입자의 평균 입자경이 0.05 ㎛ 이고, 낙분이 없고, 상태 필 강도가 0.95 ㎏/㎝ 로 높고, 내열성 (180 ℃ 48 시간 가열 후의 필 강도) 이 0.73 ㎏/㎝ 로 높고, 추가로 표면 조도 Rz 가 1.20 ㎛ 라는 특징을 구비하고 있었다.
실시예 5 는 1차 입자를 형성하는 전류 밀도를 55 A/dm2 와 3 A/dm2 로 하고, 쿨롬량을 77 As/dm2 와 12 As/dm2 로 한 경우이고, 2차 입자를 형성하는 전류 밀도를 28 A/dm2 로 하고, 쿨롬량을 39 As/dm2 로 한 경우이다.
그 결과, 1차 입자의 평균 입자경이 0.35 ㎛ 이고, 2차 입자의 평균 입자경이 0.15 ㎛ 이고, 낙분이 없고, 상태 필 강도가 0.96 ㎏/㎝ 로 높고, 내열성 (180 ℃ 48 시간 가열 후의 필 강도) 이 0.74 ㎏/㎝ 로 높고, 추가로 표면 조도 Rz 가 1.20 ㎛ 라는 특징을 구비하고 있었다.
실시예 6 은 1차 입자를 형성하는 전류 밀도를 55 A/dm2 와 3 A/dm2 로 하고, 쿨롬량을 77 As/dm2 와 12 As/dm2 로 한 경우이고, 2차 입자를 형성하는 전류 밀도를 31 A/dm2 로 하고, 쿨롬량을 44 As/dm2 로 한 경우이다.
그 결과, 1차 입자의 평균 입자경이 0.35 ㎛ 이고, 2차 입자의 평균 입자경이 0.25 ㎛ 이고, 낙분이 약간 보였으나, 특별히 문제가 되는 레벨은 아니었다. 또, 상태 필 강도가 0.98 ㎏/㎝ 로 높고, 내열성 (180 ℃ 48 시간 가열 후의 필 강도) 이 0.75 ㎏/㎝ 로 높고, 추가로 표면 조도 Rz 가 1.51 ㎛ 라는 특징을 구비하고 있었다.
실시예 7 은 1차 입자를 형성하는 전류 밀도를 58 A/dm2 와 4 A/dm2 로 하고, 쿨롬량을 81 As/dm2 와 16 As/dm2 로 한 경우이고, 2차 입자를 형성하는 전류 밀도를 24 A/dm2 로 하고, 쿨롬량을 34 As/dm2 로 한 경우이다.
그 결과, 1차 입자의 평균 입자경이 0.45 ㎛ 이고, 2차 입자의 평균 입자경이 0.05 ㎛ 이고, 낙분이 없고, 상태 필 강도가 0.96 ㎏/㎝ 로 높고, 내열성 (180 ℃ 48 시간 가열 후의 필 강도) 이 0.71 ㎏/㎝ 로 높고, 추가로 표면 조도 Rz 가 1.21 ㎛ 라는 특징을 구비하고 있었다.
실시예 8 은 1차 입자를 형성하는 전류 밀도를 58 A/dm2 와 4 A/dm2 로 하고, 쿨롬량을 81 As/dm2 와 16 As/dm2 로 한 경우이고, 2차 입자를 형성하는 전류 밀도를 28 A/dm2 로 하고, 쿨롬량을 39 As/dm2 로 한 경우이다.
그 결과, 1차 입자의 평균 입자경이 0.45 ㎛ 이고, 2차 입자의 평균 입자경이 0.15 ㎛ 이고, 낙분이 없고, 상태 필 강도가 0.97 ㎏/㎝ 로 높고, 내열성 (180 ℃ 48 시간 가열 후의 필 강도) 이 0.72 ㎏/㎝ 로 높고, 추가로 표면 조도 Rz 가 1.54 ㎛ 라는 특징을 구비하고 있었다.
실시예 9 는 1차 입자를 형성하는 전류 밀도를 58 A/dm2 와 4 A/dm2 로 하고, 쿨롬량을 81 As/dm2 와 16 As/dm2 로 한 경우이고, 2차 입자를 형성하는 전류 밀도를 31 A/dm2 로 하고, 쿨롬량을 44 As/dm2 로 한 경우이다.
그 결과, 1차 입자의 평균 입자경이 0.45 ㎛ 이고, 2차 입자의 평균 입자경이 0.25 ㎛ 이고, 낙분이 없고, 상태 필 강도가 0.98 ㎏/㎝ 로 높고, 내열성 (180 ℃ 48 시간 가열 후의 필 강도) 이 0.74 ㎏/㎝ 로 높고, 추가로 표면 조도 Rz 가 1.60 ㎛ 라는 특징을 구비하고 있었다.
이에 비하여, 비교예는 다음의 결과가 되었다.
비교예 1 은 1차 입자를 형성하는 전류 밀도를 47 A/dm2 와 1 A/dm2 로 하고, 쿨롬량을 66 As/dm2 와 4 As/dm2 로 한 경우이고, 2차 입자를 형성하는 전류 밀도를 24 A/dm2 로 하고, 쿨롬량을 34 As/dm2 로 한 경우이다.
그 결과, 1차 입자의 평균 입자경이 0.15 ㎛ 이고, 2차 입자의 평균 입자경이 0.05 ㎛ 이고, 낙분은 없었으나, 상태 필 강도가 0.75 ㎏/㎝ 로 낮고, 내열성 (180 ℃ 48 시간 가열 후의 필 강도) 도 0.70 ㎏/㎝ 로 저하되었다. 추가로 표면 조도 Rz 가 0.87 ㎛ 로 낮았다. 전체적인 인쇄 회로용 동박으로서의 평가는 불량이었다.
비교예 2 는 1차 입자를 형성하는 전류 밀도를 47 A/dm2 와 1 A/dm2 로 하고, 쿨롬량을 66 As/dm2 와 4 As/dm2 로 한 경우이고, 2차 입자를 형성하는 전류 밀도를 28 A/dm2 로 하고, 쿨롬량을 39 As/dm2 로 한 경우이다.
그 결과, 1차 입자의 평균 입자경이 0.15 ㎛ 이고, 2차 입자의 평균 입자경이 0.15 ㎛ 이고, 낙분은 없었으나, 상태 필 강도가 0.75 ㎏/㎝ 로 낮고, 내열성 (180 ℃ 48 시간 가열 후의 필 강도) 도 0.70 ㎏/㎝ 로 저하되었다. 추가로 표면 조도 Rz 가 0.88 ㎛ 로 낮았다. 전체적인 인쇄 회로용 동박으로서의 평가는 불량이었다.
비교예 3 은 1차 입자를 형성하는 전류 밀도를 47 A/dm2 와 1 A/dm2 로 하고, 쿨롬량을 66 As/dm2 와 4 As/dm2 로 한 경우이고, 2차 입자를 형성하는 전류 밀도를 31 A/dm2 로 하고, 쿨롬량을 44 As/dm2 로 한 경우이다.
그 결과, 1차 입자의 평균 입자경이 1.5 ㎛ 이고, 2차 입자의 평균 입자경이 0.25 ㎛ 이고, 낙분이 보이고, 상태 필 강도가 0.83 ㎏/㎝ 로 낮고, 내열성 (180 ℃ 48 시간 가열 후의 필 강도) 은 0.72 ㎏/㎝ 로 실시예 레벨이었다. 추가로 표면 조도 Rz 가 0.90 ㎛ 였다. 전체적인 인쇄 회로용 동박으로서의 평가는 불량이었다.
비교예 4 는, 1차 입자를 형성하는 전류 밀도를 47 A/dm2 와 1 A/dm2 로 하고, 쿨롬량을 66 As/dm2 와 4 As/dm2 로 한 경우이고, 2차 입자를 형성하는 전류 밀도를 34 A/dm2 로 하고, 쿨롬량을 48 As/dm2 로 한 경우이다.
그 결과, 1차 입자의 평균 입자경이 0.15 ㎛ 이고, 2차 입자의 평균 입자경이 0.35 ㎛ 로 커져 낙분이 다량으로 발생하였다. 상태 필 강도가 0.85 ㎏/㎝ 로 낮고, 내열성 (180 ℃ 48 시간 가열 후의 필 강도) 은 0.72 ㎏/㎝ 로 실시예 레벨이었다. 추가로 표면 조도 Rz 가 0.91 ㎛ 였다. 전체적인 인쇄 회로용 동박으로서의 평가는 불량이었다.
비교예 5 는 1차 입자를 형성하는 전류 밀도를 51 A/dm2 와 2 A/dm2 로 하고, 쿨롬량을 72 As/dm2 와 8 As/dm2 로 한 경우이고, 2차 입자를 형성하는 전류 밀도를 34 A/dm2 로 하고, 쿨롬량을 48 As/dm2 로 한 경우이다.
그 결과, 1차 입자의 평균 입자경이 0.25 ㎛ 이고, 2차 입자의 평균 입자경이 0.35 ㎛ 로 커져 낙분이 다량으로 발생하였다. 상태 필 강도가 0.93 ㎏/㎝ 로 실시예 레벨이고, 내열성 (180 ℃ 48 시간 가열 후의 필 강도) 도 0.72 ㎏/㎝ 로 실시예 레벨이었다. 추가로 표면 조도 Rz 가 1.15 ㎛ 였다. 전체적인 인쇄 회로용 동박으로서의 평가는 불량이었다.
비교예 6 은 1차 입자를 형성하는 전류 밀도를 55 A/dm2 와 3 A/dm2 로 하고, 쿨롬량을 77 As/dm2 와 12 As/dm2 로 한 경우이고, 2차 입자를 형성하는 전류 밀도를 34 A/dm2 로 하고, 쿨롬량을 48 As/dm2 로 한 경우이다.
그 결과, 1차 입자의 평균 입자경이 0.35 ㎛ 이고, 2차 입자의 평균 입자경이 0.35 ㎛ 로 커져 낙분이 다량으로 발생하였다. 상태 필 강도가 0.98 ㎏/㎝ 로 실시예 레벨이고, 내열성 (180 ℃ 48 시간 가열 후의 필 강도) 도 0.73 ㎏/㎝ 로 실시예 레벨이었다. 추가로 표면 조도 Rz 가 1.50 ㎛ 였다. 전체적인 인쇄 회로용 동박으로서의 평가는 불량이었다.
비교예 7 은 1차 입자를 형성하는 전류 밀도를 58 A/dm2 와 4 A/dm2 로 하고, 쿨롬량을 81 As/dm2 와 16 As/dm2 로 한 경우이고, 2차 입자를 형성하는 전류 밀도를 34 A/dm2 로 하고, 쿨롬량을 48 As/dm2 로 한 경우이다.
그 결과, 1차 입자의 평균 입자경이 0.45 ㎛ 이고, 2차 입자의 평균 입자경이 0.35 ㎛ 로 커져 낙분이 다량으로 발생하였다. 상태 필 강도가 0.98 ㎏/㎝ 로 실시예 레벨이지만, 내열성 (180 ℃ 48 시간 가열 후의 필 강도) 도 0.77 ㎏/㎝ 로 실시예 레벨이었다. 추가로 표면 조도 Rz 가 1.55 ㎛ 로 커졌다. 전체적인 인쇄 회로용 동박으로서의 평가는 불량이었다.
비교예 8 은 동박 상에 1차 입자를 형성하는 전류 밀도를 51 A/dm2 와 2 A/dm2 로 하고, 쿨롬량을 72 As/dm2 와 8 As/dm2 로 한 경우이고, 1차 입자층만을 형성하고, 2차 입자경이 없는 경우이다.
그 결과, 1차 입자의 평균 입자경이 0.25 ㎛ 이고, 낙분은 없고, 상태 필 강도가 0.94 ㎏/㎝ 로 실시예 레벨이지만, 내열성 (180 ℃ 48 시간 가열 후의 필 강도) 이 0.54 ㎏/㎝ 로 현저하게 나빠졌다. 추가로 표면 조도 Rz 가 1.10 ㎛ 였다. 전체적인 인쇄 회로용 동박으로서의 평가는 불량이었다.
비교예 9 는 1차 입자경이 존재하지 않고, 2차 입자층만의 종래예를 나타내는 것이다. 즉, 2차 입자를 형성하는 전류 밀도를 50 A/dm2 로 하고, 쿨롬량을 25 As/dm2 로 한 경우이다.
그 결과, 2차 입자의 평균 입자경이 0.60 ㎛ 로 커져 낙분이 다량으로 발생하였다. 상태 필 강도가 0.90 ㎏/㎝ 로 실시예 레벨이고, 내열성 (180 ℃ 48 시간 가열 후의 필 강도) 도 0.73 ㎏/㎝ 로 실시예 레벨이었다. 추가로 표면 조도 Rz 가 0.78 ㎛ 였다. 낙분이 많아 문제가 있는 예로서, 전체적인 인쇄 회로용 동박으로서의 평가는 불량이었다.
상기 실시예 및 비교예의 대비에서 분명한 바와 같이, 동박 표면에 구리의 1차 입자층을 형성한 후, 그 1차 입자층 상에, 구리, 코발트 및 니켈로 이루어지는 3 원계 합금으로 이루어지는 2차 입자층을 형성한 경우에 있어서, 1차 입자층의 평균 입경이 0.25?0.45 ㎛ 이고, 구리, 코발트 및 니켈로 이루어지는 3 원계 합금으로 이루어지는 2차 입자층의 평균 입자경이 0.05?0.25 ㎛ 인 본원 발명은, 낙분이라는 현상 및 처리 불균일을 억제할 수 있다는 우수한 효과를 갖고, 추가로 필 강도를 높이고 또한 내열성을 향상시킬 수 있다는 우수한 효과를 갖는 것을 알 수 있다.
산업상 이용가능성
구리-코발트-니켈 합금 도금으로 이루어지는 2차 입자층 (조화 처리) 을 형성할 때, 수지상으로 형성되는 조화 입자가 동박 표면으로부터 박리되어 떨어지고, 일반적으로 낙분이라는 현상 및 처리 불균일을 억제할 수 있다는 우수한 효과를 갖고, 추가로 필 강도를 높이고 또한 내열성을 향상시킬 수 있는 인쇄 회로용 동박을 제공하는 것이다. 또, 이상 성장한 입자가 적어지고, 입자경이 일정해지며, 또한 전체 면을 덮게 되기 때문에, 에칭성이 양호해지고, 정밀도가 좋은 회로 형성이 가능해지기 때문에 반도체 디바이스의 소형화, 고집적화가 진행되는 전자 기기용 인쇄 회로 재료로서 유용하다.

Claims (7)

  1. 동박 표면에, 구리의 1차 입자층을 형성한 후, 그 1차 입자층 상에, 구리, 코발트 및 니켈로 이루어지는 3 원계 합금으로 이루어지는 2차 입자층을 형성한 인쇄 회로용 동박으로서, 1차 입자층의 평균 입자경이 0.25?0.45 ㎛ 이고, 구리, 코발트 및 니켈로 이루어지는 3 원계 합금으로 이루어지는 2차 입자층의 평균 입자경이 0.05?0.25 ㎛ 인 것을 특징으로 하는 인쇄 회로용 동박.
  2. 제 1 항에 있어서,
    상기 1차 입자층 및 2차 입자층이, 전기 도금층인 것을 특징으로 하는 인쇄 회로용 동박.
  3. 제 1 항 또는 제 2 항에 있어서,
    2차 입자가, 상기 1차 입자 상에 성장한 1 또는 복수개의 수지상의 입자인 것을 특징으로 하는 인쇄 회로용 동박.
  4. 제 1 항 내지 제 3 항 중 어느 한 항에 있어서,
    1차 입자층 및 2차 입자층의 접착 강도가 0.80 ㎏/㎝ 이상인 것을 특징으로 하는 인쇄 회로용 동박.
  5. 제 1 항 내지 제 3 항 중 어느 한 항에 있어서,
    1차 입자층 및 2차 입자층의 접착 강도가 0.90 ㎏/㎝ 이상인 것을 특징으로 하는 인쇄 회로용 동박.
  6. 제 1 항 내지 제 5 항 중 어느 한 항에 있어서,
    1차 입자층 및 2차 입자층을 형성한 표면의 조도 Rz 가 1.5 ㎛ 이하인 것을 특징으로 하는 인쇄 회로용 동박.
  7. 제 1 항 내지 제 5 항 중 어느 한 항에 있어서,
    1차 입자층 및 2차 입자층을 형성한 표면의 조도 Rz 가 1.0 ㎛ 이하인 것을 특징으로 하는 인쇄 회로용 동박.
KR1020127020693A 2010-05-07 2011-02-03 인쇄 회로용 동박 KR101328235B1 (ko)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JPJP-P-2010-107251 2010-05-07
JP2010107251 2010-05-07
PCT/JP2011/052276 WO2011138876A1 (ja) 2010-05-07 2011-02-03 印刷回路用銅箔

Publications (2)

Publication Number Publication Date
KR20120112770A true KR20120112770A (ko) 2012-10-11
KR101328235B1 KR101328235B1 (ko) 2013-11-14

Family

ID=44903728

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020127020693A KR101328235B1 (ko) 2010-05-07 2011-02-03 인쇄 회로용 동박

Country Status (9)

Country Link
US (2) US9580829B2 (ko)
EP (1) EP2557204A1 (ko)
JP (1) JP5654581B2 (ko)
KR (1) KR101328235B1 (ko)
CN (1) CN102884228B (ko)
MY (1) MY161040A (ko)
SG (1) SG183311A1 (ko)
TW (1) TWI532887B (ko)
WO (1) WO2011138876A1 (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20150014850A (ko) * 2013-07-30 2015-02-09 가부시키가이샤 에스에이치 카퍼프로덕츠 조화동박, 동박적층판 및 프린트 배선판

Families Citing this family (44)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101740092B1 (ko) 2010-09-27 2017-05-25 제이엑스금속주식회사 프린트 배선판용 구리박, 그 제조 방법, 프린트 배선판용 수지 기판 및 프린트 배선판
WO2012132576A1 (ja) * 2011-03-25 2012-10-04 Jx日鉱日石金属株式会社 粗化処理面を備えた圧延銅又は銅合金箔
KR101999422B1 (ko) * 2011-03-30 2019-07-11 제이엑스금속주식회사 인쇄 회로용 동박
JP5654416B2 (ja) * 2011-06-07 2015-01-14 Jx日鉱日石金属株式会社 液晶ポリマー銅張積層板及び当該積層板に用いる銅箔
CN104024488B (zh) * 2011-11-02 2016-12-14 吉坤日矿日石金属株式会社 印刷电路用铜箔
WO2013065727A1 (ja) * 2011-11-02 2013-05-10 Jx日鉱日石金属株式会社 印刷回路用銅箔
JP5985812B2 (ja) * 2011-11-04 2016-09-06 Jx金属株式会社 印刷回路用銅箔
WO2013065730A2 (ja) * 2011-11-04 2013-05-10 Jx日鉱日石金属株式会社 印刷回路用銅箔
JP5497808B2 (ja) * 2012-01-18 2014-05-21 Jx日鉱日石金属株式会社 表面処理銅箔及びそれを用いた銅張積層板
CN104053825B (zh) * 2012-01-18 2016-12-07 Jx日矿日石金属株式会社 表面处理铜箔及使用了它的覆铜板
KR101658722B1 (ko) * 2012-03-29 2016-09-21 제이엑스금속주식회사 표면 처리 동박
WO2013147115A1 (ja) * 2012-03-29 2013-10-03 Jx日鉱日石金属株式会社 表面処理銅箔
WO2014051123A1 (ja) * 2012-09-28 2014-04-03 Jx日鉱日石金属株式会社 キャリア付銅箔及びキャリア付き銅箔を用いた銅張積層板
JP2014224313A (ja) * 2013-04-26 2014-12-04 Jx日鉱日石金属株式会社 高周波回路用銅箔、高周波回路用銅張積層板、高周波回路用プリント配線板、高周波回路用キャリア付銅箔、電子機器、及びプリント配線板の製造方法
JP6425401B2 (ja) * 2013-04-26 2018-11-21 Jx金属株式会社 高周波回路用銅箔、高周波回路用銅張積層板、高周波回路用プリント配線板、高周波回路用キャリア付銅箔、電子機器、及びプリント配線板の製造方法
CN104120471B (zh) * 2013-04-26 2018-06-08 Jx日矿日石金属株式会社 高频电路用铜箔、覆铜板、印刷配线板、带载体的铜箔、电子设备及印刷配线板的制造方法
JP6329731B2 (ja) * 2013-04-26 2018-05-23 Jx金属株式会社 キャリア付銅箔、銅張積層板の製造方法、及びプリント配線板の製造方法
CN104125711B (zh) * 2013-04-26 2017-10-24 Jx日矿日石金属株式会社 高频电路用铜箔、覆铜板、印刷布线板、带载体的铜箔、电子设备及印刷布线板的制造方法
JP6511225B2 (ja) * 2013-04-26 2019-05-15 Jx金属株式会社 高周波回路用銅箔、高周波回路用銅張積層板、高周波回路用プリント配線板、高周波回路用キャリア付銅箔、電子機器、及びプリント配線板の製造方法
JP6166614B2 (ja) * 2013-07-23 2017-07-19 Jx金属株式会社 表面処理銅箔、キャリア付銅箔、基材、プリント配線板、プリント回路板、銅張積層板及びプリント配線板の製造方法
WO2015012376A1 (ja) * 2013-07-24 2015-01-29 Jx日鉱日石金属株式会社 表面処理銅箔、キャリア付銅箔、基材、樹脂基材、プリント配線板、銅張積層板及びプリント配線板の製造方法
JP6273106B2 (ja) * 2013-07-24 2018-01-31 Jx金属株式会社 キャリア付銅箔、銅張積層板の製造方法及びプリント配線板の製造方法
WO2015030209A1 (ja) * 2013-08-29 2015-03-05 Jx日鉱日石金属株式会社 表面処理金属材、キャリア付金属箔、コネクタ、端子、積層体、シールドテープ、シールド材、プリント配線板、金属加工部材、電子機器、及び、プリント配線板の製造方法
JP5922169B2 (ja) * 2014-03-06 2016-05-24 Jx金属株式会社 電子機器の製造方法
JP5728117B1 (ja) * 2014-09-22 2015-06-03 株式会社Shカッパープロダクツ 表面処理銅箔、該表面処理銅箔の製造方法、および該表面処理銅箔を用いた銅張積層板
KR20160093555A (ko) * 2015-01-29 2016-08-08 제이엑스금속주식회사 표면 처리 동박, 캐리어가 부착된 동박, 기재, 수지 기재, 적층체, 프린트 배선판, 전자 기기 및 프린트 배선판의 제조 방법
US10383222B2 (en) 2016-01-04 2019-08-13 Jx Nippon Mining & Metals Corporation Surface-treated copper foil
JP6854114B2 (ja) 2016-01-04 2021-04-07 Jx金属株式会社 表面処理銅箔
JP2017193778A (ja) * 2016-04-15 2017-10-26 Jx金属株式会社 銅箔、高周波回路用銅箔、キャリア付銅箔、高周波回路用キャリア付銅箔、積層体、プリント配線板の製造方法及び電子機器の製造方法
US10820414B2 (en) * 2016-12-05 2020-10-27 Jx Nippon Mining & Metals Corporation Surface treated copper foil, copper foil with carrier, laminate, method for manufacturing printed wiring board, and method for manufacturing electronic device
JP7409760B2 (ja) * 2016-12-05 2024-01-09 Jx金属株式会社 表面処理銅箔、キャリア付銅箔、積層体、プリント配線板の製造方法及び電子機器の製造方法
JP7492807B2 (ja) * 2016-12-06 2024-05-30 Jx金属株式会社 表面処理銅箔、キャリア付銅箔、積層体、プリント配線板の製造方法及び電子機器の製造方法
JP7033905B2 (ja) * 2017-02-07 2022-03-11 Jx金属株式会社 表面処理銅箔、キャリア付銅箔、積層体、プリント配線板の製造方法及び電子機器の製造方法
JP7055049B2 (ja) * 2017-03-31 2022-04-15 Jx金属株式会社 表面処理銅箔及びそれを用いた積層板、キャリア付銅箔、プリント配線板、電子機器、並びに、プリント配線板の製造方法
FR3064700B1 (fr) 2017-04-04 2019-06-21 Safran Electrical & Power Systeme de generation d'air comprenant un dispositif electromecanique, un boitier et une carte electronique
US10339392B2 (en) * 2017-06-15 2019-07-02 Blackberry Limited Method and system for rear status detection
EP3786315A4 (en) 2018-04-27 2022-04-20 JX Nippon Mining & Metals Corporation SURFACE TREATED COPPER FOIL, COPPER COATED LAMINATE AND CIRCUIT BOARD
US10581081B1 (en) 2019-02-01 2020-03-03 Chang Chun Petrochemical Co., Ltd. Copper foil for negative electrode current collector of lithium ion secondary battery
WO2023281775A1 (ja) * 2021-07-09 2023-01-12 Jx金属株式会社 表面処理銅箔、銅張積層板及びプリント配線板
CN116745468A (zh) * 2021-07-09 2023-09-12 Jx金属株式会社 表面处理铜箔、覆铜积层板及印刷配线板
TWI802226B (zh) * 2021-07-09 2023-05-11 日商Jx金屬股份有限公司 表面處理銅箔、覆銅積層板及印刷配線板
CN116867930A (zh) * 2021-07-09 2023-10-10 Jx金属株式会社 表面处理铜箔、覆铜积层板及印刷配线板
JPWO2023281778A1 (ko) * 2021-07-09 2023-01-12
JP7386917B2 (ja) 2022-03-31 2023-11-27 三菱電機株式会社 コネクタ

Family Cites Families (58)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4014756A (en) * 1976-01-21 1977-03-29 Fromson H A Process for making metal powders
JPS52145769A (en) 1976-05-31 1977-12-05 Nippon Mining Co Method of surface treating printed circuit copper foil
US4159231A (en) * 1978-08-04 1979-06-26 The United States Of America As Represented By The Secretary Of The Interior Method of producing a lead dioxide coated cathode
JPS6015654B2 (ja) 1980-11-18 1985-04-20 日本電解株式会社 銅箔のクロメ−ト処理層と樹脂基材との接着方法
JPS5828893A (ja) 1981-08-13 1983-02-19 日本鉱業株式会社 印刷回路用銅箔の表面処理方法
JPS6015654A (ja) 1983-07-08 1985-01-26 Fuji Xerox Co Ltd 電子複写機の現像装置
JPS61110794A (ja) 1984-11-06 1986-05-29 Mitsui Mining & Smelting Co Ltd 銅箔の表面処理方法
US4586989A (en) * 1985-05-07 1986-05-06 The Boeing Company Method of plating a conductive substrate surface with silver
JPH0682486B2 (ja) 1986-06-20 1994-10-19 松下電器産業株式会社 回転磁気シ−ト装置
JPH01112226A (ja) 1987-10-26 1989-04-28 Nec Corp 光論理素子
JPH0610705B2 (ja) 1987-10-26 1994-02-09 龍男 内田 並列光論理演算素子及び装置
US4915981A (en) * 1988-08-12 1990-04-10 Rogers Corporation Method of laser drilling fluoropolymer materials
JPH0650795B2 (ja) 1989-05-02 1994-06-29 日鉱グールド・フォイル株式会社 印刷回路用銅箔の処理方法
DE69005691T2 (de) 1989-05-02 1994-04-28 Nikko Gould Foil Co Behandlung von Kupferfolie für gedruckte Schaltungen.
JPH0650794B2 (ja) * 1989-05-02 1994-06-29 日鉱グールド・フォイル株式会社 印刷回路用銅箔の処理方法
JPH0654831B2 (ja) 1990-08-14 1994-07-20 株式会社ジャパンエナジー 印刷回路用銅箔の処理方法
DE4220849C1 (ko) * 1992-06-25 1993-03-18 Schott Glaswerke, 6500 Mainz, De
JPH0654831A (ja) 1992-08-10 1994-03-01 Hitachi Ltd 磁気共鳴機能イメージング装置
JP2717911B2 (ja) * 1992-11-19 1998-02-25 日鉱グールド・フォイル株式会社 印刷回路用銅箔及びその製造方法
US5316803A (en) * 1992-12-10 1994-05-31 International Business Machines Corporation Method for forming electrical interconnections in laminated vias
US5552234A (en) 1993-03-29 1996-09-03 Japan Energy Corporation Copper foil for printed circuits
BR9406043A (pt) * 1993-04-19 1995-12-19 Magma Copper Co Processo para a produção de pó cobre metálico óxidos de cobre e folha de cobre
JP2849059B2 (ja) * 1995-09-28 1999-01-20 日鉱グールド・フォイル株式会社 印刷回路用銅箔の処理方法
US6631558B2 (en) * 1996-06-05 2003-10-14 Laservia Corporation Blind via laser drilling system
US6254971B1 (en) * 1996-06-07 2001-07-03 Asahi Kasei Kabushiki Kaisha Resin-having metal foil for multilayered wiring board, process for producing the same, multilayered wiring board, and electronic device
JP3295308B2 (ja) 1996-06-28 2002-06-24 株式会社日鉱マテリアルズ 電解銅箔
JPH10341066A (ja) 1997-06-10 1998-12-22 Furukawa Electric Co Ltd:The 印刷回路用銅箔、前記銅箔を用いた印刷回路用樹脂接着剤付銅箔、および前記銅箔を用いた印刷回路用銅張り積層板
JPH11135952A (ja) * 1997-10-27 1999-05-21 Furukawa Electric Co Ltd:The 印刷回路基板用樹脂付き銅箔、およびそれを用いた印刷回路基板
JPH11340595A (ja) 1998-05-21 1999-12-10 Furukawa Electric Co Ltd:The 印刷回路基板用の銅箔、および樹脂付き銅箔
JP3628585B2 (ja) * 2000-04-05 2005-03-16 株式会社日鉱マテリアルズ 銅張り積層板及び銅張り積層板のレーザーによる穴開け方法
WO2001095683A1 (en) * 2000-06-08 2001-12-13 World Properties Inc. Method of manufacturing circuit laminates
JP4379854B2 (ja) * 2001-10-30 2009-12-09 日鉱金属株式会社 表面処理銅箔
KR100602896B1 (ko) * 2002-06-04 2006-07-19 미쓰이 긴조꾸 고교 가부시키가이샤 저유전성 기재용 표면처리 동박과 그것을 사용한 동클래드적층판 및 프린트 배선판
JP4115293B2 (ja) 2003-02-17 2008-07-09 古河サーキットフォイル株式会社 チップオンフィルム用銅箔
JP4762484B2 (ja) 2003-02-27 2011-08-31 古河電気工業株式会社 電磁波シールド用銅箔及び電磁波シールド体
KR101065758B1 (ko) * 2003-02-27 2011-09-19 후루카와 덴키 고교 가부시키가이샤 전자파 실드용 동박, 그 제조방법 및 전자파 실드체
KR100560672B1 (ko) 2003-08-30 2006-03-14 엘에스전선 주식회사 표면 처리 동박 및 그 제조 방법
TW200535259A (en) 2004-02-06 2005-11-01 Furukawa Circuit Foil Treated copper foil and circuit board
JP2006210689A (ja) 2005-01-28 2006-08-10 Fukuda Metal Foil & Powder Co Ltd 高周波プリント配線板用銅箔及びその製造方法
JP4986060B2 (ja) 2005-06-23 2012-07-25 Jx日鉱日石金属株式会社 プリント配線板用銅箔
TW200738913A (en) 2006-03-10 2007-10-16 Mitsui Mining & Smelting Co Surface treated elctrolytic copper foil and process for producing the same
CN101466875B (zh) * 2006-06-12 2011-01-05 日矿金属株式会社 具有粗化处理面的轧制铜或铜合金箔以及该轧制铜或铜合金箔的粗化方法
JP2007332418A (ja) * 2006-06-15 2007-12-27 Fukuda Metal Foil & Powder Co Ltd 表面処理銅箔
JP5024930B2 (ja) * 2006-10-31 2012-09-12 三井金属鉱業株式会社 表面処理銅箔、極薄プライマ樹脂層付表面処理銅箔及びその表面処理銅箔の製造方法並びに極薄プライマ樹脂層付表面処理銅箔の製造方法
JP4941204B2 (ja) 2007-09-27 2012-05-30 日立電線株式会社 プリント配線板用銅箔及びその表面処理方法
JP5512273B2 (ja) 2007-09-28 2014-06-04 Jx日鉱日石金属株式会社 印刷回路用銅箔及び銅張積層板
KR20090084517A (ko) 2008-02-01 2009-08-05 엘에스엠트론 주식회사 내열성과 내약품성이 개선된 인쇄회로용 동박 및 그제조방법
KR101188147B1 (ko) 2008-06-17 2012-10-05 제이엑스 닛코 닛세키 킨조쿠 가부시키가이샤 인쇄 회로 기판용 구리박 및 인쇄 회로 기판용 동장 적층판
JP5318886B2 (ja) 2008-11-25 2013-10-16 Jx日鉱日石金属株式会社 印刷回路用銅箔
KR20120003458A (ko) 2009-04-24 2012-01-10 스미토모 덴키 고교 가부시키가이샤 프린트 배선판용 기판, 프린트 배선판, 및 그들의 제조방법
US20120107637A1 (en) 2009-06-05 2012-05-03 Jx Nippon Mining & Metals Corporation Copper Foil for Semiconductor Package Substrate and Substrate for Semiconductor Package
CN102803575B (zh) 2009-06-19 2016-02-03 吉坤日矿日石金属株式会社 铜箔及其制造方法
US20120276412A1 (en) 2009-12-24 2012-11-01 Jx Nippon Mining & Metals Corporation Surface-Treated Copper Foil
SG182300A1 (en) 2010-01-25 2012-08-30 Jx Nippon Mining & Metals Corp Copper foil for negative electrode current collector of secondary battery
KR101740092B1 (ko) 2010-09-27 2017-05-25 제이엑스금속주식회사 프린트 배선판용 구리박, 그 제조 방법, 프린트 배선판용 수지 기판 및 프린트 배선판
WO2012132576A1 (ja) 2011-03-25 2012-10-04 Jx日鉱日石金属株式会社 粗化処理面を備えた圧延銅又は銅合金箔
KR101999422B1 (ko) 2011-03-30 2019-07-11 제이엑스금속주식회사 인쇄 회로용 동박
JP5654416B2 (ja) 2011-06-07 2015-01-14 Jx日鉱日石金属株式会社 液晶ポリマー銅張積層板及び当該積層板に用いる銅箔

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20150014850A (ko) * 2013-07-30 2015-02-09 가부시키가이샤 에스에이치 카퍼프로덕츠 조화동박, 동박적층판 및 프린트 배선판

Also Published As

Publication number Publication date
CN102884228A (zh) 2013-01-16
KR101328235B1 (ko) 2013-11-14
TWI532887B (zh) 2016-05-11
US20130011690A1 (en) 2013-01-10
SG183311A1 (en) 2012-09-27
US9580829B2 (en) 2017-02-28
JP5654581B2 (ja) 2015-01-14
US10472728B2 (en) 2019-11-12
EP2557204A1 (en) 2013-02-13
MY161040A (en) 2017-04-14
JPWO2011138876A1 (ja) 2013-07-22
US20160286665A1 (en) 2016-09-29
WO2011138876A1 (ja) 2011-11-10
CN102884228B (zh) 2015-11-25
TW201211326A (en) 2012-03-16

Similar Documents

Publication Publication Date Title
KR101328235B1 (ko) 인쇄 회로용 동박
KR101228168B1 (ko) 인쇄 회로용 동박 및 동장 적층판
KR101288641B1 (ko) 인쇄 회로용 동박
JP5913356B2 (ja) 印刷回路用銅箔
WO2012132577A1 (ja) 印刷回路用銅箔
JP2016188436A (ja) 印刷回路用銅箔
JP5136383B2 (ja) プリント配線板用圧延銅箔
JP2011174132A (ja) プリント配線板用銅箔
JP5913355B2 (ja) 印刷回路用銅箔、銅張積層板、プリント配線板及び電子機器
JP5985812B2 (ja) 印刷回路用銅箔
JP6273317B2 (ja) 印刷回路用銅箔

Legal Events

Date Code Title Description
A201 Request for examination
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20161019

Year of fee payment: 4

FPAY Annual fee payment

Payment date: 20171018

Year of fee payment: 5

FPAY Annual fee payment

Payment date: 20181018

Year of fee payment: 6