KR20110081264A - Ⅲ-ⅴ족 화합물 반도체 수광 소자, ⅲ-ⅴ족 화합물 반도체 수광 소자를 제작하는 방법, 수광 소자 및 에피택셜 웨이퍼 - Google Patents

Ⅲ-ⅴ족 화합물 반도체 수광 소자, ⅲ-ⅴ족 화합물 반도체 수광 소자를 제작하는 방법, 수광 소자 및 에피택셜 웨이퍼 Download PDF

Info

Publication number
KR20110081264A
KR20110081264A KR1020117010094A KR20117010094A KR20110081264A KR 20110081264 A KR20110081264 A KR 20110081264A KR 1020117010094 A KR1020117010094 A KR 1020117010094A KR 20117010094 A KR20117010094 A KR 20117010094A KR 20110081264 A KR20110081264 A KR 20110081264A
Authority
KR
South Korea
Prior art keywords
layer
light receiving
inp
iii
compound semiconductor
Prior art date
Application number
KR1020117010094A
Other languages
English (en)
Other versions
KR101308761B1 (ko
Inventor
가츠시 아키타
다카시 이시즈카
게이 후지이
요우이치 나가이
Original Assignee
스미토모덴키고교가부시키가이샤
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Priority claimed from JP2009206310A external-priority patent/JP5391945B2/ja
Priority claimed from JP2009206288A external-priority patent/JP4702474B2/ja
Application filed by 스미토모덴키고교가부시키가이샤 filed Critical 스미토모덴키고교가부시키가이샤
Publication of KR20110081264A publication Critical patent/KR20110081264A/ko
Application granted granted Critical
Publication of KR101308761B1 publication Critical patent/KR101308761B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L31/00—Semiconductor devices sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L31/0248—Semiconductor devices sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by their semiconductor bodies
    • H01L31/0352—Semiconductor devices sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by their semiconductor bodies characterised by their shape or by the shapes, relative sizes or disposition of the semiconductor regions
    • H01L31/035209—Semiconductor devices sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by their semiconductor bodies characterised by their shape or by the shapes, relative sizes or disposition of the semiconductor regions comprising a quantum structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L31/00—Semiconductor devices sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L31/08—Semiconductor devices sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof in which radiation controls flow of current through the device, e.g. photoresistors
    • H01L31/10—Semiconductor devices sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof in which radiation controls flow of current through the device, e.g. photoresistors characterised by at least one potential-jump barrier or surface barrier, e.g. phototransistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02367—Substrates
    • H01L21/0237—Materials
    • H01L21/02387—Group 13/15 materials
    • H01L21/02392—Phosphides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02436—Intermediate layers between substrates and deposited layers
    • H01L21/02439—Materials
    • H01L21/02455—Group 13/15 materials
    • H01L21/02458—Nitrides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02436—Intermediate layers between substrates and deposited layers
    • H01L21/02439—Materials
    • H01L21/02455—Group 13/15 materials
    • H01L21/02461—Phosphides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02436—Intermediate layers between substrates and deposited layers
    • H01L21/02439—Materials
    • H01L21/02455—Group 13/15 materials
    • H01L21/02463—Arsenides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02436—Intermediate layers between substrates and deposited layers
    • H01L21/02439—Materials
    • H01L21/02455—Group 13/15 materials
    • H01L21/02466—Antimonides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02436—Intermediate layers between substrates and deposited layers
    • H01L21/02494—Structure
    • H01L21/02496—Layer structure
    • H01L21/02505—Layer structure consisting of more than two layers
    • H01L21/02507—Alternating layers, e.g. superlattice
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/02521—Materials
    • H01L21/02538—Group 13/15 materials
    • H01L21/02546—Arsenides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L31/00—Semiconductor devices sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L31/0248—Semiconductor devices sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by their semiconductor bodies
    • H01L31/0256—Semiconductor devices sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by their semiconductor bodies characterised by the material
    • H01L31/0264—Inorganic materials
    • H01L31/0304—Inorganic materials including, apart from doping materials or other impurities, only AIIIBV compounds
    • H01L31/03042—Inorganic materials including, apart from doping materials or other impurities, only AIIIBV compounds characterised by the doping material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L31/00—Semiconductor devices sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L31/0248—Semiconductor devices sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by their semiconductor bodies
    • H01L31/0256—Semiconductor devices sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by their semiconductor bodies characterised by the material
    • H01L31/0264—Inorganic materials
    • H01L31/0304—Inorganic materials including, apart from doping materials or other impurities, only AIIIBV compounds
    • H01L31/03046—Inorganic materials including, apart from doping materials or other impurities, only AIIIBV compounds including ternary or quaternary compounds, e.g. GaAlAs, InGaAs, InGaAsP
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L31/00—Semiconductor devices sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L31/0248—Semiconductor devices sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by their semiconductor bodies
    • H01L31/0352—Semiconductor devices sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by their semiconductor bodies characterised by their shape or by the shapes, relative sizes or disposition of the semiconductor regions
    • H01L31/035236—Superlattices; Multiple quantum well structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L31/00—Semiconductor devices sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L31/08—Semiconductor devices sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof in which radiation controls flow of current through the device, e.g. photoresistors
    • H01L31/10—Semiconductor devices sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof in which radiation controls flow of current through the device, e.g. photoresistors characterised by at least one potential-jump barrier or surface barrier, e.g. phototransistors
    • H01L31/101—Devices sensitive to infrared, visible or ultraviolet radiation
    • H01L31/102—Devices sensitive to infrared, visible or ultraviolet radiation characterised by only one potential barrier or surface barrier
    • H01L31/109—Devices sensitive to infrared, visible or ultraviolet radiation characterised by only one potential barrier or surface barrier the potential barrier being of the PN heterojunction type
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L31/00—Semiconductor devices sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L31/18—Processes or apparatus specially adapted for the manufacture or treatment of these devices or of parts thereof
    • H01L31/184—Processes or apparatus specially adapted for the manufacture or treatment of these devices or of parts thereof the active layers comprising only AIIIBV compounds, e.g. GaAs, InP
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
    • Y02E—REDUCTION OF GREENHOUSE GAS [GHG] EMISSIONS, RELATED TO ENERGY GENERATION, TRANSMISSION OR DISTRIBUTION
    • Y02E10/00—Energy generation through renewable energy sources
    • Y02E10/50—Photovoltaic [PV] energy
    • Y02E10/544—Solar cells from Group III-V materials
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
    • Y02P—CLIMATE CHANGE MITIGATION TECHNOLOGIES IN THE PRODUCTION OR PROCESSING OF GOODS
    • Y02P70/00—Climate change mitigation technologies in the production process for final industrial or consumer products
    • Y02P70/50—Manufacturing or production processes characterised by the final manufactured product

Abstract

본 발명은 Ⅴ족 구성 원소로서 Sb을 포함하는 Ⅲ-Ⅴ족 화합물 반도체층을 갖는 수광층과 n형 InP창층을 갖고 있고 암전류를 저감 가능한 Ⅲ-Ⅴ족 화합물 반도체 수광 소자를 제공한다. 이 수광 소자는, 수광층(21)의 GaAsSb층의 성장시에 공급된 안티몬의 메모리 효과에 의해, 수광층(23) 상에 성장되는 InP층(23)에, 불순물로서 안티몬이 포함된다. Ⅲ-Ⅴ족 화합물 반도체 수광 소자(11)에서, InP층(23)은 불순물로서 안티몬을 포함하고, InP층(23)에는 n형 도펀트로서 실리콘이 첨가되어 있다. InP층(23) 중의 안티몬 불순물은 정공을 생성하도록 작용하지만, 이 생성 캐리어를 InP층(23)중에 첨가된 실리콘이 보상하여, InP층(23)의 제2 부분(23d)은 충분한 n 도전성을 나타낸다.

Description

Ⅲ-Ⅴ족 화합물 반도체 수광 소자, Ⅲ-Ⅴ족 화합물 반도체 수광 소자를 제작하는 방법, 수광 소자 및 에피택셜 웨이퍼{GROUP Ⅲ-Ⅴ COMPOUND SEMICONDUCTOR LIGHT RECEIVING ELEMENT, METHOD FOR MANUFACTURING GROUP Ⅲ-Ⅴ COMPOUND SEMICONDUCTOR LIGHT RECEIVING ELEMENT, LIGHT RECEIVING ELEMENT, AND EPITAXIAL WAFER}
본 발명은, Ⅲ-Ⅴ족 화합물 반도체 수광 소자, Ⅲ-Ⅴ족 화합물 반도체 수광 소자를 제작하는 방법, 수광 소자 및 에피택셜 웨이퍼에 관한 것이다.
비특허문헌 1에는, 컷오프 파장 2.39 ㎛의 포토다이오드의 제작이 기재되어 있다. 수광 소자는, InP 기판 상에 마련된 수광층과, p형 InGaAs창층을 포함한다. 이 수광층은, InGaAs/GaAsSb의 타입 Ⅱ형 양자 우물 구조를 포함한다. 메사 에칭 후에, p형 InGaAs창층 상에 SiO2 패시베이션막을 형성한다.
R.Sidhu, "Long-wavelength Photodiode on InP Using Lattice-MatchedGaInAs-GaAsSb Type-Ⅱ Quantum Wells" IEEE Photonics Technology Letters, Vol.17, No.12(2005), pp.2715-2717
발명자 등의 지견에 의하면, InGaAs창층을 이용할 때, InP창층에 비해 암전류가 증가한다. 이러한 이유로, InP 기판 상에 수광층을 갖는 수광 소자를 위한 에피택셜막 구조에서는, 이 막 구조의 최상층은 InP창층을 이용한다. 에피택셜층을 입사면으로 하는 표면 입사형 포토다이오드에서, InP창층은, 수광층에 도달해야 하는 근적외광을 흡수하지 않는다. 또한, InP창층은, 이미 기술한 바와 같이, 암전류의 억제에도 유효하다.
이 포토다이오드의 에피택셜 적층은, 유기 금속 기상 성장법으로 성장된다. 에피택셜 적층은 수광층을 포함한다. 이 수광층이, InGaAs/GaAsSb 타입 Ⅱ형 양자 우물 구조라고 하는, Ⅴ족 구성 원소로서 Sb을 포함하는 Ⅲ-Ⅴ족 화합물 반도체로 이루어질 때, 이 에피택셜 적층의 성장에서는, Ⅴ족 구성 원소로서 Sb을 포함하는 Ⅲ-Ⅴ족 화합물 반도체층을 성장시킨 후에, InP창층의 결정 성장을 행한다. 그 후에, 에피택셜 적층의 일부분에 선택적으로 애노드 영역을 형성하여 pn 접합을 형성한다.
이와 같이 제작된 포토다이오드의 특성 측정시에, 발명자 등은, 예기치 않은 전기적 특성(암전류의 증가)에 조우했다. 이 예기치 않은 특성을 조사한 바에 의하면, 본래 n형을 나타내는 InP창층이 p형 도전성을 나타내고 있다. InP창층이 p형 도전을 나타내면, 선택적으로 형성한 애노드 영역 이외의 영역에서도 pn 접합이 형성되기 때문에, pn 접합 영역의 확대와, pn 접합이 표면에 노출되는 것에 의한 표면 누설 전류의 증대에 의해, 암전류가 증대한다는 문제점이 있다. 그리고, 발명자 등은, 그 요인을 조사하는 중에, 다음과 같은 케이스가 있는 것을 발견하였다. 예컨대 InP창층의 성장중에 공급하지 않는 안티몬이 백그라운드 레벨을 초과하는 양으로 불순물로서 InP에 혼입되어 있는 것을 발견하였다. 발명자 등의 검토에 의하면, 안티몬의 혼입은 InP에 특유하다.
본 발명은, 이러한 사정을 감안하여 이루어진 것으로, Ⅴ족 구성 원소로서 Sb을 포함하는 Ⅲ-Ⅴ족 화합물 반도체층을 갖는 수광층과 n형 InP창층을 갖고 있고 암전류를 저감 가능한 Ⅲ-Ⅴ족 화합물 반도체 수광 소자와 그 제작 방법을 제공하는 것을 목적으로 하고, 또한 암전류를 저감 가능한 수광 소자 및 에피택셜 웨이퍼를 제공하는 것을 목적으로 한다.
본 발명의 일 양태에 따른 Ⅲ-Ⅴ족 화합물 반도체 수광 소자는, (a) 주면(主面)을 갖는 반도체 기판과, (b) 상기 반도체 기판의 상기 주면 상에 마련된 수광층과, (c) 상기 수광층 상에 마련되고, 제1 및 제2 부분을 갖는 InP층과, (d) 상기 InP층의 상기 제1 부분의 표면으로부터 상기 수광층의 방향으로 연장되는 p형 반도체로 이루어지는 애노드 영역을 포함한다. 상기 수광층의 밴드갭은 InP의 밴드갭보다 작고, 상기 InP층에는 n형 도펀트가 첨가되어 있으며, 상기 InP층의 상기 제2 부분에서의 다수 캐리어는 전자이고, 상기 InP층의 상기 제2 부분에서의 전자 농도는 1×1016㎝-3 이상이다.
이 Ⅲ-Ⅴ족 화합물 반도체 수광 소자에 의하면, 수광층의 Ⅲ-Ⅴ족 화합물 반도체층의 성장시에 공급된 안티몬이 성장로에 잔류하는 것(즉, 메모리 효과)에 의해, 수광층 상에 성장되는 InP층에 불순물로서 안티몬이 포함된다. 발명자 등의 조사에 의하면, InP층 중의 안티몬 불순물은 정공을 생성하고 있다. InP층 중에 첨가된 n형 도펀트가 이 생성 캐리어를 보상하여, InP층의 제2 부분에서의 다수 캐리어가 전자로 되고 있다. 전자 농도가 1×1016㎝-3 이상이기 때문에, InP층의 제2 부분은 충분한 n 도전성을 나타낸다. 이 때문에, 선택적으로 형성한 애노드 영역 이외의 영역이 n 도전성이 되는 것에 의해, 선택적인 pn 접합을 형성하는 것이 가능해지기 때문에, 암전류가 저감된다.
본 발명의 일 양태에 따른 Ⅲ-Ⅴ족 화합물 반도체 수광 소자는, (a) 주면을 갖는 반도체 기판과, (b) 상기 반도체 기판의 상기 주면 상에 마련된 수광층과, (c) 상기 수광층 상에 마련된 InP층을 포함한다. 상기 수광층의 밴드갭은 InP의 밴드갭보다 작고, 상기 InP층에는 도너가 첨가되어 있으며, 상기 InP층의 도너 밀도는 1×1016㎝-3 이상이다.
이 Ⅲ-Ⅴ족 화합물 반도체 수광 소자에 의하면, 수광층의 Ⅲ-Ⅴ족 화합물 반도체층의 성장시에 공급된 안티몬이 성장로에 잔류하는 것(즉, 메모리 효과)에 의해, 수광층 상에 성장되는 InP층에 불순물로서 안티몬이 포함된다. 발명자 등의 조사에 의하면, InP층 중의 안티몬 불순물은 정공을 생성하고 있다. InP층 중의 도너가 이 생성 캐리어를 보상하여, InP층의 제2 부분에서의 다수 캐리어가 전자로 되고 있다. 도너 밀도가 1×1016㎝-3 이상이기 때문에, InP층의 제2 부분은 충분한 n 도전성을 나타낸다. 이 때문에 선택적으로 형성한 애노드 영역 이외의 영역은 n 도전성이 되는 것에 의해, 선택적인 pn 접합을 형성하는 것이 가능해지기 때문에, 암전류가 저감된다.
이 Ⅲ-Ⅴ족 화합물 반도체 수광 소자에서는, 상기 InP층에서의 도너 밀도가 1×1019㎝-3 이하일 수 있다. 또한, 이 Ⅲ-Ⅴ족 화합물 반도체 수광 소자에서는, 상기 InP층에서의 도너가 실리콘일 수 있다.
이 Ⅲ-Ⅴ족 화합물 반도체 수광 소자에서, 상기 수광층은 Ⅴ족 원소로서 적어도 안티몬을 포함하는 Ⅲ-Ⅴ족 화합물 반도체층을 갖고 있을 수 있다. 또한, 이 Ⅲ-Ⅴ족 화합물 반도체 수광 소자에서, 상기 InP층은 불순물로서 안티몬을 포함할 수 있다.
이 Ⅲ-Ⅴ족 화합물 반도체 수광 소자에서는, 상기 InP층의 상기 제2 부분에서의 전자 농도가 1×1019㎝-3 이하일 수 있다.
이 Ⅲ-Ⅴ족 화합물 반도체 수광 소자에 의하면, InP층의 제2 부분이 1×1019㎝-3를 초과하지 않는 전자 농도를 가질 때, 애노드 영역에 적절한 특성을 부여할 수 있다.
이 Ⅲ-Ⅴ족 화합물 반도체 수광 소자에서는, 상기 InP층에서의 안티몬 농도가 1×1017㎝-3 이상이고, 상기 InP층에서의 안티몬 농도가 1×1019㎝-3 이하일 수 있다.
이 Ⅲ-Ⅴ족 화합물 반도체 수광 소자에 의하면, InP층에서의 혼입 안티몬 농도는 상기한 범위이고, 이 농도 범위의 안티몬 불순물의 일부분이, 정공을 제공하도록 작용한다. 실리콘의 첨가는, 이 제공된 정공 캐리어를 보상하고, 또한 다수 캐리어를 전자로 하는 기능이 있으며, 선택적으로 형성한 애노드 영역 이외의 영역은 n 도전성이 되는 것에 의해, 선택적인 pn 접합을 형성하는 것이 가능해지기 때문에, 암전류의 저감이 가능해진다.
이 Ⅲ-Ⅴ족 화합물 반도체 수광 소자에서는, 상기 수광층과 상기 InP층의 사이에 마련된 언도프의 InGaAs층을 더 포함할 수 있다. 상기 InP층의 상기 안티몬 농도는 상기 InGaAs층의 안티몬 농도보다 높다.
이 Ⅲ-Ⅴ족 화합물 반도체 수광 소자에 의하면, InGaAs층은, 수광층에 대하여 애노드 영역의 위치를 조정하기 때문에 도움이 된다. 한편, 이 InGaAs층도 불순물로서 안티몬을 포함하지만, InP층의 안티몬 농도는 InGaAs층의 안티몬 농도보다 높다. 이러한 이유로, InGaAs층이 언도프일 수 있다.
이 Ⅲ-Ⅴ족 화합물 반도체 수광 소자에서는, 상기 InP층의 상기 제2 부분의 표면을 덮는 절연체로 이루어지는 패시베이션막을 더 포함할 수 있다.
Ⅲ-Ⅴ족 화합물 반도체 수광 소자에 의하면, 창층의 재료에 기인하는 암전류를 저감할 수 있고, 표면 누설 전류도 저감할 수 있다.
이 Ⅲ-Ⅴ족 화합물 반도체 수광 소자에서, 상기 수광층은, InGaAs층 및 GaAsSb층을 포함하는 다중 양자 우물 구조와, GaInNAs층 및 GaAsSb층을 포함하는 다중 양자 우물 구조 중 하나 이상을 포함하고, 상기 수광층은 GaAsSb층을 포함할 수 있다.
이 Ⅲ-Ⅴ족 화합물 반도체 수광 소자에 의하면, 원하는 파장 감도의 수광층을 얻을 수 있다.
이 Ⅲ-Ⅴ족 화합물 반도체 수광 소자에서, 상기 반도체 기판은 도전성 InP로 이루어지고, 상기 Ⅲ-Ⅴ족 화합물 반도체 수광 소자는 상기 반도체 기판의 이면에 마련된 캐소드 전극을 더 포함할 수 있다.
이 Ⅲ-Ⅴ족 화합물 반도체 수광 소자에 의하면, InP 기판은 양호한 수광 감도의 수광층을 제공할 수 있다. 또한, InP층의 제1 부분에 선택적으로 형성된, 표면으로부터 수광층에 도달하는 p형 반도체로 이루어지는 애노드 영역과, InP 기판의 캐소드에 의해 양호한 수광 특성을 제공할 수 있다.
본 발명의 다른 양태는, Ⅲ-Ⅴ족 화합물 반도체 수광 소자를 제작하는 방법이다. 이 방법은, (a) 성장로에 기판을 배치하는 공정과, (b) 상기 성장로에서, 상기 Ⅲ-Ⅴ족 화합물 반도체 수광 소자를 위한 반도체 적층을 성장시켜 에피택셜 기판을 형성하는 공정과, (c) InP층을 수광층 상에 형성한 후에, 상기 성장로에서 상기 에피택셜 기판을 취출하는 공정과, (d) 상기 성장로에서 상기 에피택셜 기판을 취출한 후에, 상기 InP층의 표면으로부터 p형 도펀트를 도입하고, 상기 수광층의 방향으로 신장되는 p형 반도체로 이루어지는 애노드 영역을 형성하는 공정을 포함한다. 상기 반도체 적층을 성장시키는 상기 공정은, (b1) 안티몬 원료 및 Ⅴ족 원료를 포함하는 원료 가스를 상기 성장로에 공급하고, Ⅴ족 구성 원소로서 적어도 안티몬을 포함하는 Ⅲ-Ⅴ족 화합물 반도체층을 갖는 상기 수광층을 상기 기판의 주면 상에 형성하는 공정과, (b2) 상기 성장로에의 안티몬 원료의 공급을 정지한 후에, n형 도펀트, 인듐 원료 및 인 원료를 포함하는 원료 가스를 상기 성장로에 공급하고, n형 도전성의 상기 InP층을 상기 수광층 상에 형성하는 공정을 포함한다. 상기 수광층의 밴드갭은 InP의 밴드갭보다 작고, 상기 InP층은 불순물로서 안티몬을 포함하며, 상기 InP층에서의 전자 농도는 1×1016㎝-3 이상이다.
이 방법에 의하면, 수광층 상에 InP층을 성장시킬 때에 안티몬을 성장로에 공급하지 않지만, 수광층의 Ⅲ-Ⅴ족 화합물 반도체층의 성장시에 공급된 안티몬이 성장로에 잔류하는 것(즉, 메모리 효과)에 의해, 불순물로서 안티몬이 InP층에 포함된다. 발명자 등의 조사에 의하면, InP층 중의 안티몬 불순물은 정공을 생성한다. InP층 중에 첨가된 n형 도펀트가 이 생성 캐리어를 보상하여, InP층의 제2 부분에서의 다수 캐리어가 전자가 된다. 전자 농도가 1×1016㎝-3 이상이기 때문에, InP층의 제2 부분은 충분한 n 도전성을 나타낸다.
본 발명의 다른 양태는, Ⅲ-Ⅴ족 화합물 반도체 수광 소자를 제작하는 방법이다. 이 방법은, (a) 성장로에 기판을 배치하는 공정과, (b) 상기 성장로에서, 상기 Ⅲ-Ⅴ족 화합물 반도체 수광 소자를 위한 반도체 적층을 성장시켜 에피택셜 기판을 형성하는 공정과, (c) InP층을 수광층 상에 형성한 후에, 상기 성장로에서 상기 에피택셜 기판을 취출하는 공정과, (d) 상기 성장로에서 상기 에피택셜 기판을 취출한 후에, 상기 InP층의 표면으로부터 p형 도펀트를 도입하여, 상기 수광층의 방향으로 신장되는 p형 반도체로 이루어지는 애노드 영역을 형성하는 공정을 포함한다. 상기 반도체 적층을 성장시키는 상기 공정은, (b1) 상기 수광층을 상기 기판의 주면 상에 형성하는 공정과, (b2) n형 도펀트, 인듐 원료 및 인 원료를 포함하는 원료 가스를 상기 성장로에 공급하여, n형 도전성의 상기 InP층을 상기 수광층 상에 형성하는 공정을 포함한다. 상기 수광층의 밴드갭은 InP의 밴드갭보다 작고, 상기 InP층에서의 도너 밀도는 1×1016㎝-3 이상이다.
이 방법에 의하면, 수광층 상에 InP층을 성장시킬 때에 안티몬을 성장로에 공급하지 않지만, 수광층의 Ⅲ-Ⅴ족 화합물 반도체층의 성장시에 공급된 안티몬이 성장로에 잔류하는 것(즉, 메모리 효과)에 의해, 불순물로서 안티몬이 InP층에 포함된다. 발명자 등의 조사에 의하면, InP층 중의 안티몬 불순물은 정공을 생성한다. InP층 중의 도너가 이 생성 캐리어를 보상하여, InP층의 제2 부분에서의 다수 캐리어가 전자가 된다. 도너 밀도가 1×1016㎝-3 이상이기 때문에, InP층의 제2 부분은 충분한 n 도전성을 나타낸다.
이 방법에서는, 상기 InP층에서의 도너 밀도는 1×1019㎝-3 이하일 수 있다. 또한, 이 방법에서는, 상기 InP층에서의 도너가 실리콘일 수 있다.
이 방법은, 안티몬 원료 및 Ⅴ족 원료를 포함하는 원료 가스를 상기 성장로에 공급하는 공정을 포함하고, 상기 수광층은, Ⅴ족 원소로서 적어도 안티몬을 포함하는 Ⅲ-Ⅴ족 화합물 반도체층을 가질 수 있다. 또한, 이 방법에서, 상기 InP층은 불순물로서 안티몬을 포함할 수 있다.
이 방법에서는, 상기 InP층의 상기 제2 부분에서의 전자 농도가 1×1019㎝-3 이하일 수 있다.
이 방법에 의하면, InP층이 1×1019㎝-3을 초과하지 않는 전자 농도를 가질 때, 애노드 영역을 형성하기 위한 p형 도펀트량을 증가시키지 않고서, 애노드 영역에 적절한 특성을 부여할 수 있다.
이 방법에서는, 상기 InP층에서의 안티몬 농도는 1×1017㎝-3 이상이고, 상기 InP층에서의 안티몬 농도는 1×1019㎝-3 이하일 수 있다.
이 방법에 의하면, InP층에서의 혼입 안티몬 농도는 상기의 범위이고, 이 농도 범위의 안티몬 불순물의 일부분이, 정공을 제공하도록 작용한다.
이 방법에서는, 상기 InP층을 성장시키기 전에, Ⅲ족 원료 및 Ⅴ족 원료를 포함하는 원료 가스를 상기 성장로에 공급하여 InGaAs층을 상기 수광층 상에 성장시키는 공정을 더 포함할 수 있다. 상기 InGaAs층의 안티몬 농도는 상기 InP층의 상기 안티몬 농도보다 낮다.
이 방법에 의하면, InGaAs층은, 수광층에 대하여 애노드 영역의 위치를 조정하기 때문에 도움이 된다. 한편, 이 InGaAs층도 불순물로서 안티몬을 포함하지만, InP층의 안티몬 농도는 InGaAs층의 안티몬 농도보다 높다. 이러한 이유로, InGaAs층이 언도프이다.
이 방법에서, 상기 수광층은, InGaAs층 및 GaAsSb층을 포함하는 다중 양자 우물 구조와, GaInNAs층 및 GaAsSb층을 포함하는 다중 양자 우물 구조 중 하나 이상을 포함하고, 상기 수광층은 GaAsSb층을 포함할 수 있다.
이 방법에 의하면, 원하는 파장 감도의 수광층을 형성할 수 있다.
이 방법에서, 상기 수광층 및 상기 InP층의 성장은, 유기 금속 기상 성장법으로 행해질 수 있다. 이 방법에 의하면, 양호한 특성의 수광층 및 InP층을 성장시킬 수 있지만, InP의 성장에서 안티몬의 메모리 효과를 발생시킨다.
본 발명의 일 양태에 따른 수광 소자는, Ⅲ-Ⅴ족 반도체로 이루어지는 기판과, 상기 기판 상에 마련된 수광층과, 상기 수광층에 접하여 마련되고, Ⅲ-Ⅴ족 반도체로 이루어지는 확산 농도 분포 조정층과, 상기 확산 농도 분포 조정층에 접하여 마련되고, 상기 확산 농도 분포 조정층보다 큰 밴드갭 에너지를 가지며, Ⅲ-Ⅴ족 반도체로 이루어지는 창층을 포함하고, 상기 수광층은, 상기 기판과 상기 확산 농도 분포 조정층의 사이에 마련되며, 상기 확산 농도 분포 조정층은, 상기 수광층과 상기 창층의 사이에 마련되고, 상기 창층 및 상기 확산 농도 분포 조정층으로 이루어지는 반도체 영역은, 상기 수광층과의 접합면을 따라 순서대로 배치된 제1 영역과 제2 영역으로 이루어지며, 상기 제1 영역은, 소정의 불순물 원소를 포함하고 상기 제2 영역에 접해 있고, 상기 제1 영역의 도전형은 p형이며, 상기 창층과 상기 확산 농도 분포 조정층과의 접합면으로부터 상기 제2 영역에서 상기 창층 내 또는 상기 확산 농도 분포 조정층 내에 연장되는 소정 영역 내의 n형 캐리어 농도의 최대값은, 5×1015㎝-3 이상 1×1019㎝-3 이하의 범위 내에 있는 것을 특징으로 한다.
캐리어 농도가 5×1015㎝-3 미만이거나 1×1019㎝-3을 초과하면, 수광 소자가 화소로서 2개 인접하는 경우에, 이 인접 화소 사이에서 양호한 pnp 접합이 형성되지 않게 되고, 인접 화소에 전류가 누설되어 암전류가 증가한다. 또한, 확산 농도 분포 조정층과 창층의 접합면(확산 농도 분포 조정층과 창층의 계면)에서는, 홀(hole)성의 결함 발생이나, 밴드 불연속에 의한 캐리어의 공핍화에 의해, 인접 화소 사이에서 양호한 pnp 접합이 형성되지 않게 되고, 인접 화소에 전류가 누설되어 암전류가 증가할 우려가 있다. 이에 비하여 본 발명의 일 양태에 따른 수광 소자는, 확산 농도 분포 조정층과 창층의 접합면의 n형 캐리어 농도를 확산 농도 분포 조정층 및 창층보다 올리는 것에 의해, 암전류를 저감할 수 있다.
이 수광 소자에서는, 상기 소정 영역 내의 n형의 캐리어 농도의 최대값이, 상기 창층 내에 또는 상기 확산 농도 분포 조정층 내에 있고 상기 소정 영역에 접하는 다른 영역 내의 n형 캐리어 농도의 최대값보다 클 수 있다. 이와 같이, 확산 농도 분포 조정층과 창층의 접합면 근방만 캐리어 농도를 높게 하는 편이 특히 암전류를 저감할 수 있다.
본 발명의 일 양태에 따른 수광 소자는, Ⅲ-Ⅴ족 반도체로 이루어지는 기판과, 상기 기판 상에 마련된 수광층과, 상기 수광층에 접하여 마련되고, Ⅲ-Ⅴ족 반도체로 이루어지는 확산 농도 분포 조정층과, 상기 확산 농도 분포 조정층에 접하여 마련되고, 상기 확산 농도 분포 조정층보다 큰 밴드갭 에너지를 가지며, Ⅲ-Ⅴ족 반도체로 이루어지는 창층을 포함하고, 상기 수광층은, 상기 기판과 상기 확산 농도 분포 조정층의 사이에 마련되며, 상기 확산 농도 분포 조정층은, 상기 수광층과 상기 창층의 사이에 마련되고, 상기 창층 및 상기 확산 농도 분포 조정층으로 이루어지는 반도체 영역은, 상기 수광층과의 접합면을 따라 순서대로 배치된 제1 영역과 제2 영역으로 이루어지며, 상기 제1 영역은, 소정의 불순물 원소를 포함하며 상기 제2 영역에 접해 있고, 상기 제1 영역의 도전형은 p형이며, 상기 창층과 상기 확산 농도 분포 조정층의 접합면으로부터 상기 창층 내에 또는 상기 확산 농도 분포 조정층 내에 연장되는 소정 영역 내의 도너 농도의 최대값은 5×1015㎝-3 이상 1×1019㎝-3 이하의 범위 내에 있는 것을 특징으로 한다.
캐리어 농도가 5×1015㎝-3 미만이거나 1×1019㎝-3을 초과하면, 수광 소자가 화소로서 2개 인접하는 경우에, 이 인접 화소 사이에서 양호한 pnp 접합이 형성되지 않게 되고, 인접 화소에 전류가 누설되어 암전류가 증가한다. 또한, 확산 농도 분포 조정층과 창층의 접합면에서는, 홀성의 결함 발생이나, 밴드 불연속에 의한 캐리어의 공핍화에 의해, 인접 화소 사이에서 양호한 pnp 접합이 형성되지 않게 되고, 인접 화소에 전류가 누설되어 암전류가 증가할 우려가 있다. 이에 비하여 본 발명의 일 양태에 따른 수광 소자는, 확산 농도 분포 조정층과 창층의 접합면의 n형의 캐리어 농도를 확산 농도 분포 조정층 및 창층보다 올리는 것에 의해, 암전류를 저감할 수 있다. 그리고, 도너 불순물의 첨가에 의해, 상기와 같은 캐리어 농도를 실현할 수 있다.
이 수광 소자에서는, 상기 소정 영역 내의 도너 농도의 최대값이, 상기 창층 내 또는 상기 확산 농도 분포 조정층 내에 있고 상기 소정 영역에 접하는 다른 영역 내의 도너 농도의 최대값보다 클 수 있다. 이와 같이, 확산 농도 분포 조정층과 창층의 접합면 근방만 도너의 농도를 높게 하는 편이 특히 암전류를 저감할 수 있다. 또한, 상기 소정 영역의 두께는 0.02 ㎛ 이상 0.2 ㎛ 이하일 수 있다. 소정 영역의 두께가 0.02 ㎛를 하회하면 홀성의 결함 발생이나, 밴드 불연속에 의한 캐리어의 공핍화를 보상할 수 없고, 암전류를 저감할 수 없다. 소정 영역의 두께가 0.2 ㎛를 상회하면 과잉의 n형 캐리어에 의해, 암전류가 증대된다.
이 수광 소자에서, 상기 도너는 Si일 수 있다. Si를 이용하는 것에 의해, n형의 캐리어 농도나 도너 농도의 제어를 용이하게 행할 수 있다.
이 수광 소자에서, 상기 불순물 원소는 Zn일 수 있다. Zn이 불순물 원소로서 도핑되는 것에 의해 p형 영역이 형성되어 있기 때문에, 에피택셜 웨이퍼에 있어서 어레이형으로 배열되는 복수의 수광 소자가 형성된다.
이 수광 소자에서, 상기 확산 농도 분포 조정층은 InGaAs로 이루어질 수 있다. InP중에서 보다는 InGaAs중에서 Zn의 확산 속도가 느리기 때문에, Zn의 확산 깊이의 제어성이 향상된다.
이 수광 소자에서는, 상기 창층은 InP로 이루어질 수 있다. InP의 결정 표면에 패시베이션막을 형성하는 기술은, InGaAs의 표면에 패시베이션막을 형성하는 기술보다 축적되어 있어, 표면에서의 암전류 누설을 용이하게 억제 가능해진다. InP로 이루어지는 창층은, 에피택셜층을 입사면측으로 하는 구조로 한 경우, 수광층에서 입사측에서의 근적외광의 흡수 등을 방지하면서, 암전류의 억제에 유효하게 작용한다.
이 수광 소자에서, 상기 수광층은 타입 Ⅱ의 다중 양자 우물 구조일 수 있다. 따라서, 근적외역의 장파장측(파장>2 ㎛)에 수광 감도를 갖는 수광 소자를 제작할 수 있다.
이 수광 소자에서, 상기 다중 양자 우물 구조는 InxGa1 - xAs(0.38≤x≤0.68)와 GaAs1-ySby(0.36≤y≤0.62)의 쌍 또는 Ga1 - tIntNuAs1 -u(0.4≤t≤0.8, 0<u≤0.2)와 GaAs1 -vSbv(0.36≤v≤0.62)의 쌍으로 이루어질 수 있다. 이것에 의해 근적외역에 수광 감도를 갖는 포토다이오드 등을, 양호한 결정성을 유지하면서, 능률적으로, 대량으로 제조할 수 있다.
본 발명의 일 양태에 따른 에피택셜 웨이퍼는, Ⅲ-Ⅴ족 반도체로 이루어지는 기판과, 상기 기판 상에 마련된 수광층과, 상기 수광층에 접하여 마련되고, Ⅲ-Ⅴ족 반도체로 이루어지는 확산 농도 분포 조정층과, 상기 확산 농도 분포 조정층에 접하여 마련되고, 상기 확산 농도 분포 조정층보다 큰 밴드갭 에너지를 가지며, Ⅲ-Ⅴ족 반도체로 이루어지는 창층을 포함하고, 상기 수광층은, 상기 기판과 상기 확산 농도 분포 조정층의 사이에 마련되며, 상기 확산 농도 분포 조정층은, 상기 수광층과 상기 창층의 사이에 마련되고, 상기 창층과 상기 확산 농도 분포 조정층의 접합면으로부터 상기 창층 내에 또는 상기 확산 농도 분포 조정층 내에 연장되는 소정 영역 내의 n형 캐리어 농도의 최대값은 5×1015㎝-3 이상 1×1019㎝-3 이하의 범위 내에 있는 것을 특징으로 한다.
캐리어 농도가 5×1015㎝-3 미만이거나 1×1019㎝-3을 초과하면, 수광 소자가 화소로서 에피택셜 웨이퍼 내에 2개 인접하는 경우에, 이 인접 화소 사이에서 양호한 pnp 접합이 형성되지 않게 되고, 인접 화소에 전류가 누설되어 암전류가 증가한다. 또한, 확산 농도 분포 조정층과 창층의 접합면에서는, 홀성의 결함 발생이나, 밴드 불연속에 의한 캐리어의 공핍화에 의해, 인접 화소 사이에서 양호한 pnp 접합이 형성되지 않게 되고, 인접 화소에 전류가 누설되어 암전류가 증가할 우려가 있다. 이에 비하여 본 발명의 일 양태에 따른 에피택셜 웨이퍼는, 확산 농도 분포 조정층과 창층의 접합면의 n형의 캐리어 농도를 확산 농도 분포 조정층 및 창층보다 올리는 것에 의해, 암전류를 저감할 수 있다.
이 에피택셜 웨이퍼에서는, 상기 창층의 상기 소정 영역 내의 n형의 캐리어 농도의 최대값은, 상기 창층 내 또는 상기 확산 농도 분포 조정층 내에 있고 상기 소정 영역에 접하는 다른 영역 내의 n형의 캐리어 농도의 최대값보다 클 수 있다. 이와 같이, 확산 농도 분포 조정층과 창층의 접합면 근방만 캐리어 농도를 높게 하는 편이 특히 암전류를 저감할 수 있다.
본 발명의 일 양태에 따른 에피택셜 웨이퍼는, Ⅲ-Ⅴ족 반도체로 이루어지는 기판과, 상기 기판 상에 마련된 수광층과, 상기 수광층에 접하여 마련되고, Ⅲ-Ⅴ족 반도체로 이루어지는 확산 농도 분포 조정층과, 상기 확산 농도 분포 조정층에 접하여 마련되고, 상기 확산 농도 분포 조정층보다 큰 밴드갭 에너지를 가지며, Ⅲ-Ⅴ족 반도체로 이루어지는 창층을 포함하고, 상기 수광층은, 상기 기판과 상기 확산 농도 분포 조정층의 사이에 마련되며, 상기 확산 농도 분포 조정층은, 상기 수광층과 상기 창층의 사이에 마련되고, 상기 창층과 상기 확산 농도 분포 조정층의 접합면으로부터 상기 창층 내에 또는 상기 확산 농도 분포 조정층 내에 연장되는 소정 영역 내의 도너 농도의 최대값은 5×1015㎝-3 이상 1×1019㎝-3 이하의 범위 내에 있는 것을 특징으로 한다.
캐리어 농도가 5×1015㎝-3 미만이거나 1×1019㎝-3를 초과하면, 수광 소자가 화소로서 에피택셜 웨이퍼 내에 2개 인접하는 경우에, 이 인접 화소 사이에서 양호한 pnp 접합이 형성되지 않게 되고, 인접 화소에 전류가 누설되어 암전류가 증가한다. 또한, 확산 농도 분포 조정층과 창층의 접합면에서는, 홀성의 결함 발생이나, 밴드 불연속에 의한 캐리어의 공핍화에 의해, 인접 화소 사이에서 양호한 pnp 접합이 형성되지 않게 되고, 인접 화소에 전류가 누설되어 암전류가 증가할 우려가 있다. 이에 비하여 본 발명의 일 양태에 따른 에피택셜 웨이퍼는, 확산 농도 분포 조정층과 창층의 접합면의 n형의 캐리어 농도를 확산 농도 분포 조정층 및 창층보다 올리는 것에 의해, 암전류를 저감할 수 있다. 그리고, 도너 불순물의 첨가에 의해, 상기와 같은 캐리어 농도를 실현할 수 있다.
이 에피택셜 웨이퍼에서는, 상기 창층의 상기 소정 영역 내의 도너의 농도의 최대값은, 상기 창층 내 또는 상기 확산 농도 분포 조정층 내에 있고 상기 소정 영역에 접하는 다른 영역 내의 도너 농도의 최대값보다 클 수 있다. 이와 같이, 확산 농도 분포 조정층과 창층의 접합면 근방만 도너의 농도를 높게 하는 편이 특히 암전류를 저감할 수 있다.
이 에피택셜 웨이퍼에서, 상기 도너는 Si일 수 있다. Si를 이용하는 것에 의해, n형의 캐리어 농도나 도너 농도를 용이하게 제어할 수 있다. 또한, 상기 소정 영역의 두께는 0.02 ㎛ 이상 0.2 ㎛ 이하일 수 있다. 소정 영역의 두께가 0.02 ㎛를 하회하면 홀성의 결함 발생이나, 밴드 불연속에 의한 캐리어의 공핍화를 보상할 수 없어, 암전류를 저감할 수 없다. 소정 영역의 두께가 0.2 ㎛을 상회하면 과잉의 n형 캐리어에 의해, 암전류가 증대된다.
따라서, Ⅲ-Ⅴ족 반도체로 이루어지고, 암전류가 저감된 수광 소자 및 에피택셜 웨이퍼를 제공할 수 있다.
본 발명의 각 양태에 따른 상기한 목적 및 다른 목적, 특징 및 이점은, 첨부 도면을 참조하여 진행되는 본 발명의 바람직한 실시형태에 대한 이하의 상세한 기술로부터, 보다 용이하게 명백해진다.
이상 설명한 바와 같이, 본 발명의 일 양태에 의하면, Ⅴ족 구성 원소로서 Sb을 포함하는 Ⅲ-Ⅴ족 화합물 반도체층을 갖는 수광층과 n형 InP창층을 갖고 있고 암전류를 저감 가능한 Ⅲ-Ⅴ족 화합물 반도체 수광 소자가 제공된다. 또한, 본 발명의 일 양태에 의하면, Ⅲ-Ⅴ족 화합물 반도체 수광 소자를 제작하는 방법이 제공된다.
도 1은, 본 실시형태에 따른 Ⅲ-Ⅴ족 화합물 반도체 수광 소자의 구조를 도시한 도면이다.
도 2는 본 실시형태에 따른 Ⅲ-Ⅴ족 화합물 반도체 수광 소자를 제작하는 방법에서의 주요한 공정을 도시하는 도면이다.
도 3은 본 실시형태에 따른 Ⅲ-Ⅴ족 화합물 반도체 수광 소자를 제작하는 방법에서의 주요한 공정을 도시하는 도면이다.
도 4는 본 실시형태에 따른 Ⅲ-Ⅴ족 화합물 반도체 수광 소자를 제작하는 방법에서의 주요한 공정을 도시하는 도면이다.
도 5는 2종류의 에피택셜 기판의 구조를 도시하는 도면이다.
도 6은 도 5에서 도시한 2종류의 에피택셜 기판의 제2 InGaAs층 및 InP창층에 대해서, 2차 이온 질량 분석법으로 측정한 Sb 농도를 도시하는 도면이다.
도 7은 실시예 1에 도시되는 포토다이오드의 구조를 도시하는 도면이다.
도 8은 실시예 1에서의 실리콘 농도, 전자 또는 정공 농도, 암전류의 관계를 도시하는 도면이다.
도 9는 본 실시형태에 따른 수광 소자의 구성을 설명하기 위한 도면이다.
도 10은 본 실시형태에 따른 수광 소자의 효과를 설명하기 위한 도면이다.
도 11은 본 실시형태에 따른 에피택셜 웨이퍼의 구성을 설명하기 위한 도면이다.
도 12는 본 실시형태에 따른 수광 소자의 실시예와 비교예를 도시하는 도면이다.
도 13은 본 실시형태에 따른 수광 소자의 실시예와 비교예를 도시하는 도면이다.
예시로서 도시된 첨부 도면을 참조하여 이하의 상세한 기술을 고려하면, 본 발명의 지견을 용이하게 이해할 수 있다. 계속해서, 첨부 도면을 참조하면서, 본 발명의 Ⅲ-Ⅴ족 화합물 반도체 수광 소자, Ⅲ-Ⅴ족 화합물 반도체 수광 소자를 제작하는 방법, 수광 소자 및 에피택셜 웨이퍼에 따른 실시형태를 설명한다. 가능한 경우에는, 동일한 부분에는 동일한 부호를 붙인다.
(제1 실시형태)
도 1은 본 실시형태에 따른 Ⅲ-Ⅴ족 화합물 반도체 수광 소자를 도시하는 도면이다. Ⅲ-Ⅴ족 화합물 반도체 수광 소자는 예컨대 포토다이오드이다. 도 1을 참조하면, 직교 좌표계(S)가 도시되어 있다.
Ⅲ-Ⅴ족 화합물 반도체 수광 소자(11)는, 반도체 기판(13)과, 반도체 적층(15), 애노드 영역(17)을 구비한다. 반도체 적층(15)은, 반도체 기판(13) 상에 마련되고, 또한 수광층(21) 및 InP층(23)을 포함한다. 반도체 적층(15) 내의 반도체층[예컨대 수광층(21) 및 InP층(23)]은, 반도체 기판(13)의 주면(13a)의 법선축(Ax)의 방향으로 적층된다. 반도체 기판(13)은 주면(13a) 및 이면(13b)을 갖는다. 또한, 주면(13a)은 제1 영역(13c) 및 제2 영역(13d)을 포함하고, 제2 영역(13d)은 제1 영역(13c)을 둘러싼다. 수광층(21)은, 반도체 기판(13)의 주면(13a) 상에 마련되어 있고, 또한 반도체 기판(13)과 InP층(23) 사이에 마련되어 있다. 수광층(21)은, Ⅴ족 구성 원소로서 적어도 안티몬을 포함하는 Ⅲ-Ⅴ족 화합물 반도체층을 갖는다. Ⅲ-Ⅴ족 화합물 반도체층은, 예컨대 GaAsSb 등으로 이루어진다. 수광층(21)은, 벌크 구조, 양자 우물 구조 등으로 이루어질 수 있다. Ⅲ-Ⅴ족 화합물 반도체층의 밴드갭 Eabsp는 InP의 밴드갭 EInP보다 작고, Ⅲ-Ⅴ족 화합물 반도체층은, 반도체 적층(15)의 주면(15a)으로부터 입사하여 InP층(23)을 통해 수광층(21)에 도달한 광으로부터 전자·정공 쌍을 생성한다. 수광층(21)은 제1 및 제2 부분(21c, 21d)을 갖고 있고, 제1 및 제2 부분(21c, 21d)은, 각각 제1 및 제2 영역(13c, 13d) 상에 마련되어 있다. InP층(23)은 수광층(21) 상에 마련되고, 또한 제1 및 제2 부분(23c, 23d)을 갖는다. 제1 및 제2 부분(23c, 23d)은, 각각 제1 및 제2 영역(13c, 13d) 상에 마련되어 있다. 제1 부분(21c)은, 제1 부분(23c)과 제1 영역(13c) 사이에 마련되어 있다. 제2 부분(21d)은, 제2 부분(23d)과 제2 영역(13d) 사이에 마련되어 있다. 애노드 영역(17)은, InP층(23)의 제1 부분(23c)의 표면으로부터 수광층(21)에 도달하는 p형 반도체로 이루어진다. 애노드 영역(17)에는 p형 도펀트가 첨가되어 있고, p형 도펀트로서는, 예컨대 아연(Zn) 등이 사용된다.
Ⅲ-Ⅴ족 화합물 반도체 수광 소자(11)에서, InP층(23)은 불순물로서 안티몬을 포함하고, InP층(23)에는 n형 도펀트가 첨가되어 있다. n형 도펀트는, 예컨대 실리콘, 유황 등을 이용할 수 있다. InP층(23)의 제2 부분(23d)에서의 다수 캐리어는 전자이며, InP층(23)의 제2 부분(23d)에서의 전자 농도는 1×1016㎝-3 이상이다.
이 Ⅲ-Ⅴ족 화합물 반도체 수광 소자(11)에 의하면, 수광층(21)의 Ⅲ-Ⅴ족 화합물 반도체층의 성장시에 성장로에 공급된 안티몬의 잔류(즉, 메모리 효과)에 의해, 수광층(21) 상에 성장되는 InP층(23)에, 그 성장중에 공급하지 않은 안티몬이 불순물로서 포함된다. 발명자 등의 조사에 의하면, InP층(23) 중의 안티몬 불순물은 정공을 생성한다. 이 생성 캐리어는, InP층(23) 중에 첨가된 n형 도펀트에 의해 보상되고, 그 결과 InP층(23)의 제2 부분(23d)에서의 다수 캐리어가 전자가 된다. 전자 농도가 1×1016㎝-3 이상이기 때문에, InP층(23)의 제2 부분(23d)은 충분한 n 도전성을 나타낸다.
발명자 등의 조사에 의하면, InP층(23)에서의 안티몬 농도는 1×1017㎝-3 이상이며, InP층(23)에서의 안티몬 농도는 1×1019㎝-3 이하일 수 있다. InP층(23)에서의 혼입 안티몬 농도는 상기한 범위이고, 이 농도 범위의 안티몬 불순물의 적어도 일부분이, 정공을 제공하도록 작용한다.
InP층(23)의 제2 부분(23d)에서의 전자 농도는 1×1019㎝-3 이하일 수 있다. 이 제2 부분(23d)이 1×1019㎝-3 이하의 전자 농도를 가질 때, 애노드 영역을 형성하기 위한 p형 도펀트량이 증가하지 않고, 애노드 영역(17)이 적절한 전기적 특성을 가질 수 있다. InP층(23)의 실리콘 농도는 예컨대 1×1016㎝-3 이상이며, 또한 1×1019㎝-3 이하일 수 있다.
수광층(21)은, InGaAs층 및 GaAsSb층을 포함하는 다중 양자 우물 구조와, GaInNAs층 및 GaAsSb층을 포함하는 다중 양자 우물 구조 중 하나 이상을 가지며, Ⅲ-Ⅴ족 화합물 반도체층은 GaAsSb층을 포함할 수 있다. 이 수광 소자(11)에 의하면, 원하는 파장 감도의 수광층(21)을 얻을 수 있다.
Ⅲ-Ⅴ족 화합물 반도체 수광 소자(11)에서, 반도체 적층(15)은 InGaAs층(25)을 더 포함할 수 있다. InGaAs층(25)은, 수광층(21)과 InP층(23) 사이에 마련되어 있다. InGaAs층(25)에는 불순물로서 안티몬이 측정되는 경우가 있고, InP층(23)의 안티몬 농도는 InGaAs층(25)의 안티몬 농도보다 높다. InGaAs층(25)은, 수광층(21)에 대하여 애노드 영역(17)의 위치를 조정하기 때문에 도움이 된다. 한편, 이 InGaAs층(25)도 불순물로서 안티몬을 포함하는 경우가 있지만, InP층(23)의 안티몬 농도는 InGaAs층(25)의 안티몬 농도보다 높다. 이러한 이유로, InGaAs층(25)이 언도프일 수 있다. 또한, InGaAs층(25)의 두께가 InP층(23)의 두께보다 커도 좋다.
InGaAs층(25)은 제1 및 제2 부분(25c, 25d)을 갖고 있고, 제1 및 제2 부분(25c, 25d)은, 각각 제1 및 제2 영역(13c, 13d) 상에 마련되어 있다. 애노드 영역(17)은 제1 부분(25c) 및 제1 부분(23c)을 포함하고, 제1 부분(21c) 상에 위치한다. 애노드 영역(17)의 바닥면은 제1 부분(21c)과 pn 접합(29a)을 이루고 있고, 애노드 영역(17)의 측면은 제2 부분(25d) 및 제2 부분(23d)과 pn 접합(29b, 29c)을 이루고 있다.
Ⅲ-Ⅴ족 화합물 반도체 수광 소자(11)에서, 반도체 적층(15)은, 다른 InGaAs층(27)을 더 구비할 수 있다. InGaAs층(27)은, 수광층(21)과 반도체 기판(13)의 사이에 마련되어 있다. InGaAs층(27)은 불순물로서 안티몬을 실질적으로 포함하지 않는다. InGaAs층(27)의 밴드갭은, 수광층(21)의 Ⅲ-Ⅴ족 화합물 반도체층의 밴드갭보다 크다. 이 InGaAs층(27)에는 n형 도펀트가 첨가되어 있고, n형 도펀트로서는 예컨대 실리콘(Si) 등이 사용된다. InGaAs층(27)의 실리콘 농도는 예컨대 1×1016㎝-3 이상이고, 또한 1×1019㎝-3 이하일 수 있다. InGaAs층(27)은 제1 및 제2 부분(27c, 27d)을 갖고 있고, 제1 및 제2 부분(27c, 27d)은, 각각 제1 및 제2 영역(13c, 13d) 상에 마련되어 있다. InGaAs층(27)은 InP 반도체 영역에 접촉을 이룬다.
반도체 기판(13)은 예컨대 InP로 이루어질 수 있다. 이 InP는 도전성을 나타낸다. 필요한 경우에는, 반도체 기판(13)의 주면(13a) 상에 버퍼층을 마련할 수 있고, 이 버퍼층은 예컨대 InP로 이루어진다.
InP 기판은 양호한 수광 감도의 수광층을 제공할 수 있다. 또한, InP층(23)의 제1 부분(23c)의 표면으로부터 수광층에 도달하는 p형 반도체로 이루어지는 애노드 영역(17)과 InP 기판의 캐소드에 의해, 양호한 수광 특성을 제공할 수 있다. 수광층(21)의 수광 가능 파장은 1.0 ㎛ 이상일 수 있고, 또한 3.0 ㎛ 이하일 수 있다.
Ⅲ-Ⅴ족 화합물 반도체 수광 소자(11)는, 반도체 적층(15)의 주면(15a)에 접촉을 이루는 애노드 전극(33)을 포함할 수 있다. 애노드 전극(33)의 에지(33a)는, 제1 영역(13c)의 경계를 통과하여 법선축(Ax)의 방향으로 연장되는 기둥형의 가상 도면의 내측에 위치하고 있고, 또한 pn 접합(29b, 29c)은 가상 도면의 대략 측면을 따라 위치한다. 애노드 전극(33)의 중앙을 통과하는 축(Ax) 상의 Z축을 갖는 좌표계(S)에서, 축(Ax)을 통과하는 기준 평면을 규정한다. 임의의 기준 평면상에서, 애노드 전극(33)의 에지(33a)의 X 좌표 및 Y 좌표는, 제1 영역(13c)의 X 좌표 및 Y 좌표보다 작다.
Ⅲ-Ⅴ족 화합물 반도체 수광 소자(11)는, 반도체 기판(13)의 이면(13b)에 마련된 캐소드 전극(35)을 더 구비할 수 있다. 캐소드 전극(35)은 반도체 기판(13)의 이면(13b)을 덮고, 또한 이면(13b)에 접촉을 이룬다.
Ⅲ-Ⅴ족 화합물 반도체 수광 소자(11)는, InP층(23)의 제2 부분(23d)의 표면을 덮는 절연막(37)을 더 구비할 수 있고, 이 절연막(37)은 패시베이션막으로서 작용한다. 절연막(37)은 개구(37a)를 갖고 있고, 개구(37a)는, 애노드 전극(33)이 InP층(23)에 접촉을 이루기 위한 경로를 제공한다. 이 수광 소자(11)에 의하면, 창층(23)의 재료에 기인하는 암전류를 저감할 수 있고, 표면 누설 전류도 저감할 수 있다.
절연막(37)의 개구(37a)의 에지(37b)는, 제1 영역(13c)의 경계를 통과하여 법선축(Ax)의 방향으로 연장되는 기둥형의 가상 도면의 내측에 위치한다. 상기한 기준평면에 있어서, 애노드 전극(33)의 에지(33a)의 X 좌표는, 각각 절연막(37)의 개구(37a)의 에지(37b)의 X 좌표와 pn 접합(29b, 29c)의 X 좌표의 사이에 있을 수 있다. 또한, 애노드 전극(33)의 에지(33a)의 Y 좌표는, 각각 절연막(37)의 개구(37a)의 에지(37b)의 Y 좌표와 pn 접합(29b, 29c)의 Y 좌표의 사이에 있을 수 있다.
도 2, 도 3, 도 4는 본 실시형태에 따른 Ⅲ-Ⅴ족 화합물 반도체 수광 소자를 제작하는 방법에서의 주요한 공정을 도시하는 도면이다. 도 2∼도 4를 참조하면서, Ⅲ-Ⅴ족 화합물 반도체 수광 소자를 제작하는 방법을 설명한다. 공정 S101에서는, 성장로(10a)에 기판(41)을 배치한다. 기판(41)은 예컨대 InP 기판일 수 있다. 공정 S102에서는, 성장로(10a)를 이용하여 Ⅲ-Ⅴ족 화합물 반도체 수광 소자를 위한 반도체 적층(Epi)을 성장시킨다. 계속해서 결정 성장은, 예컨대 유기 금속 기상 성장법으로 행해진다. 유기 금속 기상 성장을 위한 갈륨(Ga) 원료, 인듐(In) 원료, 비소(As) 원료, 인(P) 원료 및 안티몬(Sb 원료로서, 각각 TEGa, TMIn, TBAs, TBP, TMSb)을 이용할 수 있다. n형의 도핑에는 예컨대 TeESi가 사용된다.
우선, 공정 S102-1에서는, 제1 원료를 성장로(10a)에 공급하여, 제1 InGaAs층(43)을 기판(41)의 주면(41a) 상에 성장시킨다. 제1 원료(G1)는 갈륨 원료, 인듐 원료 및 비소 원료를 포함하고, n형 도펀트로서 TeESi를 포함할 수 있다.
계속해서, 공정 S102-2에서는, 도 2의 (b)에 도시되는 바와 같이, 제2 원료 G2를 성장로(10a)에 공급하여, 수광층(45)을 기판(41)의 주면(41a) 상에 성장시킨다. 수광층(45)은, Ⅴ족 원소로서 적어도 안티몬을 포함하는 Ⅲ-Ⅴ족 화합물 반도체층을 포함한다. 이 Ⅲ-Ⅴ족 화합물 반도체층의 밴드갭은, 후에 공정에서 창층으로서 성장되는 InP의 밴드갭보다 작다. 본 실시형태에서, 제2 원료(G2)는, 예컨대 갈륨 원료, 비소 원료 및 안티몬 원료를 포함하고, 예컨대 단일의 GaAsSb층을 제1 InGaAs층(43)의 주면 상에 성장시킨다. GaAsSb층은 예컨대 언도프이며, 이 층의 다수 캐리어는 전자이다.
수광층(45)은, InGaAs층 및 GaAsSb층을 포함하는 단일 또는 다중 양자 우물 구조와, GaInNAs층 및 GaAsSb층을 포함하는 단일 또는 다중의 양자 우물 구조 중 하나 이상을 가질 수 있다. 이 구조에 의해, 원하는 파장 감도의 수광층을 형성할 수 있다. Sb 함유 Ⅲ-Ⅴ족 화합물 반도체층은, GaAsSb층을 포함할 수 있다.
수광층(45)은, 예컨대 타입 Ⅱ형의 양자 우물 구조를 가질 수 있고, 이 때 InXGa1-XAs(0.38≤X≤0.68)와 GaAs1 - YSbY(0.36≤Y≤0.62)의 쌍 또는 Ga1 - UInUNVAs1 -V(0.4≤U≤0.8,0<V≤0.2)와 GaAs1 - ZSbZ(0.36≤Z≤0.62)의 쌍이 예시된다.
필요한 경우에는, 예컨대 갈륨 원료 및 안티몬 원료의 공급을 정지한 후에 예컨대 비소 원료를 성장로에 공급하면서, 성장의 중단을 위한 공정을 마련할 수 있다.
공정 S102-3에서는, 안티몬 원료의 성장로(10a)에의 공급을 정지한 후에, 도 3의 (a)에 도시되는 바와 같이, 제3 원료(G3)를 성장로(10a)에 공급하여, 제2 InGaAs층(47)을 수광층(45) 상에 성장시킨다. 제3 원료(G3)는 갈륨 원료, 인듐 원료 및 비소 원료를 포함한다. InGaAs층(47)은 예컨대 언도프이고, 이 층의 다수 캐리어는 전자이다.
공정 S102-4에서는, 도 3의 (b)에 도시되는 바와 같이, 안티몬 원료는 성장로(10a)에 공급되어 있지 않다. 제4 원료(G4)를 성장로(10a)에 공급하여, n형 도전성의 InP층(49)을 수광층(45) 및 제2 InGaAs층(47) 상에 성장시킨다. 제4 원료 가스(G4)는, 예컨대 n형 도펀트, 인듐 원료 및 인 원료를 포함한다.
InP층(49)은 불순물로서 안티몬을 포함하고, n형 도펀트(예컨대 실리콘)를 포함한다. InP층(49)의 다수 캐리어는 전자이고, InP층(49)에서의 전자 농도는 1×1016㎝-3 이상이다.
이들 공정에 의해, 에피택셜 기판(E)이 제작된다. InP층(49)을 기판(41) 상에 형성한 후에, 공정 S103에서 성장로(10a)로부터 에피택셜 기판(E)을 취출한다.
공정 S104에서는, p형 반도체로 이루어지는 애노드 영역(51)을 에피택셜 기판(E)에 형성한다. 본 실시형태에서는, 애노드 영역(51)의 형성을 p형 도펀트의 도입에 의해 행한다. p형 도펀트의 도입은, 예컨대 열확산을 이용한다. 성장로(10a)로부터 에피택셜 기판(E)을 취출한 후에, 절연막(53)을 에피택셜 기판(E) 상에 형성한다. 절연막(53)은, 애노드 영역(51)의 위치에 맞춘 개구(53a)를 갖고 있고, 열처리 장치(10b)를 이용해 아연 분위기 중에서 InP층(49)의 표면(49a)으로부터 p형 도펀트를 도입하여, 수광층(45)에 도달하는 애노드 영역(51)을 형성한다. 열처리에 의해, 개구(53a)로부터 도입된 Zn은, 기판을 향해 확산되고, 횡방향으로도 확산된다. 그 결과, 애노드 영역(51)은, 절연막(53) 아래에도 퍼진다. 이 공정에 의해, 기판 생산물(P)이 제작된다. 열확산을 이용한 애노드 영역(51)의 형성에서는, 필요한 경우에, InGaAs층(47)의 두께는, 수광층(45)에 대하여 애노드 영역(51)의 위치를 조정하도록 결정할 수 있다.
S105에서는, 기판 생산물(P) 상에 전극을 형성한다. 예컨대, 애노드 영역(51)에 접촉을 이루는 애노드 전극(55)을 형성하고, 기판(41)의 이면에 접촉을 이루는 캐소드 전극(57)을 형성한다.
이 방법에 의하면, InP층(49)을 수광층(45) 상에 성장시킬 때에 안티몬을 성장로(10a)에 공급하지 않지만, 수광층(45)의 Sb 함유 Ⅲ-Ⅴ족 화합물 반도체층의 성장시에 공급된 안티몬이 성장로(10a)에 잔류(즉, 메모리 효과)함으로써, 불순물로서 안티몬이 InP층(49)에 혼입된다. 발명자 등의 조사에 의하면, InP층(49) 중의 안티몬 불순물은 정공을 생성하고 있다. 이 생성 캐리어를, InP층(49) 중의 n형 첨가 도펀트가 보상하여, InP층(49)에서의 다수 캐리어가 전자로 되고 있다. 전자 농도가 1×1016㎝-3 이상이기 때문에, InP층(49)은 충분한 n 도전성을 나타낸다. 또한, InP층(49)에서의 전자 농도는 1×1019㎝-3 이하일 수 있다. 이때, 애노드 영역(51)을 형성하기 위한 p형 도펀트량을 증가시키지 않고서, 애노드 영역(51)에 적절한 전기적 특성을 부여할 수 있다.
발명자 등의 예상에 의하면, InP층(49)에서의 안티몬 농도는 1×1017㎝-3 이상이고, 또한 안티몬 농도는 1×1019㎝-3 이하이다. InP층(49)에서의 혼입 안티몬 농도는 상기한 범위이고, 이 농도 범위의 안티몬 불순물의 일부분이, 정공을 제공하도록 작용한다.
한편, InGaAs층(47)은 불순물로서 안티몬을 포함하고, InGaAs층(47)의 안티몬 농도는 InP층(49)의 안티몬 농도보다 낮다. InGaAs층(47)도 불순물로서 안티몬을 포함하지만, InP층(49)의 안티몬 농도는 InGaAs층(47)의 안티몬 농도보다 높다. 이러한 이유로, InGaAs층(47)은 언도프일 수 있고, 필요한 경우는 n형 도펀트를 조금 첨가할 수 있다.
이상 설명한 바와 같이, 수광층(45)으로부터 InP층(49)까지의 성장은, 유기 금속 기상 성장법으로 행해진다. 이 방법에 의하면, 양호한 특성의 수광층(45) 및 InP층(49)을 성장시킬 수 있지만, InP의 성장에서 안티몬의 메모리 효과를 피할 수 없다. 그러나, 발명자 등의 검토에 의하면, 안티몬의 메모리 효과에 의한 p형화의 문제는, n형 도펀트를 InP에 첨가하는 것에 의해 회피 가능하다.
도 5에, 2종류의 에피택셜 기판의 구조를 도시한다. 도 5의 (a)는 수광층에 InGaAs층 및 GaAsSb층을 포함하는 다중 양자 우물 구조를 이용하고 있다. 도 5의 (b)는 수광층에 GaAsSb층을 이용하고 있다. 도 6에, 도 5에서 도시한 2종류의 에피택셜 기판의 제2 InGaAs층, 및 InP창층에 대해서, 2차 이온 질량 분석법으로 측정한 Sb 농도를 도시한다. 도 5의 (a) 및 도 6을 참조하면, 구조 A에서, InP창층에는 1×1018㎝-3 정도의 안티몬이 포함되어 있다. 그러나, GaAsSb 수광층과 InP창층 사이의 제2 InGaAs층의 안티몬량은, 2차 이온 질량 분석법의 검출 한계 이하인 1×1016㎝-3 미만이다. 구조 A의 InP창층의 캐리어 농도를 CV 측정에 의해 구한 바, 정공 농도는 1×1016㎝-3이 되었다. 도 5의 (b) 및 도 6을 참조하면, 구조 B에서, InP창층에는 1×1019㎝-3 정도의 안티몬이 포함되어 있다. 그러나, GaAsSb 수광층과 InP창층 사이의 제2 InGaAs층의 안티몬량은, 2차 이온 질량 분석법의 검출 한계 이하인 1×1016㎝-3 미만이다. 구조 B의 InP창층의 캐리어 농도를 CV 측정에 의해 구한 바, 정공 농도는 2×1017㎝-3이 되었다. 도 5 및 도 6에 도시된 바와 같이, 제2 InGaAs층에서는 안티몬 프로파일(Sb)이 일단 낮아지지만, InGaAs층의 성장 후에 InP층을 성장시킬 때, InP층에서는 안티몬 프로파일(Sb)이 다시 높아진다.
(실시예 1)
도 7에 도시되는 구조의 포토다이오드를 제작하였다. n형 InP 기판을 준비하였다. 이 InP 기판 상에, TMIn(트리메틸인듐) 및 TBP(터셔리부틸포스핀)를 성장로에 공급하여, n형 InP 버퍼층을 500℃의 기판 온도에서 성장시켰다. 버퍼층의 두께는 예컨대 10 ㎚이고, 버퍼층의 n형 도핑에는, TeESi를 이용하였다. 다음에, n형 InP 버퍼층 상에, TMIn(트리메틸인듐) 및 TEGa(트리에틸갈륨), TBA(터셔리부틸아르신)을 성장로에 공급하여, n형 InGaAs층을 500℃에서 성장시켰다. InGaAs층의 두께는 예컨대 150 ㎚였다. 다중 양자 우물 구조의 수광층을 제작하였다. 이 실시예 1에서는, (InGaAs/GaAsSb)의 다중 양자 우물 구조의 수광층을 형성하였다. 단위 양자 우물 구조를 형성하는 InGaAs층, GaAsSb층의 두께는 5 ㎚이고, 50쌍 수(단위 양자 우물의 반복 수)를 성장시켰다. Sb 원료에는 TMSb을 이용하였다. 다음에, 수광층 상에, Zn 확산 도입시의 확산 농도 분포 조정층으로서, 두께 1 ㎛의 InGaAs층을 500℃에서 성장시켰다. 마지막으로, 두께 1 ㎛의 n형 InP창층을 500℃에서 성장시켰다. n형 InP창층에는 실리콘이 첨가되어 있고, 도 8에 도시하는 바와 같이, 실리콘 농도가 상이한 포토다이오드(A2∼A7)(실시예 A1∼A7라고 함)를 각각 제작하였다. 또한, 실리콘이 첨가된 n형 InP창층 대신에, 실리콘을 포함하고 의도적으로 도펀트를 첨가하지 않은 InP창층을 성장시킨 포토다이오드 A1도 제작하였다. 이 실시예 A1∼A7에 대해서, 2차 이온 질량 분석법에 의해 실리콘의 농도를 측정하고, CV 측정에 의해 캐리어 타입과 전자 또는 정공 농도를 측정하였다. 실시예 A2∼A7에서, 실리콘의 농도는 5×1015(㎝-3) 내지 5×1019(㎝-3)이며, 실시예 A1에서 실리콘 농도는 2차 이온 질량 분석법의 검출 한계 이하인 1×1015㎝-3 미만이었다. 실시예 A1, A2의 캐리어 타입은 p형이고, 정공 농도는 A1에서는 1×1016(㎝-3), A2에서는 5×1015(㎝-3)이었다. 한편, 실시예 A3∼A7의 캐리어 타입은 n형이고, 전자 농도는 A3에서는 5×1015(㎝-3), A4에서는 1×1016(㎝-3), A5에서는 1×1017(㎝-3), A6에서는 1×1019(㎝-3), A7에서는 5×1019(㎝-3)이었다.
실시예 A1∼A7의 InP창층의 표면에 SiN막을 성장시킨 후에, SiN막에 패턴 형성을 행하여 개구부를 형성하였다. 이후에, 개구부로부터 Zn을 선택 확산하여 (InGaAs/GaAsSb) 다중 양자 우물 구조의 수광층 내를 향해 p형 영역을 형성하였다. Zn을 선택 확산하여 애노드 영역을 형성한 후에, AuZn으로 이루어지는 p측 전극을 InP창층의 표면에 형성하고, AuGeNi로 이루어지는 n측 전극을 기판 이면에 형성하였다.
다른 실시예에서는, (InGaAs/GaAsSb)의 수광층 대신에, (GaInNAs/GaAsSb)의 다중 양자 우물 구조의 수광층을 형성하였다. 단위 양자 우물 구조를 형성하는 GaInNAs층 또는 GaAsSb층의 두께는 5 ㎚이고, 50쌍(단위 양자 우물의 반복 수)을 성장시켰다. Sb 원료에는 TMSb을 이용하였다.
제작한 포토다이오드의 실온에서의 역방향 전류 전압 특성을 조사하였다. 이 포토다이오드의 수광 직경은 100 ㎛이다. 실시예 A1, A2의 포토다이오드의 실온에서의 누설 전류는, 마이너스 5볼트의 인가 전압에서 20 ㎂이었다. 실시예 A3의 포토다이오드의 실온에서의 누설 전류는, 마이너스 5볼트의 인가 전압에서 10 ㎂이었다. 한편, 실시예 A4∼A6의 포토다이오드의 실온에서의 누설 전류는, 마이너스 5볼트의 인가 전압에서 2 ㎂이었다. 또한, 실시예 A7의 포토다이오드의 실온에서의 누설 전류는, 마이너스 5볼트의 인가 전압에서 200 ㎂이었다. 이와 같이, InP창층에 실리콘을 도핑(전자 농도 1×1016㎝-3∼1×1019㎝-3)하여 n형으로 제어하는 것에 의해, 암전류는 1자릿수 정도 작게 할 수 있다.
(제2 실시형태)
최근에는, InP 기판을 이용한 Ⅲ-V계 화합물 반도체에 대해서는, 밴드갭 에너지가 근적외 영역에 대응하기 때문에, 다수의 연구 개발이 행해지고 있다. 비특허 문헌(R.Sidhu, "Long-wavelength Photodiode onInP Using Lattice-Matched GaInAs-GaAsSb Type-Ⅱ Quantum Wells", IEEE PhotonicsTechnology Letters, Vol.17, No.12(2005), pp.2715-2717)에는, InGaAs-GaAsSb의 타입 Ⅱ의 양자 우물 구조의 수광층이 InP 기판 상에 형성되고, p형 또는 n형의 에피택셜층에 의한 pn 접합이 형성된 2.39 ㎛의 컷오프 파장의 포토다이오드에 대해서 보고되어 있다. 이 비특허문헌(비특허문헌 2라고 함)에는, 또한 컷오프 파장을 더 장파장화하기 위해서는 왜곡 보상 구조가 필요한 것으로서, InGaAs-GaAsSb의 왜곡 보상 양자 우물 구조를 이용한 컷오프 파장[2 ㎛∼5 ㎛]의 포토다이오드가 제안되어 있다. 그러나, 상기한 비특허문헌 2의 경우, InGaAs에 전극 및 패시베이션막을 형성하게 되고, 비교적 큰 암전류의 발생이 예상된다. 특히, InGaAs의 결정 표면에 패시베이션막을 형성하는 기술에 대해서는 개발 도상에 있고, 암전류를 저감시키는 것까지는 이르지 않는다. 본 제2 실시형태에서는, Ⅲ-Ⅴ족 반도체로 이루어져 암전류가 저감된 수광 소자 및 에피택셜 웨이퍼를 제공한다.
도 9는, 본 제2 실시형태에 따른 수광 소자(1_1)의 구성을 도시하는 도면이다. 수광 소자(1_1)는 기판(1_3), 반도체층(1_5), 수광층(1_7), 확산 농도 분포 조정층(1_9), 창층(1_11), 절연막(1_13), p형 전극(1_15) 및 n형 전극(1_17)을 구비한다. 반도체층(1_5)은 n형의 InP로 이루어지는 도시하지 않는 버퍼층을 사이에 두고 기판(1_3) 상에 마련되고, 이 버퍼층과 반도체층(1_5)의 이면이 접해 있다.
수광층(1_7)은 반도체층(1_5)의 표면에 마련되고, 확산 농도 분포 조정층(1_9)은 수광층(1_7) 상에 마련되어 있다. 확산 농도 분포 조정층(1_9)의 이면은 수광층(1_7)에 접해 있다. 수광층(1_7)은, 반도체층(1_5)과 확산 농도 분포 조정층(1_9)의 사이[바꿔 말하면, 수광층(1_7)은 기판(1_3)과 확산 농도 분포 조정층(1_9)의 사이]에 마련되어 있다. 수광층(1_7)은 복수의 양자 우물층과 복수의 배리어층이 교대로 적층된 다중 양자 우물 구조를 갖는다.
확산 농도 분포 조정층(1_9)은, 수광층(1_7)과 창층(1_11)의 사이에 마련되어 있다. 확산 농도 분포 조정층(1_9) 상에 창층(1_11)이 마련되고, 확산 농도 분포 조정층(1_9)의 표면과 창층(1_11)의 이면이 접해 있다. 창층(1_11)의 표면에는 절연막(1_13)이 마련되고, 절연막(1_13)은 개구를 갖는다. 창층(1_11)의 표면에는 p형 전극(1_15)이 마련되고, 창층(1_11)의 표면에 접해 있다.
확산 농도 분포 조정층(1_9) 및 창층(1_11)으로 이루어지는 반도체 영역은, 제2 영역(1_19) 및 제1 영역(1_21)으로 이루어진다. 제1 영역(1_21)은, 제2 영역(1_19)에 접하는 면을 갖는다. 제1 영역(1_21)은 불순물 확산 영역(1_25)이 되어 있고, 불순물 확산 영역(1_25)에는, 소정의 불순물 원소(본 실시형태에서는 Zn)를 포함한다(도핑되어 있음).
p형 전극(1_15)은, 절연막(1_13)의 개구 내에 배치되어 있다. p형 전극(1_15)과 창층(1_11)의 접속은 오믹 접속이다. n형 전극(1_17)은, 기판(1_3)의 이면에 마련되고, 이 이면에 접해 있다. n형 전극(1_17)과 기판(1_3)의 접속은 오믹 접속이다.
기판(1_3)은 Ⅲ-Ⅴ족 반도체인 InP으로 이루어진다. 기판(1_3)은 S 도핑되어 있고 n형의 도전형을 갖는다. 기판(1_3)상의 버퍼층(도시 생략)은, n형의 InP로 이루어지며, 10 ㎚ 정도의 두께를 갖는다. 반도체층(1_5)은, n형의 InGaAs로 이루어지며, 150 ㎚ 정도의 두께를 갖는다. 수광층(1_7)은, 수광층(1_7)에 포함되는 복수의 InGaAs층과 복수의 GaAsSb층이 교대로 적층된 타입 Ⅱ의 다중 양자 우물 구조를 갖는다. 수광층(1_7)에는, InGaAs층 및 GaAsSb층이 예컨대 50조(쌍) 포함되어 있다. InGaAs층의 두께는 5 ㎚ 정도이고, GaAsSb층의 두께도 5 ㎚ 정도이다. 수광층(1_7)의 InGaAs층 및 GaAsSb층의 구체적인 조성은, InxGa1 - xAs(0.38≤x≤0.68) 및 GaAs1 - ySby(0.36≤y≤0.62)이다. 또한, 수광층(1_7)은, Ga1 - tIntNuAs1 -u(0.4≤t≤0.8, 0<u≤0.2)와 GaAs1 - vSbv(0.36≤v≤0.62)를 50조 포함하는 구성이어도 좋다.
확산 농도 분포 조정층(1_9)은, Ⅲ-Ⅴ족 반도체인 InGaAs로 이루어지고, 1.0㎛ 정도의 두께를 갖는다. 확산 농도 분포 조정층(1_9)은 도핑되어 있지 않다.
창층(1_11)은, Ⅲ-Ⅴ족 반도체인 InP으로 이루어지고, 0.8 ㎛ 정도의 두께를 갖는다. 창층(1_11)은, 확산 농도 분포 조정층(1_9)보다 큰 밴드갭 에너지를 갖는다. 창층(1_11)에는 n형 도펀트인 Si가 도핑되어 있다. 또한, 확산 농도 분포 조정층(1_9) 중 제1 영역(1_21)에 포함되는 부분과, 창층(1_11) 중 제1 영역(1_21)에 포함되는 부분은 모두 p형으로 되어 있고, 창층(1_11) 중 제2 영역(1_19)은 n형으로 되어 있다. 이와 같이, 제2 영역(1_19)은, 제1 영역(1_21)과는 상이한 도전형을 갖고 있다. 창층(1_11)과 확산 농도 분포 조정층(1_9)의 접합면[창층(1_11)의 이면 또는 확산 농도 분포 조정층(1_9)의 표면이며, 창층(1_11)과 확산 농도 분포 조정층(1_9)의 계면]으로부터 적어도 창층(1_11) 내에 연장되는 소정 영역(1_26) 내의 n형의 캐리어 농도 또는 도너(Si) 농도는, 5×1015㎝-3 이상 1×1019㎝-3 이하의 범위 내에 있다. 도 9에 기재된 영역(1_26)은 창층(1_11) 내에만 퍼져 있는 것이지만, 영역(1_26)은 창층(1_11) 내에 뿐만 아니라 확산 농도 분포 조정층(1_9) 내에도 퍼져 있는 경우도 있다. 이 영역(1_26)의 두께(L)[창층(1_11)과 확산 농도 분포 조정층(1_9)의 접합면으로부터 창층(1_11)의 내측 또는 확산 농도 분포 조정층(1_9)의 내측을 향하는 방향의 영역(1_26)의 폭]는 0.02 ㎛∼0.2 ㎛ 정도이다. 영역(1_26)의 두께(L)가 0.02 ㎛를 하회하면 홀성의 결함 발생이나, 밴드 불연속에 의한 캐리어의 공핍화를 보상할 수 없고, 암전류를 저감할 수 없다. 영역(1_26)의 두께(L)가 0.2 ㎛를 상회하면 과잉의 n형 캐리어에 의해, 암전류가 증대된다.
다음에, 수광 소자(1_1)의 제조방법에 대해서 설명한다. Ga, In, As, P, Sb의 원료로서, 각각 TEGa, TMIn, TBAs, TBP, TMSb을 이용한다. n형의 도핑에는 TeESi를 이용한다. 우선, 도 11에 도시하는 에피택셜 웨이퍼(1_27)를 MOVPE법에 의해 제작한다. S 도핑한 기판(1_3b)을 준비한다. 이 S 도핑된 기판(1_3b) 상에, n형 도핑된 InP로 이루어지는 버퍼층(도시 생략)을 10 ㎚ 성장시키고, 이 버퍼층 상에 n형 도핑된 InGaAs로 이루어지는 반도체층(1_5b)을 0.15 ㎛ 성장시키며, 이 반도체층(1_5b) 상에 InGaAs-GaAsSb의 타입 Ⅱ의 다중 양자 우물 구조로 구성되는 수광층(1_7b)을 성장시킨다. 이 다중 양자 우물 구조는, 기판측으로부터 언도프 InGaAs층 5 ㎚, 언도프 GaAsSb층 5 ㎚가 교대로 적층되어 있고, 이 이층 구조가 50쌍 반복된 구조이다. 이상의 수광층 형성까지의 모든 층의 결정 성장 온도를 500℃로 한다. 이상의 수광층의 형성까지의 모든 층의 결정 성장에 있어서, GaAsSb에 대해서는 TEGa, TBAs 및 TMSb를, InGaAs에 대해서는 TEGa, TMIn 및 TBAs를, InP에 대해서는 TMIn 및 TBP을, 각각 원료 가스로서 이용한다.
다음에, 500℃의 조건 하에서, 수광층(1_7b) 상에 InGaAs로 이루어지는 확산 농도 분포 조정층(1_9b)을 성장시키고, 또한 이 확산 농도 분포 조정층(1_9b) 상에 InP로 이루어지는 창층(1_11)을 성장시킨다. 확산 농도 분포 조정층(1_9b)과 창층(1_11b)의 접합면으로부터 확산 농도 분포 조정층(1_9b) 내에 0.05 ㎛의 두께를 갖는 부분과, 확산 농도 분포 조정층(1_9b)과 창층(1_11b)의 접합면으로부터 창층(1_11b) 내에 0.05 ㎛의 두께를 갖는 부분을 형성할 때에, 모두 TeESi의 공급량을, 후술하는 실시예 A8∼A11 중 어느 하나의 n형 캐리어 농도가 되도록 조정한다.
이상에 의해 에피택셜 웨이퍼(1_27)를 제작한 후, 이 에피택셜 웨이퍼(1_27)를 이용하여 수광 소자(1_1)를 제작한다. 창층(1_11b)의 표면으로부터 수광층(1_7b)의 이면측으로 연장되는 p형 영역[수광 소자(1_1)의 불순물 확산 영역(1_25)에 대응]을, SiN막의 선택 확산 마스크 패턴의 개구부로부터 p형 불순물의 Zn을 선택 확산시키는 것에 의해 형성한다. 이 p형 영역에 속하는 창층(1_11b)의 표면에는 AuZn으로 이루어지는 p형 전극(1_15)을, 또한 기판(1_3b)의 이면에는 AuGeNi로 이루어지는 n형 전극(1_17)을, 각각 오믹 접촉하도록 마련한다. 기판(1_3b)의 이면측에는, SiON막의 반사 방지막을 더 마련하여, 에피택셜 웨이퍼(1_27)의 표면측[창층(1_11b)측]을 입사면으로 하는 경우에 에피택셜 웨이퍼(1_27)의 이면측[기판(1_3b)측]에서의 반사를 방지하고, 크로스토크(crosstalk) 등을 저감시킨다. 이상과 같이 하여 수광 소자(1_1)가 에피택셜 웨이퍼(1_27)를 이용하여 제작된다. 에피택셜 웨이퍼(1_27)의 이면측[기판(1_3)측]을 입사면으로 하는 경우에는, n형 전극(1_17)은 링형 또는 프레임형으로 하고, 이 중앙 부분에 SiON막의 반사 방지막을 마련하여, 측정 대상으로 하는 광의 진입 효율을 높인다.
또한, 수광 소자(1_1)의 기판(1_3)은 에피택셜 웨이퍼(1_27)의 기판(1_3b)의 일부이고, 수광 소자(1_1)의 반도체층(1_5)은 에피택셜 웨이퍼(1_27)의 반도체층(1_5b)의 일부이며, 수광 소자(1_1)의 수광층(1_7)은 에피택셜 웨이퍼(1_27)의 수광층(1_7b)의 일부이고, 수광 소자(1_1)의 확산 농도 분포 조정층(1_9)은 에피택셜 웨이퍼(1_27)의 확산 농도 분포 조정층(1_9b)의 일부이며, 수광 소자(1_1)의 창층(1_11)은 에피택셜 웨이퍼(1_27)의 창층(1_11b)의 일부이다.
다음에, 수광 소자(1_1)의 실시예 A8∼A11과, 실시예 A8∼A11에 대한 비교예 1∼3, 각각의 n형의 캐리어 농도 및 도너 농도를 도 12 및 도 13에 각각 도시한다. 또한, 비교예 1∼3에 따른 수광 소자(1_1a)를 도 10의 (a)에 도시한다. 수광 소자(1_1a)는, 기판(1_3a), 반도체층(1_5a), 수광층(1_7a), 확산 농도 분포 조정층(1_9a), 창층(1_11a), p형 전극(1_15a), n형 전극(1_17a) 및 불순물 확산 영역(1_25a)을 구비하고, 이들은, 각각 수광 소자(1_1)의 기판(1_3), 반도체층(1_5), 수광층(1_7), 확산 농도 분포 조정층(1_9), 창층(1_11), p형 전극(1_15), n형 전극(1_17) 및 불순물 확산 영역(1_25a)에 대응하고 있다. 또한, 수광 소자(1_1)의 영역(1_26)에 대응하는 영역(1_26a)(도시 생략)을 갖는다.
도 12에는, 창층(1_11) 또는 창층(1_11a) 내의 n형의 캐리어 농도의 최대값, 영역(1_26) 또는 영역(1_26a)[창층(1_11)과 확산 농도 분포 조정층(1_9)의 접합면으로부터 창층(1_11) 내에, 그리고 확산 농도 분포 조정층(1_9) 내에 각각 0.1 ㎛ 연장되어 있는 영역, 또는 창층(1_11a)과 확산 농도 분포 조정층(1_9a)의 접합면으로부터 창층(1_11a) 내에, 그리고 확산 농도 분포 조정층(1_9a) 내에 각각 0.1 ㎛ 연장되어 있는 영역] 내의 n형의 캐리어 농도의 최대값, 확산 농도 분포 조정층(1_9) 또는 확산 농도 분포 조정층(1_9a) 내의 n형의 캐리어 농도의 최대값, 및 -5 V(Volts)에서의 암전류(수광 직경 15 ㎛φ 환산), 각각의 실측값이, 실시예 A8∼A11 및 비교예 1∼비교예 3 각각에 대해서 나타나 있다. 또한, 도 12에 도시하는 n형의 캐리어 농도는, 확산 농도 분포 조정층(1_9) 및 창층(1_11)에서 불순물 확산 영역(1_25)을 제외한 영역 내의 값으로서, 또한 확산 농도 분포 조정층(1_9a) 및 창층(1_11a)에서 불순물 확산 영역(1_25a)을 제외한 영역 내의 값이다.
또한, 실시예 A8∼A11과 비교예 1∼3, 각각의 도너 농도를 도 13에 도시한다. 도 13에는, 창층(1_11) 또는 창층(1_11a) 내의 도너 농도의 최대값, 영역(1_26) 또는 영역(1_26a)[창층(1_11)과 확산 농도 분포 조정층(1_9)과의 접합면으로부터 창층(1_11) 내에서, 그리고 확산 농도 분포 조정층(1_9) 내에서 함께 0.1 ㎛ 연장되어 있는 영역, 또는 창층(1_11a)과 확산 농도 분포 조정층(1_9a)의 접합면으로부터 창층(1_11a) 내에서 및 확산 농도 분포 조정층(1_9a) 내에서 함께 0.1 ㎛ 연장되어 있는 영역] 내의 도너 농도의 최대값, 확산 농도 분포 조정층(1_9) 또는 확산 농도 분포 조정층(1_9a) 내의 도너 농도의 최대값, 및 -5 V(Volts)에서의 암전류(수광 직경 15 ㎛φ 환산), 각각의 실측값이, 실시예 A8∼A11과 비교예 1∼비교예 3 각각에 대해서 나타내어져 있다.
이상 설명한 구성의 수광 소자(1_1)(실시예 A8∼A11)에 있어서, 확산 농도 분포 조정층(1_9)과 창층(1_11)의 접합면에서의 n형의 캐리어 농도[영역(1_26) 내의 n형의 캐리어 농도]의 최대값은 5×1015㎝-3 이상 1×1019㎝-3 이하의 범위 내이며, 상기 접합면 근방[영역(1_26)의 근방]의 n형의 캐리어 농도보다 비교적 높게 되어 있고, 또한 확산 농도 분포 조정층(1_9)과 창층(1_11)의 접합면에서의 도너 농도[영역(1_26) 내의 도너 농도]의 최대값도, 5×1015㎝-3 이상 1×1019㎝-3 이하의 범위 내이며, 상기 접합면 근방[영역(1_26) 근방]의 도너 농도보다 비교적 높게 되어 있다.
이에 비하여, 비교예 1에 따른 수광 소자(1_1a)의 경우, 확산 농도 분포 조정층(1_9a)과 창층(1_11a)의 접합면에서[영역(1_26a) 내에서], n형의 캐리어 농도의 최대값은, 상기 접합면 근방[영역(1_26a) 근방]의 n형의 캐리어 농도와 동등하거나 그 이하이며, 또한 확산 농도 분포 조정층(1_9a)과 창층(1_11a)의 접합면에서의 도너 농도[영역(1_26a) 내의 도너 농도]도, 상기 접합면 근방[영역(1_26a)의 근방]의 도너 농도와 동등하거나 그 이하로 되어 있다. 이 때문에, 확산 농도 분포 조정층(1_9a)과 창층(1_11a)의 접합면[영역(1_26a) 내]에 있어서, 공핍화나 홀성의 결함(1_31)(p형화)이 생기는 것 등에 의해, 암전류가 증대할 우려가 있다.
비교예 2∼3에 따른 수광 소자(1_1a)의 경우, 확산 농도 분포 조정층(1_9a)과 창층(1_11a)의 접합면에서[영역(1_26a) 내에서], n형의 캐리어 농도의 최대값은, 5×1015㎝-3 이상 1×1019㎝-3 이하의 범위 밖이며, 또한 확산 농도 분포 조정층(1_9a)과 창층(1_11a)의 접합면에서의 도너 농도[영역(1_26a) 내의 도너 농도]도, 5×1015㎝-3 이상 1×1019㎝-3 이하의 범위 밖이다. 이 때문에, 확산 농도 분포 조정층(1_9a)과 창층(1_11a)의 접합면[영역(1_26a) 내]에 있어서, 공핍화나 홀성의 결함(1_31)(p형화)이 생기는 것 등에 의해서, 암전류가 증대할 우려가 있다.
따라서, 수광 소자(1_1a)끼리가 인접하는 경우에는, 인접하는 수광 소자(1_1a)의 한쪽으로부터 다른쪽으로 암전류가 누설될 우려가 있지만, 수광 소자(1_1)의 경우, 확산 농도 분포 조정층(1_9)과 창층(1_11)의 접합면[영역(1_26) 내]에 있어서, n형의 캐리어 농도 및 도너 농도(Si)가 비교적 높기(5×1015㎝-3 이상) 때문에, 수광 소자(1_1a)의 경우와 같은 p형화가 억제되고, 따라서 암전류가 저감된다. 따라서, 도 10의 (b)에 도시하는 바와 같이, 본 제2 실시형태에 따른 수광 소자(1_1)의 경우, 인접하는 2개의 수광 소자(1) 사이의 계면에 pnp 접합이 형성되기 때문에, 인접하는 한쪽의 수광 소자(1_1)측(횡방향)에서 누설 전류의 발생이 저감된다.
적합한 실시형태에서 본 발명의 원리를 도시하여 설명해 왔지만, 본 발명은, 그와 같은 원리로부터 일탈하지 않고 배치 및 세부 사항에 있어서 변경될 수 있는 것을 당업자라면 인식할 것이다. 본 발명은, 본 실시형태에 개시된 특정한 구성에 한정되는 것이 아니다. 따라서, 특허청구의 범위 및 그 정신의 범위에서 나오는 모든 수정 및 변경에 권리를 청구한다.
산업상 이용가능성
Ⅲ-Ⅴ족 반도체로 이루어지고, Ⅴ족 구성 원소로서 Sb을 포함하는 Ⅲ-Ⅴ족 화합물 반도체층을 갖는 수광층과 n형 InP창층을 갖고 있으며, 컷오프 파장이 2 ㎛ 이상 3 ㎛ 이하인 암전류를 저감 가능한 수광 소자이다.
11: Ⅲ-Ⅴ족 화합물 반도체 수광 소자
13: 반도체 기판
13a: 반도체 기판의 주면
13b: 반도체 기판의 이면
13c, 13d: 반도체 기판의 주면의 영역
15: 반도체 적층, 15a: 반도체 적층의 주면
17: 애노드 영역
21: 수광층
21c, 21d: 수광층의 부분
23: InP층
23c, 23d: InP층의 부분
25: InGaAs층
25c, 25d: InGaAs층의 부분
29a, 29b, 29c: pn 접합
27: InGaAs층
27c, 27d: InGaAs층의 부분
33: 애노드 전극
35: 캐소드 전극
37: 절연막
1_1, 1_1a: 수광 소자
1_11, 1_11a, 1_11b: 창층
1_13: 절연막
1_15a, 1_15: p형 전극
1_17, 1_17a: n형 전극
1_19: 제2 영역
1_21: 제1 영역
1_25, 1_25a: 불순물 확산 영역
1_26: 영역
1_27: 에피택셜 웨이퍼
1_3, 1_3a, 1_3b: 기판
1_5, 1_5a, 1_5b: 반도체층
1_7, 1_7a, 1_7b: 수광층
1_9, 1_9a, 1_9b: 확산 농도 분포 조정층.

Claims (40)

  1. Ⅲ-Ⅴ족 화합물 반도체 수광 소자로서,
    주면(主面)을 갖는 반도체 기판과,
    상기 반도체 기판의 상기 주면 상에 마련된 수광층과,
    상기 수광층 상에 마련되고, 제1 부분 및 제2 부분을 갖는 InP층과,
    상기 InP층의 상기 제1 부분의 표면으로부터 상기 수광층 방향으로 신장되는 p형 반도체로 이루어지는 애노드 영역
    을 포함하고,
    상기 수광층의 밴드갭은 InP의 밴드갭보다 작으며,
    상기 InP층에는 n형 도펀트가 첨가되어 있고,
    상기 InP층의 상기 제2 부분에서의 다수 캐리어는 전자이며,
    상기 InP층의 상기 제2 부분에서의 전자 농도는 1×1016㎝-3 이상인 것을 특징으로 하는 Ⅲ-Ⅴ족 화합물 반도체 수광 소자.
  2. 제1항에 있어서, 상기 InP층의 상기 제2 부분에서의 전자 농도는 1×1019㎝-3 이하인 것을 특징으로 하는 Ⅲ-Ⅴ족 화합물 반도체 수광 소자.
  3. Ⅲ-Ⅴ족 화합물 반도체 수광 소자로서,
    주면을 갖는 반도체 기판과,
    상기 반도체 기판의 상기 주면 상에 마련된 수광층과,
    상기 수광층 상에 마련된 InP층
    을 포함하며,
    상기 수광층의 밴드갭은 InP의 밴드갭보다 작고,
    상기 InP층에는 도너가 첨가되어 있으며,
    상기 InP층의 도너 밀도는 1×1016㎝-3 이상인 것을 특징으로 하는 Ⅲ-Ⅴ족 화합물 반도체 수광 소자.
  4. 제3항에 있어서, 상기 InP층에서의 도너 밀도는 1×1019㎝-3 이하인 것을 특징으로 하는 Ⅲ-Ⅴ족 화합물 반도체 수광 소자.
  5. 제3항 또는 제4항에 있어서, 상기 InP층에서의 도너가 실리콘인 것을 특징으로 하는 Ⅲ-Ⅴ족 화합물 반도체 수광 소자.
  6. 제1항 내지 제5항 중 어느 한 항에 있어서, 상기 수광층은 Ⅴ족 원소로서 적어도 안티몬을 포함하는 Ⅲ-Ⅴ족 화합물 반도체층을 갖고 있는 것을 특징으로 하는 Ⅲ-Ⅴ족 화합물 반도체 수광 소자.
  7. 제1항 내지 제6항 중 어느 한 항에 있어서, 상기 InP층은 불순물로서 안티몬을 포함하고 있는 것을 특징으로 하는 Ⅲ-Ⅴ족 화합물 반도체 수광 소자.
  8. 제1항 내지 제7항 중 어느 한 항에 있어서, 상기 InP층에서의 안티몬 농도는 1×1017㎝-3 이상이고,
    상기 InP층에서의 안티몬 농도는 1×1019㎝-3 이하인 것을 특징으로 하는 Ⅲ-Ⅴ족 화합물 반도체 수광 소자.
  9. 제1항 내지 제8항 중 어느 한 항에 있어서, 상기 수광층과 상기 InP층의 사이에 마련된 언도프의 InGaAs층을 더 포함하고,
    상기 InP층의 상기 안티몬 농도는 상기 InGaAs층의 안티몬 농도보다 높은 것을 특징으로 하는 Ⅲ-Ⅴ족 화합물 반도체 수광 소자.
  10. 제1항 내지 제9항 중 어느 한 항에 있어서, 상기 InP층의 상기 제2 부분의 표면을 덮는 절연체로 이루어지는 패시베이션막을 더 포함하는 것을 특징으로 하는 Ⅲ-Ⅴ족 화합물 반도체 수광 소자.
  11. 제1항 내지 제10항 중 어느 한 항에 있어서, 상기 수광층은 InGaAs층 및 GaAsSb층을 포함하는 다중 양자 우물 구조와, GaInNAs층 및 GaAsSb층을 포함하는 다중 양자 우물 구조 중 하나 이상을 포함하고,
    상기 수광층은 GaAsSb층을 포함하는 것을 특징으로 하는 Ⅲ-Ⅴ족 화합물 반도체 수광 소자.
  12. 제1항 내지 제11항 중 어느 한 항에 있어서, 상기 반도체 기판은 도전성 InP로 이루어지고,
    상기 Ⅲ-Ⅴ족 화합물 반도체 수광 소자는 상기 반도체 기판의 이면에 마련된 캐소드 전극을 더 포함하는 것을 특징으로 하는 Ⅲ-Ⅴ족 화합물 반도체 수광 소자.
  13. Ⅲ-Ⅴ족 화합물 반도체 수광 소자를 제작하는 방법으로서,
    성장로에 기판을 배치하는 공정과,
    상기 성장로에 있어서, 상기 Ⅲ-Ⅴ족 화합물 반도체 수광 소자를 위한 반도체 적층을 성장시켜 에피택셜 기판을 형성하는 공정과,
    InP층을 수광층 상에 형성한 후에, 상기 성장로에서 상기 에피택셜 기판을 취출하는 공정과,
    상기 성장로에서 상기 에피택셜 기판을 취출한 후에, 상기 InP층 표면으로부터 p형 도펀트를 도입하여, 상기 수광층의 방향으로 신장되는 p형 반도체로 이루어지는 애노드 영역을 형성하는 공정
    을 포함하고,
    상기 반도체 적층을 성장시키는 상기 공정은,
    상기 수광층을 상기 기판의 주면 상에 형성하는 공정과,
    n형 도펀트, 인듐 원료 및 인 원료를 포함하는 원료 가스를 상기 성장로에 공급하여, n형 도전성의 상기 InP층을 상기 수광층 상에 형성하는 공정을 포함하며,
    상기 수광층의 밴드갭은 InP의 밴드갭보다 작고,
    상기 InP층에서의 전자 농도는 1×1016㎝-3 이상인 것을 특징으로 하는 Ⅲ-Ⅴ족 화합물 반도체 수광 소자의 제작 방법.
  14. 제13항에 있어서, 상기 InP층에서의 전자 농도는 1×1019㎝-3 이하인 것을 특징으로 하는 Ⅲ-Ⅴ족 화합물 반도체 수광 소자의 제작 방법.
  15. Ⅲ-Ⅴ족 화합물 반도체 수광 소자를 제작하는 방법으로서,
    성장로에 기판을 배치하는 공정과,
    상기 성장로에 있어서, 상기 Ⅲ-Ⅴ족 화합물 반도체 수광 소자를 위한 반도체 적층을 성장시켜 에피택셜 기판을 형성하는 공정과,
    InP층을 수광층 상에 형성한 후에, 상기 성장로에서 상기 에피택셜 기판을 취출하는 공정과,
    상기 성장로에서 상기 에피택셜 기판을 취출한 후에, 상기 InP층의 표면으로부터 p형 도펀트를 도입하여, 상기 수광층의 방향으로 신장되는 p형 반도체로 이루어지는 애노드 영역을 형성하는 공정
    을 포함하고,
    상기 반도체 적층을 성장시키는 상기 공정은,
    상기 수광층을 상기 기판의 주면 상에 형성하는 공정과,
    n형 도펀트, 인듐 원료 및 인 원료를 포함하는 원료 가스를 상기 성장로에 공급하고, n형 도전성의 상기 InP층을 상기 수광층 상에 형성하는 공정을 포함하며,
    상기 수광층의 밴드갭은 InP의 밴드갭보다 작고,
    상기 InP층에서의 도너 밀도는 1×1016㎝-3 이상인 것을 특징으로 하는 Ⅲ-Ⅴ족 화합물 반도체 수광 소자의 제작 방법.
  16. 제15항에 있어서, 상기 InP층에서의 도너 밀도는 1×1019㎝-3 이하인 것을 특징으로 하는 Ⅲ-Ⅴ족 화합물 반도체 수광 소자의 제작 방법.
  17. 제15항 또는 제16항에 있어서, 상기 InP층에서의 도너가 실리콘인 것을 특징으로 하는 Ⅲ-Ⅴ족 화합물 반도체 수광 소자의 제작 방법.
  18. 제13항 내지 제17항 중 어느 한 항에 있어서, 안티몬 원료 및 Ⅴ족 원료를 포함하는 원료 가스를 상기 성장로에 공급하는 공정을 포함하고,
    상기 수광층은, Ⅴ족 원소로서 적어도 안티몬을 포함하는 Ⅲ-Ⅴ족 화합물 반도체층을 포함하는 것을 특징으로 하는 Ⅲ-Ⅴ족 화합물 반도체 수광 소자의 제작 방법.
  19. 제13항 내지 제18항 중 어느 한 항에 있어서, 상기 InP층은 불순물로서 안티몬을 포함하고 있는 것을 특징으로 하는 Ⅲ-Ⅴ족 화합물 반도체 수광 소자의 제작 방법.
  20. 제13항 내지 제19항 중 어느 한 항에 있어서, 상기 InP층에서의 안티몬 농도는 1×1017㎝-3 이상이고,
    상기 InP층에서의 안티몬 농도는 1×1019㎝-3 이하인 것을 특징으로 하는 Ⅲ-Ⅴ족 화합물 반도체 수광 소자의 제작 방법.
  21. 제13항 내지 제20항 중 어느 한 항에 있어서, 상기 InP층을 성장시키기 전에, Ⅲ족 원료 및 Ⅴ족 원료를 포함하는 원료 가스를 상기 성장로에 공급하여 InGaAs층을 상기 수광층 상에 성장시키는 공정을 더 포함하고,
    상기 InGaAs층의 안티몬 농도는 상기 InP층의 상기 안티몬 농도보다 낮은 것을 특징으로 하는 Ⅲ-Ⅴ족 화합물 반도체 수광 소자의 제작 방법.
  22. 제13항 내지 제21항 중 어느 한 항에 있어서, 상기 수광층은 InGaAs층 및 GaAsSb층을 포함하는 다중 양자 우물 구조와, GaInNAs층 및 GaAsSb층을 포함하는 다중 양자 우물 구조 중 하나 이상을 포함하고,
    상기 수광층은 GaAsSb층을 포함한 것을 특징으로 하는 Ⅲ-Ⅴ족 화합물 반도체 수광 소자의 제작 방법.
  23. 제13항 내지 제22항 중 어느 한 항에 있어서, 상기 수광층 및 상기 InP층의 성장은, 유기 금속 기상 성장법으로 행해지는 것을 특징으로 하는 Ⅲ-Ⅴ족 화합물 반도체 수광 소자의 제작 방법.
  24. Ⅲ-Ⅴ족 반도체로 이루어지는 기판과,
    상기 기판 상에 마련된 수광층과,
    상기 수광층에 접하여 마련되고, Ⅲ-Ⅴ족 반도체로 이루어지는 확산 농도 분포 조정층과,
    상기 확산 농도 분포 조정층에 접하여 마련되고, 상기 확산 농도 분포 조정층보다 큰 밴드갭 에너지를 가지며, Ⅲ-Ⅴ족 반도체로 이루어지는 창층
    을 포함하고,
    상기 수광층은 상기 기판과 상기 확산 농도 분포 조정층의 사이에 마련되며,
    상기 확산 농도 분포 조정층은 상기 수광층과 상기 창층의 사이에 마련되고,
    상기 창층 및 상기 확산 농도 분포 조정층으로 이루어지는 반도체 영역은, 상기 수광층과의 접합면을 따라 순서대로 배치된 제1 영역과 제2 영역으로 이루어지며,
    상기 제1 영역은, 정해진 불순물 원소를 포함하고 상기 제2 영역에 접해 있고,
    상기 제1 영역의 도전형은 p형이며,
    상기 창층과 상기 확산 농도 분포 조정층의 접합면으로부터 상기 제2 영역에서의 상기 창층 내에 또는 상기 확산 농도 분포 조정층 내에 연장되는 정해진 영역 내의 n형의 캐리어 농도의 최대값은 5×1015㎝-3 이상 1×1019㎝-3 이하의 범위 내에 있는 것을 특징으로 하는 수광 소자.
  25. 제24항에 있어서, 상기 정해진 영역 내의 n형의 캐리어 농도의 최대값은, 상기 창층 내 또는 상기 확산 농도 분포 조정층 내에 있고 상기 정해진 영역에 접하는 다른 영역 내의 n형의 캐리어 농도의 최대값보다 큰 것을 특징으로 하는 수광 소자.
  26. Ⅲ-Ⅴ족 반도체로 이루어지는 기판과,
    상기 기판 상에 마련된 수광층과,
    상기 수광층에 접하여 마련되고, Ⅲ-Ⅴ족 반도체로 이루어지는 확산 농도 분포 조정층과,
    상기 확산 농도 분포 조정층에 접하여 마련되고, 상기 확산 농도 분포 조정층보다 큰 밴드갭 에너지를 가지며, Ⅲ-Ⅴ족 반도체로 이루어지는 창층
    을 포함하고,
    상기 수광층은 상기 기판과 상기 확산 농도 분포 조정층의 사이에 마련되며,
    상기 확산 농도 분포 조정층은 상기 수광층과 상기 창층의 사이에 마련되고,
    상기 창층 및 상기 확산 농도 분포 조정층으로 이루어지는 반도체 영역은, 상기 수광층과의 접합면을 따라 순서대로 배치된 제1 영역과 제2 영역으로 이루어지며,
    상기 제1 영역은, 정해진 불순물 원소를 포함하고 상기 제2 영역에 접해 있고,
    상기 제1 영역의 도전형은 p형이며,
    상기 창층과 상기 확산 농도 분포 조정층의 접합면으로부터 상기 창층 내에 또는 상기 확산 농도 분포 조정층 내에 연장되는 정해진 영역 내의 도너의 농도는, 5×1015㎝-3 이상 1×1019㎝-3 이하의 범위 내에 있는 것을 특징으로 하는 수광 소자.
  27. 제26항에 있어서, 상기 정해진 영역 내의 도너 농도의 최대값은, 상기 창층 내에 또는 상기 확산 농도 분포 조정층 내에 있고 상기 정해진 영역에 접하는 다른 영역 내의 도너 농도의 최대값보다 큰 것을 특징으로 하는 수광 소자.
  28. 제24항 내지 제27항 중 어느 한 항에 있어서, 상기 정해진 영역의 두께는 0.02 ㎛ 이상 0.2 ㎛ 이하인 것을 특징으로 하는 수광 소자.
  29. 제26항 내지 제28항 중 어느 한 항에 있어서, 상기 도너는 Si인 것을 특징으로 하는 수광 소자.
  30. 제24항 내지 제29항 중 어느 한 항에 있어서, 상기 불순물 원소는 Zn인 것을 특징으로 하는 수광 소자.
  31. 제24항 내지 제30항 중 어느 한 항에 있어서, 상기 확산 농도 분포 조정층은 InGaAs로 이루어지는 것을 특징으로 하는 수광 소자.
  32. 제24항 내지 제31항 중 어느 한 항에 있어서, 상기 창층은 InP로 이루어지는 것을 특징으로 하는 수광 소자.
  33. 제24항 내지 제32항 중 어느 한 항에 있어서, 상기 수광층은 타입 Ⅱ의 다중 양자 우물 구조인 것을 특징으로 하는 수광 소자.
  34. 제33항에 있어서, 상기 다중 양자 우물 구조는 InxGa1 - xAs(0.38≤x≤068)와 GaAs1-ySby(0.36≤y≤0.62)의 쌍 또는 Ga1 - tIntNuAs1 -u(0.4≤t≤O.8, O<u≤0.2)와 GaAs1 -vSbv(0.36≤v≤0.62)의 쌍으로 이루어지는 것을 특징으로 하는 수광 소자.
  35. Ⅲ-Ⅴ족 반도체로 이루어지는 기판과,
    상기 기판 상에 마련된 수광층과,
    상기 수광층에 접하여 마련되고, Ⅲ-Ⅴ족 반도체로 이루어지는 확산 농도 분포 조정층과,
    상기 확산 농도 분포 조정층에 접하여 마련되고, 상기 확산 농도 분포 조정층보다 큰 밴드갭 에너지를 가지며, Ⅲ-Ⅴ족 반도체로 이루어지는 창층
    을 포함하고,
    상기 수광층은 상기 기판과 상기 확산 농도 분포 조정층의 사이에 마련되며,
    상기 확산 농도 분포 조정층은 상기 수광층과 상기 창층의 사이에 마련되고,
    상기 창층과 상기 확산 농도 분포 조정층의 접합면으로부터 상기 창층 내에 또는 상기 확산 농도 분포 조정층 내에 연장되는 정해진 영역 내의 n형의 캐리어 농도의 최대값은 5×1015㎝-3 이상 1×1019㎝-3 이하의 범위 내에 있는 것을 특징으로 하는 에피택셜 웨이퍼.
  36. 제35항에 있어서, 상기 창층의 상기 정해진 영역 내의 n형의 캐리어 농도의 최대값은, 상기 창층 내에 또는 상기 확산 농도 분포 조정층 내에 있고 상기 정해진 영역에 접하는 다른 영역 내의 n형의 캐리어 농도의 최대값보다 큰 것을 특징으로 하는 에피택셜 웨이퍼.
  37. Ⅲ-Ⅴ족 반도체로 이루어지는 기판과,
    상기 기판 상에 마련된 수광층과,
    상기 수광층에 접하여 마련되고, Ⅲ-Ⅴ족 반도체로 이루어지는 확산 농도 분포 조정층과,
    상기 확산 농도 분포 조정층에 접하여 마련되고, 상기 확산 농도 분포 조정층보다 큰 밴드갭 에너지를 가지며, Ⅲ-Ⅴ족 반도체로 이루어지는 창층
    을 포함하고,
    상기 수광층은 상기 기판과 상기 확산 농도 분포 조정층의 사이에 마련되며,
    상기 확산 농도 분포 조정층은 상기 수광층과 상기 창층의 사이에 마련되고,
    상기 창층과 상기 확산 농도 분포 조정층의 접합면으로부터 상기 창층 내에 또는 상기 확산 농도 분포 조정층 내에 연장되는 정해진 영역 내의 도너 농도의 최대값은 5×1015 ㎝-3 이상 1×1019㎝-3 이하의 범위 내에 있는 것을 특징으로 하는 에피택셜 웨이퍼.
  38. 제37항에 있어서, 상기 창층의 상기 정해진 영역 내의 도너 농도의 최대값은, 상기 창층 내 또는 상기 확산 농도 분포 조정층 내에 있고 상기 정해진 영역에 접하는 다른 영역 내의 도너 농도의 최대값보다 큰 것을 특징으로 하는 에피택셜 웨이퍼.
  39. 제37항 또는 제38항에 있어서, 상기 도너는 Si인 것을 특징으로 하는 에피택셜 웨이퍼.
  40. 제35항 내지 제39항 중 어느 한 항에 있어서, 상기 정해진 영역의 두께는 0.02 ㎛ 이상 0.2 ㎛ 이하인 것을 특징으로 하는 에피택셜 웨이퍼.
KR1020117010094A 2009-09-07 2010-07-21 Ⅲ-ⅴ족 화합물 반도체 수광 소자, ⅲ-ⅴ족 화합물 반도체 수광 소자를 제작하는 방법, 수광 소자 및 에피택셜 웨이퍼 KR101308761B1 (ko)

Applications Claiming Priority (5)

Application Number Priority Date Filing Date Title
JP2009206310A JP5391945B2 (ja) 2009-09-07 2009-09-07 受光素子及びエピタキシャルウェハ
JPJP-P-2009-206288 2009-09-07
JP2009206288A JP4702474B2 (ja) 2009-09-07 2009-09-07 Ｉｉｉ−ｖ族化合物半導体受光素子、及びｉｉｉ−ｖ族化合物半導体受光素子を作製する方法
JPJP-P-2009-206310 2009-09-07
PCT/JP2010/062228 WO2011027624A1 (ja) 2009-09-07 2010-07-21 Ｉｉｉ－ｖ族化合物半導体受光素子、ｉｉｉ－ｖ族化合物半導体受光素子を作製する方法、受光素子、及び、エピタキシャルウェハ

Publications (2)

Publication Number Publication Date
KR20110081264A true KR20110081264A (ko) 2011-07-13
KR101308761B1 KR101308761B1 (ko) 2013-09-17

Family

ID=43649172

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020117010094A KR101308761B1 (ko) 2009-09-07 2010-07-21 Ⅲ-ⅴ족 화합물 반도체 수광 소자, ⅲ-ⅴ족 화합물 반도체 수광 소자를 제작하는 방법, 수광 소자 및 에피택셜 웨이퍼

Country Status (6)

Country Link
US (3) US8866199B2 (ko)
EP (1) EP2477234B1 (ko)
KR (1) KR101308761B1 (ko)
CN (2) CN102292833B (ko)
TW (1) TWI552371B (ko)
WO (1) WO2011027624A1 (ko)

Families Citing this family (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5327892B2 (ja) * 2010-09-02 2013-10-30 Ｎｔｔエレクトロニクス株式会社 アバランシ・フォトダイオード
JP5748176B2 (ja) * 2011-11-01 2015-07-15 住友電気工業株式会社 受光素子、エピタキシャルウエハおよびその製造方法
EA201201245A1 (ru) * 2012-09-14 2013-07-30 Ооо "Лед Микросенсор Нт" Способ изготовления гетероструктур (варианты) для среднего ик-диапазона, гетероструктура (варианты) и светодиод и фотодиод на основе этой гетероструктуры
JP2014127499A (ja) * 2012-12-25 2014-07-07 Sumitomo Electric Ind Ltd 受光デバイス、その製造法、およびセンシング装置
US8963274B2 (en) * 2013-03-15 2015-02-24 Sensors Unlimited, Inc. Epitaxial structure for vertically integrated charge transfer gate technology in optoelectronic materials
WO2014175128A1 (ja) * 2013-04-23 2014-10-30 住友電気工業株式会社 半導体素子およびその製造方法
JP2015015306A (ja) * 2013-07-03 2015-01-22 住友電気工業株式会社 半導体素子およびその製造方法
JP2014216382A (ja) * 2013-04-23 2014-11-17 住友電気工業株式会社 エピタキシャルウエハ、受光素子、光学センサ装置、およびエピタキシャルウエハの製造方法
CN103337556A (zh) * 2013-06-13 2013-10-02 中国科学院上海微系统与信息技术研究所 晶格匹配体系上裁剪带隙波长提高光电探测器性能的方法
CN105720130B (zh) * 2015-07-10 2018-01-30 中国科学院物理研究所 基于量子阱带间跃迁的光电探测器
WO2018204933A1 (en) 2017-05-05 2018-11-08 Karsten Manufacturing Corporation Golf club head with adjustable resting face angle
JP6881027B2 (ja) * 2017-05-24 2021-06-02 住友電気工業株式会社 半導体受光素子、及び半導体受光素子の製造方法
US11081605B2 (en) * 2017-09-01 2021-08-03 Sumitomo Electric Industries, Ltd. Semiconductor laminate, light-receiving element, and method for manufacturing semiconductor laminate
TWI772587B (zh) 2018-12-28 2022-08-01 晶元光電股份有限公司 半導體元件
US20210104638A1 (en) 2019-10-04 2021-04-08 Sensors Unlimited, Inc. Visible-swir hyper spectral photodetectors with reduced dark current
CN113363341A (zh) * 2021-06-24 2021-09-07 湖南汇思光电科技有限公司 一种PIN型InGaAsSb探测器及其制备方法

Family Cites Families (22)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5680179A (en) 1979-12-05 1981-07-01 Nec Corp Planar type hetero-junction light detector
JPS61172381A (ja) * 1984-12-22 1986-08-04 Fujitsu Ltd ＩｎＰ系化合物半導体装置
JP2708409B2 (ja) 1986-06-20 1998-02-04 株式会社日立製作所 半導体受光素子およびその製造方法
US5185272A (en) * 1990-04-16 1993-02-09 Fujitsu Limited Method of producing semiconductor device having light receiving element with capacitance
JPH0547692A (ja) 1991-08-20 1993-02-26 Fujitsu Ltd 半導体装置の製造方法
JPH05160426A (ja) * 1991-12-06 1993-06-25 Nec Corp 半導体受光素子
JP3183931B2 (ja) * 1992-01-24 2001-07-09 日本電気株式会社 半導体受光素子
US6645302B2 (en) * 2000-04-26 2003-11-11 Showa Denko Kabushiki Kaisha Vapor phase deposition system
JP3421306B2 (ja) * 2000-07-19 2003-06-30 富士通カンタムデバイス株式会社 化合物半導体装置
JP2002083993A (ja) * 2000-09-06 2002-03-22 Toshiba Corp 光半導体受光素子およびその製造方法
US6831309B2 (en) * 2002-12-18 2004-12-14 Agilent Technologies, Inc. Unipolar photodiode having a schottky junction contact
JP2005044844A (ja) * 2003-07-23 2005-02-17 Toshiba Corp 不揮発性半導体記憶装置及びその製造方法
JP2005260118A (ja) 2004-03-15 2005-09-22 Sumitomo Electric Ind Ltd 受光素子およびその製造方法
US7049640B2 (en) * 2004-06-30 2006-05-23 The Boeing Company Low capacitance avalanche photodiode
JP5008874B2 (ja) 2005-02-23 2012-08-22 住友電気工業株式会社 受光素子と受光素子を用いた光通信用受信モジュールおよび受光素子を用いた計測器
JP4956944B2 (ja) * 2005-09-12 2012-06-20 三菱電機株式会社 アバランシェフォトダイオード
JP2007324572A (ja) * 2006-05-02 2007-12-13 Sumitomo Electric Ind Ltd 受光素子アレイ、その製造方法、および光計測システム
JP5260909B2 (ja) 2007-07-23 2013-08-14 住友電気工業株式会社 受光デバイス
JP5050925B2 (ja) * 2008-02-28 2012-10-17 三菱電機株式会社 半導体受光素子
JP4840451B2 (ja) 2009-01-22 2011-12-21 住友電気工業株式会社 近赤外イメージセンサ
US7968963B2 (en) * 2009-04-08 2011-06-28 Sumitomo Electric Industries, Ltd. Photodiode array and image pickup device using the same
WO2011008979A2 (en) * 2009-07-17 2011-01-20 Lockheed Martin Corporation Strain-balanced extended-wavelength barrier detector

Also Published As

Publication number Publication date
CN102292833B (zh) 2015-07-29
EP2477234A1 (en) 2012-07-18
US8866199B2 (en) 2014-10-21
US20120168720A1 (en) 2012-07-05
EP2477234A4 (en) 2018-05-09
US20140061588A1 (en) 2014-03-06
TW201133908A (en) 2011-10-01
EP2477234B1 (en) 2021-06-23
CN103426966A (zh) 2013-12-04
TWI552371B (zh) 2016-10-01
US20150001466A1 (en) 2015-01-01
US9159853B2 (en) 2015-10-13
WO2011027624A1 (ja) 2011-03-10
KR101308761B1 (ko) 2013-09-17
CN102292833A (zh) 2011-12-21

Similar Documents

Publication Publication Date Title
KR101308761B1 (ko) Ⅲ-ⅴ족 화합물 반도체 수광 소자, ⅲ-ⅴ족 화합물 반도체 수광 소자를 제작하는 방법, 수광 소자 및 에피택셜 웨이퍼
US9773932B2 (en) Epitaxial wafer and method for manufacturing same
US9105804B2 (en) Method for manufacturing light-receiving device and light-receiving device
US9680040B2 (en) Semiconductor device and method for manufacturing the same
JP5691154B2 (ja) 受光素子アレイ及びエピタキシャルウェハ
US20140131827A1 (en) Avalanche photodiode and method of manufacture thereof
US9608148B2 (en) Semiconductor element and method for producing the same
JP4702474B2 (ja) Ｉｉｉ−ｖ族化合物半導体受光素子、及びｉｉｉ−ｖ族化合物半導体受光素子を作製する方法
JPH0964386A (ja) 多接合太陽電池
JP4941525B2 (ja) 半導体素子の製造方法
JP5659864B2 (ja) Ｉｉｉ−ｖ族化合物半導体受光素子
JPH08204215A (ja) 直列接続型太陽電池
JPH0955522A (ja) トンネルダイオード
JP5983716B2 (ja) Ｉｉｉ−ｖ族化合物半導体受光素子
JP4179825B2 (ja) 半導体素子
JPH08162659A (ja) 太陽電池
JP5794288B2 (ja) 受光素子アレイ及びエピタキシャルウェハ
KR950009630B1 (ko) 진성 다중 양자 우물층을 갖는 광스위치 소자 어레이의 제조방법
JP2011060855A (ja) 受光素子及びエピタキシャルウェハ

Legal Events

Date Code Title Description
A201 Request for examination
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20160818

Year of fee payment: 4

LAPS Lapse due to unpaid annual fee