JP3183931B2 - 半導体受光素子 - Google Patents
半導体受光素子Info
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Description
【０００１】
【産業上の利用分野】本発明は、半導体受光素子に関
し、特に光通信用に用いられる半導体受光素子に関す
る。
し、特に光通信用に用いられる半導体受光素子に関す
る。
【０００２】
【従来の技術】化合物半導体受光素子は、光通信用や光
情報処理用の高感度長波長受光器として実用化されてい
るが、中でもＩｎＧａＡｓを用いた波長１．３μｍある
いは１．５５μｍ帯に対する半導体受光素子は、大容量
長距離光通信用として広く使われている。
情報処理用の高感度長波長受光器として実用化されてい
るが、中でもＩｎＧａＡｓを用いた波長１．３μｍある
いは１．５５μｍ帯に対する半導体受光素子は、大容量
長距離光通信用として広く使われている。
【０００３】このＩｎＧａＡｓを使ったｐｉｎホトダイ
オードの従来例を図６に示す。ｎ+ −ＩｎＰ基板１上
に、キャリア濃度５Ｅ１５〜２Ｅ１６cm-3、層厚１μｍ
程度のｎ−ＩｎＰ緩衝層２ａ、キャリア濃度１Ｅ１４〜
１Ｅ１６cm-3、層厚２〜５μｍのｎ- −ＩｎＧａＡｓ光
吸収層３ａ、キャリア濃度１Ｅ１５〜３Ｅ１６cm-3、層
厚０．５〜２μｍのｎ−ＩｎＰ窓層４を順次気相成長法
により成長させたエピタキシャルウェハに、受光部とし
てキャリア濃度１Ｅ１７〜１Ｅ２０cm-3のｐ+ −ＩｎＰ
領域５をＺｎの封止拡散により選択的に形成する。
オードの従来例を図６に示す。ｎ+ −ＩｎＰ基板１上
に、キャリア濃度５Ｅ１５〜２Ｅ１６cm-3、層厚１μｍ
程度のｎ−ＩｎＰ緩衝層２ａ、キャリア濃度１Ｅ１４〜
１Ｅ１６cm-3、層厚２〜５μｍのｎ- −ＩｎＧａＡｓ光
吸収層３ａ、キャリア濃度１Ｅ１５〜３Ｅ１６cm-3、層
厚０．５〜２μｍのｎ−ＩｎＰ窓層４を順次気相成長法
により成長させたエピタキシャルウェハに、受光部とし
てキャリア濃度１Ｅ１７〜１Ｅ２０cm-3のｐ+ −ＩｎＰ
領域５をＺｎの封止拡散により選択的に形成する。
【０００４】その後、結晶表面に膜厚１９００ÅのＳｉ
ＮX 膜を成長させて反射防止膜を兼ねた表面保護膜９を
形成し、受光領域内にリング状に結晶表面まで穴開けを
行い、ここにＴｉとＰｔを順次蒸着した後、４６０℃の
高温熱処理を行い、ｐ側接触電極６ａを形成する。この
後、Ｔｉ、Ｐｔ、Ａｕを順次蒸着して接触電極の保護と
外部回路への接続のためのパッド電極７を形成し、同様
に素子裏面にもＡｕＧｅを蒸着してｎ側電極８を形成す
ることにより、従来のｐｉｎホトダイオードを製造して
いる。
ＮX 膜を成長させて反射防止膜を兼ねた表面保護膜９を
形成し、受光領域内にリング状に結晶表面まで穴開けを
行い、ここにＴｉとＰｔを順次蒸着した後、４６０℃の
高温熱処理を行い、ｐ側接触電極６ａを形成する。この
後、Ｔｉ、Ｐｔ、Ａｕを順次蒸着して接触電極の保護と
外部回路への接続のためのパッド電極７を形成し、同様
に素子裏面にもＡｕＧｅを蒸着してｎ側電極８を形成す
ることにより、従来のｐｉｎホトダイオードを製造して
いる。
【０００５】このｐｉｎホトダイオードに逆バイアスを
かけることによって、光吸収層であるＩｎＧａＡｓ層内
に空乏層が広がる。そしてこのＩｎＧａＡｓ層のバンド
ギャップエネルギーに相当する波長１．６７μｍ以下の
光、例えば１．３μｍの光が入射した場合、空乏化され
た光吸収層内において光電効果によるキャリアが生成さ
れる。生成されたキャリアは空乏層内の２０〜１００ｋ
Ｖ／cmの内部電界によって飽和速度まで加速され、ホト
カレントとして外部回路へ取り出される。
かけることによって、光吸収層であるＩｎＧａＡｓ層内
に空乏層が広がる。そしてこのＩｎＧａＡｓ層のバンド
ギャップエネルギーに相当する波長１．６７μｍ以下の
光、例えば１．３μｍの光が入射した場合、空乏化され
た光吸収層内において光電効果によるキャリアが生成さ
れる。生成されたキャリアは空乏層内の２０〜１００ｋ
Ｖ／cmの内部電界によって飽和速度まで加速され、ホト
カレントとして外部回路へ取り出される。
【０００６】このｐｉｎホトダイオードにアナログ伝送
光通信の場合のように１ｍＡ以上のホトカレントの生じ
る光入射が行われると、ＩｎＧａＡｓ光吸収層内に高密
度にキャリアが発生し、ＩｎＧａＡｓ層内に印加された
電界が多量の生成キャリアによって打ち消されるために
内部電界が低下する（空間電荷効果）。そのため空乏層
内の電界分布が歪むことによりＩｎＧａＡｓ層内を走行
するキャリアに速いキャリアと遅いキャリアが発生す
る。これが原因となって２次相互変調歪みが発生しアナ
ログ伝送特性を劣化させる要因となる。
光通信の場合のように１ｍＡ以上のホトカレントの生じ
る光入射が行われると、ＩｎＧａＡｓ光吸収層内に高密
度にキャリアが発生し、ＩｎＧａＡｓ層内に印加された
電界が多量の生成キャリアによって打ち消されるために
内部電界が低下する（空間電荷効果）。そのため空乏層
内の電界分布が歪むことによりＩｎＧａＡｓ層内を走行
するキャリアに速いキャリアと遅いキャリアが発生す
る。これが原因となって２次相互変調歪みが発生しアナ
ログ伝送特性を劣化させる要因となる。
【０００７】上記した空間電荷効果を抑えるためには、
光吸収層であるＩｎＧａＡｓ層を薄くしかつそのキャリ
ア濃度を５Ｅ１５cm-3以下にすることが有効であること
が知られている。
光吸収層であるＩｎＧａＡｓ層を薄くしかつそのキャリ
ア濃度を５Ｅ１５cm-3以下にすることが有効であること
が知られている。
【０００８】
【発明が解決しようとする課題】上記した空間電荷効果
を抑えるためにＩｎＧａＡｓ光吸収層を薄くしかつその
キャリア濃度を低濃度化した場合、光の吸収領域が減少
するため量子効率の低下を招き、また低濃度領域の幅が
減少するため空乏層幅が減少して素子容量の増加を招き
高速動作が阻害されるという問題点が生じる。
を抑えるためにＩｎＧａＡｓ光吸収層を薄くしかつその
キャリア濃度を低濃度化した場合、光の吸収領域が減少
するため量子効率の低下を招き、また低濃度領域の幅が
減少するため空乏層幅が減少して素子容量の増加を招き
高速動作が阻害されるという問題点が生じる。
【０００９】
【課題を解決するための手段】本発明の半導体受光素子
は、ｎ導電型ＩｎＰ半導体基板上に、順次、ｎ導電型で
キャリア濃度５Ｅ１４乃至５Ｅ１５ｃｍ−３、層厚１．
５乃至２．５μｍのＩｎＰ緩衝層（バンドギャップ：Ｅ
ｇ１）と、ｎ導電型でキャリア濃度５Ｅ１５ｃｍ −３ 以
下、層厚１．３乃至２μｍのＩｎＧａＡｓ光吸収層（Ｅ
ｇ２）と、ｎ導電型でキャリア濃度が１Ｅ１５乃至３Ｅ
１６ｃｍ−３かつ層厚が０．５乃至３μｍのＩｎＰ窓層
（Ｅｇ３）（但し、Ｅｇ１＝Ｅｇ３＞Ｅｇ２）を成長さ
せてｎ導電型ヘテロ構造半導体基体を作成し、前記窓層
内にｐ導電型不純物を前記光吸収層の０．１乃至０．５
μｍの深さに到達するように導入して選択的にｐ導電型
領域を形成し、前記ｐ導電型領域に接触抵抗率が１Ｅ−
６Ωｃｍ −２ 以下であるＡｕＺｎ合金接触電極を形成し
たものである。
は、ｎ導電型ＩｎＰ半導体基板上に、順次、ｎ導電型で
キャリア濃度５Ｅ１４乃至５Ｅ１５ｃｍ−３、層厚１．
５乃至２．５μｍのＩｎＰ緩衝層（バンドギャップ：Ｅ
ｇ１）と、ｎ導電型でキャリア濃度５Ｅ１５ｃｍ −３ 以
下、層厚１．３乃至２μｍのＩｎＧａＡｓ光吸収層（Ｅ
ｇ２）と、ｎ導電型でキャリア濃度が１Ｅ１５乃至３Ｅ
１６ｃｍ−３かつ層厚が０．５乃至３μｍのＩｎＰ窓層
（Ｅｇ３）（但し、Ｅｇ１＝Ｅｇ３＞Ｅｇ２）を成長さ
せてｎ導電型ヘテロ構造半導体基体を作成し、前記窓層
内にｐ導電型不純物を前記光吸収層の０．１乃至０．５
μｍの深さに到達するように導入して選択的にｐ導電型
領域を形成し、前記ｐ導電型領域に接触抵抗率が１Ｅ−
６Ωｃｍ −２ 以下であるＡｕＺｎ合金接触電極を形成し
たものである。
【００１０】
【実施例】次に、本発明の実施例について図面を参照し
て説明する。図１は本発明の第１の実施例を示す断面図
である。同図に示されるように、ｎ+ −ＩｎＰ基板１上
に気相成長法により、キャリア濃度５Ｅ１４〜５Ｅ１５
cm-3、層厚１．５〜２．５μｍが好ましいｎ- −ＩｎＰ
緩衝層２を、キャリア濃度１Ｅ１５cm-3、層厚２μｍ
に、キャリア濃度１Ｅ１５〜５Ｅ１５cm-3、層厚１．３
μｍ〜２μｍが好ましいｎ- −ＩｎＧａＡｓ光吸収層３
を、キャリア濃度３Ｅ１５cm-3、層厚１．７μｍに、キ
ャリア濃度１Ｅ１５〜３Ｅ１６cm-3、層厚０．５〜３μ
ｍが好ましいｎ−ＩｎＰ窓層４を、キャリア濃度１Ｅ１
６cm-3、層厚１μｍに、それぞれ成長させる。
て説明する。図１は本発明の第１の実施例を示す断面図
である。同図に示されるように、ｎ+ −ＩｎＰ基板１上
に気相成長法により、キャリア濃度５Ｅ１４〜５Ｅ１５
cm-3、層厚１．５〜２．５μｍが好ましいｎ- −ＩｎＰ
緩衝層２を、キャリア濃度１Ｅ１５cm-3、層厚２μｍ
に、キャリア濃度１Ｅ１５〜５Ｅ１５cm-3、層厚１．３
μｍ〜２μｍが好ましいｎ- −ＩｎＧａＡｓ光吸収層３
を、キャリア濃度３Ｅ１５cm-3、層厚１．７μｍに、キ
ャリア濃度１Ｅ１５〜３Ｅ１６cm-3、層厚０．５〜３μ
ｍが好ましいｎ−ＩｎＰ窓層４を、キャリア濃度１Ｅ１
６cm-3、層厚１μｍに、それぞれ成長させる。
【００１１】このエピタキシャルウェハ上に拡散マスク
となるＳｉＯ2 膜をＣＶＤ法により成長させ、受光部分
に５０μｍφの穴開けを行った後、例えばＺｎの封止拡
散により接合部深さが窓層４と光吸収層３の界面から光
吸収層３内に０．１〜０．５μｍであることが好まし
い、キャリア濃度１Ｅ１７〜１Ｅ２０cm-3のｐ+ 領域５
を０．３μｍの深さに到達するように形成する。
となるＳｉＯ2 膜をＣＶＤ法により成長させ、受光部分
に５０μｍφの穴開けを行った後、例えばＺｎの封止拡
散により接合部深さが窓層４と光吸収層３の界面から光
吸収層３内に０．１〜０．５μｍであることが好まし
い、キャリア濃度１Ｅ１７〜１Ｅ２０cm-3のｐ+ 領域５
を０．３μｍの深さに到達するように形成する。
【００１２】その後、表面側に通常の方法で表面保護膜
９を成長させ、ｐ+ 領域５内にリング状に幅５μｍの溝
を開け、ここにＡｕＺｎの合金を抵抗加熱法により蒸着
し、続いて高温処理により接触抵抗率が１Ｅ−６Ω・cm
-2となるようにＡｕＺｎの合金化をおこない、ｐ側接触
電極６を形成する。この後ｐ側接触電極６を覆うように
Ｔｉ、Ｐｔ、Ａｕを順次蒸着し、パッド電極７を形成す
る。次に、ｎ+ −ＩｎＰ基板１の基板側を１００〜２０
０μｍの厚さとなるまで鏡面研磨し、その面にＡｕＧｅ
を蒸着しアロイ化を行ってｎ側電極８を形成する。
９を成長させ、ｐ+ 領域５内にリング状に幅５μｍの溝
を開け、ここにＡｕＺｎの合金を抵抗加熱法により蒸着
し、続いて高温処理により接触抵抗率が１Ｅ−６Ω・cm
-2となるようにＡｕＺｎの合金化をおこない、ｐ側接触
電極６を形成する。この後ｐ側接触電極６を覆うように
Ｔｉ、Ｐｔ、Ａｕを順次蒸着し、パッド電極７を形成す
る。次に、ｎ+ −ＩｎＰ基板１の基板側を１００〜２０
０μｍの厚さとなるまで鏡面研磨し、その面にＡｕＧｅ
を蒸着しアロイ化を行ってｎ側電極８を形成する。
【００１３】図２は、図１に示す構造のｐｉｎホトダイ
オードにおける光吸収層の厚さと２次の相互変調歪みお
よび量子効率の関係を示したものである。２次相互変調
歪み−７０ｄＢｃを得るためには、光吸収層の厚さを２
μｍ以下とする必要があり、また量子効率を７０％以上
とするためには１．３μｍ以上の光吸収層厚が必要とな
る。
オードにおける光吸収層の厚さと２次の相互変調歪みお
よび量子効率の関係を示したものである。２次相互変調
歪み−７０ｄＢｃを得るためには、光吸収層の厚さを２
μｍ以下とする必要があり、また量子効率を７０％以上
とするためには１．３μｍ以上の光吸収層厚が必要とな
る。
【００１４】図３は、図１に示す構造のｐｉｎホトダイ
オードと、構造を同じくしてｐ側接触電極にＴｉＰｔ
（接触抵抗率３Ｅ−３Ω・cm-2）を用いたものの２次相
互変調歪みを比較したものである。接触抵抗率の差によ
り約３０ｄＢｃの歪み量の差が出ている。
オードと、構造を同じくしてｐ側接触電極にＴｉＰｔ
（接触抵抗率３Ｅ−３Ω・cm-2）を用いたものの２次相
互変調歪みを比較したものである。接触抵抗率の差によ
り約３０ｄＢｃの歪み量の差が出ている。
【００１５】図４は、図１に示す構造のｐｉｎホトダイ
オードと、構造を同じくして緩衝層の濃度を従来例とお
なじ１Ｅ１６cm-3としたときの端子間容量を比較したも
のである。緩衝層のキャリア濃度を低濃度化することに
より空乏層を伸ばすことができるため、本実施例により
約０．２ｐＦの低容量化が実現されている。なお、緩衝
層のキャリア濃度を５Ｅ１５cm-3以下、層厚を１．５μ
ｍ以上とするのは端子間容量を所定の値以内に収めるた
めに必要なことであり、４Ｅ１５cm-3以上、２．５μｍ
以下とするのはこの範囲を超えても容量はほとんど変わ
らず製造上の困難性や製造時間の増大を招くことになる
からである。
オードと、構造を同じくして緩衝層の濃度を従来例とお
なじ１Ｅ１６cm-3としたときの端子間容量を比較したも
のである。緩衝層のキャリア濃度を低濃度化することに
より空乏層を伸ばすことができるため、本実施例により
約０．２ｐＦの低容量化が実現されている。なお、緩衝
層のキャリア濃度を５Ｅ１５cm-3以下、層厚を１．５μ
ｍ以上とするのは端子間容量を所定の値以内に収めるた
めに必要なことであり、４Ｅ１５cm-3以上、２．５μｍ
以下とするのはこの範囲を超えても容量はほとんど変わ
らず製造上の困難性や製造時間の増大を招くことになる
からである。
【００１６】図５に本発明の第２の実施例の裏面入射型
ｐｉｎホトダイオードの断面図を示す。ｎ+ −ＩｎＰ基
板１上に気相成長法により順次、キャリア濃度３Ｅ１５
cm-3、層厚２．２μｍのｎ- −ＩｎＰ緩衝層２、キャリ
ア濃度１Ｅ１５cm-3、層厚２μｍのｎ- −ＩｎＧａＡｓ
光吸収層３、キャリア濃度１Ｅ１６cm-3、層厚１μｍの
ｎ−ＩｎＰ窓層４を成長させる。このエピタキシャルウ
ェハ上に拡散マスクを形成し、Ｚｎの封止拡散によりキ
ャリア濃度１Ｅ１９cm-3のｐ+ 領域５を、接合深さが窓
層４と光吸収層３の界面から光吸収層３内に０．３μｍ
の深さまで到達するように形成する。
ｐｉｎホトダイオードの断面図を示す。ｎ+ −ＩｎＰ基
板１上に気相成長法により順次、キャリア濃度３Ｅ１５
cm-3、層厚２．２μｍのｎ- −ＩｎＰ緩衝層２、キャリ
ア濃度１Ｅ１５cm-3、層厚２μｍのｎ- −ＩｎＧａＡｓ
光吸収層３、キャリア濃度１Ｅ１６cm-3、層厚１μｍの
ｎ−ＩｎＰ窓層４を成長させる。このエピタキシャルウ
ェハ上に拡散マスクを形成し、Ｚｎの封止拡散によりキ
ャリア濃度１Ｅ１９cm-3のｐ+ 領域５を、接合深さが窓
層４と光吸収層３の界面から光吸収層３内に０．３μｍ
の深さまで到達するように形成する。
【００１７】その後、表面側に通常の方法で表面保護膜
９を成長させ、ｐ+ 領域５内に４０μｍの穴開けを行
い、ここにＡｕＺｎ合金を抵抗加熱法により蒸着し、続
いて高温処理を行って接触抵抗率が１Ｅ−６Ω・cm-2と
なるように合金化してｐ側接触電極６を形成する。この
後ｐ側接触電極６を覆うようにＴｉ、Ｐｔ、Ａｕを順次
蒸着してパッド電極７を形成する。
９を成長させ、ｐ+ 領域５内に４０μｍの穴開けを行
い、ここにＡｕＺｎ合金を抵抗加熱法により蒸着し、続
いて高温処理を行って接触抵抗率が１Ｅ−６Ω・cm-2と
なるように合金化してｐ側接触電極６を形成する。この
後ｐ側接触電極６を覆うようにＴｉ、Ｐｔ、Ａｕを順次
蒸着してパッド電極７を形成する。
【００１８】次に、ｎ+ −ＩｎＰ基板１の基板側を、基
板厚が１０〜２００μｍになるまで鏡面研磨し、その面
にＣＶＤ法により反射防止膜１０を形成する。反射防止
膜１０を円形にパターニングした後、受光領域に相当す
る部分をフォトレジストマスクで覆い、ＡｕＧｅを蒸着
しリフトオフを行った後アロイ化してｎ側電極８を形成
する。
板厚が１０〜２００μｍになるまで鏡面研磨し、その面
にＣＶＤ法により反射防止膜１０を形成する。反射防止
膜１０を円形にパターニングした後、受光領域に相当す
る部分をフォトレジストマスクで覆い、ＡｕＧｅを蒸着
しリフトオフを行った後アロイ化してｎ側電極８を形成
する。
【００１９】このように形成された裏面入射型ｐｉｎホ
トダイオードでは、−８０ｄＢｃ以下の低歪み特性、か
つ０．８ｐＦ以下の低端子間容量特性が得られる。裏面
入射型受光素子の場合、光吸収層内で吸収されきれずに
透過した光がｐ側接触電極６によって反射され再び光吸
収層３内に戻るため、光吸収層の厚さを実効的に２倍と
することができ９０％以上の高い量子効率が得られる。
トダイオードでは、−８０ｄＢｃ以下の低歪み特性、か
つ０．８ｐＦ以下の低端子間容量特性が得られる。裏面
入射型受光素子の場合、光吸収層内で吸収されきれずに
透過した光がｐ側接触電極６によって反射され再び光吸
収層３内に戻るため、光吸収層の厚さを実効的に２倍と
することができ９０％以上の高い量子効率が得られる。
【００２０】
【発明の効果】以上説明したように、本発明は、光吸収
層のキャリア濃度を低く抑えその層厚を薄くするととも
に緩衝層のキャリア濃度を低くかつ狭い範囲に納めその
層厚を厚くしたものであるので、２次相互変調歪みを低
く抑えながら必要な量子効率を確保することができる。
また、緩衝層内に空乏層を延ばすことができるため低端
子間容量を実現することができ、高速動作特性を改善す
ることができる。
層のキャリア濃度を低く抑えその層厚を薄くするととも
に緩衝層のキャリア濃度を低くかつ狭い範囲に納めその
層厚を厚くしたものであるので、２次相互変調歪みを低
く抑えながら必要な量子効率を確保することができる。
また、緩衝層内に空乏層を延ばすことができるため低端
子間容量を実現することができ、高速動作特性を改善す
ることができる。
【図１】 本発明の第１の実施例の断面図。
【図２】 本発明の第１の実施例の光吸収層厚と２次相
互変調歪みおよび量子効率の関係を示す図。
互変調歪みおよび量子効率の関係を示す図。
【図３】 本発明の第１の実施例とＴｉＰｔ電極を有す
る素子の２次相互変調歪みとを比較した図。
る素子の２次相互変調歪みとを比較した図。
【図４】 本発明の第１の実施例と高キャリア濃度の緩
衝層を有する素子との素子容量を比較した図。
衝層を有する素子との素子容量を比較した図。
【図５】 本発明の第２の実施例の断面図。
【図６】 従来例の断面図。
１ ｎ+ −ＩｎＰ基板 ２ ｎ- −ＩｎＰ緩衝層 ２ａ ｎ−ＩｎＰ緩衝層 ３、３ａ ｎ- −ＩｎＧａＡｓ光吸収層 ４ ｎ−ＩｎＰ窓層 ５ ｐ+ 領域 ６、６ａ ｐ側接触電極 ７ パッド電極 ８ ｎ側電極 ９ 表面保護膜 １０ 反射防止膜
フロントページの続き (56)参考文献 特開 昭63−58976（ＪＰ，Ａ) 特開 平２−231775（ＪＰ，Ａ) 特開 平３−256370（ＪＰ，Ａ) 特開 平１−297868（ＪＰ，Ａ) 特開 昭64−49281（ＪＰ，Ａ) 特開 平１−239973（ＪＰ，Ａ)
Claims (1)
- 【請求項１】 ｎ導電型ＩｎＰ半導体基板上に、ｎ導電
型でキャリア濃度が５Ｅ１４乃至５Ｅ１５ｃｍ−３かつ
層厚が１．５乃至２．５μｍのＩｎＰ緩衝層、ｎ導電型
でキャリア濃度が５Ｅ１５ｃｍ−３以下かつ層厚が１．
３乃至２μｍのＩｎＧａＡｓ光吸収層およびｎ導電型で
キャリア濃度が１Ｅ１５乃至３Ｅ１６ｃｍ−３かつ層厚
が０．５乃至３μｍのＩｎＰ窓層が形成され、窓層内に
前記光吸収層の０．１乃至０．５μｍの深さに到達する
ｐ導電型の拡散層が形成されている半導体受光素子であ
って、前記ｐ導電型の拡散層には、接触抵抗率が１Ｅ−
６Ωｃｍ −２ 以下であるＡｕＺｎ合金接触電極が形成さ
れていることを特徴とする半導体受光素子。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP03428792A JP3183931B2 (ja) | 1992-01-24 | 1992-01-24 | 半導体受光素子 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP03428792A JP3183931B2 (ja) | 1992-01-24 | 1992-01-24 | 半導体受光素子 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05206497A JPH05206497A (ja) | 1993-08-13 |
| JP3183931B2 true JP3183931B2 (ja) | 2001-07-09 |
Family
ID=12409947
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP03428792A Expired - Fee Related JP3183931B2 (ja) | 1992-01-24 | 1992-01-24 | 半導体受光素子 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3183931B2 (ja) |
Families Citing this family (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4586856B2 (ja) | 2008-02-06 | 2010-11-24 | ソニー株式会社 | 半導体受光素子およびその製造方法ならびに光通信装置 |
| JP5061971B2 (ja) * | 2008-03-10 | 2012-10-31 | 住友電気工業株式会社 | 半導体受光素子を製造する方法 |
| KR101308761B1 (ko) * | 2009-09-07 | 2013-09-17 | 스미토모덴키고교가부시키가이샤 | Ⅲ-ⅴ족 화합물 반도체 수광 소자, ⅲ-ⅴ족 화합물 반도체 수광 소자를 제작하는 방법, 수광 소자 및 에피택셜 웨이퍼 |
| JP4702474B2 (ja) * | 2009-09-07 | 2011-06-15 | 住友電気工業株式会社 | Ｉｉｉ−ｖ族化合物半導体受光素子、及びｉｉｉ−ｖ族化合物半導体受光素子を作製する方法 |
| JP5391945B2 (ja) * | 2009-09-07 | 2014-01-15 | 住友電気工業株式会社 | 受光素子及びエピタキシャルウェハ |
| JP5776745B2 (ja) * | 2013-10-15 | 2015-09-09 | 住友電気工業株式会社 | 受光素子及びエピタキシャルウェハ |
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