KR20110070987A - 기판 상에 땜납 용착물을 형성하는 방법 - Google Patents

기판 상에 땜납 용착물을 형성하는 방법 Download PDF

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complex
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잉고 에베르트
스펜 람프레히트
카이-옌스 마테야트
토마스 플리트
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아토테크더치랜드게엠베하
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Abstract

i) 적어도 하나의 접촉 영역을 포함하는 전기 회로 소자를 갖춘 표면을 갖는 기판을 제공하는 단계,
ii) 기판의 표면에 배치되어 적어도 하나의 접촉 영역을 노출하도록 패턴화된 땜납 마스크 층을 형성하는 단계,
iii) 땜납 마스크 층 및 적어도 하나의 접촉 영역을 포함하는 전체 기판 영역과 기판의 표면 상에 도전성 층을 제공하기에 적합한 용액을 접촉시키는 단계,
iv) 도전성 층 상에 주석 또는 주석 합금을 함유하는 땜납 용착물 층을 전해도금하는 단계, 및
v) 적어도 하나의 접촉 영역 상에서 땜납 용착물 층을 남겨두고 땜납 마스크 층 영역으로부터 땜납 용착물 층과 도전성 층 양자를 제거하기에 충분하도록 주석 또는 주석 합금을 포함하는 땜납 용착물 층과 도전성 층의 소정량을 에칭시키는 단계를 포함하는 것을 특징으로 하는, 기판 상에 땜납 용착물을 형성하는 방법이 기재되어 있다.

Description

기판 상에 땜납 용착물을 형성하는 방법{METHOD TO FORM SOLDER DEPOSITS ON SUBSTRATES}
본 발명은 전해도금에 의한 땜납 용착물의 형성, 특히 플립 칩 (flip chip) 패키지, 더 자세하게는 주석 및 주석 합금의 전해도금에 의해 형성된 플립 칩 조인트와 보드 대 보드 땜납 조인트에 관한 것이다.
1960 년대 초반 IBM 사에 의한 플립 칩 기술의 도입으로 인해, 플립 칩 장치가, 실리콘 칩과 세라믹 기판 간의 열팽창 미스매치가 중요하지 않은 값비싼 세라믹 기판 상에 장착되어 왔다. 와이어 접합 기술과 비교하여, 플립 칩 기술은 더 높은 패키징 밀도 (더 낮은 장치 프로파일) 와 더 높은 전기 성능 (가능한 짧은 리드 및 낮은 인덕턴스) 을 제공할 수 있다. 이에 기초하여, 플립 칩 기술은 세라믹 기판 상에서 고온 땜납 (제어된 붕괴식 (controlled-collapse) 칩 연결, C4) 을 사용하여 지난 40 년 동안 산업적으로 실시되고 있다. 그러나, 최근, 최신 전자 제품의 소형화의 트랜드를 위한 고밀도, 고속 및 저가의 반도체 장치의 요구에 의해, 실리콘 칩과 유기 보드 구조간의 열팽창 미스매치에 의해 유도된 열 응력을 완화시키기 위해서 에폭시 언더필 (epoxy underfill) 에 의한 저비용 유기 회로판 (예컨대, 인쇄 회로판 또는 기판) 상에 장착된 칩 장치가, 분명히 폭발적으로 성장하고 있다. 저온 플립 칩 조인트와 유기 회로판의 주목할만한 출현은, 현재 산업분야에서 플립 칩 장치의 제조용의 저가의 용액을 가능케한다.
현재의 저비용 플립 칩 기술에서, 반도체 집적 회로 (IC) 칩의 상부면은 전기 접촉 패드의 배열체를 갖는다. 유기 회로판은, 또한 접점의 대응 그리드를 갖는다. 저온 땜납 범프 또는 다른 도전성 접착 재료가 칩과 회로판 사이에서 배치되고 적절하게 정렬된다. 칩이 위아래가 뒤집혀 회로판 상에 장착되며, 땜납 범프 또는 도전성 접착 재료가 칩과 회로판 간의 전기적 입력/출력 (I/O) 과 기계적 상호 연결을 제공한다. 땜납 범프 조인트를 위해, 유기 언더필 봉지재 (encapsulant) 가 열적 미스매치를 구속하고 땜납 조인트에서의 응력을 낮추기 위해서 칩과 회로판 사이의 갭에 추가로 배분될 수도 있다.
일반적으로, 땜납 조인트에 의한 플립 칩 조립체를 얻기 위해서, 땜납 범프, 금 범프 또는 구리 범프와 같은 금속 범프가 칩의 패드 전극 표면상에 일반적으로 미리 형성되는데, 범프는 스터드 범프, 볼 범프, 칼럼형 범프 또는 다른 범프와 같은 임의의 형상을 가질 수 있다. 통상 저온 땜납을 사용한 대응하는 땜납 범프 (또는, 프리땜납 범프라 함) 가 회로판의 접촉 영역 상에 형성된다. 리플로우 온도에서, 칩이 땜납 조인트에 의해 회로판 상에 결합된다. 언더필 봉지재의 분배 후에, 이에 의해 플립 칩 장치가 구조된다. 이러한 방법은 당업자에게 공지되어 있으며, 땜납 조인트를 이용한 플립 칩 장치의 통상적인 예시는, 예컨대 미국 특허 7,098,126 (H.-K. Hsieh 등) 에 기재되어 있다.
현재, 회로판 상에 프리땜납 범프를 형성하는 가장 일반적인 방법은 스텐실 인쇄 (stencil printing) 방법이다. 스텐실 인쇄 방법에 대한 일부의 이전의 제안들은, 미국 특허 5,203,075 (C.G. Angulas 등), 미국 특허 5,492,266 (K.G. Hoebener 등) 및 미국 특허 5,828,128 (Y. Higashiguchi 등) 에 개시되어 있다. 플립 칩 조립체를 위한 땜납 범핑 기술은 범프의 피치와 크기의 소형화 양자에 관한 설계 고려사항을 필요로 한다. 실제 경험상, 스텐실 인쇄는, 범프 피치가 0.15 ㎜ 미만으로 감소한다면 실행 불가할 것이다. 이에 반해, 전해도금에 의해 부착된 땜납 범프는 범프 피치를 0.15 ㎜ 미만으로 추가로 감소시키는 능력을 제공한다. 플립 칩 접합을 위해 회로판 상에 범프를 전해도금하는 것에 관한 이전의 제안들은 미국 특허 5,391,514 (T.P. Gall 등) 및 미국 특허 5,480,835 (K.G. Hoebener 등) 에 기재되어 있다. 회로판 상의 전해 도금 땜납 범핑이 스텐실 인쇄에서 더 미세한 범프 피치를 제공하고 있지만, 초기 구현을 위해 수차례의 시도가 존재한다.
유기 기판 상에 땜납을 형성하기 위한 다단 공정이 미국 특허 7,098,126 (H.-K. Hsieh 등) 에 기재되어 있다. 이 방법에서, 초기에, 적어도 하나의 접촉 영역을 포함하는 전기 회로 소자를 지니는 표면을 포함하는 유기 회로판을 제공한다. 그 땜납 마스크 층이 보드 표면에 배치되어 패드를 노출하기 위해서 패턴화된다. 후속하여, 금속 시드 층이, 보드 표면상에서, 물리적 기상 증착, 화학적 기상 증착, 촉매 구리의 사용에 의한 무전해 도금, 또는 촉매 구리의 사용에 의한 전해도금에 의해 부착된다. 패드에 위치된 적어도 하나의 개구를 갖는 레지스트 층이 금속 시드 층 위에 형성된다. 이후, 땜납 재료가 전해도금에 의해 개구에 형성된다. 마지막으로, 레지스트와 이 레지스트 밑의 금속 시드 층이 제거된다. 이 방법을 적용하기 위해서, 공정 효율의 전체적인 관점으로부터 원치않는 다양한 패턴화 단계가 요구된다. 게다가, 이 방법은, 인접한 접촉 영역 간의 거리 (피치) 가 전자 장치의 소형화의 결과로서 매우 작다면 그의 제한을 갖는다.
회로판의 도전성 범프 구조의 제조 방법은 미국 2006/0219567 A1 에 기재되어 있다. 땜납 재료는, 땜납 마스크에 의해 부분적으로 보호되고, 이후 땜납 재료 코팅된 연결 패드가 후속 에칭 단계중 보호되도록 패턴화된 땜납 재료의 층 상에 에칭 레지스트의 부착이 후속되는 기판 상에 전해도금된다. 이후, 땜납 용착물을 위해 요구되지 않는 땜납 재료가 연결 패드 상에서 에칭 레지스트 보호 땜납 용착물 만을 남겨두게 에칭된다.
이에 따라, 본 발명의 목적은, 감소된 수의 공정 단계를 포함하는 회로판과 같은 기판 상에 땜납 용착물을 형성하는 방법을 제공하는 것이다. 게다가, 매우 미세한 구조상에 땜납 용착물을 형성하는데 적합한 높은 균일성의 땜납 재료를 생산하는 도금 방법을 제공하는 것이다.
따라서, 본 발명의 대상은 기판 상에 땜납 적층물의 균일 층을 생산하기 위해서 주석 및 주석 합금의 전해도금 방법을 적용하는 것이다. 이러한 도금욕은 보이드 및 딤플을 남겨두지 않고 높은 어스팩트비를 갖는 리세스 구조를 채우는데 적합해야 한다.
본 발명의 다른 대상은, 땜납 레지스트 개구가 상이한 치수를 가질때라도 균일하게 적용가능한 감소된 수의 도금 단계를 갖는 땜납 부착 방법을 제공하는 것이다.
본 발명의 또다른 대상은, 플립 칩 조인트를 형성하기 위해서 전해도금 땜납을 생산하고 보드와 보드 땜납 조인트에 사용되는 인쇄 기판과 같은 비도전성 기판 상에 금속 시드 층을 형성하는 방법을 제공한다.
요약하면, 전해 도금 땜납의 제조 방법은 플립 칩 조인트 및 보드와 보드 땜납 조인트를 형성하기 위해 기판 상에 전해도금 땜납 용착물을 제조하는 방법이 개시된다. 본 발명에 따르면, 적어도 하나의 접촉 영역을 포함하는 전기 회로 소자를 지니는 표면을 포함하는 회로판와 같은 비도전성 기판이 제공된다. 이러한 접촉 영역은, 임의의 도전성 표면 영역, 예컨대, 기판 외부에서 마주하는 접촉 패드 또는 회로 소자의 최상부 영역일 수 있다.
기판의 표면의 일부분에 땜납 마스크를 적용한 후에, 도전성 시드 층이 전체 표면 영역에 형성된다. 선택적으로, 시드 층의 부착 이전에, 땜납 마스크 층은 추가의 비도전성 층, 예컨대, 레지스트에 의해 높이가 향상될 수 있다. 이는 후속으로 도금되는 땜납 용착물의 체적 증가를 유발한다. 도전성 층 상에 주석 또는 주석 합금을 포함하는 땜납 재료 층이 땜납 용착물을 형성하기 위해서 기판의 도전성 영역 상에 도금된다. 이후, 초과의 땜납 재료가 땜납 용착물을 형성하기 위해서 적어도 하나의 접촉 영역 상에 땜납 용착물을 남겨두고 땜납 마스크 층으로부터 땜납 재료를 제거하기에 충분한 양이 에칭된다. 게다가, 땜납 마스크 층 영역으로부터 도정성 시드 층이, 바람직하게는 동일한 공정 단계에서 제거된다.
본 발명의 다른 대상은, 플립 칩 땜납 조인트와 보드 대 보드 땜납 조인트를 형성하기 위해 기판 상에 전해 도금 땜납 용착물을 제조하는 방법을 제공하며, 선택적으로, 전기 회로 소자가 프린트 및 에칭 공정에 의해 형성된다.
선택적으로, 금속 또는 금속 합금의 추가 층이, 초과의 땜납 재료를 에칭한 후에 땜납 용착물 상에 부착된다. 상기 금속의 추가 층은 리플로우중 전해도금 땜납 용착물 층에 의해 땜납 합금을 형성한다.
도 1 은 평면형 전해도금 땜납 재료 층을 갖는 땜납 마스크가 형성된 패드를 얻는 방법을 도시한다.
도 2 는 평면형 전해도금 땜납 재료 층을 갖는 땜납 마스크없이 형성된 패드를 얻는 방법을 도시한다.
도 3 은 평면형 전해도금 땜납 재료 층을 소유하는 블라인드 마이크로 비아 (BMV) 를 갖는 땜납 마스크가 형성된 패드를 얻는 방법을 도시한다.
도 4 는 평면형 전해도금 땜납 재료 층을 소유하는 블라인드 마이크로 비아 (BMV) 를 갖는 땜납 마스크없이 형성된 패드를 얻는 방법을 도시한다.
도 5 는 리플로우 프로세스를 받게되는 전해도금 땜납 재료 층의 각각의 높이를 갖는 땜납 마스크가 형성된 패드를 얻는 방법을 도시한다..
도 6 은 리플로우 프로세스를 받게되는 전해도금 땜납 재료 층의 각각의 높이를 갖는 땜납 마스크없이 형성된 패드를 얻는 방법을 도시한다..
도 7 은 리플로우 프로세스를 받게되는 각각의 높이의 전해도금 땜납 재료 층을 소유하는 블라인드 마이크로 비아 (BMV) 를 갖는 땜납 마스크가 형성된 패드를 얻는 방법을 도시한다.
도 8 은 리플로우 프로세스를 받게되는 각각의 높이의 전해도금 땜납 재료 층을 소유하는 블라인드 마이크로 비아 (BMV) 를 갖는 땜납 마스크없이 형성된 패드를 얻는 방법을 도시한다.
도 9 는 땜납 용착물의 체적 증가에 대한 추가의 레지스트를 적용하는 전해도금 땜납 재료 층의 각각의 높이를 갖는 땜납 마스크없이 형성된 패드를 얻는 방법을 도시한다.
도 10 은 추가의 땜납 체적 (땜납 범프) 을 포함하는 도 4 의 실시형태와 도 1 의 실시형태에 따라 평면식 구조의 결합을 도시한다.
도 11 은 땜납을 리플로우시킴으로써 얻어지는 프리-볼드 (pre-balled) 구조를 갖는 추가의 땜납 체적 (땜납 범프) 을 포함하는 도 4 의 실시형태와 도 1 의 실시형태에 따른 평면식 구조의 결합을 도시한다.
도 12 는 평면식 전해도금 땜납 용착물을 소유하는 블라인드 마이크로 비아 (BMV) 를 갖는 땜납 마스크가 형성된 패드를 얻는 방법을 도시한다.
도 13 은 평면형 전해도금 땜납 용착물과 배리어 층을 소유하는 블라인드 마이크로 비아 (BMV) 를 갖는 땜납 마스크가 형성된 패드를 얻는 방법을 도시한다.
도 14 는 평면형 전해도금 땜납 용착물을 소유하는 부착식 블라인드 마이크로 비아를 갖는 땜납 마스크가 형성된 패드를 얻는 방법을 도시한다.
본 발명은 주석 또는 주석 합금 층을 전해도금함으로써 기판에 땜납 용착물을 형성하는 방법을 제공한다. 이 공정은 특히, 양호한 도금 균일성을 갖는 땜납 범프를 형성할 수 있는 회로판 상에 땜납 범프를 제조하는 데에 적합하다. 이 방법은 하기에 더욱 상세히 설명한다. 본원에 도시된 도면은 공정의 단순 예시이다. 이들 도면은 일정비율로 축소 도시된 것이 아니며, 즉 칩 패키지 구조에서 다양한 층의 실제 치수 또는 모양을 반영하지는 않는다. 명세서 전체를 통해 동일 부재에는 동일 부호를 사용한다.
이하, 도 1a 에 대해 참조하면, 본 발명의 바람직한 실시형태에 따르면, 그의 표면 상에 접촉 영역 실시형태로서 접촉 패드 (104) 를 갖는 비도전성 기판 (105) 이 제공된다. 비도전성 기판 (105) 은 에폭시 수지, 폴리이미드, 비스멜레이미드 트리아진 (bismeleimide triazine), 시아네이트 에스테르, 폴리벤조시클로부텐, 또는 이의 유리 섬유 복합물 등과 같은 유기 재료 또는 섬유 보강 유기 재료 또는 입자 보강 유기 재료 등으로 만들어질 수도 있는 회로판일 수 있다.
상기 접촉 패드 (104) 는, 통상 구리와 같은 금속 재료로 형성된다. 선택적으로, 배리어 층 (102) 은 접촉 패드 (104) 상에 형성되고, 예컨대, 니켈의 접착 층 또는 금 보호 층일 수 있다. 또한, 상기 배리어 층 (102) 은, 전해도금, 무전해 도금, 또는 물리적 기상 증착 등에 의해 만들어질 수 있는 니켈, 팔라듐, 은, 주석, 니켈/팔라듐, 크롬/티타늄, 팔라듐/금, 또는 니켈/팔라듐/금 등으로 만들어질 수도 있다. 땜납 마스크 층 (103) 은 회로 소자를 보호하고 절연을 제공하도록 상기 비도전성 기판 (105) 의 표면에 최종적으로 부착된다.
비도전성 표면 상에 전해도금에 의해 주석 또는 주석 합금을 포함하는 땜납 용착물을 제조하기 위해서는, 비도전성 표면 상에 형성된 도전성 시드 층이 전해도금을 개시하기 위해 요구된다. 이러한 시드 층 (101) 은 도 1b 에 도시되어 있다. 일반적으로, 시드 층은, 예컨대 종래의 비도전성 표면 제조 산업에서 무전해 부착에 의해 형성되는 것으로 잘 알려져 있다.
본 발명에 따르면, 도전성 시드 층이 접촉 패드 영역 (104) 과 땜납 마스크 영역 (103) 을 포함하는 비도전성 기판 (105) 의 전체 표면에 걸쳐 부착된다.
시드 금속 층은 전기 도전성이 있으며, 접착성을 제공하며, 금속 층의 상부 표면의 노출된 부분이 전해도금되게 하며, 접촉 영역의 기초를 이루는 금속으로의 후속 땜납 용착물 금속의 이동 (migration) 을 방지할 수 있다. 대안으로, 시드 금속 층은 2 개의 금속 층으로 구성될 수도 있다. 제 2 금속의 예는 구리인데, 이는 구리가 후속 전해도금을 위해 적절한 표면을 제공하기 때문이다.
비도전성 기판은 예컨대, "Handbuch der Leiterplattentechnik, Vol.4, 2003 년 292 ~ 300 페이지" 에 기재된 다양한 방법에 의해 활성화될 수 있다. 이러한 공정은 탄소 입자, Pd 콜로이드 또는 도전성 중합체를 포함하는 도전성 층의 형성을 포함한다. 탄소 입자의 사용을 포함하는 공정은 "일렉트로케미칼사 (Electochemicals)" 에 의해 개발되고 있으며, 예컨대, 상표명 "쉐도우 (Shadow)" 로 시판중이다. 다른 공정은 "맥더미드사 (MacDermid)" 에 의해 개발된 "블랙홀 (black hole)" 공정으로서 당업자에게 공지되어 있다. 팔라듐 콜로이드의 사용을 포함하는 공정은 "쉬플리 로날사 (Shipley Ronal)" 및 "아토텍사 (Atotech)" 에 의해 개발되고 있으며, 예컨대, 상표명 "크림슨 (Crimson)", "콘덕트론(Conductron)" 및 "네오팩트 (Neopact)" 로 각각 시판중이다.
도전성 중합체의 사용을 포함하는 공정은 "오엠아이 엔톤사 (OMI Enthone)" 및 "아토텍사" 에 의해 개발되고 있으며, 예컨대, 상표명 "디엠에스이 (DMSE)", "셀레오 씨피 (Seleo CP)" 및 "컴팩트 씨피 (Compact CP)" 로 각각 시판중이다.
이러한 공정 중 일부는 특허 문헌에 기재되어 있으며, 예시가 하기에 기재되어 있다:
유럽 특허 EP 0 616 053 호는 다음을 포함하는 비도전성 기판 (무전해 코팅이 없음) 에 금속 코팅을 도금하는 공정을 개시하고 있다:
a. 상기 기판과 귀금속/IV A 족 금속 졸 (sol) 을 포함하는 액티베이터를 접촉시켜 처리된 기판을 얻는 단계;
b. 상기 처리된 기판을,
(i) 구리(II), 은, 백금 또는 니켈 가용성 금속염 또는 이들의 혼합물,
(ii) IA 족 금속 수산화물, 및
(iii) 상기 금속염의 금속 이온을 위해 0.73 ~ 21.95 의 누적 포메이션 상수 로그 (log) K 를 갖는 유기 재료를 포함하는 착화제의 용액을 포함하는 pH 11 초과 ~ pH 13 의 자체 가속화 및 보충 침지 금속 조성물과 접촉시키는 단계.
이러한 공정은, 얇은 도전성 층이 후속 전해 코팅을 위해 사용될 수 있게 한다. 이러한 공정은 "커넥트 (Connect)" 공정으로서 당업자에게 공지되어 있다.
미국 특허 5,503,877 는 비금속 기판상에 금속 시드의 생성을 위한 복합물 콤파운드의 사용을 포함하는 비도전성 기판의 금속화를 개시한다. 이들 금속 시드는 후속의 전해도금을 위해 충분한 도전성을 제공한다. 이 공정은 소위 "네오강스 (Neoganth)" 공정으로서 당업자에게 공지되어 있다.
미국 특허 5,693,209 는 도전성 피롤 (pyrrole) 중합체의 사용을 포함하는 비도전성 기판의 금속화 공정에 관한 것이다. 이 공정은 "콤팩트 씨피 (Compact CP)" 공정으로서 당업자에게 공지되어 있다.
또한, 유럽 특허 1 390 568 B1 는 비도전성 기판의 전해 금속화에 관한 것이다. 이는 후속 전해도금을 위한 도전성 층을 얻기 위해서 도전성 중합체의 사용을 포함한다. 도전성 중합체는 티오펜 유닛 (thiophene units) 을 갖는다. 이 공정은 "셀레오 씨피 (Seleo CP)" 공정으로서 당업자에게 공지되어 있다.
마지막으로, 비도전성 기판은 콜로이달 또는 이오노게닉 (ionogenic) 팔라듐 이온을 함유하는 용액에 의해 활성화되고, 그의 방법은, 예컨대 "Handbuch der Leiterplattentechnik, Vol. 4, 2003 년, 307 ~ 311 페이지" 에 기재되어 있다.
얇은 중간 금속 코팅의 후속 무전해 도금이, 선택적으로 도전성 시드 층을 강화시키기 위해서 실행될 수 있다. 시드 층에 의해, 본 발명에 따른 땜납 용착물의 전해 도금이 실행될 수 있다.
본 발명에 따르면, 상기 도전성 시드 층 (101) 은 구리, 주석, 코발트, 주석-납 합금, 크롬-구리 합금, 티타늄/니켈 (2종 금속), 주석/구리, 크롬/크롬-구리 합금/구리, 또는 니켈/주석/구리 다중 층과 같은 금속 또는 합금 또는 금속의 다중 층으로 만들어질 수도 있다. 구리가 시드 층으로서 바람직하다.
본 발명의 바람직한 실시형태에 따르면, 상기 시드 층 (101) 은 무전해 도금 방법에 의해 형성될 수 있는데, 여기서, 촉매 금속으로 귀금속이 사용되지 않고, 촉매 금속으로서 구리가 사용된다. 비도전성 표면에 이러한 촉매 구리를 형성하는 통상의 예시는 미국 특허 3,993,491 및 3,993,848 에 개시되어 있다.
상기 시드 층 (101) 의 두께는, 바람직하게는 0.1 ㎜ 미만이고, 더 바람직하게는 0.0001 ㎜ ~ 0.005 ㎜ 이다. 땜납 재료에서 상기 시드 층 (101) 의 용해도에 따라, 상기 시드 층 (101) 은 땜납 용착물에 완벽하게 용해되거나 리플로우 (reflow) 프로세스 이후에 적어도 부분적으로 존재할 수 있다.
더 얇은 시드 층이 에칭 용액에서 바로 제거될 수 있어, 상기 비도전성 기판 (105) 을 에칭 용액에 침지하는데 필요한 시간이 단축될 수 있기 때문에, 더 얇은 상기 시드 층 (101) 이 바람직하다. 이러한 경우, 상기 에칭 용액에 의한 상기 땜납 마스크 층 (103) 의 파괴가 허용가능한 낮은 수준까지 저하될 것이다.
본 발명의 방법의 이점은, 땜납 용착물을 전해 도금하기 이전에 기판의 표면의 선택 영역 상에 레지스트 층이 도포될 필요없다는 것이다.
도 1c 를 참조하면, 주석 또는 주석 합금을 포함하는 땜납 재료 층 (100) 이 도전성 시드 층 (101) 상에 형성된다.
본 발명의 바람직한 실시형태에 따르면, 상기 땜납 재료 (100) 는 주석, 또는 납, 은, 구리, 비스무스, 안티몬, 아연, 니켈, 알루미늄, 마그네슘, 인듐, 텔루륨, 니켈 및 갈륨으로 구성된 군에선 선택된 원소와 주석의 혼합물에 의해 만들어진 주석 합금이다.
주석과 주석 합금 도금욕이 당업자에게 공지되어 있다. 도금을 위해 공통으로 사용되는 주석 또는 주석 합금 도금욕 조성 및 공정 파라미터는 다음과 같다.
도금욕의 다른 조성 중에서 Sn2 + 이온 소스, 산화 방지제, 및 계면활성제가 첨가될 수도 있다.
Sn2 + 이온 소스는 가용성 주석 함유 애노드일 수도 있으며, 또는 불용성 애노드가 가용성 Sn2 + 이온 소스로 사용된다. 주석 메탄 술폰산, Sn(MSA)2 은 그의 높은 용해도로 인해 바람직한 Sn2 + 이온 소스이다. 통상, Sn2 + 이온 소스의 농도는 도금욕 내로 Sn2 + 이온을 약 10 g/ℓ ~ 약 100 g/ℓ, 바람직하게는 약 15 g/ℓ ~ 약 95 g/ℓ, 더 바람직하게는 약 40 g/ℓ ~ 약 60 g/ℓ 을 제공하기에 충분하다. 예컨대, Sn(MSA)2 는 도금욕 내로 Sn2 + 이온을 약 30 g/ℓ ~ 약 60 g/ℓ 제공하도록 추가될 수도 있다.
바람직한 합금은 주석은 합금이다. 도금욕이 가용성 은염을 포함하는 이러한 경우, 질산염, 아세트산염 및 바람직하게는 메탄 설포네이트 (methane sulfonate) 가 통상 사용된다. 통상, Ag+ 이온 소스의 농도는 도금욕 내로 Ag+이온을 약 0.1 g/ℓ ~ 약 1.5 g/ℓ, 바람직하게는 약 0.3 g/ℓ ~ 약 0.7 g/ℓ, 더 바람직하게는 약 0.4 g/ℓ ~ 약 0.6 g/ℓ 을 제공하기에 충분하다. 예컨대, Ag(MSA) 가 도금욕 내로 Ag+ 이온을 약 0.2 g/ℓ ~ 약 1.0 g/ℓ 제공하도록 추가될 수도 있다.
산화 방지제는 용액에서 Sn2 + 이온의 산화에 대항하여 도금욕을 안정화시키기 위해 본 발명의 도금욕에 추가될 수도 있다. 하이드로퀴논 (hydroquinone), 카테콜 (catechol), 및 하이드록실, 디하이드록실, 또는 트리하이드록실 벤조익 산 (benzoic acid) 및 2-아미노-3-하이드록시-피리딘, 3-아미노-2-하이드록시-피리딘, 2,3-디하이드록시-피리딘, 3,4-디하이드록시-피리딘, 2,5-디하이드록시-피리딘, 2,3,4-트리하이드록시-피리딘, 3,4,5-트리하이드록시-피리딘, 2,3-디아미노-피리딘, 3,4-디아미노-피리딘, 2,5-디아미노-피리딘, 3-아미노-4,5-디하이드록시-피리딘, 4-아미노-3,5-디하이드록시-피리딘, 4-아미노-2,5-디하이드록시-피리딘, 4-아미노-2,3-디하이드록시-피리딘, 3,4-디아미노-2-하이드록시-피리딘, 3,4-디아미노-5-하이드록시-피리딘, 2,3- 디아미노-4-하이드록시-피리딘, 2,3-디아미노-5-하이드록시-피리딘, 3,4-디아미노-2-하이드록시-5,6-디메틸-피리딘, 3,4-디아미노-5-하이드록시-2,6-디메틸-피리딘, 2,3-디아미노-4-하이드록시-5,6-디메틸-피리딘, 4-아미노-2,3-디하이드록시-5,6- 디메틸-피리딘, 3-아미노-4,5-디하이드록시-2,6-디메틸-피리딘, 2,5-디아미노-3,4,6-트리메틸-피리딘, 3,4-디아미노-2,5,6-트리메틸-피리딘, 2,3-디아미노-4,5,6-트리메틸-피리딘, 3,4,5-트리하이드록시-2,6-디메틸-피리딘, 2,3,4-트리하이드록시-5,6-디메틸-피리딘, 2,5-디하이드록시-3,4,6-트리메틸-피리딘, 3,4-디하이드록시-2,5,6-트리메틸-피리딘, 2,3-디하이드록시-4,5,6-트리메틸-피리딘, 3-아미노-2-하이드록시-4,5,6-트리메틸-피리딘, 2-아미노-3-하이드록시-4,5,6-트리메틸-피리딘으로 이루어진 군에서 선택된 모노-, 디- 또는 트리-치환 피리딘 유도체 및 대응하는 에틸-, 프로필- 및 알콕시-유도체 중 어느 하나와 같은바람직한 산화방지제가 약 0.1 g/ℓ ~ 약 10 g/ℓ, 바람직하게는 약 0.5 g/ℓ ~ 약 3 g/ℓ 의 농도로 추가될 수도 있다. 예컨대, 하이드로퀴논은 약 2 g/ℓ 의 농도로 도금욕에 추가될 수도 있다.
계면활성제가 기판의 습윤을 증진시키기 위해서 추가될 수도 있다. 계면활성제는 3 차원 성장 크기를 억제하여 필름의 형태 (morphology) 및 지형학 (topography) 을 개선할 수 있는 순한 부착 억제제 (mild deposition inhibitor) 로서 기능할 것이다. 또한, 이는 결정립 크기를 미세화시킬 수 있어, 더욱 균일한 범프를 산출한다. 예시적인 아니오닉 (anionic) 계면활성제는 알킬 포스포네이트, 알킬 에테르 포스페이트, 알킬 설페이트, 알킬 에테르 설페이트, 알킬 술포네이트, 알킬 에테르 술포네이트, 카르복실산 에테르, 카르복실산 에스테르, 알킬 아릴 술포네이트, 아릴 알킬에테르 술포네이트, 아릴 술포네이트, 및 술포숙시네이트를 포함한다.
본 발명의 전해 도금욕은, 바람직하게는 양극 패시베이션을 방지하고, 양호한 음극 효율을 얻으며, 더욱 연성의 용착물을 얻도록 산성 pH 를 갖는다. 이에 따라, 도금욕 pH 는 바람직하게는 약 0 ~ 약 3 이다. 바람직한 실시형태 에서, 도금욕의 pH 는 0 이다. 이에 따라, 바람직한 산성 pH 는 질산, 아세트산 및 메탄 술폰산 (MSA) 과 같은 알킬 술폰산을 사용하여 얻어질 수 있다. 바람직한 일 실시형태에서, 산은 메탄 술폰산이다. 산의 농도는, 바람직하게는 약 50 g/ℓ ~ 약 200 g/ℓ, 더 바람직하게는 약 70 g/ℓ ~ 약 120 g/ℓ 이다. 예컨대, 약 50 g/ℓ ~ 약 160 g/ℓ 사이의 메탄 술폰산이 pH 0 의 도금욕을 이루어 도전성 전해질로서 작용하도록 전해도금욕에 추가될 수 있다.
본 발명의 전해 도금욕은, 추가로 적어도 하나의 평활제를 포함하는데, 이는 이것으로 제한하는 것은 아니지만, 벤질리딘 아세톤, 벤즈알데히드, 3-클로로벤즈알데히드, 4-클로로벤즈알데히드, 2,4-디클로로벤즈알데히드, 2,6-디클로로벤즈알데히드, 2,4,6-트리클로로벤즈알데히드, 1-나프트알데히드, 2-나프트알데히드, 2-하이드록시벤즈알데히드, 3-하이드록시벤즈알데히드, 4- 하이드록시벤즈알데히드, 2-메틸벤즈알데히드, 3-메틸벤즈알데히드, 4- 메틸벤즈알데히드, m-아니스알데히드, o-아니스알데히드, p-아니스알데히드, 2- 클로로아세토페논, 3-클로로아세토페논, 4-클로로아세토페논, 2,4- 디클로로아세토페논, 2,4,6-트리클로로아세토페논으로 이루어진 군에서 선택된 방향족 알데히드 및 케톤을 포함한다. 용어 '방향족 카르보닐 화합물' 은, 방향족 알데히드 및 방향족 케톤 화합물에 대한 유의어로서 본원에서 사용되며, 'α/β-불포화 카르복실산' 을 포함하지는 않는다. 상기 방향족 카르보닐 화합물 평활제는 0.001 g/ℓ ~ 0.5 g/ℓ, 더 바람직하게는 0.005 g/ℓ ~ 0.1 g/ℓ 의 양으로 전해질에 추가된다.
다른 실시형태에서, 전해질은, 추가로 방향족 카르보닐 화합물인 적어도 하나의 평활제 이외에, α/β-불포화 카르복실산 또는 이의 유도체인 적어도 하나의 추가의 평활제 형태를 포함한다. 바람직하게는, α/β-불포화 카르복실산은 아크릴산, 메타크릴산, 크로톤산, 3-클로로아크릴산, 3,3-디메틸아크릴산, 2,3-디메틸아크릴산, 메틸 아크릴레이트, 에틸 아크릴레이트, n-부틸 아크릴레이트, i-부틸 아크릴레이트 2-에틸헥실 아크릴레이트, 에틸 메타크릴레이트, n-부틸 메타크릴레이트, i-부틸 메타크릴레이트, 2-하이드록시에틸 메타크릴레이트, 2- 하이드록시프로필 메타크릴레이트, 2-디메틸아미노에틸 메타크릴레이트, 메타크릴리스 무수물 및 메틸 메타크릴산으로 구성된 군에서 선택된다. α/β-불포화 카르복실산인 적어도 하나의 평활제는 0.05 g/ℓ ~ 3 g/ℓ, 더 바람직하게는 0.1 g/ℓ ~ 0.5 g/ℓ 의 조성으로 전해질에 존재한다.
본 발명의 일 실시형태에서, 광택제 (brightening agent) 는 벤질리딘 아세톤, 1-나프트알데히드 및 메타크릴산의 혼합물이며, 벤질리딘 아세톤의 농도는 0.01 g/ℓ ~ 0.3 g/ℓ, 더 바람직하게는 0.005 g/ℓ ~ 0.02 g/ℓ 이며, 1-나프트알데히드의 농도는 0.001 g/ℓ ~ 0.2 g/ℓ, 더 바람직하게는 0.005 g/ℓ ~ 0.02 g/ℓ 이며, 메타크릴산의 농도는 0.05 g/ℓ ~ 3 g/ℓ, 더 바람직하게는 0.1 g/ℓ ~ 0.5 g/ℓ 이다.
통상적인 도금욕 조성들은, 예컨대, "Jordan: The Electrode-position of tin and its Alloys, 1995 년, 71-84 페이지" 에 기재되어 있다.
땜납 용착물 도금을 위한 주석과 주석 합금의 도금은 직류 (DC) 또는 펄스 도금에 의해 실행될 수 있다. 펄스 도금 방법은 도 1 내지 도 15 에 도시된 바와 같이 본 발명의 구조물을 충전하는데 특히 적합하다. 펄스 도금의 이점은 표면 분포 균일성이 양호하며, 보다 미세한 결정입 크기를 갖는 주석 용착물에 의해 결정 구조가 개선되고, 이로써 용접성 특성이 보다 양호해진다. 또한, DC 도금에 비해 펄스 도금에 의해 더 큰 적용 가능 전류 밀도와 이에 따라 더 높은 산출량이 얻어질 수 있다.
일반적으로, 1 - 20 A/d㎡ 의 유효 전류 밀도로 전류 펄스가 가해질 수 있다. 대안으로, 1 - 3 A/d㎡ 의 전류 밀도에서 DC 에 의해 도금욕의 작용이 실행될 수 있다.
예컨대, 3 A/d㎡ 의 전류 밀도를 주석 펄스 도금에 적용하면, 도금 시간 30 분 내에 40 ㎛ 의 주석 용착물의 평균 두께가 산출된다. 표면의 두께 편차는 단지 +/- 15% 이다. 단지 1 A/d㎡ 의 최대 전류 밀도로의 DC 도금의 적용이 얻어질 수 있다. 40 ㎛ 의 주석 용착물의 두께를 얻기 위한 도금 시간은 86 분이다. 표면 편차는 +/- 33% 이며, 이로써 펄스 도금에 비해 훨씬 높다.
바람직한 펄스 파라미터는 다음과 같다:
적어도 하나의 순방향 전류 펄스의 지속시간 때 적어도 하나의 역방향 전류 펄스의 지속시간의 비는 적어도 1 : 0 - 1 : 7, 바람직하게는 적어도 1 : 0.5 - 1 : 4, 더 바람직하게는 적어도 1 : 1 - 1 : 2.5 로 조절된다.
적어도 하나의 순방향 전류 펄스의 지속기간은 바람직하게는 적어도 5 ms ~ 1000 ms 로 조절될 수 있다.
적어도 하나의 역방향 전류 펄스의 지속기간은, 바람직하게는 기껏해야 0.2 - 5 ms 이며, 가장 바람직하게는 0.5 - 1.5 ms 이다.
작업물에서 적어도 하나의 순방향 전류 펄스의 피크 전류 밀도는, 바람직하게는 기껏해야 1 - 30 A/d㎡ 의 값으로 조절된다. 특히, 바람직하게는 수평 프로세스에서, 작업물에서의 적어도 하나의 순방향 전류 펄스의 피크 전류 밀도는 약 2 - 8 A/d㎡ 가 바람직하다. 수직 프로세스에서, 작업물에서의 적어도 하나의 순방향 전류 펄스의 가장 바람직한 피크 전류 밀도는 기껏해야 1 - 5 A/d㎡ 이다.
작업물에서의 적어도 하나의 역방향 전류 밀도의 피크 전류 밀도는 바람직하게는 0 - 60 A/d㎡ 의 값으로 조절될 수 있다. 수평 프로세스에서, 작업물에서의 적어도 하나의 역방향 전류 펄스의 피크 전류 밀도는 약 0 - 20 A/d㎡ 가 바람직하다. 수직 프로세스에서, 작업물에서의 적어도 하나의 순방향 전류 펄스의 가장 바람직한 피크 전류 밀도는 기껏해야 O - 12 A/d㎡ 이다.
도 1 내지 도 8 에 따른 구조에서의 개구는 SRO (땜납 레지스트 개구) 로 나타내며, 바람직하게는 약 5 - 1,000 ㎛, 바람직하게는 약 10 - 500 ㎛ 및 더 바람직하게는 20 - 100 ㎛ 의 치수를 갖는다.
SRO 의 높이는 5 - 250 ㎛, 바람직하게는 약 10 - 50 ㎛ 에서 변한다. 인접한 접촉 영역의 중심 지점간의 간격은 피치로 나타내며, IC 기판을 위해서는 90 - 300 ㎛ 이며, 인쇄 회로를 위해서는 150 - 1,000 ㎛ 이다.
땜납 마스크 (104) 가 도전성 시드 층 (101) 에 의해 덮이기 때문에, 땜납 용착물 (100) 의 도금이 이 층 상에 있다. 이러한 층 (100) 의 두께는, 바람직하게는 1 - 10 ㎛ 를 초과하지 않으며, 더 바람직하게는 3 - 6 ㎛ 을 초과하지 않는다.
도 1d 를 참조하면, 땜납 용착물 (100) 뿐만 아니라 도전성 시드 층 (101) 이 땜납 마스크 층 (103) 으로부터 제거된다. 이러한 제거는, 바람직하게는 적어도 하나의 접촉 영역상에서 땜납 재료 층을 남겨두고 땜납 마스크 층 영역 (103) 으로부터 땜납 용착물 층 (100) 과 도전성 시드 층 (101) 을 제거하기에 충분한 주석 또는 주석 합금을 포함하는 소정량의 땜납 재료 층을 화학적 에칭함으로써 실행된다. 주석 및 주석 합금의 에칭, 그리고 공지된 스트리핑이 전기분해 또는 화학적으로 실행될 수 있다. 또한, 기계적 폴리싱이, 땜납 용착물 층 (100) 과 도전성 시드 층 (101) 을 제거하기 위해서 단독으로, 또는 전기분해 또는 화학적 스트리핑과 조합하여 적용될 수도 있다.
일반적으로, 주석 또는 주석 합금 땜납 용착물 (100) 과 도전성 시드 층 (101) 은 동일한 에칭 용액에 의해 단일 에칭 단계에서 제거될 수 있다. 그러나, 일부의 경우에는, 땜납 마스크 영역 (103) 상에서 땜납 용착물 층 (100) 을 먼저 제거하고, 이후 도전성 시드 층 (101) 을 제거하기 위해 상이한 에칭 용액을 가하는 것이 유리할 수도 있다. 적절한 에칭 용액이 일상적인 실험을 적용하기 위해 선택될 수 있다.
통상적인 에칭 또는 스트리핑 조성은, 예컨대, "Jordan:The Electrodeposition of tin and its Alloys, 1995 년, 373-377 페이지" 에 기재되어 있다.
전기분해 스트리핑 방법 동안, 주석 또는 주석 합금은 10 중량 % NaOH 용액에서 70 - 90 ℃ 의 온도로 양극산화 (anodically) 용해된다.
일반적으로, 화학적 스트리핑은 70 - 90 ℃ 의 상승된 온도에서 NaOH (약 10 중량 %) 와 같은 강염기를 포함하는 용액에서 실행된다. 유기 첨가제, 특히 p-니트로페놀 (nitrophenol) 과 같은 질소 방향족 (nitroaromatic) 화합물이 용액에 추가될 수도 있다.
대안으로, 화학적 스트리핑이 하기 용액에서 실행될 수 있다:
- 종종 플루오르화물이 추가되는 과산화수소,
- 질산 및 5 - 40 중량 % 의 질산염계 시스템,
- HCl / 염화구리계 시스템, 2.5 mg/ℓ 의 염화구리의 초기 농도와 함께 5 - 20 중량 % HCl 을 포함함.
이 프로세스 시퀀스는 도 1 에 따른 기판에 대해 상세히 설명하고 있지만, 이것으로 제한하는 것은 아니며, 모든 종류의 기판에 적용될 수도 있다. 이에 따라 처리될 수 있는 본 발명의 일부의 추가적인 바람직한 실시형태는 도 2 내지 도 9 에 도시된다.
본 발명에 따르면, 상기 땜납 마스크 층 (103) 은 상기 접촉 패드 (104) 의 표면의 일부를 덮는 것으로 제한되지는 않는다. 도 2 에 도시된 바와 같이, 상기 땜납 마스크 층 (103) 이 상기 비도전성 표면 (105) 의 표면 상에 부착되지만, 상기 접촉 패드 (104) 표면의 임의의 부분을 덮지는 않는다. 이와 같이, 상기 도전성 시드 층 (101) 이 형성된다. 후속하여, 땜납 용착물 층 (100) 은 접촉 패드 (104) 뿐만 아니라 비도전성 표면 (105) 의 표면을 덮는 상기 개구에 형성된다. 이러한 구조는 땜납 마스크 없이 형성된 패드 기판이라 한다.
본 발명에 따르면, 상기 접촉 패드 (104) 는 평탄 구조로 제한되지 않는다. 도 3 에 도시된 바와 같이, 상기 접촉 패드 (104) 는 땜납 용착물 (100) 이 채워지는 비아 (via) 또는 트랜치 (trench) 의 일부일 수 있다. 비아 및 트랜치는, 바람직하게는 5 - 250 ㎛ 의 깊이와 5 - 200 ㎛ 의 폭을 갖는다.
이러한 구조는, 도 4 에 도시된 바와 같은 땜납 마스크 없이 형성된 패드 기판일 수 있다.
본 발명에 따르면, 땜납 용착물 층 (100) 은 개구로 제한하는 것은 아니지만, 도 5 에 도시된 바와 같이 개구 위에 신장될 수 있다. 이 실시형태에서, 에칭 레지스트 (106) 가 도 5d 에 도시된 바와 같이 적어도 하나의 접촉 패드 (104) 위에 놓이는 적어도 표면 영역 상의 땜납 용착물 층 (100) 상에 적용된다. 땜납 용착물 층 (100) 뿐만 아니라 도전성 층 (101) 이 적어도 하나의 접촉 패드 영역의 땜납 용착물 층을 남겨두고 땜납 마스크 층 (103) 으로부터 땜납 용착물 층 및 도전성 층 양자를 제거하기에 충분한 양이 에칭된다. 이후, 에칭 레지스트가 제거된다. 도 5f 는 리플로우 단계 후에 땜납 용착물 (100) 이 땜납 범프인 것의 예시이다.
도 6 은 땜납 마스크 없이 형성된 접촉 패드 (104) 를 소유하는 도 5 에 도시된 바와 같은 땜납 범프의 실시형태를 위한 예시이다.
도 7 은 접촉 패드 (104) 가 비아 또는 트랜치의 일부인 땜납 범프의 실시형태를 위한 예시이다.
도 8 은 접촉 패드 (104) 가 비아 또는 트랜치의 일부이며, 접촉 패드 (104) 가 땜납 마스크 없이 형성되는 땜납 범프의 실시형태를 위한 예시이다.
도 9 는 추가의 레지스트가 적용되는 전해도금 땜납 재료 층의 각각의 높이를 갖는 땜납 마스크 없이 형성된 패드의 예시이다. 이 실시형태에서, 추가의 레지스트 (106) 가 땜납 마스크 (103) 의 수평 표면 영역 상에 적용된다. 이러한 레지스트는, 바람직하게는 기판 영역 (105) 상에 적용되지 않는다. 추가의 레지스트를 추가하는 목적은 기판 상에 소정량의 땜납 용착물을 증가시키는 것이다. 도 9 에서 명확한 바와 같이, 땜납 마스크 층 (103) 의 최상부 상에 추가의 레지스트 층 (106) 을 적용하는 것은 전체 도금 시퀀스를 변경시키지 않으며, 특히 본 발명의 이점에 영향을 미치지 않는다.
본 발명의 바람직한 실시형태에 따르면, 도 5 내지 도 9 에 따라 땜납 용착물 (100) 로부터 형성된 상기 땜납 범프 (100) 는 플립 칩 조인트를 형성하기 위해 적용될 수 있다. 리플로우 온도에서, 플립 칩 조인트가 형성될 수 있다.
본 발명의 바람직한 실시형태에 따르면, 상기 전해 도금 땜납 범프는 IC 칩 상에서 금속 범프에 의해 플립 칩 조인트를 형성하기 위해 적용될 수 있다. 리플로우 온도에서, 플립 칩 조인트가 형성될 수 있다.
도 10 은 본 발명의 바람직한 실시형태에 따른 2 개의 기판 사이의 연결 공정, 즉 IC-기판 (상부) 과 인쇄 회로판 (하부) 의 연결 공정의 예시이다. 리플로우 온도에서, 플립 칩 조인트가 형성될 수 있다.
도 11 은 본 발명의 바람직한 실시형태에 따른 2 개의 기판 사이의 연결 공정, 즉 IC-기판 (상부) 과 인쇄 회로판 (하부) 의 연결 공정의 또다른 예시이다. 땜납 범프는 리플로우 공정에 의한 연결 공정 이전에 프리 볼드 (pre-balled) 된다.
리플로우 온도에서, 플립 칩 조인트가 형성될 수 있다.
본 발명의 바람직한 실시형태에 따르면, 상기 전해 도금 땜납 범프는, 플립 칩 조인트 및 보드 대 보드 땜납 조인트를 형성하는데 적용된다.
땜납 범프는, 스터드 범프, 볼 범프, 기둥형 (columnar) 범프 또는 다른 범프와 같은 임의의 형상을 가질 수도 있다.
또다른 실시형태에서, 본 발명에 따른 방법은, 플립 칩 조인트 및 보드 대 보드 땜납 조인트를 형성하는데 사용될 수 있으며, 전기 회로 소자가 프린트 및 에칭 공정에 의해 실행된다.
도 12 를 참조하면, 블라인드 마이크로 비아 (111) 를 갖는 땜납 마스크가 형성된 패드는 그의 표면 중 일측에 구리 층 (108) 을 갖는 비도전성 기판 (105) 에 형성된다. 3 ~ 35 ㎛ 의 두께를 갖는 구리 층 (108) 이 본 발명의 방법에 적용되고 있지만, 구리 층 (108) 은 통상 15 ㎛ 의 두께를 갖는다. 특히, 고밀도 인터커넥트의 제조에는 3 ~ 7 ㎛ 의 두께를 갖는 구리 층 (108) 이 적합하다. 상기 구리 층 (108) 은 종종, 3 ㎛, 5 ㎛ 또는 7 ㎛ 의 두께를 갖고 사용된다.
비도전성 기판 (105) 중 적어도 하나의 표면에 부착되는 적어도 하나의 구리 층 (108) 이 구조를 이루는데, 즉 프린트 및 에칭 방법에 의해 회로 소자에 전환된다. 따라서, 포토 레지스트 층 (109) 은 당업자에게 공지된 방법을 사용하여 상기 구리 층 (108) 상에 부착되고, 패턴화된다. 본 발명의 일 실시형태에서, 구리 층 (108) 의 표면에는 구리 층 (108) 과 포토 레지스트 층 (109) 의 표면 사이의 접착을 강화시키기 위해서 마이크로 에칭 프로세스 처리된다. 구리 표면을 위한 이러한 마이크로 에칭 프로세스는, 예컨대 W.Jillek, G. Keller 에 의한 "Handbuch der Leiterplattentechnik Band 4", E.G. Leuze Verlag Bad Saulgau, 1st 에디션. 2003 년, 132 페이지에 기재되어 있다. 통상적인 마이크로 에칭 프로세스는 과황산염 (persulfate) 및 황산에 의한 또는 과산화수소 및 황산을 포함하는 조성에 의한 구리 표면의 처리를 포함한다.
선택적으로, 구리 층 (108) 의 표면은 구리 층 (108) 상에 나중에 부착되는 포토 레지스트의 부착을 증가시키기 위해서 포토 레지스트의 부착 이전에 기계적 처리를 받게 된다. 이러한 기계적 처리는 당업자에게 공지되어 있으며, 브러싱 (brushing) 및 푸미싱 (pumicing) 을 포함한다.
구리 층 (108) 과 포토 레지스트 층의 표면 간의 부착을 증가시키기 위한 상기 화학적 및 기계적 절차들은 조합될 수 있다.
액체 또는 건조 상태 중 하나의 필름 포토 레지스트가 구리 층 (108) 을 구조화된 구리 층 (108) 으로 전환시키기 위해서 적용될 수 있다. 통상적인 포토 레지스트 재료 및 이들을 부착, 조사 및 현상 (develop) 하는 절차는 당업자에게 공지되어 있다. 본 발명의 일 실시형태에서, 건조 필름 포토 레지스트는 구리 층 (108) 상에 회로 소자 패턴을 제공하기 위해서 사용된다. 다른 실시형태에서, 액체 포토 레지스트는 건조 필름 포토 레지스트와 동일 목적을 위해 사용된다.
패턴화된 포토 레지스트가 코팅된 구리 층 (108) 은 포토 레지스트에 의해 코팅되지 않는 구리 층 (108) 의 이들 부품으로부터 모든 구리를 제거하기 위해서 에칭 조성에 접촉되어 조직화된 구리 층 (108) 을 유발한다. 이를 위해, 상이한 에칭 조성물이 적용될 수 있다. 일 실시형태에서, 산, 과산화물 및 CuCl2 를 포함하는 산성 에칭 조성물이 사용된다. 다른 실시형태에서, 암모니아 및 CuCl2 를 포함하는 알칼리성 에칭 조성물이 사용된다.
포토 레지스트 층 (109) 은, 레지스트 코팅 기판이 알칼리성 수용액과 접촉되는 종래의 레지스트 스트리핑 방법에 의해 비도전성 기판 (105) 으로부터 제거된다. 상기 스트리핑의 처리 온도는, 통상 50 ℃ ~ 55 ℃ 로 유지된다. 상기 수용액은, 통상은 포토 레지스트 층을 갖는 비도전성 기판 (105) 위에 분무된다.
땜납 마스크 층 (103) 은 구조화된 구리 층 (108) 상에 부착되고, 개구 (111) 다음에 비도전성 기판 (105) 의 인접 표면이 형성된다. 기계적 및 레이저 드릴링이 이를 위해 적용될 수 있다. 레이저 드릴링은, 개구 (111), 스택킹 블라인드 마이크로 비아 (113) 및 < 150 ㎛ 의 직경을 갖는 땜납 레지스트 개구 (107) 의 형성을 위한 바람직한 방법이다. UV 형식 또는 CO2 중 어느 하나의 레이저 드릴링 방법이 본 발명에 적용될 수 있다.
본 발명의 일 실시형태에서, 땜납 마스크 층 (103) 은 영구 땜납 마스크이며, 인쇄 회로판의 제조 후 조직화된 구리 층 (108) 과 비도전성 기판 (105) 의 표면에 부착되어 유지된다.
땜납 마스크 층 (103) 은 공지된 방법에 의해 비도전성 기판 (105) 과 조직화된 구리 층 (108) 의 표면 상에 부착된다. 본 발명에 적용가능한 예시는 스크린 인쇄 및/또는 사진 석판술 (photo lithographic) 공정이다. UV-경화 땜납 마스크, 열 경화형 (thermal curable) 2 성분 땜납 마스크 및 포토 이미지형 땜납 마스크와 같은 다양한 유형의 땜납 마스크가 본 발명에 따라 사용될 수 있다.
도 14 에 도시된 본 발명의 실시형태에서, 개구 (111) 는, 도 12 에 도시된 것과 반대로 땜납 마스크 층 (103) 의 부착 이후에 드릴링되는데, 즉 비도전성 기판 (105) 의 재료는 땜납 마스크 층 (103) 의 부착 및 조직화 후에 레이저 드릴링에 의해 제거된다.
본 발명의 또다른 실시형태에서, 적층된 블라인드 마이크로 비아 (113) 는 도 15 에 도시된 바와 같이 드릴링 이전에 부착된 땜납 마스크 층 (103) 과 비도전성 기판 (105) 을 통해 드릴링된다.
다음 단계에서, 내부 층 접촉 패드 (110) 를 노출시키는 드릴링된 적층 블라인드 마이크로 비아 (113) 와 땜납 레지스트 개구 (107) 는 후속 공정 단계를 위해 세정되고 조절되어야 한다. 디스미어 (desmear) 프로세스와 같은 당업자에게 공지된 방법이 본 발명의 방법에 적용 가능한다.
스미어 (smear) 는 비도전성 기판 재료, 땜납 마스크 및 포토 레지스트로부터 유도된 중합체 재료 잔류물에 관련되며, 드릴링 및 드릴링중 열의 효과에 의해 유발된다. 스미어는 제 1 금속화 층과 유전체 재료의 신뢰가능한 부착을 이루고 및/또는 신뢰가능한 구리/구리 상호 연결을 보장하기 위해서 상기 구멍의 금속화 이전에 제거되어야만 한다.
상기 스미어는 고전력 분야에서 테트라-플루오로메탄 (tetra- fluoromethane) 또는 질소/산소 혼합물을 사용하는, 예컨대 플라즈마 방법에 의해 제거될 수 있다.
플라즈마 방법은, 테프론 (Teflon®) 및 폴리이미드와 같은 기본 재료의 배치식 처리 모드를 위해 특별히 적용된다.
본 발명의 일 실시형태에서, 디스미어 프로세스는 알칼리성 과망간산 처리 (alkaline permanganate treatment) 인데, 이는 레이저로 드릴링된 개구 (111), 적층 블라인드 마이크로 비아 (113) 및 땜납 레지스트 개구 (107) 로부터 플라스틱 재료 스미어가, a) 예컨대, 부틸글리콜계 팽창제 (swelling agent) 에서 플라스틱 재료의 팽창, b) 플라스틱 재료로부터 다른 잔류물과 스미어의 제거를 유발하는 과망간산 에칭, 및 c) 과망간산 에칭중 발생하는 분해산물을 제거하고, 구멍 내측의 기판의 표면을 추가로 세정하고 조절하는 제거 공정을 포함하는 3 단 공정에 의해 제거된다. 상기 제거 단계인 c) 는 통상 H2O2 계 조성물에 의해 실행된다. 선택적으로, 추가의 공정 단계가 일부 유형의 기판 재료에서 존재하는 유리 입자 및/또는 유리 필라멘트를 세정시키기 위해서 첨가된다.
선택적으로, 배리어 층 (102) 이 도전성 시드 층 (101) 의 부착 이전에 내부 층 접촉 패드 (110) (도 13) 상에 형성된다.
다음으로, 주석 또는 주석 합금을 포함하는 땜납 재료 층 (100) 이 도전성 시드 층 (101) 에 형성된다.
땜납 용착물 층 (100) 뿐만 아니라 도전성 시드 층 (101) 이 땜납 마스크 층 (103) 으로부터 제거된다.
선택적으로, 추가의 금속층이 초과의 땜납 재료가 에칭된 후에 땜납 용착물 층 (100) 상에 부착된다. 이 금속 무전해 금속 도금 공정에 의해 부착되고, 납, 은, 구리, 비스무스, 안티몬, 아연, 니켈, 알루미늄, 마그네슘, 인듐, 텔루륨, 금 및 갈륨으로 이루어진 군에서 선택된다. 상기 무전해 금속 도금 공정은 침지 도금 및 자가 촉매 도금을 포함한다. 납, 은, 구리, 비스무스, 안티몬, 아연, 니켈, 알루미늄, 마그네슘, 인듐, 텔루륨 및 갈륨의 무전해 부착을 위한 공정과 조성은 당업자에게 공지되어 있으며, 임의의 추가 변형없이 본 발명에 적용될 수 있다.
땜납 용착물 층 (100) 상에 무전해 금속 도금을 위한 바람직한 금속은 은, 구리, 니켈, 금 및 팔라듐이다. 땜납 용착물 층 (100) 상에 부착되는 상기 추가의 금속 층은 리플로우 프로세스를 받게될 때 금속간 합금 땜납을 형성한다.
하기 실시예는 본 발명을 더 설명한다.
실시예
실시예 1
도 1a 에 따른 접촉 패드 구조를 갖는 IC 기판이 사용된다. SRO 는 120 ㎛ 이고, 땜납 마스크 높이는 25 ㎛ 이다.
도금 시퀀스는 도 1 을 따른다. 먼저, 구리의 도전성 시드 층 (101) 이 전체 기판의 표면 상에 형성된다. 이를 위해, 먼저, 표면이 이오노제닉 (ionogenic) 팔라듐을 포함하는 산용액과 접촉되고, 이후 화학적 구리 부착 용액과 접촉된다.
이후, 주석 땜납 용착물 (100) 은,
Sn(MSA)2 와 같은 45 g/ℓ Sn2 +, 60 ㎖/ℓ MSA (70% 용액), 2 g/ℓ 하이드로퀴논 (Hydroquinone), 7.0 g/ℓ 루갈반 (Lugalvan) BNO12 및 100 mg/ℓ 벤잘 (benzal) 아세톤을 포함하는 욕으로부터 도전성 층 상에 도금된다.
욕의 pH 는 0 이며, 온도는 25 ℃ 이다. 도금 시간은 7 분이다. 하기의 파라미터를 갖는 펄스 도금이 사용된다:
순방향 전류 펄스의 평균 전류 밀도: 2 A/d㎡;
순방향 전류 펄스의 지속시간: 20 ms;
역방향 전류 펄스의 평균 전류 밀도: 0 A/d㎡ (후방 펄스없음, 단지 일시정지 (pause) 펄스);
역방향 전류 펄스의 지속 시간: 4 ms.
도 1 에 따른 개구 (SRO) 는 임의의 보이드의 형성없이 주석 땜납 용착물에 의해 완벽하게 채워진다. 게다가, 주석이 땜납 마스크 영역 (103) 에 부착되는데, 그의 두께는 3 ㎛ (도 1c) 이다.
이후, 땜납 마스크 영역 상의 주석 땜납 용착물 (100) 뿐만 아니라 도전성 시드 층 (101) 이 40 ℃ 의 온도에서 1 분 동안 30 체적 % 질산을 포함하는 용액에서의 처리에 의해 제거된다.
에칭 프로세스 후에, 주석 땜납 용착물 (100) 만이 개구에 남지만, 땜납 마스크 영역 (103) 상의 구리의 도전성 시드층 (101) 과 주석 땜납 용착물 (100) 은 완전 제거된다 (도 1d). 주석 땜납 용착물은 매우 균일한 표면 분포를 나타내며, 휘스커 (whisker) 는 없다. 이는 칩 또는 회로의 납땜에 적합하다.
실시예 2
실시예 1 이 반복되고, 이제, Sn(MSA)2 와 같은 45 g/ℓ Sn2 +, 60 ㎖/ℓ MSA (70% 용액), 0.5 g/ℓ 2-아미노-3-하이드록시-피리딘, 7.0 g/ℓ 루갈반® BNO12 (BASF SE 의 제품), 및 0.5 g/ℓ 메타크릴산 및 0.05 g/ℓ 1 -나프트 알데히드를 포함하는 평활제 혼합물을 갖는 주석 도금욕을 사용한다.
주석 땜납 용착물은 매우 균일한 표면 분포를 나타내며, 휘스커는 없다. 이는 칩 또는 회로의 납땜에 적합하다.
100 : 땜납 용착물 층
101 : 도전성 시드 층
102 : 선택적 배리어 층
103 : 땜납 마스크 층
104 : 외부 층 접촉 패드
105 : 비도전성 기판
106 : 에칭 레지스트
107 : 땜납 레지스트 개구 (SRO)
108 : 구리 층
109 : 포토 레지스트 층
110 : 내부 층 접촉 패드
111 : 개방 형성된 블라인드 마이크로 비아 (BMV)
112 : 등각 (conformal) 코팅된 BMV
113 : 적층 BMV
114 : BMV 를 위한 개구를 갖는 내부 층 패드

Claims (20)

  1. i) 적어도 하나의 접촉 영역을 포함하는 전기 회로 소자를 갖춘 표면을 갖는 기판을 제공하는 단계,
    ii) 상기 기판의 표면에 배치되어 상기 적어도 하나의 접촉 영역을 노출하도록 패턴화된 땜납 마스크 층을 형성하는 단계,
    iii) 상기 땜납 마스크 층 및 상기 적어도 하나의 접촉 영역을 포함하는 전체 기판 영역과 상기 기판의 표면 상에 도전성 층을 제공하기에 적합한 용액을 접촉시키는 단계,
    iv) 상기 도전성 층 상에 주석 또는 주석 합금을 함유하는 땜납 용착물 층을 전해도금하는 단계, 및
    v) 상기 적어도 하나의 접촉 영역 상에서 땜납 용착물 층을 남겨두고 땜납 마스크 층 영역으로부터 땜납 용착물 층과 도전성 층 양자를 제거하기에 충분하도록 주석 또는 주석 합금을 포함하는 땜납 용착물 층과 도전성 층의 소정량을 에칭시키는 단계를 포함하는 것을 특징으로 하는, 기판 상에 땜납 용착물을 형성하는 방법.
  2. 제 1 항에 있어서,
    상기 i) 단계와 ii) 단계 사이에 하기 단계를 포함하는 것을 특징으로 하는, 기판 상에 땜납 용착물을 형성하는 방법:
    a) 기판의 적어도 하나의 구리 표면 (108) 상에 배치된 포토 레지스트 층을 형성하고, 상기 포토 레지스트 층에 회로 소자의 네거티브 이미지를 구축하는 단계,
    b) 패턴화된 포토 레지스트를 통해 노출되는 적어도 하나의 구리 표면 (108) 의 일부분을 에칭시키는 단계, 및
    c) 상기 포토 레지스트를 제거하는 단계.
  3. 제 1 항 또는 제 2 항에 있어서,
    적어도 하나의 내부 층을 패드에 노출시키는 적어도 하나의 개구가 형성되는 것을 특징으로 하는, 기판 상에 땜납 용착물을 형성하는 방법.
  4. 제 3 항에 있어서,
    상기 적어도 하나의 개구는 상기 ii) 단계 이후에 형성되는 것을 특징으로 하는, 기판 상에 땜납 용착물을 형성하는 방법.
  5. 제 3 항에 있어서,
    상기 적어도 하나의 개구는 상기 ii) 단계 이전에 형성되는 것을 특징으로 하는, 기판 상에 땜납 용착물을 형성하는 방법.
  6. 제 1 항 내지 제 5 항 중 어느 한 항에 있어서,
    i) 적어도 하나의 접촉 영역을 포함하는 전기 회로 소자를 갖춘 표면을 갖는 기판을 제공하는 단계,
    ii) 상기 기판의 표면에 배치되어 상기 적어도 하나의 접촉 영역을 노출하도록 패턴화된 땜납 마스크 층을 형성하는 단계,
    iii) 상기 땜납 마스크 층 및 상기 적어도 하나의 접촉 영역을 포함하는 전체 기판 영역과 상기 기판의 표면 상에 도전성 층을 제공하기에 적합한 용액을 접촉시키는 단계,
    iv) 상기 도전성 층 상에 주석 또는 주석 합금을 함유하는 땜납 용착물 층을 전해도금하는 단계,
    iv-a) 상기 적어도 하나의 접촉 영역 위에 놓이는 적어도 표면 영역 상의 땜납 용착물 층에 에칭 레지스트를 제공하는 단계,
    v) 적어도 하나의 접촉 영역 상에서 땜납 용착물 층을 남겨두고 땜납 마스크 층 영역으로부터 땜납 용착물 층과 도전성 층 양자를 제거하기에 충분하도록 주석 또는 주석 합금을 포함하는 땜납 용착물 층과 도전성 층의 소정량을 에칭시키는 단계, 및
    vi) 상기 에칭 레지스트를 제거하는 단계를 포함하는 것을 특징으로 하는, 기판 상에 땜납 용착물을 형성하는 방법.
  7. 제 1 항에 있어서,
    i) 적어도 하나의 접촉 영역을 포함하는 전기 회로 소자를 갖춘 표면을 갖는 기판을 제공하는 단계,
    ii) 상기 기판의 표면에 배치되어 상기 적어도 하나의 접촉 영역을 노출하도록 패턴화된 땜납 마스크 층을 형성하는 단계,
    ii-a) 상기 땜납 마스크 층 상에 추가의 레지스트 층을 형성하는 단계,
    iii) 상기 레지스트, 땜납 마스크 층 및 상기 적어도 하나의 접촉 영역을 포함하는 전체 기판 영역과 상기 기판의 표면 상에 도전성 층을 제공하기에 적합한 용액을 접촉시키는 단계,
    iv) 상기 도전성 층 상에 주석 또는 주석 합금을 함유하는 땜납 용착물 층을 전해도금하는 단계,
    v) 상기 적어도 하나의 접촉 영역 상에서 땜납 용착물 층을 남겨두고 땜납 마스크 층 영역으로부터 땜납 용착물 층과 도전성 층 양자를 제거하기에 충분하도록 주석 또는 주석 합금을 포함하는 땜납 용착물 층과 도전성 층의 소정량을 에칭시키는 단계, 및
    vi) 상기 레지스트 층을 제거하는 단계를 포함하는 것을 특징으로 하는, 기판 상에 땜납 용착물을 형성하는 방법.
  8. 제 1 항 내지 제 7 항 중 어느 한 항에 있어서,
    적어도 하나의 주석 이온 소스,
    적어도 하나의 산,
    방향족 알데히드, 방향족 케톤 및 α-/β- 불포화 카르복시산으로 구성된 군으로부터 선택된 적어도 하나의 평활제, 및
    적어도 하나의 산화방지제를 포함하는 조성으로부터 주석 또는 주석 합금이 부착되는 것을 특징으로 하는, 기판 상에 땜납 용착물을 형성하는 방법.
  9. 제 4 항에 있어서,
    적어도 하나의 방향족 알데히드 또는 케톤은, 벤질리딘 아세톤, 벤즈알데히드, 3-클로로벤즈알데히드, 4-클로로벤즈알데히드, 2,4-디클로로벤즈알데히드, 2,6-디클로로벤즈알데히드, 2,4,6-트리클로로벤즈알데히드, 1-나프트알데히드, 2-나프트알데히드, 2-하이드록시벤즈알데히드, 3-하이드록시벤즈알데히드, 4-하이드록시벤즈알데히드, 2-메틸벤즈알데히드, 3-메틸벤즈알데히드, 4-메틸벤즈알데히드, m-아니스알데히드, o-아니스알데히드, p-아니스알데히드, 2-클로로아세토페논, 3-클로로아세토페논, 4-클로로아세토페논, 2,4-디클로로아세토페논, 2,4,6-트리클로로아세토페논으로 이루어진 군에서 선택되는 것을 특징으로 하는, 기판 상에 땜납 용착물을 형성하는 방법.
  10. 제 4 항에 있어서,
    상기 적어도 하나의 α-/β-불포화 카르복실산은, 아크릴산, 메타크릴산, 크로톤산, 3-클로로아크릴산, 3,3-디메틸아크릴산, 2,3-디메틸아크릴산, 메틸 아크릴레이트, 에틸 아크릴레이트, n-부틸 아크릴레이트, i-부틸 아크릴레이트, 2-에틸ㅎ헥실 아크릴레이트, 에틸 메타크릴레이트, n-부틸 메타크릴레이트, i-부틸 메타크릴레이트, 2-하이드록시에틸 메타크릴레이트, 2-하이드록시프로필 메타크릴레이트, 2-디메틸아미노에틸 메타크릴레이트, 메타크릴산 무수물 및 메틸 메타크릴산으로 이루어진 군에서 선택되는 것을 특징으로 하는, 기판 상에 땜납 용착물을 형성하는 방법.
  11. 제 4 항 내지 제 6 항 중 어느 한 항에 있어서,
    상기 적어도 하나의 방향족 알데히드 또는 방향족 케톤 및 적어도 하나의 α-/β-불포화 카르복실산이 평활제로서 사용되는 것을 특징으로 하는, 기판 상에 땜납 용착물을 형성하는 방법.
  12. 제 1 항 내지 제 11 항 중 어느 한 항에 있어서,
    배리어 층이 적어도 하나의 접촉 영역 상에 도금되는 것을 특징으로 하는, 기판 상에 땜납 용착물을 형성하는 방법.
  13. 제 1 항 내지 제 12 항 중 어느 한 항에 있어서,
    상기 배리어 층은, 구리, 주석, 니켈, 크롬, 티타늄, 금, 구리-크롬 합금, 주석-납 합금 및 이들의 임의의 합금으로부터 선택된 금속으로 구성되는 것을 특징으로 하는, 기판 상에 땜납 용착물을 형성하는 방법.
  14. 제 1 항 내지 제 13 항 중 어느 한 항에 있어서,
    추가의 금속 층이 땜납 용착물 층 상에 부착되는, 기판 상에 땜납 용착물을 형성하는 방법.
  15. 제 14 항에 있어서,
    상기 추가의 금속 층은, 납, 은, 구리, 비스무스, 안티몬, 아연, 니켈, 알루미늄, 마그네슘, 인듐, 텔루륨, 금 및 갈륨으로 구성된 군에서 선택되는, 기판 상에 땜납 용착물을 형성하는 방법.
  16. 제 1 항 내지 제 15 항 중 어느 한 항에 있어서,
    상기 접촉 영역은 비아 또는 트랜치를 포함하는, 기판 상에 땜납 용착물을 형성하는 방법.
  17. 제 1 항 내지 제 16 항 중 어느 한 항에 있어서,
    상기 기판은 주석 또는 주석 합금을 포함하는 땜납 용착물 층을 리플로우시키기 위해서 리플로우 프로세스를 받게 되는, 기판 상에 땜납 용착물을 형성하는 방법.
  18. 제 1 항 내지 제 17 항 중 어느 한 항에 있어서,
    상기 도전성 시드 층은 구리의 무전해 부착에 의해 형성되는, 기판 상에 땜납 용착물을 형성하는 방법.
  19. 제 1 항 내지 제 18 항 중 어느 한 항에 있어서,
    상기 땜납 용착물 층은, 납, 은, 구리, 비스무스, 안티몬, 아연, 니켈, 알루미늄, 마그네슘, 인듐, 텔루륨, 니켈 및 갈륨으로 구성된 군에서 선택된 원소와 주석과의 혼합물에 의해 만들어지는 주석 합금인, 기판 상에 땜납 용착물을 형성하는 방법.
  20. 제 1 항 내지 제 19 항 중 어느 한 항에 있어서,
    상기 기판은 인쇄 회로판, IC 기판 또는 인터포저인, 기판 상에 땜납 용착물을 형성하는 방법.
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Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20150124200A (ko) * 2014-04-28 2015-11-05 삼성전자주식회사 주석 도금액, 주석 도금 장치 및 상기 주석 도금액을 이용한 반도체 장치 제조 방법
WO2018063415A1 (en) * 2016-10-01 2018-04-05 Intel Corporation Indium solder metallurgy to control electro-migration
US12010795B2 (en) 2019-08-26 2024-06-11 Lg Innotek Co., Ltd. Printed circuit board

Families Citing this family (53)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8993431B2 (en) * 2010-05-12 2015-03-31 Taiwan Semiconductor Manufacturing Company, Ltd. Method of fabricating bump structure
EP2405468A1 (en) * 2010-07-05 2012-01-11 ATOTECH Deutschland GmbH Method to form solder deposits on substrates
KR102055459B1 (ko) * 2010-08-02 2019-12-12 아토테크더치랜드게엠베하 기판 상에 솔더 성막 및 비용융 범프 구조들을 형성하는 방법
JP2012129369A (ja) * 2010-12-15 2012-07-05 Ngk Spark Plug Co Ltd 配線基板
US9706652B2 (en) 2010-12-24 2017-07-11 Lg Innotek Co., Ltd. Printed circuit board and method for manufacturing same
US9363883B2 (en) * 2010-12-24 2016-06-07 Lg Innotek Co., Ltd. Printed circuit board and method for manufacturing same
KR101231522B1 (ko) * 2010-12-24 2013-02-07 엘지이노텍 주식회사 인쇄회로기판 및 그의 제조 방법
US20120175772A1 (en) * 2011-01-07 2012-07-12 Leung Andrew K Alternative surface finishes for flip-chip ball grid arrays
US8693203B2 (en) 2011-01-14 2014-04-08 Harris Corporation Method of making an electronic device having a liquid crystal polymer solder mask laminated to an interconnect layer stack and related devices
US8564030B2 (en) 2011-06-10 2013-10-22 Advanced Micro Devices Self-aligned trench contact and local interconnect with replacement gate process
CN102306631B (zh) * 2011-07-20 2013-01-23 中国科学院上海微系统与信息技术研究所 一种基于电镀工艺改善Sn-Ag焊料性能的方法
JP5330474B2 (ja) * 2011-09-22 2013-10-30 上村工業株式会社 デスミア液及びデスミア処理方法
US8716124B2 (en) 2011-11-14 2014-05-06 Advanced Micro Devices Trench silicide and gate open with local interconnect with replacement gate process
CN103179806B (zh) * 2011-12-21 2019-05-28 奥特斯有限公司 组合的通孔镀覆和孔填充的方法
US8759210B2 (en) 2012-07-19 2014-06-24 International Business Machines Corporation Control of silver in C4 metallurgy with plating process
US8742578B2 (en) 2012-07-19 2014-06-03 International Business Machines Corporation Solder volume compensation with C4 process
JP6155571B2 (ja) 2012-08-24 2017-07-05 Tdk株式会社 端子構造、並びにこれを備える半導体素子及びモジュール基板
JP6326723B2 (ja) * 2012-08-24 2018-05-23 Tdk株式会社 端子構造及び半導体素子
ES2573137T3 (es) * 2012-09-14 2016-06-06 Atotech Deutschland Gmbh Método de metalización de sustratos de célula solar
JP2014072371A (ja) * 2012-09-28 2014-04-21 Ibiden Co Ltd プリント配線板及びプリント配線板の製造方法
JP2014072370A (ja) * 2012-09-28 2014-04-21 Ibiden Co Ltd プリント配線板及びプリント配線板の製造方法
JP6133056B2 (ja) * 2012-12-27 2017-05-24 ローム・アンド・ハース電子材料株式会社 スズまたはスズ合金めっき液
US9313881B2 (en) * 2013-01-11 2016-04-12 Qualcomm Incorporated Through mold via relief gutter on molded laser package (MLP) packages
JP6006683B2 (ja) * 2013-06-26 2016-10-12 株式会社Ｊｃｕ スズまたはスズ合金用電気メッキ液およびその用途
JP6030513B2 (ja) * 2013-07-16 2016-11-24 日本特殊陶業株式会社 配線基板の製造方法
US9070676B2 (en) 2013-10-09 2015-06-30 Invensas Corporation Bowl-shaped solder structure
US20150122661A1 (en) * 2013-11-05 2015-05-07 Rohm And Haas Electronic Materials Llc Plating bath and method
US20150122662A1 (en) * 2013-11-05 2015-05-07 Rohm And Haas Electronic Materials Llc Plating bath and method
JP6169960B2 (ja) * 2013-12-04 2017-07-26 日東電工株式会社 回路付サスペンション基板の製造方法
US9627445B2 (en) * 2013-12-05 2017-04-18 Infineon Technologies Dresden Gmbh Optoelectronic component and a method for manufacturing an optoelectronic component
TWI482541B (zh) * 2013-12-10 2015-04-21 Subtron Technology Co Ltd 線路板及其製作方法
JP2015193916A (ja) * 2014-03-18 2015-11-05 上村工業株式会社 錫または錫合金の電気めっき浴、およびバンプの製造方法
JP6332668B2 (ja) * 2014-03-19 2018-05-30 新光電気工業株式会社 配線基板及びその製造方法と半導体装置
TWI521622B (zh) * 2014-05-07 2016-02-11 中原大學 金屬凸塊之形成方法
JP6442722B2 (ja) * 2014-10-08 2018-12-26 石原ケミカル株式会社 電気メッキ式の突起電極形成方法
TWI667758B (zh) 2014-11-03 2019-08-01 國立成功大學 電性連接結構及其製備方法
EP3359710B1 (en) * 2015-10-06 2020-04-08 ATOTECH Deutschland GmbH Rocess for indium or indium alloy deposition
US9953908B2 (en) * 2015-10-30 2018-04-24 International Business Machines Corporation Method for forming solder bumps using sacrificial layer
JP6780933B2 (ja) 2015-12-18 2020-11-04 新光電気工業株式会社 端子構造、端子構造の製造方法、及び配線基板
US10049996B2 (en) * 2016-04-01 2018-08-14 Intel Corporation Surface finishes for high density interconnect architectures
TWI683604B (zh) * 2016-12-23 2020-01-21 德商德國艾托特克公司 於接觸墊上形成可焊接焊料沉積物的方法及在活化接觸墊上暴露可焊接焊料沉積物之印刷電路板
JP6836072B2 (ja) * 2017-05-15 2021-02-24 富士通株式会社 半導体装置及び半導体装置の製造方法
US11257745B2 (en) 2017-09-29 2022-02-22 Intel Corporation Electroless metal-defined thin pad first level interconnects for lithographically defined vias
JP6951219B2 (ja) * 2017-11-29 2021-10-20 新光電気工業株式会社 配線基板、半導体装置、及び配線基板の製造方法
KR102267872B1 (ko) * 2017-11-30 2021-06-24 지오라 토파즈 파우더 코팅 (2007) 엘티디. 용액 내 실리콘 나노와이어 및 플레이트의 무전해 제조
CN108493629A (zh) * 2018-03-12 2018-09-04 福耀集团（上海）汽车玻璃有限公司 一种电气联接元件和汽车玻璃
CN108834330B (zh) * 2018-06-29 2021-07-20 惠州市金百泽电路科技有限公司 一种pcb“d”字型异型焊盘的加工方法
KR102634250B1 (ko) * 2018-12-27 2024-02-07 솔브레인 주식회사 도금 조성물 및 솔더 범프 형성 방법
FI130166B (en) * 2019-03-08 2023-03-23 Picosun Oy Solder mask
US11557491B2 (en) 2019-10-31 2023-01-17 Nxp B.V. Selective underfill assembly and method therefor
TWI743970B (zh) * 2020-08-28 2021-10-21 巨擘科技股份有限公司 多層基板表面處理層結構及其製造方法
US11963291B2 (en) 2022-04-21 2024-04-16 Nxp B.V. Efficient wave guide transition between package and PCB using solder wall
CN116479485B (zh) * 2023-05-04 2023-10-20 泰州东田电子有限公司 一种高可靠性引线框架及其制备方法

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4582576A (en) * 1985-03-26 1986-04-15 Mcgean-Rohco, Inc. Plating bath and method for electroplating tin and/or lead
JP3633252B2 (ja) * 1997-01-10 2005-03-30 イビデン株式会社 プリント配線板及びその製造方法
JP3395621B2 (ja) * 1997-02-03 2003-04-14 イビデン株式会社 プリント配線板及びその製造方法
US6267863B1 (en) * 1999-02-05 2001-07-31 Lucent Technologies Inc. Electroplating solution for electroplating lead and lead/tin alloys
JP2002076582A (ja) * 2000-08-30 2002-03-15 Tdk Corp 部品搭載基板及びその製造方法
JP2002190490A (ja) * 2000-12-20 2002-07-05 Denso Corp バンプを有する電子部品
JP2002302790A (ja) * 2001-04-06 2002-10-18 Ishihara Chem Co Ltd スズ−銅合金メッキ方法
EP1322146A1 (en) * 2001-12-18 2003-06-25 Phoenix Precision Technology Corporation Method of electroplating solder bumps on an organic circuit board
JP2004200412A (ja) * 2002-12-18 2004-07-15 Kyocera Corp 半田バンプ付き配線基板およびその製造方法
JP4501580B2 (ja) * 2004-05-18 2010-07-14 ソニー株式会社 凸型電極およびその製造方法
TWI270329B (en) * 2005-04-04 2007-01-01 Phoenix Prec Technology Corp Method for fabricating conducting bump structures of circuit board
TWI292684B (en) * 2006-02-09 2008-01-11 Phoenix Prec Technology Corp Method for fabricating circuit board with conductive structure
JP2007317823A (ja) * 2006-05-25 2007-12-06 Cmk Corp プリント配線板とその製造方法

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20150124200A (ko) * 2014-04-28 2015-11-05 삼성전자주식회사 주석 도금액, 주석 도금 장치 및 상기 주석 도금액을 이용한 반도체 장치 제조 방법
WO2018063415A1 (en) * 2016-10-01 2018-04-05 Intel Corporation Indium solder metallurgy to control electro-migration
US10957667B2 (en) 2016-10-01 2021-03-23 Intel Corporation Indium solder metallurgy to control electro-migration
US12010795B2 (en) 2019-08-26 2024-06-11 Lg Innotek Co., Ltd. Printed circuit board

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