TWI743970B - 多層基板表面處理層結構及其製造方法 - Google Patents

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Abstract

一種多層基板表面處理層結構：一介電層；至少一焊墊層，形成於該介電層上或內嵌於該介電層中；至少一保護金屬層，形成於該至少一焊墊層上且與該焊墊層接合，其中該至少一保護金屬層主要僅包覆該至少一焊墊層之一上表面，該至少一保護金屬層係作為與一外部元件焊接或接觸之區域；以及一防焊層，形成於該介電層上且具有至少一開孔以曝露該至少一保護金屬層。

Description

多層基板表面處理層結構及其製造方法
本揭示關於多層基板技術領域，特別是關於一種多層基板表面處理層結構及製造方法。
請參閱第1圖，第1圖顯示習知的多層基板表面處理層結構的示意圖。
該多層基板表面處理層結構包括一介電層100、一導電種子層102、一焊墊層(pad layer)104、一保護金屬層106以及一防焊層(solder mask layer)108。
製作該多層基板表面處理層結構時，先利用一光阻層(未圖示)在該介電層100上方形成一凹槽110，再以濺鍍或蒸鍍等乾式方法將該導電種子層102形成於該凹槽110底部，並與該介電層100接合，該導電種子層102做為該焊墊層104之種子(seed)，接著移除該光阻層(未圖示)，利用電鍍(electroplating)或化學鍍(electroless plating)以該導電種子層102為中心往上及往旁邊長出該焊墊層104，再利用電鍍或化學鍍於該焊墊層104上方及旁邊形成該保護金屬層106以完全包覆該焊墊層104，最後形成該防焊層108並部分露出或全部露出該保護金屬層106。
欲將一外部元件焊接於銅材質之焊墊層104時，會使用錫材或其他焊劑以黏接該外部元件與該焊墊層104，該保護金屬層106的目的即在於避免錫材或其他焊劑與該焊墊層104的銅接觸產生互熔並形成介金屬化合物(InterMetallicCompound，IMC)，導致該多層基板表面處理層結構脆弱，產品可靠度降低。
請參閱第2圖，第2圖顯示另一習知的多層基板表面處理層結構的示意圖。
第2圖之多層基板表面處理層結構與第1圖之多層基板表面處理層結構的差異在於在形成該導電種子層102後，不移除該光阻層(未圖示)，利用電鍍或化學鍍在該導電種子層102上形成該焊墊層104，然後才移除該光阻層(未圖示)。
於第1圖與第2圖之多層基板表面處理層結構中，可以先形成該防焊層108，於該防焊層108形成一凹槽110，再於該凹槽110中形成該導電種子層102、該焊墊層104及該保護金屬層106。也可以先完成焊墊層104及保護金屬層106後再施作防焊層108，並在防焊層108中開口，露出保護金屬層106。
然而，利用電鍍或化學鍍形成該焊墊層104及該保護金屬層106時，會往該導電種子層102的旁邊擴充，使該焊墊層104及該保護金屬層106變寬，如第1圖所示。一般而言，若該焊墊層104的厚度為10微米(micrometer，μm)，該焊墊層104一邊的寬度會比該導電種子層102往外擴展約2至4微米，也就是說該焊墊層104整體(兩邊)的寬度會比該導電種子層102往外擴展約4至8微米。該保護金屬層106整體(兩邊)的寬度會比該導電種子層102往外擴展約6至10微米。
第2圖之多層基板表面處理層結構中，該保護金屬層106整體(兩邊)的寬度也會比該導電種子層102往外擴展約6至10微米。
再者，利用電鍍或化學鍍形成該焊墊層104及該保護金屬層106均需在溶液中進行時，許多因素包括濃度、溫度、材質等等皆會影響該焊墊層104及該保護金屬層106往外擴展之範圍，而使得最終含保護金屬層之焊墊層之大小變得難以控制。
此外，在積體電路線距快速微縮的時代，相鄰焊墊層之橫向間距(pad pitch)越來越小，以符合超快速之積體電路晶圓的微縮速度；微縮速度在4年前約為10奈米(nanometer，nm)，現今約為5奈米，西元2026年以後預期將推進到2奈米甚至1奈米。為了迎合晶圓的微縮，裸晶單元之相鄰電性接點之間距亦將跟著快速縮小，預計由現今之80至100微米到5年後將成為30微米以下。在相鄰焊墊層(用於與裸晶單元之電性接點電性連接)間距為30微米以下時，焊墊層之寬度將小於18微米，電鍍或化學鍍的不可預測之擴展必將成為第1圖及第2圖之焊墊層104及保護金屬層106精細化之障礙。
因此，需要針對上述習知技術的問題提出解決方法。
本揭示提供一種多層基板表面處理層結構及其製造方法，其能解決習知技術中的問題。
本揭示之多層基板表面處理層結構：一介電層；至少一焊墊層，形成於該介電層上或部分內嵌於該介電層中；至少一保護金屬層，形成於該至少一焊墊層上且與該焊墊層接合，其中該至少一保護金屬層主要僅包覆該至少一焊墊層之一上表面，該至少一保護金屬層係作為與一外部元件焊接或接觸之 區域；以及一防焊層，形成於該介電層上且具有一開孔以曝露該至少一保護金屬層。
本揭示之多層基板表面處理層結構，包括：一介電層；至少一焊墊層，內嵌於該介電層中；至少一保護金屬層，形成於該至少一焊墊層上且與該焊墊層接合，其中該至少一保護金屬層主要僅包覆該至少一焊墊層之一上表面，該至少一保護金屬層係作為與一外部元件焊接或接觸之區域，該至少一保護金屬層亦內嵌於該介電層中。
本揭示之製造多層基板表面處理層結構的方法包括：提供一介電層；於該介電層上形成至少一焊墊層；於該至少一焊墊層上形成至少一保護金屬層，其中該至少一保護金屬層主要僅包覆該至少一焊墊層之一上表面，該至少一保護金屬層係作為與一外部元件焊接或接觸之區域；以及於該介電層上形成一防焊層，其中該防焊層具有至少一開孔以曝露該至少一保護金屬層。
本揭示之製造多層基板表面處理層結構的方法，包括：提供一介電層；於該介電層形成至少一凹槽；在該至少一凹槽中，形成一焊墊層，該焊墊層內嵌於該介電層中；以及於該至少一焊墊層上形成至少一保護金屬層，其中該至少一保護金屬層主要僅包覆該至少一焊墊層之一上表面，該至少一保護金屬層係作為與一外部元件焊接或接觸之區域，該至少一保護金屬層亦內嵌於該介電層中。
本揭示之製造多層基板表面處理層結構的方法包括：提供一基板；於該基板上形成一感光介電層；圖案化該感光介電層，在該感光介電層形成至少一凹槽；於該至少一凹槽中形成至少一焊墊層；以及於該焊墊層上形成 至少一保護金屬層，其中該至少一保護金屬層主要僅包覆該至少一焊墊層之一上表面，該至少一保護金屬層係作為與一外部元件焊接或接觸之區域。
本揭示之多層基板表面處理層結構及其製造方法中，保護金屬層主要僅包覆焊墊層之一上表面，不會從焊墊層的兩邊往外擴展，也不影響該焊墊層及該保護金屬層原有之作用，因此能解決習知技術中焊墊層不可預測之擴展而無法精細化的問題。
30、40、50、60:多層基板表面處理層結構
100、300、400、500、600、800、900、1000:介電層
102:導電種子層
104、302、402、502、602、802、902、1002、1102、1202:焊墊層
106、304、404、504、604、804、904、1004、1104、1204:保護金屬層
108、306、406、506、806、906、1106、1206:防焊層
110、822、922、1022、1122、1222:凹槽
308、408、508、808、908、1108:開孔
820、920、1220:光阻層
1100、1200:感光介電層
1130、1230:基板
S70-S76:步驟
[第1圖]顯示習知的多層基板表面處理層結構的示意圖。
[第2圖]顯示另一習知的多層基板表面處理層結構的示意圖。
[第3圖]顯示根據本揭示一實施例之多層基板表面處理層結構的示意圖。
[第4圖]顯示根據本揭示另一實施例之多層基板表面處理層結構的示意圖。
[第5圖]顯示根據本揭示又一實施例之多層基板表面處理層結構的示意圖。
[第6圖]顯示根據本揭示再一實施例之多層基板表面處理層結構的示意圖。
[第7圖]顯示根據本揭示一實施例之製造多層基板表面處理層結構的方法流程圖。
[第8A-8F圖]顯示根據本揭示一實施例之製造多層基板表面處理層結構的方法詳細流程圖。
[第9A-9G圖]顯示根據本揭示另一實施例之製造多層基板表面處理層結構的方法詳細流程圖。
[第10A-10D圖]顯示根據本揭示又一實施例之製造多層基板表面處理層結構的方法詳細流程圖。
[第11A-11E圖]顯示根據本揭示再一實施例之製造多層基板表面處理層結構的方法詳細流程圖。
[第12A-12G圖]顯示根據本揭示更一實施例之製造多層基板表面處理層結構的方法詳細流程圖。
為使本揭示的目的、技術方案及效果更加清楚、明確，以下參照圖式並舉實施例對本揭示進一步詳細說明。應當理解，此處所描述的具體實施例僅用以解釋本揭示，本揭示說明書所使用的詞語“實施例”意指用作實例、示例或例證，並不用於限定本揭示。此外，本揭示說明書和所附申請專利範圍中所使用的冠詞「一」一般地可以被解釋為意指「一個或多個」，除非另外指定或從上下文可以清楚確定單數形式。並且，在所附圖式中，結構、功能相似或相同的元件是以相同元件標號來表示。
請參閱第3圖，第3圖顯示根據本揭示一實施例之多層基板表面處理層結構30的示意圖。
該多層基板表面處理層結構30包括一介電層300、至少一焊墊層(本實施例包括一焊墊層302)、至少一保護金屬層(本實施例包括一保護金屬層304)以及一防焊層306。
該介電層300之材質為聚醯亞胺(Polyimide，PI)。
該焊墊層302形成於該介電層300上。該焊墊層302之材質為銅。
該保護金屬層304形成於該焊墊層302上且與該焊墊層302接合，該保護金屬層304主要僅包覆該焊墊層302之一上表面，該保護金屬層304係作為與一外部元件焊接或接觸之區域。更明確地說，該保護金屬層304不會從該焊墊 層302的兩邊往外擴展，且不影響該焊墊層302及該保護金屬層304原來的作用。該保護金屬層304之材質選自於由鉻、鎳、鈀及金所構成群組中之其中一者。
該防焊層306形成於該介電層300上且具有至少一開孔(本實施例包括一開孔308)以曝露該保護金屬層304。於本實施例中，該防焊層306覆蓋該保護金屬層304之一上表面的一部分並曝露該保護金屬層304之該上表面的其他部分。由於該防焊層306覆蓋該保護金屬層304之該上表面的一部分，因此該開孔308之下表面的面積小於該保護金屬層304之面積。該保護金屬層304之面積是指該保護金屬層304之上表面的面積或該保護金屬層304之下表面的面積，該保護金屬層304之上表面的面積等於該保護金屬層304之下表面的面積。
請參閱第4圖，第4圖顯示根據本揭示另一實施例之多層基板表面處理層結構40的示意圖。
該多層基板表面處理層結構40包括一介電層400、至少一焊墊層(本實施例包括一焊墊層402)、至少一保護金屬層(本實施例包括一保護金屬層404)以及一防焊層406。
該介電層400之材質為聚醯亞胺。
該焊墊層402形成於該介電層400上。該焊墊層402之材質為銅。
該保護金屬層404形成於該焊墊層402上且與該焊墊層402接合，該保護金屬層404主要僅包覆該焊墊層402之一上表面，該保護金屬層404係作為與外部元件焊接或接觸之區域。更明確地說，該保護金屬層404不會從該焊墊層402的兩邊往外擴展，且不影響該焊墊層402及該保護金屬層404原來之作用。該保護金屬層404之材質選自於由鉻、鎳、鈀及金所構成群組中之其中一者。
該防焊層406形成於該介電層400上且具有至少一開孔(本實施例包括一開孔408)以曝露該保護金屬層404之一上表面。於本實施例中，該開孔408之下表面的面積等於該保護金屬層404之面積。也就是說，該焊墊層402的兩 邊及該保護金屬層404的兩邊與該防焊層406接合。該保護金屬層404之面積是指該保護金屬層404之上表面的面積或該保護金屬層404之下表面的面積，該保護金屬層404之上表面的面積等於該保護金屬層404之下表面的面積。於另一實施例中，該開孔408之下表面的面積可以大於該保護金屬層404之面積。該防焊層406之一上表面高於該保護金屬層404之上表面。
請參閱第5圖，第5圖顯示根據本揭示又一實施例之多層基板表面處理層結構50的示意圖。
該多層基板表面處理層結構50包括一介電層500、至少一焊墊層(本實施例包括一焊墊層502)、至少一保護金屬層(本實施例包括一保護金屬層504)以及一防焊層506。
該介電層500之材質為聚醯亞胺。
該焊墊層502形成於該介電層500上。該焊墊層502之材質為銅。
該保護金屬層504形成於該焊墊層502上且與該焊墊層502接合，該保護金屬層504主要僅包覆該焊墊層502之一上表面，該保護金屬層504係作為與外部元件焊接或接觸之區域。更明確地說，該保護金屬層504不會從該焊墊層502的兩邊往外擴展，且不影響該焊墊層502及該保護金屬層504原來之作用。該保護金屬層504之材質選自於由鉻、鎳、鈀及金所構成群組中之其中一者。
該防焊層506形成於該介電層500上且具有至少一開孔(本實施例包括一開孔508)以曝露該保護金屬層504之一上表面及兩邊，並曝露該焊墊層502兩邊的一部分。於本實施例中，該防焊層506之一上表面低於該焊墊層502之上表面。也就是說，該焊墊層502的兩邊的一部分與該防焊層506接合。於另一實施例中，該防焊層506之上表面可以低於該保護金屬層504之上表面且高於該焊墊層502之上表面。也就是說，該保護金屬層504的兩邊的一部分及該焊墊層502的兩邊與該防焊層506接合。
於另一實施例中，該多層基板表面處理層結構50包括複數個焊墊層502由下往上堆疊而成，且該防焊層506之上表面低於該些焊墊層502之上表面。
請參閱第6圖，第6圖顯示根據本揭示再一實施例之多層基板表面處理層結構60的示意圖。
該多層基板表面處理層結構60包括一介電層600、至少一焊墊層(本實施例包括一焊墊層602)以及至少一保護金屬層(本實施例包括一保護金屬層604)
該介電層600之材質為聚醯亞胺。
該焊墊層602形成並內嵌於該介電層600中。該焊墊層602之材質為銅。
該保護金屬層604形成於該焊墊層602上且與該焊墊層602接合，該保護金屬層604主要僅包覆該焊墊層602之一上表面，該保護金屬層604係作為與外部元件焊接或接觸之區域。更明確地說，該保護金屬層604不會從該焊墊層602的兩邊往外擴展，且不影響該焊墊層602及該保護金屬層604原來的作用。該保護金屬層604之材質選自於鉻、鎳、鈀及金所構成群組中之其中一者。於本實施例中，該保護金屬層604亦內嵌於介電層600中。
由於該焊墊層602及該保護金屬層604均內嵌於該介電層600中，故該焊墊層602及該保護金屬層604均受到該介電層600之限制，均不會往兩邊擴展。且該焊墊層602之兩邊及該保護金屬層604之兩邊均與介電層600接合。
請參閱第7圖，第7圖顯示根據本揭示一實施例之製造多層基板表面處理層結構的方法流程圖。
於步驟S70中，提供一介電層。
於步驟S72中，於該介電層上形成至少一焊墊層。
於步驟S74中，於該至少一焊墊層上形成至少一保護金屬層，該至少一保護金屬層主要僅包覆該至少一焊墊層之一上表面，該至少一保護金屬層係作為與一外部元件焊接或接觸之區域。
於步驟S76中，於該介電層上形成一防焊層，該防焊層具有至少一開孔以曝露該至少一保護金屬層。
請參閱第8A-8F圖，第8A-8F圖顯示根據本揭示一實施例之製造多層基板表面處理層結構的方法詳細流程圖。
於第8A圖中，提供一介電層800。
該介電層800之材質為聚醯亞胺。
於第8B圖中，於該介電層800上形成一光阻層820，圖案化該光阻層820，在該光阻層820形成至少一凹槽822。
圖案化該光阻層820包括對該光阻層820進行曝光及顯影製程。
於第8C圖中，於該至少一凹槽822中(該介電層800上)形成至少一焊墊層(本實施例包括一焊墊層802)。
由於該焊墊層802在該光阻層820之凹槽822的限制下不會從兩邊往外擴展，因此可以使該焊墊層802之尺寸大幅縮小且能夠避免相鄰焊墊層802短路的問題。該焊墊層802可以電鍍(electroplating)或化學鍍(electroless plating)形成。或者，該焊墊層802可以物理氣相沉積法(Physical Vapor Deposition，PVD)形成。該焊墊層802之材質為銅。
於第8D圖中，於該焊墊層802上形成至少一保護金屬層(本實施例包括一保護金屬層804)，該保護金屬層804主要僅包覆該焊墊層802之一上表面。
由於該保護金屬層804在該光阻層820之凹槽822的限制下主要僅包覆該焊墊層802之上表面，不會從該焊墊層802的兩邊往外擴展，因此可以使 該保護金屬層804之尺寸大幅縮小且能夠避免相鄰保護金屬層804或焊墊層802短路的問題。
該保護金屬層804可以電鍍或化學鍍形成。或者，該保護金屬層804可以物理氣相沉積法形成。該保護金屬層804之材質選自於由鉻、鎳、鈀及金所構成群組中之其中一者。
於第8E圖中，移除該光阻層820。
於第8F圖中，於該介電層800上形成一防焊層806，該防焊層806具有至少一開孔808以曝露該保護金屬層804。
於本實施例中，該防焊層806覆蓋該保護金屬層804之一上表面的一部分並曝露該保護金屬層804之該上表面的其他部分。由於該防焊層806覆蓋該保護金屬層804之該上表面的一部分，因此該開孔808之下表面的面積小於該保護金屬層804之面積。
於另一實施例中，類似於第4圖，該開孔808之下表面的面積可以等於該保護金屬層804之面積。該保護金屬層804之面積是指該保護金屬層804之上表面的面積或該保護金屬層804之下表面的面積，該保護金屬層804之上表面的面積等於該保護金屬層804之下表面的面積。該防焊層806之一上表面可以高於該保護金屬層804之上表面。也就是說，該焊墊層802的兩邊及該保護金屬層804的兩邊與該防焊層806接合。
於又一實施例中，該開孔808之下表面的面積可以大於該保護金屬層804之面積。該防焊層806之一上表面可以高於該保護金屬層804之一上表面。
於又一實施例中，類似於第5圖，該防焊層806可以形成於該介電層800上且具有至少一開孔808以曝露該保護金屬層804之一上表面及兩邊，並曝露該焊墊層802兩邊的一部分。該防焊層806之一上表面可以低於該焊墊層802之 上表面。也就是說，該焊墊層802的兩邊的一部分與該防焊層806接合。或者，該防焊層806之上表面可以低於該保護金屬層804之上表面且高於該焊墊層802之上表面。也就是說，該保護金屬層804的兩邊的一部分及該焊墊層802的兩邊與該防焊層806接合。
於一實施例中，在第8B圖的步驟之後，製造多層基板表面處理層結構的方法進一步包括移除在該凹槽822之下該介電層800的一部分或全部，以使該介電層800形成至少一凹槽(與凹槽822的位置相對應)，接著在第8C圖及第8D圖的步驟中，該焊墊層802及該保護金屬層804形成於該介電層800及該光阻820共同形成之凹槽中，以使該焊墊層802或該保護金屬層804全部形成於該介電層800中。或者，該焊墊層802部分形成於該介電層800中。或者，該保護金屬層804部分形成於該介電層800中。該移除該凹槽822之下之該介電層800的一部分或全部，可以雷射照射或是以反應性離子蝕刻(Reactive ion etching)方式來完成。
於一實施例中，第8C圖的步驟包括於該介電層800上形成複數個焊墊層802，該防焊層806之上表面低於該些焊墊層802之該上表面，該些焊墊層802及該保護金屬層804可作為晶圓測試之探針；該複數個焊墊層802可由下而上堆疊來形成，先形成第8C圖中之焊墊層802，再依第8E圖移除光阻層，再形成第二個8C圖之焊墊層802堆疊在第一個焊墊層802之上，再依第8E圖移除光阻層820，反覆進行如上步驟以形成複該些焊墊層802，最後再形成保護金屬層804。
請參閱第9A-9G圖，第9A-9G圖顯示根據本揭示另一實施例之製造多層基板表面處理層結構的方法詳細流程圖。
於第9A圖中，提供一介電層900。
該介電層900之材質為聚醯亞胺。
於第9B圖中，在該介電層900形成至少一凹槽922，該凹槽922可以雷射照射或反應性離子蝕刻(Reactive Ion etching)完成。
於第9C圖中，在形成凹槽922後之該介電層900上形成一光阻層920，圖案化該光阻層920並移除該介電層900之凹槽922上方之光阻。
圖案化該光阻層920並移除該介電層900凹槽922上方之光阻的過程包括對該光阻層920進行曝光及顯影製程。
於第9D圖中，在該介電層900及該光阻層920共同形成之凹槽922中形成至少一焊墊層902。
由於該焊墊層902在該介電層900及該光阻層920共同形成之凹槽922的限制下，不會從兩邊往外擴展，因此可以使該焊墊層902之尺寸大幅縮小且能夠避免相鄰焊墊層902短路的問題。該焊墊層902可以電鍍或化學鍍形成。或者，該焊墊層902可以物理氣相沉積法形成。該焊墊層902之材質為銅。
於第9E圖中，在該焊墊層902上形成至少一保護金屬層904，該保護金屬層904主要僅包覆該焊墊層902之一上表面。
由於該保護金屬層904在該介電層900及該光阻層920共同形成之凹槽922的限制下，不會從兩邊往外擴展，因此可以使該保護金屬層904之尺寸可受控制，且能大幅縮小且能夠避免相鄰保護金屬層904或焊墊層902產生短路的問題。
該保護金屬層904可以電鍍或化學鍍形成，或者，該保護金屬層904亦可以物理氣相沉積法形成。該保護金屬層904之材質選自於鉻、鎳、鈀及金所構成群組之其一者。
於第9F圖中，移除該光阻層920。
於第9G圖中，在該介電層900上形成一防焊層906，該防焊層906具有至少一開孔908以曝露該保護金屬層904。
於本實施例中，該防焊層906覆蓋該保護金屬層904之一上表面的一部分，並曝露該保護金屬層904之該上表面的其他部分。由於該防焊層906覆蓋該保護金屬層904之該上表面的一部分，因此該開孔908之下表面的面積小於該保護金屬層904之面積。該保護金屬層904之面積是指該保護金屬層904之上表面的面積或該保護金屬層904之下表面的面積，該保護金屬層904之上表面的面積等於該保護金屬層904之下表面的面積。
有關該防焊層906覆蓋之面積及高度，本實施例與第8A-8F圖之實施例相同，可參閱段落[0054]-[0070]的相關描述。
如第10A-10D圖，第10A-10D圖揭示又一實施例之多層基板表面處理層結構的製造方法。
於第10A圖中，提供一介電層1000，該介電層之材質為聚醯亞胺。
於第10B圖中，於該介電層1000形成至少一凹槽1022，該凹槽1022可由以雷射照射或反應性離子蝕刻法等來完成。
於第10C圖中，在該介電層1000之凹槽1022中形成至少一焊墊層1002，且該焊墊層1002內嵌於該介電層1000中，亦即該焊墊層1002之一上表面低於該介電層1000之一上表面。
該焊墊層1002可以電鍍或化學鍍來形成。或者，以物理氣相沉積法來形成。
由第10C圖可知，該焊墊層1002形成時，因受到該介電層1000中該凹槽1022之限制，不能往外擴展，故其大小可受控制，且該焊墊層1002之尺寸容易做成極小，相鄰兩焊墊層1002亦能避免短路的問題。該焊墊層1002之材質為銅。
於第10D圖中，於該至少一焊墊層1002上形成至少一保護金屬層1004，其中該至少一保護金屬層1004主要僅包覆該至少一焊墊層1002之一上表 面，該至少一保護金屬層1004係作為與外部元件焊接或接觸之區域；該至少一保護金屬層1004亦內嵌於該介電層1000中。
該保護金屬層1004可以電鍍或化學鍍形成，或者，以物理氣相沉積法形成。
由第10D圖可知，該保護金屬層1004係內嵌於該介電層1000中，故該保護金屬層1004形成時，因受到該介電層1000中該凹槽1022之限制，不能往外擴展，故其大小可受控制，且該保護金屬層1004之尺寸容易做成極小，相鄰兩焊墊層1002或相鄰兩保護金屬層1004亦能避免短路問題。該至少一保護金屬層1004之材質係由鉻、鎳、鈀及金所構成群組中之其一者。
本實施例中，在該保護金屬層1004完成後，亦可視需要在該介電層1000上增加防焊層(未圖示)，其中該防焊層具有至少一開孔以曝露該至少一保護金屬層1004。
該防焊層之之面積及高度與第8A-8F及第9A-9G圖之實施例相同，於此不多加贅述。
請參閱第11A-11E圖，第11A-11E圖顯示根據本揭示再一實施例之製造多層基板表面處理層結構的方法詳細流程圖。
於第11A圖中，提供一基板1130。
該基板1130可以為一單層基板或一多層基板。
於第11B圖中，於該基板1130上形成一感光介電層1100，圖案化該感光介電層1100，在該感光介電層1100形成至少一凹槽1122。
圖案化該感光介電層1100包括對該感光介電層1100進行曝光及顯影製程。由於該感光介電層1100可以直接進行曝光及顯影製程，因此不需要第8B圖之光阻層820。
於第11C圖中，於該至少一凹槽1122中形成至少一焊墊層(本實施例包括一焊墊層1102)。
由於該焊墊層1102在該感光介電層1100之凹槽1122的限制下不會從兩邊往外擴展，因此可以使該焊墊層1102之尺寸大幅縮小，且其尺寸容易控制，也能夠避免相鄰焊墊層1102短路的問題。於本實施例中，該焊墊層1102內嵌於該感光介電層1100中。該焊墊層1102可以電鍍或化學鍍形成。或者，該焊墊層1102可以物理氣相沉積法形成。該焊墊層1102之材質為銅。
於第11D圖中，於該焊墊層1102上形成至少一保護金屬層(本實施例包括一保護金屬層1104)，該保護金屬層1104主要僅包覆該焊墊層1102之一上表面。
由於該保護金屬層1104在該感光介電層1100之凹槽1122的限制下主要僅包覆該焊墊層1102之上表面，不會從該焊墊層1102的兩邊往外擴展，因此可以使該保護金屬層1104之尺寸大幅縮小，且尺寸容易控制，也能夠避免相鄰保護金屬層1104及焊墊層1102之間短路的問題。該至少一保護金屬層1104之材質係由鉻、鎳、鈀及金所構成群組中之其一者。
於第11E圖中，於該感光介電層1100上形成一防焊層1106，該防焊層1106具有至少一開孔1108以曝露該保護金屬層1104。
於本實施例中，該防焊層1106覆蓋該保護金屬層1104之一上表面的一部分並曝露該保護金屬層1104之該上表面的其他部分。由於該防焊層1106覆蓋該保護金屬層1104之該上表面的一部分，因此該開孔1108之下表面的面積小於該保護金屬層1104之面積。該保護金屬層1104之面積是指該保護金屬層1104之上表面的面積或該保護金屬層1104之下表面的面積，該保護金屬層1104之上表面的面積等於該保護金屬層904之下表面的面積。
在本實施例中，防焊層1106可視需要而覆蓋，其開口大小及高度均與前述多層基板表面處理層結構的製造方法實施例之揭示方式相同。
請參閱第12A-12G圖，第12A-12G圖顯示根據本揭示更一實施例之製造多層基板表面處理層結構的方法詳細流程圖。
於第12A圖，提供一基板1230。
該基板1230可以為一單層基板或一多層基板。
於第12B圖，於該基板1230上形成一感光介電層1200，圖案化該感光介電層1200，在該感光介電層1200形成至少一凹槽1222。該感光介電層1200的主要材質為聚醯亞胺。
圖案化該感光介電層1200，包括對該感光介電層1200進行曝光及顯影製程。由於該感光介電層1200可以直接進行曝光顯影製程，因此不需要第8B圖之光阻層820。
於第12C圖，於該圖案化後之感光介電層1200上形成一光阻層1220，並圖案化該光阻層，並移除該感光介電層1200凹槽1222上之光阻。
該光阻層之圖案化，可以曝光顯影製程來完成。
於第12D圖，於該至少一凹槽1222中形成至少一焊墊層1202。
由於該焊墊層1202在該感光介電層1200及光阻層1220共同形成之凹槽1222的限制下，不會從兩端往外擴展，因此可以使該焊墊層1202之尺寸大幅縮小，且其尺寸亦容易控制，也能夠避免相鄰焊墊層1202短路的問題。
於本實施例中，該焊墊層1202部分內嵌於感光介電層1200中。該焊墊層1202可以電鍍或化學鍍形成。或者，該焊墊層1202可以物理氣相沉積法形成。該焊墊層1202之材質為銅。
於第12E圖，在該焊墊層1202上形成至少一保護金屬層1204，該保護金屬層1204主要僅包覆該焊墊層1202之一上表面。該保護金屬層1204之材質係由鉻、鎳、鈀及金所構成群組其中一者。
由於保護金屬層1204在該感光介電層1200及該光阻層1220共同形成之凹槽1222的限制下，主要僅包覆該焊墊層1202之上表面。不會從焊墊層1202的兩邊往外擴展，因此可以使該保護金屬層1204之尺寸大幅縮小，且其尺寸熔亦控制，也能夠避免相鄰保護金屬層1204及相鄰焊墊層1202之間的短路問題。
於第12F圖，移除該光阻層1220。
於第12G圖，於該感光介電層1200上形成一防焊層1206，該防焊層1206具有一開孔1208，以曝露該保護金屬層1204。
本實施例中，防焊層1206其開口大小，及其高度之揭示其方法均與前述多層基板表面處理層結構的製造方法之實施例相同。
本揭示之多層基板表面處理層結構及其製造方法，保護金屬層主要僅包覆焊墊層之一上表面，不會從焊墊層的兩邊往外擴展，因此能解決習知技術中焊墊層及保護金屬層不可預測之擴展而無法精細化的問題。
雖然本揭示已用較佳實施例揭露如上，然其並非用以限定本揭示，本揭示所屬技術領域中具有通常知識者在不脫離本揭示之精神和範圍內，當可作各種之更動與潤飾，因此本揭示之保護範圍當視後附之申請專利範圍所界定者為準。
30:多層基板表面處理層結構
300:介電層
302:焊墊層
304:保護金屬層
306:防焊層
308:開孔

Claims (20)

  1. 一種多層基板表面處理層結構，包括：一介電層；至少一焊墊層，內嵌於該介電層中；以及至少一保護金屬層，形成於該至少一焊墊層上且與該焊墊層接合，其中該至少一保護金屬層主要僅包覆該至少一焊墊層之一上表面，該至少一保護金屬層係作為與一外部元件焊接或接觸之區域，該至少一保護金屬層亦內嵌於該介電層中。
  2. 如請求項1之結構，進一步包括：一防焊層，形成於該介電層上且具有一開孔以曝露該至少一保護金屬層。
  3. 如請求項1之結構，其中該介電層之材質為聚醯亞胺。
  4. 如請求項1之結構，其中該至少一焊墊層之材質為銅。
  5. 如請求項1之結構，其中該至少一保護金屬層之材質選自於由鉻、鎳、鈀及金所構成群組中之其中一者。
  6. 一種製造多層基板表面處理層結構的方法，包括：提供一介電層；於該介電層上形成至少一焊墊層；於該至少一焊墊層上形成至少一保護金屬層，其中該至少一保護金屬層主要僅包覆該至少一焊墊層之一上表面，該至少一保護金屬層係作為與一外部元件焊接或接觸之區域；以及於該介電層上形成一防焊層，其中該防焊層具有至少一開孔以曝露該至少一保護金屬層， 其中於該介電層上形成該至少一焊墊層的步驟包括：於該介電層上形成一光阻層；圖案化該光阻層，在該光阻層形成至少一凹槽；移除該至少一凹槽下方之該介電層的一部分或全部，以使該至少一焊墊層部分形成於該介電層中；以及於該至少一凹槽中形成該至少一焊墊層；於該至少一焊墊層上形成該至少一保護金屬層的步驟包括：於該至少一焊墊層上形成該至少一保護金屬層；以及移除該光阻層。
  7. 如請求項6之方法，其中該至少一焊墊層及該至少一保護金屬層以電鍍、化學鍍或物理氣相沉積法形成。
  8. 如請求項6之方法，其中於該介電層上形成該防焊層的步驟包括：於該介電層及該至少一保護金屬層上形成該防焊層，其中該防焊層覆蓋該介電層及該至少一保護金屬層；以及於該防焊層形成該至少一開孔以使該防焊層曝露該至少一保護金屬層。
  9. 如請求項6之方法，其中該防焊層覆蓋該至少一保護金屬層之一上表面的一部分。
  10. 如請求項6之方法，其中該至少一開孔的面積大於或等於該至少一保護金屬層之面積。
  11. 如請求項6之方法，其中該介電層之材質為聚醯亞胺。
  12. 如請求項6之方法，其中該至少一焊墊層之材質為銅。
  13. 如請求項6之方法，其中該至少一保護金屬層之材質選自於由鉻、鎳、鈀及金所構成群組中之其中一者。
  14. 如請求項6之方法，其中於該介電層上形成該至少一焊墊層的步驟包括：於該介電層上形成複數個焊墊層，該些焊墊層由下往上堆疊而成，其中該防焊層之一上表面低於該些焊墊層之一上表面。
  15. 一種製造多層基板表面處理層結構的方法，包括：提供一基板；於該基板上形成一感光介電層；圖案化該感光介電層，在該感光介電層形成至少一凹槽；於該至少一凹槽中形成至少一焊墊層；於該焊墊層上形成至少一保護金屬層，其中該至少一保護金屬層主要僅包覆該至少一焊墊層之一上表面，該至少一保護金屬層係作為與一外部元件焊接或接觸之區域；以及在該介電層上形成一防焊層，其中該防焊層具有至少一開孔以曝露該至少一保護金屬層。
  16. 如請求項15之方法，於在該感光介電層形成該至少一凹槽的步驟之後，該方法進一步包括：在該感光介電層上形成一光阻層；以及圖案化該光阻層，並移除該感光介電層之該凹槽上方之光阻；於該至少一凹槽中形成該至少一焊墊層的步驟包括： 在該感光介電層及該光阻層所共同形成的至少一凹槽中，於該至少一焊墊層上形成至少另一焊墊層，其中該至少另一焊墊層之一上表面高於該感光介電層之一上表面；於該焊墊層上形成該至少一保護金屬層的步驟包括：在該另一焊墊層上形成該至少一保護金屬層；以及移除該光阻層。
  17. 如請求項15之方法，其中該至少一焊墊層及該至少一保護金屬層以電鍍、化學鍍或物理氣相沉積法形成。
  18. 如請求項15之方法，其中該感光介電層之主要材質為聚醯亞胺。
  19. 如請求項15之方法，其中該至少一焊墊層之材質為銅。
  20. 如請求項15之方法，其中該至少一保護金屬層之材質選自於由鉻、鎳、鈀及金所構成群組中之其中一者。
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Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20050037601A1 (en) * 2003-08-13 2005-02-17 Shih-Ping Hsu Semiconductor package substrate having contact pad protective layer formed thereon and method for fabricating the same
US20110189848A1 (en) * 2008-10-21 2011-08-04 Ingo Ewert Method to form solder deposits on substrates
US20130105329A1 (en) * 2010-08-02 2013-05-02 Atotech Deutschland Gmbh Method to form solder deposits and non-melting bump structures on substrates
US20140332259A1 (en) * 2012-01-30 2014-11-13 Toppan Printing Co., Ltd. Wiring substrate and method of manufacturing wiring substrate

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4087080B2 (ja) * 2001-05-17 2008-05-14 株式会社日立製作所 配線基板の製造方法およびマルチップモジュールの製造方法
JP2004063929A (ja) * 2002-07-31 2004-02-26 Kyocera Corp 配線基板およびこれを用いた電子装置
JP2004165575A (ja) * 2002-11-15 2004-06-10 Kyocera Corp 配線基板の製造方法
JP4645114B2 (ja) * 2004-09-22 2011-03-09 凸版印刷株式会社 配線基板の製造方法
JP6166879B2 (ja) * 2011-09-06 2017-07-19 株式会社 大昌電子 片面プリント配線板およびその製造方法
US20130241058A1 (en) * 2012-03-16 2013-09-19 Taiwan Semiconductor Manufacturing Company, Ltd. Wire Bonding Structures for Integrated Circuits
JP5694241B2 (ja) * 2012-06-20 2015-04-01 巨擘科技股▲ふん▼有限公司Ｐｒｉｎｃｏ Ｃｏｒｐｏｒａｔｉｏｎ 多層基板の表面処理層の構造及びその製造方法
CN103779284A (zh) * 2012-10-22 2014-05-07 欣兴电子股份有限公司 封装载板与芯片封装结构

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20050037601A1 (en) * 2003-08-13 2005-02-17 Shih-Ping Hsu Semiconductor package substrate having contact pad protective layer formed thereon and method for fabricating the same
US20110189848A1 (en) * 2008-10-21 2011-08-04 Ingo Ewert Method to form solder deposits on substrates
US20130105329A1 (en) * 2010-08-02 2013-05-02 Atotech Deutschland Gmbh Method to form solder deposits and non-melting bump structures on substrates
US20140332259A1 (en) * 2012-01-30 2014-11-13 Toppan Printing Co., Ltd. Wiring substrate and method of manufacturing wiring substrate

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