CN114121870A - 多层基板表面处理层结构及其制造方法 - Google Patents
多层基板表面处理层结构及其制造方法 Download PDFInfo
- Publication number
- CN114121870A CN114121870A CN202011259203.4A CN202011259203A CN114121870A CN 114121870 A CN114121870 A CN 114121870A CN 202011259203 A CN202011259203 A CN 202011259203A CN 114121870 A CN114121870 A CN 114121870A
- Authority
- CN
- China
- Prior art keywords
- layer
- pad
- metal layer
- protective metal
- forming
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000000758 substrate Substances 0.000 title claims abstract description 71
- 239000002335 surface treatment layer Substances 0.000 title claims abstract description 47
- 238000004519 manufacturing process Methods 0.000 title claims description 16
- 239000010410 layer Substances 0.000 claims abstract description 794
- 229910052751 metal Inorganic materials 0.000 claims abstract description 230
- 239000002184 metal Substances 0.000 claims abstract description 230
- 230000001681 protective effect Effects 0.000 claims abstract description 112
- 229910000679 solder Inorganic materials 0.000 claims abstract description 77
- 238000000034 method Methods 0.000 claims description 50
- 229920002120 photoresistant polymer Polymers 0.000 claims description 50
- 238000002161 passivation Methods 0.000 claims description 35
- PXHVJJICTQNCMI-UHFFFAOYSA-N Nickel Chemical compound [Ni] PXHVJJICTQNCMI-UHFFFAOYSA-N 0.000 claims description 24
- KDLHZDBZIXYQEI-UHFFFAOYSA-N Palladium Chemical compound [Pd] KDLHZDBZIXYQEI-UHFFFAOYSA-N 0.000 claims description 24
- 238000009713 electroplating Methods 0.000 claims description 18
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical group [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 claims description 16
- 229910052802 copper Inorganic materials 0.000 claims description 16
- 239000010949 copper Substances 0.000 claims description 16
- 239000004642 Polyimide Substances 0.000 claims description 14
- 229910052804 chromium Inorganic materials 0.000 claims description 14
- 239000011651 chromium Substances 0.000 claims description 14
- 238000007772 electroless plating Methods 0.000 claims description 14
- 229910052737 gold Inorganic materials 0.000 claims description 14
- 239000010931 gold Substances 0.000 claims description 14
- 229910052759 nickel Inorganic materials 0.000 claims description 14
- 229910052763 palladium Inorganic materials 0.000 claims description 14
- 229920001721 polyimide Polymers 0.000 claims description 14
- 238000005240 physical vapour deposition Methods 0.000 claims description 11
- VYZAMTAEIAYCRO-UHFFFAOYSA-N Chromium Chemical compound [Cr] VYZAMTAEIAYCRO-UHFFFAOYSA-N 0.000 claims description 10
- PCHJSUWPFVWCPO-UHFFFAOYSA-N gold Chemical compound [Au] PCHJSUWPFVWCPO-UHFFFAOYSA-N 0.000 claims description 10
- 238000000059 patterning Methods 0.000 claims description 10
- 238000005476 soldering Methods 0.000 claims description 7
- 238000003466 welding Methods 0.000 claims description 6
- 230000015572 biosynthetic process Effects 0.000 claims description 2
- 239000000463 material Substances 0.000 description 11
- 238000012545 processing Methods 0.000 description 8
- 238000001020 plasma etching Methods 0.000 description 5
- 235000012431 wafers Nutrition 0.000 description 3
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical compound [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 description 2
- 229910000765 intermetallic Inorganic materials 0.000 description 2
- 238000007747 plating Methods 0.000 description 2
- 239000002356 single layer Substances 0.000 description 2
- 239000000126 substance Substances 0.000 description 2
- 238000011161 development Methods 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 230000008020 evaporation Effects 0.000 description 1
- 238000001704 evaporation Methods 0.000 description 1
- 230000008018 melting Effects 0.000 description 1
- 238000002844 melting Methods 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 239000000523 sample Substances 0.000 description 1
- 238000003892 spreading Methods 0.000 description 1
- 238000004544 sputter deposition Methods 0.000 description 1
- 238000012360 testing method Methods 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
- H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
- H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
- H01L23/49811—Additional leads joined to the metallisation on the insulating substrate, e.g. pins, bumps, wires, flat leads
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/02—Bonding areas ; Manufacturing methods related thereto
- H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L24/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
- H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
- H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
- H01L23/49838—Geometry or layout
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
- H01L21/033—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/48—Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
- H01L21/4814—Conductive parts
- H01L21/4846—Leads on or in insulating or insulated substrates, e.g. metallisation
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/48—Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
- H01L21/4814—Conductive parts
- H01L21/4846—Leads on or in insulating or insulated substrates, e.g. metallisation
- H01L21/4853—Connection or disconnection of other leads to or from a metallisation, e.g. pins, wires, bumps
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/48—Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
- H01L21/4814—Conductive parts
- H01L21/4846—Leads on or in insulating or insulated substrates, e.g. metallisation
- H01L21/4857—Multilayer substrates
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
- H01L21/76841—Barrier, adhesion or liner layers
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
- H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
- H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
- H01L23/49822—Multilayer substrates
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
- H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/564—Details not otherwise provided for, e.g. protection against moisture
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/02—Bonding areas ; Manufacturing methods related thereto
- H01L24/03—Manufacturing methods
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/03—Manufacturing methods
- H01L2224/034—Manufacturing methods by blanket deposition of the material of the bonding area
- H01L2224/03444—Manufacturing methods by blanket deposition of the material of the bonding area in gaseous form
- H01L2224/0345—Physical vapour deposition [PVD], e.g. evaporation, or sputtering
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/03—Manufacturing methods
- H01L2224/034—Manufacturing methods by blanket deposition of the material of the bonding area
- H01L2224/0346—Plating
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/03—Manufacturing methods
- H01L2224/0347—Manufacturing methods using a lift-off mask
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
- H01L2224/05001—Internal layers
- H01L2224/0501—Shape
- H01L2224/05016—Shape in side view
- H01L2224/05018—Shape in side view being a conformal layer on a patterned surface
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
- H01L2224/05001—Internal layers
- H01L2224/05099—Material
- H01L2224/051—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
- H01L2224/05138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
- H01L2224/05147—Copper [Cu] as principal constituent
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
- H01L2224/0554—External layer
- H01L2224/0555—Shape
- H01L2224/05556—Shape in side view
- H01L2224/05558—Shape in side view conformal layer on a patterned surface
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
- H01L2224/0554—External layer
- H01L2224/0556—Disposition
- H01L2224/05561—On the entire surface of the internal layer
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
- H01L2224/0554—External layer
- H01L2224/05573—Single external layer
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
- H01L2224/0554—External layer
- H01L2224/05599—Material
- H01L2224/056—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
- H01L2224/05638—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
- H01L2224/05644—Gold [Au] as principal constituent
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
- H01L2224/0554—External layer
- H01L2224/05599—Material
- H01L2224/056—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
- H01L2224/05638—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
- H01L2224/05655—Nickel [Ni] as principal constituent
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
- H01L2224/0554—External layer
- H01L2224/05599—Material
- H01L2224/056—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
- H01L2224/05663—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than 1550°C
- H01L2224/05664—Palladium [Pd] as principal constituent
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
- H01L2224/0554—External layer
- H01L2224/05599—Material
- H01L2224/056—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
- H01L2224/05663—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than 1550°C
- H01L2224/05671—Chromium [Cr] as principal constituent
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Ceramic Engineering (AREA)
- Chemical & Material Sciences (AREA)
- Inorganic Chemistry (AREA)
- Geometry (AREA)
- Manufacturing Of Printed Wiring (AREA)
- Non-Metallic Protective Coatings For Printed Circuits (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Electric Connection Of Electric Components To Printed Circuits (AREA)
- Production Of Multi-Layered Print Wiring Board (AREA)
Abstract
一种多层基板表面处理层结构:一介电层;至少一焊垫层,形成于该介电层上或内嵌于该介电层中;至少一保护金属层,形成于该至少一焊垫层上且与该焊垫层接合,其中该至少一保护金属层主要仅包覆该至少一焊垫层之一上表面,该至少一保护金属层系作为与一外部组件焊接或接触之区域;以及一防焊层,形成于该介电层上且具有至少一开孔以曝露该至少一保护金属层。
Description
技术领域
本揭示涉及多层基板技术领域,特别是涉及一种多层基板表面处理层结构及其制造方法。
背景技术
请参阅图1,图1显示现有的多层基板表面处理层结构的示意图。
该多层基板表面处理层结构包括一介电层100、一导电种子层102、一焊垫层(padlayer)104、一保护金属层106以及一防焊层(solder mask layer)108。
制作该多层基板表面处理层结构时,先利用一光阻层(未图示)在该介电层100上方形成一凹槽110,再以溅镀或蒸镀等干式方法将该导电种子层102形成于该凹槽110底部,并与该介电层100接合,该导电种子层102做为该焊垫层104之种子(seed),接着移除该光阻层(未图示),利用电镀(electroplating)或化学镀(electroless plating)以该导电种子层102为中心往上及往旁边长出该焊垫层104,再利用电镀或化学镀于该焊垫层104上方及旁边形成该保护金属层106以完全包覆该焊垫层104,最后形成该防焊层108并部分露出或全部露出该保护金属层106。
欲将一外部组件焊接于铜材质之焊垫层104时,会使用锡材或其他焊剂以黏接该外部组件与该焊垫层104,该保护金属层106的目的即在于避免锡材或其他焊剂与该焊垫层104的铜接触产生互熔并形成介金属化合物(InterMetallicCompound,IMC),导致该多层基板表面处理层结构脆弱,产品可靠度降低。
请参阅图2,图2显示另一现有的多层基板表面处理层结构的示意图。
图2之多层基板表面处理层结构与图1之多层基板表面处理层结构的差异在于在形成该导电种子层102后,不移除该光阻层(未图示),利用电镀或化学镀在该导电种子层102上形成该焊垫层104,然后才移除该光阻层(未图示)。
于图1与图2之多层基板表面处理层结构中,可以先形成该防焊层108,于该防焊层108形成一凹槽110,再于该凹槽110中形成该导电种子层102、该焊垫层104及该保护金属层106。也可以先完成焊垫层104及保护金属层106后再施作防焊层108,并在防焊层108中开口,露出保护金属层106。
然而,利用电镀或化学镀形成该焊垫层104及该保护金属层106时,会往该导电种子层102的旁边扩充,使该焊垫层104及该保护金属层106变宽,如图1所示。一般而言,若该焊垫层104的厚度为10微米(micrometer,μm),该焊垫层104一边的宽度会比该导电种子层102往外扩展约2至4微米,也就是说该焊垫层104整体(两边)的宽度会比该导电种子层102往外扩展约4至8微米。该保护金属层106整体(两边)的宽度会比该导电种子层102往外扩展约6至10微米。
图2之多层基板表面处理层结构中,该保护金属层106整体(两边)的宽度也会比该导电种子层102往外扩展约6至10微米。
再者,利用电镀或化学镀形成该焊垫层104及该保护金属层106均需在溶液中进行时,许多因素包括浓度、温度、材质等等皆会影响该焊垫层104及该保护金属层106往外扩展之范围,而使得最终含保护金属层之焊垫层之大小变得难以控制。
此外,在集成电路线距快速微缩的时代,相邻焊垫层之横向间距(pad pitch)越来越小,以符合超快速之集成电路晶圆的微缩速度;微缩速度在4年前约为10奈米(nanometer,nm),现今约为5奈米,公元2026年以后预期将推进到2奈米甚至1奈米。为了迎合晶圆的微缩,裸晶单元之相邻电性接点之间距亦将跟着快速缩小,预计由现今之80至100微米到5年后将成为30微米以下。在相邻焊垫层(用于与裸晶单元之电性接点电性连接)间距为30微米以下时,焊垫层之宽度将小于18微米,电镀或化学镀的不可预测之扩展必将成为图1及图2之焊垫层104及保护金属层106精细化之障碍。
因此,需要针对上述现有技术的问题提出解决方法。
发明内容
本揭示提供一种多层基板表面处理层结构及其制造方法,其能解决现有技术中的问题。
本揭示之多层基板表面处理层结构,包括:一介电层;至少一焊垫层,形成于该介电层上或部分内嵌于该介电层中;至少一保护金属层,形成于该至少一焊垫层上且与该焊垫层接合,其中该至少一保护金属层主要仅包覆该至少一焊垫层之一上表面,该至少一保护金属层系作为与一外部组件焊接或接触之区域;以及一防焊层,形成于该介电层上且具有一开孔以曝露该至少一保护金属层。
本揭示之多层基板表面处理层结构,包括:一介电层;至少一焊垫层,内嵌于该介电层中;至少一保护金属层,形成于该至少一焊垫层上且与该焊垫层接合,其中该至少一保护金属层主要仅包覆该至少一焊垫层之一上表面,该至少一保护金属层系作为与一外部组件焊接或接触之区域,该至少一保护金属层亦内嵌于该介电层中。
本揭示之制造多层基板表面处理层结构的方法包括:提供一介电层;于该介电层上形成至少一焊垫层;于该至少一焊垫层上形成至少一保护金属层,其中该至少一保护金属层主要仅包覆该至少一焊垫层之一上表面,该至少一保护金属层系作为与一外部组件焊接或接触之区域;以及于该介电层上形成一防焊层,其中该防焊层具有至少一开孔以曝露该至少一保护金属层。
本揭示之制造多层基板表面处理层结构的方法,包括:提供一介电层;于该介电层形成至少一凹槽;在该至少一凹槽中,形成一焊垫层,该焊垫层内嵌于该介电层中;以及于该至少一焊垫层上形成至少一保护金属层,其中该至少一保护金属层主要仅包覆该至少一焊垫层之一上表面,该至少一保护金属层系作为与一外部组件焊接或接触之区域,该至少一保护金属层亦内嵌于该介电层中。
本揭示之制造多层基板表面处理层结构的方法包括:提供一基板;于该基板上形成一感光介电层;图案化该感光介电层,在该感光介电层形成至少一凹槽;于该至少一凹槽中形成至少一焊垫层;以及于该焊垫层上形成至少一保护金属层,其中该至少一保护金属层主要仅包覆该至少一焊垫层之一上表面,该至少一保护金属层系作为与一外部组件焊接或接触之区域。
本揭示之多层基板表面处理层结构及其制造方法中,保护金属层主要仅包覆焊垫层之一上表面,不会从焊垫层的两边往外扩展,也不影响该焊垫层及该保护金属层原有之作用,因此能解决现有技术中焊垫层不可预测之扩展而无法精细化的问题。
为让本揭示的上述内容能更明显易懂,下文特举优选实施例,并配合所附图式,作详细说明如下:
附图说明
图1显示现有的多层基板表面处理层结构的示意图。
图2显示另一现有的多层基板表面处理层结构的示意图。
图3显示根据本揭示一实施例之多层基板表面处理层结构的示意图。
图4显示根据本揭示另一实施例之多层基板表面处理层结构的示意图。
图5显示根据本揭示又一实施例之多层基板表面处理层结构的示意图。
图6显示根据本揭示再一实施例之多层基板表面处理层结构的示意图。
图7显示根据本揭示一实施例之制造多层基板表面处理层结构的方法流程图。
图8A-8F显示根据本揭示一实施例之制造多层基板表面处理层结构的方法详细流程图。
图9A-9G显示根据本揭示另一实施例之制造多层基板表面处理层结构的方法详细流程图。
图10A-10D显示根据本揭示又一实施例之制造多层基板表面处理层结构的方法详细流程图。
图11A-11E显示根据本揭示再一实施例之制造多层基板表面处理层结构的方法详细流程图。
图12A-12G显示根据本揭示更一实施例之制造多层基板表面处理层结构的方法详细流程图。
具体实施方式
以下各实施例的说明是参考附加的图式,用以例示本揭示可用以实施的特定实施例。
为使本揭示的目的、技术方案及效果更加清楚、明确,以下参照图式并举实施例对本揭示进一步详细说明。应当理解,此处所描述的具体实施例仅用以解释本揭示,本揭示说明书所使用的词语“实施例”意指用作实例、示例或例证,并不用于限定本揭示。此外,本揭示说明书和所附申请专利范围中所使用的冠词「一」一般地可以被解释为意指「一个或多个」,除非另外指定或从上下文可以清楚确定单数形式。并且,在所附图式中,结构、功能相似或相同的组件是以相同组件标号来表示。
请参阅图3,图3显示根据本揭示一实施例之多层基板表面处理层结构30的示意图。
该多层基板表面处理层结构30包括一介电层300、至少一焊垫层(本实施例包括一焊垫层302)、至少一保护金属层(本实施例包括一保护金属层304)以及一防焊层306。
该介电层300之材质为聚酰亚胺(Polyimide,PI)。
该焊垫层302形成于该介电层300上。该焊垫层302之材质为铜。
该保护金属层304形成于该焊垫层302上且与该焊垫层302接合,该保护金属层304主要仅包覆该焊垫层302之一上表面,该保护金属层304系作为与一外部组件焊接或接触之区域。更明确地说,该保护金属层304不会从该焊垫层302的两边往外扩展,且不影响该焊垫层302及该保护金属层304原来的作用。该保护金属层304之材质选自于由铬、镍、钯及金所构成群组中之其中一者。
该防焊层306形成于该介电层300上且具有至少一开孔(本实施例包括一开孔308)以曝露该保护金属层304。于本实施例中,该防焊层306覆盖该保护金属层304之一上表面的一部分并曝露该保护金属层304之该上表面的其他部分。由于该防焊层306覆盖该保护金属层304之该上表面的一部分,因此该开孔308之下表面的面积小于该保护金属层304之面积。该保护金属层304之面积是指该保护金属层304之上表面的面积或该保护金属层304之下表面的面积,该保护金属层304之上表面的面积等于该保护金属层304之下表面的面积。
请参阅图4,图4显示根据本揭示另一实施例之多层基板表面处理层结构40的示意图。
该多层基板表面处理层结构40包括一介电层400、至少一焊垫层(本实施例包括一焊垫层402)、至少一保护金属层(本实施例包括一保护金属层404)以及一防焊层406。
该介电层400之材质为聚酰亚胺。
该焊垫层402形成于该介电层400上。该焊垫层402之材质为铜。
该保护金属层404形成于该焊垫层402上且与该焊垫层402接合,该保护金属层404主要仅包覆该焊垫层402之一上表面,该保护金属层404系作为与外部组件焊接或接触之区域。更明确地说,该保护金属层404不会从该焊垫层402的两边往外扩展,且不影响该焊垫层402及该保护金属层404原来之作用。该保护金属层404之材质选自于由铬、镍、钯及金所构成群组中之其中一者。
该防焊层406形成于该介电层400上且具有至少一开孔(本实施例包括一开孔408)以曝露该保护金属层404之一上表面。于本实施例中,该开孔408之下表面的面积等于该保护金属层404之面积。也就是说,该焊垫层402的两边及该保护金属层404的两边与该防焊层406接合。该保护金属层404之面积是指该保护金属层404之上表面的面积或该保护金属层404之下表面的面积,该保护金属层404之上表面的面积等于该保护金属层404之下表面的面积。于另一实施例中,该开孔408之下表面的面积可以大于该保护金属层404之面积。该防焊层406之一上表面高于该保护金属层404之上表面。
请参阅图5,图5显示根据本揭示又一实施例之多层基板表面处理层结构50的示意图。
该多层基板表面处理层结构50包括一介电层500、至少一焊垫层(本实施例包括一焊垫层502)、至少一保护金属层(本实施例包括一保护金属层504)以及一防焊层506。
该介电层500之材质为聚酰亚胺。
该焊垫层502形成于该介电层500上。该焊垫层502之材质为铜。
该保护金属层504形成于该焊垫层502上且与该焊垫层502接合,该保护金属层504主要仅包覆该焊垫层502之一上表面,该保护金属层504系作为与外部组件焊接或接触之区域。更明确地说,该保护金属层504不会从该焊垫层502的两边往外扩展,且不影响该焊垫层502及该保护金属层504原来之作用。该保护金属层504之材质选自于由铬、镍、钯及金所构成群组中之其中一者。
该防焊层506形成于该介电层500上且具有至少一开孔(本实施例包括一开孔508)以曝露该保护金属层504之一上表面及两边,并曝露该焊垫层502两边的一部分。于本实施例中,该防焊层506之一上表面低于该焊垫层502之上表面。也就是说,该焊垫层502的两边的一部分与该防焊层506接合。于另一实施例中,该防焊层506之上表面可以低于该保护金属层504之上表面且高于该焊垫层502之上表面。也就是说,该保护金属层504的两边的一部分及该焊垫层502的两边与该防焊层506接合。
于另一实施例中,该多层基板表面处理层结构50包括复数个焊垫层502由下往上堆栈而成,且该防焊层506之上表面低于该些焊垫层502之上表面。
请参阅图6,图6显示根据本揭示再一实施例之多层基板表面处理层结构60的示意图。
该多层基板表面处理层结构60包括一介电层600、至少一焊垫层(本实施例包括一焊垫层602)以及至少一保护金属层(本实施例包括一保护金属层604)
该介电层600之材质为聚酰亚胺。
该焊垫层602形成并内嵌于该介电层600中。该焊垫层602之材质为铜。
该保护金属层604形成于该焊垫层602上且与该焊垫层602接合,该保护金属层604主要仅包覆该焊垫层602之一上表面,该保护金属层604系作为与外部组件焊接或接触之区域。更明确地说,该保护金属层604不会从该焊垫层602的两边往外扩展,且不影响该焊垫层602及该保护金属层604原来的作用。该保护金属层604之材质选自于铬、镍、钯及金所构成群组中之其中一者。于本实施例中,该保护金属层604亦内嵌于介电层600中。
由于该焊垫层602及该保护金属层604均内嵌于该介电层600中,故该焊垫层602及该保护金属层604均受到该介电层600之限制,均不会往两边扩展。且该焊垫层602之两边及该保护金属层604之两边均与介电层600接合。
请参阅图7,图7显示根据本揭示一实施例之制造多层基板表面处理层结构的方法流程图。
于步骤S70中,提供一介电层。
于步骤S72中,于该介电层上形成至少一焊垫层。
于步骤S74中,于该至少一焊垫层上形成至少一保护金属层,该至少一保护金属层主要仅包覆该至少一焊垫层之一上表面,该至少一保护金属层系作为与一外部组件焊接或接触之区域。
于步骤S76中,于该介电层上形成一防焊层,该防焊层具有至少一开孔以曝露该至少一保护金属层。
请参阅图8A-8F,图8A-8F显示根据本揭示一实施例之制造多层基板表面处理层结构的方法详细流程图。
于图8A中,提供一介电层800。
该介电层800之材质为聚酰亚胺。
于图8B中,于该介电层800上形成一光阻层820,图案化该光阻层820,在该光阻层820形成至少一凹槽822。
图案化该光阻层820包括对该光阻层820进行曝光及显影制程。
于图8C中,于该至少一凹槽822中(该介电层800上)形成至少一焊垫层(本实施例包括一焊垫层802)。
由于该焊垫层802在该光阻层820之凹槽822的限制下不会从两边往外扩展,因此可以使该焊垫层802之尺寸大幅缩小且能够避免相邻焊垫层802短路的问题。该焊垫层802可以电镀(electroplating)或化学镀(electroless plating)形成。或者,该焊垫层802可以物理气相沉积法(Physical Vapor Deposition,PVD)形成。该焊垫层802之材质为铜。
于图8D中,于该焊垫层802上形成至少一保护金属层(本实施例包括一保护金属层804),该保护金属层804主要仅包覆该焊垫层802之一上表面。
由于该保护金属层804在该光阻层820之凹槽822的限制下主要仅包覆该焊垫层802之上表面,不会从该焊垫层802的两边往外扩展,因此可以使该保护金属层804之尺寸大幅缩小且能够避免相邻保护金属层804或焊垫层802短路的问题。
该保护金属层804可以电镀或化学镀形成。或者,该保护金属层804可以物理气相沉积法形成。该保护金属层804之材质选自于由铬、镍、钯及金所构成群组中之其中一者。
于图8E中,移除该光阻层820。
于图8F中,于该介电层800上形成一防焊层806,该防焊层806具有至少一开孔808以曝露该保护金属层804。
于本实施例中,该防焊层806覆盖该保护金属层804之一上表面的一部分并曝露该保护金属层804之该上表面的其他部分。由于该防焊层806覆盖该保护金属层804之该上表面的一部分,因此该开孔808之下表面的面积小于该保护金属层804之面积。
于另一实施例中,类似于图4,该开孔808之下表面的面积可以等于该保护金属层804之面积。该保护金属层804之面积是指该保护金属层804之上表面的面积或该保护金属层804之下表面的面积,该保护金属层804之上表面的面积等于该保护金属层804之下表面的面积。该防焊层806之一上表面可以高于该保护金属层804之上表面。也就是说,该焊垫层802的两边及该保护金属层804的两边与该防焊层806接合。
于又一实施例中,该开孔808之下表面的面积可以大于该保护金属层804之面积。该防焊层806之一上表面可以高于该保护金属层804之一上表面。
于又一实施例中,类似于图5,该防焊层806可以形成于该介电层800上且具有至少一开孔808以曝露该保护金属层804之一上表面及两边,并曝露该焊垫层802两边的一部分。该防焊层806之一上表面可以低于该焊垫层802之上表面。也就是说,该焊垫层802的两边的一部分与该防焊层806接合。或者,该防焊层806之上表面可以低于该保护金属层804之上表面且高于该焊垫层802之上表面。也就是说,该保护金属层804的两边的一部分及该焊垫层802的两边与该防焊层806接合。
于一实施例中,在图8B的步骤之后,制造多层基板表面处理层结构的方法进一步包括移除在该凹槽822之下该介电层800的一部分或全部,以使该介电层800形成至少一凹槽(与凹槽822的位置相对应),接着在图8C及图8D的步骤中,该焊垫层802及该保护金属层804形成于该介电层800及该光阻820共同形成之凹槽中,以使该焊垫层802或该保护金属层804全部形成于该介电层800中。或者,该焊垫层802部分形成于该介电层800中。或者,该保护金属层804部分形成于该介电层800中。该移除该凹槽822之下之该介电质800的一部分或全部,可以雷射照射或是以反应性离子蚀刻(Reactive ion etching)方式来完成。
于一实施例中,图8C的步骤包括于该介电层800上形成复数个焊垫层802,该防焊层806之上表面低于该些焊垫层802之该上表面,该些焊垫层802及该保护金属层804可作为晶圆测试之探针;该复数个焊垫层802可由下而上堆栈来形成,先形成图8C中之焊垫层802,再依图8E移除光阻层,再形成第二个图8C之焊垫层802堆栈在第一个焊垫层802之上,再依图8E移除光阻层820,反复进行如上步骤以形成复该些焊垫层802,最后再形成保护金属层804。
请参阅图9A-9G,图9A-9G显示根据本揭示另一实施例之制造多层基板表面处理层结构的方法详细流程图。
于图9A中,提供一介电层900。
该介电层900之材质为聚酰亚胺。
于图9B中,在该介电层900形成至少一凹槽922,该凹槽922可以雷射照射或反应性离子蚀刻(Reactive Ion etching)完成。
于图9C中,在形成凹槽922后之该介电层900上形成一光阻层920,图案化该光阻层920并移除该介电层900之凹槽922上方之光阻。
图案化该光阻层920并移除该介电层900凹槽922上方之光阻的过程包括对该光阻层920进行曝光及显影制程。
于图9D中,在该介电层900及该光阻层920共同形成之凹槽922中形成至少一焊垫层902。
由于该焊垫层902在该介电层900及该光阻层920共同形成之凹槽922的限制下,不会从两边往外扩展,因此可以使该焊垫层902之尺寸大幅缩小且能够避免相邻焊垫层902短路的问题。该焊垫层902可以电镀或化学镀形成。或者,该焊垫层902可以物理气相沉积法形成。该焊垫层902之材质为铜。
于图9E中,在该焊垫层902上形成至少一保护金属层904,该保护金属层904主要仅包覆该焊垫层902之一上表面。
由于该保护金属层904在该介电层900及该光阻层920共同形成之凹槽922的限制下,不会从两边往外扩展,因此可以使该保护金属层904之尺寸可受控制,且能大幅缩小且能够避免相邻保护金属层904或焊垫层902产生短路的问题。
该保护金属层904可以电镀或化学镀形成,或者,该保护金属层904亦可以物理气相沉积法形成。该保护金属层904之材质选自于铬、镍、钯及金所构成群组之其一者。
于图9F中,移除该光阻层920。
于图9G中,在该介电层900上形成一防焊层906,该防焊层906具有至少一开孔908以曝露该保护金属层904。
于本实施例中,该防焊层906覆盖该保护金属层904之一上表面的一部分,并曝露该保护金属层904之该上表面的其他部分。由于该防焊层906覆盖该保护金属层904之该上表面的一部分,因此该开孔908之下表面的面积小于该保护金属层904之面积。该保护金属层904之面积是指该保护金属层904之上表面的面积或该保护金属层904之下表面的面积,该保护金属层904之上表面的面积等于该保护金属层904之下表面的面积。
有关该防焊层906覆盖之面积及高度,本实施例与图8A-8F之实施例相同,可参阅图8A-8F之实施例的相关描述。
如图10A-10D,图10A-10D揭示又一实施例之多层基板表面处理层结构的制造方法。
于图10A中,提供一介电层1000,该介电层之材质为聚酰亚胺。
于图10B中,于该介电质1000形成至少一凹槽1022,该凹槽1022可由以雷射照射或反应性离子蚀刻法等来完成。
于图10C中,在该介电层1000之凹槽1022中形成至少一焊垫层1002,且该焊垫层1002内嵌于该介电层1000中,亦即该焊垫层1002之一上表面低于该介电层1000之一上表面。
该焊垫层1002可以电镀或化学镀来形成。或者,以物理气相沉积法来形成。
由图10C可知,该焊垫层1002形成时,因受到该介电层1000中该凹槽1022之限制,不能往外扩展,故其大小可受控制,且该焊垫层1002之尺寸容易做成极小,相邻两焊垫层1002亦能避免短路的问题。该焊垫层1002之材质为铜。
于图10D中,于该至少一焊垫层1002上形成至少一保护金属层1004,其中该至少一保护金属层1004主要仅包覆该至少一焊垫层1002之一上表面,该至少一保护金属层1004系作为与外部组件焊接或接触之区域;该至少一保护金属层1004亦内嵌于该介电层1000中。
该保护金属层1004可以电镀或化学镀形成,或者,以物理气相沉积法形成。
由图10D可知,该保护金属层1004系内嵌于该介电层1000中,故该保护金属层1004形成时,因受到该介电层1000中该凹槽1022之限制,不能往外扩展,故其大小可受控制,且该保护金属层1004之尺寸容易做成极小,相邻两焊垫层1002或相邻两保护金属层1004亦能避免短路问题。该至少一保护金属层1004之材质系由铬、镍、钯及金所构成群组中之其一者。
本实施例中,在该保护金属层1004完成后,亦可视需要在该介电层1000上增加防焊层(未图示),其中该防焊层具有至少一开孔以曝露该至少一保护金属层1004。
该防焊层之之面积及高度与图8A-8F及图9A-9G之实施例相同,于此不多加赘述。
请参阅图11A-11E,图11A-11E显示根据本揭示再一实施例之制造多层基板表面处理层结构的方法详细流程图。
于图11A中,提供一基板1130。
该基板1130可以为一单层基板或一多层基板。
于图11B中,于该基板1130上形成一感光介电层1100,图案化该感光介电层1100,在该感光介电层1100形成至少一凹槽1122。
图案化该感光介电层1100包括对该感光介电层1100进行曝光及显影制程。由于该感光介电层1100可以直接进行曝光及显影制程,因此不需要图8B之光阻层820。
于图11C中,于该至少一凹槽1122中形成至少一焊垫层(本实施例包括一焊垫层1102)。
由于该焊垫层1102在该感光介电层1100之凹槽1122的限制下不会从两边往外扩展,因此可以使该焊垫层1102之尺寸大幅缩小,且其尺寸容易控制,也能够避免相邻焊垫层1102短路的问题。于本实施例中,该焊垫层1102内嵌于该感光介电层1100中。该焊垫层1102可以电镀或化学镀形成。或者,该焊垫层1102可以物理气相沉积法形成。该焊垫层1102之材质为铜。
于图11D中,于该焊垫层1102上形成至少一保护金属层(本实施例包括一保护金属层1104),该保护金属层1104主要仅包覆该焊垫层1102之一上表面。
由于该保护金属层1104在该感光介电层1100之凹槽1122的限制下主要仅包覆该焊垫层1102之上表面,不会从该焊垫层1102的两边往外扩展,因此可以使该保护金属层1104之尺寸大幅缩小,且尺寸容易控制,也能够避免相邻保护金属层1104及焊垫层1102之间短路的问题。该至少一保护金属层1104之材质系由铬、镍、钯及金所构成群组中之其一者。
于图11E中,于该感光介电层1100上形成一防焊层1106,该防焊层1106具有至少一开孔1108以曝露该保护金属层1104。
于本实施例中,该防焊层1106覆盖该保护金属层1104之一上表面的一部分并曝露该保护金属层1104之该上表面的其他部分。由于该防焊层1106覆盖该保护金属层1104之该上表面的一部分,因此该开孔1108之下表面的面积小于该保护金属层1104之面积。该保护金属层1104之面积是指该保护金属层1104之上表面的面积或该保护金属层1104之下表面的面积,该保护金属层1104之上表面的面积等于该保护金属层904之下表面的面积。
在本实施例中,防焊层1106可视需要而覆盖,其开口大小及高度均与前述多层基板表面处理层结构的制造方法实施例之揭示方式相同。
请参阅图12A-12G,图12A-12G显示根据本揭示更一实施例之制造多层基板表面处理层结构的方法详细流程图。
于图12A,提供一基板1230。
该基板1230可以为一单层基板或一多层基板。
于图12B,于该基板1230上形成一感光介电层1200,图案化该感光介电层1200,在该感光介电层1200形成至少一凹槽1222。该感光介电层1200的主要材质为聚酰亚胺。
图案化该感光介电层1200,包括对该感光介电层1200进行曝光及显影制程。由于该感光介电层1200可以直接进行曝光显影制程,因此不需要图8B之光阻层820。
于图12C,于该图案化后之感光介电层1200上形成一光阻层1220,并图案化该光阻层,并移除该感光介电层1200凹槽1222上之光阻。
该光阻层之图案化,可以曝光显影制程来完成。
于图12D,于该至少一凹槽1222中形成至少一焊垫层1202。
由于该焊垫层1202在该感光介电层1200及光阻层1220共同形成之凹槽1222的限制下,不会从两端往外扩展,因此可以使该焊垫层1202之尺寸大幅缩小,且其尺寸亦容易控制,也能够避免相邻焊垫层1202短路的问题。
于本实施例中,该焊垫层1202部分内嵌于感光介电层1200中。该焊垫层1202可以电镀或化学镀形成。或者,该焊垫层1202可以物理气相沉积法形成。该焊垫层1202之材质为铜。
于图12E,在该焊垫层1202上形成至少一保护金属层1204,该保护金属层1204主要仅包覆该焊垫层1202之一上表面。该保护金属层1204之材质系由铬、镍、钯及金所构成群组其中一者。
由于保护金属层1204在该感光介电层1200及该光阻层1220共同形成之凹槽1222的限制下,主要仅包覆该焊垫层1202之上表面。不会从焊垫层1202的两边往外扩展,因此可以使该保护金属层1204之尺寸大幅缩小,且其尺寸熔亦控制,也能够避免相邻保护金属层1204及相邻焊垫层1202之间的短路问题。
于图12F,移除该光阻层1220。
于图12G,于该感光介电层1200上形成一防焊层1206,该防焊层1206具有一开孔1208,以曝露该保护金属层1204。
本实施例中,防焊层1206其开口大小,及其高度之揭示其方法均与前述多层基板表面处理层结构的制造方法之实施例相同。
本揭示之多层基板表面处理层结构及其制造方法,保护金属层主要仅包覆焊垫层之一上表面,不会从焊垫层的两边往外扩展,因此能解决现有技术中焊垫层及保护金属层不可预测之扩展而无法精细化的问题。
综上所述,虽然本揭示已以优选实施例揭露如上,但上述优选实施例并非用以限制本揭示,本领域的普通技术人员,在不脱离本揭示的精神和范围内,均可作各种更动与润饰,因此本揭示的保护范围以权利要求界定的范围为准。
Claims (40)
1.一种多层基板表面处理层结构,其特征在于,包括:
一介电层;
至少一焊垫层,形成于该介电层上或部分内嵌于该介电层中;
至少一保护金属层,形成于该至少一焊垫层上且与该焊垫层接合,其中该至少一保护金属层主要仅包覆该至少一焊垫层之一上表面,该至少一保护金属层系作为与一外部组件焊接或接触之区域;以及
一防焊层,形成于该介电层上且具有一开孔以曝露该至少一保护金属层。
2.根据权利要求1所述的结构,其特征在于,该防焊层覆盖该至少一保护金属层之一上表面的一部分。
3.根据权利要求1所述的结构,其特征在于,该至少一开孔的面积大于或等于该至少一保护金属层之面积。
4.根据权利要求1所述的结构,其特征在于,该防焊层之一上表面低于该至少一焊垫层之该上表面。
5.根据权利要求1所述的结构,其特征在于,该防焊层之一上表面低于该至少一保护金属层之一上表面且高于该至少一焊垫层之该上表面。
6.根据权利要求1所述的结构,其特征在于,该介电层之材质为聚酰亚胺。
7.根据权利要求1所述的结构,其特征在于,该至少一焊垫层之材质为铜。
8.根据权利要求1所述的结构,其特征在于,该至少一保护金属层之材质选自于由铬、镍、钯及金所构成群组中之其中一者。
9.根据权利要求1所述的结构,其特征在于,包括复数个焊垫层由下往上堆栈而成,其中该防焊层之一上表面低于该些焊垫层之该上表面。
10.一种多层基板表面处理层结构,其特征在于,包括:
一介电层;
至少一焊垫层,内嵌于该介电层中;以及
至少一保护金属层,形成于该至少一焊垫层上且与该焊垫层接合,其中该至少一保护金属层主要仅包覆该至少一焊垫层之一上表面,该至少一保护金属层系作为与一外部组件焊接或接触之区域,该至少一保护金属层亦内嵌于该介电层中。
11.根据权利要求10所述的结构,其特征在于,进一步包括:
一防焊层,形成于该介电层上且具有一开孔以曝露该至少一保护金属层。
12.根据权利要求10所述的结构,其特征在于,该介电层之材质为聚酰亚胺。
13.根据权利要求10所述的结构,其特征在于,该至少一焊垫层之材质为铜。
14.根据权利要求10所述的结构,其特征在于,该至少一保护金属层之材质选自于由铬、镍、钯及金所构成群组中之其中一者。
15.一种制造多层基板表面处理层结构的方法,其特征在于,包括:
提供一介电层;
于该介电层上形成至少一焊垫层;
于该至少一焊垫层上形成至少一保护金属层,其中该至少一保护金属层主要仅包覆该至少一焊垫层之一上表面,该至少一保护金属层系作为与一外部组件焊接或接触之区域;以及
于该介电层上形成一防焊层,其中该防焊层具有至少一开孔以曝露该至少一保护金属层。
16.根据权利要求15所述的方法,其特征在于,于该介电层上形成该至少一焊垫层的步骤包括:
于该介电层上形成一光阻层;
图案化该光阻层,在该光阻层形成至少一凹槽;以及
于该至少一凹槽中形成该至少一焊垫层;
于该至少一焊垫层上形成该至少一保护金属层的步骤包括:
于该至少一焊垫层上形成至少一保护金属层;以及
移除该光阻层。
17.根据权利要求16所述的方法,其特征在于,于图案化该光阻层,在该光阻层形成该至少一凹槽的步骤之后,该方法进一步包括:
移除该至少一凹槽下方之该介电层的一部分或全部,以使该至少一焊垫层部分形成于该介电层中。
18.根据权利要求15所述的方法,其特征在于,于该介电层上形成该至少一焊垫层的步骤包括:
于该介电层中形成至少一凹槽;
在形成该至少一凹槽后的介电层上形成一光阻层;
图案化该光阻层,并移除该介电层之凹槽上方之光阻;以及
在该介电层及该光阻层共同形成之凹槽中形成至少一焊垫层;
于该至少一焊垫层上形成该至少一保护金属层的步骤包括:
于该至少一焊垫层上形成该至少一保护金属层;以及
移除该光阻层。
19.根据权利要求15所述的方法,其特征在于,该至少一焊垫层及该至少一保护金属层以电镀、化学镀或物理气相沉积法形成。
20.根据权利要求15所述的方法,其特征在于,于该介电层上形成该防焊层的步骤包括:
于该介电层及该至少一保护金属层上形成该防焊层,其中该防焊层覆盖该介电层及该至少一保护金属层;以及
于该防焊层形成该至少一开孔以使该防焊层曝露该至少一保护金属层。
21.根据权利要求15所述的方法,其特征在于,该防焊层覆盖该至少一保护金属层之一上表面的一部分。
22.根据权利要求15所述的方法,其特征在于,该至少一开孔的面积大于或等于该至少一保护金属层之面积。
23.根据权利要求15所述的方法,其特征在于,该防焊层之一上表面低于该至少一焊垫层之该上表面。
24.根据权利要求15所述的方法,其特征在于,该防焊层之一上表面低于该至少一保护金属层之一上表面且高于该至少一焊垫层之该上表面。
25.根据权利要求15所述的方法,其特征在于,该介电层之材质为聚酰亚胺。
26.根据权利要求15所述的方法,其特征在于,该至少一焊垫层之材质为铜。
27.根据权利要求15所述的方法,其特征在于,该至少一保护金属层之材质选自于由铬、镍、钯及金所构成群组中之其中一者。
28.根据权利要求15所述的方法,其特征在于,于该介电层上形成该至少一焊垫层的步骤包括:
于该介电层上形成复数个焊垫层,该些焊垫层由下往上堆栈而成,其中该防焊层之一上表面低于该些焊垫层之一上表面。
29.一种制造多层基板表面处理层结构的方法,其特征在于,包括:
提供一介电层;
于该介电层形成至少一凹槽;
在该至少一凹槽中,形成一焊垫层,该焊垫层内嵌于该介电层中;以及
于该至少一焊垫层上形成至少一保护金属层,其中该至少一保护金属层主要仅包覆该至少一焊垫层之一上表面,该至少一保护金属层系作为与外部组件焊接或接触之区域;该至少一保护金属层亦内嵌于该介电层中。
30.根据权利要求29所述的方法,其特征在于,在形成该至少一保护金属层后,该方法进一步包括:
在该介电层上形成一防焊层,其中该防焊层具有至少一开孔以曝露该至少一保护金属层。
31.根据权利要求29所述的方法,其特征在于,该介电质之材质为聚酰亚胺。
32.根据权利要求29所述的方法,其特征在于,该至少一焊垫层之材质为铜。
33.根据权利要求29所述的方法,其特征在于,该至少一保护金属层之材质选自于由铬、镍、钯及金所构成群组中之其中一者。
34.一种制造多层基板表面处理层结构的方法,其特征在于,包括:
提供一基板;
于该基板上形成一感光介电层;
图案化该感光介电层,在该感光介电层形成至少一凹槽;
于该至少一凹槽中形成至少一焊垫层;以及
于该焊垫层上形成至少一保护金属层,其中该至少一保护金属层主要仅包覆该至少一焊垫层之一上表面,该至少一保护金属层系作为与一外部组件焊接或接触之区域。
35.根据权利要求34所述的方法,其特征在于,于在该感光介电层形成该至少一凹槽的步骤之后,该方法进一步包括:
在该感光介电层上形成一光阻层;以及
图案化该光阻层,并移除该感光介电层之该凹槽上方之光阻;
于该至少一凹槽中形成该至少一焊垫层的步骤包括:
在该感光介电层及该光阻层所共同形成的至少一凹槽中,于该至少一焊垫层上形成至少另一焊垫层,其中该至少另一焊垫层之一上表面高于该感光介电层之一上表面;
于该焊垫层上形成该至少一保护金属层的步骤包括:
在该另一焊垫层上形成该至少一保护金属层;以及
移除该光阻层。
36.根据权利要求36所述的方法,其特征在于,在形成该至少一保护金属层的步骤之后,该方法进一步包括:
在该介电层上形成一防焊层,其中该防焊层具有至少一开孔以曝露该至少一保护金属层。
37.根据权利要求34所述的方法,其特征在于,该至少一焊垫层及该至少一保护金属层以电镀、化学镀或物理气相沉积法形成。
38.根据权利要求34所述的方法,其特征在于,该感光介电层之主要材质为聚酰亚胺。
39.根据权利要求34所述的方法,其特征在于,该至少一焊垫层之材质为铜。
40.根据权利要求34所述的方法,其特征在于,该至少一保护金属层之材质选自于由铬、镍、钯及金所构成群组中之其中一者。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
TW109129659A TWI743970B (zh) | 2020-08-28 | 2020-08-28 | 多層基板表面處理層結構及其製造方法 |
TW109129659 | 2020-08-28 |
Publications (1)
Publication Number | Publication Date |
---|---|
CN114121870A true CN114121870A (zh) | 2022-03-01 |
Family
ID=75690100
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
CN202011259203.4A Pending CN114121870A (zh) | 2020-08-28 | 2020-11-12 | 多层基板表面处理层结构及其制造方法 |
Country Status (6)
Country | Link |
---|---|
US (2) | US20220068849A1 (zh) |
EP (1) | EP3961679A1 (zh) |
JP (1) | JP7212661B2 (zh) |
KR (1) | KR102535762B1 (zh) |
CN (1) | CN114121870A (zh) |
TW (1) | TWI743970B (zh) |
Family Cites Families (12)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP4087080B2 (ja) * | 2001-05-17 | 2008-05-14 | 株式会社日立製作所 | 配線基板の製造方法およびマルチップモジュールの製造方法 |
JP2004063929A (ja) * | 2002-07-31 | 2004-02-26 | Kyocera Corp | 配線基板およびこれを用いた電子装置 |
JP2004165575A (ja) * | 2002-11-15 | 2004-06-10 | Kyocera Corp | 配線基板の製造方法 |
TWI286372B (en) * | 2003-08-13 | 2007-09-01 | Phoenix Prec Technology Corp | Semiconductor package substrate with protective metal layer on pads formed thereon and method for fabricating the same |
JP4645114B2 (ja) * | 2004-09-22 | 2011-03-09 | 凸版印刷株式会社 | 配線基板の製造方法 |
KR20110070987A (ko) * | 2008-10-21 | 2011-06-27 | 아토테크더치랜드게엠베하 | 기판 상에 땜납 용착물을 형성하는 방법 |
EP2601822B1 (en) * | 2010-08-02 | 2019-07-10 | ATOTECH Deutschland GmbH | Method to form solder deposits and non-melting bump structures on substrates |
JP6166879B2 (ja) * | 2011-09-06 | 2017-07-19 | 株式会社 大昌電子 | 片面プリント配線板およびその製造方法 |
JP6061369B2 (ja) * | 2012-01-30 | 2017-01-18 | 凸版印刷株式会社 | 配線基板およびその製造方法、ならびにはんだ付き配線基板の製造方法 |
US20130241058A1 (en) * | 2012-03-16 | 2013-09-19 | Taiwan Semiconductor Manufacturing Company, Ltd. | Wire Bonding Structures for Integrated Circuits |
JP5694241B2 (ja) * | 2012-06-20 | 2015-04-01 | 巨擘科技股▲ふん▼有限公司Princo Corporation | 多層基板の表面処理層の構造及びその製造方法 |
CN103779284A (zh) * | 2012-10-22 | 2014-05-07 | 欣兴电子股份有限公司 | 封装载板与芯片封装结构 |
-
2020
- 2020-08-28 TW TW109129659A patent/TWI743970B/zh active
- 2020-11-12 CN CN202011259203.4A patent/CN114121870A/zh active Pending
- 2020-11-26 JP JP2020195834A patent/JP7212661B2/ja active Active
-
2021
- 2021-01-06 US US17/142,271 patent/US20220068849A1/en not_active Abandoned
- 2021-03-29 KR KR1020210040475A patent/KR102535762B1/ko active IP Right Grant
- 2021-04-26 EP EP21170362.4A patent/EP3961679A1/en active Pending
-
2023
- 2023-10-19 US US18/381,670 patent/US20240047392A1/en active Pending
Also Published As
Publication number | Publication date |
---|---|
EP3961679A1 (en) | 2022-03-02 |
TWI743970B (zh) | 2021-10-21 |
US20220068849A1 (en) | 2022-03-03 |
JP2022039889A (ja) | 2022-03-10 |
KR20220030152A (ko) | 2022-03-10 |
TW202209601A (zh) | 2022-03-01 |
US20240047392A1 (en) | 2024-02-08 |
KR102535762B1 (ko) | 2023-05-30 |
JP7212661B2 (ja) | 2023-01-25 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
KR100598757B1 (ko) | 반도체 장치 및 그 제조 방법 | |
TWI313492B (en) | Method for fabricating low resistance, low inductance interconnections in high current semiconductor devices | |
US8063487B2 (en) | Manufacturing method of semiconductor apparatus and semiconductor apparatus | |
US20060219567A1 (en) | Fabrication method of conductive bump structures of circuit board | |
US11419222B2 (en) | Method of manufacturing circuit board | |
TWI687142B (zh) | 電路板結構及其製造方法 | |
WO2015030670A1 (en) | Multilayer structure for a semiconductor device and a method of forming a multilayer structure for a semiconductor device | |
US20050245059A1 (en) | Method for making an interconnect pad | |
KR100770417B1 (ko) | 전자회로장치의 제조방법 | |
JP2005057264A (ja) | パッケージ化された電気構造およびその製造方法 | |
CN114121870A (zh) | 多层基板表面处理层结构及其制造方法 | |
US6396157B2 (en) | Semiconductor integrated circuit device and manufacturing method thereof | |
JP3860028B2 (ja) | 半導体装置 | |
JP2007103816A (ja) | 配線基板および電子回路装置 | |
JP3972211B2 (ja) | 半導体装置及びその製造方法 | |
US5874199A (en) | Method of forming oversized solder bumps | |
CN1953157B (zh) | 电子互连及其制造方法 | |
CN111180407A (zh) | 半导体器件、焊盘结构及其制备方法 | |
KR100325925B1 (ko) | 반도체 웨이퍼상에 일정 구조의 금속을 형성하는 방법 | |
TWI826060B (zh) | 電路板結構及其製作方法 | |
JP3024513B2 (ja) | 実装用基板、電子回路部品の実装方法及び電子回路装置 | |
JP2019121701A (ja) | はんだバンプ付き電子部品の製造方法及びはんだバンプ付き電子部品 | |
KR20030094692A (ko) | 무전해 솔더범프 형성방법 | |
TW201701399A (zh) | 封裝結構及其製造方法 | |
TW200810045A (en) | Semiconductor package substrate and method for manufacturing the same |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
PB01 | Publication | ||
PB01 | Publication | ||
SE01 | Entry into force of request for substantive examination | ||
SE01 | Entry into force of request for substantive examination |