KR20100118602A - 반도체 장치의 제조 방법 - Google Patents

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Abstract

고온 하에서 이온을 고에너지로 가속하여 행하는 이온 주입을 가능하게 하고, 반도체 기판(1, 101), 특히 SiC 반도체 기판에 영역 선택적이고, 충분한 깊이로 불순물 주입을 간편히 행할 수 있는 반도체 장치의 제조 방법을 제공하는 것을 목적으로 한다. 이 때문에, 본 발명의 반도체 장치의 제조 방법은 반도체 기판(1,101)의 표면에 폴리이미드 수지막(2), 또는, SiO2막(107a, 107b)과 금속 박막(105)을 구비하는 마스크층을 형성하는 공정과, 불순물 이온 주입을 행하는 공정을 구비하는 것을 특징으로 한다.

Description

반도체 장치의 제조 방법{METHOD FOR MANUFACTURING SEMICONDUCTOR DEVICE}
본 발명은 이온 주입법에 의해 반도체 기판의 표면에 불순물 주입 영역을 형성하는 반도체 장치의 제조 방법에 관한 것으로, 더욱 상세하게는 SiC 반도체 기판의 표면에 이온 주입용 마스크를 형성한 후, 불순물 이온 주입을 행하는 반도체 장치의 제조 방법에 관한 것이다.
탄화규소(SiC)는 밴드갭이 넓고, 최대 절연 전계가 실리콘(Si)에 비하여 약 한 자릿수 크다. 또한, 캐리어의 이동도가 Si 정도로 크고, 전자의 포화 드리프트 속도가 GaAs 정도로 크며, 또한 내압이 크기 때문에, 고속 스위칭 소자 또는 대전력용 소자 등의 차세대 전력용 반도체 소자[특히, 접합형 전계 효과 트랜지스터(JFET: Junction Field Effect Transistor) 등]에의 응용이 기대되는 재질이다.
SiC의 결정 구조에는 육방 최밀 충전 구조와 입방 최밀 충전 구조가 있고, 육방 최밀 충전 구조에서는 추가로 층의 반복 주기가 다른 것이 다수 존재하며, 100종 이상의 결정 다형(폴리 타입)이 알려져 있다. 대표적인 폴리 타입으로서, 3C, 4H, 6H 등이 있다. C는 입방정을, 또한 H는 육방정을 의미하고, 그 앞의 숫자는 반복 주기를 나타낸다. 입방정형은 3C뿐이며, 이것을 β-SiC, 기타를 통합하여 α-SiC라고 부르고 있다.
최근에는 전력용 소자로서 쇼트키(Schottky) 다이오드, 종형 MOSFET, JFET, 사이리스터 등, 혹은 가장 범용적인 반도체 장치인 CMOS-IC가 시작(詩作)되어, 그 특성으로부터 종래의 Si 반도체 장치에 비하여 매우 양호한 특성을 실현할 가능성이 있다는 것이 시사되어 있다.
그런데, SiC-종형 MOS 반도체 소자, SiC-JFET 소자 등에서는, 매우 우수한 특성의 실현이 기대되지만, 실제로는, 지금까지 양호한 특성을 실현한 취지의 보고는 적고, 실제로 제조되어 있는 케이스도 적다. 그 원인은 SiC 반도체 기판에의 이온 주입 등의 공정에서 미세 가공의 제어가 곤란하다는 것에 있다.
Si계 반도체 기판을 이용하는 반도체 소자에서는, p형 불순물과 n형 불순물을 동일한 마스크에 의해 선택적으로 도입하고, 열 확산함으로써, 정밀한 채널 밀도가 실현된다. 즉 JFET 등의 반도체 소자의 특성을 좌우하는 채널의 치수 등을 매우 정밀히 제어할 수 있어, 수율 좋게 JFET 등의 반도체 소자를 만들 수 있다.
이것에 대하여, SiC 반도체 기판을 이용하는 반도체 소자에서는, Si계 반도체 기판에 비하여 불순물의 확산이 거의 일어나지 않기 때문에, Si계 반도체 기판을 이용하는 반도체 소자와 같은 정밀한 채널 밀도 등의 제어를 실현하기가 어렵다. 그 때문에, 채널 저항 등이 커지고, 또한, 그 변동도 매우 큰 것이 되어 버리는 경향이 있다. 그 결과, 기대되었던 SiC 반도체 소자의 특성이 충분히 실현되고 있지 않은 것이 현상이다.
또한, SiC 반도체 기판을 이용하는 반도체 소자에서는, 이온 주입한 불순물의 활성화율이 나빠, 활성화율을 향상시키기 위해서, 300℃ 이상에서의 고온 이온 주입을 행하는 경우도 있고, 레지스트막을 이온 주입의 마스크층으로서 적합하게 사용할 수 없다고 하는 문제가 있다. 또한, 실리콘 산화막이나 폴리실리콘막 등을 마스크층으로서 이용하여도, 고온에 의해 마스크층의 균열이나 박리가 발생하는 경향이 있다고 하는 문제가 있다.
전술한 바와 같이, SiC 반도체 기판을 이용하는 반도체 소자(본 명세서에 있어서, SiC 디바이스라고도 기재함)의 제조시에는 결정 손상의 억제를 위해 고온 환경 하에서의 이온 주입이 필요하다.
그래서, 고온 환경 하에서의 이온 주입에 있어서 마스크층으로서 이용할 수 있는 재질의 개발이 요구되고 있고, 관계 각 방면에서 기술 개발이 행해지고 있다. 여기서, SiO2를 재질로서 함유하는 마스크층은 고온 환경 하에서의 고에너지 주입에 견딜 수 있는 우수한 특성을 갖는다. 이러한 특성을 이용하여 SiO2막을 마스크층으로 하여 이온 주입을 행하고, 그 후, 열확산에 의해 충분한 깊이의 불순물 주입 영역을 형성하는 기술이 일본 특허 공개 평성 제10-256173호 공보 및 「파워디바이스·파워 IC 핸드북」(전기학회 고성능 고기능 파워 디바이스·파워 IC 조사 전문 위원회편, 코로나사, 1996년 7월, p. 38-41)에 개시되어 있다.
예를 들면, 실리콘 기판상에 CVD법에 의해 SiO2막을 전면에 형성한 후, 포토리소그래피법에 의해 마스크 패턴을 형성한다. 포토리소그래피법에서는, SiO2막의 전면에 포토레지스트를 형성하고, 구멍을 뚫고 싶은 부분에만 광을 조사하여 포토레지스트를 감광하여, 감광한 부분을 현상에 의해 제거한다. 이어서, 남은 포토레지스트의 위에서부터 하지(下地)의 SiO2막을 드라이 에칭에 의해 개구하고, 에칭한 후, 포토레지스트를 제거하면, SiO2의 마스크 패턴이 얻어진다.
계속해서, B 등의 불순물 이온을 1×1014 cm-2 정도 주입한다. SiO2막이 마스크가 되기 때문에, SiO2막의 개구부에만 불순물 이온이 주입된다. 이온 주입은 AsH3, PH3, BF2 등의 가스를 방전하여 얻어지는 도펀트 이온을 수 10 keV∼수 100 keV로 가속하여 기판에 주입하는 방법이다. 이어서, 열확산에 의해 불순물을 압입한 후, SiO2막을 플루오르화수소산으로 용해하여 제거한다. 그 후, 반도체 장치의 제조 공정에 있어서는, 이러한 박막의 형성, 포토리소그래피, 에칭 및 이온 주입이 반복하여 행해진다.
그러나, SiC 디바이스의 제조시에는 SiC 반도체 기판에 있어서의 불순물의 열확산이 작기 때문에, 충분한 깊이의 불순물 주입을 행하기 위해서는 고에너지에 의한 이온 주입이 필요하다. 그리고, SiO2를 이용하는 마스크층은 1 ㎛를 넘는 두께가 되면 크랙이 생기기 쉽기 때문에, 이온 주입의 마스크층으로서는 사용하기 어렵다고 하는 문제가 있다.
한편, SiO2를 함유하는 산화막의 두께를 1 ㎛ 이하라고 하면, 이 산화막에 의해 저지할 수 있는 이온 주입의 에너지가 작아지기 때문에, 이온을 고에너지로 가속할 수 없어, 이온 주입의 깊이는 겨우 0.3 ㎛에 그친다. 따라서, 일반적으로, 반도체 장치에 필요한 0.6 ㎛∼1 ㎛의 주입 깊이를 얻기 어려워, SiC 반도체 기판용 마스크로서 SiO2는 적합하게 이용할 수 없다고 하는 문제가 있다.
또한, SiO2를 마스크 재료로서 이용할 때에는 CVD법에 의한 SiO2막의 형성, 레지스트를 이용한 포토리소그래피, 드라이 에칭에 의한 SiO2막의 개구, 이온 주입 및 SiO2막의 제거라는 일련의 복잡한 공정이 필요해진다. 또한, CVD법 및 드라이 에칭은 진공으로 한 반응로 내에 반도체 기판을 투입해야 하기 때문에, 제조 효율이 낮다.
이와 같이, SiO2를 이용하는 마스크층에는 이온 주입의 주입 깊이에 제약이 생긴다고 하는 문제가 있기 때문에, SiC 반도체 기판을 이용하는 반도체 소자의 제조에는 그다지 이용되고 있지 않다. 또한, 만일 이용되고 있었다고 해도, 이상의 결점을 극복하기 위해서 복잡한 공정이 필요하다고 하는 문제를 안고 있다.
본 발명의 목적은 고온하에서 이온을 고에너지로 가속하여 행하는 이온 주입을 가능하게 하고, 반도체 기판, 특히 SiC 반도체 기판에 영역 선택적이고, 충분한 깊이로 불순물 주입을 간편히 행할 수 있는 반도체 장치의 제조 방법을 제공하는 데에 있다.
이러한 목적을 달성하기 위해서, 본 발명의 반도체 장치의 제조 방법은 이온 주입법에 의해 반도체 기판의 표면에 불순물 주입 영역을 형성하는 반도체 장치의 제조 방법으로서, 반도체 기판의 표면에 폴리이미드 수지막을 구비하는 마스크층을 형성하는 공정과, 불순물 이온 주입을 행하는 공정을 구비하는 것을 특징으로 한다.
또한, 본 발명의 반도체 장치의 다른 제조 방법은 이온 주입법에 의해 반도체 기판의 표면에 불순물 주입 영역을 형성하는 반도체 장치의 제조 방법으로서, 반도체 기판의 표면에 SiO2막과 금속 박막을 구비하는 마스크층을 형성하는 공정과, 불순물 이온 주입을 행하는 공정을 구비하는 것을 특징으로 한다.
반도체 기판은 SiC 반도체 기판을 사용할 수 있다. 반도체 기판 중, 마스크층을 형성한 영역에는 불순물 이온 주입을 행하지 않도록 할 수 있고, 불순물 이온은 마스크층을 형성하지 않은 영역에 주입할 수 있다.
폴리이미드 수지막을 구비하는 마스크층을 형성할 때에는 반도체 기판을 바람직하게는 300℃ 이상, 보다 바람직하게는 500℃ 이상으로 가열하여 불순물 이온 주입을 행하는 형태가 바람직하다. 폴리이미드 수지막은 감광성 폴리이미드 수지막이 적합하고, 폴리이미드 수지막의 두께는 반도체 기판 중, 폴리이미드 수지막을 형성하지 않은 영역에 있어서 주입되는 불순물의 깊이의 2배 이상이 바람직하다. 폴리이미드 수지막과 반도체 기판 사이에는 금속 박막 또는 SiO2로 이루어진 박막을 형성하는 형태가 바람직하다.
한편, SiO2막과 금속 박막을 구비하는 마스크층 형성시에는 반도체 기판을 바람직하게는 300℃∼500℃, 보다 바람직하게는 500℃∼800℃로 가열하여 불순물 이온 주입을 행하는 형태가 바람직하다. 마스크층은 3층 이상의 층으로 이루어진 것이 적합하며, SiO2막의 평균 두께와, 금속 박막의 평균 두께는 각각 500 ㎚∼1.5 ㎛가 바람직하다. 마스크층은 최하층막으로서 SiO2막 혹은 금속 박막을 구비하는 형태, 또는, 최상층막으로서 SiO2막 혹은 금속 박막을 구비하는 형태가 바람직하다. 이러한 SiO2막은 SOG법에 의해 바람직하게 형성할 수 있다.
본 발명에 따르면, 결정 구조에의 손상을 억제하면서, SiC 반도체 기판을 비롯한 반도체 기판의 표면에 영역 선택적인 고에너지의 이온 주입을 간편히 행할 수 있고, 충분한 깊이의 불순물 주입이 가능하다. 또한, 마스크층은 고온 환경하에서도 크랙을 일으키지 않는다.
도 1a 내지 도 1e는 본 발명의 반도체 장치의 제조 방법을 도시한 공정도.
도 2는 폴리이미드 수지막의 두께와 주입되는 불순물(Al)의 깊이와의 관계를 도시한 도면.
도 3은 본 발명에 있어서의, 폴리이미드 수지막과 SiC 반도체 기판과의 사이에 박막이 형성되어 있는 형태를 도시한 단면도.
도 4a 내지 도 4e는 본 발명의 반도체 장치의 제조 방법을 도시한 공정도.
(폴리이미드 수지막을 마스크로서 이용하는 반도체 장치의 제조 방법)
본 발명의 반도체 장치의 제조 방법은 반도체 기판의 표면에 폴리이미드 수지막을 구비하는 마스크층을 형성한 후, 불순물 이온 주입을 행하는 공정을 구비하는 것을 특징으로 한다. 반도체 기판에 폴리이미드 수지막을 형성하고, 폴리이미드 수지막을 반도체 기판용 마스크로서 이용함으로써, 고온하에서 고에너지의 이온에 의한 불순물 주입을 행할 수 있어, SiC 반도체 기판에 있어서도 불순물의 충분한 주입 깊이를 얻을 수 있다.
본 발명에 이용하는 반도체 기판은 종래 공지의 반도체 기판 중에서도, SiC 반도체 기판인 것이 바람직하다. 탄화규소(SiC)는 밴드갭이 넓고, 최대 절연 전계가 실리콘(Si)에 비하여 약 한 자릿수 크며, 캐리어의 이동도가 Si 정도로 크다. 또한, 전자의 포화 드리프트 속도가 GaAs 정도로 크고, 또한 내압이 크다고 하는 우수한 특성을 갖기 때문이다.
또한, 후술하는 본 발명의 마스크층은 SiC 반도체 기판을 비롯한 불순물의 열확산이 작은 반도체 기판에 대하여, 고온 환경하에서의 고에너지 주입을 행할 수 있어, 충분한 깊이의 불순물 주입을 행할 수 있다고 하는 우수한 특성을 발휘하기 때문이다.
본 명세서에 있어서, SiC 반도체 기판은 SiC를 재질로서 함유하는 반도체 기판을 나타내는 것으로 한다. 여기서, SiC 반도체 기판은 SiC만을 재질로서 함유할 필요는 없고, SiC의 우수한 특성을 손상하지 않는 범위에서 다른 성분을 재질로서 함유하고 있어도 좋다.
본 발명에 이용하는 SiC의 결정 구조는 특별히 한정되지 않고, 예를 들면 육방 최밀 충전 구조 혹은 입방 최밀 충전 구조의 SiC를 이용할 수 있다. 또한, SiC의 육방 최밀 충전 구조에서는 추가로 층의 반복 주기가 다른 것이 다수 존재하고, 100종 이상의 결정 다형(폴리 타입)이 알려져 있지만, 어떤 종류의 구조라도 좋다. 예를 들면 대표적인 폴리 타입으로서, 3C, 4H, 6H 등을 이용할 수 있다. 본 명세서에 있어서, C는 입방정을, 또한 H는 육방정을 의미하고, 그 앞의 숫자는 반복 주기를 나타내는 것이다. 이들 중에서, 입방정형은 3C뿐이며, 이것을 β-SiC, 기타를 통합하여 α-SiC라고 부른다.
무엇보다도, 본 발명에 이용하는 반도체 기판은 SiC 반도체 기판에 특별히 한정되지 않고, 종래 공지의 임의의 반도체 기판을 이용할 수 있다. 본 발명에 사용하는 마스크층은 SiC 반도체 기판 이외의 반도체 기판에 적용한 경우에 있어서도, 고온하에서 고에너지 이온에 의한 불순물 주입을 행할 수 있어, 불순물의 충분한 주입 깊이를 얻을 수 있기 때문이다.
본 발명의 제조 방법의 전형적인 예로서, 감광성 폴리이미드 수지막을 이용하여 SiC 반도체 기판에 이온 주입하는 방법을 도 1a 내지 도 1e에 도시한다. 우선, 도 1a에 도시한 바와 같이, SiC 반도체 기판(1)상에 감광성 폴리이미드 수지막(2)을 형성한다. 이어서, 도 1b에 도시한 바와 같이, 소정의 패턴을 갖는 마스크(3)를 통해 광(4)을 조사한 후, 현상하고, 소성함으로써, 도 1c에 도시한 바와 같이, SiC 반도체 기판상에 소정의 패턴을 갖는 폴리이미드 수지막(2a)을 용이하게 형성할 수 있다.
계속해서, 도 1d에 도시한 바와 같이, 폴리이미드 수지막을 구비하는 마스크층을 통해 이온(5)을 SiC 반도체 기판(1)에 주입하여 불순물 영역(1a)을 형성한다. 마지막으로, 폴리이미드 수지막을 제거하면, 도 1e에 도시한 바와 같은, 불순물 영역(1a)을 갖는 SiC 반도체 기판(1)이 얻어진다. 소정의 마스크를 형성함으로써, 마스크를 형성한 영역에 있어서의 불순물 이온 주입을 저지할 수 있고, 마스크를 형성하지 않은 영역에만 불순물 이온을 주입할 수 있다.
불순물 이온 주입은 SiC 반도체 기판의 결정 구조의 비정질화를 억제하기 위해서, SiC 반도체 기판을 300℃ 이상으로 가열하여 행하는 형태가 바람직하고, 500℃ 이상으로 가열하여 불순물 이온 주입을 행하는 형태가 보다 바람직하다. 또한, 기판 온도는 SiC의 승화를 막는 이유에서 1000℃ 이하인 형태가 바람직하고, 800℃ 이하가 보다 바람직하다.
폴리이미드는 2 관능 카르복실산 무수물과, 제1급 디아민으로부터 합성되는 축합 중합물로서, 폴리머 골격의 주쇄에 이미드 구조(-CO-NR-CO)를 갖는다. 폴리이미드 중에서 방향족 복소환 폴리이미드는 우수한 기계적 성질을 가지며, 열 및 산화에 대한 안정성이 크다는 점에서 바람직하다. 또한, 방향족 복소환 폴리이미드 중에서도 방향족 디아민과 방향족 디안하이드라이드로부터 유도되는 폴리이미드는 열에 대하여 안정하기 때문에, 보다 바람직하다.
또한, 폴리이미드 수지막은 SiC 반도체 기판상에 소정의 패턴을 갖는 마스크를 용이하게 형성할 수 있다는 점에서, 감광성 폴리이미드 수지에 의해 형성하는 형태가 바람직하다. 감광성 폴리이미드 수지막은 SiC 반도체 기판상에 도포함으로써 형성할 수 있고, SiO2를 마스크 재료로 할 때와 같이, 포토레지스트를 이용한 포토리소그래피 등을 포함하는 복잡한 공정은 불필요하며, SiC 반도체 기판상에 영역 선택적인 이온 주입을 간편히 행할 수 있다. 또한, CVD법 및 드라이 에칭 등이 불필요하기 때문에, 제조 효율이 높다.
SiC 반도체 기판상에 형성하는 폴리이미드 수지막의 두께는 SiC 반도체 기판 중, 폴리이미드 수지막을 형성하지 않은 영역에 있어서 주입되는 불순물 깊이의 2배 이상이 바람직하다. 4H-SiC 반도체 기판에 대하여, 가속 에너지 340 keV, 도우즈량 1.0×1015 cm-2로, Al 이온을 주입하는 경우에 있어서의 폴리이미드 수지막의 두께와 주입되는 불순물(Al) 깊이와의 관계를 도 2에 도시한다.
도 2의 결과로부터 밝혀진 바와 같이, 폴리이미드 수지막이 형성되어 있지 않은 영역에서는, 불순물의 깊이는 1.1 ㎛이다. 한편, 폴리이미드 수지막의 두께가 2.2 ㎛인 영역에서는, 불순물의 깊이는 0.0 ㎛로서, Al 이온은 완전히 차단되어 있다. 따라서, 주입하는 이온의 에너지에 따라 주입을 예정하고 있는 불순물 영역의 깊이의 2배 이상의 두께의 폴리이미드 수지막을 형성함으로써, 주입되는 이온을 완전히 차단하여, 이온 주입 영역의 선택을 확실하게 할 수 있다.
폴리이미드 수지막은 접착성 및 내약품성이 크기 때문에, 이온 주입후의 폴리이미드 수지막의 제거를 용이하게 하는 관점에서, 도 3에 도시한 바와 같이, 폴리이미드 수지막(32)과 SiC 반도체 기판(31) 사이에 금속 박막 또는 SiO2로 이루어진 박막(36)을 형성하는 형태가 바람직하다. Al 등으로 이루어진 금속 박막 또는 SiO2로 이루어진 박막의 두께는 박막을 습식 에칭함으로써 폴리이미드 수지막을 용이하게 제거할 수 있다는 점에서, 0.02 ㎛ 이상이 바람직하고, 0.05 ㎛ 이상이 보다 바람직하다. 한편, 이러한 박막의 두께는 에칭에 의해 용이하게 박막을 제거하고, 또한, 사이드 에칭을 억제하기 위해서, 0.5 ㎛ 이하가 바람직하며, 0.2 ㎛ 이하가 보다 바람직하다. 따라서, 이러한 박막은 예를 들면, 두께 0.1 ㎛ 정도 형성하는 형태가 바람직하다.
SiO2 등으로 이루어진 박막은 폴리이미드 수지막을 형성하기 전에 SiC 반도체 기판에 형성하고, 폴리이미드 수지막의 노광, 현상, 소성후, 폴리이미드 수지막의 구멍부에 있는 SiO2 등으로 이루어진 박막을 습식 에칭에 의해 제거해 두면, 이온 주입이 박막에 의해 방해되지 않고, 이온 주입을 원활하게 진행시킬 수 있다는 점에서 바람직하다.
(SiO2막과 금속 박막을 마스크로서 이용하는 반도체 장치의 제조 방법)
본 발명의 반도체 장치의 다른 제조 방법은 반도체 기판의 표면에 SiO2막과 금속 박막을 구비하는 마스크층을 형성하는 공정과, 반도체 기판의 표면에 불순물 이온 주입을 행하는 공정을 구비하는 것을 특징으로 한다. 이러한 마스크는 고에너지의 이온 주입을 저지할 수 있는 두께에 있어서도, SiO2를 함유하는 마스크층에 크랙이 쉽게 생기지 않으며, 이러한 마스크층을 이용함으로써, SiC 반도체 기판을 비롯한 불순물의 열확산이 작은 반도체 기판에 대해서도 고온하에서의 고에너지에 의한 이온 주입을 행할 수 있어, 충분한 깊이의 불순물 주입을 행할 수 있다.
도 4a 내지 도 4e는 본 발명의 반도체 장치의 제조 방법을 도시한 공정도이다. 본 발명의 반도체 장치의 제조 방법에 있어서는, 우선, 반도체 기판의 표면에 마스크층으로서 SiO2막과 금속 박막을 구비하는 복합막을 형성한다. 도 4a는 본 발명의 반도체 장치의 제조 방법에 있어서의 마스크층(103)의 형성 공정을 나타낸다. 본 발명의 반도체 장치(1000)는 도 4a에 도시한 바와 같이, 반도체 기판(101)의 표면에 마스크층(103)을 형성한다. SiC 반도체를 비롯한 반도체 기판(101)에 대해서는 전술한 바와 같다. 또한, 도 4a에 도시한 예에서는, 마스크층(103)은 SiO2막(107a)과, 금속 박막(105)과, SiO2막(107b)을 구비하는 3층 구조로 이루어진 복합막이다.
여기서, 일반적으로 반도체 디바이스(반도체 소자)의 제조시에는 정해진 영역에만 선택적으로 불순물을 도입하는 것이 중요하다. 선택적인 불순물의 도입을 가능하게 하는 수단의 하나가 마스크층을 통한 이온 주입이다. 특히, SiC 반도체 등의 불순물의 열확산이 작은 반도체를 재료로 하는 반도체 디바이스에서는, 마스크층을 통한 이온 주입은 선택적으로 불순물을 도입하는 거의 유일한 실용적인 방법이다. 소정의 마스크를 형성함으로써, 마스크를 형성한 영역에 있어서의 불순물 이온 주입을 저지하고, 마스크를 형성하지 않은 영역에만 불순물 이온을 주입할 수 있다.
본 발명의 반도체 장치의 제조 방법에 있어서는, 이온 주입을 행하는 영역을 선택하기 위해서 반도체 기판상에 형성하는 마스크층을 도 4a에 도시한 바와 같이 SiO2막과 금속 박막과의 복합막으로서 형성함으로써, SiC 반도체 기판을 비롯한 불순물의 열확산이 작은 반도체 기판에 대한 영역 선택적인 이온 주입을 결정 구조에의 손상을 억제하면서 행할 수 있다.
본 발명의 마스크층은 반도체 기판에 불순물 이온 주입을 행할 때에 이용하는 마스크층으로서, SiO2막과 금속 박막을 구비하는 마스크층이다. SiO2막은 SiO2를 재질로서 함유하는 산화막이면 좋다. SiO2를 재질로서 함유하는 산화막은 고온 환경하에서의 고에너지 주입에 견딜 수 있는 우수한 특성을 갖기 때문이다. 또, SiO2막은 SiO2만을 재질로서 함유할 필요는 없고, SiO2의 우수한 특성을 손상시키지 않는 범위에서 다른 성분을 재질로서 함유하고 있어도 좋다.
마스크층에 구비되는 SiO2막은 특별히 한정하지 않고, 종래 공지의 방법으로 형성할 수 있지만, 예를 들면 SOG법에 의해 SiO2막을 형성할 수 있다. 여기서, SOG법이란, 주로 실라놀[(OR)mRnSi(OH)4-m-n]을 알코올 등의 용제에 녹여 웨이퍼상에 스핀 도포한 후에 열경화시켜, 순수한 SiO2의 조성에 가까운 절연막(본 명세서에 있어서, SOG막이라고도 기재함)을 얻는 방법을 의미한다. 본 명세서에 있어서는, SiO2막에는 SOG막이 포함된다. SOG막에는 실라놀 화합물의 종류에 따라 무기 SOG막과 유기 SOG막이 있다. SOG법에는 액체를 이용하여 막을 형성하기 때문에, 좁은 배선 사이를 매립할 수 있다고 하는 이점이 있다.
본 발명의 마스크층에 구비되는 SiO2막의 평균 두께는 500 ㎚ 이상이 바람직하고, 800 ㎚ 이상이 보다 바람직하다. 또한, 평균 두께는 1.5 ㎛ 이하가 바람직하고, 1.2 ㎛ 이하가 보다 바람직하다. SiO2막의 평균 두께가 500 ㎚ 미만의 경우에는, 이 SiO2막에 의해 저지할 수 있는 이온 주입의 에너지는 한정되며, 이온 주입의 주입 깊이가 작아지는 경향이 있다. 또한, SiO2막의 평균 두께가 1.5 ㎛를 넘으면, SiO2막에 고온 환경하에서 크랙이 쉽게 발생하게 된다.
마스크층에 구비되는 금속 박막은 금속을 재질로서 함유하는 박막이면 좋지만, 금속 증착막이 특히 바람직하다. 금속 증착막은 SiO2를 재질로서 포함하는 산화막 혹은 SiC 반도체 기판 등에 종래 공지의 방법으로 금속을 증착시킴으로써 용이하게 얻어진다. 금속 박막을 금속 증착법에 의해 형성하기 위해서는, 예를 들면, EB 증착에 의해 형성하는 것이 바람직하다. 금속 증착막을 비롯한 금속 박막을 마스크층에 구비함으로써, SiO2막의 평균 두께가 1.5 ㎛를 넘지 않고, 마스크층 전체의 평균 두께를 1.5 ㎛ 이상으로 할 수 있다. 그 때문에, SiO2막이 고온 환경하에서도 크랙을 쉽게 일으키지 않고, 고에너지의 이온 주입을 저지할 수 있다.
마스크층에 구비되는 금속 박막은 특별히 한정되지 않고, 종래 공지의 임의의 금속을 재질로서 함유하는 박막을 이용할 수 있지만, 예를 들면, 알루미늄, 니켈, 금 등의 금속을 재질로서 함유하는 박막을 이용할 수 있다. 이들 금속 중에서도, 박막 형성의 용이성과 비용면의 이유에서, 알루미늄을 재질로서 함유하는 박막을 이용하는 것이 특히 바람직하다. 금속 박막은 금속만을 재질로서 함유할 필요는 없고, 금속 박막의 우수한 특성을 손상시키지 않는 범위에서 다른 성분을 재질로서 함유하고 있어도 좋다.
마스크층에 구비되는 금속 박막의 평균 두께는 500 ㎚ 이상이 바람직하고, 800 ㎚ 이상이 보다 바람직하다. 또한, 이 평균 두께는 1.5 ㎛ 이하가 바람직하고, 1.2 ㎛ 이하가 보다 바람직하다. 금속 박막의 평균 두께가 500 ㎚ 미만이면, 고온 환경하에서 SiO2막에 크랙이 쉽게 발생하게 되어, 고에너지에 의한 이온 주입이 곤란해지는 경향이 있다. 한편, 금속 박막의 평균 두께가 1.5 ㎛보다 두꺼워지면, 마스크의 패터닝을 행할 때에 사이드 에칭이 커지는 경향이 있다.
본 발명의 마스크층은 반도체 기판에 불순물 이온 주입을 행할 때에 이용하는 마스크층으로서, SiO2막과 금속 박막을 구비하는 마스크층이라면, SiO2막과 금속 박막의 2층 구조라도 좋고, 혹은 3층 이상의 구조라도 좋다. 3층 이상의 구조로 함으로써, SiO2막이 고온 환경하에서도 크랙을 쉽게 일으키지 않고, 마스크층 전체의 막 두께를 늘림으로써 고에너지의 이온 주입을 저지할 수 있는 이점이 있다.
본 발명의 마스크층은 최하층막으로서 SiO2막을 구비하는 형태가 바람직하다. 이러한 구조에 의해 금속 박막 유래의 금속 이온에 의한 SiC 반도체 기판을 비롯한 반도체 기판에의 오염을 막을 수 있다. 또한, 마스크층은 최하층막으로서 금속 박막을 구비하는 형태가 바람직하다. 이러한 구조에 의해 이온 주입후의 반도체 기판으로부터의 마스크층의 제거를 용이하게 할 수 있다.
본 발명의 마스크층은 최상층막으로서 SiO2막을 구비하는 형태가 바람직하다. 이러한 구조에 의해 금속 증착막을 비롯한 금속 박막이 RIE(Reactive Ion Etching: 반응성 이온 에칭)법 등에 의해 에칭되는 사태를 막을 수 있어 패턴 형성이 용이해진다. 또한, 마스크층은 최상층막으로서 금속 박막을 구비하는 형태가 바람직하다. 이러한 구조에 의해 SiO2막에 크랙이 발생하여도 그 영향을 최소한으로 억제할 수 있다.
본 발명의 마스크층은 이들 구조 중에서도, 최하층에서부터 차례로 SiO2막, 금속 박막, SiO2막을 구비하는 구조가 특히 바람직하다. 이러한 3층 구조를 갖는 마스크층은 SiO2막의 평균 두께가 1.5 ㎛를 넘지 않고, 마스크층 전체의 평균 두께를 1.5 ㎛ 이상으로 할 수 있다. 그 때문에, SiO2막이 고온 환경하에서도 크랙을 쉽게 일으키지 않고, 마스크층 전체로서 고에너지의 이온 주입을 저지할 수 있다.
이어서, 예를 들면, 도 4b에 도시한 바와 같이, 도 4a에서 마스크층(103)을 형성한 반도체 장치(1000)는 마스크층(107a)상에 레지스트 재료를 도포한 후, 유리 마스크(111)를 이용하여 패턴을 노광함으로써, 레지스트 재료를 경화시켜 레지스트막(109)을 형성한다. 레지스트 재료로서는, 특별히 한정하지 않고, 종래 공지의 레지스트 재료를 조건에 따라 선택하여 이용할 수 있다. 또, 유리 마스크도 특별히 한정하지 않고, 종래 공지의 유리 마스크를 이용하여 패턴 노광을 행할 수 있다.
계속해서, 예를 들면, 도 4c에 도시한 바와 같이, 도 4b에서 레지스트막(109)을 형성한 반도체 장치(1000)는 RIE법, 습식 에칭법 등에 의해 레지스트막(109)을 이용하여 에칭하고, 패턴화한 마스크층(103a)을 형성한다. RIE법 등에 의한 에칭 조건은 특별히 한정하지 않고, 종래 공지의 조건에 의해 에칭을 행할 수 있지만, 예를 들면, 평행 평판형 RIE 장치, 산성 용액 등을 이용하여 에칭을 행할 수 있다.
이어서, 도 4d에 도시한 바와 같이, 반도체 장치(1000)는 이온 주입법에 의해 불순물을 SiC 반도체 기판(101)에 주입한다. 본 발명에 이용하는 불순물의 종류는 특별히 한정되지 않고, 제조되는 반도체 장치의 구조와 목적에 따라 적절하게 선택할 수 있지만, 예를 들면, 알루미늄, 붕소, 질소, 인 등을 선택할 수 있다. 또한, 이온 주입의 조건은 특별히 한정하지 않고, 종래 공지의 조건에 의해 이온 주입을 행할 수 있지만, 이온 주입에 이용하는 장치로서는, 고전류 이온 주입 장치 등을 이용하는 것이 바람직하다.
본 발명에 있어서의 이온 주입의 도우즈량은 1×1015 cm-2 이하인 것이 바람직하다. 이 도우즈량이 1×1015 cm-2를 넘으면, 주입이 끝난 이온에 새롭게 주입된 이온이 충돌하여 더 깊게 압입되는 경향이 있기 때문이다. 또한, 도우즈량이 1×1017 cm-2를 넘으면, SiC의 결정이 깨지기 쉬워지고, 비정질화하기 쉬워지기 때문이다.
본 발명에 있어서의 이온 주입시의 기판 온도는 이온 주입에 의한 SiC 반도체 기판의 결정 구조에의 데미지(비정질화)를 억제하기 위해서, 300℃ 이상인 것이 바람직하고, 특히 500℃ 이상인 것이 더욱 바람직하다. 또한, 기판 온도는 SiC의 승화를 막는 이유에서, 1000℃ 이하인 것이 바람직하고, 특히 800℃ 이하인 것이 더욱 바람직하다. 또한, 본 발명에 있어서의 이온 주입의 각도는 특별히 한정하지 않고, 종래 공지의 이온 주입법에서 채용되어 온 어느 각도로 주입하여도 좋지만, 예를 들면, 기판에 대하여 수직인 각도로 이온 주입하는 것이 바람직하다.
계속해서, 도 4e에 도시한 바와 같이, 도 4d에서 불순물이 이온 주입된 반도체 장치(1000)의 마스크층(103a)을 제거한다. 마스크층의 제거 방법은 특별히 한정하지 않고, 종래 공지의 마스크층의 제거 방법을 이용할 수 있지만, 예를 들면, 산성 용액에 의한 용해에 의해 제거하는 것이 바람직하다.
본 발명에 있어서의 반도체 기판에의 불순물의 이온 주입 방법은 반도체 기판의 표면에 SiO2막과 금속 박막을 구비하는 마스크층을 형성하는 공정과, 반도체 기판의 표면에 불순물의 이온 주입을 행하는 공정을 구비한다. 본 발명의 반도체 기판에의 불순물 이온 주입 방법의 상세한 내용은 본 발명의 반도체 장치의 제조 방법의 상세한 내용과 동일하다.
실시예 1
우선, 도 1a에 도시한 바와 같이, 5인치 직경, 두께 600 ㎛의 4H-SiC 반도체 기판(1)상에 네거티브형 감광성 폴리이미드 수지(히타치듀퐁마이크로시스템사 제조 HD4010)를 스핀 코팅하고, 공기 분위기하에서 건조시켜, 두께 3.0 ㎛의 감광성 폴리이미드 수지막(2)을 형성하였다. 이어서, 도 1b에 도시한 바와 같이, 소정의 패턴을 갖는 마스크(3)를 통해 감광성 폴리이미드 수지막(2)에 광(4)을 조사한 후, 유기 용매로 이루어진 전용의 현상액으로 현상하고, 소성함으로써, 도 1c에 도시한 바와 같이, SiC 반도체 기판 중, 불순물 주입을 행하지 않는 영역상에 패턴화한 폴리이미드 수지막(2a)을 형성하였다. 감광성 폴리이미드 수지를 사용함으로써, 포토리소그래피법에 의한 것보다 용이하게 마스크를 형성할 수 있었다.
계속해서, SiC 반도체 기판(1)과 폴리이미드 수지막을 500℃로 가열하고, 도 1d에 도시한 바와 같이, 패턴화한 폴리이미드 수지막(2a)을 통해 Al 이온(5)을 SiC 반도체 기판(1)에 주입하여, 불순물 영역(1a)을 형성하였다. Al 이온의 주입은 가속 에너지 340 keV, 도우즈량 1.0×1015 cm-2로 행하였다. 마지막으로, 폴리이미드 수지막을 플루오르화수소산에 의해 제거하면, 도 1e에 도시한 바와 같은 불순물 영역(1a)을 갖는 SiC 반도체 기판(1)이 얻어졌다. 불순물 영역(1a)의 깊이는 1.1 ㎛이며, 종래의 SiO2 마스크에서는 달성할 수 없었던 깊이를 갖는 불순물 영역이 얻어졌다.
실시예 2
도 3에 도시한 바와 같이, 폴리이미드 수지막(32)과 SiC 반도체 기판(31) 사이에 Al로 이루어진 두께 0.1 ㎛의 금속 박막(36)을 형성한 것 이외에는 실시예 1과 동일하게 하여 불순물 영역을 갖는 SiC 반도체 기판을 제조하였다. 폴리이미드 수지막과 SiC 반도체 기판 사이에 Al로 이루어진 금속 박막을 형성하였기 때문에, 이온 주입후, 폴리이미드 수지막을 인산에 의해 습식 에칭할 때에, 폴리이미드 수지막은 Al로 제조된 금속 박막을 경계로 하여 SiC 반도체 기판으로부터 용이하게 제거하여, 제조 효율을 높일 수 있었다.
Al로 이루어진 박막은 폴리이미드 수지막을 형성하기 전에 SiC 반도체 기판에 형성하고, 폴리이미드 수지막의 노광, 현상, 소성후, 폴리이미드 수지막의 구멍부에 있는 Al로 이루어진 박막을 습식 에칭에 의해 제거해 두었기 때문에, 이온 주입이 방해되는 일은 없었다.
실시예 3
폴리이미드 수지막과 SiC 반도체 기판 사이에 SiO2로 이루어진 두께 0.1 ㎛의 박막을 형성한 것 이외에는 실시예 1과 마찬가지로 하여 불순물 영역을 갖는 SiC 반도체 기판을 제조하였다. 이온 주입후, 폴리이미드 수지막을 플루오르화수소산에 의해 습식 에칭할 때에, 실시예 2와 마찬가지로, 폴리이미드 수지막은 SiO2 박막을 경계로 하여 용이하게 박리하였기 때문에, 작업 효율이 양호하였다.
SiO2로 이루어진 박막은 폴리이미드 수지막을 형성하기 전에 SiC 반도체 기판에 형성하고, 폴리이미드 수지막의 노광, 현상, 소성후, 폴리이미드 수지막의 구멍부에 있는 SiO2로 이루어진 박막을 습식 에칭에 의해 제거하였기 때문에, 이온 주입이 방해되는 일은 없었다.
실시예 4
우선, 1 cm각의 4H-SiC 기판(표면의 면방위는 0001면에서 약 8도 경사져 있음)을 준비하였다. 이어서, 도 4a에 도시한 바와 같이, SiC 반도체 기판(101)상에 아래에서부터 차례로 SiO2막(107b; 평균 두께 1 ㎛), Al 금속 박막(105; 평균 두께 1 ㎛), SiO2막(107a; 평균 두께 1 ㎛)의 편성으로 이루어진 마스크층(103)을 적층하였다. 또, SiO2막(107a, 107b)은 SOG법으로 작성하고, Al 금속 박막(105)은 금속 증착법으로 작성하였다.
이어서, 도 4b에 도시한 바와 같이, SiO2막(107a)상에 레지스트 재료를 도포하고, 유리 마스크(111)를 이용하여 패턴 노광하여 레지스트 재료를 경화시켜 레지스트막(109)을 형성하였다. 그 후, 레지스트막(109)을 형성한 SiC 반도체 기판(101)을 RIE법에 의해 레지스트막(109)을 통해 에칭하고, 패턴화한 마스크층(103a)을 형성하였다(도 4c). 계속해서, 도 4d에 도시한 바와 같이, 마스크층(103a)을 통해 SiC 반도체 기판(101)에 이온 주입법에 의해 불순물로서 Al 이온을 SiC 반도체 기판(101)에 주입하였다.
이온 주입에 있어서는, 미리 SiC 반도체 기판과 마스크층을 500℃로 가열하고, 또한, Al 이온의 주입은 가속 에너지 340 keV, 도우즈량 1.0×1015 cm-2로 행하였다. 마지막으로, 도 4d에서 불순물 이온 주입한 SiC 반도체 기판(101)으로부터 플루오르화수소산으로 용해함으로써, 패턴화한 마스크층(103a)을 제거하였다(도 4e).
얻어진 SiC 반도체 기판(101)을 Ar 속에서 1700℃, 30분간 어닐링을 한 후, SIMS에 의해 평가한 결과, 패턴화한 마스크층(103a)에 피복된 영역에서는, Al이 검출되지 않는다고 하는 결과가 얻어지고, Al의 가속 에너지 340 keV의 주입을 저지할 수 있다는 것이 판명되었다. 불순물 영역(115)의 깊이는 1.1 ㎛이며, 종래의 SiO2 마스크에서는 달성할 수 없었던 깊이를 갖는 불순물 영역이 얻어졌다. 또한, 라만 산란 측정에 의해 평가한 결과, SiC 반도체 기판(101)의 결정 구조는 손상되지 않는다는 것이 판명되었다.
비교예 1
SiC 반도체 기판상에 SiO2막(평균 두께 1 ㎛) 만으로 이루어진 마스크층을 적층한 것 이외에는 실시예 4와 동일하게 하여 SiC 반도체 기판에 이온 주입을 행하였다. 불순물 이온을 주입한 SiC 반도체 기판을 실시예 4와 동일하게 하여 평가한 결과, SiO2막(평균 두께 1 ㎛)만으로 이루어진 마스크층에서는 두께가 부족하기 때문에, SiO2막(평균 두께 1 ㎛)으로 이루어진 마스크층으로 피복된 영역에서도 Al이 검출되고, Al 이온의 가속 에너지 340 keV의 주입을 충분히 저지할 수 없다는 것이 판명되었다. 또, SiC 반도체 기판(101)의 결정 구조는 손상되지 않았다.
비교예 2
SiC 반도체 기판상에 SiO2막(평균 두께 3 ㎛)만으로 이루어진 마스크층을 적층한 것 이외에는 실시예 4와 동일하게 하여 SiC 반도체 기판에 Al 이온 주입을 행하였다. 불순물 이온을 주입한 SiC 반도체 기판을 실시예 4와 동일하게 평가한 결과, SiO2막(평균 두께 3 ㎛)으로 이루어진 마스크층에는 크랙이 발생하고, 그 부분에서 Al이 검출되며, SiO2막(평균 두께 3 ㎛)만으로 이루어진 마스크층에서는 Al 이온의 가속 에너지 340 keV의 주입을 충분히 저지할 수 없다는 것이 판명되었다. 또, SiC 반도체 기판(101)의 결정 구조는 손상되지 않았다.
이번에 개시된 실시 형태 및 실시예는 모든 점에서 예시로서 당연히 제한적인 것이 아니라고 생각된다. 본 발명의 범위는 상기한 설명이 아니라 청구범위에 의해 나타내어지고, 청구범위와 균등한 의미 및 범위 내에서의 모든 변경이 포함되는 것이 의도된다.
본 발명에 따르면, 결정 구조에의 손상을 억제하면서, SiC 반도체 기판을 비롯한 반도체 기판의 표면에 영역 선택적인 고에너지의 이온 주입을 간편히 행할 수 있고, 충분한 깊이의 불순물 주입이 가능하다. 또한, 마스크층은 고온 환경하에서도 크랙을 일으키지 않는다.

Claims (13)

  1. 이온 주입법에 의해 반도체 기판(101)의 표면에 불순물 주입 영역을 형성하는 반도체 장치의 제조 방법으로서,
    반도체 기판(101)의 표면에 SiO2막(107a, 107b)과 금속 박막(105)을 구비하는 마스크층(103)을 형성하는 공정과,
    불순물 이온 주입을 행하는 공정을 구비하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  2. 제1항에 있어서, 상기 반도체 기판(101)은 SiC 반도체 기판인 것을 특징으로 하는 반도체 장치의 제조 방법.
  3. 제1항에 있어서, 상기 마스크층은 반도체 기판(101)에 있어서의 불순물 이온 주입을 행하지 않는 영역에 형성하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  4. 제1항에 있어서, 상기 불순물 이온은 마스크층을 형성하지 않은 영역에 주입하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  5. 제1항에 있어서, 상기 반도체 기판(101)을 300℃∼500℃로 가열하여 불순물 이온 주입을 행하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  6. 제1항에 있어서, 상기 반도체 기판(101)을 500℃∼800℃로 가열하여 불순물 이온의 주입을 행하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  7. 제1항에 있어서, 상기 마스크층(103)은 3층 이상의 층으로 이루어진 것을 특징으로 하는 반도체 장치의 제조 방법.
  8. 제1항에 있어서, 상기 SiO2막(107a, 107b)의 평균 두께와, 상기 금속 박막(105)의 평균 두께는 각각 500 ㎚∼1.5 ㎛인 것을 특징으로 하는 반도체 장치의 제조 방법.
  9. 제1항에 있어서, 상기 마스크층(103)은 최하층막으로서 SiO2막을 구비하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  10. 제1항에 있어서, 상기 마스크층(103)은 최하층막으로서 금속 박막을 구비하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  11. 제1항에 있어서, 상기 마스크층(lO3)은 최상층막으로서 SiO2막을 구비하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  12. 제1항에 있어서, 상기 마스크층(l03)은 최상층막으로서 금속 박막을 구비하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  13. 제1항에 있어서, 상기 SiO2막(107a, 107b)은 SOG법에 의해 형성하는 것을 특징으로 하는 반도체 장치의 제조 방법.
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