JP2004140062A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法 Download PDFInfo
- Publication number
- JP2004140062A JP2004140062A JP2002301469A JP2002301469A JP2004140062A JP 2004140062 A JP2004140062 A JP 2004140062A JP 2002301469 A JP2002301469 A JP 2002301469A JP 2002301469 A JP2002301469 A JP 2002301469A JP 2004140062 A JP2004140062 A JP 2004140062A
- Authority
- JP
- Japan
- Prior art keywords
- polycrystalline silicon
- silicon film
- resistor
- film
- semiconductor device
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Images
Abstract
【解決手段】多結晶シリコン膜で構成された高精度な抵抗体を有する半導体装置の製造方法において、多結晶シリコン膜上に酸化膜と窒化膜を被着し抵抗体となる部分を開口するように窒化膜をパターニングした後熱酸化することにより、抵抗体となる部分の多結晶シリコン膜は薄膜化し、それ以外のコンタクト開孔部などは厚いままとすることができ、コンタクトの突き抜けがなく高精度、高抵抗でかつ温度係数が良好である抵抗体を有する半導体装置を提供することが可能となる。
【選択図】 図５
Description
【発明の属する技術分野】
本発明は多結晶シリコン膜で構成された高精度な抵抗体を有する半導体装置の製造方法に関する。
【０００２】
【従来の技術】
アナログ半導体装置に用いられる抵抗体として高精度、高抵抗値かつ温度係数が良好な特性が求められる。抵抗体を多結晶シリコン膜で構成する場合、高精度と温度特性を満足するためには多結晶シリコン膜中へ導入する不純物量を多くする必要があるが、その場合抵抗値を高抵抗とすることは難しい。従って多結晶シリコン膜をより薄膜化することで精度と抵抗値と温度特性を満足しているが、薄膜化した際にコンタクト開孔時のエッチングにおいて多結晶シリコン膜を突き抜けてエッチングしてしまう問題が生じる。
【０００３】
その対策として図７に示すように、半導体基板１０１上にフィールド絶縁膜１０２を形成し、その上の抵抗部分は薄膜化した第２の多結晶シリコン膜２１０で構成する。そして、コンタクトを開孔する部分には厚い第１の多結晶シリコン膜１０３とその上の第１の酸化膜１０４を第２の多結晶シリコン膜膜２１０下に配して突き抜けが生じないようにする方法がある（例えば、特許文献１参照。）。
【０００４】
【特許文献１】
特開平６−６９２０７（図１）
【０００５】
【発明が解決しようとする課題】
上記の従来の製造方法において、第２の多結晶シリコン膜と第１の多結晶シリコン膜との電気的結合は、第１の多結晶シリコン膜側面での第２の多結晶シリコン膜との接触により行われるが、第１の多結晶シリコン膜エッチング時に側壁に形成されるポリマーないし反応生成物を十分に除去し、第２の多結晶シリコン膜膜被着前の自然酸化膜除去も十分に行われていないと良好な電気的結合が得られないという問題を有している。
【０００６】
本発明は多結晶シリコン膜で構成された高精度な抵抗体を有する半導体装置の製造方法を提供することを目的とする。
【０００７】
【課題を解決するための手段】
上記課題を解決するために、本発明は次の手段を用いた。
【０００８】
（１）多結晶シリコン膜からなる抵抗体を有する半導体装置の製造方法において、半導体基板上の絶縁膜上に多結晶シリコン膜を形成する工程と、前記多結晶シリコン膜上に酸化膜を形成する工程と、前記酸化膜上に窒化膜を形成する工程と、前記窒化膜を抵抗体となる部分を開口するようにパターニングする工程と、熱酸化する工程と、前記窒化膜を除去する工程と、前記多結晶シリコン膜中に不純物を導入する工程とからなることを特徴とする半導体装置の製造方法とした。
【０００９】
（２）前記多結晶シリコン膜上の酸化膜を除去する工程を含む半導体装置の製造方法とした。
【００１０】
（３）抵抗体となる前記多結晶シリコン膜と抵抗体となる部分以外の前記多結晶シリコン膜とへの不純物導入の工程が異なる工程である半導体装置の製造方法とした。
【００１１】
（４）前記多結晶シリコン膜の形成時の膜厚が１００ｎｍから４００ｎｍの範囲である半導体装置の製造方法とした。
【００１２】
【発明の実施の形態】
以下本発明による半導体装置の製造方法の実施例を図面を用いて説明する。
【００１３】
図１から図５には本発明の第１の実施例の半導体装置の製造方法を示している。
図１は半導体基板１０１に素子分離領域であるフィールド絶縁膜１０２を形成し、その後ＣＶＤ法（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）により多結晶シリコン膜１０３を被着した後、例えば電気炉中での熱酸化により第１の酸化膜１０４形成した様子を示している。多結晶シリコン膜の膜厚はＭＯＳのゲート電極も同一層で兼ねる場合には３００ｎｍから４００ｎｍと比較的厚くし、抵抗体形成のためだけの場合には１００ｎｍから２００ｎｍ程度と薄くしておく。
【００１４】
第１の酸化膜の膜厚は数十ｎｍ程度である。また第１の酸化膜はＣＶＤ法による形成でも構わない。次に窒化膜を第１の酸化膜上にＣＶＤ法により被着した後、フォトリソグラフィー法により後に抵抗体となる領域を開口するようにフォトレジストをパターニングし、そのフォトレジストをマスクとして窒化膜１０５をエッチングしフォトレジストを除去して２図に示す構造を得る。
【００１５】
窒化膜の膜厚は１００ｎｍから２００ｎｍ程度であり、パターニングの際のエッチングはドライエッチングにより行われる。次に熱酸化法により窒化膜が開口している部分を選択的に酸化することで図３に示す構造を得る。
【００１６】
窒化膜に覆われている領域は窒化膜の耐酸化性により厚い多結晶シリコン膜のままであり、抵抗体となる部分は薄膜化した多結晶シリコン膜１０６となる。
本工程において酸化する量は多結晶シリコン膜の膜厚と抵抗体となる部分の最終的な膜厚をいくつにするかによるが、例えば多結晶シリコン膜の膜厚が１００ｎｍであり、最終的な抵抗体の膜厚を２０ｎｍとする場合、１５０ｎｍ程度酸化を行う。
【００１７】
次に燐酸によるウェットエッチングにより窒化膜を除去し、フッ酸により多結晶シリコン膜上の酸化膜をウェットエッチングすることで図４に示した構造を得る。
ドライエッチによる多結晶シリコン膜抵抗体への損傷を回避するため本工程ではウェットエッチングを用いる。次に、オン注入法により所望の不純物を多結晶シリコン膜全域に導入した後、フォトリソグラフィー法とドライエッチング法により多結晶シリコン膜抵抗体をパターニングし図５に示す構造を得る。
【００１８】
不純物としては抵抗体をＮ型とする場合ドーパントとして砒素ないしリンを用い、Ｐ型とする場合はドーパントとしてボロンないしＢＦ２を用いる。導入量は抵抗値にもよるが通常ドーズ量で１×１０１４／ｃｍ２から５×１０１５／ｃｍ２の範囲である。
またコンタクト開孔領域１０９の不純物濃度はコンタクト抵抗を小さくするため高濃度とし、抵抗体領域１０８は高シート抵抗値とするため不純物濃度を低濃度とする必要がある場合、低濃度の不純物を多結晶シリコン膜全域中に導入した後、フォトリソグラフィー法によりコンタクト開孔領域を開口する様にフォトレジストをパターニングして高濃度に不純物をイオン注入することで所望の構造が得られる。
【００１９】
また不純物導入は以上で説明した多結晶シリコン膜のパターニング直前ではなく図１に示した多結晶シリコン膜被着直後に行っても構わない。
【００２０】
以上の工程によりコンタクト開孔部は突き抜けの問題が生じない十分な厚さを保ち、抵抗体の部分は薄膜化しているため高精度、高抵抗かつ温度特性も良好な抵抗体とすることが可能となる。また本抵抗体とコンタクト開孔部とは連続体であるため、従来の製造方法で生じる問題の心配もない。
【００２１】
次に図６を用いて本発明の第２の実施例の半導体装置の製造方法を説明する。図６は本発明の第１の実施例で示した製造方法の図３の工程までを行った後窒化膜を除去し、その後フォトリソグラフィー法とドライエッチング法により絶縁膜と多結晶シリコン膜を同一フォトレジストパターンによりエッチングし、その後フォトレジストを除去した様子を示している。
【００２２】
第２の酸化膜１０７と多結晶シリコン膜１０３の膜厚が比較的薄い場合、このような製造法が可能となり、第１の実施例に比べ工程数を減らせるメリットがある。ただし本実施例の場合第２の酸化膜は除去しないため、多結晶シリコン膜への不純物導入はそれ以前の工程で行っておく必要がある。
【００２３】
以上の実施例により従来では困難であった最終的な多結晶シリコン膜抵抗体の厚さが１０ｎｍから２０ｎｍで、シート抵抗値が数ｋΩ／□から１０ＫΩ／□程度で、かつ温度係数が０±１００ｐｐｍ／℃というハイスペックな多結晶シリコン膜抵抗体の実現が可能となった。
【００２４】
【発明の効果】
上述したように、本発明は多結晶シリコン膜で構成された高精度な抵抗体を有する半導体装置の製造方法において、多結晶シリコン膜上に酸化膜と窒化膜を被着し抵抗体となる部分を開口するように窒化膜をパターニングした後熱酸化することにより、抵抗体となる部分の多結晶シリコン膜は薄膜化し、それ以外のコンタクト開孔部などは厚いままとすることができ、コンタクトの突き抜けがなく高精度、高抵抗でかつ温度係数が良好である抵抗体を有する半導体装置を提供することが可能となる。
【図面の簡単な説明】
【図１】本発明の第１の実施例の半導体装置の製造方法を示す模式的断面図である。
【図２】本発明の第１の実施例の半導体装置の製造方法を示す模式的断面図である。
【図３】本発明の第１実施例の製造方法を示す模式的断面図である。
【図４】本発明の第１実施例の製造方法を示す模式的断面図である。
【図５】本発明の第１実施例の製造方法を示す模式的断面図である。
【図６】本発明の第２実施例の製造方法を示す模式的断面図である。
【図７】従来の半導体装置を示す模式的断面図である。
【符号の説明】
１０１ 半導体基板
１０２ フィールド絶縁膜
１０３ 多結晶シリコン膜
１０４ 第１の酸化膜
１０５ 窒化膜
１０６ 薄膜多結晶シリコン膜
１０７ 第２の酸化膜
１０８ 抵抗体領域
１０９ コンタクト開孔領域
２１０ 第２の多結晶シリコン膜
Claims (4)
- 多結晶シリコン膜からなる抵抗体を有する半導体装置の製造方法において、
半導体基板上の絶縁膜上に多結晶シリコン膜を形成する工程と、
前記多結晶シリコン膜上に酸化膜を形成する工程と、
前記酸化膜上に窒化膜を形成する工程と、
前記窒化膜を抵抗体となる部分を開口するようにパターニングする工程と、
熱酸化する工程と、
前記窒化膜を除去する工程と、
前記多結晶シリコン膜中に不純物を導入する工程とからなることを特徴とする半導体装置の製造方法。 - 前記多結晶シリコン膜上の酸化膜を除去する工程を含む請求項１記載の半導体装置の製造方法。
- 抵抗体となる前記多結晶シリコン膜と抵抗体となる部分以外の前記多結晶シリコン膜とへの不純物導入の工程が異なる工程である請求項１記載の半導体装置の製造方法。
- 前記多結晶シリコン膜の形成時の膜厚が１００ｎｍから４００ｎｍの範囲である請求項１記載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002301469A JP4124629B2 (ja) | 2002-10-16 | 2002-10-16 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002301469A JP4124629B2 (ja) | 2002-10-16 | 2002-10-16 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2004140062A true JP2004140062A (ja) | 2004-05-13 |
| JP4124629B2 JP4124629B2 (ja) | 2008-07-23 |
Family
ID=32449798
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2002301469A Expired - Fee Related JP4124629B2 (ja) | 2002-10-16 | 2002-10-16 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP4124629B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2013122947A (ja) * | 2011-12-09 | 2013-06-20 | Seiko Instruments Inc | 半導体装置の製造方法 |
| JP2013122946A (ja) * | 2011-12-09 | 2013-06-20 | Seiko Instruments Inc | 半導体装置 |
-
2002
- 2002-10-16 JP JP2002301469A patent/JP4124629B2/ja not_active Expired - Fee Related
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2013122947A (ja) * | 2011-12-09 | 2013-06-20 | Seiko Instruments Inc | 半導体装置の製造方法 |
| JP2013122946A (ja) * | 2011-12-09 | 2013-06-20 | Seiko Instruments Inc | 半導体装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP4124629B2 (ja) | 2008-07-23 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP4551795B2 (ja) | 半導体装置の製造方法 | |
| JP2008235927A (ja) | 第二のポリ層の形成後に二重ポリバイポーラトランジスタの２つのレベルをドーピングするプロセス | |
| JPS588139B2 (ja) | 半導体装置の製造方法 | |
| JPH08330511A (ja) | 半導体装置とその製造方法 | |
| US7847401B2 (en) | Methods, systems and structures for forming semiconductor structures incorporating high-temperature processing steps | |
| JP3746907B2 (ja) | 半導体装置の製造方法 | |
| JPH09289323A (ja) | 半導体装置の製造方法 | |
| KR100246691B1 (ko) | 반도체 장치 제조 방법 | |
| US6524910B1 (en) | Method of forming dual thickness gate dielectric structures via use of silicon nitride layers | |
| JP3283458B2 (ja) | 半導体装置の製造方法 | |
| JP4124629B2 (ja) | 半導体装置の製造方法 | |
| US5736459A (en) | Method to fabricate a polysilicon stud using an oxygen ion implantation procedure | |
| JPS62194673A (ja) | 半導体装置の製造方法 | |
| JP2004152965A (ja) | 半導体装置の製造方法と半導体装置 | |
| KR100591178B1 (ko) | 반도체 소자의 제조 방법 | |
| JPH08162523A (ja) | 半導体装置及びその製造方法 | |
| KR100233264B1 (ko) | 아날로그 반도체소자 제조방법 | |
| JP2002198437A (ja) | 半導体装置およびその製造方法 | |
| KR100476666B1 (ko) | 반도체 소자의 제조 방법 | |
| JP2000323665A (ja) | 半導体装置の製法 | |
| KR100278997B1 (ko) | 반도체장치의 제조방법 | |
| JPH07201967A (ja) | 半導体装置の製造方法 | |
| JPH02246226A (ja) | Ｍｏｓトランジスタの製造方法 | |
| JPH04129275A (ja) | 半導体装置 | |
| JP2004186172A (ja) | 半導体装置及びその製造方法。 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| RD01 | Notification of change of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7421 Effective date: 20040304 |
|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20050706 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20071019 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20071023 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20071225 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20080205 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20080404 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20080430 |
|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20080502 |
|
| R150 | Certificate of patent or registration of utility model |
Ref document number: 4124629 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110516 Year of fee payment: 3 |
|
| RD01 | Notification of change of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7421 Effective date: 20091108 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110516 Year of fee payment: 3 |
|
| RD03 | Notification of appointment of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: R3D03 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120516 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130516 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20140516 Year of fee payment: 6 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313113 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| S533 | Written request for registration of change of name |
Free format text: JAPANESE INTERMEDIATE CODE: R313533 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| LAPS | Cancellation because of no payment of annual fees |