KR20100059987A - 서브 마운트 및 그 제조 방법 - Google Patents

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KR20100059987A
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submount
layer
solder
solder layer
substrate
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KR1020107008352A
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요시카즈 오시카
마사유키 나카노
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도와 일렉트로닉스 가부시키가이샤
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Abstract

땜납 접합시의 젖는 성질이 뛰어난 전극층을 포함하는 서브 마운트와 그 제조 방법을 제공한다. 반도체 장치가 탑재되는 서브 마운트(1)에서, 서브 마운트 기판(2)의 표면에 기판 보호층(3)을 형성하고, 기판 보호층(3) 상에 전극층(4)을 형성하고, 전극층(4)상 에 땜납층(5)을 형성하고, 전극층(4)의 평균 표면 거칠기를 0.1㎛ 미만으로 한다. 전극층(4)의 평균 표면 거칠기가 작으므로 땜납층(5)의 젖음성이 향상되고, 땜납층(5)과 반도체 장치 사이를 플럭스없이 견고하게 접합할 수 있다. 반도체 장치를 탑재할 때 열저항이 작은 서브 마운트(1)를 얻을 수 있고, 반도체 장치에서의 온도 상승이 작아져서, 반도체 장치의 성능이나 수명이 향상된다.

Description

서브 마운트 및 그 제조 방법{SUBMOUNT AND METHOD FOR MANUFACTURING SAME}
기술 분야 본 발명은, 반도체 장치에 사용되는 서브 마운트 및 그 제조 방법에 관한 것이다.
통상적으로, 반도체 장치를 패키지화할 때에는, 방열판 또는 방열기에 탑재하고, 반도체 장치로부터 발생하는 열을 방열시키고 있다. 반도체 장치와 방열판 사이에는, 방열 특성을 개선하기 위하여 열전도율이 높은 기판, 즉 서브 마운트재를 개재시키는 경우가 있다. 상기 열전도율이 높은 기판으로서, 질화 알루미늄(AlN) 등이 알려져 있다.
서브 마운트와 반도체 장치를 접합하는 경우에, 한가지 요구 사항으로서 그 접합 강도가 있다. 종래 기술에서는, 고가의 귀금속에 의해 밀착층을 설치하거나, 또는 땜납층의 저면에 배치되는 전극층과 기판 사이의 접합 강도를 높이기 위해서 기판 그 자체의 표면 거칠기를 조정하였다.
특허 문헌 1에는, Ti, Pt, Au의 순서로 적층된 금속층으로 피복한 서브 마운트에서, Au 상에 Ti와 Pt로 이루어지는 땜납 밀착층과 땜납층을 개재하여, 반도체 발광 소자를 탑재한 서브 마운트 구조가 개시되어 있다. 상기 문헌에서는, 반도체 발광 소자를 땜납층에 접합했을 때, 반도체 발광 소자와의 접합 강도가 40MPa이상이 되고, 또한, 서브 마운트에 사용하는 기판의 표면 거칠기(Ra)는, 바람직하게는 1㎛이하, 더 바람직하게는 O.1㎛이하로 하고 있다. 표면 거칠기가 1㎛를 넘으면, 반도체 발광 소자의 접합 시에 서브 마운트 사이에 간극이 발생하기 쉬우므로, 반도체 발광 소자의 냉각 효과가 저하된다고 기재되어 있다.
특허 문헌 2에는, AlN으로 이루어지는 기판에 Ti, Pt, Au의 순서로 적층된 금속층으로 피복한 서브 마운트에서, 기판의 표면 거칠기(Ra)를 0.1 내지 0.5㎛로 함으로써, 상기 성막 금속의 앵커(anchor) 효과에 의해, 열사이클에 견디고, AlN 기판에 대해서 높은 접합 강도를 가진 서브 마운트를 제공할 수 있는 것과, AlN 기판의 표면 거칠기를 과소로 한 경우, 충분한 접합 강도를 얻을 수 없는 비교예가 개시되어 있다.
열전도율이 높은 기판으로서는, 질화 알루미늄 등을 들 수 있다(예를 들면, 특허 문헌 3 참조).
특허 문헌 3, 4 및 5에는, 서브 마운트의 반도체 레이저(LD) 칩이 마운트되는 제1 면 및 방열용 금속 블록에 접착되는 제2 면의 양면에, 배리어층(barrier layer)과 Au와 Sn의 합금층, 또는 Sn과 Pb의 합금층을 형성한 광반도체 소자용 서브 마운트가 개시되어 있다. 상기 문헌에서는, 합금층은 증착에 의해 형성되고, 그 합금 조성은, 예를 들면, Au: Sn = 70: 30(원소비)의 이른바, 공정(共晶, eutectic) 조성이 되도록 조정되어 있다. 합금층을 융해함으로써, 서브 마운트에 LD 칩 및 방열용 금속 블록을 접합하고 있다.
특허 문헌 3 및 5에서는, 열을 발생하는 반도체 레이저 다이오드의 동작층을 서브 마운트에 접합하고, 방열 특성을 양호하게 할 수 있다고 개시되어 있다. 이 경우, 기판 상에 에피택셜 성장으로 형성되는 매우 얇은 동작층의 표면을 하측으로 하는, 이른바 졍션 다운(junction down)으로 접합한다. 따라서, 접합 시에, 땜납층의 pn 접합에의 부착에 의한 단락 불량이 발생하기 쉽다.
이와 같이, 서브 마운트는 다이본딩될 때의 땜납재적인 작용과 함께, 다이본딩 중의 방열용 금속 블록의 열팽창에 의한 광반도체 소자의 왜곡을 완화하기 위해 매우 중요한 부품이다. 상기 서브 마운트에서는, 서브 마운트 기판에 탑재하는 반도체 소자 칩과의 접합 및 서브 마운트 기판의 방열판과의 접합은, 서브 마운트의 한쪽 면 및/ 또는 양면에 형성한 땜납층에 의해 행하고 있다.
환경 부하 저감을 위해, 접합 재료로서도 Pb를 사용하지 않는 땜납의 사용, 즉 Pb 프리화(Pb free)가 진행되어, 대체 재료로서 Au-Sn, Ag-Sn, In-Sn, Zn-Sn 등의 땜납 조성이 제안되어 있다. 그러나, Pb 프리 땜납의 경우에는, Pb땜납(PbSn의 융점은 183℃)에 비해 융점이 높아지므로, 반도체 소자를 접합할 때에, 반도체 소자의 내열 온도와의 차가 작아지므로, 소자 열화 등의 문제가 생기는 경우가 있다. 또한, Sn이나 In의 사용량이 증가함으로써 표면이 쉽게 산화되어, 땜납 자체의 젖음성(wettability)에도 영향을 미치는 일이 있다.
여기서, 반도체 소자를 땜납층을 통하여 서브 마운트에 접합할 때의 가장 중요한 특성의 하나로서, 땜납 접합시의 땜납층과 전극층 사이의 젖음성이 있다. 통상적으로 사용되는 Pb 프리 땜납은 젖음성이 좋지 못하고, 일반적으로는 로진(rosin)계 등의 플럭스(flux)가 사용되고 있다. 한편, 크림 땜납이나 볼 땜납 스크린 인쇄 등과 같이, 플럭스를 사용한 땜납 접합의 경우는, 플럭스에 의해 표면을 습윤시키므로, 젖음성의 영향은 거의 없다. 그러나, 서브 마운트와 같이 두께나 체적이 매우 작은 땜납에, 마찬가지로 두께나 체적이 매우 작은 반도체 소자를 접합하는 경우는, 접합하는 반도체 소자의 출력 신뢰성에 대한 플럭스의 영향을 무시할 수 없으므로, 플럭스없이(fluxless) 접합하는 경우가 있다. 그러므로, 서브 마운트에서의 땜납의 젖음성은 매우 좋지 못하다.
이와 같은 땜납층에서, 특히 Sn이나 In을 성분으로서 포함하는 저융점의 땜납 재료로 이루어지는 땜납층에서는, 표면에 노출되어 있는 Sn이나 In이 산화하기 쉽고, 그 표면에 산화막을 형성하므로, 접합시에 산화막의 영향에 의해 땜납이 잘 접합되지 않을 경우가 있다. 이것을 개선하기 위한 방법으로서 비특허 문헌 1에는, Sn이나 In을 성분으로서 포함하는 땜납층을 진공 분위기나 환원 분위기로 하여, 산화막을 제거한 후에 접합하는 것이 보고되어 있다.
비특허 문헌 2에는, Au-Sn계의 땜납층에서, 그 표면에는 Sn을 노출시키지 않도록, Sn층과 Au층을 적층하여 형성하고, 최표면에는 Au층을 설치하도록 한 땜납층이 보고되어 있다. 비특허 문헌 3에는, Si 기판 상에 Si 반도체 소자를 접합할 때에도 사용되는 땜납을 Sn을 표면에 노출시키지 않는 적층 구조로 하는 것이 보고되어 있다. 서브 마운트의 땜납층 자체는 합금으로 형성되어 있지만, 땜납층 표면에 Au층을 형성하고, 산화 방지를 도모하는 방법이 비특허 문헌 4에 보고되어 있다.
Pb 프리 땜납을 사용하는 경우에는, Sn 등 산화하기 쉬운 금속을 표면에 노출시키지 않도록 땜납층을 적층 구조로 하여, 공정 조성으로서 접합을 행하고 있었다. 이 경우, 땜납층 자신이 비평형 상태이며, 실온에서 방치하여도 평형 상태로 진행되므로, 금속 원자가 쉽게 확산하는 것이 보고되어 있다(비특허 문헌 5 및 6 참조).
이와 같이 종래 기술에서는, 용융 전의 땜납층의 형태로서, 땜납층을 구성하는 원소로 이루어지는 공정 조성으로 합금화한 구조의 땜납층(이후, 적절하게, 합금 땜납층이라 함)을 사용하고 있었다. 즉, 용융 전의 땜납층을 서브 마운트 기판 상에 형성하는 공정에서, 땜납층을 형성하는 금속 원소의 구성 비를, 원하는 공정 조성이 되도록 조정하는 방법이 일반적이다. Sn 원소와 Au, Ag, Pb 등의 금속 원소 중의 어느 하나 또는 이들 조합에 의해 구성하는 땜납, 예를 들면, Au-Sn 합금 땜납층이라면, Au: Sn = 70: 30(원소비)이 되도록 조정하고 있었다.
또한, 서브 마운트와 반도체 발광 소자를 접합할 때의 하나의 요구 사항으로서 그 접합 온도의 불균일의 저감이 있다. 서브 마운트와 반도체 발광 소정을 접합할 때, 서브 마운트에 형성된 땜납층을 완전하게 액상(liquid phase)이 될 때까지 가열 용융하고, 반도체 소자 측에 형성된 전극과 접촉시키고, 그 후 냉각하고 고체화함으로써, 용융된 땜납층을 통하여, 서브 마운트와 반도체 발광 소자의 양 측을 접합하고 있다. 땜납층의 가열 방법으로서는, 저항 가열로나 히트 스테이지 등을 사용한 넓은 범위를 가열하는 가열 방법, 또는 국소 램프 가열이나 핫 가스 가열 등의 국소적 급가열 방법 등이 있고, 패키지의 형태나 작업성 등에 의해 가열 방법이 선택된다. 그러나, 국소적 급가열 방법을 사용하여 가열을 행한 경우, 서브 마운트나 반도체 소자의 재료의 상이성, 또는, 가열 장치의 성능 등 때문에 자주 가열 온도에 불균일이 생긴다. 그리고, 가열 장치의 온도가 목표로 하는 접합 온도에 비해 낮은 경우에는, 미 용융 접합이나 땜납의 젖음 저하 등의 불량이 쉽게 발생하였다. 반대로, 가열 장치의 온도가 목표로 하는 접합 온도에 비해 높은 경우에는, 반도체 소자 칩의 파괴 등에 의한 불량이 발생하는 일이 있다.
또한, 접합 시의 땜납층의 반도체 소자에의 기어오름에 의한 단락 불량을 방지하기 위해, 특허 문헌 3에서는, 땜납층을 증착에 의해 형성하고, 그 두께를 약 5000Å(0.5㎛)로 얇게 하고 있다. 특허 문헌 5에서는, 땜납층의 흐름 방지를 위하여, 서브 마운트 기판에 땜납 흐름 방지용 홈을 설치하고, 땜납을 홈에 흘려넣도록 하고 있다.
그런데, 서브 마운트에 회로 패턴을 형성하고, 반도체 장치를 탑재하는 경우가 있다. 전극층과 같이 미세한 패턴을 형성하기 위해서는, 포토리소그래피(photolithography) 법을 사용하면 비교적 용이하게 형성할 수 있다. 포토리소그래피 법에서의 현상액으로서는, 일반적으로, 테트라 메틸 아민계와 같은 알칼리성 현상액이 사용되고 있다. 이 방식에 의하면, 1㎛단위로 패터닝이 가능하다.
포토리소그래피 법을 사용한 구체적인 전극 형성 방법으로서는, 주로 리프트 오프(lift-off) 방식을 사용한다. 리프트 오프 방식은, 미리 레지스트를 스핀 도포 장치 등으로 일면에 도포한 후, 먼저 포토리소그래피 법에 의해, 패터닝을 실시한다. 그후에, 전극을 증착법이나 스퍼터링 법에 의해 성막하고, 레지스트를 융해하고, 레지스트의 상면에 성막된 부분을 제거함으로써 소정의 전극을 형성한다. 그러나, 포토리소그래피 법에 따르는 패터닝 노광 후의 현상에서, 전극으로서 증착시키는 서브 마운트 기판 표면과 현상액이 직접 접촉하므로, 기판의 재질에 따라서는 기판 표면이 부식 등으로 울퉁불퉁하게 되는 경우가 있다.
특허 문헌 1: 일본국 특개 2002-368020호 공보
특허 문헌 2: 일본국 특개 2001-308438호 공보
특허 문헌 3: 일본국 특개평 1-138777호 공보
특허 문헌 4: 일본국 특공평 6-3815호 공보
특허 문헌 5: 일본국 특공평 8-31654호 공보
비특허 문헌 1: J.F.Kuhmann 외 8명, "Oxidation and Reduction Kinetics of Eutectic SnPb, InSn and AuSn: A Knowledge Base for Fluxless Solder Bonding Applications", IEEE Electronic Components and Technology Conference, PP. 120-126, 1997
비특허 문헌 2: C.R.Dohle 외 3명, "Low Temperature Bonding of Epitaxial Lift Off Dejces with AuSn", IEEE Transactions on Components, Packaging, and Manufacturing Technology-Part B, Vol.19, No.3, pp.575-580, 1996
비특허 문헌 3: C.C.Lee 외 1명, "Fluxless Non-Eutectic Joints Fabricated Using Gold-Tin Multilayer Composite", IEEE Transactions on Components, Packaging, and Manufacturing Technologies, Vol.26, No.2, pp. 416-426, 2003
비특허 문헌 4: H.L.Chang 외 11명 "Effect of Joint Strength of PbSn and AuSn Solders on Temperature Cycling Tests in Laser Packages", IEEE Conference Proceedings, LEOS Annual Meeting, IEEE Lasers And Electro-Optics Society, pp.800-801, 1999
비특허 문헌 5: S.Nakahara 외 3명 "ROOM TEMPERATURE INTERDIFFUSION STUDIES OF Au/Sn THIN FILM COUPLES", Thin Solod Films, Vol.84, pp.185-196, 1981
비특허 문헌 6: M.Hutter 외 6명, "Calculation of Shape and Experimental Creation of AuSn Solder Bumps for Flip Chip Applications", IEEE Proceedings Electronic Components & Technology Conference, pp.282-288, 2002
전술한 바와 같이, 종래 기술의 서브 마운트에서는, 땜납 젖음 확대성의 악화에 의해 접합 강도의 저하를 야기하거나, 접합시키기 위해 땜납 융해 온도를 과도하게 상승시킬 필요가 있다. 결과적으로, 땜납 접합하는 반도체 소자의 열화나 파괴를 초래할 수 밖에 없는 과제가 있다. 땜납 접합 프로세스에서의 에너지 효율도 악화되는 상황이다. 귀금속의 밀착층을 사용한 경우에는, 비용이 상승하는 과제도 있다.
서브 마운트에 전극을 리프트 오프법으로 형성하는 경우에는, 기판 표면의 거칠기가 커지고 쉽고, 기판 표면에 성막하는 전극층 자체의 접합 강도를 향상시키는 효과는 있지만, 그와 동시에, 기판 표면의 표면 거칠기가 거친 상태인 채 성막된 전극층도 표면 거칠기가 거칠어 지는 과제도 있다.
그래서 본 발명의 제1 목적은, 상기 과제를 감안하여, 땜납 접합시의 젖음성이 뛰어난 전극층을 가지는, 서브 마운트 및 그 제조 방법을 제공하는 것이다.
종래 기술과 같은 Pb 프리 땜납을 사용하여 반도체 소자를 접합할 때는,
(1) 가능한 한 저온으로 땜납을 융해시킨다,
(2) 땜납의 융해성을 좋게 함으로써,
매우 저온으로 빠르게 접합하는, 즉, 최소의 가열량으로 반도체 소자를 접합하고자 하는 요구가 강하다. 이 저온화는, 접합 프로세스 시간의 단축에 의한 생산성 향상을 위해 요구되고 있는 과제이기도 하다.
땜납의 융점 자체는 사용하는 재료의 조성에 따라서 정해지지만, 땜납의 융해성은, 융해되기 전의 땜납층의 조직 구조나 표면 상태에 의해 지배된다. 특히, 표면의 산화 상태는 반도체 칩의 실장과 같이 미소량의 땜납을 사용하는 경우에는, 접합 특성에 큰 영향을 끼치므로, 견고하게 접합할 수 없게 된다.
Pb 프리 땜납에서, 상기 Sn 등 산화하기 쉬운 금속을 표면에 노출시키지 않도록 적층 구조로 한 경우에도, 실온에서도 금속 원자가 쉽게 확산하므로, 공동(void) 등의 발생하여 접합 자체의 신뢰성이 저하된다. 할로겐 램프 등의 광원을 사용하여, 순간적으로 땜납을 융해시켜서 접합시키는 방법, 이른바 플래시 가열 접합법에서는, 산화 방지를 위하여 땜납층의 표면에 설치한 Au를 충분히 가열하여 융해시켜서 땜납층에 흡수시켜야만 하므로, 접합 불량 그 자체나, 융점 이상으로의 여분의 가열이나 가열 시간의 연장에 의한 반도체 소자에 대한 부하 증대 등의 과제가 있다. 종래 기술에서는, 전술한 땜납 융해성을 개량하기 위해, 진공 환원 분위기 내에서, 산화막을 환원 제거하여 실장하는 기술이 있지만, 장치가 대규모가 되므로, 제조 비용이 높아진다.
이상과 같이, Pb 프리 땜납에 요구되는 땜납 융해성에 대하여, 융해성 향상을 위해 땜납 표면의 산화 방지 기술 자체가, 본래의 목적인 땜납 융해성 향상을 저해하는 과제가 있다.
본 발명의 제2 목적은, 상기 과제를 감안하여, 융점이 상이한 복수개의 땜납층과, 땜납층의 산화를 방지하는 땜납 보호층을 구비한, 서브 마운트를 제공하는 것이다.
또한, Au-Sn 공정 땜납과 같이 납을 포함하지 않는 비교적 고융점 땜납을 사용하는 경우에는, 고온 가열에 의한 반도체 소자 칩의 파괴를 방지하기 위해, 가능한한 낮은 가열 온도로 반도체 소자 칩을 접합할 경우가 많다. 그러므로, 상기 반도체 소자 칩의 파괴에 의한 불량이 쉽게 발생하므로, 그 개선이 과제로 되어 있다. 상기의 가열 온도의 변동에 의한 접합 불량, 즉 접합 불균일에 영향을 주는 요인의 하나로서, 땜납층의 융해 온도폭을 들 수 있다.
전술한 과제를 감안하여, 본 발명은, 서브 마운트의 접합 불균일을 없애기 위하여, 융해 온도폭이 넓은 땜납층을 구비한 서브 마운트 및 그 제조 방법을 제공하는 것을 제3 목적으로 하고 있다.
종래 기술의 서브 마운트에서, 서브 마운트 기판과 땜납층 사이나 전극층과 땜납층 사이의 접착 강도가 저하되므로, 이들 사이에 밀착층을 설치하여 대처하면, 밀착층의 형성 및 그 패터닝 등의 여분의 공정을 필요로 한다. 그러므로, 불필요한 제조 비용이 발생한다. 또한, 밀착층에는 귀금속이 많이 사용되므로 불필요한 재료 비용이 발생하는 과제가 있다. 전극층의 패턴 형성의 공정에서, 서브 마운트 기판 표면과 현상액이 직접 접촉하므로, 기판 재질에 따라서는 기판 표면이 부식 등으로 손상을 입으면, 그 후의 땜납층 형성에 악영향을 미치는 과제도 있다.
본 발명은 상기 과제를 감안하여, 서브 마운트를 구성하는 각각의 층, 특히 서브 마운트 기판과 전극층, 전극층과 땜납층의 각각의 밀착성이 양호한, 서브 마운트 및 그 제조 방법을 제공하는 것을 제4 목적으로 하고 있다.
또한, 땜납층의 기어오름에 의한 반도체 소자의 단락 불량을 방지하기 위해서는, 서브 마운트 기판의 홈 가공 등이 필요하므로, 공정수가 증가하는 과제가 있다.
상기 과제를 감안하여, 본 발명의 제5 목적은, 서브 마운트에 탑재하는 소자에 대한 땜납 접합시에, 융해 온도폭이 넓고, 또한, 소자에 대한 땜납층의 기어오름을 낮출 수 있는 땜납층을 구비한, 서브 마운트 및 그 제조 방법을 제공하는 것이다.
본 발명의 상기 제1 목적을 달성하기 위해, 본 발명자들은 열심히 연구를 계속한 결과, 서브 마운트에서, 반도체 장치와 서브 마운트를, 플럭스를 사용하지 않는 땜납으로 접합할 때는, 전극층의 표면 거칠기가 땜납의 젖는 성질에 영향을 미친다는 지견을 얻어, 본 발명을 완성하기에 이르렀다.
상기 제1 목적을 달성하기 위한 제1 발명에 따른 서브 마운트는, 서브 마운트 기판의 표면에 형성되는 기판 보호층과, 기판 보호층 상에 형성되는 전극층과, 전극층 상에 형성되는 땜납층을 포함하고, 전극층 표면에서의 평균 표면 거칠기가 O.1㎛미만, 바람직하게는 0.05㎛미만이다.
서브 마운트 기판의 평균 표면 거칠기는, 전극층의 평균 표면 거칠기와 마찬가지로 O.1㎛미만이 되고, 바람직하지는 0.05㎛미만이다. 전극층이 배치되어 있지 않은 서브 마운트 기판의 평균 표면 거칠기는, 마찬가지로 0.1㎛미만, 바람직하게는 0.05㎛미만이다.
전극층이 배치되어 있지 않은 서브 마운트 기판 표면 및 전극층 표면에서의 평균 표면 거칠기의 차분의 절대값은, 바람직하게는 0.02㎛이하이다. 서브 마운트 기판은, 질화물계 세라믹스로 이루어지고, 특히 질화 알루미늄으로 이루어지는 것이 바람직하다. 기판 보호층 또는 전극층은, 적어도 2종류 이상의, 금, 백금, 은, 동, 철, 알루미늄, 티탄, 텅스텐, 니켈, 몰리브덴 중 어느 하나의 금속 원소를 포함하고 있는 것이 바람직하다.
전술한 구성에 의하면, 서브 마운트의 전극층의 표면 거칠기를, O.1㎛미만으로 함으로써, 땜납층의 젖음성이 향상되고, 땜납층과 반도체 장치 사이를 플럭스 없이 견고하게 접합할 수 있다. 즉, 반도체 장치의 하부의 땜납층을 간극이 없는 균일한 층으로 형성할 수 있고, 또한, 그 두께를 최소한의 땜납층 접합으로 할 수 있다. 이에 따라, 반도체 장치를 탑재했을 때 열저항이 작은 서브 마운트를 얻을 수 있으므로, 본 발명의 서브 마운트를 사용한 반도체 장치에서의 온도 상승이 작아져서, 반도체 장치의 성능이나 수명을 향상시킬 수 있다.
또한 상기 제1 목적을 달성하기 위한 본 발명법은, 서브 마운트 기판의 표면에 형성되는 기판 보호층과, 기판 보호층 상에 형성되는 전극층과, 전극층 상에 형성되는 땜납층을 포함하는 서브 마운트에서, 기판 보호층으로서 전극층 또는 땜납층에 사용되는 금속 원소와는 상이한 한 종류 또는 복수 종류의 금속을 서브 마운트 기판의 전체 면에 피복하는 공정과, 기판 보호층에, 소정의 패턴의 전극층 및 땜납층을 형성한 후, 전극층 및 땜납층이 배치되어 있지 않은 부분의 기판 보호층을 제거하는 공정을 포함하는 것을 특징으로 한다.
기판 보호층으로서 서브 마운트 기판의 전체 면에 피복되는 금속은, 상기 전극층의 금속과는 달리, 티탄, 백금, 니켈, 텅스텐, 몰리브덴 중 한 종류 또는 복수 종류일 수도 있다.
상기 제조 방법에 의하면, 땜납층의 젖음성이 우수한 서브 마운트를 양호한 수율로 제조할 수 있다.
이어서, 본 발명자들은 상기 제2 목적을 달성하기 위해, 상기 땜납층의 융해성에 대하여, 땜납층의 융점과 표면의 산화 방지에 주목하여 열심히 연구를 행한 결과, 접합하는 온도까지 상승시키기까지 땜납을 2개의 단계 이상으로 나누어 융해시킴으로써 땜납층 그 자체의 융해성을 높이는 것과, 땜납층의 최표면의 산화 방지를 위해서 설치하는 땜납 보호층을 용이하게 융해시키는 것을 양립시킬 수 있다는 지견을 얻어, 본 발명에 완성하기에 이르렀다.
상기 제2 목적을 달성하기 위한 제2 발명에 따른 서브 마운트는, 반도체 소자가 탑재되는 서브 마운트 기판과, 서브 마운트 기판의 표면에 설치하는 땜납층과, 땜납층의 최표면에 설치하는 땜납 보호층을 포함하고, 땜납층을 융점이 상이한 적어도 2종류 이상의 층으로 형성하는 것을 특징으로 한다.
땜납층은, Ag, Au, Cu, Zn, Ni, In, Ga, Bi, Al, Sn 중 2종류 이상의 원소를 포함하고, 바람직하게는, 'Au 및 Sn', 'Ag 및 Sn' 중 어느 하나의 금속 화합물, 또는 'Ag와 Au와 Sn'의 금속 화합물을 포함한다.
전술한 구성에 의하면, 본 발명의 서브 마운트는, 가열 융해시에 땜납의 융해가 다단계로 진행되고, 땜납 보호층의 융해 잔여물이나 조성 변화에 의한 융점 변화 등을 완화할 수 있으므로, 땜납의 융해성을 향상시킬 수 있다.
전술한 구성에서, 바람직하게는, 땜납층은 2개의 층으로 이루어지고, 2개의 층 중 한쪽은 Au의 원소 조성이 50% 이상의 땜납층으로 이루어짐과 동시에, 다른 쪽이 Au의 원소 조성이 50% 미만의 땜납층으로 이루어진다. 또는, 2개의 층 중 한쪽은 Au 및 Ag의 원소 조성이 50% 이상의 땜납층으로 이루어짐과 동시에, 다른 쪽이 Au 및 Ag의 원소 조성이 50% 미만의 땜납층으로 이루어진다. 서브 마운트에 사용하는 땜납층 중의 하나의 층의 Au량을 적게 하고, 또한, 융점을 낮게함으로써, 저비용화를 실현할 수 있게 된다.
땜납 보호층은 귀금속, 특히 Au로 이루어져 있어도 된다. 이에 따라, 서브 마운트 상에 형성되는 땜납의 융해가 다단계로 진행되고, 또한, 땜납층의 최상층에 형성된 귀금속에 의해 땜납층 표면의 산화를 낮게 억제할 수 있고, 양호한 땜납 융해성을 얻을 수 있다.
상기 제3 목적을 달성하기 위해, 본 발명자들은, 땜납층의 용융 온도폭에 주목하여 열심히 연구를 행하였다. 종래, 공정 조성의 합금 땜납층은, 평형 상태도(phase equilibrium diagram)에서의 이른바 공정점 이하의 온도에서는 완전한 고체로서 존재하고, 이것을 공정 온도까지 온도를 상승시킴으로써, 처음으로 땜납층은 액상 상태로 되고, 반도체 소자의 전극과의 상호 확산이 일어나 접합할 수 있는, 즉, 땜납층이 녹기 시작하는 온도로부터 완전하게 액상이 되는 온도까지의 범위, 즉, 융해 온도폭은 O℃이다. 그러므로, 땜납층의 융해 온도, 즉, 융점 이상으로 최소한의 가열량으로 접합한 경우, 조금이라도 용융 온도보다 낮아졌을 경우에는 땜납층은 고상(solid phase)이며, 반도체 소자 칩과는 전혀 접합하지 않게 된다는 지견을 얻어, 본 발명을 완성하기에 이르렀다.
상기 제3 목적을 달성하기 위한 제3 발명에 따른 서브 마운트는, 서브 마운트 기판의 표면에 형성되고, 반도체 소자를 접합하는 땜납층을 포함하고 있고, 상기 땜납층을, 그 구성 원소의 공정 조성이 아닌 조성, 즉, 공정 조성 이외의 조성으로 한 것을 특징으로 한다.
상기 땜납층의 융해 개시 온도와 완전 융해 온도 사이에 온도차가 있어도 된다. 바람직하게는, 상기 온도차는 10℃이상이다. 상기 땜납층을 가열할 때의 시차 열거동에서, 최초에 시차 열변동을 나타낸 온도와, 완전 융해를 나타낸 시차 열변동 종료를 나타낸 온도와의 차는 10℃보다 크다. 또한, 최초에 시차열 변동을 나타낸 온도와 완전 융해를 나타낸 시차 열변동 종료를 나타낸 온도 사이에는, 시차 열피크점을 2점 이상 가지는 것이 바람직하다. 땜납층을 구성하는 재료는, Au, Ag, Cu, Zn, In, Bi, Fe, Pb, Ti, Al, S b, Ni를 적어도 1종류 이상 포함하는 금속 재료와 Sn와의 합금이라도 된다. 바람직하게는, 서브 마운트 기판을 구성하는 재료는, 질화 알루미늄, 탄화규소, 실리콘 중 어느 하나이다.
땜납층의 조성을 공정 조성으로부터 벗어난 조성으로 함으로써, 땜납의 용융 온도폭을, 공정 조성으로는 하지 않기 때문에, 고상 선온도로 나타내는 용융 개시 온도로부터, 액상 선온도로 나타내는 용융 종료 온도까지 넓게 할 수 있다. 이 때, 용융 개시 온도 이상이면 땜납층 중에 액상을 포함하는 상태가 되므로, 반도체 장치를 접합할 때, 반도체 소자의 전극과의 상호 확산이 일어나고, 서브 마운트로 기능하기 위하여 충분한 접합을 형성할 수 있다.
본 발명의 상기 제3 목적을 달성하기 위한 서브 마운트의 제조 방법은, 구성 원소로 정해지는 공정 조성이 아닌 조성을 가지는 땜납층을 한쪽 면 또는 양면에 피착하는 경우에, 땜납층을, 땜납층의 구성 원소마다의 증착에 의해 성막하는 것을 특징으로 한다.
공정 조성이 아닌 조성을 가지는 땜납층을, 예를 들면 2원소 동시 증착에 의해 성막함으로써, 조성이 균일한 땜납층을 가지는 서브 마운트를 양호한 정밀도로 제조할 수 있다.
상기 제4 목적을 달성하기 위해, 본 발명자들은, 서브 마운트에서, 특히, 서브 마운트 기판과 그 위에 형성하는 각각의 층과의 밀착 강도가, 예를 들면, 서브 마운트 기판의 표면의 탄소 화합물의 존재가, 서브 마운트 기판과 전극과의 밀착 강도에 영향을 미치고 있다는 지견을 얻어, 본 발명을 완성하기에 이르렀다.
상기 제4 목적을 달성하기 위한 제4 발명의 서브 마운트는, 서브 마운트 기판과, 서브 마운트 기판의 표면에 형성되는 전극층과, 전극층 상에 형성되는 땜납층을 포함하고, 서브 마운트 기판과 전극층 사이에 형성되는 계면 근방 및/ 또는 전극층과 땜납층 사이에 형성되는 계면 근방에서의 탄소 농도가 1 × 1020atoms/cm3 이하인 것을 특징으로 한다.
본 발명의 다른 구성의 서브 마운트는, 서브 마운트 기판과, 서브 마운트 기판 상에 형성되는 기판 보호층과, 기판 보호층 상에 형성되는 전극층과, 전극층 상에 형성되는 땜납층을 포함하고, 서브 마운트 기판과 기판 보호층과 전극층과 땜납층이 서로 접하는 계면 근방 중 적어도 하나 이상의 계면 근방에서의 탄소 농도가, 1 × 1020atoms/cm3 이하인 것을 특징으로 한다.
본 발명의 또 다른 구성의 서브 마운트는, 서브 마운트 기판과, 서브 마운트 기판 상에 형성되는 기판 보호층과, 기판 보호층 상에 형성되는 전극층과, 전극층 상에 형성되는 밀착층과, 밀착층 상에 형성되는 땜납층을 포함하고, 서브 마운트 기판과 기판 보호층과의 계면 근방, 기판 보호층과 전극층과의 계면 근방, 전극층과 밀착층과의 계면 근방, 밀착층과 땜납층과의 계면 근방 중 적어도 하나 이상의 계면 근방에서의 탄소 농도를, 1 × 1020atoms/cm3 이하로 하는 것을 특징으로 한다.
바람직하게는, 또한, 땜납층 상에 땜납 보호층이 형성되어 있고, 땜납층과 땜납 보호층 사이에 형성되는 계면 근방에서의 탄소 농도를, 1 × 1020atoms/cm3 이하로 한다. 서브 마운트 기판은, 바람직하게는, 질화물계 세라믹스로 이루어진다. 질화물계 세라믹스는, 바람직하게는 질화 알루미늄으로 이루어진다.
서브 마운트를 구성하는 서브 마운트 기판과, 그 위에 형성되는 각각의 층과의 계면 근방에 존재하는 탄소 농도를 1 × 1020atoms/cm3 이하로 함으로써, 서브 마운트 기판 상과 전극층의 밀착 강도, 또는, 다른 각각의 층끼리의 밀착 강도를 향상시켜서, 서브 마운트를 반도체 장치와 견고하게 접합할 수 있다. 그러므로, 본 발명의 서브 마운트를 사용한 반도체 장치에서의 온도 상승이 작아져서, 반도체 장치의 성능이나 수명을 향상시킬 수 있다.
상기 제4 목적을 달성하기 위한 서브 마운트를 제조하는 방법은, 서브 마운트 기판의 전극층을 형성하는 영역 표면 및/ 또는 상기 전극층의 땜납층을 형성하는 영역 표면에 대해, 탄소 농도를 감소시키는 표면 세정 공정을 행하는 것을 특징으로 한다.
바람직하게는, 또한, 서브 마운트 기판과 전극층 사이에 기판 보호층을 형성하는 공정을 포함하고, 기판 보호층 및/ 또는 전극층의 형성 전에, 그것이 형성되는 영역 표면의 탄소 농도를 감소시키는 표면 세정 공정이 행해진다. 바람직하게는, 또한, 전극층과 땜납층 사이에 밀착층을 형성하는 공정을 포함하고, 전극층 및/ 또는 땜납층의 형성 전에, 그것이 형성되는 영역 표면의 탄소 농도를 감소시키는 표면 세정 공정이 행해진다. 바람직하게는, 또한, 땜납층 상에 땜납 보호층을 형성하는 공정을 포함하고, 땜납 보호층의 형성 전에, 땜납층 표면의 탄소 농도를 감소시키는 표면 세정 공정이 행해진다. 각각의 상기 표면 세정은, 자외선 오존 처리법 또는 플라즈마 샤워법으로 행한다.
상기 제조 방법에 의하면, 서브 마운트 기판과 전극층의 밀착, 또는, 서브 마운트 기판 상에 형성되는 각각의 층끼리의 밀착성이 뛰어난 서브 마운트를 저비용이면서도, 양호한 수율로 제조할 수 있다.
상기 제5 목적을 달성하기 위한 제5 발명에 의한 서브 마운트는, 반도체 소자를 접합하는 땜납층을 구성하는 원소의 조성비가, 땜납층의 깊이 방향으로 변화하고 있는 것을 특징으로 한다. 땜납층의 조성비가 깊이 방향으로 변화함으로써, 땜납의 융해 온도폭을, 땜납층 표면의 조성에 의해 얻어지는 융점 온도로부터, 땜납층 배면에 이를 때까지의 조성에 의해 얻어지는 융점 온도까지 넓게 할 수 있다. 땜납층 표면의 융점 온도 이상이면 땜납층 내에 액상을 포함하는 상태가 되므로, 반도체 소자를 접합할 때에, 반도체 소자의 전극과의 상호 확산이 일어나고, 서브 마운트로서 기능하므로 충분한 접합을 형성할 수 있다. 또한, 반도체 소자를 접합할 때 생기는 땜납층의 기어오름의 높이를 작게 할 수 있다.
바람직하게는, 땜납층의 조성비는, 반도체 소자를 접합하는 표면 측의 융점이 그 배면 측의 융점보다 낮아지도록 땜납층의 깊이 방향으로 변화하고 있다. 땜납층의 표면 측의 융점과 배면 측의 융점의 차이는 10℃보다 큰 것이 바람직하다. 땜납층을 구성하는 재료는, Au, Ag, Cu, Zn, In, Bi, Fe, Pb, Ti, Al, Sb, Ni를 적어도 1종류 이상 포함하는 금속 재료와 Sn과의 합금이다. 서브 마운트 기판을 구성하는 재료는, 바람직하게는, 질화 알루미늄, 탄화규소, 실리콘 중 어느 하나이다.
전술한 구성에 의하면, 반도체 소자를 접합할 때 생기는 땜납층의 기어오름의 높이를 작게 할 수 있다.
또한, 상기 제5 목적을 달성하기 위한 본 발명의 서브 마운트의 제조 방법은, 복수개의 구성 원소로 이루어지는 땜납층을 서브 마운트 기판에 피착하고, 땜납층에 반도체 소자를 접합할 때, 땜납층을, 땜납층의 구성 원소마다의 증착에 의해 땜납층의 깊이 방향으로 조성비를 변화하여 성막하는 것을 특징으로 한다.
깊이 방향으로 조성비가 변화하는 땜납층을, 예를 들면, 2원소 동시 증착에 의해 성막함으로써, 깊이 방향으로 조성비가 변화하는 땜납층을 가지는 서브 마운트를 양호한 정밀도로 제조할 수 있다.
제1 발명에 의하면, 땜납층의 젖음성이 향상되고, 플럭스없이 땜납층과 반도체 장치 사이를 견고하게 접합할 수 있다. 따라서, 반도체 장치를 탑재했을 때 열저항이 작은 서브 마운트를 얻을 수 있다. 그러므로, 본 발명의 서브 마운트를 사용한 반도체 장치의 온도 상승이 작아져서, 반도체 장치의 성능이나 수명을 향상시킬 수 있다. 또한, 서브 마운트를 리프트 오프법에 의해 제조할 수 있으므로, 양호한 양산성으로 저비용으로 제조할 수 있다.
제2 발명에 의하면, 땜납층이 융점이 상이한 복수개의 땜납층과 그 땜납 보호층으로 구성되어 있으므로, 융해 개시 온도, 땜납 보호층의 융해 개시 온도, 완전 융해 온도의 모든 온도가 낮아져서, 접합 온도를 저감시킬 수 있다. 즉, 접합하는 온도까지 상승시키기까지 땜납을 2단계 이상으로 나누어 융해시킴으로써, 땜납층 및 그 자체의 융해성을 높이는 것과, 표면의 산화 방지를 위하여 형성한 산화 방지층을 용이하게 융해하는 것을 양립시킬 수 있는 서브 마운트를 제공할 수 있다.
제3 발명에 의하면, 땜납층의 조성을 땜납층의 구성 원소로 정해지는 공정 조성 이외의 조성으로 하고, 땜납층의 융해 개시 온도와 완전 융해 온도와 차이가 있으므로, 땜납층에 의해 접합하는 반도체 소자 사이의 접합 온도 범위를 넓게 할 수 있다. 따라서, 반도체 소자를 탑재했을 때 접합 불균일이 작은 서브 마운트를 얻을 수 있다.
제4 발명에 의하면, 서브 마운트 기판과 전극층의 밀착이나, 서브 마운트 기판 상에 형성되는 각각의 층끼리의 밀착성이 뛰어난 서브 마운트를 제공할 수 있다. 또한, 특히, 귀금속을 많이 사용하지 않아도 밀착성을 향상시킬 수 있으므로, 제조 공정의 단축과 제조 비용의 저감화를 도모할 수 있다. 따라서, 서브 마운트를, 양호한 양산성으로 저비용으로 제조할 수 있다.
제5 발명에 의하면, 땜납층의 깊이 방향으로 조성비를 변화시키고, 땜납층 표면의 융점 온도와 땜납층 배면의 융점 온도에 차이를 둠으로써, 땜납층에 의해 접합하는 반도체 소자 사이의 접합 온도 범위를 넓게 할 수 있다. 따라서, 반도체 소자를 탑재했을 때 접합 불균일이 작고, 또한, 땜납층의 가열 온도를 융해 온도폭 내에서 임의로 설정함으로써, 땜납층의 융해 부분, 즉 액상량을 임의로 조정할 수 있는 효과가 있으므로, 접합하는 반도체 소자에 대한 땜납 기어오름 높이가 작은 서브 마운트를 얻을 수 있다. 따라서, 땜납 기어오름 높이가 커질 때 생기기 쉬운 단락 불량을, 효과적으로 방지할 수 있다.
도 1은 본 발명의 제1 실시예에 따른 서브 마운트의 구조를 모식적으로 나타낸 단면도이다.
도 2는 도 1의 서브 마운트에 반도체 장치를 탑재한 구조를 모식적으로 나타낸 단면도이다
도 3은 실시예 1, 실시예 2, 비교예 1 및 비교예 2의 테이프 박리율을 나타낸 도면이다.
도 4는 실시예 1 및 실시예 2의 테이프 박리 테스트 후의 서브 마운트의 상면으로부터 관찰한 (A) 광학 현미경상과, (B) 그 설명도이다.
도 5는 비교예 1 및 비교예 2의 테이프 박리 테스트로 발광 다이오드가 박리한 서브 마운트의 상면으로부터 관찰한 (A) 광학 현미경상과, (B) 그 설명도이다.
도 6은 본 발명의 제2 실시예에 따른 서브 마운트의 구조를 모식적으로 나타낸 단면도이다.
도 7은 도 6의 서브 마운트에 반도체 소자를 탑재한 구조를 모식적으로 나타낸 단면도이다
도 8은 본 발명의 제3 실시예에 따른 서브 마운트의 구조를 모식적으로 나타낸 단면도이다.
도 9는 도 8의 서브 마운트의 제조 방법에서의 다이싱 공정을 모식적으로 나타낸 부분 단면도이다.
도 10은 도 8의 서브 마운트의 제조 방법에서의 분할 전의 다이싱 공정을 모식적으로 나타낸 부분 단면도이다.
도 11은 실시예 5에서의 DSC 측정의 결과를 나타낸 도면이다.
도 12는 비교예 5에서의 DSC 측정의 결과를 나타낸 도면이다.
도 13은 실시예 5에서, 테이프 박리 테스트 후의 서브 마운트의 상면으로부터 관찰한 (A) 광학 현미경상과, (B) 그 설명도이다.
도 14는 비교예 5에서, 테이프 박리 테스트로 발광 다이오드가 박리한 서브 마운트의 상면으로부터 관찰한 (A) 광학 현미경상과, (B) 그 설명도이다.
도 15는 본 발명의 제4 실시예에 따른 서브 마운트의 구조를 모식적으로 나타낸 단면도이다.
도 16은 제4 실시예의 변형예의 서브 마운트의 구조를 모식적으로 나타낸 단면도이다.
도 17은 제4 실시예의 다른 변형예의 서브 마운트 구조를 모식적으로 나타낸 단면도이다.
도 18은 제4 실시예의 또 다른 변형예의 서브 마운트 구조를 모식적으로 나타낸 단면도이다.
도 19는 도 16의 서브 마운트에 반도체 장치를 탑재한 구조를 모식적으로 나타낸 단면도이다.
도 20은 실시예 6, 실시예 7 및 비교예 6의 땜납층을 형성하기 전의 전극층 표면의 탄소 농도비를 ESCA로 측정한 결과를 나타낸다.
도 21은 실시예 6의 샘플에서 땜납층의 깊이 방향에 대한 탄소 농도 분포를 SIMS로 측정한 결과를 나타낸 도면이다.
도 22는 실시예 6 내지 실시예 8 및 비교예 6의 전극층과 땜납층과의 계면 근방에서의 탄소 농도를 SIMS로 측정한 결과를 나타낸 도면이다.
도 23은 실시예 6 내지 8 및 비교예 6의 테이프 박리율을 나타낸 도면이다.
도 24의 (A), (B)는 각각, 실시예 6으로 제작한 서브 마운트에 대해서, 테이프 박리 테스트를 행한 후의 서브 마운트의 상면으로부터 관찰한 광학 현미경상과, 그 설명도이다.
도 25의 (A), (B)는 각각, 비교예 6으로 제작한 서브 마운트에 대해서, 테이프 박리 테스트를 행한 결과, 땜납층 a가 박리한 서브 마운트의 상면으로부터 관찰한 광학 현미경상과, 그 설명도이다.
도 26은 본 발명의 제5 실시예에 따른 서브 마운트의 구조를 모식적으로 나타낸 단면도이다.
도 27은 도 26의 땜납층의 융점 분포를 모식적으로 나타낸 도면이다.
도 28은 도 26의 땜납층의 조성 분포를 모식적으로 나타낸 도면이다.
도 29는 땜납층의 평형 상태도의 일부를 모식적으로 나타낸 도면이다.
도 30은 도 26의 서브 마운트에 반도체 소자를 탑재한 구조를 모식적으로 나타낸 단면도이다.
도 31은 도 26의 서브 마운트의 제조 방법에서의 다이싱 공정을 모식적으로 나타낸 부분 단면도이다.
도 32는 땜납층의 기어오름 상승 높이 h를 모식적으로 나타낸 단면도이다.
이하, 본 발명의 실시예에 따른 서브 마운트의 구조에 대하여, 도면을 참조하면서 설명한다.
도 1은 본 발명의 서브 마운트의 구조를 모식적으로 나타낸 단면도이다. 도 1에 나타낸 바와 같이, 본 발명의 서브 마운트(1)에서, 서브 마운트 기판(2)의 한쪽 면 및/ 또는 양면은, 서브 마운트 기판(2)의 일부 또는 전부를 덮도록 기판 표면에 형성한 기판 보호층(3)을 통하여 전극층(4)을 형성하고, 상기 전극층(4) 표면에 땜납층(5)를 형성하고 있다. 전극층(4)의 땜납층(5)을 형성하는 부분은, 발광 다이오드 등의 경우에는, 전체면일 수도 있고, 전극 패턴일 수도 있다. 또한, 전극층(4)의 일부에는 금 선을 접속하여, 전기 회로를 형성해도 된다.
서브 마운트 기판(2)으로서는, 열전도율이 높은 질화 알루미늄(AlN), 실리콘카바이드(SiC), 다이아몬드Ⅱa 등을 사용할 수 있다. 또한, 서브 마운트 기판(2)의 측면에도, 상기와 마찬가지의 전극층을 형성하여 서브 마운트 기판(2)의 상면과 하면을 전기적으로 접속해도 된다.
기판 보호층(3)은, 본 발명의 서브 마운트(1)를 제조할 때, 최초에 서브 마운트 기판(2) 전체 면에 피복하는 층이며, 전극층(4) 및 땜납층(5)의 패턴을 형성할 때의 공정에서 에칭(etching) 등에 의해 서브 마운트 기판(2)의 표면 거칠기가 커지는 것을 방지하기 위해 설치하고 있다. 상기 기판 보호층(3)은, 서브 마운트 기판(2)과의 밀착성이 양호하고, 후술하는 전극층(4)과는 상이한 금속이 바람직하며, 티탄(Ti), 백금(Pt), 니켈(Ni), 텅스텐(W), 몰리브덴(Mo), 은(Ag), 동(Cu), 철(Fe), 알루미늄(Al), 금(Au) 중 어느 하나를 사용할 수 있다. 또한, 이들 금속을 2종류 이상 포함해도 된다. 예를 들면, 서브 마운트 기판(2) 상에 Ti와 Pt를 적층하여 형성할 수 있다.
전극층(4)으로서는, 금속이 바람직하고, 특히, 금, 백금, 은, 동, 철, 알루미늄, 티탄, 텅스텐 중 어느 하나를 사용할 수 있다. 또한, 이들 금속을 2종류 이상 포함해도 된다. 예를 들면, 기판 보호층(3) 상에 Ag와 Au를 적층하여 형성해도 된다.
땜납층(5)에 대해서는, 납(Pb)을 사용하지 않는, 즉, Pb 프리 땜납이 바람직하다. 또한, 은, 금, 동, 아연(Zn), 니켈(Ni), 인듐(In), 갈륨(Ga), 비스머스(Bi), 알루미늄, 주석(Sn) 중 2종류 이상의 원소를 포함한 땜납을 바람직하게 사용할 수 있다.
전극층(4)과 땜납층(5) 사이에는, 성막 시의 밀착성을 높이기 위하여 밀착층(도시하지 않음)을 배치하여도 된다. 밀착층으로서는 티탄이 매우 적합하다.
전극층(4)의 표면 거칠기(Ra)는, 땜납층(5a)의 젖음성을 향상시키기 위해 0.1㎛미만이 바람직하고, 특히 0.05㎛미만인 것이 더 바람직하다. 전극층(4)의 표면 거칠기를 0.1㎛이상으로 하면, 땜납층(5a)의 젖음성이 악화되어 접합 불량이 발생하므로 바람직하지 않다.
서브 마운트 기판(2)의 표면 거칠기(Ra)도, 전극층(4)의 표면 거칠기와 마찬가지로, 0.1㎛미만, 특히 0.05㎛미만인 것이 바람직하다. 이것은, 서브 마운트 기판(2)도 전극층(4)의 표면 거칠기와 동일하지 않으면, 전극층(4)의 표면의 젖음성을 향상시킬 수 없기 때문이다.
또한, 서브 마운트 기판(2)에 기판 보호층(3)의 금속층의 패턴을 포토리소그래피 법에 의해 에칭으로 형성하는 경우가 있다. 이 에칭 시에 서브 마운트 기판(2)의 표면 거칠기가 커지면, 그에 따라 기판 보호층(3) 상에 형성하는 전극층(4)의 표면 거칠기도 커지므로 바람직하지 않다. 따라서, 전극층(4)을 배치하고 있지 않은 서브 마운트 기판(2)의 평균 표면 거칠기(Ra), 즉, 서브 마운트 기판(2)이 표면에 노출된 부분의 평균 거칠기(Ra)는, 전극층(4)의 표면 거칠기를 0.1㎛미만으로 하기 위해 마찬가지로 0.1㎛미만이 바람직하고, 보다 바람직하게는 0.05㎛미만으로 한다. 서브 마운트 기판(2)의 표면 거칠기를 0.1㎛이상으로 하면, 전극층(4)의 표면 거칠기가 0.1㎛이상이 되기 쉬우므로 바람직하지 않다.
또한, 전극층(4)을 배치하고 있지 않은, 즉 노출된 서브 마운트 기판(2)의 표면과 전극층(4)의 표면에서의 평균 표면 거칠기(Ra)의 차분의 절대값은, 0.02㎛이하인 것이 바람직하다. 평균 표면 거칠기(Ra)의 차분의 절대값이, 0.02㎛이상의 경우에는, 전극층(4)과 서브 마운트 기판(2)의 밀착성이 저하되므로 바람직하지 않다.
다음에, 본 발명의 서브 마운트에 의한 반도체 장치의 실장에 대하여 설명한다. 도 2는, 본 발명의 서브 마운트에 반도체 장치를 탑재한 구조를 모식적으로 나타낸 단면도이다. 도 2에 나타낸 바와 같이, 본 발명의 서브 마운트(1)에서, 반도체 장치(7)는 땜납층(5a)에 의해 플럭스없이 땜납 접합할 수 있다. 여기서, 반도체 소자는, 레이저 다이오드 또는 발광 다이오드와 같은 발광 소자, 다이오드, 고주파 증폭이나 스위칭에 사용되는 트랜지스터나 사이리스터(thyristor)와 같은 능동 소자, 집적회로 등이 포함된다.
본 발명의 서브 마운트(1)의 특징은, 서브 마운트 기판(2)의 평균 표면 거칠기를 O.1㎛미만, 바람직하게는 0.05㎛미만으로 하여, 그 상면에 형성되는 전극층(4)의 표면 거칠기를 0.1㎛미만으로 한 점에 있다. 그러므로, 땜납층(5a)의 젖는 성질이 향상되고, 반도체 장치(7)와의 접합성이 향상된다. 즉, 반도체 장치(7)의 하부의 땜납층(5a)을 간극이 없는 균일한 층으로 할 수 있고, 또한, 그 두께를 최소한의 땜납층 접합으로 할 수 있다. 이 구성의 서브 마운트(1)에 의하면, 열저항이 작은 접합을 형성할 수 있다. 그러므로, 본 발명의 서브 마운트(1)를 사용한 반도체 장치에서의 열저항이 작아져서, 반도체 장치의 성능이나 수명이 향상된다.
본 발명의 서브 마운트의 제조 방법에 대하여 하기에 설명한다.
서브 마운트 기판(2)을 준비하고, 그 양면을 랩핑 장치에 의해 연삭한다. 또한, 폴리싱 장치 등을 사용하여 마무리 연마를 실시하고, 서브 마운트 기판(2)의 평균 표면 거칠기(Ra)를 0.1㎛미만, 보다 바람직하게는 0.05㎛미만으로 한다.
다음에, 연마된 서브 마운트 기판(2)을 세정하여 표면 청정화를 행하고, 서브 마운트 기판(2)의 표면 전체에 기판 보호층(3a)을 형성한다. 상기 기판 보호층(3a)은, 진공 증착 장치나 스퍼터링 장치를 사용한 증착법에 의해 형성할 수 있다.
이어서, 포토리소그래피 법에 따른 패터닝을 행한다. 구체적으로는, 서브 마운트 기판(2)의 표면 전체를 스피너(spiner)를 사용하여 레지스트를 균일하게 도포한 후, 베이킹 로(爐)에 의해 소정의 베이킹을 행하고, 마스크 얼라이너 장치를 사용하여 감마선 콘택트 노광을 행한다. 노광 후, 테트라 메틸 아민계의 현상액에 의해, 전극층(4a)이 되는 부분의 레지스트를 융해하고, 기판 보호층(3a)을 노출시킨다.
다음에, 진공 증착 장치 등에 의해 전극층(4a)이 될 금속을 증착하고, 아세톤을 사용하여 레지스트 전체를 융해시킴으로써, 전극층(4a) 이외의 금속을 리프트 오프에 의해 제거하고, 소정의 전극층(4a)을 형성한다. 이어서, 상기 전극층(4a)과 마찬가지로 포토리소그래피 법 및 진공 증착 장치를 사용한 리프트 오프를 행하고, 서브 마운트 기판(2)의 표면에 형성된 전극층(4a)의 일부에 땜납층(5a)을 형성한다.
다음에, 서브 마운트 기판(2)의 표면에 노출되어 있는 기판 보호층(3a)을 에칭에 의해 제거하고, 서브 마운트 기판(2)의 표면을 노출한다. 마지막으로, 얻어진 서브 마운트 기판(2)을, 다이싱 장치 등을 사용하여 소정의 서브 마운트(1)의 치수로 분할한다.
본 발명의 서브 마운트(1)의 제조 방법의 특징은, 서브 마운트 기판(2)의 전체 면을 기판 보호층(3)으로 피복하여, 전극층(4) 및 땜납층(5)의 패터닝을 리프트 오프법에 의해 행할 때, 서브 마운트 기판(2)의 표면이 거칠어지는 것을 효과적으로 방지하고 있는 점에 있다. 그러므로, 서브 마운트 기판(2)의 평균 표면 거칠기를 0.1㎛미만, 특히 바람직하게는, 0.05㎛미만으로 함으로써, 그 상면에 형성되는 전극층(4)의 표면 거칠기를 0.1㎛미만, 특히 0.05㎛미만으로 할 수 있고, 땜납층(5)의 젖음성을 향상시킬 수 있다. 본 발명의 서브 마운트(1)의 제조 방법에 의하면, 반도체 장치(7)와의 땜납 접합성이 양호한 서브 마운트를, 양호한 수율로 제조할 수 있다.
[실시예 1]
이하, 실시예에 따라서 본 발명을 보다 상세하게 설명한다.
최초에, 서브 마운트의 제조 방법에 대하여 설명한다.
고열 전도성(230W/mK)을 가지는 길이 55mm, 두께 0.3mm의 소결 질화 알루미늄 기판(2)의 양면을 랩핑 장치에 의해 연삭하고, 폴리싱 장치를 사용하여 마무리 연마를 실시하고, 질화 알루미늄 기판(2)의 평균 거칠기(Ra)를 0.07㎛로 한다.
연마된 질화 알루미늄 기판(2)을 세정하여 표면을 청정화해, 상기 기판(2)의 표면 전체에, 티탄으로 이루어지는 기판 보호층(3a)을 진공 증착 장치에 의해 0.05㎛ 퇴적하였다.
이어서, 포토리소그래피 법에 따른 패터닝을 행하기 위해, 기판 보호층(3a)을 퇴적한 기판 표면 전체를 스피너를 사용하여 레지스트를 균일하게 도포한 후, 베이킹 로에 의해 소정의 베이킹을 행하고, 마스크 얼라이너(mask aligner) 장치를 사용하여 감마선 콘택트 노광을 행한다. 노광용의 마스크는 길이 1mm의 서브 마운트 치수로 2500개를 동시에 패터닝할 수 있도록, 마스크를 설계하였다. 노광 후, 테트라 메틸 아민계액 현상액에 의해, 전극층(4a)을 형성하는 부분의 레지스트를 융해하여 기판 보호층(3a)을 노출시킨다.
다음에, 기판 표면 전체를 진공 증착 장치에 의해 금을 증착하고, 아세톤을 사용하여 레지스트 전체를 융해시킴으로써, 전극층(4a) 이외의 Au를 리프트 오프로 제거하고, 소정의 전극층(4a)을 형성한다. 전극층(4a)의 두께는 0.1㎛이며, 그 사이즈는 양면 모두 길이 800㎛이다.
전극층(4a)의 형성법과 마찬가지로 하여 포토리소그래피 법 및 진공 증착 장치를 사용하고, 질화 알루미늄 기판(2) 표면에 형성한 전극층(4a)의 일부에, 5㎛의 땜납층(5a)를 형성한다. 땜납층(5a)의 성분은 Ag 및 Sn이다. 땜납층(5a)의 사이즈는, 반도체 소자 접합면이 길이 400㎛, 서브 마운트 접합면이 길이 800㎛이다.
땜납층(5a)의 형성 후, 표면에 노출되어 있는 기판 보호층(3a)을, 희불화수소산 용액에 의해 에칭하여 제거하고, 질화 알루미늄 기판(2)의 표면을 노출하였다. 마지막으로, 얻어진 질화 알루미늄 기판(2)을, 다이싱 장치를 사용하여, 서브 마운트(1)의 치수로서 길이 1mm로 절단하고, 실시예 1의 서브 마운트(1)를 제조하였다.
[실시예 2]
질화 알루미늄 기판(2)의 평균 거칠기(Ra)를 0.04㎛으로 한 것 이외는, 실시예 1과 마찬가지로 하여, 실시예 2의 서브 마운트(1)을 제조하였다.
다음에, 비교예에 대하여 설명한다.
(비교예 1)
서브 마운트 기판(2)의 평균 표면 거칠기(Ra)를 0.13㎛으로 한 점 이외는, 실시예 1 및 실시예 2와 동일한 제조 방법으로, 비교예 1의 서브 마운트를 제조하였다.
(비교예 2)
서브 마운트 기판(2)의 평균 표면 거칠기(Ra)를 0.07㎛로 한 후, 전극층(4a)의 증착 조건을 변경하여 일부러 전극층(4a)의 표면을 거칠게 한 것 이외는, 실시예 1 및 실시예 2와 동일한 제조 방법으로, 비교예 2의 서브 마운트를 제조하였다.
전술한 실시예 및 비교예에서 얻은 서브 마운트의 제반 특성에 대하여 설명한다.
실시예 및 비교예에서 제조한 서브 마운트(1)의 서브 마운트 기판(2)의 표면과 전극층(4a)의 표면의 거칠기(Ra)를, 촉침식 거칠기 측정계에 의해 측정하였다. 표 1은 실시예 및 비교예의 제반 특성을 나타낸 표이다. 표 1로부터 명백한 바와 같이, 서브 마운트 기판(2)의 평균 표면 거칠기(Ra)는, 실시예 1 및 실시예 2에서, 각각 0.07㎛, 0.04㎛이며, 전극층(4a)의 표면 거칠기는, 각각 0.06㎛, 0.03㎛였다. 이에 비해, 비교예 1 및 비교예 2의 서브 마운트 기판(2)의 평균 표면 거칠기는, 각각 0.13㎛, 0.07㎛이며, 전극층(4a)의 표면 거칠기는, 각각 0.12㎛, 0.18㎛였다. 실시예에서는 서브 마운트 기판(2)의 평균 표면 거칠기(Ra)가 0.07㎛이하이며, 비교예의 경우 0.1㎛전후인 것을 알 수 있다. 마찬가지로, 실시예에서는 전극층(4a)의 평균 표면 거칠기(Ra)가 0.06㎛이하이며, 비교예의 경우 0.1㎛보다 큰 것을 알 수 있다.
기판표면
거칠기(Ra)
(㎛)		 전극표면
거칠기(Ra)
(㎛)		 젖음 확대성 박리 상태
실시예 1 0.07 0.06 1.10 박리 없음
실시예 2 0.04 0.03 1.15 박리 없음
비교예 1 0.13 0.12 1.05 전극층과 땜납층 사이에서 박리
비교예 2 0.07 0.18 1.01 전극층과 땜납층 사이에서 박리
다음에, 땜납 접합 시의 젖음 확대성의 평가를 행하였다. 상기 젖음 확대성은, 땜납층(5a)의 융해 전후에서, 땜납층(5a) 상면으로부터 볼 때의 땜납층(5a)의 면적의 변화(전후에서의 면적 비)에 의해 평가하는 특성이다. 젖음성이 양호할수록, 땜납 융해 후의 면적은 커지고, 젖음 확대성은 양호하게 된다. 구체적으로는, 젖음성의 평가는, 온도 조절이 정확한 할로겐 램프 가열 장치로 서브 마운트(1)의 저면을 가열하고, 땜납층(5a)을 융해시킴으로써 그 확대성을 평가하였다.
표 1로부터 명백한 바와 같이, 실시예 1 및 실시예 2의 젖음 확대성은, 1.10 및 1.15로서 1.10 이상의 특성을 나타낸 것에 비해, 비교예 1 및 비교예 2의 경우 1.05 및 1.01이 되었다. 따라서, 실시예의 땜납층(5a)의 젖음 확대성이, 비교예보다 큰 것을 알았다. 실시예의 경우에는, 전극층(4a)의 표면 거칠기가 작음에 의해, 젖음 확대성이 1.1이상으로 커지는 결과를 얻었다.
다음에, 상기 실시예 1, 실시예 2, 비교예 1 및 비교예 2의 서브 마운트의 반도체 장치와의 땜납 접합성에 대하여 설명한다.
땜납 접합 강도와 땜납의 젖음 확대성의 관계를 분명히 하기 위하여, 가열 장치에 의해, 서브 마운트(1)의 땜납층(5a)을 융해시킨 후에, 반도체 소자(7)를 상부로부터 배치하고, 접합시킨 후에 냉각한 샘플을 제작하고, 평가용 테이프에 의한 테이프 박리 테스트와 박리 상태의 관찰을 행하였다. 여기서, 반도체 소자(7)로서는 발광 다이오드를 사용하고, 샘플수는 실시예 및 비교예 모두 각각 100개로 하였다.
도 3은, 실시예 1, 실시예 2, 비교예 1 및 비교예 2의 테이프 박리율을 나타낸 도면이다. 도면에서 세로축은 테이프 박리율(%)이다. 도면으로부터 명백한 바와 같이, 실시예 1 및 실시예 2에서는 모두, 테이프를 박리하여도 발광 다이오드(7)의 박리는 발생하지 않았다. 그러나, 비교예 1 및 비교예 2의 테이프 박리율은, 각각 8%, 23%가 되고, 발광 다이오드(7)가 쉽게 박리하는 것이 판명되었다. 비교예의 테이프 박리 부분은 어느 쪽도, 땜납층(5a)와 전극층(4a) 사이이며, 비교예의 경우에는 땜납층(5a) 및 전극층(4a) 사이의 접합력이 저하되어 있는 것을 알았다.
도 4는, 실시예 1 및 실시예 2의 테이프 박리 테스트 후의 서브 마운트(1)의 상면으로부터 관찰한 (A) 광학 현미경상과, (B) 그 설명도이다. 배율은 181배이다. 도 4로부터 명백한 바와 같이, 금으로 이루어지는 전극층(4a) 상에 형성한 땜납층(5a)에 발광 다이오드(7)가 접합되어 있고, 박리가 생기지 않은 것을 알 수 있다.
도 5의 (A) 및 (B)는 각각 비교예 1 및 비교예 2의 테이프 박리 테스트로 발광 다이오드(7)가 박리한 서브 마운트(1)의 상면으로부터 관찰한 광학 현미경상과 그 설명도이다. 배율은 181배이다. 도 5로부터, 금으로 이루어지는 전극층(4a) 상에 형성한 땜납층(5a)이 벗겨진 영역(5c)과, 벗겨진 땜납층(5d)이 관찰되고, 전극층(4a)과 땜납층(5a) 사이에서 박리가 생기고, 그 결과, 발광 다이오드(7)가 박리된 것을 알 수 있다.
상기 실시예 1, 실시예 2, 비교예 1 및 비교예 2에 의하면, 반도체 장치(7)를 탑재하는 서브 마운트(1)에서, 서브 마운트(2) 및 전극층(4a)의 표면 거칠기를 조정함으로써, 반도체 장치(7)와의 접합에서, 땜납층(5a)이 높은 젖음성을 실현하고, 플럭스를 사용하지 않고 반도체 장치(7)와 땜납층(5a)을 견고하게 접합할 수 있다.
다음에, 본 발명의 제2 실시예를 설명한다.
도 6은, 제2 실시예에 따른 서브 마운트의 구조를 모식적으로 나타낸 단면도이다. 도 6에 나타낸 서브 마운트(10)에서, 서브 마운트 기판(12)의 양면 내지는 한쪽 면에는, 서브 마운트 기판(12)의 일부 또는 전부를 덮도록 땜납층(13)이 형성되어 있다. 땜납층(13)은, 땜납층(13A)과 땜납층(13B)으로 나누어지고, 각각 조성이 상이하다. 땜납층(13A) 및 땜납층(13B)은 조성이 상이하므로, 그 융점도 상이하게 되어 있다. 땜납층(13)의 최표면에는 땜납 보호층(14)이 형성되어 있다. 도시의 경우에는, 융점이 상이한 2종류의 땜납층(13A, 13B)을 나타냈으나, 땜납층은, 융점이 상이하면 2종류 이상의 복수개의 땜납층으로 구성되어도 된다.
땜납층(13)의 하부에는, 서브 마운트 기판(12)과의 밀착성이 높은 전극층(15)을 형성해도 된다. 전극층(15)과 땜납층(13A) 사이에는, 성막 시의 밀착성을 더 높이기 위하여 도시하지 않은 밀착층을 배치하여도 된다. 밀착층으로서는 Ti(티탄)이나 Pt(백금) 등을 사용할 수 있다. 서브 마운트 기판(12)의 측면에도 마찬가지의 전극층을 형성하여 서브 마운트 기판(12)의 양면을 전기적으로 접속해도 된다. 전극층(15)의 일부에는 금 선을 접속하고, 전기 회로를 형성해도 된다.
땜납층(13)의 각각의 층(13A, 13B)은, Pb를 함유하지 않은, 이른바 Pb 프리 땜납이 바람직하고, 또한 Ag, Au, Cu, Zn, Ni, In, Ga, Bi, Al, Sn 중 2종류 이상의 원소를 포함한 땜납인 것이 바람직하다.
여기서, 땜납층(13A 및 13B)은, 조성을 바꾸어 융점이 상이하도록 하지만, 땜납층의 성분으로서는, 'Au 및 Sn'이나 'Ag 및 Sn'을 포함하는 땜납이나, Ag와 Au와 Sn을 포함하는 땜납을 사용할 수 있다. 또한, 땜납층(13)이 2층으로 이루어지고, 2층 중 한쪽이, Au의 원소 조성이 50% 이상의 땜납층으로 이루어지고, 2층 중 다른 쪽이 Au의 원소 조성이 50% 미만의 땜납층으로 구성되어도 된다. 마찬가지로, 2층 중 한쪽이, Ag 및 Au의 원소 조성이 50% 이상의 땜납층으로 이루어지고, 2층 중 다른 쪽이 Ag 또는 Au의 원소 조성이 50% 미만의 땜납층으로 구성되어도 된다.
전극층(15)에 대해서는 금속이 바람직하며, Au, Pt, Ag, Cu, Fe, A1, Ti, W 중 하나가 바람직하다. 땜납 보호층(14)으로서는, Au, Pt, Ag와 같은 귀금속이 바람직하고, 특히 Au가 바람직하다.
다음에, 제2 실시예의 서브 마운트에 의한 반도체 소자의 실장에 대하여 설명한다.
도 7은 도 6의 서브 마운트에 반도체 소자를 탑재한 구조를 모식적으로 나타낸 단면도이다. 도 7의 서브 마운트(10)에서, 반도체 소자(7)는 땜납층(13)에 의해 땜납 접합된다. 반도체 소자(7)는, 레이저 다이오드 또는 발광 다이오드와 같은 발광 소자, 다이오드, 고주파 증폭이나 스위칭에 사용되는 트랜지스터나 사이리스터와 같은 능동 소자, 집적회로 등이 포함된다.
제2 실시예의 서브 마운트(10)의 특징은, 땜납층(13)을 융점이 상이한 2종류 이상의 땜납층과, 상기 땜납층(13)의 최상층에 설치하는 땜납 보호층(14)을 포함하는 점에 있다. 지금, 땜납층(13)이 융점을 달리하는 2층(13A, 13B)으로 이루어지고, 전극층(5) 측의 땜납층(13A)의 융점이 그 위에 형성되는 땜납층(3B)보다 높고, 땜납 보호층(4)의 융점이 땜납층(13A, 13B)의 어느 쪽보다 높은 것으로 한다. 그리고, 땜납 보호층(4)이 땜납층(13A, 13B)에 융해되는 금속인 것으로 한다.
이 경우, 반도체 소자(7)와 땜납층(13)의 접합을 행하기 위해 가열하면, 최초에 가장 융이의 낮은 땜납층(13B)이 융해하고, 다음에, 땜납층(13A)이 융해한다. 가장 융점이 낮은 땜납층(13B)이 융해 개시 온도에 이르러 융해하기 시작하면, 땜납층(13B)의 상측의 땜납 보호층(14)이, 땜납층(13B)의 액상으로의 상호 확산이 생기고 융해하기 시작한다. 마찬가지로, 가장 융점이 낮은 땜납층(13B)이 융해하기 시작하면, 그 액상에 융점이 높은 땜납층(13A)의 상호 확산이 생기고 융해하기 시작한다. 땜납층(13A, 13B) 및 땜납 보호층(4)이 융해하는 온도를 완전 융해 온도라 하면, 가열에 의해 완전 융해 온도에 이른 시점에서 융해가 완료하고, 실온까지 냉각함으로써, 반도체 소자(7)와 땜납층(13)이 견고하게 접착한다.
제2 실시예의 서브 마운트(10)는, 땜납층(13)의 융점이 상이한 다층 구조이며, 땜납층(13)의 최상층이 땜납 보호층(14)으로 피복되어 있으므로, 반도체 소자(7)와 접합하는 경우에, 융해 개시 온도, 땜납 보호층(14)의 융해 개시 온도, 완전 융해 온도의 모든 온도가 낮아지고, 그 결과, 접합 온도를 저감할 수 있다. 즉, 접합 온도까지 상승시키는 동안, 땜납층(13)을 2단계 이상으로 나누어 융해시킴으로써, 땜납층(13) 자체의 융해성을 높일 수 있고, 표면의 산화 방지를 위해서 설치하는 땜납 보호층(14)를 용이하게 융해시킬 수 있다. 본 실시예에 따르면, 반도체 소자(7)를 동작시킬 경우, 저온으로 충분한 접합 강도를 가지는 서브 마운트(10)를 제공할 수 있다. 따라서, 열응력이 작은 접합을 형성할 수 있다. 즉, 접합 냉각시에 발생하는 잔류열 왜곡을 저감할 수 있다. 그러므로, 서브 마운트(10)를 사용한 반도체 장치에서의 열응력이 작아지고, 반도체 장치의 성능이나 수명을 향상시킬 수 있다.
[실시예 3]
이하, 실시예 3 및 실시예 4에 기초하여 본 발명을 보다 상세하게 설명한다. 최초에, 실시예 3의 서브 마운트의 제조 방법에 대하여 설명한다.
고열 전도성(230W/mK)의 질화 알루미늄 소결 기판(길이 55mm, 두께 0.3mm)의 양면을, 랩핑 장치에 의해 연삭하였다. 또한, 마무리 연마는 폴리싱 장치를 사용하여 실시하였다. 연마된 질화 알루미늄 소결 기판(12)을 세정하여 표면 청정화하고, 포토리소그래피 법에 따르는 패터닝을 행하기 위해, 서브 마운트 기판(12)의 표면 전체를 스피너를 사용하여 레지스트를 균일하게 도포한 후, 베이킹로에 의해 소정의 베이킹을 행하고, 마스크 얼라이너 장치를 사용하여 감마선 콘택트 노광을 행하였다. 노광용의 마스크는 길이 1mm의 서브 마운트 치수로 2500개를 동시에 패터닝할 수 있도록, 마스크를 설계하였다. 노광 후, 현상액에 의해 전극층이 되는 부분의 레지스트를 융해하고, 서브 마운트 기판(12)을 노출시켰다.
진공 증착 장치에 의해 Ti 0.05㎛를 증착하고, 계속하여 Au 0.1㎛를 증착하였다. 아세톤을 사용하여 레지스트 전체를 융해시킴으로써, 전극층(15) 이외의 Au 및 Ti를 리프트 오프 제거하고, 소정의 패턴을 가지는 전극층(15)을 형성하였다. 전극층(15)의 사이즈는 양면 모두 길이 800㎛이다.
다음에, 포토리소그래피 법 및 2개의 전자 총을 구비한 진공 증착 장치를 사용하여, 서브 마운트(12)의 표면 측의 전극층(15)의 일부에 땜납층(13) 및 땜납 보호층(14)을 성막하고, 패턴을 형성하였다. 땜납층(13)의 성분은 Au 및 Sn이며, 2개의 전자 총에 의해 Au 및 Sn를 동시에 증착하고, 소정의 두께와 소정의 조성을 가지는 땜납층(13A)을 성막하였다. 이 후, 증착 조건을 바꾸어 땜납층의 조성을 변경하고, 소정의 두께의 땜납층(13B)를 형성하였다. 땜납 보호층(14)으로서는, Au를 사용하였다. 땜납층(13)의 치수는, 반도체 소자(7)를 접합하는 면은 길이 400㎛로 하고, 서브 마운트 기판(12)의 배면 접합면을 길이 800㎛로 하고, 마지막으로, 서브 마운트 기판(12)을 소정의 서브 마운트 치수로 분할하기 위해, 다이싱 장치를 사용하여 길이 1mm로 절단하였다.
표 2에 나타낸 바와 같이, 실시예 3의 땜납층(13A)의 원소 조성비는, Au: Sn = 18.6: 81.4이며, 그 두께는 3.5㎛이다. 땜납층(13B)의 조성은 Sn 100%이며, 그 두께는 0.5㎛이다. 땜납 보호층(14)의 Au층의 두께는 0.05㎛이다. 이들 땜납층(13A, 13B) 및 땜납 보호층(14)의 전체의 원소 조성은, Au: Sn = 18.0: 82.0이며, 두께의 합계는 4.05㎛이다.



실시예3		 땜납층(3A) 땜납층(3A) 땜납보호층(4) 땜납 전체
조성(at%) 두께 조성 두께 조성 두께 조성 두계
Au Sn (㎛) Au Sn (㎛) Au (㎛) Au Sn (㎛)
18.6 81.4 3.5 0 100 0.5 100 0.05 18 82 4.05
실시예4 6.3 93.7 3.5 70 30 0.5 100 0.05 18 82 4.05
비교예3 16.5 83.5 4 100 0.05 18 82 4.05
비교예4 0 100 3.56 100 0 0.49 18 82 4.05
[실시예 4]
땜납층의 조성이 상이한 점 이외는, 실시예 3과 동일한 방법으로 실시예 4의 서브 마운트(1)를 제조하였다. 실시예 4의 땜납층(3A 및 3B)의 원소 조성비는 각각, Au: Sn = 6.3: 93.7, Au: Sn = 70.0: 30.0으로 하였다. 땜납층(13A 및 13B) 및 땜납 보호층(4)의 전체의 원소 조성은, 실시예 3과 동일하게 Au: Sn = 18.0: 82.0이며, 두께의 합계는 4.05㎛이다(표 2 참조). 이와 같이, 실시예 3 및 실시예 4 모두 땜납층(13A 및 13B)의 원소 조성으로서 각각 Au를 50% 이상 포함하는 땜납층과 50% 미만의 땜납층으로 하였다.
다음에, 비교예 3 및 비교예 4에 대하여 설명한다.
(비교예 3)
땜납층(13)을 한층으로 하고, 땜납층(13)의 원소 조성이 Au: Sn = 16.5: 83.5가 되도록 조정한 점 이외는, 실시예 3과 동일한 공정으로 서브 마운트를 제조하였다. 비교예 3의 땜납층(13A) 및 땜납 보호층(14)의 전체의 원소 조성은, 실시예 3과 동일하게 Au: Sn = 18.0: 82.0이며, 두께의 합계는 4.05㎛이다.
(비교예 4)
비교예 4로서, 종래와 마찬가지의 구조를 가지는 서브 마운트를 제조하였다. 땜납 보호층(14)을 사용하지 않고 , 땜납층(13)이 되는 층을, 3.56㎛의 Sn과 0.49㎛의 Au로 이루어지는 2층 구조로 한 점 이외는, 실시예 3과 동일한 공정으로 서브 마운트를 제조하였다. 비교예 4의 땜납층(13) 전체의 원소 조성은, 실시예 3과 동일하게 Au: Sn = 18.0: 82.0이며, 두께의 합계는 405㎛이다. 그리고, 상기 실시예 3, 실시예 4, 비교예 3 및 비교예 4에 나타낸 바와 같이, 어느 쪽의 경우도 땜납 보호층(14) 및 땜납층(13) 또는 땜납층의 전체의 조성 및 두께는 동일하게 하였다.
실시예 3 및 실시예 4와, 비교예 3 및 비교예 4에서 제조한 서브 마운트의 제반 특성에 대하여 설명한다.
상기 서브 마운트(10)에 형성한 땜납층(13)의 융해 상태 및 서브 마운트(10)에 반도체 소자(7)를 접합했을 때의 접합 강도의 평가를 행하였다. 땜납층(13)의 융해 상태에 대해서는, 온도 조절이 정확한 할로겐 램프 가열 장치를 사용하여서브 마운트(10)의 저면을 가열하고, 땜납층(3)을 융해시켜서, 땜납층(13)의 융해 거동에 대하여 육안으로 관찰 확인하였다. 또한, 융해 온도를 확인하기 위해, 시차열 분석 장치(DSC: Differential Scanning Calorimetry)를 사용하여 융해 상황을 측정하였다.
표 3은, 실시예 3 및 실시예 4와, 비교예 3 및 비교예 4의 융해 상태를 나타낸 표이며, 각각의 땜납층의 재료 자체의 융해 온도와, 땜납층의 융해 순서, DSC 측정에 의한 융해 온도를 나타내고 있다.


 각 층 융해온도 융해 순서 융점 온도
(℃) (실제 상태 관찰) (DSC, ℃)
땜납층
(3A)		 땜납층
(3B)		 첫번째 두번째 융점개시 보호층
융해		 완전융해
실시예3 280 232 땜납층(3B) 땜납층(3A) 242 260 280
실시예4 220 280 땜납층(3A) 땜납층(3B) 230 270 280
비교예3 275 - 땜납층(3A) - 275 277 285
비교예4 232 1063 땜납층(3A) 땜납층(3B) 242 280 315
실시예 3에서는, 육안 관찰에 의하면, 땜납층(13B)이 융해하고, 다음에 땜납층(13A)이 융해하였다. DSC 측정에 의하면, 땜납층(13B)이 242℃로 융해를 개시하고, 계속되어, 260℃ 부근에서 땜납 보호층(14)은 땜납층(13B)에 녹아들어가고, 모든 땜납층(13)이 융해를 개시한 온도가 270℃이며, 모든 땜납층(13)이 융해한 것은 280℃이다.
실시예 4에서는, 육안 관찰에 의하면, 땜납층(13A)이 최초에 융해하고, 다음에 땜납층(13B)이 융해하였다. DSC 측정에 의하면, 땜납층(13A)이 230℃로부터 융해를 개시하고, 계속되어, 270℃ 부근으로부터 땜납 보호층(14)을 포함하여 모든 땜납층(13)이 융해를 개시하고, 모든 땜납층(3)이 융해된 것은 280℃이다.
비교예 3에서는, DSC 측정에 의하면, 땜납층(13) 자체의 융해는 275℃ 부근에서 시작되고, 땜납 보호층(14)이 융해를 개시하는 것은 277t℃ 부근으로부터이며, 완전히 융해하는 것은 285℃로서 실시예 3 및 실시예 4의 경우보다 높았다.
비교예 4에서는, 육안 관찰에 의하면, Sn 단층으로 이루어지는 땜납층(13A)이 최초로 융해하였다. DSC 측정에 의하면, Sn 단층인 땜납층(13A)이 242℃에서 융해를 개시하지만, Au 단층인 땜납층(13)이 융해를 개시하는 것은 280℃로부터이며, 완전히 땜납이 융해한 것은 315℃이며, 실시예 3 및 실시예 4의 경우보다 높았다. 또한, 비교예 4의 DSC 측정에 의하면, 약 280℃ 부근에 발열 피크가 존재하고, 융해 현상과는 상이한 현상이 생기는 것을 알았다.
다음에, 실시예 3, 실시예 4, 비교예 3 및 비교예 4의 접합 강도 평가에 대하여 설명한다.
땜납 접합 강도를 조사하기 위해, 가열 장치에 의해 서브 마운트(10)의 땜납층(13)을 융해시킨 후에, 반도체 소자(7)를 상부로부터 접합하고, 접합 후에 냉각하고 샘플을 제작하였다. 그 후, 평가용 테이프에 의한 테이프 박리 테스트와, 박리 상태의 관찰을 행하였다. 테이프 박리 테스트는, 일반적으로 금속의 밀착 강도 측정에 사용되는 방법과 동일한 방법이며, 사용하는 테이프는, 일정한 점착력을 가지는 것을 사용한다. 접합한 반도체 소자(7)의 전극 중, 테이프 박리 테스트에 의해 박리가 일어난 것을 접합 불량으로 하고, 불량 개수의 비율을 계산하여 접합 상태로 하였다. 반도체 소자(7)로서는 발광 다이오드를 사용하고, 샘플 개수는, 실시예 3, 실시예 4, 비교예 3 비교예 4 모두 각각 100개로 하였다.
표 4는, 실시예 3, 실시예 4, 비교예 3 및 비교예 4의 발광 다이오드(7)를 접합했을 때의 테이프 박리율을 나타낸 표이다. 실시예 3, 실시예 4, 비교예 3 및 비교예 4 각각에 대하여 접합 온도를 270에서 300℃까지 변화시켜서 반도체 소자(7)를 접합하고, 테이프 테스트를 실시하였다.


 테이프 박리 평가(박리율, %)
접합 온도(℃)
270 275 280 285 290 295
실시예3 8 5 3 0 0 0
실시예4 15 7 3 0 0 0
비교예3 60 20 15 4 0 0
비교예4 80 82 70 32 15 7
실시예 3에서, 270℃, 275℃ 및 280℃의 테이프 박리율은, 각각 8%, 5% 및 3%이며, 285℃ 이상의 접합 온도에서는 반도체 소자(7)의 박리는 생기지 않았다.
실시예 4에서는, 270℃, 275℃ 및 280℃의 테이프 박리율은, 각각 15%, 7% 및 3%이며, 285℃ 이상의 접합 온도에서는, 반도체 소자(7)의 박리는 생기지 않았다.
비교예 3에서는, 270℃, 275℃, 280℃ 및 285℃의 테이프 박리율은, 각각 60%, 20%, 15% 및 4%이며, 290℃ 이상의 접합 온도에서는, 반도체 소자(7)의 박리는 생기지 않았다.
한편, 비교예 4에서는, 270℃에서 300t℃까지의 테이프 박리율은, 80%에서 5%까지 되고, 300℃에서의 접합에서도 반도체 소자(7)의 박리가 생기지 않았다.
상기 실시예 3, 실시예 4, 비교예 3 및 비교예 4에 의하면, 융점이 상이한 2개층으로 이루어지는 땜납층(3)과 땜납 보호층(4)을 구비한 서브 마운트(10)에서는, 땜납층(13)의 융해 개시 온도를 상대적으로 저온인 230℃ 내지 240t℃정도의 저온으로 하고, 2개층으로 이루어지는 땜납층의 융해를 단계적으로 진행시킬 수 있다. 그러므로, 땜납 보호층(14)을 포함하는 완전 융해 온도를 280℃로 할 수 있고, 반도체 소자(7)와 땜납층(13)을 견고하게 접합할 수 있다.
다음에 본 발명의 제3 실시예에 따른 서브 마운트의 구조에 대하여 설명한다.
도 8은 제3 실시예에 따른 서브 마운트의 구조를 모식적으로 나타낸 단면도이다. 이 실시예의 서브 마운트(20)는, 서브 마운트 기판(22)과, 서브 마운트 기판(22)의 상면에 서브 마운트 기판(22)의 일부 또는 전부를 덮도록 한 전극층(23)과, 상기 전극층(23)의 표면에 땜납층(24)이 형성되어 있다. 서브 마운트(20)의 소자를 탑재하는 상면과 반대의 면에는, 금속 방열체를 피착하는 서브 마운트 기판(22)의 배면의 일부 또는 전부를 덮도록, 전극층(25) 및 땜납층(26)이 형성되어 있다. 여기서, 서브 마운트 기판(22)의 상면에서, 전극층(23)의 땜납층(24)을 형성하는 부분은, 소자가 발광 다이오드 등의 경우에는 전체 면일 수도 있고, 전극 패턴일 수도 있다. 또한, 전극층(23)의 일부에는, 외부 단자와의 접속을 위해 금 선이나 알루미늄 선을 접속하고, 전기 회로를 형성해도 된다. 전극층(23) 및 전극층(25)은 동일한 재료이며, 또한, 땜납층(24) 및 땜납층(26)도 동일한 재료로 할 수 있다. 땜납층(24)의 구성 원소는, Au, Ag, Cu, Z n, In, Ga, Bi, Fe, Pb, Ti, Al, Sb, Ni 중 적어도 1종류 이상 포함하는 금속 재료와, Sn과의 합금이 되지만, 특히, Pb 프리 땜납인 것이 바람직하다.
땜납층(24)의 구성 원소의 조성은, 각각의 구성 원소의 공정 조성으로부터 벗어난 조성인 것이 바람직하다. 그리고, 땜납층(24)이 융해하기 시작하는 고상 선온도로부터 완전하게 융해하여 액상이 되는 액상 선온도까지의 융해 온도폭, 즉, 온도차가 있도록 한다. 상기 융해 온도폭은, 10℃ 이상이 되도록 땜납층(24)의 조성을 조정하는 것이 바람직하다. 상기 융해 온도폭은, 반도체 장치를 접합할 때의 가열 리플로우에서의 온도 상승 속도와 온도상승 시간도 고려하여 최적이 되도록 적절하게 설정하면 된다.
땜납층(24)의 용융 상태를 시차 열법으로 평가한 경우의 특성에 대하여 설명한다.
이 경우, 땜납층(24)의 가열시에, 최초의 흡수 시차열 온도의 피크로, 땜납 접합에 충분한 액상을 얻을 수 있다. 또한 가열하면 고온 측에서 흡수 시차열 온도의 피크를 나타낸 온도에서, 더욱 충분한 액상을 얻을 수 있다. 땜납층(24)을 가열할 때의 시차열 거동에서, 최초에 시차열 변동을 나타낸 온도와 완전 융해를 나타낸 시차열 변동 종료를 나타낸 온도와의 차이를 10℃ 보다 크게 하는 것이 바람직하다. 상기 온도차가 10℃ 이하이면, 땜납층(24)의 융해 온도폭을 충분히 넓게할 수 없기 때문에 바람직하지 않다. 상기 땜납층을 가열할 때의 시차열 거동에서, 최초에 시차열 변동을 나타낸 온도와 완전 융해를 나타낸 시차열 변동 종료를 나타낸 온도 사이에는, 시차열 피크점을 2점 이상 가지고 있어도 된다.
전극층(23)의 구성 원소는 금속이 바람직하며, Au, Pt, Ag, Cu, Fe, Al, Ti, W , Ni 중 적어도 하나를 포함하는 것이 바람직하다. 서브 마운트 기판(22)은, AlN, SiC 및 Si 중 어느 하나를 사용할 수 있다. 또한, 서브 마운트 기판(22)의 측면에도, 상기와 마찬가지의 전극층(23)을 형성하여 서브 마운트 기판(22)의 상면과 하면을 전기적으로 접속해도 된다.
다음에, 상기 제3 실시예에 따른 서브 마운트에 의한 반도체 소자의 실장에 대하여 도 9의 단면도를 사용하여 설명한다. 도 9에 나타낸 바와 같이 본 발명의 서브 마운트(20)에서, 반도체 소자(7)는 땜납층(24)에 의해 땜납 접합된다. 반도체 소자는, 레이저 다이오드 또는 발광 다이오드와 같은 발광 소자, 다이오드, 고주파 증폭이나 스위칭에 사용되는 트랜지스터나 사이리스터와 같은 능동 소자, 집적회로 등이 포함된다.
상기 서브 마운트(20)의 특징은, 발광 소자 등의 반도체 소자(7)를 접합하는 서브 마운트(1)에서, 땜납층(24)을 구성하는 각각의 구성 원소에서의 공정 조성으로부터 벗어난 조성으로 합금화한 상태에서 형성함으로써, 땜납층(24)의 융해 온도폭을 넓게 한 점에 있다. 이와 같이 땜납층(24)의 조성을 공정 조성으로부터 벗어난 조성으로 함으로써, 땜납층(24)의 용융 온도폭을, 공정 조성에서는 공정점온도 1점에 한정되는데 비해, 고상 선온도로 나타내는 용융 개시 온도로부터, 액상 선온도로 나타내는 용융 종료 온도까지 넓게 할 수 있다. 그러므로, 용융 개시 온도 이상이면, 땜납층(24) 중에는 액상을 포함하는 상태가 되기 때문에, 반도체 소자(7)를 접합했을 때는, 반도체 소자(7)의 전극과의 상호 확산이 일어나서, 용이하게 접합할 수 있는 것으로 추정된다.
상기 제3 실시예의 서브 마운트의 제조 방법에 대하여 하기에 설명한다.
최초에, 서브 마운트 기판(22)을 준비하고, 그 양면을 랩핑 장치에 의해 연삭하고, 폴리싱 장치 등을 사용하여, 마무리 연마를 실시한다. 연마된 서브 마운트 기판(22)을 세정하여, 표면 청정화를 행하고, 서브 마운트 기판(2)의 소자 탑재 측의 면에 전극층(23)을 소정의 회로 패턴으로 형성하기 위해, 패터닝 공정을 행한다. 패터닝 공정은 포토리소그래피 법을 사용하고, 전극층(23)의 막이 형성될 영역 이외의 서브 마운트기판(22)의 표면에 레지스트 막을 형성한다.
다음에, 전극층(23)이 되는 금속층을 진공 증착법 등에 의해 성막한다. 진공 증착으로서는, 전자 빔 증착법, 저항 가열법, 스퍼터링 법 등의 방법을 사용할 수 있다. 이어서, 리프트 오프 공정에 의해 서브 마운트 기판(22)의 상면에 전극층(23)을 형성한다. 구체적으로는, 레지스트 박리액에 의해 상기 패터닝 공정에서 형성된 레지스트 막을, 레지스트 막 상에 증착한 금속층과 함께, 레지스트 막의 팽윤을 이용하여 제거한다. 이에 따라, 서브 마운트 기판(22) 상에 소정의 패턴을 가지는 전극층(23)을 형성할 수 있다. 레지스트 박리액으로서는, 아세톤, 이소프로필 알코올이나 그 외의 레지스트 박리액을 사용할 수 있다. 전극층(23)의 표면을 청정화하고, 소정의 패턴의 땜납층(24)를 형성하기 위한 패터닝 공정을 행한다. 패터닝에는, 포토리소그래피 법을 사용할 수 있다. 여기서, 전극층(23)의 청정화에는, 웨트 세정이나, 플라즈마 또는 UV 조사 중의 오존 분해와 같은 드라이 세정을 사용할 수 있다.
다음에, 땜납층(24)을 성막한다. 땜납층(24)의 성막에는, 원료가 되는 합금 땜납을 구성하는 원소마다 독립된 증착원으로부터 증착시키는 방법이 매우 적합하다. 예를 들면, 땜납층(24)이 Au와 Sn과 같은 2원속 합금으로 이루어지는 경우에는, 2개의 증착원을 사용한 전자 빔 증착법에 의해 형성할 수 있다. 원료의 성막에는, 저항 가열 증착법을 사용해도 된다. 또한, 진공 증착법 이외에, 스퍼터링 법이나 도금법 등을 사용해도 된다. 여기서, 땜납층(24)의 조성은, 각각의 원료의 증발 속도와 막 생성 속도로부터, 소정의 막 조성이 되도록 설계하고, 각각의 증발 속도를 제어함으로써, 땜납층(24)의 깊이 방향의 조성이 균일하게 되도록 증착하면 된다. 또한, 땜납층(24)의 면 내의 조성은, 증착 장치 중의 기판 유지 돔의 형상이나 원료의 증발 기구를 적정화함으로써 균일하게 하는 것이 바람직하다.
땜납층(24)의 리프트 오프 공정을 행하고, 전극층(23) 상에 땜납층(24)의 패턴 형성을 행한다. 구체적으로는, 상기 패터닝 공정에서 형성된 레지스트 막과, 상기 레지스트 막 상에 증착한 땜납층(24)을 함께, 레지스트 박리액에 의해 레지스트 막의 팽윤을 이용하여 제거한다. 이에 따라, 전극층(23) 상에 소정의 패턴을 가지는 땜납층(24)을 형성할 수 있다. 레지스트 박리액으로서는, 아세톤, 이소프로필 알코올이나 그 외의 레지스트 박리액을 사용할 수 있다.
서브 마운트 기판(22)의 배면 측에도, 전극층(25) 및 땜납층(26)을 형성하고, 마지막으로, 서브 마운트 기판(22)을 소정의 치수로 분할한다. 도 10은, 본 발명의 서브 마운트의 제조 방법에서의 분할 전의 다이싱 공정을 모식적으로 나타낸 부분 단면도이다. 도 10에 나타낸 바와 같이, 상기 방법으로 제조한 분할 전의 서브 마운트 기판(31)은, 점선으로 나타낸 위치(37)(다이싱 라인)를 다이아몬드 디스크를 사용한 다이싱법 등에 의해 절삭하고, 분리함으로써, 원하는 치수의 서브 마운트(20)를 얻을 수 있다. 상기 다이싱법은, 레이저를 사용한 스크라이브 또는 용단하는 방법일 수도 있다.
제3 실시예의 서브 마운트(20)의 제조 방법에 의하면, 반도체 소자(7)와의 땜납 접합성이 좋은 서브 마운트(20)를 양호한 수율로 제조할 수 있다.
[실시예 5]
이하, 실시예 5에 기초하여, 제3 실시예를 보다 상세하게 설명한다. 최초에, 실시예 5의 서브 마운트의 제조 방법에 대하여 설명한다.
고열 전도성(170 ∼ 270W/mK)의 소결 질화 알루미늄 기판(22)의 양면을 평균 거칠기(Ra)가 0.2㎛이하가 되도록, 랩핑 장치에 의해 연삭하고, 폴리싱 장치를 사용하여 마무리 연마를 행한다. 연마된 질화 알루미늄 기판(22)을 웨트 세정 법에 의해 표면 청정화하고, 소자를 탑재하는 측의 면에, 포토리소그래피 법에 의해 전극층(23)을 형성하지 않는 영역을 레지스트 막으로 피복한다. 서브 마운트(1)의 치수를 길이 1mm × 2mm가 되도록, 전극층(23)의 패턴을 형성한다.
다음에, 진공 증착 장치에 의해 Au층을 0.2 ∼ 0.4㎛의 두께로 퇴적하고, 박리액으로서 아세톤을 사용하여 리프트 오프 공정을 행하고, 전극층(23)을 형성한다. 전극층(23)과 마찬가지로 포토리소그래피 법 및 진공 증착법을 사용하고, 리프트 오프에 의해 땜납층(24)를 형성한다. 최초에, Au 및 Sn의 증발원을 구비한 전자 빔 증착 장치에 의해, Au 질화 알루미늄 기판(22) 표면에 형성한 전극층(23)에 땜납층(24)을 형성한다. 상기 땜납층(24)의 조성은, 퇴적한 땜납층(24)의 조성을 Au: Sn = 20: 80(원소비)이 되도록 조정하고, Au-Sn의 공정 조성비로부터 빗나가도록 조정한다. 이것은, 이 조성의 땜납층(24)의 액상 선온도로부터 정의되는 융점을 Au-Sn의 공정 조성인 Au: Sn = 70: 30(원소비)의 융점과 동일하게 하고, 후술하는 비교예와 비교할 목적도 있다.
다음에, 박리액으로서 아세톤을 사용하여 리프트 오프 공정을 행하고, 땜납층(24)의 패턴을 형성하고, 마지막으로, 얻어진 질화 알루미늄 기판(22)을, 다이싱 장치를 사용하여, 길이 1mm × 2mm로 절단하고, 실시예의 서브 마운트(20)을 제조하였다.
다음에, 비교예 5에 대하여 설명한다.
(비교예 5)
땜납층(24)의 조성을 공정 조성인 Au: Sn = 30: 70(원소비)이 되도록 조정한 점 이외는, 실시예 5와 동일한 공정으로 서브 마운트를 제조하였다.
실시예 5 및 비교예 5에서 얻은 서브 마운트의 제반 특성에 대하여 설명한다.
최초에, 실시예 5 및 비교예 5의 서브 마운트(1)에 형성한 땜납층(24)의 융해 온도폭을 측정하였다. 측정은, 땜납층(24)을 가열하고, 땜납층(24)의 융해 온도폭의 측정을, 고온 현미경을 사용한 융해 상태의 육안 관찰과, 시차 주사 열량 측정(DSC: Differential Scanning Calorimetry)에 의해 행하였다. 구체적으로는, DSC 측정에서, 가열시에 상변태가 일어나는 온도, 즉 시사 열피크를 측정하고, 고상 선에 해당하는 최초의 피크로부터, 액상 선에 해당하는 피크까지를, 융해 온도폭으로 하였다.
도 11은, 실시예 5에서의 DSC 측정의 결과를 나타낸 도면으로, 가로축은 온도(℃)를, 세로축은 시차열(μW)을 나타내고, -측이 흡열 반응이다. 도 11로부터 명백한 바와 같이, 실시예 5의 경우에는, 219℃로부터 땜납층(24)의 융해가 시작되고(도 11의 화살표 A 참조), 완전 융해 온도는 285℃인 것을 알 수 있다(도 11의 화살표 B 참조).
도 12는, 비교예 5에서의 DSC 측정의 결과를 나타낸 도면이다. 도면의 가로축 및 세로축은 도 11과 동일하다. 도 12로부터 명백한 바와 같이, 비교예 5의 공정 조성의 Au-Sn의 경우에는, 융해 개시 온도는 277℃로, 완전 융해 온도는 287℃이며, 융해 온도폭은 10℃인 것을 알 수 있다(도 12의 화살표 C 및 D 참조).
표 5는, 실시예 5 및 비교예 5의 융해 온도의 측정 결과를 나타낸 표이다.
땜납층조성
(원소비)		 융해 온도(DSC 및 육안 관찰) 테이프 박리율(%)
융해 개시 온도
(℃)		 완전 융해
온도
(℃)
온도폭
(℃)		 접합 온도(℃)
240 255 265 280 290
실시예5 Au:Sn =
20:80		 219 285 66 99 38 0 0 0
비교예5 Au:Sn =
70:30		 277 287 10 100 100 100 15 0
표 5로부터 명백한 바와 같이, 실시예 5의 땜납층(24)의 융해 온도폭은 66℃이며, 한편, 비교예 5의 땜납층은 공정 조성이며 융해 온도폭은 10℃이다. 이로부터, 실시예 5의 땜납층(24)의 융해 개시 온도폭이 219℃와 비교예 5보다 58℃만큼 낮아지고, 완전 융해 온도까지의 융해 온도폭이 66℃의 넓은 온도폭이 되는 것이 판명되었다.
실시예 5 및 비교예 5의 서브 마운트의 반도체 소자와의 땜납 접합성에 대하여 설명한다. 땜납 접합 강도를 조사하기 위해, 가열 장치에 의해 서브 마운트(20)의 땜납층(24)을 융해시킨 후에, 반도체 소자(7)를 상부로부터 접합하고, 접합시킨 후에 냉각하고 샘플을 제작하고, 평가용 테이프에 의한 테이프 박리 테스트와 박리 상태의 관찰을 행하였다. 테이프 박리 테스트는 실시예 3과 마찬가지로 행하였다. 반도체 소자(7)로서, 전극이 길이가 300㎛의 치수를 가지는 발광 다이오드를 사용하고, 샘플 개수는, 실시예 및 비교예 모두 각각 100개로 하였다.
표 5에 나타낸 바와 같이, 실시예 5에서는, 접합 온도를 240℃, 255℃로 변화시킨 때의 테이프 박리율은, 각각, 99%, 38%이며, 265℃ ∼ 290℃에서는, 완전히 접합할 수 있는 것을 알았다.
한편, 비교예 5에서는, 240℃ ∼ 265℃에서는 테이프 박리율은 100%가 되어 접합하지 못하고, 285℃에서 15%가 되고, 290℃에서 테이프 박리율은 0%가 되었다. 이와 같이, 비교예 5에서는 290℃까지 온도를 올리지 않고는 접합할 수 없었다.
도 13은, 실시예 5에서, 테이프 박리 테스트 후의 서브 마운트(20)의 상면으로부터 관찰한 (A) 광학 현미경 상과, (B) 그 설명도이다. 배율은 181배이다. 도 13으로부터 명백한 바와 같이, Au로 이루어지는 전극층(23) 상에 형성한 땜납층(24)에 발광 다이오드(7)가 접합되어 있고, 박리가 생기지 않은 것을 알 수 있다.
도 14는, 비교예 5에서, 테이프 박리 테스트로 발광 다이오드(7)가 박리 한 서브 마운트(20)의 상면으로부터 관찰한 (A) 광학 현미경상과, (B) 그 설명도이다. 배율은 181배이다. 도 14로부터, Au로 이루어지는 전극층(23) 상에 형성된 땜납층(24)이 벗겨진 영역(4a)과, 벗겨진 땜납층(24b)이 관찰되고, 전극층(23)과 땜납층(24) 사이에서 박리가 생기고, 그 결과, 발광 다이오드(7)가 박리된 것을 알 수 있다.
상기 실시예 5 및 비교예 5에 의하면, 서브 마운트(20)에서, 발광 다이오드(7)을 접합하기 위한 땜납층(24)의 조성을 공정 조성과 달리함으로써, 접합 온도를 290℃까지 허용한 경우에는, 실시예 5에서는, 265 ∼ 290℃의 온도폭 25℃의 사이에서 테이프 박리가 생기지 않는 접합을 할 수 있는데 비해, 비교예에서는 290℃에서만 접합할 수 있는 것이 판명되었다. 이와 같이, 실시예 5에서는, 반도체 소자(7)와 땜납층(24)과의 접합 온도 범위를 넓게 할 수 있고, 또한, 저온으로 접합할 수 있었다.
다음에 제4 실시예에 따른 서브 마운트(30)의 구조에 대하여, 도 15의 단면도를 참조하여 설명한다.
제4 실시예의 서브 마운트(30)는, 도 15에 나타낸 바와 같이, 서브 마운트 기판(32)의 한쪽 면 또는 양면에, 서브 마운트 기판(32)의 일부 또는 전부를 덮도록 전극층(33)이 형성되고, 상기 전극층(33)의 표면의 소정 부분에 땜납층(34)이 형성되어 있다. 전극층(33) 부분은, 발광 다이오드 등의 경우에는, 전극층의 전체 면일 수도 있고, 전극 패턴일 수도 있다. 또한, 전극층(33)의 일부에는 금 선을 접속하여, 전기 회로를 형성해도 된다. 서브 마운트 기판(32)은, 열전도율이 높은 질화 알루미늄, 실리콘카바이드, 다이아몬드 Ⅱa 등을 사용할 수 있다. 또한, 서브 마운트 기판(32)의 측면에도, 상기와 마찬가지의 전극층을 형성하여 서브 마운트 기판(32)의 상면과 하면을 전기적으로 접속해도 된다. 전극층(33)은, 금속이 바람직하고, 특히, 금, 백금, 은, 동, 철, 알루미늄, 티탄, 텅스텐 중에서 사용할 수 있다. 땜납층(34)은, 납을 이용하지 않는 Pb 프리 땜납이 바람직하다. 또한, 은, 금, 동, 아연, 니켈, 인듐, 갈륨, 비스머스, 알루미늄, 주석 중 2종류 이상의 원소를 포함한 땜납을 바람직하게 사용할 수 있다.
제4 실시예의 서브 마운트(30)의 특징은, 서브 마운트 기판(32)과 전극층(33)과의 계면 및 계면 근방에서의 탄소의 양을 소정 농도 이하로 함으로써, 서브 마운트 기판(32)과 전극층(33)과의 밀착성을 향상시킨 점에 있다. 그리고, 본 발명에서는, 계면 및 계면 근방을 포함하여 계면 근방이라 부른다. 전극층(33)과 땜납층(34)과의 계면 근방에서의 탄소의 양을 소정 농도 이하로 하여, 밀착성을 향상시켜도 된다.
여기서, 불순물인 탄소의 농도는, 서브 마운트 기판(32), 전극층(33), 땜납층(34)의 각각의 계면 근방에 대해서 탄소의 양을, 1 × 1020atoms/cm3 이하로 한다. 이 범위를 넘으면, 서브 마운트 기판(32), 전극층(33), 땜납층(34)의 각각의 계면 근방의 밀착성이 악화되므로 바람직하지 않다. 이에 따라, 특히, 서브 마운트 기판(32)와 전극층(33) 사이나, 후술하는 바와 같이, 서브 마운트(30)와 반도체 장치(7)를 견고하게 접합할 수 있다.
도 16은, 도 15와는 상이한 제4 실시예의 변형예의 서브 마운트(40)의 구조를 모식적으로 나타낸 단면도이다. 서브 마운트(15)가 도 15에 나타낸 서브 마운트(30)와 상이한 점은, 서브 마운트 기판(32)과 전극층(33) 사이에, 서브 마운트 기판(32)의 일부 또는 전부를 덮도록 기판 보호층(35)을 설치한 점에 있다. 상기 기판 보호층(35)은, 서브 마운트(30)의 제조시에 최초에 전체 면에 피복하는 층이며, 기판 보호층(35) 상에 형성되는 전극층(33)이나 땜납층(34)의 공정에서 에칭 등에 의해 서브 마운트 기판(32)의 표면이 부식되는 것을 방지하는 보호층이다. 기판 보호층(35)으로서는, 서브 마운트 기판(32)의 부식을 방지할 수 있는 금속이며, 또한, 전극층(33)과는 상이한 금속이 바람직하고, 티탄, 백금, 니켈, 텅스텐, 몰리브덴, 은, 동, 철, 알루미늄, 금 중에서 사용할 수 있다.
도 16에 나타낸 서브 마운트(40)에서, 서브 마운트 기판(32)과 기판 보호층(35)과의 계면 근방에서의 탄소의 양을 1 × 1020atoms/cm3 이하로 함으로써, 서브 마운트 기판(32)과 기판 보호층(35)과의 밀착을 양호하게 행할 수 있다. 또한, 전극층(33)과 땜납층(34)과의 계면 근방에서의 탄소의 양을 1 × 1020atoms/cm3 이하로 함으로써, 이 계면 근방의 밀착성을 향상시킬 수 있다.
또한, 이들 변형예로서 도 17에 나타낸 서브 마운트(42)와 같이, 전극층(33)과 땜납층(34) 사이에 밀착층(36)을 개재시킴으로써, 전극층(33)과 밀착층(36), 밀착층(36)과 땜납층(34)의 각각의 층 사이의 밀착성을 높여도 된다. 밀착층(36)은, 상기 기판 보호층(35)과 마찬가지의 금속이 되고, 티탄을 바람직하게 사용할 수 있다.
상기의 변형예로서 도 18에 나타낸 서브 마운트(44)와 같이, 땜납층의 산화를 방지하기 위한 목적 등에, 땜납층(34) 상에, 땜납 보호층(37)을 더 형성해도 된다.
다음에, 제4 실시예의 서브 마운트에 의한 반도체 장치의 실장에 대하여 도 19를 참조하여 설명한다. 도 19에서는, 도 16에 나타낸 서브 마운트(40)에 반도체 장치를 탑재한 경우를 나타내지만, 다른 서브 마운트(30, 42, 44)에 대하여도 마찬가지이다.
도 19에 나타낸 바와 같이 본 발명의 서브 마운트(40)에서, 반도체 장치(7)는 땜납층(34a)에 의해 땜납 접합된다. 반도체 소자는, 레이저 다이오드 또는 발광 다이오드와 같은 발광 소자, 다이오드, 고주파 증폭이나 스위칭에 사용되는 트랜지스터나 사이리스터와 같은 능동 소자, 집적회로 등이다.
제4 실시예의 서브 마운트(30, 40, 42, 44)의 특징은, 서브 마운트 기판(32)과 전극층(33)과의 계면 근방, 서브 마운트 기판(32)과 기판 보호층(35)과의 계면 근방, 또한, 전극층(33)과 땜납층(34)과의 계면 근방에서의 탄소의 양을 상기의 소정량 이하로 함으로써, 각각의 계면 근방에서의 밀착성이 향상되고, 서브 마운트(30)와 반도체 장치(7)와의 접합성을 향상시킨다. 또한, 종래 사용하고 있던, 이른바 밀착층을 사용하지 않아도 되므로, 서브 마운트(30, 42, 44)의 제조 공정이나 사용 재료를 줄일 수 있다. 그러므로 저비용의 서브 마운트를 제공할 수 있다.
다음에, 상기 제4 실시예의 서브 마운트의 제조 방법에 대하여 설명한다. 이하에서는, 도 16에 나타낸 서브 마운트(40)의 제조 방법에 대하여 설명한다.
최초에, 서브 마운트 기판(32)을 준비하고, 그 양면을 랩핑 장치에 의해 연삭하고, 폴리싱 장치 등을 사용하여 마무리 연마를 실시하고, 서브 마운트 기판(32)의 평균 표면 거칠기를 0.1㎛미만, 보다 바람직하지는 0.05㎛미만으로 한다.
서브 마운트 기판(32)의 표면 세정화를 행한다. 상기 표면 세정화는, 자외선 오존 처리법이나 산소 등에 의한 플라즈마 어셔법 등을 사용하여 행하는 것이 바람직하고, 서브 마운트 기판(32)의 표면에 부착한 탄소화합물을 제거하고, 탄소 농도를 상기 소정값 이하로 한다.
표면 세정을 행한 서브 마운트 기판(32) 표면 전체에, 기판 보호층(35a)를 형성한다. 상기 기판 보호층(35a)은, 진공 증착 장치나 스퍼터링 장치를 사용한 증착법에 의해 형성될 수 있다. 상기 표면 청정화에 의해, 서브 마운트 기판(32)과 기판 보호층(35a)과의 밀착을 양호하게 할 수 있다.
다음에, 포토리소그래피 법에 따르는 패터닝을 행한다. 구체적으로는, 서브 마운트 기판(32)의 표면 전체에 대해서 스피너를 사용하여 레지스트를 균일하게 도포한 후, 베이킹 로에 의해 소정의 베이킹을 행하고, 마스크 얼라이너 장치를 사용하여 감마선 콘택트 노광을 행한다. 노광 후, 테트라 메틸 아민계의 현상액에 의해, 전극층(33a)이 되는 부분의 레지스트를 융해하고, 기판 보호층(35a)을 노출시킨다.
그리고, 진공 증착 장치 등에 의해 전극층(33a)이 되는 금속을 증착하고, 아세톤을 사용하여 레지스트 전체를 융해시킴으로써, 전극층(33a) 이외의 금속을 리프트 오프에 의해 제거하고, 소정의 전극층(33a)을 형성한다. 상기 전극층(33a)이 형성 전에, 기판 보호층(35a)의 표면 세정화를 행하고, 기판 보호층(35a)의 표면에 부착한 탄소화합물을 제거하고, 전극층(33a)표면의 탄소 농도를 상기 소정값 이하로 하는 것이 바람직하다. 상기 표면 세정화는, 자외선 오존 처리나 산소 플라즈마 어셔법 등을 사용하여 행할 수 있다. 이로써, 기판 보호층(35a)과 전극층(33a)과의 밀착성을 향상시킬 수 있다.
상기 전극층(33a)의 형성과 마찬가지로, 포토리소그래피 법 및 진공 증착법을 사용한 리프트 오프를 행하여, 전극층(33a)의 일부에 땜납층(34a)을 형성한다. 이 때, 땜납층의 진공 증착을 행하기 전에, 노출한 전극층(33a)의 표면에 대해서 상기와 마찬가지로 하여, 표면 세정화를 행하고, 전극층(33a) 표면에 부착된 탄소화합물을 제거하고, 전극층(33a) 표면의 탄소 농도를 상기 소정값 이하로 하는 것이 바람직하다. 이에 따라, 전극층(33a)과 땜납층(34a)과의 밀착성을 향상시킬 수 있다. 그리고, 서브 마운트 기판(32) 표면에 잔존하여 노출되어 있는 기판 보호층(35a)을 에칭에 의해 제거하고, 서브 마운트 기판(32)의 표면을 노출한다. 마지막으로, 얻어진 서브 마운트 기판(32)을, 다이싱 장치 등을 사용하여 소정의 서브 마운트(30)의 치수로 분할한다.
이와 같이, 본 실시예에서는, 서브 마운트 기판(32), 기판 보호층(35a), 전극층(33a) 및 땜납층(34a)을 형성하기 전에, 이들 노출한 영역 표면의 각각에 대하여, 자외선 오존 처리법 또는 산소 플라즈마 어셔법으로, 노출한 표면에 부착되어 있는 탄소화합물을 제거하고, 그 표면에 존재하는 탄소 농도를 상기 소정값 이하로 함으로써, 서브 마운트 기판(32)에 형성하는 각각의 층끼리의 밀착성을 향상시킬 수 있다. 그리고, 전극층(33a)과 땜납층(34a) 사이에 밀착층을 형성하는 경우라도, 땜납층(34a)을 형성하기 전에, 전극층(33a)의 표면 세정화를 행하여 탄소 농도를 소정값 이하로 할 수 있다. 또한, 땜납층(34a) 상에 땜납 보호층(37)을 형성하는 경우라도, 땜납층(34a)의 표면 세정화를 행하여, 탄소 농도를 소정값 이하로 할 수 있다.
이상, 제4 실시예의 일변형예의 서브 마운트(40)의 제조 방법에 대하여 설명하였으나, 다른 서브 마운트(30, 42, 44)도 마찬가지로 제조할 수 있다. 예를 들면, 서브 마운트(44)에서, 밀착층(36)을 삽입하는 경우에는, 밀착층(36)의 형성 전에 전극층(33a) 표면의 탄소를 감소시키는 표면 처리를 행하면 된다. 또한, 각각의 서브 마운트(30, 40, 42, 44)에서, 땜납 보호층(37)을 삽입하는 경우에는, 땜납 보호층(37)의 형성 전에 땜납층(34) 표면의 탄소를 감소시키는 표면 처리를 행하면 된다.
[실시예 6]
최초에, 실시예 6의 서브 마운트(30)의 제조 방법에 대하여 설명한다.
고열 전도성(230W/mK)인 길이 55mm, 두께 0.3mm의 소결 질화 알루미늄 기판(2)의 양면을 랩핑 장치에 의해 연삭하고, 폴리싱 장치를 사용하여 마무리 연마를 실시한다.
다음에, 포토리소그래피 법에 따르는 패터닝을 행하기 위해, 기판 표면 전체에 스피너를 사용하여 레지스트를 균일하게 도포한 후, 베이킹 로에 의해 소정의 베이킹을 행하고, 마스크 얼라이너 장치를 사용하여 감마선 콘택트 노광을 행한다. 노광용의 마스크는 길이 1mm의 서브 마운트 치수로 2500개를 동시에 패터닝할 수 있도록, 마스크를 설계하였다. 노광 후, 테트라 메틸 아민계액 현상액에 의해, 전극층(33a)이 되는 부분의 레지스트를 융해하고, 서브 마운트 기판(32)을 노출시킨다. 노출된 서브 마운트 기판(32) 표면의 탄소 제거를, 산소 플라즈마 어셔 처리(압력 1Pa, 고주파 전력 300W, 2분간 처리)에 의한 표면 청정화를 행하고, 진공 증착 장치에 의해 금을 증착하였다.
다음에, 아세톤을 사용하여 레지스트 전체를 융해시킴으로써, 전극층(33a) 이외의 Au를 리프트 오프 제거하고, 소정의 전극층(33a)을 형성하였다. 전극층(33a)의 두께는 0.1㎛이며, 그 사이즈는 양면 모두 길이 800㎛이다.
전극층(33a)과 마찬가지로 포토리소그래피 법 및 진공 증착 장치를 사용하고, 질화 알루미늄 기판(2) 표면에 형성한 전극층(33a)의 일부에, 산소 플라즈마 어셔 처리(압력(1Pa, 고주파 전력 300W, 2분간 처리)에 의한 탄소를 저감하는 표면 청정화를 행하고, 3.3㎛의 땜납층(34a)을 형성한다. 땜납층(34a)의 성분은, Ag 및 Sn이다. 땜납층(34a)의 사이즈는, 반도체 소자 접합면이 길이 400㎛, 서브 마운트 접합면이 길이 800㎛이다. 마지막으로, 얻어진 질화 알루미늄 기판(32)을, 다이싱 장치를 사용하여, 서브 마운트(2)의 치수로서 길이 1mm로 절단하고, 실시예 6의 서브 마운트(30)을 제조하였다.
[실시예 7]
각각의 층의 형성 전의 표면 청정화를 자외선 오존 처리(대기압, 240W, 30분)로 행한 점 이외는, 실시예 6과 마찬가지로 하여 서브 마운트(30)를 제조하였다.
[실시예 8]
전극층(33a)을 두께 2㎛로 형성한 점 이외는, 실시예 6와 마찬가지로 하여 서브 마운트(30)를 제조하였다.
다음에, 비교예 6에 대하여 설명한다.
(비교예 6)
실시예 6에서의 산소 플라즈마 어셔 처리에 의한 표면 처리를 행하지 않고, 종래의 표면 세정을 행한 점 이외는 실시예 6과 마찬가지로 하여 비교예 6의 서브 마운트를 제조하였다. 상기 실시예 6 내지 실시예 8 및 비교예 6의 전극층의 두께나 후술하는 계면 근방에서의 탄소 농도 등을 표 6에 나타낸다.
두께

표면청정화
SIMS에 의한 탄소 농도(×atoms/cm3)
테이프 박리율
(%)
기판
(mm)		 전극층
(㎛)		 땜납층
(㎛)
실시예6 0.3 0.1 5 산소 플라즈마 10 × 1020 0
실시예7 0.3 0.1 5 자외선 오존 9 × 1019 0
실시예8 0.3 2 5 산소 플라즈마 3.2 × 1019 0
비교예6 0.3 0.1 5 없음 3 × 1020 65
다음에, 실시예 6 내지 실시예 8 및 비교예 6에서 얻은 서브 마운트의 제반 특성에 대하여 설명한다.
먼저, 실시예 6, 실시예 7 및 비교예 6에서 서브 마운트를 제작하는 공정에서, 전극층(33a) 상에 땜납층(34a)을 형성하기 전의 각각의 샘플에 대하여, 탄소 농도를 ESCA(Electron Spectroscopy for Chemical Analysis)법에 의해 측정하였다. 탄소 농도비는, 각각의 샘플에서, 탄소 피크 강도를 기초 층인 전극층(33a)의 금 피크 강도로 규격화함으로써 산출하였다.
도 20은, 실시예 6, 실시예 7 및 비교예 6의 땜납층(34a)을 형성하기 전의 전극층 표면의 탄소 농도비를 ESCA로 측정한 결과를 나타낸다. 도면의 세로축인 탄소 농도비는, 실시예 6, 실시예 7 및 비교예 6에서, 탄소 피크 강도를 기초 층인 전극층(33a)의 금 피크 강도로 규격화함으로써 산출하였다. 도 20으로부터 명백한 바와 같이, 전극층(33a)의 표면의 탄소 농도비는, 산소 플라즈마 어셔 처리를 행한 실시예 6에서는 약 0.028이며, 자외선 오존 처리를 행한 실시예 7에서는 약 0.025였다. 한편, 이들 표면 세정 처리를 실시하지 않은 비교예 6에서는, 전극층(33a)의 표면의 탄소 농도비는, 약 0.085로, 실시예 6 및 실시예 7과 비교하여 거의 3배가 되었다.
다음에, 실시예 6 내지 실시예 8 및 비교예 6의 서브 마운트 제조 후의 땜납층(34a)의 깊이 방향에 대한 탄소 농도를, SIMS(Secondary Ion Mass Spectroscopy)에 의해 측정하였다. 전극층(33a)과 땜납층(34a)과의 계면 근방을 양호한 정밀도로 분석하기 위해서는, 실시예 6 및 실시예 7은 전극층(33a)의 두께가 0.1㎛로 너무 얇으므로, 실시예 8에서 전극층(33a)의 층을 두껍게 하고, SIMS 측정을 실시하였다.
도 21은, 실시예 6의 샘플에서 땜납층(34a)의 깊이 방향에 대한 탄소 농도 분포를 SIMS로 측정한 결과를 나타낸 도면이다. 세로축은 탄소 농도(atom/cm3)이며, 가로축은 깊이 방향의 거리(㎛)를 나타낸다. 도면에서, 점선으로 나타낸 계면 근방의 좌측이 땜납층(34a) 측이며, 우측이 전극층(33a) 측이다. 도 21로부터 명백한 바와 같이, 전극층(33a)과 땜납층(34a)과의 계면 근방의 탄소 농도는 1 × 1020atoms/cm3이며, 땜납층(34a) 내의 탄소 농도는 1 × 1016atoms/cm3 이하였다. 그리고, 분석 하한은 5 × 1015atoms/cm3이다.
도 22는, 실시예 6 내지 실시예 8 및 비교예 6의 전극층(33a)과 땜납층(34a)과의 계면 근방에서의 탄소 농도를 SIMS로 측정한 결과를 나타낸 도면이다. 세로축은 실시예 6 내지 실시예 8 및 비교예 6의 탄소 농도(atom/cm3)를 나타내고 있다. 도 22로부터 명백한 바와 같이, 실시예 6 내지 실시예 8과 비교예 6의 계면 근방에서의 탄소 농도는, 각각 1 × 1020atoms/cm3, 9 × 1019atoms/cm3, 3.2 × 1019atoms/cm3, 3 × 1020atoms/cm3이며, 실시예 6 내지 실시예 8에서는, 비교예 6에 비해 계면 근방의 탄소 농도를 약 1/3 이하로 저감할 수 있는 것을 알았다.
다음에, 실시예 6 내지 실시예 8 및 비교예 6의 서브 마운트의 각각의 층의 밀착성에 대하여 설명한다. 실시예 6 내지 실시예 8 및 비교예 6의 서브 마운트에 직접 평가용 테이프를 부착하여 평가용 테이프에 의한 테이프 박리 테스트와, 박리 상태의 관찰을 행하였다. 여기서, 샘플 개수는, 실시예 6 내지 실시예 8 및 비교예 6 모두 각각 100개로 하였다.
도 23은, 실시예 6 내지 실시예 8 및 비교예 6의 테이프 박리율을 나타낸 도면이다. 도면에서, 세로축은 테이프 박리율(%)이다. 도 23으로부터 명백한 바와 같이, 실시예 6 내지 실시예 8에서는, 어느 쪽도 테이프 박리에 의한 땜납층(34a)의 박리는 발생하지 않았다. 그러나, 비교예 6의 테이프 박리율은 65%로 되고, 땜납층(34a)이 쉽게 박리되는 것이 판명되었다. 그리고, 비교예 6의 테이프 박리한 부분은 어느 쪽도, 전극층(33a)과 땜납층(34a) 사이이며, 비교예 6의 경우에는, 전극층(33a) 및 땜납층(34a) 사이의 접합력이 저하되어 있는 것을 알았다.
도 24의 (A) 및 (B)는 각각, 실시예 6에서 제작한 서브 마운트(30)에 대해서, 테이프 박리 테스트를 행한 후의 서브 마운트(30)의 상면으로부터 관찰한 광학 현미경 상 및 그 설명도이다. 배율은 181배이다. 도 24로부터 명백한 바와 같이, 금으로 이루어지는 전극층(33a) 상에 사각형으로 패터닝된 땜납층(34a)이 형성되어 있고, 박리가 생기지 않은 것을 알 수 있다.
도 25의 (A) 및 (B)는 각각, 비교예 6에서 제작한 서브 마운트(30)에 대해서, 테이프 박리 테스트를 행한 결과, 땜납층(34a)이 박리된 서브 마운트(30)의 상면으로부터 관찰한 광학 현미경상 및 그 설명도이다. 배율은 181배이다. 도 25로부터, 금으로 이루어지는 전극층(33a) 상에 형성한 땜납층(34a)에서는, 그 일부가 벗겨져 있고, 벗겨지지 않은 영역(34c)만 관찰되고, 전극층(33a)과 땜납층(34a) 사이에서 박리가 생기고 있는 것을 알 수 있다.
상기 실시예 6 및 비교예 6에 의하면, 반도체 장치(7)를 탑재하는 서브 마운트(30)에서, 전극층(33a)과 땜납층(34a) 사이에서 박리가 생기고 있는 것을 알 수 있다.
상기 실시예 6 내지 실시예 8 및 비교예 6에 의하면, 반도체 장치(7)를 탑재하는 서브 마운트(30)에서, 전극층(33a)과 땜납층(34a)과의 계면 근방의 탄소 농도를 조정함으로써, 전극층(33a)과의 계면 근방의 탄소 농도를 조정함으로써, 전극층(33a)에 대해서 땜납층(34a)의 밀착성을 향상시킬 수 있었다.
다음에 본 발명의 제5 실시예에 따른 서브 마운트의 구조에 대하여 설명한다.
도 26은 본 발명의 제5 실시예에 따른 서브 마운트의 구조를 모식적으로 나타낸 단면도이다. 도 26에 나타낸 바와 같이, 본 실시예의 서브 마운트(50)에서, 서브 마운트 기판(52)의 상면에, 서브 마운트 기판(52)의 일부 또는 전부를 덮도록 한 전극층(53)과, 상기 전극층(53) 표면의 소정 부분에, 땜납층(54)이 형성되어 있다. 한편, 서브 마운트(50)의 반도체 소자를 탑재하는 상면의 반대측의 면에는, 금속 방열체를 피착하는 서브 마운트 기판(52) 배면의 일부 또는 전부를 덮도록 전극층(55) 및 땜납층(56)이 형성되어 있다.
여기서, 전극층(53) 표면에 형성하는 땜납층(54)은, 소자가 발광 다이오드 등의 경우에는, 전체 면이라도 되고, 전극 패턴이라도 된다. 또한, 전극층(53)의 일부에는, 외부 단자와의 접속을 위해 금 선이나 알루미늄 선을 접속하여, 전기 회로를 형성해도 된다. 전극층(53) 및 전극층(55)은 동일한 재료로 형성되어도 된다. 또한, 땜납층(54) 및 땜납층(56)은 동이한 재료로 형성될 수 있다.
상기 땜납층(54)은, 상기 땜납층(54)을 구성하는 원소의 조성비가 땜납층(54)의 깊이 방향으로 변화하고 있다. 즉, 땜납층을 구성하는 원소의 깊이 방향의 조성비, 즉, 조성비 분포(이하, 적절하게 조성 분포라고 함)를 균일하지 않은, 불균일한 조성 분포로 하고 있다.
도 27 및 도 28은, 각각, 도 26의 땜납층(54)의 융점 분포와 조성 분포를 모식적으로 나타낸 도면이다. 도면에서, 가로축은 땜납층(54)의 표면을 0로 한 깊이 방향의 거리(임의 눈금)를 나타내고, 세로축은 각각 융점과 땜납층의 조성(임의 눈금)을 나타내고 있다. 본 발명의 하나의 특징은, 도 27에 나타낸 바와 같이 땜납층(54)의 반도체 소자와 접합하는 측, 즉 표면(54A) 측의 융점 TA를 땜납층의 배면(54B) 측의 융점 TB보다 낮게 되도록 한 조성으로 하고 있는 점에 있다.
이와 같은 땜납층(54)이 금속 A 및 금속 B로부터 구성되는 경우에는, 도 29에 나타낸 바와 같이, 그 표면 측에서 금속 A의 조성을 높게 하고, 배면 측에서 그 조성을 낮게 한다. 그리고, 금속 B에서는, 금속 A와는 반대로, 땜납층의 표면 측에서 조성을 낮게 하고, 배면 측에서 그 조성을 높게 한다. 조성의 변화는 직선적으로 변화시켜서, 불균일인 조성 분포를 형성하는 경우를 나타내고 있지만, 땜납층(54)의 표면에서 배면까지, 예를 들면, 곡선적으로, 또는 계단형으로 연속적으로 변화시켜서, 불균일인 조성 분포로 해도 된다. 이에 따라, 땜납층의 표면(54A)의 융점 TA를 그 배면 측(54B)의 융점 TB보다 낮게 할 수 있다. 땜납층(54)은, 복수개의 구성 원소로 이루어지는 땜납을 사용할 수 있다. 땜납층(54)의 구성 원소에 대해서는, Au, Ag, Cu, Zn, In, Ga, Bi, Fe, Pb, Ti, Al, Sb, Ni를 적어도 1종류 이상 포함하는 금속 재료와, Sn과의 합금이 되지만, 특히, Pb 프리 땜납인 것이 바람직하다.
다음에, 땜납층(54)의 조성의 일례를 설명한다.
도 29는, 땜납층(54)의 평형 상태도의 일부를 모식적으로 나타낸 것이며, Ag와 Sn으로 이루어지는 땜납층(54)의 Sn이 많은 측의 이른바, 상도이다. 도면에서, 가로축은 Sn의 조성(원소 %)을 나타내고, 세로축은 온도(℃)를 나타내고 있다. 땜납층(54)에서, 표면측(54A)의 조성(원소비)을, Ag: Sn = 6: 94로 하면, 융점 T를 약 250℃로할 수 있다. 땜납층의 배면(54B)의 조성(원소비)을, Ag: Sn = 14: 86으로 하면, 융점 TA를 약 300℃로할 수 있다. 따라서, Sn의 조성을 땜납층의 표면측(54A)에서 높게 하고, 배면 측(54B)으로 향하여 낮게 하면, 땜납층(54)의 표면측(54A)의 융점 TA를 그 배면 측(54B)의 융점 TB보다 낮게 할 수 있다.
상기 땜납층(54)의 조성을 전술한 바와 같이 설정하면, 땜납층(54)의 상하 방향으로 불균일인 조성 분포가 형성되어 있으므로, 땜납층(54) 내에는 융점의 분포가 생기도록 할 수 있고, 땜납층(54)이 녹기 시작하는 온도와 완전히 융해하는 온도의 폭이 생긴다. 이 경우, 땜납층의 표면측(54A)의 융점과 땜납층의 배면 측(54B)의 융점과의 차이가 10℃보다 큰 것이 바람직하다. 이 값 이하에서는, 후술하는 반도체 소자와의 접합에서 발생하는 땜납층(54)의 기어오름을 효과적으로 방지할 수 없기 때문에 바람직하지 않다. 이에 따라, 땜납층(54)의 융점폭이 넓어지고, 땜납층(54)에서 생기는 액상 양의 조정이 가능해진다.
전극층(53)의 구성 원소로서는 금속이 바람직하고, Au, Pt, Ag, Cu, Fe, Al, Ti, W, Ni 중 적어도 하나를 포함하는 것이 바람직하다. 서브 마운트 기판(52)으로서는, AlN, SiC 및 Si 중 어느 하나를 사용할 수 있다. 또한, 서브 마운트 기판(52)의 측면에도, 상기와 마찬가지의 전극층(53)을 형성하여 서브 마운트 기판(52)의 상면과 하면을 전기적으로 접속해도 된다.
다음에, 제5 실시예의 서브 마운트에 의한 반도체 소자의 실장에 대하여 설명한다.
도 30에 나타낸 바와 같이 본 발명의 서브 마운트(50)에서, 반도체 소자(7)는 땜납층(54)에 의해 땜납 접합된다. 반도체 소자는, 레이저 다이오드 또는 발광 다이오드와 같은 발광 소자, 다이오드, 고주파 증폭이나 스위칭에 사용되는 트랜지스터나 사이리스터와 같은 능동 소자, 집적회로 등을 포함한다.
제5 실시예의 서브 마운트(50)의 하나의 특징은, 발광 소자 등의 반도체 소자(7)를 접합하는 서브 마운트(50)에서, 땜납층(54)에 조성 분포를 설치하고, 그 표면측(54A)의 융점을 배면 측(54B)의 융점보다 낮게 함으로써, 땜납층(54)의 융해 온도폭을 넓게 한 점에 있다. 그러므로, 땜납층(54)과 반도체 소자(7)의 접합에서는, 최초에 땜납층(54)의 표면측(54A)이 액상이 되므로, 균일 조성의 땜납층의 경우와 비교하면, 최초에 생기는 액상량을 작게 할 수 있다. 땜납층의 표면측(54A)이, 융해 개시 온도 이상이면, 땜납층(54) 중의 표면측(54A)은 액상을 포함하는 상태가 되므로, 반도체 소자(7)를 접합했을 때는, 반도체 소자(7)의 전극과의 상호 확산이 일어나, 용이하게 접합을 할 수 있는 것으로 추정된다.
이로써, 본 발명의 서브 마운트(50)에 의하면, 반도체 소자(7)에 기어오름 땜납의 양을 저감화할 수 있다. 따라서, 반도체 레이저 다이오드와 같은 소자에서 단락 고장을 효과적으로 방지할 수 있고, 수율의 향상이 도모된다.
상기 제5 실시예의 서브 마운트의 제조 방법에 대하여 하기에 설명한다.
최초에, 서브 마운트 기판(52)을 준비하고, 그 양면을 랩핑 장치에 의해 연삭하고, 폴리싱 장치 등을 사용하고, 마무리 연마를 실시한다. 연마된 서브 마운트 기판(52)을 세정하여 표면 청정화를 행하고, 서브 마운트 기판(52)의 소자 탑재 측의 면에서 전극층(53)을 소정의 회로 패턴으로 형성하기 위해, 패터닝 공정을 행한다. 패터닝 공정은 포토리소그래피 법을 사용하고, 전극층(53)의 막이 형성될 영역 이외의 서브 마운트 기판(52)의 표면에 레지스트 막을 형성한다.
전극층(53)이 되는 금속층을, 레지스트 막을 포함하는 서브 마운트 기판(52)의 전체 면에 진공 증착법 등에 의해 성막한다. 진공 증착으로서는, 전자 빔 증착법, 저항 가열법, 스퍼터링 법 등의 방법을 사용할 수 있다. 리프트 오프 공정에 의해 서브 마운트 기판(52)의 상면에 전극층(53)을 형성한다. 구체적으로는, 상기 패터닝 공정에서 형성된 레지스트 막과 레지스트 막 상에 증착한 금속층을 함께, 레지스트 박리액에 의해 레지스트 막의 팽윤을 이용하여 제거한다. 이에 따라, 서브 마운트 기판(52) 상에 소정의 패턴을 가지는 전극층(53)을 형성할 수 있다. 레지스트 박리액으로서는, 아세톤, 이소프로필 알코올, 그 외의 레지스트 박리액을 사용할 수 있다.
전극층(53)의 표면을 청정화하고, 소정의 패턴의 땜납층(54)를 형성하기 위한 패터닝 공정을 행한다. 패터닝에는, 포토리소그래피 법을 사용할 수 있다. 전극층(53)의 청정화에는, 웨트 세정이나 플라즈마 또는 UV 조사 중의 오존 분해와 같은 드라이 세정을 사용할 수 있다.
다음에, 땜납층(54)를 성막한다. 상기 성막에는, 원료가 되는 합금 땜납을 구성하는 원소마다 독립된 증착원으로부터 증착시키는 방법이 매우 적합하다. 예를 들면, 땜납층(54)이 Ag와 Sn과 같은 2원속 합금으로 이루어지는 경우에는, 2개의 증착원을 사용한 전자 빔 증착법에 의해 형성할 수 있다. 원료의 성막에는, 저항 가열 증착법을 사용해도 된다. 또한, 진공 증착법 이외에, 스퍼터링 법이나 도금법 등을 사용해도 된다. 여기서, 땜납층(54)의 조성은, 각각의 원료의 증발 속도와 막 생성 속도로부터, 소정의 막 조성 분포가 되도록 설계하고, 각각의 증발 속도를 제어함으로써, 땜납층(54)의 깊이 방향으로 조성비를 변화시켜서, 불균일한 조성 분포를 형성하도록 증착하면 된다. 또한, 땜납층(54)의 각각의 깊이에서의 조성의 면 내 분포는, 증착 장치 중의 기판 유지 돔의 형상이나 원료의 증발 기구를 적정화함으로써, 균일하게 하는 것이 바람직하다.
다음에, 땜납층(54)의 리프트 오프 공정을 행하고, 전극층(53) 상에 땜납층(54)의 패턴 형성을 행한다. 구체적으로는, 상기 패터닝 공정에서 형성된 레지스트 막과 레지스트 막 상에 증착한 땜납층(54)을 함께 레지스트 박리액에 의해 레지스트 막의 팽윤을 이용하여 제거한다. 이에 따라, 전극층(53) 상에 소정의 패턴을 가지는 땜납층(54)을 형성할 수 있다. 레지스트 박리액으로서는, 아세톤, 이소프로필 알코올이나 그 외의 레지스트 박리액을 사용할 수 있다. 서브 마운트 기판(52)의 배면 측에도, 전극층(55) 및 땜납층(56)을 형성하고, 마지막으로, 서브 마운트 기판(52)을 소정의 치수로 분할한다.
도 31은, 도 26의 서브 마운트의 제조 방법에서의 다이싱 공정을 모식적으로 나타낸 부분 단면도이다. 도 31에 나타낸 바와 같이, 상기 방법으로 제조한 서브 마운트 기판(51)은, 점선으로 나타낸 다이싱 라인(57)으로 다이아몬드 디스크를 사용한 다이싱법 등에 의해 절삭하여 분리함으로써, 원하는 치수의 서브 마운트(50)를 얻을 수 있다. 상기 다이싱법은, 레이저를 사용한 스크라이브(scribe) 또는 용단하는 방법일 수도 있다. 본 발명의 서브 마운트(50)의 제조 방법에 의하면, 반도체 소자(7)와의 땜납 접합성이 양호한 서브 마운트(50)를, 양호한 수율로 제조할 수 있다.
[실시예 9]
이하, 실시예 9에 기초하여 본 발명의 제5 실시예를 보다 상세하게 설명한다. 최초에, 실시예 9의 서브 마운트의 제조 방법에 대하여 설명한다.
고열 전도성(170 ∼ 270W/mK)의 소결 질화 알루미늄 기판(52)의 양면을 평균 거칠기(Ra) 0.2㎛이하가 되도록, 랩핑 장치에 의해 연삭하고, 폴리싱 장치를 사용하여 마무리 연마를 행하고, 연마한 질화 알루미늄 기판(52)를 웨트 세정 법에 의해 표면 청정화하였다.
소자를 탑재하는 측의 면에, 포토리소그래피 법에 의해 전극층(53)을 형성하지 않는 영역을 레지스트 막으로 피복하였다. 서브 마운트(50)의 치수가 1mm × 2mm 길이가 되도록, 전극층(53)의 패턴을 형성하였다. 다음에, 진공 증착 장치에 의해 Au층을, 0.2 내지 0.4㎛의 두께로 퇴적하고, 박리액으로서 아세톤을 사용하여 리프트 오프 공정을 행하여 전극층(53)을 형성하였다.
전극층(53)과 마찬가지로 포토리소그래피 법 및 진공 증착법을 사용하고, 리프트 오프에 의해 땜납층(54)을 형성하였다. 최초에, Ag 및 Sn의 증발원을 구비한 전자 빔 증착 장치에 의해, 질화 알루미늄 기판(52) 표면에 형성한 전극층(53)에 땜납층(54)를 형성하였다. 상기 땜납층(54)의 조성은, 그 표면측(54A) 및 배면 측(54B)의 조성을, 각각 Ag: Sn(원소비) = 6: 94 및 Ag: Sn = 14: 86이 되도록 경사지게 형성하고, 그 두께는 10㎛로 하였다.
다음에, 박리액으로서 아세톤을 사용하여 리프트 오프 공정을 행하고, 땜납층(54)의 패턴을 형성하고, 마지막으로, 얻어진 질화 알루미늄 기판(52)을, 다이싱 장치를 사용하여, 1mm × 2mm의 길이로 절단하고, 실시예 9의 서브 마운트(50)를 제조하였다.
다음에, 비교예에 대하여 설명한다.
(비교예 7)
땜납층(54)에는, 그 조성 분포가 불균일하지 않고, Ag: Sn(원소비) = 6: 94의 균일한 조성 분포로 한 점 이외는, 실시예 9와 동일한 공정으로 서브 마운트를 제조하였다.
(비교예 8)
땜납층(54)에는, 조성 분포가 불균일하지 않고, Ag: Sn(원소비) = 14: 86의 균일한 조성 분포로 한 점 이외는, 실시예 9와 동일한 공정으로 서브 마운트를 제조하였다.
다음에, 실시예 9, 비교예 7 및 비교예 8으로 얻은 서브 마운트의 제반 특성에 대하여 설명한다.
최초에, 실시예 9, 비교예 7 및 비교예 8으로 제조한 서브 마운트(1)의 접합시의 땜납층(544)의 기어오름 높이 h를 측정하였다. 도 32는, 땜납층(54)의 기어오름 높이 h를 모식적으로 나타낸 단면도이다. 도시한 바와 같이, 기어오름 높이 h는, 반도체 장치(7)의 전극 하부로부터의 땜납층의 가장 높은 점까지의 높이이다. 땜납층(54)의 기어오름 높이 h의 측정은, 땜납층(54)을 가열하고, 각각의 접합 온도로 반도체 소자를 접합하고, 그 때의 땜납층(54)의 기어오름 높이를 광학 현미경 또는 주사형 전자 현미경으로 측정하였다.
표 7은, 실시예 9, 비교예 7 및 비교예 8의 땜납 기어오름 높이 h의 측정 결과를 나타낸다.


 땜납층 조성 땜납막
두께
(㎛)		 기어오름 높이(최대치)(㎛)
표면측조성
(원소비)		 기판측조성
(원소비)		 접합 온도
220℃ 245℃ 270℃ 295℃ 315℃
실시예9 Ag:Sn = 6:94 Ag:Sn =14:86 10 0 0.9 1.5 4.8 8.7
비교예7 Ag:Sn = 6:94 Ag:Sn = 6:94 10 0 8.2 9.1 9.1 9.4
비교예8 Ag:Sn= 14:86 Ag:Sn =14:86 10 0 0 0 0.5 8.2
표 7로부터 명백한 바와 같이, 실시예 9에서는, 접합 온도를 220에서 315℃까지 변화시킨 때에, 270℃에서부터 접합할 수 있는 것을 알았다. 245℃, 270℃, 295℃ 및 315℃에서의 땜납 기어오름 높이 h는, 각각, 0.9㎛, 1.5㎛, 4.8㎛ 및 8.7㎛이었다.
한편, 비교예 7의 경우에는, 245℃에서부터 접합할 수 있는 것을 알았다. 245℃, 270℃, 295℃ 및 315℃에서의 땜납 기어오름 높이 h는, 각각, 8.2㎛, 9.1㎛, 9.1㎛ 및 9.4㎛가 되었다. 비교예 7의 땜납층(54)이 균일한 조성이므로, 245℃ 내지 315℃ 범위 내의 온도에서는, 실시예 9와 비교하여, 땜납 기어오름 높이 h는 크게 되었다.
또한, 비교예 8의 경우에는, 땜납층 조성의 Ag량이 많으므로 융점이 높고, 290℃가 될 때까지 접합할 수 없다. 그리고, 295℃ 및 315℃에서의 땜납 기어오름 높이 h는, 각각, 0.5㎛ 및 8.2㎛가 되는 것을 알았다.
실시예 9, 비교예 7 및 비교예 8의 서브 마운트의 반도체 소자와의 땜납 접합성에 대하여 설명한다.
땜납 접합 강도를 조사하기 위해, 가열 장치에 의해, 서브 마운트(50)의 땜납층(54)을 융해시킨 후에, 반도체 소자(7)를 상부로부터 접합하고, 접합시킨 후에 냉각하고 샘플을 제작하고, 평가용 테이프에 의한 테이프 박리 테스트와, 박리 상태의 관찰을 행하였다. 테이프 박리 테스트는, 일반적으로 금속의 밀착 강도 측정에 사용되는 방법과 동일하며, 사용하는 테이프는 일정한 점착력을 가지는 것을 사용하였다. 접합한 반도체 소자(7)의 전극 중, 테이프 박리 테스트에 의해 박리가 일어난 것을 접합 불량으로 하고, 불량 개수의 비율을 가지고 접합 상태로 하였다. 반도체 소자(7)로서 전극이 길이가 300㎛의 치수를 가지는 발광 다이오드를 사용하고, 샘플 개수는, 실시예 9, 비교예 7 및 비교예 8 모두 각각 100개로 하였다.
표 8에 나타낸 바와 같이, 실시예 9에서는, 접합 온도가 220℃ 및 245℃에서는 테이프 박리율이, 각각 97% 및 19%이지만, 270℃에서 315℃까지의 각각의 온도에서의 테이프 박리율은 생기지 않았다.
또한, 비교예 7에서는, 접합 온도가 220℃에서는 테이프 박리율이 97%이지만, 245℃에서 315℃까지의 각각의 온도에서의 테이프 박리율은 생기지 않았다. 한편, 비교예 8에서는, 접합 온도가, 225℃ 및 245℃에서는 테이프 박리율이 100%로 접합하지 못하고, 270℃ 및 295℃에서는, 각각 95% 및 35%로 되고, 315℃에서 0%, 즉, 테이프 박리없이 접합할 수 있었다.


 땜납층 조성 땜납막
두께
(㎛)		 테이프 박리율(%)
표면측조성
(원소비)		 기판측조성
(원소비)		 접합 온도
220℃ 245℃ 270℃ 295℃ 315℃
실시예9 Ag:Sn = 6:94 Ag:Sn =14:86 10 97 19 0 0 0
비교예7 Ag:Sn = 6:94 Ag:Sn = 6:94 10 97 0 0 0 0
비교예8 Ag:Sn= 14:86 Ag:Sn =14:86 10 100 100 95 35 0
상기 실시예 9, 비교예 7 및 비교예 8에 의하면, 서브 마운트(50)에서, 발광 다이오드(7)를 접합하기 위해 땜납층(54)의 조성을 깊이 방향으로 변화시키고, 불균일한 조성 분포를 갖게 함으로써, 접합 온도를 315℃까지 허용한 경우에는, 실시예 9에서는, 270 ∼ 315℃의 온도폭(45℃)의 사이에서 접합할 수 있었다. 비교예 7에서는, 245 ∼ 315℃의 온도폭(70℃)의 사이에서 접합할 수 있는데 비해, 비교예 8에서는 315℃에서만 접합할 수 있는 것이 판명되었다. 또한, 실시예 9의 경우에는, 테이프 박리가 생기지 않는 접합 온도의 어느 쪽에서도, 땜납 기어오름 높이 h를 비교예 8 및 비교예 9의 경우보다 작게 할 수 있었다. 특히, 접합 온도가 270℃에서는, 실시예 9의 땜납 기어오름 높이 h가 1.5㎛인데 비해, 비교예 8에서는 약 9㎛정도이다.
이와 같이, 실시예 9에서는, 반도체 소자(7)와 땜납층(54)과의 접합 온도 범위를 넓게 할 수 있고, 또한, 접합이 가능한 범위의 저온으로 하면, 비교예 7에 비해 땜납 기어오름 높이 h를 작게 할 수 있다.
본 발명은, 상기 실시예에 기재된 발광 다이오드, GaAs-GaAlAs계의 DH 구조, 칩 구조 및 패키지 구조로 한정되는 것은 아니고, 배면 전극을 포함하는 반도체 장치나 서브 마운트를 포함하는 반도체 장치라면 적용할 수 있고, 특허 청구의 범위에 기재한 발명의 범위 내에서 각종 변형이 가능하며, 이들도 본 발명의 범위 내에 포함되는 것은 말할 필요도 없다. 예를 들면, 합금 재료의 조합이나 그 조성은 Au-Sn에 한정되지 않고, 또한, 합금에서의 불균일한 조성 분포는 실시예의 Ag-Sn에 한정되지 않는다. 반도체 장치는, 스템을 사용한 발광 다이오드만으로 한정되지 않고, 각종 리드 프레임이나 표면 실장 패키지를 사용한 반도체 장치에 사용할 수 있는 것은 분명하다.
본 발명에 따르면, 반도체 장치의 성능이나 수명을 향상시킬 수 있다. 또한, 양호한 양산성으로 저비용으로 제조할 수 있다.
또한, 본 발명에 따르면, 융해 개시 온도, 땜납 보호층의 융해 개시 온도, 완전 융해 온도의 모든 온도가 낮아져서, 접합 온도를 저감시킬 수 있다.
또한, 본 발명에 따르면, 반도체 소자를 탑재했을 때 접합 불균일이 작은 서브 마운트를 얻을 수 있다.
또한, 본 발명에 따르면, 제조 공정의 단축과 제조 비용의 저감화를 도모할 수 있다.
또한, 본 발명에 따르면, 접합하는 반도체 소자에 대한 땜납 기어오름 높이가 작은 서브 마운트를 얻을 수 있다. 따라서, 땜납 기어오름 높이가 커질 때 생기기 쉬운 단락을 효과적으로 방지할 수 있다.
1, 10, 20, 30, 40, 42, 44, 50: 서브 마운트
2, 12, 22, 32, 52: 서브 마운트 기판
3, 3a, 3b, 35, 35a, 35b: 기판 보호층
4, 4a, 4b, 15, 33, 33a, 33b: 전극층
5, 5a, 5b, 13, 34, 34a, 34b: 땜납층
5c, 24a, 34c: 땜납층이 벗겨진 영역
5d, 24b: 벗겨진 땜납층
7: 반도체 장치(발광 다이오드)
14, 38: 땜납 보호층
23, 53: 소자 탑재 측의 전극층
24, 54: 소자 탑재 측의 땜납층
25, 55: 금속 방열체측의 전극층
26, 56: 금속 방열체측의 땜납층
31, 51: 분할 전의 서브 마운트 기판
36, 36a, 36b: 밀착층
37, 57: 다이싱 라인

Claims (6)

  1. 서브 마운트 기판 상에 땜납층을 피착(被着)하고, 상기 땜납층에서 반도체 소자를 접합하는 서브 마운트로서,
    상기 땜납층을 구성하는 원소의 조성비가 땜납층의 깊이 방향으로 변화하고 있는,
    서브 마운트.
  2. 제1항에 있어서,
    상기 땜납층의 조성비는, 상기 반도체 소자를 접합하는 표면 측의 융점이 그 배면 측의 융점보다 낮게 되도록, 땜납층의 깊이 방향으로 변화하고 있는, 서브 마운트.
  3. 제2항에 있어서,
    상기 땜납층의 표면 측의 융점과 배면 측의 융점의 차이가 10℃보다 큰, 서브 마운트.
  4. 제1항 내지 제3항 중 어느 한 항에 있어서,
    상기 땜납층을 구성하는 재료는, Au, Ag, Cu, Zn, In, Bi, Fe, Pb, Ti, Al, Sb, Ni 중 적어도 1종류 이상 포함하는 금속 재료와, Sn과의 합금인, 서브 마운트.
  5. 제1항에 있어서,
    상기 서브 마운트 기판을 구성하는 재료는, 질화 알루미늄, 탄화규소, 실리콘 중 어느 하나인, 서브 마운트.
  6. 복수개의 구성 원소로 이루어지는 땜납층을 서브 마운트 기판 상에 피착하고, 상기 땜납층에 반도체 소자를 접합하는 서브 마운트의 제조 방법으로서,
    상기 땜납층을, 땜납층의 구성 원소마다 증착함으로써 땜납층의 깊이 방향으로 조성비를 변화시켜서 성막하는,
    서브 마운트의 제조 방법.
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Families Citing this family (24)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI514522B (zh) 2005-03-18 2015-12-21 Dowa Electronics Materials Co 副載置片及其製造方法
EP2009971B1 (en) * 2006-04-17 2015-01-07 DOWA Electronics Materials Co., Ltd. Solder layer, substrate for device junction utilizing the same, and process for manufacturing the substrate
JP5526336B2 (ja) * 2007-02-27 2014-06-18 Ｄｏｗａエレクトロニクス株式会社 半田層及びそれを用いたデバイス接合用基板並びにその製造方法
JP5160201B2 (ja) 2007-11-20 2013-03-13 株式会社豊田中央研究所 はんだ材料及びその製造方法、接合体及びその製造方法、並びにパワー半導体モジュール及びその製造方法
CN102201524A (zh) * 2010-03-24 2011-09-28 旭硝子株式会社 发光元件用基板及发光装置
CN105720180B (zh) 2010-04-09 2018-05-29 罗姆股份有限公司 Led模块
US9346114B2 (en) 2010-04-28 2016-05-24 Aerojet Rocketdyne Of De, Inc. Substrate having laser sintered underplate
US8518748B1 (en) 2011-06-29 2013-08-27 Western Digital (Fremont), Llc Method and system for providing a laser submount for an energy assisted magnetic recording head
US8288204B1 (en) 2011-08-30 2012-10-16 Western Digital (Fremont), Llc Methods for fabricating components with precise dimension control
US8665677B1 (en) 2011-12-19 2014-03-04 Western Digital (Fremont), Llc Disk drive magnetic read head with affixed and recessed laser device
US9530722B2 (en) 2012-09-07 2016-12-27 Hitachi Automotive Systems, Ltd. Semiconductor device and production method for same
US9475151B1 (en) 2012-10-30 2016-10-25 Western Digital (Fremont), Llc Method and apparatus for attaching a laser diode and a slider in an energy assisted magnetic recording head
CN103140026B (zh) * 2013-02-04 2015-12-02 深圳市佳捷特陶瓷电路技术有限公司 陶瓷覆铜板及其制备方法
US9431037B2 (en) 2013-03-12 2016-08-30 Western Digitatl (Fremont), LLC Systems and methods for monitoring the power of a light source utilized in energy-assisted magnetic recording
KR20160003078A (ko) * 2013-05-03 2016-01-08 허니웰 인터내셔날 인코포레이티드 무연 솔더 접속을 위한 리드 프레임 구조체
CN103280517B (zh) * 2013-06-05 2015-12-02 广州市鸿利光电股份有限公司 一种led共晶工艺方法
JP2015046491A (ja) 2013-08-28 2015-03-12 住友電気工業株式会社 ワイドバンドギャップ半導体装置および半導体モジュールの製造方法、ならびにワイドバンドギャップ半導体装置および半導体モジュール
EP2889903A1 (en) * 2013-12-24 2015-07-01 Nxp B.V. Die with a multilayer backside interface layer for solder bonding to a substrate and corresponding manufacturing method
US9042048B1 (en) 2014-09-30 2015-05-26 Western Digital (Fremont), Llc Laser-ignited reactive HAMR bonding
CN105919754A (zh) * 2016-06-20 2016-09-07 中山元其健康管理有限公司 一种自调节舱体的软体氧舱
JP7168280B2 (ja) * 2018-06-26 2022-11-09 住友電工デバイス・イノベーション株式会社 半導体装置、および、半導体チップの搭載方法
WO2020111256A1 (ja) * 2018-11-30 2020-06-04 京セラ株式会社 配線基板、電子装置及び電子モジュール
JP7237687B2 (ja) * 2019-03-28 2023-03-13 京セラ株式会社 配線基板、電子装置及び電子モジュール
CN113079626A (zh) * 2021-03-18 2021-07-06 扬州国宇电子有限公司 一种陶瓷基板薄膜电路结构及其制备方法

Family Cites Families (25)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS59159583A (ja) * 1983-03-02 1984-09-10 Hitachi Ltd 半導体発光装置
JPH063815B2 (ja) 1983-09-30 1994-01-12 株式会社日立製作所 光半導体素子用サブマウント
US5248376A (en) * 1985-04-02 1993-09-28 Fujitsu Limited Process for thermal-etching treatment of compound semiconductor substrate used in molecular beam epitaxy and apparatus for performing same
JPH0831654B2 (ja) 1987-11-25 1996-03-27 三菱電機株式会社 半導体レーザ装置用サブマウント
JPH01138777A (ja) 1987-11-25 1989-05-31 Mitsubishi Electric Corp 光半導体素子用サブマウント
US5217589A (en) * 1991-10-03 1993-06-08 Motorola, Inc. Method of adherent metal coating for aluminum nitride surfaces
US6861159B2 (en) * 1992-03-27 2005-03-01 The Louis Berkman Company Corrosion-resistant coated copper and method for making the same
JPH063815A (ja) 1992-06-19 1994-01-14 Fuji Photo Film Co Ltd 印刷版用ポジ型感光性組成物
JPH0661277A (ja) * 1992-08-05 1994-03-04 Ryoden Semiconductor Syst Eng Kk 半導体素子の接合方法
JPH0831654A (ja) 1994-07-21 1996-02-02 Meidensha Corp 静止誘導機器のガス圧力調整装置
US5622305A (en) * 1995-05-10 1997-04-22 Lucent Technologies Inc. Bonding scheme using group VB metallic layer
US6327289B1 (en) * 1997-09-02 2001-12-04 Matsushita Electric Industrial Co., Ltd. Wavelength-variable semiconductor laser, optical integrated device utilizing the same, and production method thereof
JPH11186295A (ja) * 1997-12-17 1999-07-09 Mitsubishi Electric Corp ハンダ付け方法
JP3718380B2 (ja) 1999-08-18 2005-11-24 株式会社日立製作所 はんだ接続構造を有する回路装置およびその製造方法
US20050022839A1 (en) * 1999-10-20 2005-02-03 Savas Stephen E. Systems and methods for photoresist strip and residue treatment in integrated circuit manufacturing
JP3327277B2 (ja) * 1999-12-03 2002-09-24 住友電気工業株式会社 表面温度センサヘッド
DE19962977B4 (de) * 1999-12-24 2012-03-08 Picanol N.V. Webschaft für eine Webmaschine
JP4409041B2 (ja) 2000-04-19 2010-02-03 株式会社東芝 サブマウント材
JP3982284B2 (ja) * 2002-03-06 2007-09-26 住友電気工業株式会社 サブマウントおよび半導体装置
CN1224098C (zh) * 2002-03-11 2005-10-19 光磊科技股份有限公司 固态发光装置封装的散热构件及其制造方法
JP4034107B2 (ja) * 2002-04-17 2008-01-16 株式会社ルネサステクノロジ 半導体装置
JP3509809B2 (ja) 2002-04-30 2004-03-22 住友電気工業株式会社 サブマウントおよび半導体装置
TWI229911B (en) * 2003-12-16 2005-03-21 Univ Nat Central Method for controlling the bond microstructures
JP4403920B2 (ja) * 2004-08-20 2010-01-27 Ｔｄｋ株式会社 剥離層用ペーストの製造方法及び積層型電子部品の製造方法
TWI514522B (zh) 2005-03-18 2015-12-21 Dowa Electronics Materials Co 副載置片及其製造方法

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Publication number Publication date
US8581106B2 (en) 2013-11-12
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US20090207580A1 (en) 2009-08-20
EP2521173A2 (en) 2012-11-07
US20120012373A1 (en) 2012-01-19
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