KR20100032407A - 반도체 장치 및 그 제조 방법, 및 표시 장치 및 그 제조 방법 - Google Patents

반도체 장치 및 그 제조 방법, 및 표시 장치 및 그 제조 방법 Download PDF

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이와오 야기
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Abstract

반도체 장치(19-1)는 기판(1) 상에 설치된 소스 전극(3s) 및 드레인 전극(3d)과, 소스 전극(3s) 및 드레인 전극(3d)의 단부와 이들 전극(3s-3d)간에 도달하는 제1 개구(5a)를 구비하여 기판(1) 상에 설치된 절연성의 격벽(5)과, 격벽(5)의 상부로부터 성막된 반도체층(7)으로 이루어지고, 격벽(5) 상에 있어서의 반도체층(7)과는 분단된 상태에서 제1 개구(5a)의 저부에 형성된 채널부 반도체층(7a)과, 채널부 반도체층(7a)을 포함하는 반도체층(7) 상으로부터 전면에 성막된 게이트 절연막(9)과, 채널부 반도체층(7a) 상에 포개지는 상태로 게이트 절연막(9) 상에 설치된 게이트 전극(11a)을 구비한다.

Description

반도체 장치 및 그 제조 방법, 및 표시 장치 및 그 제조 방법{SEMICONDUCTOR DEVICE, SEMICONDUCTOR DEVICE MANUFACTURING METHOD, DISPLAY DEVICE AND DISPLAY DEVICE MANUFACTURING METHOD}
본 발명은, 특히 미세하게 패터닝된 박막의 반도체층을 구비한 반도체 장치와 그 제조 방법, 나아가 이 반도체 장치를 사용한 표시 장치 및 그 제조 방법에 관한 것이다.
박막 트랜지스터(thin film transistor)는 전자 회로, 특히 액티브 매트릭스 구동의 플랫형 표시 장치에 있어서의 화소 트랜지스터로서 널리 사용되고 있다. 최근, 이러한 박형의 반도체 장치에 사용하는 반도체층으로서, 유기 재료를 사용하는 것이 주목받고 있다. 유기 재료를 반도체층에 사용한 박막 트랜지스터, 즉 유기 박막 트랜지스터(Organic Thin Film Transistor: OTFT)는 무기 재료를 반도체층에 사용한 구성과 비교하여 반도체층을 저온에서 성막하는 것이 가능하다. 이로 인해, 대면적화에 유리함과 함께, 플라스틱 등의 내열성이 없는 유연한 기판 상에의 형성도 가능하고, 다기능화 함께 저비용화도 기대되고 있다.
이상과 같은 유기 박막 트랜지스터는 기판 상에 소스 전극 및 드레인 전극, 반도체층을 형성하고, 이들을 덮는 게이트 절연막 상에 게이트 전극을 설치하여 이루어지는 톱 게이트형으로 하는 것이 미세화에 대해 유리하다. 이는, 베이스에 요철이 없는 평탄한 기판면 상에 있어서 소스/드레인 전극의 형성이 행해지므로, 도포계 재료를 사용한 인쇄법을 적용하여 소스/드레인 전극을 형성한 경우라도, 소스 전극-드레인 전극간의 거리를 고정밀도로 제어할 수 있어, 트랜지스터 특성의 양호한 박막 트랜지스터를 얻는 것이 가능하기 때문이다.
이러한 톱 게이트형의 유기 박막 트랜지스터의 제작에 있어서는, 예를 들어 소스/드레인 전극을 형성한 기판 상에 소스 전극-드레인 전극 사이를 노출하는 개구부를 구비한 절연성의 격벽을 설치한다. 다음에, 잉크젯 등의 인쇄법에 의해 격벽의 개구부 내에 유기 반도체층 및 게이트 절연막을 순서대로 패턴 형성하고, 또한 게이트 절연막 및 격벽 상에 게이트 전극 및 게이트 전극으로부터 연장 설치된 게이트 배선을 형성한다. 또한, 톱 게이트형의 유기 박막 트랜지스터를 화소 트랜지스터로서 사용한 표시 장치는 유기 박막 트랜지스터를 덮는 상태에서 보호막을 형성하고, 이 보호막 상으로 화소 전극을 인출하여 배선한다(이상, 하기 특허 문헌 1 참조).
이상과 같은 톱 게이트형의 유기 박막 트랜지스터를 사용한 표시 장치에서는, 박막 트랜지스터 상에 포개어 배선된 화소 전극의 전위가 유기 반도체층에 영향을 미치는 일이 없다. 이로 인해, 유기 박막 트랜지스터를 안정되게 동작시키는 것이 가능하다. 이는 표시 장치 이외라도, 예를 들어 톱 게이트형의 유기 박막 트랜지스터 상에 상층 배선을 적층 형성하여 이루어지는 반도체 장치에 있어서 동일하다.
특허 문헌 1: 일본 특허 공개 제2006-114862호 공보(특히 도 2 및 관련 기재 부분 참조)
그러나, 모든 유기 반도체 재료가 잉크젯으로 형성할 수 있는 것은 아니며, 일반적인 유기 반도체 재료의 성막 방법으로서 진공 증착이 사용되는 경우가 있다. 진공 증착법을 이용한 경우, 반도체층의 패턴 성막에 메탈 마스크가 사용되는 경우가 있고, 이 경우 대면적의 기판 상에 위치 정밀도 양호하게 패턴 형성을 행하는 것도 곤란하였다. 또한, 유기 반도체층 형상에 레지스트 패턴을 형성하여 에칭을 행하는 경우에는, 레지스트 그 자체나 레지스트 패턴의 제거에 사용하는 레지스트 박리액이 유기 반도체층에도 데미지를 주기 때문에, 유기 반도체층 중의 리크 전류의 증가나 이동도의 저하나 임계치 시프트 등, 반도체 특성의 열화를 수반하는 문제가 있었다.
또한, 박막 트랜지스터를 사용한 표시 장치에 있어서는, 박막 트랜지스터와 동일한 구성 요소에서 용량 소자 등의 다른 소자가 설치된다. 이로 인해, 게이트 절연막은 다른 소자를 구성하는 요소로서, 유기 반도체층 및 격벽의 상부를 포함하는 전면 상에 성막되는 경우가 있다. 또한, 게이트 절연막은 박막 트랜지스터의 부분 이외에 있어서도 층간 절연막으로서 사용되는 경우도 있다. 이러한 경우, 반도체층이나 다른 절연막 등의 다양한 재료층이 혼재하는 표면 상에 게이트 절연막을 성장시켜야만 한다. 그런데, 유기 재료로 이루어지는 반도체층 상에의 게이트 절연막 등의 박막 성장은 그 재료의 수가 적은 등의 점에서 발전 중에 있다. 따라서, 이러한 유기 재료로 이루어지는 반도체층을 포함하는 다양한 재료층이 혼재하는 표면 상에 성막되는 게이트 절연막은 절연 특성이 국소적으로 상이하고, 메탈간의 단락 등을 일으킬 가능성이 있다.
따라서 본 발명은, 미세화된 반도체층과 함께 균일하게 성막된 게이트 절연막을 구비하고, 이에 의해 소자 구조의 미세화와 함께 신뢰성의 향상이 도모된 반도체 장치 및 그 제조 방법을 제공하는 것, 나아가 이 반도체 장치를 사용함으로써 고정밀한 표시가 가능하며 신뢰성의 향상이 도모된 표시 장치 및 그 제조 방법을 제공하는 것을 목적으로 한다.
이러한 목적을 달성하기 위한 본 발명의 반도체 장치는, 기판 상에 소스 전극 및 드레인 전극이 설치되고, 또한 소스 전극 및 드레인 전극 사이에 기판에 도달하는 제1 개구를 갖고, 또한 소스 전극의 중앙부 및 드레인 전극의 중앙부에 소스 전극 및 드레인 전극에 도달하는 제2 개구를 갖는 절연성의 격벽이 설치되어 있다. 또한, 제1 개구 저부에는 채널부 반도체층이 형성되어 있다. 그리고, 채널부 반도체층을 포함하는 제1 개구와 제2 개구를 덮도록 격벽 상에는 게이트 절연막이 형성되고, 이 채널부 반도체층 상에 포개지는 상태로 게이트 절연막 상에 게이트 전극이 설치되어 있다. 또한, 격벽 상에는 반도체층이 형성되어 있다.
이러한 구성의 반도체 장치는 격벽의 하부에 채널부 반도체층이 형성되어 있고, 또한 격벽의 상부에 반도체층이 형성되어 있다. 이로 인해, 이들 반도체층은 격벽 상으로부터의 성막에 의해 미세하게 분단되어 패터닝된 것으로서 형성되고, 이 상부에 성막된 게이트 절연막은 대부분에 있어서 채널부 반도체층을 포함하는 반도체층 상에 형성되게 되고, 동일한 기초 상에 균일한 막질로 형성된 것이 된다.
또한 본 발명의 표시 장치는, 상술한 본 발명의 반도체 장치의 구성에 있어서, 게이트 절연막 및 게이트 전극을 덮는 층간 절연막이 구비되어 있다. 그리고, 이 층간 절연막 상에는, 격벽 상의 반도체층에 대해 절연성을 유지한 상태에서 제2 개구 내에 형성된 접속 구멍을 통해 소스 전극 또는 드레인 전극에 접속된 화소 전극이 설치되어 있다.
이러한 표시 장치이면, 층간 절연막 상의 화소 전극은 격벽 상의 전면에 잔존하는 상태에서 형성된 반도체층에 대해 절연성을 유지하여 설치된 것이 된다. 게다가, 화소 전극을 반사 재료로 구성함으로써, 이 화소 전극 하의 반도체층에는 영향을받지 않고, 화소 전극에서 반사시킨 표시광이 취출된다.
또한 본 발명은 이러한 구성의 반도체 장치의 제조 방법 및 표시 장치의 제조 방법이기도 하고, 상술한 각 부재를 기판 상에 소스 전극 및 드레인 전극측으로부터 순서대로 형성하는 방법이다. 그리고 특히, 채널부 반도체층의 형성에 있어서는, 격벽 상부로부터의 반도체층의 성막에 의해 당해 격벽 상부와는 분단된 상태에서 제1 개구의 저부에 당해 반도체층으로 이루어지는 채널부 반도체층을 형성한다.
이상 설명한 바와 같이 본 발명에 따르면, 리소그래피법에 의하지 않고 격벽 상으로부터의 성막에 의해 미세하게 분단되어 패터닝된 채널부 반도체층을 구비함으로써 소자 구조의 미세화를 도모하는 것이 가능해진다. 게다가, 균일하게 성막된 게이트 절연막이 구비됨으로써, 게이트 절연막의 상방에 형성되는 배선이나 게이트 전극, 또는 게이트 절연막의 상하에 배치되는 도전층간의 리크가 방지되어, 반도체 장치의 신뢰성의 향상을 도모하는 것이 가능해진다. 또한, 상술한 바와 같이 미세화가 도모된 소자에 화소 전극을 접속시킨 구성에 의해 화소의 점유 면적의 축소화가 도모되어 고정밀의 표시가 가능하고, 또한 신뢰성이 높은 표시 장치를 실현하는 것이 가능해진다.
도 1은 반도체 장치에 관한 실시 형태의 제1 예를 설명하는 단면 공정도(첫 번째).
도 2는 반도체 장치에 관한 실시 형태의 제1 예를 설명하는 단면 공정도(두 번째).
도 3은 인버터 회로의 회로도.
도 4는 실시 형태의 제1 예를 적용한 인버터 회로의 구성을 설명하는 도면.
도 5는 실시 형태의 제1 예를 적용한 다른 인버터 회로의 구성을 설명하는 도면.
도 6은 반도체 장치에 관한 실시 형태의 제1 예의 변형예를 도시하는 단면도.
도 7은 반도체 장치에 관한 실시 형태의 제2 예를 설명하는 단면 공정도.
도 8은 반도체 장치에 관한 실시 형태의 제3 예를 설명하는 단면 공정도.
도 9는 반도체 장치에 관한 실시 형태의 제4 예를 설명하는 단면 공정도.
도 10은 반도체 장치에 관한 실시 형태의 제5 예를 설명하는 단면 공정도.
도 11은 반도체 장치에 관한 실시 형태의 제6 예를 설명하는 단면 공정도.
도 12는 제6 예의 반도체 장치를 적용한 인버터 회로의 구성을 설명하는 도면.
도 13은 실시 형태에서 설명하는 액정 표시 장치의 회로 구성을 도시하는 도면.
도 14는 본 발명을 적용한 액정 표시 장치에 관한 실시 형태를 설명하는 주요부 단면도.
도 15는 도 14의 액정 표시 장치에 있어서의 구동 기판측의 4화소분의 평면도.
도 16은 실시 형태에서 설명하는 유기 EL 표시 장치의 회로 구성을 도시하는 도면.
도 17은 본 발명을 적용한 유기 EL 표시 장치에 관한 실시 형태를 설명하는 주요부 단면도.
이하, 본 발명의 반도체 장치 및 표시 장치의 실시 형태를 도면에 기초하여 상세하게 설명한다. 또한, 반도체 장치에 관한 각 실시 형태에 있어서는, 제조 공 정순에 따라서 구성을 설명한다.
<반도체 장치-1>
우선, 도 1 내지 도 3을 이용하여, 본 발명의 반도체 장치에 관한 실시 형태의 제1 예를 설명한다.
우선 도 1의 (1)에 도시하는 바와 같이, 절연성의 기판(1)을 준비한다. 이 기판(1)은, 특별히 재료가 한정되지 않고, 예를 들어 유리 등의 단단한 재료이어도 되고, 폴리에테르술폰(PES)이나 폴리에틸렌나프탈레이트(PEN)와 같은 부드러운 플라스틱 재료이어도 된다. 또한, 이후에 설명하는 각 부재의 지지 기판으로 생각하면, 전술한 유리 기판이나 플라스틱 기판 상에 보호막이나 버퍼층이 형성된 구성이어도 된다. 예를 들어, 유리 기판 상에 질화실리콘(SiNx) 박막이 가스 배리어의 목적으로 부착되어 있는 구성이나, 플라스틱의 필름 기판 상에 질화실리콘(SiNx) 박막이나, 표면 보호 및 평탄화용 아크릴계 박막 등이 형성되어 있는 구성이어도 된다.
다음에, 기판(1) 상에 소스 전극(3s) 및 드레인 전극(3d)을 형성한다. 소스 전극(3s) 및 드레인 전극(3d)의 패턴 형성은, 예를 들어 잉크젯법, 마이크로콘택트법, 또는 스크린 인쇄법 등의 인쇄법이나, 포토리소그래피법을 적용하여 행해진다.
예를 들어, 보다 미세한 소스 전극(3s) 및 드레인 전극(3d)을 고정밀도로 형성하기 위해서는, 리소그래피법을 적용한 패턴 형성을 행하는 것이 바람직하다. 이 경우, 성막한 전극 재료층을 리소그래피법에 의해 형성한 레지스트 패턴을 마스크에 사용하여 패턴 에칭한다. 전극 재료층으로서는, 예를 들어 알루미늄(Al), 금(Au), 금(Au)과 크롬(Cr)의 적층막, 은(Ag), 팔라듐(Pd), 몰리브덴(Mo), 나아가 인듐-주석 산화물(ITO) 등, 유기물/무기물, 단체/화합물 등에 관계없이, 도전성이 양호한 재료가 사용된다. 또한 이들 재료막이 적층 구조이어도 된다.
계속해서, 도 1의 (2)에 도시하는 바와 같이, 소스 전극(3s)/드레인 전극(3d)이 형성된 기판(1) 상에 절연성의 격벽(5)을 형성한다. 이 격벽(5)은 제1 개구(5a)와 제2 개구(5b)를 구비하여 형성되어 있다. 제1 개구(5a)는 소스 전극(3s) 및 드레인 전극(3d)의 단부와 이들 전극(3s, 3d)간에 있어서의 기판(1)에 도달하는 형상으로 형성된다. 제2 개구(5b)는 소스 전극(3s) 또는 드레인 전극(3d)의 적어도 한쪽에 도달하도록 형성된다. 여기서는, 일례로서 소스 전극(3s) 및 드레인 전극(3d)에 도달하는 2개의 제2 개구(5b)를 도시하였다.
또한, 이 격벽(5)은 다음 공정에서 성막하는 반도체층이 격벽(5)의 상부와 하부로 분단되도록 구성되어 있는 것이 중요하다. 이러한 격벽(5)은 반도체층보다도 충분히 두꺼운 막 두께를 구비하고 있으며, 또한 제1 개구(5a) 및 제2 개구(5b)의 측벽이 수직이거나, 보다 바람직하게는 개구 상부를 향해 개구 직경이 좁아지도록 경사시킨 역테이퍼 형상인 것으로 한다.
이러한 격벽(5)에 있어서의 제1 개구(5a) 및 제2 개구(5b)의 측벽 형상은, 도 1의 (3)에 도시하는 바와 같이 경사 각도가 대략 균일하게 유지된 역테이퍼 형상이어도 된다. 또한 도 1의 (4) 및 도 1의 (5)에 도시하는 바와 같이, 적층막으로 구성된 격벽(5)에 있어서, 하층막일수록 개구 폭을 넓게 한 구성이어도 된다. 또한, 다음에 형성되는 반도체층이 격벽(5)의 상부와 하부로 분단되는 것이면, 도 1의 (6)에 도시하는 바와 같이 제1 개구(5a) 및 제2 개구(5b)의 측벽 형상은 상부만이 역테이퍼 형상이어도 된다.
이상과 같은 격벽(5)의 제작 방법으로서는, 예를 들어 감광성 수지를 사용하여 광 패터닝에 의해 제작하는 방법이나, 절연성 박막의 형성과 에칭을 병용하여 제작하는 방법 등을 들 수 있다. 절연성 박막으로서는, 예를 들어 PMMA 등의 수지, 질화실리콘(SiNx)이나 산화실리콘(SiOx) 등의 무기 절연막이 사용된다.
그리고, 도 1의 (3)과 같은 격벽(5)이면, 감광성 수지를 사용하여 노광 조건을 조정한 리소그래피를 행함으로써, 측벽을 역테이퍼 형상으로 한 개구(5a, 5b)를 갖는 격벽(5)이 형성된다. 또한, 도 1의 (5), 도 1의 (6)과 같은 다층 구조를 갖는 격벽도 같은 방법으로 제작할 수 있다. 예를 들어, 광 감광성 수지를 사용하여 이를 실현하는 경우에는, 첫 번째 층의 하층막과 그 상층인 두 번째 층의 막에 감광성의 차이를 갖게 하면 된다. 또한, 첫 번째 층에 광 감광성 수지를 사용하고, 두 번째 층에는 첫 번째 층의 감광성 수지에 대해 선택적으로 패터닝할 수 있는 재료를 사용해도 된다. 또한, 절연성 박막의 형성과 에칭을 병용하는 경우에는, 첫 번째 층과 두 번째 층에 에칭 선택성을 갖게 하면 된다.
이상과 같은 격벽(5)을 형성한 후에는, 도 1의 (7)에 도시하는 바와 같이, 격벽(5)의 상방으로부터 반도체층(7)을 성막함으로써, 격벽(5) 상과는 분단된 상태에서 제1 개구(5a)의 저부에 반도체층(7)으로 이루어지는 채널부 반도체층(7a)을 형성한다. 여기서는 예를 들어, 진공 증착법에 의해 기판(1) 상의 전면에 반도체층(7)을 성막한다. 또한, 이에 의해 제2 개구(5b)의 저부에도 격벽(5) 상의 반도체층(7)과는 분단된 형상의 반도체층(7)이 형성되게 된다.
이 반도체층(7)은, 예를 들어 펜타센, 섹시티오펜 등의 티오펜 올리고머, 폴리티오펜 등의 유기 반도체로 이루어진다. 또한, 잉크젯법 등 패터닝과 성막이 동시에 가능한 방법을 이용하는 경우에는, 격벽(5)에 있어서의 제1 개구(5a)의 저면에만 선택적으로 반도체층(7)을 형성하고, 이를 채널부 반도체층(7a)으로 해도 된다.
다음에, 도 2의 (1)에 도시하는 바와 같이 반도체층(7)이 성막된 기판(1) 상의 전면에 게이트 절연막(9)을 성막한다. 게이트 절연막(9)은 산화실리콘이나 질화실리콘 등의 무기 재료막, 나아가 폴리파라크실릴렌, 폴리비닐알코올, 폴리비닐페놀, 나아가 폴리메타크릴산메틸(PMMA) 등의 유기 재료막이 사용된다.
그 후, 도 2의 (2)에 도시하는 바와 같이 게이트 절연막(9), 및 제2 개구(5b) 저부의 반도체층(7)에, 소스 전극(3s) 및 드레인 전극(3d)에 도달하는 접속 구멍(9a)을 형성한다. 이 접속 구멍(9a)은 격벽(5)에 있어서의 제2 개구(5b)의 내측에 있어서, 격벽(5) 상의 반도체층(7)에 대해 절연성을 유지한 위치에 형성되는 것이 바람직하다. 이러한 접속 구멍(9a)은 예를 들어 레지스트 패턴을 마스크에 사용한 에칭에 의해 형성된다.
다음에, 도 2의 (3)에 도시하는 바와 같이, 게이트 절연막(9) 상에 게이트 전극(11a) 및 배선(11b)을 패턴 형성한다. 이 경우, 제1 개구(5a) 내에 있어서 채널부 반도체층(7a)에 포개지는 위치에 게이트 전극(11a)을 형성한다. 또한, 제2 개구(5b)의 저부에 형성한 접속 구멍(9a)을 통해 소스 전극(7s)과 드레인 전극(7d)에 각각 접속된 각 배선(11b)을 형성한다. 이들 게이트 전극(11a) 및 배선(11b)의 형성은, 소스 전극(3s) 및 드레인 전극(3d)의 형성과 같은 재료를 사용하여 동일하게 행해진다.
이상과 같이 하여, 소스 전극(3s) 및 드레인 전극(3d)에 접하여 형성된 채널부 반도체층(7a) 상에 게이트 절연막(9)을 통해 게이트 전극(11a)이 적층된 톱 게이트ㆍ보텀 콘택트형의 박막 트랜지스터(Tr)를 얻을 수 있다. 그리고, 이 박막 트랜지스터(Tr)의 소스 전극(3s) 및 드레인 전극(3d)에 접속된 배선(11b)이 게이트 절연막(9) 상으로 인출된 반도체 장치(19-1)를 얻을 수 있다.
이상의 도면에 도시하는 반도체 장치(19-1)는, 예를 들어 인버터 회로의 일부를 구성하는 것이 된다. 여기서, 인버터 회로는 논리 회로의 기본 회로이며, 도 3의 회로도에 도시하는 바와 같이 적어도 2개의 트랜지스터(Tr1, Tr2)로 구성된다. 이러한 인버터 회로의 형성에는, 각 트랜지스터의 게이트 전극 및 소스 전극, 드레인 전극이 복잡하게 배선되는 경우가 있다.
도 4의 (1)에는, 이상의 실시 형태의 순서로 제작한 반도체 장치(19-1)의 구성을 적용하여 구성되는 인버터 회로의 평면 구성도를 도시한다. 또한, 도 4의 (2)에는, 이 평면 구성도에 대응하는 A-A' 단면도[즉 도 2의 (3)]를 함께 도시한다.
이와 같이, 본 실시 형태의 반도체 장치(19-1)를 적용함으로써, 복잡한 배선 구조를 포함하는 인버터 회로를 구성하는 것도 용이하게 가능하다.
또한, 인버터 회로의 구성은, 도 4에 도시한 구성에 한정되지 않는다. 도 5의 (1)에는, 인버터 회로의 평면 구성도의 다른 예를 나타내고, 도 5의 (2)에는 이 평면 구성도에 있어서의 A-A' 단면도를 함께 나타낸다. 이러한 도 5에 나타내는 구성이어도 대략 동일한 동작을 실현할 수 있고, 실시 형태에서 설명한 순서와 동일하게 하여 제작하는 것이 가능하다. 이것부터 본면, 본 발명이 회로 구성에 높은 범용성을 갖는 것을 의미하고 있다. 또한, 도 5에 있어서는, 도 4와 동일한 구성 요소에 동일한 부호를 부여하고 있다.
이상과 같이 하여 얻어진 구성의 반도체 장치(19-1)에서는, 채널부 반도체층(7a)은 패터닝된 절연성의 격벽(5)의 단차를 이용하여 제1 개구(5a)의 저부에 분단하여 형성된 것이다. 이로 인해, 미세하게 형성된 것으로 할 수 있다.
또한, 채널부 반도체층(7a)을 구성하는 반도체층(7)은 제1 개구(5a) 및 제2 개구(5b)를 구비한 격벽(5) 상으로부터 성막된 것이므로, 격벽(5)의 단차의 상하로 분단된 상태에서 전면에 잔존하고 있다. 이로 인해, 이 상부에 성막된 게이트 절연막(9)은 대부분에 있어서 채널부 반도체층(7a)을 포함하는 반도체층(7) 상에 형성되게 되고, 균일한 막질로 형성된 것이 된다.
이상의 결과, 고정밀의 채널부 반도체층(7a)을 구비한 것에 의해 소자 구조의 미세화를 도모하는 것이 가능하며, 게다가 균일하게 성막된 게이트 절연막(9)이 구비됨으로써, 게이트 절연막(9)의 상방에 형성되는 게이트 전극(11a)-배선(11b)간, 또는 게이트 절연막(9)의 상하에 배치되는 게이트 전극(11a) 및 배선(11b)과 반도체층(7) 사이의 리크가 방지되어, 신뢰성이 높은 반도체 장치(19-1)의 실현을 도모하는 것이 가능하게 된다.
또한, 절연성의 격벽(5) 상에 있어서 배선(5a)을 배치한 구조가 되므로, 배선(11a)과 하층의 소스 전극(3s) 및 드레인 전극(3d)과의 사이의 기생 용량을 작게 할 수 있다. 이에 의해 반도체 장치(19-1)의 동작을 고속화할 수 있다.
또한, 이상 설명한 각 층은 상술한 재료로 구성되는 것에 한정되는 것은 아니다. 또한, 각 층은 기능을 손상시키지 않는 한, 복수의 재료로 이루어지는 다층 구조를 갖고 있어도 된다. 이들 예로서는, 기초와의 밀착성 확보를 위해 전극 하부에의 밀착층의 도입이나, 전극 상에의 에칭 스토퍼층의 도입, 가스 배리어성 확보나 연성 확보를 위한 적층 메탈 구조 도입 등이 있다.
또한, 각 층의 형성에는 공지의 기술을 널리 이용할 수 있는 것으로 한다. 예를 들어, 진공 증착, 스퍼터링이나 CVD와 같은 일반적인 성막 방법, 스핀 코팅이나 캡 코트, 스크린 인쇄, 잉크젯 인쇄 등의 용액을 사용한 성막 방법, 포토리소그래피법, 전자선 리소그래피법, 마이크로프린팅법, 나노임프린트법 등의 패턴 전사 방법, 습식 에칭법, 건식 에칭법, 리프트 오프 등의 에칭 및 패턴 형성 기술을 널리 조합할 수 있는 것으로 한다. 이들을 조합하는 데 있어서, 필요하게 되는 가열이나 세정과 같은 일반적인 반도체 형성 기술도 당연히 사용할 수 있다.
또한, 이상의 실시 형태에서 설명한 순서는, 이하와 같은 다른 배선 구성의 반도체 장치를 제작하는 것도 가능하다.
예를 들어 도 6의 (1)의 구성이면, 게이트 전극(11a) 및 배선(11b)을 형성하는 공정에 있어서, 접속 구멍(9a)을 통해 소스 전극(3s)에 접속되도록 게이트 전극(11a)을 연장하여 패턴 형성함과 함께, 다른 쪽의 접속 구멍(9a)을 통해 드레인 전극(3d)에 접속되도록 배선(11b)을 패턴 형성하면 된다.
또한, 도 6의 (2)의 구성이면, 격벽(5)을 형성하는 공정에 있어서, 소스 전극(3s) 및 드레인 전극(3d)의 단부와 이들 전극(3s, 3d)간에 있어서의 기판(1)에 도달하는 형상의 제1 개구(5a)만을 갖는 격벽(5)을 형성한다. 그리고, 게이트 절연막(9) 상에는, 게이트 전극(11a)만을 형성한다. 이 경우, 소스 전극(3s) 및 드레인 전극(3d)은 격벽(5) 하의 기판(1) 상에 있어서 배선하면 된다.
<반도체 장치-2>
다음에, 도 7을 이용하여 반도체 장치에 관한 실시 형태의 제2 예로서, 또한 상층의 배선을 설치한 다층 구조의 반도체 장치를 설명한다. 여기서는 제1 예와 중복되는 구성의 설명은 생략한다.
우선, 제1 예에 있어서 도 1의 (1) 내지 도 2의 (3)을 이용하여 설명한 것과 동일하게 하여, 게이트 절연막(9) 상에 게이트 전극(11a) 및 배선(11b)을 형성할 때까지 행한다.
그 후, 도 7의 (1)에 도시하는 바와 같이, 게이트 전극(11a) 및 배선(11b)을 덮는 상태에서 층간 절연막(21)을 성막하고, 이 층간 절연막(21)에 게이트 전극(11a) 및 배선(11b)에 도달하는 접속 구멍(21a)을 각각 형성한다.
이러한 층간 절연막(21)의 성막 및 접속 구멍(21a)의 형성 방법은, 도 1의 (2)를 이용하여 설명한 절연성의 격벽(5)의 형성과 동일하게 행할 수 있다. 단, 층간 절연막(21)의 성막은, 예를 들어 스핀 코팅법 등에 의해 도포 형성을 행하면, 기초 표면의 요철을 적지 않게 평활화하는 것을 기대할 수 있다.
다음에, 도 7의 (2)에 도시하는 바와 같이, 층간 절연막(21) 상에 접속 구멍(21a)을 통해 게이트 전극(11a)이나 배선(11b)에 접속된 두 번째 층의 배선(23)을 패턴 형성한다.
이러한 두 번째 층의 배선(23)의 형성은, 도 1의 (1)을 이용하여 설명한 소스 전극(3s) 및 드레인 전극(3d)의 형성, 또는 도 2의 (3)을 이용하여 설명한 게이트 전극(11a) 및 배선(11b)의 형성과 동일하게 행할 수 있다.
이상의 이후에는 필요에 따라서, 도 7의 (3)에 도시한 바와 같이, 또한 층간 절연막(25)을 성막하여 접속 구멍(25a)을 형성하고, 접속 구멍(25a)을 통해 두 번째 층의 배선(23)에 접속된 세 번째 층의 배선(27)을 형성한다. 또한 필요에 따라서, 상층의 배선을 더 형성해도 된다.
이상과 같이 하여 얻어진 다층 배선 구조의 반도체 장치(19-2)에서는, 채널부 반도체층(7a)이 제1 개구(5a) 및 제2 개구(5b)를 구비한 격벽(5) 상으로부터 성막되고, 격벽(5)의 단차를 이용하여 제1 개구(5a)의 저부에 분단하여 형성된 구성이므로, 제1 예의 반도체 장치와 같은 효과를 얻을 수 있다. 그리고 특히 본 제2 예의 반도체 장치(19-2)에서는, 제2 개구(5b)의 저부로부터 인출한 배선(11b)이, 또한 층간 절연막(21) 상에서 배치된 다층 배선 구조로 되어 있다. 따라서, 높은 자유도에서의 회로 설계가 가능해진다.
<반도체 장치-3>
다음에, 도 8을 이용하여 반도체 장치에 관한 실시 형태의 제3 예로서, 다층 구조의 반도체 장치의 다른 예를 설명한다. 여기서는 제1 예 및 제2 예와 중복된 구성의 설명은 생략한다.
우선, 제1 예에 있어서 도 1의 (1) 내지 도 2의 (3)을 이용하여 설명한 것과 동일하게 하여, 게이트 절연막(9) 상에 게이트 전극(11a) 및 배선(11b)을 형성할 때까지 행한다.
단, 도 8의 (1)에 도시하는 바와 같이, 격벽(5)에는 제1 개구(5a)와 함께, 드레인 전극(3d)에 도달하는 제2 개구(5b)만을 형성하고, 반도체층(7)을 성막한 후에 게이트 절연막(9)을 성막하고, 드레인 전극(3d)에 도달하는 접속 구멍(9a)만을 형성한다. 그 후, 게이트 전극(11a)과 함께, 드레인 전극(3d)에 접속한 배선(11b)만을 형성한다. 이때, 게이트 전극(11a)은 게이트 절연막(9)을 통한 격벽(5) 상에 있어서 배치하여 배선한다. 또한, 소스 전극(3s)은 격벽(5) 하의 기판(1) 상에 있어서 배치하여 배선해 둔다.
다음에, 도 8의 (2)에 도시하는 바와 같이, 게이트 전극(11a) 및 배선(11b)을 덮는 상태에서 층간 절연막(21)을 성막하고, 이 층간 절연막(21)에 배선(11b)에 도달하는 접속 구멍(21a)만을 형성한다.
다음에, 도 8의 (3)에 도시하는 바와 같이, 층간 절연막(21) 상에 접속 구멍(21a)을 통해 배선(11b)에 접속된 두 번째 층의 배선(23)을 패턴 형성하고, 드레인 전극(3d)에 접속된 두 번째 층의 배선(23)을 층간 절연막(21) 상에 있어서 배치한다.
이상과 같이 하여 얻어진 구성의 반도체 장치(19-3)에서는, 채널부 반도체층(7a)이 제1 개구(5a) 및 제2 개구(5b)를 구비한 격벽(5) 상으로부터 성막되고, 격벽(5)의 단차를 이용하여 제1 개구(5a)의 저부에 분단하여 형성된 구성이므로, 제1 예의 반도체 장치와 같은 효과를 얻을 수 있다. 그리고 특히 본 제3 예의 반도체 장치(19-2)에서는, 소스 전극(3s)이 기판(1) 상에 있어서 배선되고, 게이트 전극(11a)이 격벽(5) 상에 있어서 배선되고, 소스 전극(3d)이 층간 절연막(21) 상에서 배선된 다층 배선 구조로 되어 있다. 따라서, 각 전극 및 배선의 레이아웃 설계의 자유도를 제2 예보다도 높이는 것이 가능하다.
<반도체 장치-4>
다음에, 도 9를 이용하여 반도체 장치에 관한 실시 형태의 제4 예로서, 제3 예의 변형예를 나타낸다. 여기서는 제1 예 및 제2 예와 중복되는 구성의 설명은 생략한다.
우선, 제1 예에 있어서 도 1의 (1) 내지 도 2의 (3)을 이용하여 설명한 것과 동일하게 하여, 게이트 절연막(9) 상에 게이트 전극(11a)을 형성할 때까지 행한다.
단, 도 9의 (1)에 도시하는 바와 같이, 격벽(5)에는 제1 개구(5a)와 함께, 드레인 전극(3d)에 도달하는 제2 개구(5b)를 형성하고, 반도체층(7)을 성막한 후에 게이트 절연막(9)을 성막한다. 그 후, 게이트 절연막(9) 상에 게이트 전극(11a)만 형성한다. 이때, 게이트 전극(11a)은 게이트 절연막(9)을 개재한 격벽(5) 상에 있어서 배치하여 배선한다. 또한, 소스 전극(3s)은 격벽(5) 하의 기판(1) 상에 있어서 배치하여 배선해 둔다.
다음에, 도 9의 (2)에 도시하는 바와 같이, 게이트 전극(11a)을 덮는 상태에서 층간 절연막(21)을 성막한다.
계속해서, 도 9의 (3)에 도시하는 바와 같이, 층간 절연막(21), 게이트 절연막(9), 및 제2 개구(5b) 저부의 반도체층(7)에, 드레인 전극(3d)에 도달하는 접속 구멍(21a)을 형성한다.
그 후, 도 9의 (4)에 도시하는 바와 같이, 접속 구멍(21a)을 통해 드레인 전극(3d)에 접속된 배선(23)을 층간 절연막(21) 상에 있어서 배치한다.
이상과 같이 하여 얻어진 구성의 반도체 장치(19-4)에서는, 채널부 반도체층(7a)이 제1 개구(5a) 및 제2 개구(5b)를 구비한 격벽(5) 상으로부터 성막되고, 격벽(5)의 단차를 이용하여 제1 개구(5a)의 저부에 분단하여 형성된 구성이며, 또한 소스 전극(3s)이 기판(1) 상에 있어서 배선되고, 게이트 전극(11a)이 격벽(5) 상에 있어서 배선되고, 소스 전극(3d)이 층간 절연막(21) 상에서 배선된 다층 배선 구조로 되어 있다. 따라서, 제3 예와 같은 효과를 얻을 수 있다.
<반도체 장치-5>
다음에, 도 10을 이용하여 반도체 장치에 관한 실시 형태의 제5 예로서, 게이트 절연막을 적층 구조로 한 반도체 장치를 설명한다. 여기서는 제1 예의 변형예로서 제5 예를 설명하는 것으로 하고, 제1 예와 중복되는 구성의 설명은 생략한다.
우선, 제1 예에 있어서 도 1의 (1) 내지 도 1의 (7)을 이용하여 설명한 것과 동일하게 하여, 격벽(5) 상에서의 성막에 의해 채널부 반도체층(7a)을 포함하는 반도체층(7)을 형성할 때까지 행한다.
그 후, 도 10의 (1)에 도시하는 바와 같이, 반도체층(7)이 성막된 기판(1) 상의 전면에 적층 구조의 게이트 절연막(9')을 성막한다. 이러한 게이트 절연막(9')의 일례로서, 유기 재료로 이루어지는 반도체층(7)에 대해 저데미지로의 성막이 가능한 하층 절연막(9-1)과, 게이트 절연막으로서 양호한 특성을 나타내는 재료로 이루어지는 상층 절연막(9-2)의 2층 구조가 나타내어진다.
유기 재료로 이루어지는 반도체층(7)에 대해 저데미지로의 성막이 가능한 하층 절연막(9-1)으로서는, 폴리파라크실렌과 그 관련 물질, 폴리비닐알코올이나 불화리튬 등을 에로 들 수 있다. 이러한 하층 절연막(9-1)의 막 두께는 이 상부에 상층 절연막(9-2)을 성막할 때의 영향이 기초가 되는 반도체층(7)에 대해 미치지 않는 막 두께이면, 0.1㎚ 정도이면 매우 얇아도 된다. 이러한 박막 형상의 하층 절연막(9-1)으로서는, 예를 들어 진공 중에서 성막한 실란 커플링제 등의 자기 조직화 단분자막 등이 예시된다.
또한 게이트 절연막으로서 양호한 특성을 나타내는 재료로 이루어지는 상층 절연막(9-2)으로서는, 예를 들어 유전율이 높은 재료로서 질화실리콘(SiNx)이나, 산화티타늄(TiO2) 및 산화하프늄(HfOx)과 같은 금속 산화막을 들 수 있다.
그 후는, 제1 예와 같은 순서를 행한다.
즉, 도 10의 (2)에 도시하는 바와 같이, 게이트 절연막(9'), 및 제2 개구(5b) 저부의 반도체층(7)에 소스 전극(3s) 및 드레인 전극(3d)에 도달하는 접속 구멍(9a)을 형성한다.
그 후, 도 10의 (3)에 도시하는 바와 같이, 게이트 절연막(9') 상에 게이트 전극(11a) 및 배선(11b)을 패턴 형성한다.
이상과 같이 하여, 소스 전극(3s) 및 드레인 전극(3d)에 접하여 형성된 채널부 반도체층(7a) 상에 적층 구조의 게이트 절연막(9')을 통해 게이트 전극(11a)이 설치된 톱 게이트ㆍ보텀 콘택트형의 박막 트랜지스터(Tr)를 얻을 수 있다. 그리고, 이 박막 트랜지스터(Tr)의 소스 전극(3s) 및 드레인 전극(3d)에 접속된 배선(11b)이 게이트 절연막(9') 상으로 인출된 반도체 장치(19-5)를 얻을 수 있다.
이상과 같이 하여 얻어진 구성의 반도체 장치(19-5)에서는, 제1 예의 구성의 반도체 장치에 있어서, 게이트 절연막(9')을 적층 구조로 하고 있다. 그리고, 기초가 되는 반도체층(7)에 대해 저데미지로 형성 가능한 재료로 이루어지는 하층 절연막(9-1)과, 게이트 절연막으로서 적합한 재료로 이루어지는 상층 절연막(9-2)을 적층시킴으로써, 채널부 반도체층(7a)의 막질을 열화시키지 않고, 원하는 특성의 게이트 절연막(9')을 형성하는 것이 가능해지므로, 트랜지스터 동작의 향상을 도모하는 것이 가능해진다.
여기서, 유기 재료로 이루어지는 반도체층(7) 상에 저데미지로 직접 형성 가능한 절연막 재료는 현재 시점에서 수종류에 한정되어 있고, 이들을 사용한 경우에 반드시 양호한 트랜지스터 특성을 얻을 수 있는 것에는 한정되지 않는다. 특히, 이들 절연막은 유전율이 낮은 경우가 많아, 게이트 전압을 효율적으로 트랜지스터 동작에 반영할 수 없다. 이로 인해, 본 제5 예와 같이, 유기 재료로 이루어지는 반도체층(7) 상에 직접 형성 가능한 하층 절연막(9-1)을 일단 성막해 버리면, 그 위에 형성되는 상층 절연막(9-2)은 직접 반도체층(7)에 접촉하지 않고 성막 가능하다. 따라서, 반도체층(7)에 직접 데미지를 주지 않고, 양호한 특성을 구비한 다양한 재료로 이루어지는 상층 절연막(9-2)을 형성하는 것이 가능해진다. 이에 의해, 게이트 절연막(9')으로서 사용하는 것이 가능한 절연막의 종류를 늘려, 재료 선택성의 자유도의 향상을 도모하는 것이 가능해진다.
또한, 게이트 절연막(9')은 2층의 적층 구조에 한정되지 않고 3층 또는 그 이상의 적층 구조이어도 된다. 예를 들어, 3층 구조이면, 상술한 상층 절연막(9-2) 상에 또한 상부의 게이트 전극(11a) 및 배선(11b)을 구성하는 금속층과의 밀착성을 확보하기 위한 절연층을 형성해도 된다.
또한, 이러한 적층 구조의 게이트 절연막(9')을 형성한 구성은, 제2 예 내지 제4 예에서 나타낸 구성의 반도체 장치와 조합하는 것이 가능하고, 동일한 효과를 얻을 수 있다.
<반도체 장치-6>
다음에, 도 11을 이용하여 반도체 장치에 관한 실시 형태의 제6 예로서, 더블 게이트 구조의 박막 트랜지스터를 구비한 반도체 장치를 설명한다. 여기서는 제1 예의 변형예로서 제6 예를 설명하는 것으로 하고, 제1 예와 중복되는 구성의 설명은 생략한다.
우선, 기판(1) 상에 제1 게이트 전극(31)을 형성한다. 제1 게이트 전극(31)의 형성은, 제1 예에서 설명한 소스 전극(3s) 및 드레인 전극(3d)의 형성과 동일하게, 잉크젯법, 마이크로콘택트법, 또는 스크린 인쇄법 등의 인쇄법이나, 포토리소그래피법을 적용하여 행해진다.
다음에, 제1 게이트 전극(31)을 덮는 상태로 제1 게이트 절연막(33)을 성막한다. 제1 게이트 절연막(33)의 성막은, 제1 예에서 설명한 게이트 절연막(9)의 성막과 동일하게 무기 재료막 또는 유기 재료막이 사용된다. 또한, 제1 게이트 절연막(33)은 적층 구조이어도 된다.
이상의 이후에는, 제1 예에 있어서 도 1의 (1) 내지 도 2의 (3)을 이용하여 설명한 것과 동일한 순서를 행하여, 제1 게이트 절연막(33) 상에 소스 전극(3s) 및 드레인 전극(3d)을 형성하고, 또한 격벽(5)의 형성, 반도체층(7)의 성막, 게이트 절연막(제2 게이트 절연막)(9)의 성막, 게이트 전극(제2 게이트 전극)(11a) 및 배선(11b)의 형성을 행한다.
이상과 같이 하여, 소스 전극(3s) 및 드레인 전극(3d)에 접하여 형성된 채널부 반도체층(7a)을, 게이트 절연막(9, 33)을 통해 2개의 게이트 전극(11a, 31)으로 협지하여 이루어지는 더블 게이트 구조의 박막 트랜지스터(Tr')를 얻을 수 있다. 그리고, 이 박막 트랜지스터(Tr')의 소스 전극(3s) 및 드레인 전극(3d)에 접속된 배선(11b)이 게이트 절연막(9) 상으로 인출된 반도체 장치(19-6)를 얻을 수 있다.
이상과 같이 하여 얻어진 구성의 반도체 장치(19-6)라도, 제1 예와 같은 효과를 얻는 것이 가능하다.
또한, 이러한 더블 게이트 구조는, 제2 예 내지 제5 예에서 나타낸 구성의 반도체 장치와 조합하는 것이 가능하고, 동일한 효과를 얻을 수 있다.
또한, 상술한 더블 게이트 구조의 트랜지스터를 사용하여, 도 12의 (1)의 회로도에 나타내는 인버터 회로를 구성하는 경우, 도 12의 (2)와 같은 단면 구성이 예시된다. 즉, 인버터 회로를 구성하는 적어도 2개의 p형의 트랜지스터(Tr1', Tr2') 중, 한쪽의 트랜지스터(Tr1')는 게이트 전극(11a)을 드레인 전극(3d)에 접속시킴과 함께, 하층의 제1 게이트 절연막(33)에 형성한 접속 구멍을 통해 하층의 제1 게이트 전극(31)을 드레인(3d)과 접속시킨다. 또한 이 트랜지스터(Tr1')의 소스 전극(3s)을 다른 쪽 트랜지스터(Tr2')의 드레인 전극(3d)과 공유시킨 구성으로 한다.
<액정 표시 장치-1>
다음에, 도 13 내지 도 15를 이용하여 본 발명의 표시 장치에 관한 제1 예로서 액정 표시 장치를 설명한다.
도 13은 액정 표시 장치의 일 구성예를 설명하기 위한 개략의 회로 구성도이다. 이 도면에 도시하는 바와 같이, 액정 표시 장치(40)의 기판(1) 상에는 표시 영역(1a)과 그 주변 영역(1b)이 설정되어 있다. 표시 영역(1a)에는, 복수의 주사선(41)과 복수의 신호선(43)이 종횡으로 배선되어 있고, 각각의 교차부에 대응하여 1개의 화소가 형성된 화소 어레이부로서 구성되어 있다. 또한 주변 영역(1b)에는, 필요에 따라서 주사선(41)을 주사 구동하는 주사선 구동 회로(45)와, 휘도 정보에 따른 영상 신호(즉 입력 신호)를 신호선(43)에 공급하는 신호선 구동 회로(47)가 배치되는 경우가 있다. 또한, 상기 구동 회로는 표시 장치에 외부 부착되는 경우도 있다.
주사선(41)과 신호선(43)의 각 교차부에 설치되는 화소 회로는, 예를 들어 박막 트랜지스터(Tr), 유지 용량(Cs), 및 화소 전극(a)으로 구성되어 있다. 그리고, 주사선 구동 회로(45)에 의한 구동에 의해 박막 트랜지스터(Tr)를 통해 신호선(43)으로부터 기입된 영상 신호가 유지 용량(Cs)으로 유지되고, 유지된 신호량에 따른 전압이 화소 전극(a)에 공급되고, 이 전압에 따라서 액정층을 구성하는 액정 분자가 경사져 표시광의 투과가 제어된다.
또한, 이상과 같은 화소 회로의 구성은 어디까지나 일례이며, 필요에 따라서 화소 회로 내에 용량 소자를 설치하거나, 또한 복수의 트랜지스터를 설치하여 화소 회로를 구성해도 된다. 또한, 주변 영역(1b)에는, 화소 회로의 변경에 따라서 필요한 구동 회로가 추가된다.
도 14에는, 본 실시 형태의 액정 표시 장치(40)의 특징부를 설명하기 위한 1화소분의 단면도를 나타낸다. 또한 도 15에는, 일부를 절결한 4화소분의 평면도를 나타낸다. 또한, 도 14의 단면도는 도 15에 있어서의 A-A' 단면에 상당한다.
이들 도면에 도시하는 액정 표시 장치(40)는 상술한 본 발명의 반도체 장치를 적용하여 구성된 구동 기판을 사용한 것이다. 여기서는 일례로서 도 8을 이용하여 설명한 제3 예의 반도체 장치를 적용하고 있다.
즉, 액정 표시 장치(40)는 층간 절연막(21) 상에 배선 형성된 두 번째 층의 배선(23)을 화소 전극(a)으로서 사용하고 있다. 또한, 박막 트랜지스터(Tr)의 드레인 전극(3d)을 연장 설치한 부분을 하부 전극으로 하고, 게이트 전극(11a)과 동일층으로 구성한 배선을 상부 전극(11c)으로 하고, 이들 사이에 게이트 절연막(9) 및 반도체층(7)을 유전체로서 협지함으로써 용량 소자(Cs)가 구성되어 있다.
그리고, 층간 절연막(21) 상에 매트릭스 형상으로 배열된 복수의 화소 전극(a)을 덮는 상태로 배향막(51)이 형성되어 구동 기판을 구성하고 있다.
이상과 같은 구동 기판의 배향막(51)측에는 대향 기판(53)이 배치되어 있다. 이 대향 기판(53)은 유리 기판과 같은 투명 기판으로 이루어지고, 구동 기판측을 향해 전체 화소에 공통의 대향 전극(55) 및 배향막(57)이 이 순서로 배치되어 있다. 또한, 이러한 대향 기판(53)측의 구성 재료는 일반적인 액정 표시 장치의 구성 재료를 적용하면 된다.
그리고, 이러한 구동 기판과 대향 기판(53)에 형성한 배향막(51-57) 사이에는, 여기서의 도시를 생략한 스페이서가 협지되고, 또한 액정층(LC)이 충전 밀봉되어 액정 표시 장치(40)가 구성되어 있다. 또한, 도면 중에는 명기하고 있지 않지만, 예를 들어 대향 기판(53)의 외면 상에 반사 방지막 등의 외광의 반사를 억제하는 기능을 갖는 부위가 존재해도 되고, 이 경우에는 상기 기능을 갖는 부위를 형성한 후에, 배향막(51-57) 사이에 스페이서를 협지시켜 액정층(LC)을 충전 밀봉하는 조립 공정을 행하면 된다. 또한, 대향 기판(53)측에는 필요에 따라서 컬러 필터층을 형성해도 된다.
이상 설명한 액정 표시 장치(40)에 따르면, 제3 예의 반도체 장치를 사용하여 화소 회로가 구성되어 있다. 즉, 채널부 반도체층(7a)이 제1 개구(5a) 및 제2 개구(5b)를 구비한 격벽(5) 상으로부터 성막되고, 격벽(5)의 단차를 이용하여 제1 개구(5a)의 저부에 분단하여 형성된 구성이다. 이로 인해, 고신뢰성을 구비하면서도 미세화가 도모된 박막 트랜지스터(Tr)를 화소 회로에 사용함으로써 화소 면적의 축소화, 또는 화소간의 축소화에 의한 화소 개구율의 확대를 도모하는 것이 가능해진다.
그리고, 드레인 전극(3d)에 접속된 화소 전극(a)이 층간 절연막(21) 상으로 인출되어 있으므로, 이 화소 전극(a)을 반사 재료로 구성함으로써, 대향 기판(53)측으로부터 입사한 외광(H)을 액정층(LC)에서 변조시키고, 또한 화소 전극(a)에서 반사시켜 표시광(h)으로서 표시할 때, 표시광(h)이 격벽(5)이나 반도체층(7)에 영향을 받아 착색되는 것이 방지되고, 이에 의해 액정 표시 장치(40)의 화질의 향상을 도모하는 것이 가능해진다.
또한, 상술한 구동 기판의 구성은 액정 표시 장치에 있어서의 구동 기판에 한정되지 않고, 전기 영동형 표시 장치에 있어서의 구동 기판으로서의 적용도 가능하며, 동일한 효과를 얻을 수 있다.
<유기 EL 표시 장치>
다음에, 도 16, 도 17을 이용하여 본 발명의 표시 장치에 관한 제2 예로서 유기 EL 표시 장치를 설명한다.
도 16은 유기 EL 표시 장치의 일 구성예를 설명하기 위한 개략의 회로 구성도이다. 이 도면에 도시하는 바와 같이, 유기 EL 표시 장치(60)의 기판(1) 상에는 표시 영역(1a)과 그 주변 영역(1b)이 설정되어 있다. 표시 영역(1a)에는 복수의 주사선(61)과 복수의 신호선(63)이 종횡으로 배선되어 있고, 각각의 교차부에 대응하여 1개의 화소가 설치된 화소 어레이부로서 구성되어 있다. 또한 주변 영역(1b)에는, 필요에 따라서 주사선(61)을 주사 구동하는 주사선 구동 회로(65)와, 휘도 정보에 따른 영상 신호(즉 입력 신호)를 신호선(63)에 공급하는 신호선 구동 회로(67)가 배치되는 경우가 있다. 또한, 상기 구동 회로는 표시 장치에 외부 부착되는 경우도 있다.
주사선(61)과 신호선(63)의 각 교차부에 설치되는 화소 회로는, 예를 들어 스위칭용 박막 트랜지스터(Tr1), 구동용 박막 트랜지스터(Tr2), 유지 용량(Cs), 및 유기 전계 발광 소자(EL)로 구성되어 있다. 그리고, 주사선 구동 회로(65)에 의한 구동에 의해, 스위칭용 박막 트랜지스터(Tr1)를 통해 신호선(63)으로부터 기입된 영상 신호가 유지 용량(Cs)으로 유지되고, 유지된 신호량에 따른 전류가 구동용 박막 트랜지스터(Tr2)로부터 유기 전계 발광 소자(EL)로 공급되고, 이 전류치에 따른 휘도로 유기 전계 발광 소자(EL)가 발광한다. 또한, 구동용 박막 트랜지스터(Tr2)와 유지 용량(Cs)은 공통의 전원 공급선(Vcc)(69)에 접속되어 있다.
또한, 이상과 같은 화소 회로의 구성은 어디까지나 일례이며, 필요에 따라서 화소 회로 내에 용량 소자를 설치하거나, 또한 복수의 트랜지스터를 설치하여 화소 회로를 구성해도 된다. 또한, 주변 영역(1b)에는 화소 회로의 변경에 따라서 필요한 구동 회로가 추가된다.
도 17에는, 본 실시 형태의 유기 EL 표시 장치(60)의 특징부를 설명하기 위한 1화소분의 단면도를 나타낸다. 이 도면에 도시하는 유기 EL 표시 장치(60)는, 상술한 본 발명의 표시 장치를 구동 기판으로서 사용한 것이다. 여기서는 일례로서 도 8을 이용하여 설명한 제3 예의 반도체 장치를 적용하고 있다.
즉, 유기 EL 표시 장치(60)는 기판(1) 상에 2개의 박막 트랜지스터(Tr1, Tr2)가 설치되어 있고, 구동용 박막 트랜지스터(Tr2)에 접속된 두 번째 층의 배선(23)이 화소 전극(a)으로서 사용되고 있다.
이들의 각 화소 전극(a)은 절연 분리부(71)에 의해 절연 분리되어 있는 것으로 한다. 이러한 절연 분리부(71)의 형성은 제작 공정을 간략화할 수 있고, 완만한 순테이퍼 형상의 측벽을 얻을 수 있는 관점에서 감광성 수지를 사용하는 것이 바람직하지만, 특별히 이에 한정되는 것은 아니며, 널리 공지의 절연 재료 및 그 가공 형성 방법을 사용할 수 있는 것으로 한다.
그리고, 층간 절연막(21) 상에 매트릭스 형상으로 배열된 복수의 화소 전극(a) 상에 유기 EL층(73)이 형성되고, 유기 EL층(73) 상에 대향 전극(75)을 설치한다. 이 대향 전극(75)은 전체 화소에 공통의 전극으로서 설치되는 것으로 한다. 여기서, 대향 전극(75)은 화소 전극(a)이 양극으로서 사용되는 경우에는, 음극으로서 형성된다. 한편, 대향 전극(75)은 화소 전극(a)이 음극으로서 사용되는 경우에는 양극으로서 형성된다.
이상 설명한 유기 EL 표시 장치(60)에 따르면, 제3 예의 반도체 장치를 사용하여 화소 회로가 구성되어 있다. 즉, 채널부 반도체층(7a)이 제1 개구(5a) 및 제2 개구(5b)를 구비한 격벽(5) 상으로부터 성막되고, 격벽(5)의 단차를 이용하여 제1 개구(5a)의 저부에 분단하여 형성된 구성이다. 이로 인해, 고신뢰성을 구비하면서도 미세화가 도모된 박막 트랜지스터(Tr)를 화소 회로에 사용함으로써 화소 면적의 축소화 또는 화소간의 축소화에 의한 화소 개구율의 확대를 도모하는 것이 가능해진다.
게다가, 화소 전극(a)이 반도체층(7)보다도 상방으로 인출되므로, 이 화소 전극(a)을 반사 재료로 구성함으로써, 유기 EL층(73)에서 발생한 발광광을 화소 전극(a)에서 반사시켜 표시광(h)로서 표시할 때, 표시광(h)이 격벽(5)이나 반도체층(7)에 영향을 받아 착색되는 것이 방지되고, 이에 의해 유기 EL 표시 장치(60)의 화질의 향상을 도모하는 것이 가능해진다.

Claims (10)

  1. 기판 상에 설치된 소스 전극 및 드레인 전극과,
    상기 소스 전극 및 상기 드레인 전극 사이에 상기 기판에 도달하는 제1 개구를 갖고, 또한 상기 소스 전극의 중앙부 및 상기 드레인 전극의 중앙부에 상기 소스 전극 및 상기 드레인 전극에 도달하는 제2 개구를 갖고 상기 기판 상에 설치된 절연성의 격벽과,
    상기 제1 개구의 저부에 형성된 채널부 반도체층과
    상기 채널부 반도체층을 포함하는 상기 제1 개구와 상기 제2 개구를 덮도록 상기 격벽 상에 형성된 게이트 절연막과
    상기 채널부 반도체층 상에 포개지는 상태로 상기 게이트 절연막 상에 설치된 게이트 전극을 구비한 것을 특징으로 하는 반도체 장치.
  2. 제1항에 있어서, 상기 격벽 상에 반도체층이 형성되어 있는 것을 특징으로 하는 반도체 장치.
  3. 제2항에 있어서, 상기 제2 개구의 저부의 상기 게이트 절연막 및 반도체층에는 상기 격벽 상의 반도체층에 대해 절연성을 유지한 상태에서, 상기 소스 전극 또는 드레인 전극에 도달하는 접속 구멍이 형성되고,
    상기 게이트 절연막 상에는, 상기 접속 구멍을 통해서 상기 소스 전극 또는 드레인 전극에 접속된 배선이 설치되어 있는 것을 특징으로 하는 반도체 장치.
  4. 제2항에 있어서, 상부에 상기 게이트 전극이 형성된 상기 게이트 절연막 상에는 층간 절연막이 형성되고,
    상기 층간 절연막 상에는, 상기 격벽 상의 반도체층에 대해 절연성을 유지한 상태에서 상기 제2 개구 내에 형성된 접속 구멍을 통해 상기 소스 전극 또는 드레인 전극에 접속된 배선이 설치되어 있는 것을 특징으로 하는 반도체 장치.
  5. 제1항에 있어서, 상기 게이트 절연막은 적층막으로 이루어지는 것을 특징으로 하는 반도체 장치.
  6. 제1항에 있어서, 상기 반도체층은 유기 재료로 이루어지는 것을 특징으로 하는 반도체 장치.
  7. 기판 상에 소스 전극 및 드레인 전극을 형성하는 공정과,
    상기 소스 전극 및 드레인 전극을 덮도록 상기 기판 상에 절연막을 형성하는 공정과,
    상기 절연막에 대해 상기 소스 전극 및 상기 드레인 전극 사이에 상기 기판에 도달하는 제1 개구를 형성함과 함께, 상기 소스 전극의 중앙부 및 상기 드레인 전극의 중앙부에 상기 소스 전극 및 상기 드레인 전극에 도달하는 제2 개구를 형성함으로써, 당해 절연막으로 이루어지는 격벽 구조를 형성하는 공정과,
    상기 격벽 상부로부터의 반도체층의 성막에 의해 당해 격벽 상부(top)와는 분단된 상태에서 상기 제1 개구의 저부에 당해 반도체층으로 이루어지는 채널부 반도체층을 형성하는 공정과,
    상기 채널부 반도체층을 포함하는 상기 제1 개구 및 상기 제2 개구를 덮도록 상기 격벽 상에 게이트 절연막을 성막하는 공정과,
    상기 게이트 절연막 상에 상기 채널부 반도체층에 대향하도록 게이트 전극을 형성하는 공정을 행하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  8. 기판 상에 설치된 소스 전극 및 드레인 전극과,
    상기 소스 전극 및 상기 드레인 전극 사이에 상기 기판에 도달하는 제1 개구를 갖고, 또한 상기 소스 전극의 중앙부 및 상기 드레인 전극의 중앙부에 상기 소스 전극 및 상기 드레인 전극에 도달하는 제2 개구를 갖고 상기 기판 상에 설치된 절연성의 격벽과,
    상기 제1 개구 저부에 형성된 채널부 반도체층과
    상기 채널부 반도체층을 포함하는 상기 제1 개구와 상기 제2 개구를 덮도록 상기 격벽 상에 형성된 게이트 절연막과
    상기 채널부 반도체층 상에 포개지는 상태로 상기 게이트 절연막 상에 설치된 게이트 전극과,
    상기 게이트 절연막 및 게이트 전극을 덮는 층간 절연막을 구비함과 함께,
    상기 층간 절연막 상에는, 상기 격벽 상의 반도체층에 대해 절연성을 유지한 상태에서 상기 제2 개구 내에 형성된 접속 구멍을 통해 상기 소스 전극 또는 드레인 전극에 접속된 화소 전극이 설치되어 있는 것을 특징으로 하는 표시 장치.
  9. 제8항에 있어서, 상기 화소 전극은 반사성 재료로 구성되어 있는 것을 특징으로 하는 표시 장치.
  10. 기판 상에 소스 전극 및 드레인 전극을 형성하는 공정과,
    상기 소스 전극 및 드레인 전극을 덮도록 상기 기판 상에 절연막을 형성하는 공정과,
    상기 소스 전극 및 상기 드레인 전극 사이에 상기 기판에 도달하는 제1 개구를 형성함과 함께, 상기 소스 전극의 중앙부 및 상기 드레인 전극의 중앙부에 상기 소스 전극 및 상기 드레인 전극에 도달하는 제2 개구를 형성하는 공정과,
    상기 격벽 상부로부터의 반도체층의 성막에 의해 당해 격벽 상부와는 분단된 상태에서 상기 제1 개구의 저부에 당해 반도체층으로 이루어지는 채널부 반도체층을 형성하는 공정과,
    상기 채널부 반도체층을 포함하는 상기 제1 개구 및 상기 제2 개구를 덮도록 상기 격벽 상에 게이트 절연막을 성막하는 공정과,
    상기 게이트 절연막 상에 상기 채널부 반도체층에 대향하도록 게이트 전극을 형성하는 공정과,
    상기 게이트 절연막 및 게이트 전극을 덮는 층간 절연막을 성막하는 공정과,
    상기 격벽 상의 반도체층에 대해 절연성을 유지한 상태에서 상기 제2 개구 내에 형성된 접속 구멍을 통해, 상기 소스 전극 또는 드레인 전극에 접속된 화소 전극을 상기 층간 절연막 상에 형성하는 공정을 행하는 것을 특징으로 하는 표시 장치의 제조 방법.
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