KR20100026990A - 아모르포스 산화물 반도체 및 그 아모르포스 산화물 반도체를 사용한 박막트랜지스터 - Google Patents

아모르포스 산화물 반도체 및 그 아모르포스 산화물 반도체를 사용한 박막트랜지스터 Download PDF

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Abstract

수소와, 인듐(In) 및 아연(Zn) 중 적어도 한쪽의 원소를 포함하는 아모르포스 산화물 반도체를 제공하고, 상기 아모르포스 산화물 반도체는 1×1020cm-3이상 1×1022cm-3이하의 수소원자와 중수소원자를 함유하고, 또한, 상기 아모르포스 산화물 반도체 내에, 과잉 산소(OEX)와 수소간의 결합을 제외한, 산소와 수소간의 결합의 밀도가 1×1018cm-3이하이다.
아모르포스 산화물 반도체, 결합 밀도, 박막트랜지스터.

Description

아모르포스 산화물 반도체 및 그 아모르포스 산화물 반도체를 사용한 박막트랜지스터{AMORPHOUS OXIDE SEMICONDUCTOR AND THIN FILM TRANSISTOR USING THE SAME}
본 발명은, 아모르포스(amorphous) 산화물 반도체, 상기 아모르포스 산화물 반도체막을 사용한 박막트랜지스터, 및 그 제조 방법에 관한 것이다.
최근, 금속산화물계 반도체박막을 사용한 반도체소자가 주목받고 있다. 상기 박막은, 저온에서 제조될 수 있고, 또 가시광에 대하여 투명하도록 광학 밴드갭이 큰 것을 특징으로 한다. 그래서, 플라스틱 기판, 필름 기판 등의 기판 위에 유연하고 투명한 박막트랜지스터(ＴＦＴ)등을 형성하여도 된다(미국 특허 제6,727,522호).
종래, ＴＦＴ활성층으로서 사용된 산화물 반도체막은, 그 막의 전기 특성을 제어하기 위해서, 산소 가스를 도입한 분위기에 형성되는 것이 일반적이다. 예를 들면, 미국 특허공개 공보 2007/0194379호에는, 채널층으로서 인듐 갈륨 주석 산화물(In-Ga-Zn-O)을 함유하는 ｎ형 산화물 반도체를 사용하고, 소스 및 드레인 전극으로서 인듐 주석 산화물(ＩＴＯ)을 사용한 박막트랜지스터(ＴＦＴ)를 형성하는 방 법이 개시되어 있다. 상기 미국 특허공개 공보 2007/0194379호에 기재된 성막법에서는, In-Ga-Zn-O 성막 분위기중의 산소분압을 제어함으로써, 캐리어 밀도가 제어되고, 이것에 의해 높은 캐리어 이동도를 얻는다.
또한, 일본국 공개특허공보 특개 2007-073697호에는, 상기 산화물 반도체막을 채널층으로서 사용한 고성능 박막트랜지스터의 제조 방법으로서, 스퍼터링시의 분위기 가스중에 수증기를 포함하는 기술이 개시되어 있다. 또한, 미국 특허공개 공보 2009/0045397호 및 일본국 공개특허공보 특개 2007-194594호에는, 박막트랜지스터의 채널층으로서 사용된 산화물 반도체중에 수소를 도입함으로써 상기 캐리어 밀도를 제어하는 기술이 개시되어 있다.
그렇지만, 종래의 산화물 반도체막은, 미국 특허공개 공보2009/0045397호 및 일본국 공개특허공보 특개 2007-194594호에 개시된 것처럼 수소를 도입하여서 캐리어 밀도를 제어하는 경우에도, 산화물 반도체중의 수소량은 그 캐리어 밀도보다 수자리 크다. 즉, 막중 수소량만으로 캐리어 밀도를 제어할 수 없다고 하는 문제점이 있었다. 또한, 본 발명의 발명자들은 아모르포스 In-Ga-Zn-Ｏ계를 비롯한 아모르포스 산화물 반도체의 스퍼터링법에 의한 형성을 검토를 한 바, 아모르포스 산화물 반도체는 대단히 수소를 취입하기 쉬운 것을 알았다. 예를 들면, 산화물 반도체 스퍼터링 장치의 배압을 2×10-4Pa이하로 하는 경우도, 1×1020cm-3이상의 수소를 포함 하고 있는 경우가 있는 것을 알았다. 이것들의 검토에 의해, 수소 1×1020cm-3이상을 포함하는 아모르포스 산화물 반도체를 열처리등의 사전처리를 하지 않고 실온에서 저비용으로 형성하고, 아모르포스 산화물 박막트랜지스터에 적합한 저항률로 하는 것이 어렵다고 하는 과제가 밝혀졌다.
본 발명은, 상기 과제를 감안하여 이루어진 것으로서, 트랜지스터 특성이 우수한 아모르포스 산화물 박막트랜지스터를 제공하는 것을 목적으로 한다.
본 발명에서는, 수소와, 인듐(In) 및 아연(Zn) 중 적어도 한쪽의 원소를 포함하는 아모르포스 산화물 반도체를 제공하고, 상기 아모르포스 산화물 반도체가 1×1020cm-3이상 1×1022cm-3이하의 수소원자와 중수소원자 중 하나를 함유하고, 또한, 상기 아모르포스 산화물 반도체중에서, 과잉 산소(OEX)(여기에서, 상기 과잉 산소란, 수개의 원자 사이즈가 상기 아모르포스 산화물 반도체의 일부분을 이루는 경우의 마이크로 영역에 있어서 과잉한 상태에 있는 산소다)와 수소간의 결합(OEX-H 결합 및 H-OEX-H 결합)을 제외한 산소와 수소간의 결합의 밀도가 1×1018cm-3이하이다.
또한, 본 발명에서는, 표시소자와 박막트랜지스터를 포함하는 표시장치를 제공하고, 상기 표시소자는 기판상에서 상기 박막트랜지스터의 소스 전극 및 드레인 전극 중 한쪽에 접속된 전극을 구비하고, 상기 박막트랜지스터는 상술한 박막트랜 지스터이다.
또한, 본 발명에서는, 기판과, 인듐(In) 및 아연(Zn) 중 적어도 한쪽의 원소와 수소를 포함하는 아모르포스 산화물 반도체로 구성된 채널층과, 게이트 절연층과, 소스 전극과, 드레인 전극과, 게이트 전극을 적어도 포함하는 박막트랜지스터의 제조 방법을 제공하고, 이 방법은, 상기 채널층을 수증기를 함유하는 성막 가스를 사용하여 스퍼터링법에 의해 형성하는 단계; 및 상기 채널층이 형성된 후에, 150℃이상 500℃이하에서 열처리를 행하는 단계를 포함한다.
또한, 본 발명에서는, 기판과, 인듐(In) 및 아연(Zn) 중 적어도 한쪽의 원소와 수소를 포함하는 아모르포스 산화물 반도체로 구성된 채널층과, 게이트 절연층과, 소스 전극과, 드레인 전극과, 게이트 전극을 적어도 포함하는 박막트랜지스터의 제조 방법을 제공하고, 이 방법은, 상기 채널층을 용액을 도포하여 형성하는 단계; 및 상기 채널층이 형성된 후에, 500℃이하에서 열처리를 행하는 단계를 포함한다.
또한, 본 발명에서는, 기판과, 인듐(In) 및 아연(Zn) 중 적어도 한쪽의 원소와 수소를 포함하는 아모르포스 산화물 반도체로 구성된 채널층과, 게이트 절연층과, 소스 전극과, 드레인 전극과, 게이트 전극을 적어도 포함하는 박막트랜지스터의 제조 방법을 제공하고, 이 방법은, 상기 채널층을 전기석출법에 의해 형성하는 단계; 및 상기 채널층이 형성된 후에, 500℃이하에서 열처리를 행하는 단계를 포함한다.
본 발명은, 아모르포스 산화물 반도체를 채널층으로서 사용하고, 캐리어 밀도를 정밀하게 제어하고, 양호한 트랜지스터 특성을 갖는 TFT소자를 저비용으로 제공할 수 있다.
본 발명의 또 다른 특징은, 첨부된 도면을 참조하여 아래의 예시적 실시예들의 설명으로부터 명백해진다.
이하, 첨부된 도면을 참조하여 본 발명의 실시예들에 관하여 설명한다.
우선, 본 발명자들이 활동적으로 연구 개발을 행한 아모르포스In-Ga-Zn-O에 대해서 수소와 캐리어 밀도간의 관계에 관하여 설명한다.
현재, 아모르포스 산화물 반도체ＴＦＴ에 사용된 아모르포스In-Ga-Zn-O박막에 수소 이온을 주입하여서, 그 박막의 전기전도도를 높일 수 있고, 그 막중에서 수소는 도너(donor)로서 작용하는 것을 알고 있다 (미국 특허공개 공보 2009/0045397 참조). 한편, 스퍼터링법등으로 형성된 아모르포스 In-Ga-Zn-O박막에는, 이온주입 등을 행하지 않더라도, 1×1020cm-3정도까지의 수소원자가 포함되어 있다. 이것은 성막을 행하는 쳄버내에 존재하는 H2와 H2O 등의 수소를 함유하는 분자종의 잔류 가스에 유래한다. 이렇게 해서 형성된 아모르포스 In-Ga-Zn-O박막은, 성막 조건에 따라 1×1018cm-3정도 이하의 캐리어 전자밀도를 갖는다. 막중의 수소원자농도와 캐리어 전자밀도간의 차이는 1×102cm-3정도이상이며, 따라서 막중에 존재하 는 수소원자의 대부분은 도너로서 기능하고 있지 않다고 생각된다.
본 발명자들이 전자 구조 계산에 의한 검토를 한 결과, 막중에 존재하는 산소와 수소간의 결합 상태에 따라서, 도너로서 기능하지 않는 수소가 존재하는 것이 밝혀졌고, 이것을 이하에 상세하게 설명한다. 본 발명에서는, 수소원자뿐만아니라 중수소원자도 캐리어 밀도에 관련된 수소로서 간주된다는 것을 알 것이다.
(계산 모델)
아모르포스 InGaZnＯ4(a-IGZO) 구조 모델은 아래와 같이 해서 얻어졌다. 2,016원자를 포함하는 결정 InGaZnＯ4 셀 모델을 고전 분자 동역학(ＭＤ)에 의해 8000K, 타임 스텝 2f초로 20p초간 용융하고, 8000K로부터 12K까지 125K/p초의 비율로 급랭한 후, 1K에서 100p초간의 고전 ＭＤ시뮬레이션을 실시했다. 이렇게 해서, 고전 ＭＤ시뮬레이션에서의 아모르포스 a-IGZO의 안정한 구조를 얻었다. 이 모델로부터 제1 원리계산에 의해 실시가능한 84원자의 셀을 잘라 내고, 상술한 조건에서 다시 고전 ＭＤ시뮬레이션에 의해 용융 및 급랭하여 84원자 a-IGZO모델을 얻었다. 이것들의 고전 ＭＤ시뮬레이션에는 Ｂｕｃｋｉｎｇｈａｍ형 포텐셜을 사용했다. 이 포텐셜의 파라미터는, a-IGZO막의 제１ 근접 거리와 질량밀도의 실험치를 각각 2% 이하 및 10%이하의 오차로 재현하도록 결정했다.
상기 얻어진 84 원자 a-IGZO모델을 단위 셀로서, 평면파 기저 세트와 ｐｒｏｊｅｃｔｅｄ ａｒｇｕｍｅｎｔ ｗａｖｅ법에 근거하는 제1 원리 밴드 계산에 의한 구조 완화계산을 실시해 불순물을 포함하지 않는 ａ-IGZO모델(이하, "ｐｕｒｅ a- IGZO"라고 함)의 안정한 구조를 얻었다. 이하에 서술하는 제1 원리 밴드 계산법에 의한 구조 완화 계산은, 평면파 기저 세트 컷오프 에너지 400ｅＶ, 4×4×1 Ｍｏｎｋｈｏｓｔ-ｐａｃｋ특수 k점 메쉬를 사용하여, 단위 셀내에서 원자의 전하가 중성이 되는 조건으로 계산되었다.
불순물을 포함하는 ａ-IGZO구조 모델로서 수소원자를 첨가한 ａ-IGZO(이하, "a-IGZO+H"라고 함)와, 과잉 산소로서 산소원자OEX를 첨가한 ａ-IGZO(이하, "a-IGZO+O"라고 함)에 대해서 구조 완화 계산을 행했다. 이것들의 원자는, 도 1a 및 1b의 ａ-IGZO+H 및 a-IGZO+O의 구조 모델에 각각 표시되는 산소 O(A)로부터 약 0.15ｎｍ의 위치에 배치되었다.
다음에, 구조완화 후의 ａ-IGZO+O모델에 대하여, 상기 첨가된 산소원자OEX로부터 먼 위치에 한층 더 1수소원자를 첨가한 것 또는 2수소원자를 첨가한 것(a-IGZO+ＯＨ 또는 a-IGZO+ＯＨ2)에 대해서 구조완화 계산을 실시했다. 또한, 이 첨가된 산소원자OEX 근방의 위치에 한층 더 1수소원자를 첨가한 것 또는 2원자 첨가한 것(a-IGZO+OEXＨ 또는 a-IGZO+OEXＨ2)에 대해서 구조완화 계산을 행했다.
이상의 구조완화 계산에 의해 얻어진 구조 모델에 대하여, 상태밀도(ＤＯＳ)의 계산을 행했다. 상기 구조 모델이란, a-IGZO, a-IGZO+H, a-IGZO+O, a-IGZO+ＯＨ, a-IGZO+ＯＨ2, a-IGZO+OEXＨ, a-IGZO+OEXＨ2이다. 이때, 상태밀도(ＤＯＳ)의 계산에는, 컷오프 에너지 400ｅＶ, 4×5×6 Ｍｏｎｋｈｏｓｔ-Paｃｋ특수 k점 메쉬를 사용했다.
(계산 결과)
도 1a 내지 1f는, 구조완화에 의해 얻어진 상기 모델의 완화된 원자구조를 나타낸다. a-IGZO+H(도 1a)에 있어서, 불순물로서 첨가된 수소는, ｐｕｒｅ a-IGZO모델에 존재하는 산소(본 도면에서의 O(A))와 결합을 형성한다. a-IGZO+O(도 1b)에 있어서, 과잉 산소로서 첨가된 산소OEX는 그 근방에 존재하는 ｐｕｒｅ a-IGZO모델의 산소(본 도면에서의 O(A))와 O-OEX결합을 형성한다. a-IGZO+ＯＨ(도 1c) 및 a-IGZO+ＯＨ2(도 1d)에서는, 과잉 산소는 O-OEX결합을 유지하고, 첨가된 수소는 그 근방에 존재하는 ｐｕｒｅ a-IGZO모델의 산소와 결합을 형성한다. 한편, a-IGZO+OEXＨ(도 1e) 및 a-IGZO+OEXＨ2(도 1f)에서는, 과잉 산소 근방에 배치된 수소에 의해 O-OEX결합이 파괴되고, 과잉 산소와 수소간의 OEX-H-O결합 혹은 H-OEX-H결합을 형성한다. 특히, ａ-IGZO+OEXＨ2를 나타내는 도 1f로부터 안 것은, H-OEX-H의 구조가 물의 구조와 유사하다는 것이다.
도 2a 내지 2g에는 상기 모델에 대해서 얻어진 ＤＯＳ를 나타낸다. 또한, 비교목적을 위해, ｐｕｒｅ a-IGZO의 ＤＯＳ를 나타낸다(도 2a). 이것들의 도면에 있어서는, ｐｕｒｅ a-IGZO의 원자가 전자대의 정상 에너지가 0ｅＶ다. 그 도면들에서의 실선은 페르미(Fermi) 준위를 나타낸다. a-IGZO+H(도 2b)의 ＤＯＳ에 있어서, 그 페르미 준위는 전도대중에 위치한다. 이것은, 전도대에 캐리어로서의 전자가 도 프되는 것을 나타내고, 이것은 수소가 도너로서 작용한다는 사실에 일치한다. a-IGZO+O(도 2c)의 ＤＯＳ에 있어서, 그 페르미 준위는 전도대내에는 존재하지 않는다. 또한, 원자가 전자대 위에 O-O결합에 유래하는 준위의 피크가 관측된다. 이 준위는 전자에 의해 완전 점유되어 있기 때문에, 과잉 산소는 ｎ형ＴＦＴ의 전기 특성에 영향을 주지 않는다. a-IGZO+O의 구조 모델에 있어서의 과잉 산소로부터 먼 위치에 수소를 첨가한 ａ-IGZO+ＯＨ(도 2d) 및 a-IGZO+ＯＨ2(도 2e)의 ＤＯＳ에 있어서, O-OEX결합에 유래하는 피크는 상기 원자가 전자대 위에 관측되고, 그 페르미 준위는 전도대에 위치한다. 과잉 산소와 수소는 각각의 특징을 독립으로 보이고 있는 것으로부터, 과잉 산소가 존재하고 있어도 그 과잉 산소가 캐리어 킬러로서 기능하지 않는 경우가 존재하는 것을 보이고 있다. 한편, a-IGZO+O의 구조 모델에 있어서의 과잉 산소의 근방에 수소를 첨가한 ａ-IGZO+OEXＨ(도 2f)의 ＤＯＳ에 있어서, 밴드갭내에 과잉 산소와 수소에 유래하는 Ｏ-H-OEX결합의 날카로운 피크가 보여진다. 따라서, 그 페르미 준위의 위치로부터 판단하면, 그 준위가 불완전 점유 준위인 것을 알 수도 있다. 따라서, 이 준위는 캐리어 전자를 포착하는 트랩으로서 작용한다. a-IGZO+OEXＨ2(도 2g)의 ＤＯＳ에서는, a-IGZO+OEXＨ2(도 2f))에 있어서 관측된 갭내 준위는 소실하고, 그 페르미 준위는 전도대내에 존재하지 않고, ＤＯＳ는 ｐｕｒｅ a-IGZO와 유사하다. 따라서, 이 경우에, 상기 수소는, ＴＦＴ의 전기 특성에 크게 영향을 주는 불순물일 수 없다.
이상으로부터, 아모르포스 산화물 반도체중의 수소가 도너로서 기능한다고 하는 실험 사실이 있는 한편, 막중에 존재하는 수소원자의 농도와 캐리어 전자밀도가 잘 일치하지 않는 사실의 이유는, 아래와 같이 생각된다. 아모르포스 산화물 반도체박막에 수소를 이온주입한 경우는 상기의 ａ-IGZO+H의 경우에 해당하고, 상기 수소는 이온화해서 도너로서 기능한다. 한편, 산소분압 혹은 물의 분압을 제어해서 형성된 박막에서는, 막중에 존재하는 많은 수소가 도너로서 기능하지 않는 것이 시사되어 있다. 상기의 계산으로부터, a-IGZO의 화학량론 조성비와 다른 조성비를 갖는 과잉 산소와 수소가 O-H-OEX 혹은 OEX-H2의 화학결합을 형성했을 경우, 수소는 도너로서 기능하지 않는다. 이 경우, O-H-OEX는 캐리어 트랩으로서 기능하고, OEX-H2은 ＴＦＴ전기 특성에 영향을 주지 않는다. 따라서, 형성된 막중에서, 존재하는 수소의 큰 비율이 O-H-OEX 혹은 OEX-H2라고 하는 결합 상태에서 존재하기 때문에, 노멀리 오프(normally off) ＴＦＴ소자를 이루는 캐리어 전자밀도가 유지된다고 생각된다.
본 발명에서 사용된 것과 같은 과잉 산소란, 아모르포스 산화물 반도체 전체에서의 화학량론 조성비와 비교하여 산소가 과잉한 것이 아니고, 아모르포스 산화물 반도체의 일부분에 있어서의, 어떤 특정한 원자 수를 단위로서 미소한 영역에 산소가 과잉하다는 것을 의미한다. 그 때문에, 아모르포스 산화물 반도체 전체에서 화학량론 조성비에 따라 산소가 존재하는 경우에도, 산소 결손량과 과잉 산소량이 같으면, 본 발명에서 사용된 것처럼 과잉 산소에 해당한다.
특히, 과잉 산소의 존재는, 산소가 금속 원소M(여기에서 M은 In, Zn 또는 Ga)와 결합하고 그 결합 상태가 M-O-M이지만, 그 결합 상태가 실제로 O-O를 포함한 M-O-O-M인 것을 의미한다. 이러한 산소의 결합 상태를 O-OEX결합으로서 나타낸다. 이 O-OEX와 수소가 결합하는 경우, 이 결합 상태를 OEX-H 혹은 H-OEX-H로서 나타낸다.
본 발명에서 사용된 것과 같은 O-H결합은, 상기 a-IGZO+ＯＨ 결합을 말한다. 또한, 금속 원소와 관련하여 그 화학량론 조성비와 비교된 과잉 산소와 수소에 의해 형성된 OEX-H결합이란, 과잉 산소의 Ｏ-OEX결합에 수소가 삽입되는 구성이 되는 상기 a-IGZO+OEXＨ 결합을 의미한다. 또한, 과잉 산소와 수소로 구성하는 Ｈ-OEX-H결합이란, 상기 a-IGZO+OEXＨ2 결합을 의미한다.
상술한 것처럼, 아모르포스 산화물 반도체중의 수소는, 그 수소 근방의 산소가 국소적으로 과잉한 상태에 있으면 도너로서 기능하지 않은 것이 밝혀졌다. 즉, 수소를 캐리어 밀도에 대하여 과잉으로 포함하는 아모르포스 산화물 반도체에 있어서는, 캐리어 발생원이 되는 상기 a-IGZO+ＯＨ 결합수가 최종적인 아모르포스 산화물 반도체의 캐리어 밀도를 결정하게 된다. 즉, O-H결합의 밀도는 캐리어 밀도이다.
(1×1020cm-3이상의) 대량의 수소원자가 아모르포스 산화물 반도체중에 포함될 경우에는, 상기 과잉 산소원자와 상기 수소 원자가 상기 아모르포스 산화물 반도체에 취입될 때 수소 원자 수에 대한 과잉 산소 원자 수의 비율이 1:2 이상인 것이 중요하다. 이렇게 하여, 과잉 산소가 5×1019cm-3이상 포함되고, 캐리어 밀도가 ＴＦ Ｔ의 채널층 반도체로서 기능하는데 충분한 1×1018cm-3이어도 된다. 수소원자수가 1×1020cm-3미만 경우에는, 예를 들면 산소결손 등의 수소이외의 캐리어 발생원에 의한 캐리어 밀도가 O-H결합에 의한 캐리어 밀도와 경합하기(밀도의 차이가 보다 작아지기) 때문에, 본 발명에 따른 관계가 성립되지 않는(Ｏ-H결합의 밀도가 본 발명에 따른 범위 밖이다) 경우가 있으므로, 이것은 바람직하지 못하다.
또한, (1×1021cm-3이상의) 대량의 수소원자가 아모르포스 산화물 반도체중에 포함될 경우에는, 캐리어 트랩으로서 기능하는 Ｏ-H-OEX농도가 증가한다. 그 트랩의 증가를 억제하기 위해서는, 스퍼터링 가스로서 Ａｒ가스에 산소를 첨가하지 않고 수증기만 첨가하는 것이 보다 중요하다. 일 예로서, 스퍼터링 가스는, Ａｒ가스에 수증기만을 첨가해서 형성되어도 된다. 도 3은 본 실시예에 따라 제작한 ａ-IGZO의 홀 효과를 측정하여 얻어진 캐리어 밀도, 홀 이동도 및 저항률과 스퍼터 성막시의 수증기 분압의 의존성을 나타낸다. 가스압, 투입 전력 밀도등의 스퍼터 성막 조건에도 따라, 1×10-2Pa이상의 수증기 분압을 도입함으로써, a-IGZO의 저항률을 증대할 수 있다. 또한, 캐리어 밀도를 1×1018cm-3이하로 하여도 된다. 수소량의 상한치는 1×1022cm-3이다. 이 상한치는, 더 많은 수소를 수증기에 의해 안정하게 아모르포스 산화물 반도체 박막에 공급하는 것이 어렵기 때문에 설정되어 있다. 또한, 캐리어 트랩으로서 기능하는 Ｏ-H-OEX의 밀도가 커지기 때문에, ＴＦＴ가 작동하는데 필 요한 전기 특성을 얻는 것이 불가능하다. 예를 들면, ＴＦＴ의 임계치는 매우 높아진다.
도 4는 본 실시예에 따라 제작한 ＴＦＴ소자 구조의 모식도이다. ＴＦＴ소자는, 기판(10) 위에 게이트 전극(15), 게이트 절연막(14), 소스 전극(12) 및 드레인 전극(11), 채널층(13) 및 보호층(16)의 순서로 설치하여서 형성된다.
본 발명에 적용할 수 있는 반도체소자의 구성은, 상술한 것과 같은 보텀 게이트형 구조의 ＴＦＴ에 한정되지 않는다. 예를 들면, 상기 ＴＦＴ는, 게이트 전극 위에 게이트 절연막과 반도체 채널층을 순차적으로 설치하고, 그 위에 소스 전극 및 드레인 전극을 형성하는 역스태거 구조나, 그 상하 반전이 되는 스태거 구조(톱 게이트형)이어도 된다.
본 발명의 발명자들의 발견물에 의하면, In 및 Zn 중 적어도 한쪽의 원소와 수소를 포함하는 아모르포스 산화물 반도체층을 채널층으로서 사용한 박막트랜지스터는, 그 조성에 따라, 이하의 특성을 갖는 것이 바람직하다: 전기저항률이 약 10Ωcm보다 크고 1×106Ωcm미만의 반절연성의 산화막을 사용하면, 양호한 ＴＦＴ특성이 얻어질 수 있다. 예를 들면, 전기저항률이 10Ωcm이하의 경우, 노멀리 오프 트랜지스터 또는 큰 온/오프비를 얻을 수 없다. 극단적일 경우에는, 게이트 전압이 인가되는 경우에도, 소스전극과 드레인 전극간의 전류가 온/오프되지 않고, 트랜지스터가 동작하지 않는다. 한편, 전기저항률이 1×106Ωcm이상이면, 큰 온 전류를 얻는 것이 불가능하다. 극단적일 경우에는, 게이트 전압이 인가되는 경우에도, 소스 전극과 드레인 전극간의 전류가 온/오프되지 않고, 트랜지스터가 동작하지 않는다.
통상, 산화물의 전기저항률 및 캐리어 밀도는 성막시의 도입 산소분압에 의해 제어된다. 보다 구체적으로, 산소분압을 제어함으로써, 주로 박막중의 산소결손량을 제어하고, 이에 따라 전자 캐리어 밀도를 제어한다. 그러나, 본 발명에서는, 도 3에 나타낸 수증기 분압만을 제어함으로써 전자 캐리어 밀도를 제어한다.
이하, 본 발명에 따른 채널층의 형성 방법에 대해서 상세하게 설명한다.
우선, 유리 등으로 제조된 기판(10)을 준비한다. ＤＣ스퍼터링법, RF스퍼터링법, 펄스레이저 증착법, 원자층 증착법 또는 전자빔증착법 등의 기상법, 그 조합 등에 의해, 아모르포스 산화물 반도체막을 성막한다. 여기서, 아모르포스 산화물 반도체막의 전기저항률이, ＴＦＴ채널층에 대한 양호한 특성이 얻어지는 저항률보다도 높은 조건하에 성막한다. 이것은, 아모르포스 산화물 반도체막의 조성이나 성막 장치에 따라, 기본적으로는 도입 수증기 분압을 8×10-4Pa이상의 범위에 설정 함에 의해 실현된다. 특히, 도입 수증기 분압이 1×10-2Pa이상일 때, 이것은 용이하게 실현할 수 있다. 진공장치를 사용하여 성막하는 경우, 도입 수증기 분압의 상한치는 성막 가스압력이다. 기상에서의 중합반응에 의한 성막의 저밀도화와 성막 속도의 저하를 막기 위해서, 도입 수증기 분압을 10Pa정도 이하로 하는 것이 바람직하다. 저항률을 엄밀하게 제어하기 위해서, 수증기와 그 수증기에 대하여 소량의 산소를 동시에 도입해 제어해도 된다.
여기에서 사용된 것과 같은 도입 수증기 분압이란, 유량제어장치에 의해 성 막 장치내에 의도적으로 도입된 수증기의 분압을 의미한다. 성막 장치 내벽등으로부터 불가피하게 꺼내지는 수증기, 성막 장치가 누설되기 때문에 외부에서 진입하는 수증기, 및 타겟으로부터 꺼내지는 수증기는, 성막 이력에 따라 크게 변화되어서, 제어가 대단히 어렵다. 진공 성막 장치의 배압을 1×10-8Pa이하의 초고진공으로 하고, 아모르포스 산화물중의 수소농도를 캐리어 밀도 미만으로 제어하는 것은, 기술적으로는 가능하다. 그러나, 이것이 행해지면, 성막 장치의 비용 상승과 길어진 제조 택트 시간으로 이루어진 제조 비용을 상승시키는 과제를 수반한다. 그렇지만, 잔류 수증기압이 상기 도입 수증기 분압의 상한치를 초과하는 경우, 본 발명의 효과를 얻는 것이 어렵고, 그래서, 본 발명에서 사용된 성막 장치의 배압이 5×10-4Pa이하인 것이 바람직하다. 이때, 상기 유량제어장치는, 예를 들면 매스 플로우(mass flow) 콘트롤러이다.
또한, 여기서, 아모르포스 산화물 반도체막의 저항률이 1×102Ωcm이상이 되는 조건하에서 성막하는 것이, ＴＦＴ소자의 성능의 관점에서 바람직하다. 이때, 본 발명에 있어서, 상기 금속막 성막 후의 저항률의 하한치는, 산화물막의 조성과 성막 조건에 따라, 예를 들면 1×10Ωcm이상이다.
그 후, 그 제작된 아모르포스 산화물 반도체막을 열처리 행해도 된다. 여기서, 아모르포스 산화물 반도체막이 ＴＦＴ채널층에 대해 양호한 특성을 얻는 저항률을 갖도록 열처리조건을 설정한다. 단시간에 균일하게 저항률을 제어하기 위해서는, 분위기의 온도를 150℃이상 500℃이하, 바람직하게는 200℃이상 350℃이하로 열처리를 행하여도 된다. 또한, 산화 분위기를 사용하는 것도 균일성의 관점에서 효과적이어서, 이것도 바람직하다.
열처리를 행할 때, 아모르포스 산화물중에서는 수소원자가 열확산되고, 캐리어 트랩으로서 기능하는 Ｏ-H-OEX에 상기 확산된 수소가 결합 함에 의해 ＴＦＴ의 전기 특성에 영향을 주지 않는 OEX-H2를 생성하고, 그 캐리어 트랩 밀도를 감소시킨다고 생각된다.
저비용으로 ＴＦＴ를 형성하는 바람직한 방법은, 용액도포에 의한 아모르포스 산화물 반도체막을 형성하는데 있다. 예를 들면, 우선, 용매인 2-메톡시에탄올에 용해한 Zn(ＣＨ3ＣＯＯ)22H2O, Ａｌｄｒｉｃｈ로부터 입수 가능) 및 In(ＣＨ3ＣＯＯ)3,Ａｌｄｒｉｃｈ로부터 입수 가능)의 용액은, 원료로서 잉크젯 인쇄에 의해 도포된다. 그리고, 대기중 500℃이하의 온도로 열처리하여 아모르포스 InZnＯ막을 얻는다. 열처리는, 용매를 충분하게 휘발시키기 위해서, 150℃이상 500℃이하, 바람직하게는 200℃이상 350℃이하로 행해져도 된다. 열처리 온도의 상한치는, 산화물 반도체막의 결정화에 의해 제한된다. 여기서, 아모르포스 산화물 반도체막에는 1×1020cm-3이상의 수소 원자가 잔류하고, 본 발명의 캐리어 밀도를 실현하는 Ｍ-ＯＨ결합수 1×1018cm-3이하를 실현하여도 된다. 다른 용매를 사용한 성막 방법으로서, 전기석출법을 사용하여도 된다. 예를 들면, 질산 인듐, 질산 갈륨, 질산 아연 및 디메틸아민보란(ＤＭＡＢ)을 함유하는 수용액을 원료로서 사용하면서, In-Ga-Zn-Ｏ계 아모르포스 산화물 박막은 절연 기판(예를 들면, 코닝사제1737) 위에 형성되어도 된다. 퇴적 초기층으로서 무전계 퇴적한 후, 디메틸아민보란(ＤＭＡＢ)을 함유하지 않는 수용액을 사용하고 외부 전원을 사용해서 전계를 걸고, 전기석출에 의해 아모르포스 산화물막을 형성한다. 여기서, 수용액의 온도는 60℃다. 이렇게 해서 형성된 아모르포스 산화물막도 막 중에는 (1×1020cm-3이상의) 대량의 수소원자가 잔류하고 있다. 이 막을 500℃이하로 열처리 함으로써, 본 발명의 Ｍ-ＯＨ결합수 1×1018cm-3이하 및 캐리어 밀도 1×1018cm-3이하를 실현할 수 있다. 이렇게 해서, ＴＦＴ동작가능한 아모르포스 산화물 반도체막을 형성하여도 된다. 열처리는, 막중에 대량으로 함유되는 수분을 휘발시키기 위해서, 150℃이상 500℃이하, 바람직하게는 200℃이상 350℃이하로 행해도 된다. 열처리 온도의 상한치는, 산화물 반도체막의 결정화에 의해 제한된다.
다음에, 산화물 절연체 보호막을, 산소함유 분위기에서 스퍼터링법에 의해 형성하고, 그렇게 함으로써 보호막 형성에 의한 채널층에의 데미지 및 환원 효과를 상쇄하여도 된다.
이하, ＴＦＴ구조의 구성요소들을 상세하게 설명한다.
(게이트 절연층)
본 발명에 있어서, 게이트 절연층에는 ＳｉＯ2를 사용하는 것이 바람직하다. 또는, ＳｉＯ2, Y2O3, Ａｌ2O3, ＨｆＯ2 및 ＴｉＯ2 중 적어도 1종을 포함하는 재료를 게이트 절연층에 사용하는 것도 바람직하다. 또한, 이들의 층들을 적층한 어떠한 막을 사용해도 된다.
게이트 절연층의 성막법으로서는, 스퍼터링법, 펄스레이저 증착법 및 전자빔증착법 등의 기상법을 사용하여도 된다. 그러나, 성막법은 이들의 방법에 한정되지 않는다.
(전극)
소스 전극, 드레인 전극 및 게이트 전극의 재료는, 양호한 전기전도성과 채널층에의 양호한 전기적 접속을 가능하게 하는 것이면 특히 구애되지 않는다. 예를 들면, In2O3:Ｓｎ 또는 ZnＯ로 형성된 투명도전막과, Ｍｏ, Ａｕ, Ｐｔ, Ａｌ, Ｎｉ 및 Ｃｕ로 형성된 금속막을 사용할 수 있다. 추가로, 채널층 혹은 절연층과 상기 전극들과의 사이에, 밀착 성향상을 위한 Ｔｉ, Ｎｉ, Ｃｒ등으로 형성된 층이 배치되어도 된다.
(기판)
기판으로서는, 채널층의 열처리조건 등에도 따라, 유리 기판, 금속기판, 플라스틱 기판, 플라스틱 필름 등을 사용하여도 된다.
(채널층)
채널층은, 수소와, In과 Zn 중 적어도 1개의 원소를 함유하는 아모르포스 산화물이다.
채널층의 성막법으로서는, 스퍼터링법, 펄스레이저 증착법 및 전자빔증착법 등의 기상법들을 사용하여도 된다. 그러나, 성막법은 이들의 방법에 한정되지 않는다.
채널층의 성막 온도는, 아모르포스 산화물 반도체에 받아들이는 수소량을 일정하게 유지하여서, 성막 시작전에 채널층의 하지층 혹은 진공장치 쳄버 벽에 수증기의 흡착을 일으키지 않도록, 80℃이상으로 하는 것이 바람직하다.
열처리 온도는, 유리 전이 온도 이하인 것이 바람직하고, 본 발명에서는 150℃이상 500℃이하인 것이 바람직하다. 열처리의 하한온도는, 금속인듐을 정련할 때 사용된 잘 알려진 재료인 In(ＯＨ)3의 분해가 150℃에서 시작하기 때문에 150℃이다. 열처리 시간의 단축화의 관점에서, 열처리 온도는 200℃이상 350℃이하로 행하는 것이 바람직하다.
열처리가 채널층의 형성 온도를 사용하여 행해도 되기 때문에, 열처리는, 채널층의 형성과 동시에 행해도 된다. 또한, 열처리는, 보호막이 형성된 후에 행해도 되거나, ＴＦＴ가 완성된 후에 행해도 된다.
(보호막)
보호막으로서, 적어도 1종의 금속 원소를 포함하는 금속산화물막을 사용한다. 금속산화물 중에서도, 이하에 든 것을 적어도 1종 포함하는 물질을 보호막으로서 사용하는 것이 바람직하다: ＳｉＯ2, Ａｌ2O3, Ga2O3, In2O3, ＭｇＯ, ＣａＯ, ＳｒＯ, ＢａＯ, ZnＯ, Ｎｂ2O5, Ｔａ2O5, ＴｉＯ2, ＺｒＯ2, ＨｆＯ2, ＣｅＯ2, Ｌｉ2O, Ｎａ2O, K2O, Ｒｂ2O, Ｓｃ2O3, Y2O3, Ｌａ2O3, Ｎｄ2O3, Ｓｍ2O3, Ｇｄ2O3, Ｄｙ2O3, Ｅ ｒ2O3, Ｙｂ2O3.
이와는 달리, 이들 금속산화물 이외에, 실리콘 산질화물(ＳｉＯxＮy)을 사용해도 된다.
상기 금속산화물 또는 ＳｉＯxＮy를 보호막으로서 ＴＦＴ 위에 형성하는 방법으로서는, 화학기상증착법(ＣＶＤ), 스퍼터링법등을 사용하여도 된다. 스퍼터링법으로 보호막을 형성할 경우에는, 스퍼터링 동안에 산소함유 분위기에서 성막을 행한다. 이것은, 예를 들면, Ａｒ가스 분위기에서 보호막을 형성한 소자가 보호막을 성막하기 전과 비교하여 ＴＦＴ특성이 나빠지기 때문이다. ＴＦＴ특성이 나빠지는 원인은, 보호막을 성막시에 채널층의 계면으로부터 산소가 빠지는 것에 의해 캐리어가 생성되어, 채널층의 저항이 낮아지는 것이 생각된다. 그 때문에, 보호막을 스퍼터링하는 동안 산소함유 분위기에서 성막해야 한다. 산소함유량은 총 스퍼터링 가스중의 10% 내지 80%인 것이 바람직하다.
(ＴＦＴ특성)
도 5는 본 발명의 ＴＦＴ의 전형적인 트랜스퍼 특성(Ｖｇ-Ｉｄ특성)을 나타낸다. 소스 전극과 드레인 전극간에 12V의 전압Ｖｄ를 인가했을 때, 게이트 전압Ｖｇ을 -20V∼20V의 사이에서 소인함으로써, 소스전극과 드레인 전극간의 전류Ｉｄ를 제어하여도 된다(온 및 오프하여도 된다).
특히, 입계산란이 없고 계면특성이 뛰어나기 때문에 원래 높은 캐리어 이동도를 갖는 아모르포스 산화물을 채널층으로서 사용한 ＴＦＴ에 본 발명을 적용하 면, 전계 효과 이동도가 크고, 특성이 우수한 ＴＦＴ를 실현할 수 있다. 이 경우에, Ga 및 Ｓｎ중 적어도 하나의 원소를 산화막에 포함함하여서, 아모르포스 상(phase)이 안정화한다. 추가로, 아모르포스 상 안정화의 관점에서는, 열처리시의 산화 분위기중의 온도를 500℃이하로 하는 것이 바람직하다고 생각할 수 있다.
여기에서, 아모르포스인 상태는, 측정 대상 박막에, 입사각도 0.5도정도의 저입사각에 의한 X선 회절을 행했을 경우에 명료한 회절 피크가 검출되지 않는(즉, 헤일로(halo) 패턴이 관측되는) 관측에 의해 확인되어도 된다. 이때, 본 발명은, 상기한 재료를 박막트랜지스터의 채널층에 사용할 경우에, 해당 채널층이 미결정 상태의 구성 재료를 포함하는 경우를 제외하지 않는다.
상기 박막트랜지스터의 출력 단자인 드레인에, 유기 또는 무기의 일렉트로루미네슨스(ＥＬ)소자 또는 액정소자 등의 표시 소자의 전극을 접속함으로써, 표시장치를 구성하여도 된다. 이하에, 표시장치의 단면도를 참조하여 구체적인 표시장치 구성의 예를 설명한다.
도 6은, 본 발명의 다른 실시예로서의 표시장치의 일례의 단면도다. TFT는 기판(611) 위에 형성된다. 그 TFT는, 게이트 전극(612)과, 게이트 절연막(613)과, 아모르포스 산화물 반도체막(614)과, 보호층(615), 소스(드레인)전극(616)과, 드레인(소스)전극(617)으로 구성된다.
드레인(소스)전극(617)에, 층간 절연막(619)을 통해 전극(618)이 접속된다. 전극(618)은 발광층(620)과 접하여 있다. 그 발광층(620)은, 전극(621)과 접하여 있다.
상기 구성에 의해, 발광층(620)에 주입된 전류를, 소스(드레인)전극(616)으로부터 드레인(소스)전극(617)으로 아모르포스 산화물 반도체막(614)에 형성된 채널을 거쳐서 흐르는 전류치에 의해 제어하여도 된다.
따라서, 상기 전류는, ＴＦＴ의 게이트 전극(612)의 전압에 의해 제어되어도 된다. 여기에서, 전극 618, 발광층(620) 및 전극 621은 무기 또는 유기의 일렉트로루미네슨스 소자를 형성한다.
도 7은, 본 발명의 다른 실시예로서의 표시장치의 다른 예의 단면도다. 드레인(소스)전극(717)이 연장되어서 전극(718)의 역할도 한다. 전극(723) 및 대향 전극(718)은, 고저항막 720과 722 사이에 끼워진 액정 셀이나 전기영동형 입자 셀(721)에 전압을 인가하도록 구성되어도 된다. 또한, 도 7은 기판(711), 게이트 절연막(713), 보호층(715) 및 층간절연막(719)을 나타낸다.
액정 셀이나 전기영동형 입자 셀(721), 고저항막(720 및 722), 전극 718, 및 전극 723은 표시 소자를 구성한다.
그 표시 소자에 인가된 전압을, 소스 전극(716)으로부터 드레인 전극(717)에 아모르포스 산화물 반도체막(714)에 형성된 채널을 거쳐서 흐르는 전류치에 의해 제어하여도 된다.
따라서, 그 전압은, ＴＦＴ의 게이트 전극(712)의 전압에 의해 제어되어도 된다. 여기에서, 표시 소자의 표시 매체가 유체와 입자를 절연막중에 봉지한 캡슐인 경우, 고저항막(720, 722)은 제거되어도 된다.
상기의 2개의 예의 ＴＦＴ를 보텀 게이트 역스태거형 구조의 TFT로서 상기에 서 설명하였지만, 본 발명은 이러한 구조에 한정되지 않는다.
예를 들면, ＴＦＴ의 출력 단자인 드레인 전극과 표시 소자와의 접속이 위상기하적으로 동일하면, 코플래너(coplanar) 구조 등의 기타의 구조도 가능하다.
또한, 상기의 2개의 예의 ＴＦＴ에 있어서는, 표시 소자를 구동하는 한 쌍의 전극이, 기판과 평행하게 설치되지만, 본 발명은 이러한 구성에 한정되지 않는다.
예를 들면, ＴＦＴ의 출력 단자인 드레인 전극과 표시 소자와의 접속이 위상기하적으로 동일하면, 그 전극들 중 한쪽 또는 양쪽의 전극이 기판과 수직하게 설치되어도 된다.
또한, 상기의 2개의 예의 TFT에 있어서는, 표시 소자에 접속되는 ＴＦＴ를 하나만 도시했지만, 본 발명은 이러한 구성에 한정되지 않는다. 예를 들면, 도면에 나타낸 ＴＦＴ는, 도면의 ＴＦＴ가 이들 ＴＦＴ를 구비한 회로의 최종단에 있다면, 본 발명에 따른 또 다른 ＴＦＴ에 더욱 접속되어도 된다.
여기에서, 표시 소자를 구동하는 한 쌍의 전극이, 기판과 평행하게 설치되었을 경우, 표시 소자가 ＥＬ소자 또는 반사형 액정소자 등의 반사형 표시 소자이면, 어느 한쪽의 전극이 발광 파장 혹은 반사광의 파장에 대하여 투명한 것이 요구된다.
그 표시 소자가 투과형 액정소자 등의 투과형 표시 소자이면, 양쪽 전극도 투과광에 대하여 투명한 것이 요구된다.
또한, 본 실시예에 따른 ＴＦＴ에서는, 모든 구성요소를 투명하게 하는 것도 가능해서, 투명한 표시 소자를 형성할 수도 있다.
또한, 가볍고, 유연하고, 투명한 플라스틱 수지 기판 등의 저내열성 기판 위에, 상기 표시 소자를 설치하여도 된다.
다음에, ＥＬ소자(여기에서는, 유기ＥＬ소자)와 박막트랜지스터를 포함하는 화소를 이차원 모양으로 복수 배치한 표시장치에 대해서 도 8을 참조하여 설명한다.
도 8에 있어서, 트랜지스터 801은 유기ＥＬ층(804)을 구동한다. 트랜지스터 802는 화소를 선택한다. 또한 콘덴서(803)는 선택된 상태를 유지하고, 공통전극선(807)과 트랜지스터 802의 소스와의 사이에 전하를 유지하고, 트랜지스터 801의 게이트의 신호를 유지하고 있다. 화소는 주사 전극선(805)과 신호 전극선(806)을 통해 선택된다.
보다 구체적으로, 화상신호는, 드라이버 회로(도면에 나타내지 않는다)로부터 주사 전극선(805)을 통해서 게이트 전극에 펄스 신호로서 인가된다. 그와 동시에, 신호는, 별도의 드라이버 회로(도면에 나타내지 않는다)로부터 신호 전극선(806)을 통해서 역시 펄스 신호로서 트랜지스터(802)에 인가되어서 화소를 선택한다. 이때에, 트랜지스터(802)가 온(On)이 되어 신호 전극선(806)과 트랜지스터(802)의 소스와의 사이에 있는 콘덴서(803)에 전하가 축적된다.
이에 따라 트랜지스터(801)의 게이트가 원하는 전압으로 유지되고 트랜지스터(801)는 온이 된다. 이 상태는, 다음 신호를 받을 때까지 유지된다.
트랜지스터(801)가 온인 기간동안, 유기ＥＬ층(804)에는 전압 및 전류가 계속 공급되어 발광이 유지되게 된다.
도 8에 나타낸 구성이 1화소에 트랜지스터 2개 콘덴서 1개를 갖지만, 성능을 향상시키기 위해서 보다 많은 트랜지스터 등을 내장하여도 된다.
필수적인 것은, 트랜지스터 부분에, 투명하고 저온에서 형성할 수 있는 In-Ga-Zn-Ｏ계의 ＴＦＴ를 사용함으로써, 유효한 ＥＬ소자를 얻을 수 있다.
이하, 예시를 참조하여 본 발명을 더욱 설명하지만, 본 발명은 이에 한정되지 않는다.
(예시 1)
본 예시에서는, 본 발명의 ＴＦＴ소자의 실시예를 설명한다.
우선, 유리 기판 위에, 아모르포스 산화물 반도체로서, In-Ga-Zn-O막을 형성했다. 아르곤 분위기에서 ＤＣ스퍼터링 성막에 의해 In-Ga-Zn-O막을 형성했다.
타겟(재료원)으로서는, 3인치 사이즈의 InGaZnＯ4조성을 갖는 소결체를 사용하고, 투입ＲＦ파워는 50W이었다. 타겟과 기판과의 거리는 60mm이다. In-Ga-Zn-O막은, 5.0×10-1Pa의 아르곤과 수증기의 혼합 분위기에서 형성된다. 도입 수증기 분압은 8.0×10-4Pa 내지 6.0×10-2Pa로 했다. 이때, 산소는 도입하지 않았다. 성막시의 기판온도는 25℃다.
얻어진 막에 대하여, 홀 효과 측정을 행하였다. 그 결과를 도 3에 나타내고, 여기에서 In-Ga-Zn-O막의 캐리어 밀도, 홀 이동도 및 저항률과 스퍼터 성막시의 수증기 분압의 의존성을 나타낸다. 1×10-2Pa이상의 수증기 분압을 도입함으로써, In- Ga-Zn-O막의 저항률을 증대할 수 있다. 또한, 캐리어 밀도를 1×1018cm-3이하로 할 수 있다. 이 In-Ga-Zn-O막에 대하여, 막면에 입사각도 0.5도 정도의 저입사각에 의한 X선 회절을 행하였다. 모든 경우에 대하여, 명료한 회절 피크는 관측되지 않았고, 제작한 In-Ga-Zn-O막은 아모르포스 막인 것이 확인되었다. 또한, ＡＦＭ측정을 행하고, 패턴의 해석을 행한 결과, 박막의 표면 거칠기(Ｒａ)는 약 0.4ｎｍ이었다. 막두께는 약 200ｎｍ이다. X선 광전자 분광(ＸＰＳ)분석의 결과로서, 박막의 금속조성비가 In:Ga:Zn=1:1:0.9인 것을 알았다.
또한, 타겟(재료원)으로서는, 3인치 사이즈의 InZnＯ(ZnＯ:10.7wt.%)의 소결체를 사용해 같은 실험을 행했다. 1×10-2Pa이상의 수증기 분압을 도입 함으로써, InZnＯ막의 저항률을 증대할 수 있고, 아모르포스 ＩＺＯ막을 얻을 수 있었다.
상기 얻어진 아모르포스 In-Ga-Zn-O막 및 ＩＺＯ막에 대해서, 2차 이온 질량분석(ＳＩＭＳ)측정을 행하고, 막중 수소량의 정량을 행했다. 그 결과를 도 10에 나타낸다. 막에는 도입 수증기 분압에 따라, 본 발명에 따른 1×1020cm-3이상이 되는 1×1021 내지 1×1022cm-3의 수소가 포함되어 있는 것을 알았다. 또한, 막중 수소량과 도입 수소분압의 이중 대수 플롯(plot)이 대단히 좋은 직선성을 나타내기 때문에, 막중 수소량이 도입 수소분압에 의해 정밀하게 제어 가능한 것을 알았다.
(예시 2)
본 예시에서는, 본 발명에 있어서의 ＴＦＴ소자의 다른 실시예를 도 9를 참 조하여 설명한다.
우선, 100ｎｍ 두께의 열산화 실리콘막(904)이 형성된 ｎ형 저저항 실리콘 기판(900) 위에, 채널층으로서, In-Ga-Zn-O막(903)을 형성했다. 아르곤 분위기에서의 ＤＣ스퍼터링을 함으로써, In-Ga-Zn-O막을 형성했다.
타겟(재료원)으로서는, 3인치 사이즈의 InGaZnＯ4조성을 갖는 소결체를 사용하고, 투입ＲＦ파워는 50W로 하였다. 타겟과 기판과의 거리는 60mm이다. In-Ga-Zn-O막은, 5.0×10-1Pa의 아르곤과 수증기의 혼합 분위기에서 형성되고, 도입 수증기 분압은 6.2×10-2Pa이다. 이때, 산소는 도입하지 않았다. 성막시의 기판 온도는 25℃다. 아모르포스 InGaZnＯ4채널층의 막두께는 30ｎｍ이다. 그 후, 포토리소그래픽법에 의해 채널층을 패터닝 했다. 그 후에 전자빔 가열증착법을 사용하여, 채널층에 가까운 측으로부터, 약 5ｎｍ의 막두께를 갖는 Ｔｉ층과, 약 100ｎｍ의 막두께를 갖는 Ａｕ층을 순차 적층하고, 포토리소그래픽법과 리프트 오프법에 의해, 소스 전극(902) 및 드레인 전극(901)을 형성했다. 이렇게 해서 채널길이는 30μm, 채널 폭은 180μm의 보텀 게이트 역스태거형ＴＦＴ를 완성하였다. 본 ＴＦＴ소자에서는, ｎ형 저저항 실리콘 막(900)이 게이트 전극(905)으로서 기능하고, 100ｎｍ의 열산화 실리콘 막(904)이 게이트 절연층으로서 기능한다.
다음에, 이렇게 하여 얻어진 ＴＦＴ소자의 특성평가를 행했다. 도 11은, ＴＦＴ소자를 형성 후 열처리 하지 않는 경우와, 대기중 200℃ 30분 열처리의 경우 와, 대기중 250℃ 30분 열처리의 경우에 대해 Ｖｄ=20V일 때의 실온하에서 측정한 본 예시에서 제작한 ＴＦＴ소자의 Ｉｄ-Ｖｇ특성(트랜스퍼 특성)을 나타낸 것이다. 수증기 분압만에 의한 아모르포스 InGaZnＯ4채널층의 저항률 제어가 가능해서, TFT소자가 트랜지스터에 필적할만한 온/오프비 및 104이상의 ＴＦＴ특성을 나타내는 것을 알았다.
(예시 3)
본 예시에서는, 본 발명에 있어서의 ＴＦＴ소자의 다른 실시예를 도 4를 참조하여 설명한다.
우선, 유리 기판(10)에, Ｍｏ전극을 게이트 전극으로서 스퍼터링법에 의해 형성했다. 그 후, 포토리소그래픽법에 의한 패터닝을 행하였다. 스퍼터링법에 의해 ＳｉＯ2막을 게이트 절연막(14)으로서 형성한 후, 소스 전극(12) 및 드레인 전극(11)을 형성했다. 그 위에 채널층(13)으로서, 예시 2의 경우와 마찬가지로 In-Ga-Zn-O막을 형성했다. 아모르포스 InGaZnＯ4채널층의 두께는 30ｎｍ이다. 도입 수증기 분압은 1.6×10-2Pa, 6.2×10-2Pa 및 8.6×10-2Pa이었다. 이때, 산소는 도입하지 않았다. 성막시의 기판온도는 25℃다.
또한, 그 위에 스퍼터링법에 의해 보호막(16)으로서 ＳｉＯ2막을 100ｎｍ퇴적한다.
본 예시에서, 투입ＲＦ파워는 300W이었다. 성막시의 분위기는, 총 압력이 0.1Pa이며, 가스 유량비는 Ａｒ:O2=90:10이다. 또한, 기판온도는 25℃다.
최후에, 게이트 전극(15), 드레인 전극(12) 및 소스 전극(11) 상의 일부를 포토리소그래픽법 및 에칭법에 의해 제거하여, 컨택트 홀을 형성한다. 그리고나서, 대기중에서의 250℃ 60분 열처리를 행했다. 이렇게 해서 채널길이는 30μm, 채널 폭은 180μm의 보텀 게이트형 ＴＦＴ를 완성하였다.
다음에, 이렇게 하여 얻어진 ＴＦＴ소자의 특성평가를 행했다. 도 5는, 본 예시에서 제작한 ＴＦＴ소자를 실온하에서 측정했을 때의, Ｖｄ=20V에 있어서의 Ｉｄ-Ｖｇ특성(트랜스퍼 특성)을 나타낸 그래프이다. Ｖg=20V에서, Ｉｄ=1×10-5A정도의 전류가 흘렀다. 추가로, 도입 수증기 분압 8.6×10-2Pa하에서 출력 특성으로부터 전계 효과 이동도를 산출한 바, 포화 영역에 있어서 약 3cm2/Ｖｓ의 전계 효과 이동도를 얻는다.
(예시 4)
본 예시에서는, 도 12의 박막트랜지스터를 사용한 표시장치에 관하여 설명한다. 사용된 박막트랜지스터의 채널층 형성 공정은, 예시 3의 도입 수증기 분압이 8.6×10-2Pa일 경우와 같다.
상기 박막트랜지스터에 있어서 절연층(보호층)(16)이 피복해 패터닝된 후, 드레인 전극(12)을 형성하는 ＩＴＯ막의 섬의 짧은 변을 100μm까지 연장하고, 그 연장된 90μm 길이의 부분을 남기고, 소스 전극(11) 및 게이트 전극(15)에의 배선 을 확보한다. 이 위에 폴리이미드 막을 도포하고, 러빙(rubbing) 공정을 실행한다. 한편, 마찬가지로, 플라스틱 기판 위에 ＩＴＯ막과 폴리이미드 막을 형성하고, 러빙 공정을 실행한 것을 준비하고, 상기 박막트랜지스터를 형성한 기판과 5μm의 공극을 비워서 대향시켜, 그 공극에 네마틱 액정을 주입한다. 한층 더, 한 쌍의 편광판을 설치하되, 그 편광판의 한쪽은 이 구조체의 일측에 있고, 그 편광판의 다른쪽은 그 구조체의 타측에 있다. 여기에서, 박막트랜지스터의 소스 전극에 전압을 인가하고, 게이트 전극에 인가된 전압을 변화시키면, 드레인 전극으로부터 연장된 ＩＴＯ막의 섬의 일부인 30μm×90μm의 영역에만, 광투과율이 변화된다. 또한, 그 투과율은, 박막트랜지스터가 온 상태가 되도록 게이트 전압을 인가할 때의 소스-드레인간 전압에 의해도 연속적으로 변화시킬 수 있다. 이렇게 해서, 도 7에 나타낸 것에 대응하고 액정 셀을 표시 소자로서 갖는 표시장치를 제작한다. 이때, 도 12는 기판(10), 채널층(13) 및 게이트 절연막(14)을 나타낸다.
본 예시에 있어서, 박막트랜지스터를 형성하는 기판으로서 백색의 플라스틱 기판을 사용한다. 박막트랜지스터의 전극들을 금으로 대체하고, 폴리이미드 막과 편광판을 제거한다. 백색이고 투명한 플라스틱 기판들간의 공극에 입자와 유체를 절연막에서 피복한 캡슐을 충전시키도록 제조된다. 상술한 구성의 표시장치의 경우, 본 박막트랜지스터에 의해 연장된 드레인 전극과 상부의 ＩＴＯ막간의 전압이 제어되고, 이에 따라서 캡슐내의 입자가 상하로 이동한다. 따라서, 투명기판측에서 본 연장된 드레인 전극영역의 반사율을 제어 함으로써, 표시를 행하여도 된다.
또한, 본 예시에서는, 박막트랜지스터를 복수 인접해서 형성하고, 예를 들 면, 일반적인 4개의 트랜지스터와 1개의 콘덴서로 이루어진 구성의 전류제어회로를 구성하고, 그 최종단 트랜지스터의 하나를 도 12의 박막트랜지스터로서, ＥＬ소자를 구동할 수 있다. 예를 들면, 상기의 ＩＴＯ막을 드레인 전극으로서 사용하는 박막트랜지스터를 사용한다. 그리고, 드레인 전극으로부터 연장된 ＩＴＯ막의 섬의 일부인 30μm×90μm의 영역에 전자주입층과 발광층으로 이루어진 유기 일렉트로루미네슨스 소자를 형성한다. 이렇게 해서, 도 6에 나타낸 ＥＬ소자를 사용하는 표시장치를 형성하여도 된다.
(예시 5)
본 예시에서는, 예시 4의 표시 소자와 박막트랜지스터를 이차원으로 배열시킨다. 예를 들면, 예시 4의 액정 셀이나 ＥＬ소자등의 표시 소자와, 박막트랜지스터를 포함하는 약 30μm×115μm의 면적을 각각 차지하는 화소를, 짧은 변 방향으로 40μm피치, 긴 변 방향으로 120μm 피치로 각각 7425×1790개 사각형 배열한다. 또한, 긴 변 방향으로 7425개의 박막트랜지스터의 게이트 전극을 관통하는 게이트 배선을 1790개, 1790개의 박막트랜지스터의 소스 전극이 아모르포스 산화물 반도체막의 섬으로부터 5μm 만큼 삐어져 나온 부분을 짧은 변 방향으로 가로지르는 신호 배선을 7425개 설치하고, 각각을 게이트 드라이버 회로와 소스 드라이버 회로에 접속한다. 액정표시 소자의 경우, 액정표시 소자와 같은 사이즈이고 그 액정표시 소자와 정렬된 칼라 필터를 그 액정 표시소자의 표면에 설치하고, 이러한 ＲＧＢ의 칼라필터를 주기적으로 긴 변 방향으로 반복하여서, 약 211ｐpｉ 해상도로 A4사이즈의 액티브 매트릭스형 칼라 화상 표시장치를 구성할 수 있다.
ＥＬ소자의 경우에는, 하나의 ＥＬ소자에 포함된 2개의 박막트랜지스터 중, 제1 박막트랜지스터의 게이트 전극을 게이트 선에 접속하고, 제2 박막트랜지스터의 소스 전극을 신호 선에 접속한다. 한층 더, ＥＬ소자의 발광 파장을 긴 변 방향으로 ＲＧＢ에서 주기적으로 변화시킨다. 이렇게 하여, 같은 해상도의 발광형 칼라 화상 표시장치를 구성할 수 있다.
여기에서, 액티브 매트릭스를 구동하는 드라이버 회로는, 화소의 박막트랜지스터와 같은 본 발명에 따른 박막트랜지스터를 사용해서 구성해도 되거나, 기존의 ＩＣ칩을 사용하여 구성해도 된다.
본 발명은 예시적 실시예들을 참조하여 설명하였지만, 본 발명은 상술한 예시적 실시예들에 한정되지 않는다는 것을 알 것이다. 이하의 청구의 범위는 이러한 변형 및 동등한 구조 및 기능 모두를 포함하도록 가장 넓게 해석되어야 한다.
도 1a, 1b, 1c, 1d, 1e, 1f는, 본 발명에 따른 아모르포스 InGaZnＯ4(a-IGZO)구조 모델에 구조 완화 계산을 해서 얻어진 원자구조를 도시한 도면이다.
도 2a, 2b, 2c, 2d, 2e, 2f, 2g는, 컷오프 에너지 400ｅＶ와 4×5×6 Ｍｏｎｋｈｏｓｔ-Pack 특수 k점 메쉬를 사용해서 도 1a 내지 1f에 나타낸 모델에 대한 계산에 의해 얻어진 상태밀도(ＤＯＳ)를 도시한 도면이다.
도 3은 a-IGZO의 홀 효과를 측정하여 얻어진, 캐리어 밀도, 홀 이동도, 저항률과 스퍼터 성막시의 수증기 분압간의 관계를 도시한 그래프다.
도 4는 본 발명의 일 실시예에 따른 박막트랜지스터의 모식적인 단면도다.
도 5는 본 발명의 일 실시예에 따른 박막트랜지스터의 전달 특성을 도시한 그래프다.
도 6은 본 발명의 다른 실시예에 따른 표시장치의 일례의 단면도다.
도 7은 본 발명의 다른 실시예에 따른 표시장치의 다른 예의 단면도다.
도 8은 본 발명의 상기 다른 실시예에 따른 유기 일렉트로루미네슨스(ＥＬ)소자와 박막트랜지스터를 포함하는 화소를 이차원 모양으로 배치한 표시장치의 구성을 도시한 도면이다.
도 9는 본 발명의 다른 실시예에 따른 박막트랜지스터의 모식적인 단면도다.
도 10은 예시 1에서 제작한 아모르포스 산화물 반도체막중의 수소량과 스퍼터링 가스중 수증기 분압간의 관계를 도시한 그래프다.
도 11은 예시 2에서 제작한 박막트랜지스터의 전달 특성을 도시한 그래프다.
도 12는 예시 4에서 제작한 박막트랜지스터의 모식적인 단면도다.

Claims (12)

  1. 수소와, 인듐(In) 및 아연(Zn) 중 적어도 한쪽의 원소를 포함하는 아모르포스 산화물 반도체로서,
    상기 아모르포스 산화물 반도체는 1×1020cm-3이상 1×1022cm-3이하의 수소원자와 중수소원자 중 하나를 함유하고,
    상기 아모르포스 산화물 반도체중에서, 과잉 산소(OEX)와 수소간의 결합을 제외한 산소와 수소간의 결합의 밀도가 1×1018cm-3이하인 아모르포스 산화물 반도체.
  2. 채널층, 게이트 절연층, 소스 전극, 드레인 전극 및 게이트 전극으로 이루어진 박막트랜지스터로서,
    상기 채널층이 청구항 1에 기재된 아모르포스 산화물 반도체로 이루어진, 박막트랜지스터.
  3. 제 2 항에 있어서,
    상기 아모르포스 산화물 반도체의 전기저항률이 10Ω보다 크고 1×106Ω미만 인, 박막트랜지스터.
  4. 제 2 항에 있어서,
    상기 아모르포스 산화물 반도체가, 갈륨(Ga) 및 주석(Ｓｎ) 중 적어도 1개를 더 포함하는, 박막트랜지스터.
  5. 표시소자와 박막트랜지스터를 포함하는 표시장치로서,
    상기 표시소자는 기판상에서 상기 박막트랜지스터의 소스 전극 및 드레인 전극 중 한쪽에 접속된 전극을 구비하고,
    상기 박막트랜지스터는 청구항 2에 기재한 박막트랜지스터로 이루어진, 표시장치.
  6. 제 5 항에 있어서,
    상기 표시 소자는, 일렉트로루미네슨스 소자로 이루어진, 표시장치.
  7. 제 5 항에 있어서,
    상기 표시 소자는, 액정 셀로 이루어진, 표시장치.
  8. 제 5 항에 있어서,
    상기 기판 위에 상기 표시 소자 및 상기 박막트랜지스터가 이차원 모양으로 복수 배치된, 표시장치.
  9. 기판과, 인듐(In) 및 아연(Zn) 중 적어도 한쪽의 원소와 수소를 포함하는 아모르포스 산화물 반도체로 구성된 채널층과, 게이트 절연층과, 소스 전극과, 드레인 전극과, 게이트 전극으로 이루어진 박막트랜지스터의 제조 방법으로서,
    상기 채널층을 수증기를 함유하는 성막 가스를 사용하여 스퍼터링법에 의해 형성하는 단계; 및
    상기 채널층이 형성된 후에, 150℃이상 500℃이하에서 열처리를 행하는 단계를 포함한, 박막트랜지스터의 제조 방법.
  10. 제 9 항에 있어서,
    상기 성막 가스의 도입 수증기 분압은, 8×10-4Pa이상인, 박막트랜지스터의 제조 방법.
  11. 기판과, 인듐(In) 및 아연(Zn) 중 적어도 한쪽의 원소와 수소를 포함하는 아모르포스 산화물 반도체로 구성된 채널층과, 게이트 절연층과, 소스 전극과, 드레인 전극과, 게이트 전극으로 이루어진 박막트랜지스터의 제조 방법으로서,
    상기 채널층을 용액을 도포하여 형성하는 단계; 및
    상기 채널층이 형성된 후에, 500℃이하에서 열처리를 행하는 단계를 포함하는, 박막트랜지스터의 제조 방법.
  12. 기판과, 인듐(In) 및 아연(Zn) 중 적어도 한쪽의 원소와 수소를 포함하는 아모르포스 산화물 반도체로 구성된 채널층과, 게이트 절연층과, 소스 전극과, 드레인 전극과, 게이트 전극으로 이루어진 박막트랜지스터의 제조 방법으로서,
    상기 채널층을 전기석출법에 의해 형성하는 단계; 및
    상기 채널층이 형성된 후에, 500℃이하에서 열처리를 행하는 단계를 포함하는, 박막트랜지스터의 제조 방법.
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Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20120104097A (ko) * 2011-03-11 2012-09-20 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치의 제작 방법
KR101259000B1 (ko) * 2011-07-08 2013-04-29 단국대학교 산학협력단 박막의 물성을 변화시키는 방법
US9978878B2 (en) 2010-04-23 2018-05-22 Semiconductor Energy Laboratory Co., Ltd. Manufacturing method of semiconductor device
KR20230028348A (ko) * 2011-04-13 2023-02-28 가부시키가이샤 한도오따이 에네루기 켄큐쇼 산화물 반도체막 및 반도체 장치

Families Citing this family (95)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7998372B2 (en) * 2005-11-18 2011-08-16 Idemitsu Kosan Co., Ltd. Semiconductor thin film, method for manufacturing the same, thin film transistor, and active-matrix-driven display panel
JP5305630B2 (ja) 2006-12-05 2013-10-02 キヤノン株式会社 ボトムゲート型薄膜トランジスタの製造方法及び表示装置の製造方法
JP5213422B2 (ja) * 2007-12-04 2013-06-19 キヤノン株式会社 絶縁層を有する酸化物半導体素子およびそれを用いた表示装置
TWI476921B (zh) 2008-07-31 2015-03-11 Semiconductor Energy Lab 半導體裝置及其製造方法
US8945981B2 (en) 2008-07-31 2015-02-03 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
US8129718B2 (en) * 2008-08-28 2012-03-06 Canon Kabushiki Kaisha Amorphous oxide semiconductor and thin film transistor using the same
JP5616012B2 (ja) * 2008-10-24 2014-10-29 株式会社半導体エネルギー研究所 半導体装置の作製方法
CN102257621B (zh) 2008-12-19 2013-08-21 株式会社半导体能源研究所 晶体管的制造方法
KR101064402B1 (ko) * 2009-01-12 2011-09-14 삼성모바일디스플레이주식회사 박막 트랜지스터, 그의 제조 방법 및 박막 트랜지스터를 구비하는 평판 표시 장치
CN102349158B (zh) 2009-03-12 2015-05-06 株式会社半导体能源研究所 制造半导体器件的方法
EP2256814B1 (en) 2009-05-29 2019-01-16 Semiconductor Energy Laboratory Co, Ltd. Oxide semiconductor device and method for manufacturing the same
KR102501183B1 (ko) 2009-06-30 2023-02-21 가부시키가이샤 한도오따이 에네루기 켄큐쇼 표시 장치
EP3573108A1 (en) 2009-06-30 2019-11-27 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing semiconductor device
KR101457837B1 (ko) 2009-06-30 2014-11-05 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 제작 방법
KR20120031026A (ko) * 2009-06-30 2012-03-29 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 제조 방법
JP5663214B2 (ja) * 2009-07-03 2015-02-04 株式会社半導体エネルギー研究所 半導体装置の作製方法
KR101857405B1 (ko) 2009-07-10 2018-05-11 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 그 제조 방법
SG177332A1 (en) * 2009-07-10 2012-02-28 Semiconductor Energy Lab Method for manufacturing semiconductor device
KR101642620B1 (ko) 2009-07-10 2016-07-25 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 그 제조 방법
KR102097932B1 (ko) 2009-07-31 2020-04-06 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 디바이스 및 그 형성 방법
WO2011013523A1 (en) 2009-07-31 2011-02-03 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
KR101967480B1 (ko) 2009-07-31 2019-04-09 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 그 제조 방법
WO2011013502A1 (en) 2009-07-31 2011-02-03 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
KR102215941B1 (ko) 2009-07-31 2021-02-16 가부시키가이샤 한도오따이 에네루기 켄큐쇼 표시 장치
WO2011027701A1 (en) 2009-09-04 2011-03-10 Semiconductor Energy Laboratory Co., Ltd. Light-emitting device and method for manufacturing the same
CN102576677B (zh) * 2009-09-24 2015-07-22 株式会社半导体能源研究所 半导体元件及其制造方法
KR101810383B1 (ko) * 2009-09-24 2017-12-19 가부시키가이샤 한도오따이 에네루기 켄큐쇼 산화물 반도체막 및 반도체 장치
CN110061144A (zh) * 2009-10-16 2019-07-26 株式会社半导体能源研究所 逻辑电路和半导体器件
TWI415794B (zh) * 2009-10-23 2013-11-21 Nat Univ Tsing Hua 合成銦鎵鋅氧化物之方法及使用其形成銦鎵鋅氧化物薄膜之方法
SG188112A1 (en) * 2009-10-30 2013-03-28 Semiconductor Energy Lab Logic circuit and semiconductor device
CN102598285B (zh) 2009-11-20 2016-08-03 株式会社半导体能源研究所 用于制造半导体器件的方法
KR101800852B1 (ko) * 2009-11-20 2017-12-20 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
WO2011068025A1 (en) * 2009-12-04 2011-06-09 Semiconductor Energy Laboratory Co., Ltd. Dc converter circuit and power supply circuit
KR101945171B1 (ko) 2009-12-08 2019-02-07 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
WO2011070892A1 (en) 2009-12-08 2011-06-16 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
KR101768433B1 (ko) * 2009-12-18 2017-08-16 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 제작 방법
US8759917B2 (en) * 2010-01-04 2014-06-24 Samsung Electronics Co., Ltd. Thin-film transistor having etch stop multi-layer and method of manufacturing the same
KR101465192B1 (ko) * 2010-04-09 2014-11-25 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
KR20170092716A (ko) * 2010-04-22 2017-08-11 이데미쓰 고산 가부시키가이샤 성막 방법
DE112011101410B4 (de) 2010-04-23 2018-03-01 Semiconductor Energy Laboratory Co., Ltd. Verfahren zum Herstellen einer Halbleitervorrichtung
WO2011135987A1 (en) * 2010-04-28 2011-11-03 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing semiconductor device
US9202895B2 (en) * 2010-05-07 2015-12-01 Japan Science And Technology Agency Process for production of functional device, process for production of ferroelectric material layer, process for production of field effect transistor, thin film transistor, field effect transistor, and piezoelectric inkjet head
US8906756B2 (en) 2010-05-21 2014-12-09 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing semiconductor device
JP2011249674A (ja) * 2010-05-28 2011-12-08 Fujifilm Corp 薄膜トランジスタおよびその製造方法
JP5579848B2 (ja) * 2010-06-21 2014-08-27 株式会社アルバック 半導体装置、半導体装置を有する液晶表示装置、半導体装置の製造方法
KR101995851B1 (ko) * 2010-07-02 2019-07-03 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
US8785241B2 (en) 2010-07-16 2014-07-22 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
JP2012033836A (ja) 2010-08-03 2012-02-16 Canon Inc トップゲート型薄膜トランジスタ及びこれを備えた表示装置
JP2012064201A (ja) * 2010-08-19 2012-03-29 Semiconductor Energy Lab Co Ltd 入出力装置及び入出力装置の駆動方法
JP2012049208A (ja) * 2010-08-25 2012-03-08 Fujifilm Corp 酸化物半導体薄膜、薄膜トランジスタおよび薄膜トランジスタを備えた装置
JP5679417B2 (ja) * 2010-08-25 2015-03-04 富士フイルム株式会社 酸化物半導体薄膜の製造方法および該製造方法により作製された酸化物半導体薄膜、薄膜トランジスタ、並びに薄膜トランジスタを備えた装置
JP5780902B2 (ja) * 2010-10-12 2015-09-16 出光興産株式会社 半導体薄膜、薄膜トランジスタ及びその製造方法
EP2447999A1 (en) * 2010-10-29 2012-05-02 Applied Materials, Inc. Method for depositing a thin film electrode and thin film stack
US8569754B2 (en) 2010-11-05 2013-10-29 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
JP5186611B2 (ja) * 2010-12-28 2013-04-17 出光興産株式会社 酸化物半導体薄膜層を有する積層構造、積層構造の製造方法、薄膜トランジスタ及び表示装置
JP5189674B2 (ja) 2010-12-28 2013-04-24 出光興産株式会社 酸化物半導体薄膜層を有する積層構造、積層構造の製造方法、薄膜トランジスタ及び表示装置
TWI521612B (zh) 2011-03-11 2016-02-11 半導體能源研究所股份有限公司 半導體裝置的製造方法
TWI545652B (zh) 2011-03-25 2016-08-11 半導體能源研究所股份有限公司 半導體裝置及其製造方法
US9219159B2 (en) 2011-03-25 2015-12-22 Semiconductor Energy Laboratory Co., Ltd. Method for forming oxide semiconductor film and method for manufacturing semiconductor device
US9012904B2 (en) * 2011-03-25 2015-04-21 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
US8541266B2 (en) 2011-04-01 2013-09-24 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing semiconductor device
US8709922B2 (en) * 2011-05-06 2014-04-29 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
US9117920B2 (en) * 2011-05-19 2015-08-25 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing semiconductor device using oxide semiconductor
JP5965107B2 (ja) * 2011-06-13 2016-08-03 出光興産株式会社 薄膜トランジスタ
US8901554B2 (en) 2011-06-17 2014-12-02 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device including channel formation region including oxide semiconductor
US9660092B2 (en) 2011-08-31 2017-05-23 Semiconductor Energy Laboratory Co., Ltd. Oxide semiconductor thin film transistor including oxygen release layer
JP6076038B2 (ja) 2011-11-11 2017-02-08 株式会社半導体エネルギー研究所 表示装置の作製方法
US9082861B2 (en) * 2011-11-11 2015-07-14 Semiconductor Energy Laboratory Co., Ltd. Transistor with oxide semiconductor channel having protective layer
JP6122275B2 (ja) 2011-11-11 2017-04-26 株式会社半導体エネルギー研究所 表示装置
KR20230157542A (ko) 2012-04-13 2023-11-16 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
KR20140071491A (ko) * 2012-06-14 2014-06-11 도쿠리츠교세이호징 붓시쯔 자이료 겐큐키코 박막 트랜지스터, 박막 트랜지스터의 제조방법 및 반도체 장치
US8653516B1 (en) * 2012-08-31 2014-02-18 Eastman Kodak Company High performance thin film transistor
KR101991338B1 (ko) * 2012-09-24 2019-06-20 엘지디스플레이 주식회사 박막트랜지스터 어레이 기판 및 그 제조방법
TWI613813B (zh) 2012-11-16 2018-02-01 半導體能源研究所股份有限公司 半導體裝置
WO2014103323A1 (ja) * 2012-12-28 2014-07-03 出光興産株式会社 薄膜電界効果型トランジスタ
TWI593025B (zh) 2013-01-30 2017-07-21 半導體能源研究所股份有限公司 氧化物半導體層的處理方法
US9373711B2 (en) 2013-02-27 2016-06-21 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
CN104022044B (zh) * 2013-03-01 2017-05-10 北京京东方光电科技有限公司 氧化物薄膜晶体管及其制备方法、阵列基板和显示装置
KR102290247B1 (ko) * 2013-03-14 2021-08-13 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치와 그 제작 방법
US9153650B2 (en) 2013-03-19 2015-10-06 Semiconductor Energy Laboratory Co., Ltd. Oxide semiconductor
US9882058B2 (en) * 2013-05-03 2018-01-30 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
US9356156B2 (en) * 2013-05-24 2016-05-31 Cbrite Inc. Stable high mobility MOTFT and fabrication at low temperature
TWI652822B (zh) 2013-06-19 2019-03-01 日商半導體能源研究所股份有限公司 氧化物半導體膜及其形成方法
TWI608523B (zh) * 2013-07-19 2017-12-11 半導體能源研究所股份有限公司 Oxide semiconductor film, method of manufacturing oxide semiconductor film, and semiconductor device
KR102317297B1 (ko) 2014-02-19 2021-10-26 가부시키가이샤 한도오따이 에네루기 켄큐쇼 산화물, 반도체 장치, 모듈, 및 전자 장치
JP2015158572A (ja) * 2014-02-24 2015-09-03 株式会社Ｊｏｌｅｄ 表示装置、電子機器
KR20150136726A (ko) * 2014-05-27 2015-12-08 한양대학교 산학협력단 산화물 반도체 박막 트랜지스터의 제조방법
JP2016111368A (ja) * 2014-12-08 2016-06-20 株式会社半導体エネルギー研究所 トランジスタ
JP2016134489A (ja) * 2015-01-19 2016-07-25 三菱電機株式会社 酸化物半導体薄膜およびそれを用いた薄膜トランジスタ素子、表示素子
CN105514286B (zh) * 2016-01-08 2019-01-04 中国计量学院 一种基于氟化锂缓冲层的光敏有机场效应管薄膜封装技术
US20190081182A1 (en) * 2016-02-29 2019-03-14 Sumitomo Metal Mining Co., Ltd. Oxide semiconductor thin film, manufacturing method for oxide semiconductor thin film, and thin film transistor using oxide semiconductor thin film
CN106206745B (zh) * 2016-08-31 2019-12-31 深圳市华星光电技术有限公司 一种高迁移率金属氧化物tft的制作方法
WO2018087787A1 (en) * 2016-11-14 2018-05-17 Alma Mater Studiorum - Universita' Di Bologna Sensitive field effect device and manufacturing method thereof
US11211461B2 (en) * 2018-12-28 2021-12-28 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and memory device
CN111628017A (zh) * 2020-06-16 2020-09-04 深圳先进技术研究院 掺杂氢的铟镓锌氧化物膜层、其制备方法及其应用、晶体管及其制备方法

Family Cites Families (30)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3352118B2 (ja) 1992-08-25 2002-12-03 キヤノン株式会社 半導体装置及びその製造方法
US6058945A (en) 1996-05-28 2000-05-09 Canon Kabushiki Kaisha Cleaning methods of porous surface and semiconductor surface
JP3276930B2 (ja) 1998-11-17 2002-04-22 科学技術振興事業団 トランジスタ及び半導体装置
JP3445187B2 (ja) 1999-08-03 2003-09-08 キヤノン株式会社 半導体素子の欠陥補償方法
JP2002206168A (ja) 2000-10-24 2002-07-26 Canon Inc シリコン系薄膜の形成方法、シリコン系半導体層の形成方法及び光起電力素子
US6858308B2 (en) 2001-03-12 2005-02-22 Canon Kabushiki Kaisha Semiconductor element, and method of forming silicon-based film
JP2003007629A (ja) 2001-04-03 2003-01-10 Canon Inc シリコン系膜の形成方法、シリコン系膜および半導体素子
JP2004289034A (ja) 2003-03-25 2004-10-14 Canon Inc 酸化亜鉛膜の処理方法、それを用いた光起電力素子の製造方法
CN1806322A (zh) * 2003-06-20 2006-07-19 夏普株式会社 半导体装置及其制造方法以及电子设备
KR101019337B1 (ko) 2004-03-12 2011-03-07 도꾸리쯔교세이호징 가가꾸 기쥬쯔 신꼬 기꼬 아몰퍼스 산화물 및 박막 트랜지스터
JP5126730B2 (ja) * 2004-11-10 2013-01-23 キヤノン株式会社 電界効果型トランジスタの製造方法
US7829444B2 (en) 2004-11-10 2010-11-09 Canon Kabushiki Kaisha Field effect transistor manufacturing method
JP4767616B2 (ja) * 2005-07-29 2011-09-07 富士フイルム株式会社 半導体デバイスの製造方法及び半導体デバイス
JP4560502B2 (ja) 2005-09-06 2010-10-13 キヤノン株式会社 電界効果型トランジスタ
JP4981282B2 (ja) 2005-09-06 2012-07-18 キヤノン株式会社 薄膜トランジスタの製造方法
JP5037808B2 (ja) 2005-10-20 2012-10-03 キヤノン株式会社 アモルファス酸化物を用いた電界効果型トランジスタ、及び該トランジスタを用いた表示装置
JP5099740B2 (ja) 2005-12-19 2012-12-19 財団法人高知県産業振興センター 薄膜トランジスタ
JP5110803B2 (ja) * 2006-03-17 2012-12-26 キヤノン株式会社 酸化物膜をチャネルに用いた電界効果型トランジスタ及びその製造方法
US20070215945A1 (en) 2006-03-20 2007-09-20 Canon Kabushiki Kaisha Light control device and display
US20080023703A1 (en) 2006-07-31 2008-01-31 Randy Hoffman System and method for manufacturing a thin-film device
JP5127183B2 (ja) 2006-08-23 2013-01-23 キヤノン株式会社 アモルファス酸化物半導体膜を用いた薄膜トランジスタの製造方法
JP4332545B2 (ja) * 2006-09-15 2009-09-16 キヤノン株式会社 電界効果型トランジスタ及びその製造方法
JP5105842B2 (ja) 2006-12-05 2012-12-26 キヤノン株式会社 酸化物半導体を用いた表示装置及びその製造方法
JP5305630B2 (ja) 2006-12-05 2013-10-02 キヤノン株式会社 ボトムゲート型薄膜トランジスタの製造方法及び表示装置の製造方法
US8143115B2 (en) 2006-12-05 2012-03-27 Canon Kabushiki Kaisha Method for manufacturing thin film transistor using oxide semiconductor and display apparatus
TWI478347B (zh) * 2007-02-09 2015-03-21 Idemitsu Kosan Co A thin film transistor, a thin film transistor substrate, and an image display device, and an image display device, and a semiconductor device
JP5354862B2 (ja) 2007-02-19 2013-11-27 キヤノン株式会社 アモルファス絶縁体膜及び薄膜トランジスタ
US8129718B2 (en) * 2008-08-28 2012-03-06 Canon Kabushiki Kaisha Amorphous oxide semiconductor and thin film transistor using the same
US9082857B2 (en) * 2008-09-01 2015-07-14 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device comprising an oxide semiconductor layer
CN102257621B (zh) * 2008-12-19 2013-08-21 株式会社半导体能源研究所 晶体管的制造方法

Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9978878B2 (en) 2010-04-23 2018-05-22 Semiconductor Energy Laboratory Co., Ltd. Manufacturing method of semiconductor device
KR20120104097A (ko) * 2011-03-11 2012-09-20 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치의 제작 방법
US10615052B2 (en) 2011-03-11 2020-04-07 Semiconductor Energy Laboratory Co., Ltd. Method of manufacturing semiconductor device
US11387116B2 (en) 2011-03-11 2022-07-12 Semiconductor Energy Laboratory Co., Ltd. Method of manufacturing semiconductor device
KR20230028348A (ko) * 2011-04-13 2023-02-28 가부시키가이샤 한도오따이 에네루기 켄큐쇼 산화물 반도체막 및 반도체 장치
US11799033B2 (en) 2011-04-13 2023-10-24 Semiconductor Energy Laboratory Co., Ltd. Oxide semiconductor film and semiconductor device
KR101259000B1 (ko) * 2011-07-08 2013-04-29 단국대학교 산학협력단 박막의 물성을 변화시키는 방법

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