KR20090086471A - 반도체 디바이스를 테스트하기 위한 시스템의 자원 공유 - Google Patents

Abstract

복수의 DUT 프로브 그룹들의 프로브들은 단일 테스터 채널에 병렬로 접속될 수 있다. 일 양태에서, 디지털 전위차계들을 이용하여, 테스터 채널을 한 DUT 프로브 그룹의 프로브로부터의 테스터 채널을 다른 DUT 프로브 그룹의 프로브로 효과적으로 스위칭할 수 있다. 다른 양태에서, 저항기와 병렬인 스위치들이 이와 같은 스위칭을 달성할 수 있다. 또 다른 양태에서, 각각의 DUT 상의 칩 선택 단자를 이용하여, 내부 DUT 회로를 테스터 채널에 효과적으로 접속 및 접속 해제할 수 있다. 그와 같이 접속된 복수의 DUT 프로브 그룹들을 이용하여 상이한 패턴의 DUT 프로브 그룹들을 생성할 수 있어, 상이한 패턴의 DUT를 테스트하고, 따라서 테스터 채널 공유를 용이하게 할 수 있다.

Description

반도체 디바이스를 테스트하기 위한 시스템의 자원 공유{SHARING RESOURCES IN A SYSTEM FOR TESTING SEMICONDUCTOR DEVICES}

본 발명은 반도체 디바이스를 테스트하기 위한 시스템의 자원 공유에 관한 것이다.

마이크로프로세서, 동적 랜덤 액세스 메모리(DRAM), 및 플래시 메모리와 같은 반도체 디바이스들은 공지된 방식으로 반도체 웨이퍼 상에 제조된다. 웨이퍼의 크기 및 그 웨이퍼 상에 형성되는 각각의 디바이스의 크기에 따라, 단일 웨이퍼 상에 수백개 만큼의 디바이스들이 있을 수 있다. 이러한 디바이스들은 통상적으로 서로 동일하며, 그 각각은 입력 신호, 출력 신호, 제어 신호 등과 같은 디바이스로의 다른 접속 및 전력 공급을 위한 복수의 전도성 단자들을 표면 상에 포함한다.

종종, 어느 디바이스들이 기능하는지 그리고 어느 디바이스들이 동작하지 않거나 또는 부분적으로만 기능하는지를 판정하기 위해 웨이퍼 상의 디바이스들을 테스트하는 것이 바람직하다. 이 때문에, 디바이스들이 여전히 웨이퍼 상에 있는 동안, 웨이퍼 테스터들은 디바이스들에 전력 및 입력 신호들을 인가하고 미리 결정된 테스트 루틴 동안 에 출력들을 모니터링한다.

각각의 DUT가 실질적으로 서로 동일하기 때문에, 복수의 동일한 DUT 프로브 그룹들이 존재할 수 있다. 각각의 DUT 프로브 그룹은, 대응하는 DUT 상의 단자들 중 별도의 단자들에 개별적인 압착(pressure) 접속을 행하는 프로브들을 포함한다.

이러한 DUT 프로브 그룹들은 기판에 부착될 수 있다. 이 기판 및 DUT 프로브 그룹들의 프로브들은, 테스터 시스템의 일부인 프로브 헤드를 함께 형성한다. 웨이퍼 테스터는 통상적으로 복수의 채널들을 포함하는데, 이 복수의 채널 각각은 프로브 헤드 상의 DUT 프로브 그룹들의 각각의 프로브에 대응한다. 결과적으로, 복수의 DUT 프로브 그룹들은 웨이퍼 상의 복수의 DUT들에 동시에 접촉한다.

명확하게, 동시에 테스트될 수 있는 DUT가 많을 수록, 전체 웨이퍼가 테스트될 수 있는 속도가 빨라진다. 그러나 DUT 프로브 그룹에 접속될 수 있는 테스터 채널의 수가 한정된다. 몇몇 테스터들이 많은 채널들, 예컨대 128개의 채널들을 포함하지만, 테스트될 웨이퍼 상에는 수백개의 DUT가 존재할 수 있다. 테스트 프로세스는 궁극적으로, DUT 프로브 그룹들과 제1 대응 세트의 DUT들 상의 단자들을 서로 접촉시키고, 테스트를 수행하고, DUT로부터 프로브를 들어올리며, 프로브와 웨이퍼를 서로에 대하여 이동시키고, 프로브들을 다른 세트의 DUT들 상의 단자들과 접촉시키며, 추가 DUT들을 테스트하는 것을 포함한다. 이 프로세스는 웨이퍼 상의 모든 DUT들이 테스트될 때까지 반복된다.

DUT 프로브 그룹들에 테스터 채널들보다 많은 수의 프로브들을 갖는 프로브 헤드를, DUT 프로브 그룹들 중 한 그룹의 프로브들로부터 다른 DUT 프로브 그룹의 프로브들로의 빠르고 효과적인 테스터 채널의 스위칭을 허용하는 방식으로 이용한다면, 효율성은 증가한다. 이는 프로브 헤드 상의 동작 DUT 프로브 그룹의 개수 및 패턴을 효과적으로 재형성할 수 있다.

도 1은 본 발명의 몇몇 실시예들에 따른 프로브 헤드가 장착된 프로브 카드 어셈블리의 개략도이다.

도 2는 도 1의 프로브 헤드 상의 DUT 프로브 그룹의 일부를 확대한 도면이다.

도 3은 본 발명의 몇몇 실시예들에 따른 프로브 헤드 상의 DUT 프로브 그룹의 구성의 개략도이다.

도 4는 웨이퍼 상의 DUT의 경계를 나타내는 굵은선 내의 정사각형으로 각각 개략적으로 표시되는 복수의 DUT들을 갖는 웨이퍼 상으로의 제1 터치다운 동안의 도 3의 프로브 헤드를 보여주는 도면이다.

도 5는 제2 터치다운 동안의 프로브 헤드를 보여주는 도 4와 유사한 도면이다.

도 6은 웨이퍼 상의 DUT의 경계를 나타내는 굵은선 내의 정사각형으로 각각 개략적으로 표시되는 복수의 DUT들을 갖는 웨이퍼 상으로의 제1 터치다운 동안의, 본 발명의 몇몇 실시예들에 따라 구성된 다른 프로브 헤드를 보여주는 도면이다.

도 7은 제2 터치다운 동안의 프로브 헤드를 보여주는 도 6과 유사한 도면이다.

도 8은 본 발명의 몇몇 실시예들에 따라 구성된 회로의 일부를 개략적으로 보여주는 도면이다.

도 9는 본 발명의 몇몇 실시예들에 따라 구성된 회로의 일부를 개략적으로 보여주는 도면이다.

도 10은 본 발명의 몇몇 실시예들에 따라 구성된 회로의 일부 및 이 회로와 함께 동작하도록 설계된 DUT의 개략도이다.

도 11은 본 발명의 몇몇 실시예들에 따라 구성된 회로의 일부 및 이 회로와 함께 동작하도록 설계된 DUT의 개략도이다.

본 설명과 함께 제시되는 도면들은 디바이스들 및 디바이스의 제조 방법의 전체가 아닌 특정 일부만을 도시한다. 후속하는 설명과 함께, 도면들은 본 발명의 몇몇 실시예들에 따른 이와 같은 디바이스 및 방법의 원리를 증명하고 설명한다. 도면에서, 층 및 영역의 두께는 명확함을 위해 다소 과장되었을 수 있다. 한 층이 다른 층 또는 기판 "상에"있는 것으로 언급되는 경우, 그 한 층이 다른 층 또는 기판 바로 위에 있을 수 있거나 또는 개재층이 존재할 수도 있다는 것이 또한 이해될 것이다. 상이한 도면들의 동일한 참조 번호들은 동일한 소자를 나타내며, 따라서 이 소자들에 대한 설명은 생략될 것이다.

본 명세서는 본 발명의 예시적 실시예들 및 용례들을 기술한다. 그러나, 본 발명은, 이러한 예시적 실시예들 및 용례들로 한정되거나 또는 그 예시적 실시예들 및 용례들이 동작하거나 또는 본 명세서에 기술되는 방식으로 한정되지 않는다.

일반적으로, 본 발명의 몇몇 실시예들은 테스터 상의 채널들을 프로브 카드 어셈블리 상의 상이한 프로브들에 접속시키는 방법을 제공한다. 예를 들어, 반도체 웨이퍼 상의 DUT들을 테스트하는 동안, 제1 세트의 테스터 채널들은, DUT들 중 일부의 DUT 상의 단자들과, 접속된 프로브 그룹들 간의 압착 접속을 행하는 제1 터치다운 동안에 프로브 카드 어셈블리 상의 제1 세트의 프로브 그룹들에 접속될 수 있다. 예컨대 제1 터치다운과 제2 터치다운 사이에 그 압착 접속이 유지되는 동안 또는 압착 접속이 제거된 후에, 제1 세트의 테스터 채널들 중 적어도 일부는, DUT의 추가 테스트를 위해, 프로브 카드 어셈블리 상의 상이한 세트의 DUT 프로브 그룹들로 스위칭될 수 있다. 이러한 스위칭은 다양한 방식으로, 예컨대 디지털 전위차계(potentiometer)를 이용하거나, 프로브들 중 하나의 프로브 상의 신호를 이용하여 선택될 수 있는 각각의 DUT 상의 칩 선택 포트를 이용하거나, 또는 터치다운에 의해 발생된 압착 압력에 응답하여 달성될 수 있다. 또한, 단일 터치다운 동안에, 상이한 DUT들에 압착 접속될 수 있는 복수의 프로브들을 구동시키는데 단일 채널이 이용될 수 있다.

도 1에 도시된 (접촉기 디바이스의 제한적이지 않은 예시일 수 있는) 제한적이지 않은 예시로서의 프로브 카드 어셈블리(100)를 이용하여 본 발명의 몇몇 실시예들에 따라 하나 이상의 DUT들을 테스트할 수 있다. DUT들은 테스트될 임의의 전자 디바이스 또는 디바이스들일 수 있다. DUT의 제한적이지 않은 예들로는, 싱귤레이팅되지 않은 반도체 웨이퍼의 하나 이상의 다이, (패키징된 또는 패키징되지 않은) 웨이퍼로부터 싱귤레이팅된 하나 이상의 다이, 캐리어 또는 다른 지지 디바이스에 배치된 싱귤레이팅된 반도체 다이의 어레이, 하나 이상의 멀티-다이 전자 모 듈, 하나 이상의 인쇄 회로 기판, 또는 임의의 다른 종류의 전자 디바이스 또는 디바이스들이 있다. 주목할 것은, 본 명세서에 사용되는 바와 같은 용어 DUT는 하나의 이와 같은 전자 디바이스 또는 복수의 이와 같은 전자 디바이스들을 언급한다는 것이다.

프로브 카드 어셈블리(100)는, 테스터(도시 안됨)로부터의 복수의 테스터 채널들(도시 안됨)과의 전기 접속을 행할 수 있는 전기 커넥터(104)를 포함할 수 있다. 테스터(도시 안됨)는 컴퓨터 또는 컴퓨터들 및/또는 DUT의 테스트를 제어하도록 구성된 다른 전자 소자들을 포함할 수 있다. 예를 들어, 테스터는 DUT에 입력될 테스트 신호의 패턴을 발생시킬 수 있고, 테스터는 응답 신호가 예상된 바와 같은지, 궁극적으로 DUT가 테스트를 통과하는지 여부를 판단하기 위해, 테스트 신호에 응답하여 DUT에 의해 생성된 응답 신호를 평가할 수 있다(본 명세서에서 사용되는 바와 같이, 용어 "테스트 신호"는 DUT에 입력된 신호 및/또는 DUT에 의해 발생된 응답 신호를 언급할 수 있음). 통신 채널(도시 안됨)(예컨대, 동축 케이블, 광섬유 링크, 무선 송/수신기, 드라이버, 수신기 등 또는 이들의 임의의 조합)이 테스터에 제공되거나 또는 테스터로부터 제공될 수 있다. 통신 채널은 테스트될 DUT의 각각의 입력부와 출력부에 제공될 수 있다. DUT를 테스트하기 위한 전력, 접지, 및 입력 신호는, 통신 채널들을 통해 테스터로부터 제공될 수 있으며, DUT에 의해 발생된 응답 신호가 다른 통신 채널을 통해 테스터에 제공될 수 있다. 보이는 바와 같이, 프로브 카드 어셈블리(100)는 테스터로부터의 채널로의 개개의 접속을 갖는 전기 커넥터(104)를 포함할 수 있으며, 프로브 카드 어셈블리는 또한, (예컨대) DUT(110)의 입력 및/또는 출력 단자(108)에 대해 압착되어, 그 단자(108)와의 전기 접속을 행하도록 구성된 프로브(106)와 전기 커넥터(104)의 채널 접속 간의 전기 전도성 경로들을 포함할 수 있는데, 상기 전기 접속은 비 제한적인 예로서 접촉이다. 따라서, 프로브 카드 어셈블리(100)는 테스터로부터의 통신 채널과 DUT(110)의 입력 및/또는 출력 단자(108) 사이에 전기 인터페이스를 제공할 수 있다.

도 1에 도시된 바와 같이, 프로브 카드 어셈블리(100)는 커넥터(104)와 프로브(106)를 지지하고 커넥터(104)와 프로브(106) 간의 전기 접속을 제공하도록 구성된 하나 이상의 기판을 포함할 수 있다. 도 1에 도시된 예시적 프로브 카드 어셈블리(100)는 이와 같은 기판을 3개 갖지만, 다른 실시예들에서, 프로브 카드 어셈블리(100)는 더 많거나 또는 더 적은 수의 기판을 가질 수 있다. 도 1에는, 프로브 카드일 수 있는 배선 기판(112), 인터포저 기판(114), 및 프로브 기판(116)이 도시되어 있다. 배선 기판(112), 인터포저 기판(114), 및 프로브 기판(116)은 임의의 종류의 물질로 제조될 수 있다. 적합한 기판의 예로는, 인쇄 회로 기판, 세라믹 기판, 유기 또는 무기 기판 등이 있지만 이들로 한정되는 것은 아니다. 상술한 기판들의 조합도 가능하다. 프로브(106)를 갖는 프로브 기판(116)이 프로브 헤드일 수 있거나, 또는 프로브 헤드의 일부일 수 있다.

전기 전도성 접속(보이지 않음)이 커넥터(104)로부터 배선 기판(112)을 통해 전기 전도성 스프링 상호접속 구조물(118)까지 제공될 수 있다. 다른 전기 전도성 접속(보이지 않음)이 스프링 상호접속 구조물(118)로부터 인터포저 기판(114)을 통해 전기 전도성 스프링 상호접속 구조물(120)까지 제공될 수 있으며, 또 다른 전기 전도성 접속(보이지 않음)이 스프링 상호접속 구조물(120)로부터 프로브 기판(116)을 통해 프로브(106)까지 제공될 수 있다. 배선 기판(112), 인터포저 기판(114), 및 프로브 기판(116)을 통한 전기 접속(도시 안됨)은, 배선 기판(112), 인터포저 기판(114), 및 프로브 기판(116) 상에 있는, 그 기판들 내에 있는, 및/또는 그 기판들을 통과하는 전기 전도성 비아, 트레이스 등을 포함할 수 있다. 배선 기판(112), 전기 전도성 스프링 구조물(118)을 통한 전기 접속(도시 안됨), 인터포저 기판(114), 스프링 구조물(120)을 통한 전기 접속(도시 안됨), 및 프로브 기판(116)을 통한 전기 접속(도시 안됨)은, 전기 커넥터(104)의 개개의 채널 접속들을 개개의 프로브(106)들과 전기적으로 접속시키는 복수의 전기 전도성 경로들을 형성할 수 있다. 전기 커넥터(104)의 개개의 채널 접속과 프로브(106) 사이에는 일 대 일 대응이 존재할 수 있다. 대안으로서 또는 추가로, 전기 커넥터(104)로부터 프로브까지의 전기 경로들(도시 안됨) 중 일부 또는 모두는 전기 커넥터(104)의 하나의 채널 접속을 하나보다 많은 프로브(106)와 전기적으로 접속시킬 수 있다.

배선 기판(112), 인터포저 기판(114), 및 프로브 기판(116)은 브래킷(bracket)(122) 및/또는 다른 적합한 수단에 의해 함께 지지될 수 있다. 도 1에 도시된 프로브 카드 어셈블리(100)의 구성은 오직 예시이며, 도시 및 논의의 용이함을 위해 단순화된 것이다. 많은 변경, 수정, 및 추가가 가능하다. 예를 들어, 프로브 카드 어셈블리(100)는 도 1에 도시된 프로브 카드 어셈블리(100)보다 더 많거나 또는 더 적은 수의 기판(예컨대, 112, 114, 116)을 가질 수 있다. 다른 예로서, 프로브 카드 어셈블리(100)는 하나보다 많은 프로브 기판(예컨대, 116)을 가질 수 있고, 각각의 이와 같은 프로브 기판은 독립적으로 조절될 수 있다. 복수의 프로브 기판을 갖는 프로브 카드 어셈블리에 대한 제한적이지 않은 예들이, 2005년 6월 24일에 출원된 미국 특허 출원 제11/165,833호에 개시되어 있다. 프로브 카드 어셈블리에 대한 추가의 제한적이지 않은 예들은 미국 특허 제5,974,662호 및 미국 특허 제6,509,751호 및 2005년 6월 24일에 출원된, 상기 언급한 미국 특허 출원 제11/165,833호에 개시되어 있으며, 이러한 특허 및 특허 출원에 개시된 프로브 카드 어셈블리의 다양한 특징들은 도 1에 도시된 프로브 카드 어셈블리(100)로 구현될 수 있다.

DUT 프로브(106)는 기판(116) 상에서 그룹(본 명세서에서 DUT 프로브 그룹으로 언급함)들로 정렬될 수 있으며, 각각의 DUT 프로브 그룹은 하나의 DUT(110)의 단자(108)들에 접촉하기 위한 많은 수의 정렬된 프로브들을 포함한다. 복수의 DUT(110)들을 동시에 접촉하고 테스트하기 위하여 충분히 많은 수의 이와 같은 DUT 프로브 그룹들이 프로브 기판(116) 상에 포함될 수 있다. 도 2는 프로브(18, 20)(프로브(18, 22)는 프로브(106)의 예시일 수 있음)와 같은 프로브의 패턴을 포함할 수 있는 하나의 DUT 프로브 그룹(16)의 일례의 일부를 도시한다. 도 2의 구성은 사용될 수 있는 많은 상이한 타입들의 예시이다. 몇몇 실시예들에서, 도 2의 프로브는 DUT 프로브 그룹(16)의 프로브들의 오직 일부만을 구성할 수 있다. 각각의 DUT 프로브 그룹은 도 2에 도시된 프로브들과 같은 프로브들을 60 내지 80개 또는 그 이상을 포함할 수 있지만, 몇몇 예에서, 훨씬 적거나 또는 훨씬 많은 수의 프로브들이 존재할 수도 있다. 테스트될 웨이퍼가 통상적으로, 각각의 DUT(110) 상의 단자(108) 구성을 포함하여, 서로 동일한 DUT(110)들을 포함하기 때문에, 기판(116) 상에 형성된 DUT 프로브 그룹 또한 서로 동일할 수 있다. 프로브 각각은, 프로브(18) 상의 팁(22) 및 프로브(20) 상의 팁(24)과 같은 팁을 포함할 수 있다. 곧 기술되는 바와 같이, 웨이퍼 테스트 동안에, DUT 프로브 그룹(16)의 프로브들은, 도 1의 도시와 유사하게 웨이퍼의 반대편에 배치될 수 있으며, 웨이퍼는 팁(22, 24)(도 2)과 같은 프로브 팁들이 웨이퍼 상의 DUT 상에 있는 대응하는 단자들에 접촉할 때까지 프로브(106)를 향해 상향 이동될 수 있다.

프로브는, 니들 프로브, 버클링 빔(buckling beam) 프로브, 범프 프로브, 또는 스프링 프로브를 포함하는 임의의 종류일 수 있다. 프로브 몸체는 탄력적인 전도성 구조일 수 있다. 적합한 프로브의 제한적이지 않은 예들은, 미국 특허 제5,476,211호, 미국 특허 제5,917,707호, 및 미국 특허 제6,336,269호에 개시되어 있는 바와 같은, 탄력있는 물질로 오버 코팅되는 코어 와이어로 형성된 복합 구조물을 포함한다. 대안으로서, 프로브들은 미국 특허 제5,994,152호, 미국 특허 제6,033,935호, 미국 특허 제6,255,126호, 미국 특허 출원 공개 제2001/0044225호, 및 미국 특허 출원 공개 제2001/0012739호에 개시되어 있는 스프링 소자들과 같은 리소그래픽 기술로 형성된 구조물일 수 있다. 프로브에 대한 다른 제한적이지 않은 예들은, 미국 특허 제6,827,584호, 미국 특허 제6,640,432호, 및 미국 특허 공개 제2001/0012739호에 개시되어 있는 프로브들을 포함한다. 포고 핀, 버클링 빔 프로브(예컨대, 코브라 프로브), 및 다른 종류의 프로브가 이용될 수도 있다.

유사하게, 프로브의 종류에 관계 없이, 프로브 팁은 피라미드 형상, 절두형 피라미드 형상, 블레이드 형상, 범프 형상, 또는 임의의 다른 적합한 형상일 수 있다. 다양한 형상 및 크기에 대한 제한적이지 않은 예들이 미국 특허 제6,441,315호에 개시되어 있다.

DUT 프로브 그룹(16)을 형성하는 프로브들은 기판(116) 상에 장착될 수 있다. 기판(116)은, DUT 프로브 그룹(16)과 같은 DUT 프로브 그룹의 적합한 프로브들에 접속되어 있는, 테스트 동안 각각의 DUT에 전력을 인가하기 위한 접지면 및 전력면을 기판(116) 상에 포함할 수 있는 다층 세라믹 기판을 포함할 수 있다. 기판(116)은 공간 트랜스포머일 수 있거나, 및/또는 하나 이상의 타일들로 구성될 수 있는데, 각각은 DUT 프로브 그룹(16)과 같은 DUT 프로브 그룹의 일부를 포함한다. 상기 논의한 바와 같이, DUT 프로브 그룹(16)의 프로브들 각각은 기판(116, 114, 112)을 통과하는 상이한 전기 경로를 통해, 배선 기판(112) 상의 커넥터(104)들의 개개의 채널 접속에 접속될 수 있다. 대안으로서 또는 추가로, 이와 같은 전기 경로들은 커넥터(104)의 한 채널 접속을 하나보다 많은 프로브(106)에 전기적으로 접속시킬 수 있다.

공지되어 있는 바와 같이, 커넥터(104)와 프로브(106) 간의 전기 경로는, 공간 트랜스포머(116)와 배선 기판(112) 사이에 배치된 인터포저(114)(도 1)를 통해 만들어질 수 있다. 이와 같은 경로들은 수개, 십여개, 이십여개, 수백개, 또는 심지어 수천개 존재할 수 있다. 언급한 바와 같이, 그리고 아래에서 더 상세히 기술되는 바와 같이, 배선 기판(112) 상의 커넥터(104)는, 테스터(도시 안됨)로부터의 통신 채널(도시 안됨)에 접속될 수 있는 개개의 채널 접속을 포함할 수 있다. 따라 서, 커넥터(104)를 이용하여 테스터(도시 안됨)로부터의 통신 채널(도시 안됨) 및/또는 테스터(도시 안됨)로의 통신 채널(도시 안됨)에 프로브(106)를 접속시킬 수 있다.

각각의 웨이퍼 상의 DUT(110)의 단자(108)의 개수, 레이아웃, 및 신호 할당을 포함하는 DUT 구성은, 많은 수의 상이한 요인들, 예컨대 상이한 제조자, 상이한 제품, 상이한 웨이퍼 크기 등의 결과에 따라 변할 수 있다. 결과적으로, 프로브 기판(116) 상의 DUT 프로브 그룹의 프로브들의 개수, 패턴, 및 신호 할당은 이러한 요인들로부터 야기되는 웨이퍼 DUT 패턴에 따라 설계된다.

우선 도 3을 참조하면, 일반적으로 도면부호 30으로 표시되는 프로브 헤드가 도 1의 기판(116) 상에 형성된 프로브 그룹 구성(33)을 포함하고, 프로브(106)는 프로브 그룹 구성(33)의 프로브들을 포함한다. 프로브 그룹 구성(33)은 총 201개의 DUT 프로브 그룹을 포함할 수 있는데, 이 DUT 프로브 그룹 각각은 도 3의 정사각형들 중 하나로 표시된다. 본 발명의 실시예들은 201개보다 적거나 또는 더 많은 수의 프로브 그룹으로 구현될 수 있으며, 201개는 이 제한적이지 않은 예를 오직 기술하기 위해 사용된 예시적 숫자이다. 상기 언급한 바와 같이, 프로브 그룹 구성(33)의 각각의 DUT 프로브 그룹은, 반도체 웨이퍼 상에 있는 실질적으로 동일한 DUT들을 테스트하기 위해 실질적으로 서로 동일할 수 있다. 그러나, 본 발명은 싱귤레이팅된 다이를 테스트하도록 구현될 수도 있다는 것을 이해해야 한다.

도 4를 참조하면, 경계가 도시되어 있지 않은 반도체 웨이퍼 상에 프로브 헤드(33)가 포개어 얹어진 것으로 도시되어 있는데, 이 반도체 웨이퍼 상에는 복수의 DUT들이 DUT 패턴(32)으로 형성되어 있다. 패턴(32)의 DUT 각각은 프로브 헤드(30) 상의 DUT 프로브 그룹을 나타내는 정사각형과 동일한 크기의 정사각형으로 표시된다. 해칭선은 프로브 헤드(30) 상의 DUT 프로브 그룹 각각을 나타낸다. DUT 프로브 그룹들 중 일부 상에 해칭을 상이한 방향으로 넣은 것의 의미는 곧 설명될 것이다.

도 4 및 도 5의 굵은선은 반도체 웨이퍼 상에 형성된 DUT의 경계, 즉 DUT 패턴(32)의 경계를 정의한다. 프로브 그룹의 2번의 터치다운 동안에 적어도 한번 프로브 그룹 구성(33)의 201개의 프로브 그룹들 중 하나에 등록될 총 290개의 DUT가 패턴(32)에 존재한다. 그러나 이 실시예는 201개보다 적은 수의 채널을 갖는 테스터로 구현된다, 즉 프로브 그룹에 존재하는 프로브보다 적은 수의 테스터 채널이 존재한다. 보이는 바와 같이, 테스터 채널들 중 일부는 제1 터치다운과 제2 터치다운 사이에 상이한 DUT 프로브 그룹에 라우팅될 수 있다. 보이는 바와 같이, 이는 DUT 프로브 그룹에 존재하는 프로브보다 적은 수의 채널을 갖는 테스터를 이용하여, 불규칙한 형상의 DUT 패턴(32)의 290개의 DUT 각각을 테스트하는 것을 허용한다. 290개의 DUT는 오직 예시이며, 다른 수(예컨대, 더 많거나 또는 더 적은 수)의 DUT가 다른 구성에서 테스트될 수 있다.

도 1을 다시 참조하면, 상기 논의한 바와 같이, 프로브 카드 어셈블리(100)는 테스터(예컨대, 테스터로부터의 채널)에 접속될 수 있다. 또한 일반적으로 상기 논의한 바와 같이, 테스트 신호 및 전력을 DUT에 인가하고, DUT로부터의 출력 신호를 수신하기 위하여, 테스터는 DUT 프로브 그룹들 중 선택된 하나에 대하여 테스트 중인 웨이퍼를 이동시키도록, 웨이퍼 프로버와 조합하여 종래에 알려진 방식으로 프로그래밍될 수 있다. 예시적 실시예에서, 테스터는 채널 그룹들로 조직화될 수 있는 150개의 채널들을 가질 수 있다. 채널 그룹 각각은 DUT 프로브 그룹에 대응할 수 있다. 예를 들어, 각각의 채널 그룹은, DUT 프로브 그룹의 개개의 프로브에 대해 개수 및 신호 할당면에서 대응하는 개개의 채널을 포함할 수 있다. 따라서, 채널 그룹은, 프로브 그룹을 통해 DUT로의 전력 및 접지 접속 및 신호 입력 접속을 제공하는데 충분한 채널을 포함할 수 있고, 채널 그룹은 또한, 프로브 그룹의 프로브들을 통해 DUT의 출력 단자에 접속하는데 충분한 채널을 포함할 수 있다.

도 4에서 볼 수 있는 바와 같이, 많은 수의 DUT 프로브 그룹들이 웨이퍼 상의 대응하는 개수의 DUT에 등록될 수 있다. 하지만, DUT보다 적은 수의 DUT 프로브 그룹이 존재하기 때문에 DUT들 중 상당수가 대응하는 DUT 프로브 그룹에 등록되지 못한다. 또한, DUT 프로브 그룹(34) 및 몇몇의 DUT 프로브 그룹(36)들과 같은, DUT 프로브 그룹들 중 일부는 DUT 패턴(32) 너머로 확장되고, 따라서 DUT와 마주하지 못한다(따라서 DUT와 접촉하지 못한다).

도 3의 프로브 헤드(30)를 150개 채널의 테스터에서 동작시키기 위하여, 프로브 헤드(30)와 웨이퍼는, 도 4에 도시된 바와 같이 서로에 대하여 위치될 수 있으며, DUT 프로브 그룹 구성(33)의 DUT 프로브 그룹 상의 프로브들은, 패턴(32)의 DUT들 중 일부의 DUT 상의 단자들과 마주하여 대응된다. 그 다음, 구성(33)의 DUT 프로브 그룹 중 150개의 DUT 프로브 그룹, 즉 도 4에서 좌측 하단에서부터 우측 상단으로 해칭선이 그어진 DUT 프로브 그룹에 150개 테스터 채널이 라우팅될 수 있다. 이는 DUT 프로브 그룹(40)을 포함하여 (좌측 상단에서부터 우측 하단으로 해칭 선이 그어진) DUT 프로브 그룹의 섹션(38)이 DUT 패턴(32)의 대응하는 DUT 상에 놓이지만 임의의 테스터 채널로부터 효과적으로 접속 해제되게 한다. 또한, DUT 프로브 그룹(34)과 DUT 프로브 그룹(36)(양자 모두 좌측 상단에서부터 우측 하단으로 해칭선이 그어짐)은 DUT와 마주하지 않는다, 즉 이들은 DUT 패턴(32) 너머로 확장된다. 프로브 그룹(34, 36) 또한, 효과적으로 접속 해제된다. 접속 해제된 DUT 프로브 그룹 모두는 좌측 상단에서부터 우측 하단으로의 해칭선으로 도시된다. DUT 프로브 그룹들을 테스터 채널에 접속 및 테스터 채널로부터 접속 해제하는 예시적 방식이 곧 기술될 것이다.

도 4에 도시되어 있는 바와 같이, 그리고 상기 논의한 바와 같이, 구성(33)의 DUT 프로브 그룹을 효과적으로 접속해제 및 접속한 후에, 프로브가 DUT 상의 단자들과 접촉할 때까지 웨이퍼와 프로브는 서로에 대해 이동될 수 있다. 대안으로서, 웨이퍼와 프로브는 프로브와 DUT 단자들 간의 접촉을 만들기 위하여 서로에 대해 이동될 수 있고, 이후부터 구성(33)의 DUT 프로브 그룹은 상술된 바와 같이 접속해제 및 접속될 수 있다. 접속해제 및 접속이 프로브와 DUT 단자 간의 접촉이 달성되기 전에 또는 달성된 후에 발생하는지에 관계없이, 일단 접촉이 달성되면, 좌측 하단에서부터 우측 상단으로 해칭선이 그어져 있는, 구성(33)의 DUT 프로브 그룹의 적합한 프로브로부터 DUT로 전력이 공급될 수 있으며, 접속된 DUT 프로브 그룹을 마주하는 패턴(32)의 DUT 각각에 대해 미리 결정된 테스트 또는 테스트들이 동시에 실행될 수 있다. 다양한 입력 신호들이 DUT에 공급될 수 있으며, DUT 출력들을 모니터링하여, DUT가 설계된 바와 같이 기능하는지 여부에 대해 판단할 수 있 다. 테스트 또는 테스트들이 실행되고, 어느 DUT가 테스트를 통과하고 어느 DUT가 테스트를 통과하지 못하였는지에 대한 판단이 행해진 후에, 프로브 헤드와 웨이퍼는 서로 분리될 수 있으며, 프로브 헤드는 도 5의 위치로 진행될 수 있다, 예컨대 웨이퍼에 대하여 측면으로 이동될 수 있다.

도 5에 도시되어 있는 제2 터치다운 전에, 테스터 채널들 중 일부는 상이한 세트의 DUT 프로브 그룹, 즉 제1 터치다운시 효과적으로 접속 해제되었던 DUT 프로브 그룹들 중 일부로 스위칭 될 수 있다. 도 4와 같이, 테스터 채널로부터 효과적으로 접속 해제되는 이러한 DUT 프로브 그룹은 도 5에서 좌측 상단에서부터 우측 하단으로 해칭선이 그어진 DUT 프로브 그룹, 즉 섹션(41, 42)의 DUT 프로브 그룹이다. 그리고 테스터 채널에 효과적으로 접속되는 DUT 프로브 그룹은 좌측 하단에서부터 우측 상단으로 해칭선이 그어져 있다.

테스터 채널이 스위칭되고 이전에 테스트되지 않은 DUT들의 추가 테스트가 제1 터치다운 동안에 수행되는 실시예들이 구현될 수 있다는 것을 이해해야 한다. 대안으로서, 스위칭은 제1 터치다운 동안에 발생할 수 있으며, 프로브 헤드와 웨이퍼는 제1 터치다운 동안의 추가 테스트 없이 분리되고 진행된다.

도 5에서, 150개의 채널들은 해칭선으로 도시된 DUT 프로브 그룹에 상술된 바와 같이 각각 접속된다. 그 다음, 프로브가 DUT 상의 대응하는 단자들에 대해 압착 접속되도록, 프로브 그룹(30)과 웨이퍼는 서로 접촉할 수 있게 다시 이동된다. 효과적으로 접속된 DUT 프로브 그룹에 의한 2번의 터치다운(하나는 도 4에 도시되어 있고, 다른 하나는 도 5에 도시됨)을 경험하는 수개의 DUT들, 예컨대 DUT(44)가 존재한다. DUT(44)와 같은 이러한 DUT들은 2번 테스트될 필요가 없다. 이들은 제2 터치다운 동안에 이와 같은 DUT들을 재테스트하지 않도록 테스터를 프로그래밍함으로써 처리될 수 있다. 대안으로서, 테스터는 제1 터치다운 동안에 DUT가 테스트되었던 것과 동일한 방식으로 제2 터치다운 동안에 이와 같은 DUT를 재테스트할 수 있다. 이는 150개보다 적은 채널이 제2 터치다운 동안 접속되게 할 수 있지만, 여전히 2번의 테스트 없이 모든 DUT들을 테스트할 수 있다. 제2 터치다운 후에, DUT에는 전력이 다시 인가될 수 있고, 남아 있는 DUT들을 테스트함으로써 동일한 테스트가 실행될 수 있다.

본 발명의 다른 실시예가 도 6 및 도 7에 도시되어 있다. DUT 프로브 그룹 구성(612)을 포함하는 프로브 헤드가 일반적으로 도면부호 610으로 도시되어 있다. 프로브 그룹 구성(612)은, 정사각형으로 개략적으로 도시되는 복수의 DUT 프로브 그룹을 포함하며, 이 복수의 DUT 프로브 그룹 중 2개의 그룹이 DUT 프로브 그룹들(614, 616)이다. DUT 프로브 그룹은 기판 상에 장착될 수 있고, 도 6 및 도 7의 예시적 실시예에서, 이 기판은 (예컨대, 도 1의 프로브 카드 어셈블리(100)와 같은) 프로브 카드 어셈블리의 일부일 수 있는 (예컨대, 도 1의 기판(116)과 같은) 기판(618)을 포함한다. 앞서 언급한 바와 같이, 프로브 그룹 구성(612)의 각각의 DUT 프로브 그룹은, 반도체 웨이퍼 상에 있는 실질적으로 동일한 DUT들을 테스트하기 위해 실질적으로 서로 동일할 수 있다. 그러나, 본 발명은 싱귤레이팅된 다이 또는 다른 종류의 DUT를 테스트하도록 구현될 수도 있다는 것을 이해해야 한다.

프로브 헤드(610)는 그 경계가 도시되어 있지 않은 반도체 웨이퍼 상에 겹쳐 놓여진 것으로 도시되어 있는데, 이 반도체 웨이퍼 상에는 도 4 및 도 5에 도시된 DUT 패턴과 동일한 DUT 패턴(620)으로 복수의 DUT가 형성되어 있다. 굵은선은 DUT 패턴(620)의 경계―DUT 패턴(620)이 프로브 헤드(612)에 의해 커버될 때 가려지지 않고 점선으로 그려지지 않은 부분―을 정의한다. DUT 패턴(620)의 DUT 각각은, 프로브 헤드(610)상의 DUT 프로브 그룹(614, 616)과 같은 DUT 프로브 그룹을 나타내는 정사각형과 동일한 크기의 정사각형에 의해 표시된다. 도 6 및 도 7의 굵은선은 반도체 웨이퍼 상에 형성된 DUT 패턴(620)의 DUT의 경계를 정의한다. 해칭선은, 프로브 헤드(610) 상의 DUT 프로브 그룹(614, 616)을 포함하여 DUT 프로브 그룹 각각을 나타낸다. DUT 프로브 그룹 중 일부의 그룹 상에 상이한 방향의 해칭선이 그어진 의미는 도 4 및 도 5에서와 동일하다, 즉 좌측 상단에서부터 우측 하단으로의 해칭선은 효과적으로 접속 해제된 프로브 그룹을 나타내고, 좌측 하단에서부터 우측 상단으로의 해칭선은 효과적으로 접속된 DUT 프로브 그룹을 나타낸다. 프로브 헤드(610)는, 프로브 헤드(30)에 대해 기술된 것과 유사한 방식으로 테스터(도시 안됨)에 접속될 수 있다. 테스터(도시 안됨)는 프로브 헤드 상에 존재하는 DUT 프로브 그룹―이들 중 2개의 그룹이 DUT 프로브 그룹(614, 616)임―보다 적은 수의 테스터 채널을 포함할 수 있다.

결과적으로, 테스터 채널들 중 일부는 도 6에 도시된 제1 터치다운과 도 7에 도시된 제2 터치다운 사이에 상이한 DUT 프로브 그룹에 라우팅될 수 있다. 보이는 바와 같이, 이는 DUT 프로브 그룹에 존재하는 프로브보다 적은 수의 채널을 가진 테스터를 이용하여 불규칙적인 형상의 DUT 패턴(620)으로 DUT 각각을 테스트하는 것을 허용한다.

예컨대 프로브 기판(116)이 도 1의 프로브 카드 어셈블리(100)에 통합되는 것과 동일한 방식으로 프로브 헤드(610)가 프로브 카드 어셈블리에 통합되는 경우, 프로브 헤드(610)는 테스터(도시 안됨)에 접속될 수 있다. 테스터는, DUT 패턴(620)의 DUT 중 선택된 DUT에 테스트 신호 및 전력을 인가하고, 그 DUT로부터의 출력 신호를 수신하기 위하여, DUT 프로브 그룹(614, 616)과 같은 프로브 그룹들 중 선택된 그룹에 대해 테스트 중인 웨이퍼를 이동시키도록 웨이퍼 프로버(도시 안됨)와 조합하여 공지된 방식으로 프로그래밍될 수 있다.

도 6에서 볼 수 있는 바와 같이, 많은 수의 DUT 프로브 그룹들―이들 중 하나가 DUT 프로브 그룹(614)임―은 DUT 패턴(620)의 대응하는 DUT에 등록될 수 있다. 그러나, DUT 중 상당수의 DUT, 예컨대 DUT 패턴(620)의 우측 상에 있는 DUT는, DUT 패턴(620)에 존재하는 DUT보다 적은 수의 DUT 프로브 그룹들이 DUT 프로브 그룹 구성(612)에 존재하기 때문에, 대응하는 DUT 프로브 그룹에 등록되지 못한다. 또한, DUT 프로브 그룹 중 일부의 그룹, 예컨대 DUT 프로브 그룹(616)은 DUT 패턴(620) 너머로 확장되고 따라서 DUT와 마주하지 않는다.

프로브 헤드(610)를 작동시켜 DUT 패턴(620)의 DUT를 테스트하기 위하여, DUT 패턴(620)이 형성되어 있는 반도체 웨이퍼 및 프로브 헤드(610)는 도 6에 도시된 바와 같이 서로에 대하여 위치될 수 있으며, DUT 프로브 그룹(614)과 같은 DUT 프로브 그룹 상의 프로브들은 DUT 패턴(620)의 DUT 중 일부의 DUT 상의 대응하는 단자들과 마주하여 대응된다. 도 6에서 볼 수 있는 바와 같이, DUT 프로브 그 룹(614)은 DUT 패턴(620) 상의 대응하는 DUT 위에 있지만, DUT 프로브 그룹(616)은 대응하는 DUT 위에 있지 않다. 사실, 이 그룹은, DUT 패턴(620)이 형성되어 있는 웨이퍼의 어느 부분 위에도 있지 않을 수 있거나, 또는 DUT 패턴(620)을 포함하지 않는 웨이퍼의 부분 상에 있을 수도 있다. DUT 패턴(620)의 좌측 상의 DUT 모두는 DUT 프로브 그룹(614)과 같은 대응하는 DUT 프로브 그룹과 마주한다.

프로브 헤드(610)와 DUT 패턴(620)은 도 6에 도시된 바와 같이 서로에 대하여 위치되지만, 테스터 채널은, 대응하는 DUT의 맞은편에 있는 (프로브 그룹(614)과 같은) DUT 프로브 그룹, 즉 DUT 프로브 그룹(614)과 같이 좌측 하단에서부터 우측 상단으로 해칭선이 그어져 있는 도 6의 DUT 프로브 그룹의 프로브들에 접속될 수 있다. 이는 DUT 프로브 그룹(616)과 같은 많은 수의 DUT 프로브 그룹(좌측 상단에서부터 우측 하단으로 해칭선이 그어진 DUT 프로브 그룹)이 임의의 테스터 채널로부터 효과적으로 접속 해제되도록 한다. DUT 프로브 그룹을 테스터 채널에 접속 및 테스터 채널로부터 접속 해제하는 예시적인 방식이 곧 기술될 것이다.

도 6에 도시된 바와 같은 DUT 프로브 그룹 구성(612)의 DUT 프로브 그룹을 효과적으로 접속 해제 및 접속한 후에, 웨이퍼(도시 안됨)와 프로브는, 프로브가 DUT 상의 단자와 접촉할 때까지 서로에 대해 이동될 수 있다. 그러나, 다시, 프로브와 DUT 상의 단자들 간의 접촉을 달성한 후에 접속 해제 및 접속이 발생할 수 있다. 접속해제 및 접속이 접촉 달성 전이나 또는 후에 발생하는지 여부에 관계없이, 일단 프로브와 DUT 단자 간에 접촉이 달성되면, 각각의 DUT에는 좌측 하단에서부터 우측 상단으로 해칭선이 그어진, DUT 프로브 그룹 구성(612)의 적합한 프로브로부 터 전력이 공급될 수 있으며, 접속된 DUT 프로브 그룹과 마주하는 DUT 패턴(620)의 DUT 각각에 대해 미리 결정된 테스트 또는 테스트들이 동시에 실행될 수 있다. 다양한 입력 신호가 각각의 DUT에 공급될 수 있으며, DUT가 설계된 바와 같이 기능하는지 확인하기 위하여 DUT 출력이 모니터링될 수 있다. 테스트 또는 테스트들이 실행되고, 어느 DUT가 테스트를 통과하는지 통과하지 못하는지에 대한 판단이 행해진 후에, 프로브 헤드(610)와 웨이퍼는 서로 분리될 수 있으며, 프로브 헤드는 도 7의 위치로 진행될 수 있다, 예컨대 웨이퍼에 대해 측면으로 이동될 수 있다.

도 7에 도시된 제2 터치다운 전에, 테스터 채널 중 일부가 상이한 세트의 DUT, 즉 제1 터치다운시 효과적으로 접속 해제되었던 DUT 중 일부로 스위칭된다. 대안으로서, 테스터 채널의 스위칭은 제2 터치다운 후에 발생할 수 있다. 도 6과 같이, 효과적으로 접속 해제된 DUT는, DUT 프로브 그룹(614)과 같이 좌측 상단에서부터 우측 하단으로 해칭이 그어진 것으로 도시되며, 테스터 채널에 효과적으로 접속된 DUT는 DUT 프로브 그룹(616)과 같이 좌측 하단에서부터 우측 상단으로 해칭선이 그어져 있다.

본 발명은 테스터 채널이 스위칭되고, 이전에 테스트되지 않은 DUT의 추가 테스트가 제1 터치다운 동안에 수행되는 실시예들로 구현될 수 있다는 것이 이해되어야 한다. 대안으로서, 스위칭은 제1 터치다운 동안에 발생할 수 있고, 제1 터치다운 동안에 추가 테스트 없이 프로브 헤드와 웨이퍼가 분리되고 진행된다. 또한, 프로브 헤드는 임의의 방향으로 이동되고 각각의 터치다운 시에 상이한 수의 DUT를 커버할 수 있다.

도 7에서, 채널들은 해칭선으로 도시된 DUT 프로브 그룹의 프로브들에 각각 접속된다. 그 다음, 프로브가 DUT 상의 대응하는 단자에 대해 압착 접속되도록, DUT 프로브 그룹 구성(612)과 DUT 패턴(620)의 DUT 중 일부는 서로 접촉하도록 이동된다. 제2 터치다운 후에, DUT에 전력이 다시 인가될 수 있으며, 동일한 테스트 또는 테스트들이 실행됨으로써 잔여 DUT를 테스트할 수 있다. 결과적으로, DUT 패턴(620)의 DUT 각각은, DUT 프로브 그룹보다 적은 수의 채널을 갖는 테스터를 이용하여 터치되고 테스트될 수 있다.

이제 도 8을 참조하면, 본 발명의 몇몇 실시예들에 따라 구성된 회로의 일부가 일반적으로 도면부호 46으로 표시되어 있다. 논의되는 바와 같이, 도 8에 도시된 회로는, 도 1의 프로브 카드 어셈블리(100)와 같은 프로브 카드 어셈블리 상에 전체적으로 또는 부분적으로 구현될 수 있다.

도 8에 도시된 바와 같이, 회로(46)는, 테스트 신호의 소스에 전기적으로 접속될 수 있는 신호 라인(51)을 포함할 수 있다. 예를 들어, 신호 라인(51)은 도 1의 전기 커넥터(104)의 채널 접속에 전기적으로 접속될 수 있다. 이와 같이, 신호 라인(51)은 도 1의 전기 커넥터(104)와 프로브(106) 사이의 전기 전도성 경로(예컨대, 제1 경로)의 일부일 수 있다. 이와 같은 경로들의 예시적 실시예가 도 1에 관하여 상기 논의되었다. 도 1에 도시된 바와 같이, 신호 라인(51)은 전위차계를 통해 복수의 프로브(예컨대, 제1 세트의 프로브)에 전기적으로 접속될 수 있다. 또한 도시된 바와 같이, 프로브는 DUT의 입력 단자 및/또는 출력 단자와 접촉할 수 있거나, 또는 그렇지 않다면, DUT의 입력 단자 및/또는 출력 단자와의 전기 접속을 형 성할 수 있다. 3개의 프로브, 3개의 전위차계, 및 3개의 DUT가 도 8에 도시되어 있지만, 신호 라인(51)은 더 많거나 또는 더 적은 수의 전위차계를 통해 더 많거나 또는 더 적은 수의 프로브에 접속될 수 있으며, 프로브는 더 많거나 또는 더 적은 수의 DUT에 접촉할 수 있다. 프로브들 중 2개의 프로브는 도 8에서 도면부호 52, 54로 라벨링되고, 전위차계들 중 2개의 전위차계는 도 8에서 도면부호 47, 48로 라벨링되며, DUT들 중 2개의 DUT는 도 8에서 도면부호 56, 58로 라벨링된다. 이후부터, 전위차계(47, 48)에 대한 참조는, 도 8에 도시되어 있는 전위차계 중 임의의 전위차계 또는 전위차계 모두를 포함할 수 있다. 유사하게, 프로브(52, 54) 및 DUT(56, 58)에 대한 참조는 각각, 도 8에 도시된 프로브 중 임의의 프로브 또는 프로브 모두를 포함하고, 도 8에 도시된 DUT 중 임의의 DUT 또는 DUT 모두를 포함할 수 있다. 도 8에 도시된 프로브(52, 54)는 도 1의 프로브(106)와 유사할 수 있으며, DUT(56, 58)의 입력 단자 및/또는 출력 단자(도 8에는 도시 안됨)에 접촉하도록 구성될 수 있는데, DUT(56, 58) 각각은 도 1의 단자(108)를 갖는 DUT(110)와 유사할 수 있다.

회로(46)와 같은 복수의 회로들이 프로브 카드 어셈블리(100) 상에 제공될 수 있다. 예를 들어, 이와 같은 추가의 회로들은 전기 커넥터(104)(도 1 참조)의 다른 채널 접속들에 (신호 라인(51)과 유사할 수 있는) 다른 신호 라인을 접속시킬 수 있다. 이와 같은 추가의 신호 라인들은 또한, 전위차계(47, 48)와 같은 전위차계를 통해 프로브(52, 54)와 같은 프로브에 접속될 수 있다. 일부 이와 같은 추가 프로브들은 도 8에 도시된 DUT(56, 58)에 접촉할 수 있고, 따라서 도 8에 도시된 프로브(52, 54)는 DUT(56, 58)의 단자들 모두 또는 상당수에 접촉하기 위해 (예컨대, DUT 프로브 그룹(16) 또는 본 명세서에 개시된 임의의 다른 DUT 프로브 그룹과 같은) DUT 프로브 그룹을 형성할 수 있다. 추가 프로브 중 다른 것들은 다른 DUT(도 8에 도시 안됨)에 접촉할 수 있다.

도 8에 도시된 바와 같이, 각각의 전위차계는 제어 입력부를 포함할 수 있다. 도 8에서, 각각의 전위차계(47, 48)의 제어 입력부로의 제어 신호는 멀티플렉서(50)로부터 제공되는 것으로 도시되어 있지만, 다른 실시예들에서, 이와 같은 제어 신호는 다른 회로 소자 또는 전자 실체(electronic entity)를 통해 또는 이들로부터 제공될 수 있다. 몇몇 실시예들에서, 전위차계(47, 48)의 각각의 제어 입력부에 제공된 각각의 제어 신호는 2개 상태를 가질 수 있다. 제어 신호의 제1 상태는, 제어 신호가 인가된 전위차계(47, 48)의 임피던스 레벨이, 신호 라인(51) 상에 수신된 신호들(예컨대, 테스터로부터의 테스트 신호들)을 통과시키지 못하게 할만큼 충분히 높은 임피던스를 갖게할 수 있다. 제어 신호의 제2 상태는, 전위차계(47, 48)로 하여금 신호 라인(51) 상에 수신된 신호들(예컨대, 테스터로부터의 테스트 신호들)을 통과시킬만큼 충분히 낮은 임피던스를 갖게할 수 있다. 상이한 상태에 있는 제어 신호들은, 각각의 전위차계를 높은 임피던스 상태 또는 낮은 임피던스 상태에 두기 위하여 선택적으로 전위차계에 인가될 수 있다. 이러한 방식으로, 신호 라인(51) 상에 수신된 신호들을 통과 및 차단하기 위하여, 도 8에 도시된 임의의 패턴의 프로브(52, 54)가 선택될 수 있다. 프로브 카드 어셈블리(100)(도 1 참조) 상에 구현된 회로(46)의 모든 다른 예들은, 신호 소스(예컨대, 테스터)로부터 수신된 신호들을 통과시킬 특정한 패턴의 프로브들을 선택하도록 유사하게 구성된다.

도 8의 입력부(50a), 버스(57), 마이크로프로세서(55), 및 메모리(59)와 함께, 멀티플렉서(50)는 전위차계(47, 48)의 제어 입력부로의 제어 신호의 인가를 제어하기 위한 예시적 회로를 도시한다. 입력부(50a)에서 멀티플렉서(50)에 인가된 하나 이상의 제어 신호 및/또는 입력은 멀티플렉서(50)로 하여금 전위차계(47, 48)에 상이한 패턴의 제어 신호를 출력하게 할 수 있는데, 상술한 바와 같은 이 제어 신호는 선택적으로, 전위차계 중 일부를 높은 임피던스 상태에 두고, 일부는 낮은 임피던스 상태에 둘 수 있다. 또한 도시된 바와 같이, 메모리(59)에 저장되어 있는 소프트웨어(예컨대, 소프트웨어, 펌웨어, 마이크로코드, 또는 임의의 다른 형태의 프로그래밍된 명령어)의 제어 하에서 동작하는 마이크로프로세서(55)는 버스(57)를 통해 멀티플렉서(50)에 제어 신호 및/또는 입력 신호를 제공할 수 있다.

멀티플렉서(50), 버스(57), 마이크로프로세서(55), 및 메모리(59)에 의해 형성된 회로의 전부 또는 일부는 프로브 카드 어셈블리(100)(도 1 참조) 상에 위치될 수 있다. 예를 들어, 멀티플렉서(50), 버스(57), 마이크로프로세서(55), 및 메모리(59)는 프로브 카드 어셈블리(100) 상에 위치될 수 있다. 다른 예로서, 멀티플렉서(50)는 프로브 카드 어셈블리(100) 상에 위치될 수 있고, 메모리(59) 및 마이크로프로세서(55)는 테스터(도시 안됨)에 위치될 수 있다. 이와 같은 실시예에서, 버스(57)는 테스터로부터의 채널 및 프로브 카드 어셈블리(100)를 통해 전기 커넥터(104)의 채널 접속으로부터 멀티플렉서(50)까지의 전기 경로를 포함할 수 있다. 또 다른 예로서, 멀티플렉서(50), 버스(57), 마이크로프로세서(55), 및 메모리(59)는 테스터(도시 안됨)에 위치될 수 있고, 멀티플렉서(50)의 출력은, 프로브 카드 어셈블리(100)(도 1 참조)의 전기 커넥터(104)의 채널 접속에 접속하는 테스터로부터의 채널을 통해 카드 어셈블리(100)에 제공될 수 있다.

멀티플렉서(50), 버스(57), 마이크로프로세서(55), 및 메모리(59)를 포함하는 제어 회로는 오직 예시이며, 전위차계(47, 48)의 제어 입력부에 제어 신호를 제공하기 위하여 다른 수단이 이용될 수 있다. 예를 들어, 마이크로프로세서(55)는 하드와이어드 로직 회로와 전체적으로 또는 부분적으로 교체될 수 있다. 다른 예로서, 멀티플렉서(50)는 포함될 필요 없으며, 마이크로프로세서(55)가 전위차계(47, 48)에 직접 제어 신호를 제공하거나 또는 멀티플렉서 외의 회로 소자(예컨대, 버퍼)를 통해 제어 신호를 제공할 수 있다. 가능한 수정의 또 다른 예로서, 멀티플렉서(50), 버스(57), 마이크로프로세서(55), 및 메모리(59)에 의해 표시되는 제어 회로의 전부 또는 일부가 프로브 카드 어셈블리(100) 외에 다른 곳에 위치되거나 또는 프로브 카드 어셈블리(100)가 접속되는 테스터(도시 안됨)에 위치될 수 있다. 예를 들어, 그 회로의 전부 또는 일부는, 프로브 카드 어셈블리(100)에 전기적으로 접속될 수 있는 디바이스(테스터 외의 다른 디바이스)에 위치될 수 있다.

상기 논의와 일관되게, 도면의 명료함을 목적으로, 도 8의 각각의 DUT(56, 58)에 접속되는 각각의 DUT 프로브 그룹에 대해 오직 하나의 프로브가 도시되어 있다. 물론, 보통의 경우, 각각의 DUT(56, 58) 상의 단자에 접속된 각각의 DUT 프로브 그룹으로부터의 많은 수의 프로브가 존재하고, 각각의 프로브는 도 8에 도시된 바와 같은 대응하는 디지털 전위차계 접속을 갖는다. 또한, 예시적 실시예에서, 총102개 DUT 프로브 그룹은 도 8에 도시된 바와 같이 병렬로 배선된다. 보이는 바와 같이, 이는 51개의 DUT 프로브 그룹들 중 상이한 2개 그룹 간의 스위칭을 허용한다. 상술한 실시예로서, DUT 프로브 그룹의 수는, 이 예에서 사용된 102개보다 많거나 또는 훨씬 더 많을 수 있다. 그리고 DUT 프로브 그룹들 중 상이한 2개 그룹은 그 수가 동일할 수 있고, 51개 DUT 프로브 그룹보다 많거나 또는 적을 수 있으며, 또는 각각의 그룹에 상이한 수의 DUT 프로브 그룹을 가질 수 있다.

이제 도 8의 회로의 동작을 고려해보면, 프로세서(55)는, 멀티플렉서(50)를 통해 각각의 전위차계(47, 48)에 제어 신호를 인가하기 위해 공지된 방식으로 프로그래밍될 수 있다. 제어 신호는 2개의 상태를 가질 수 있다. 논의한 바와 같이, 제1 상태의 제어 신호는, 제어 신호 또는 제어 신호들이 인가되는 전위차계 또는 전위차계들의 임피던스 레벨이, 신호 라인(51) 상에 수신된 신호들(예컨대, 테스터로부터의 테스트 신호들)을 통과시키지 않을만큼 충분히 높은 임피던스를 갖게 할 수 있다. 제2 상태의 제어 신호는 전위차계가 신호 라인(51) 상에 수신된 신호들(예컨대, 테스터로부터의 테스터 신호들)을 통과시킬만큼 충분히 낮은 임피던스를 갖게할 수 있다. 상이한 상태에 있는 제어 신호는 각각의 임피던스를 높은 임피던스 상태 또는 낮은 임피던스 상태에 두기 위하여 전위차계에 선택적으로 인가될 수 있다. 이러한 기능성을 이용하여 도 4에 도시된 바와 같은, 테스트하기 위해 동작하는, 제1 미리 결정된 패턴의 DUT 프로브 그룹을 생성할 수 있다. 도 4에 도시된 바와 같이 프로브를 DUT와 압착 접촉하게 하기 위하여, 동작 프로브 그룹과 대응하는 DUT가 서로에 대하여 이동된 후에, 테스트는 공지된 방식으로 진행되며, 프로브는 제거된다. 그 다음, 도 8에 도시된 회로를 이용하여 도 5에 도시된 바와 같은, 제2 미리 결정된 패턴의 동작 DUT 프로브 그룹을 생성할 수 있다. 프로브들은 다시 웨이퍼와 접촉되며, 테스트가 다시 진행된다.

이제 도 9를 참조하면, 다른 실시예에서, 상술한 구조에 대응하는 구조가 동일한 도면부호로 식별된다. 도 9의 회로는, 저항기(60, 62)를 포함하는데, 이 저항기 각각은 스위치(64, 66)와 병렬로 접속되어 있다. 도 9에 3개의 저항기와 스위치가 도시되어 있고, 2개의 저항기는 도면부호 60, 62로 라벨링되고, 2개의 스위치는 도면부호 64, 66으로 라벨링되어 있지만, 더 많거나 또는 더 적은 수의 저항기 및 스위치가 사용될 수 있으며, 본 명세서에서 저항기(60, 62) 또는 스위치(64, 66)에 대한 참조는 도 9의 저항기 또는 스위치의 일부 또는 전부를 각각 언급한다. 도 9에 도시된 구성에서, 각각의 저항기(60, 62) 및 저항기의 연관 스위치(64, 66)는 본질적으로 도 8에 도시된 구성의 전위차계를 대신한다. 저항기(60, 62)의 임피던스 값은 신호 라인(51) 상에 수신된 신호가 통과되는 것을 효과적으로 방지할 만큼 충분히 높을 수 있으며, 스위치(64, 66)는, 닫혀있는 동안, 자신의 연관 저항기를 우회하는 낮은 임피던스의 바이패스 전기 경로를 제공하고, 따라서 신호 라인(51) 상에 수신된 신호가 연관 프로브(52, 54)로 전달되는 것을 허용한다. 그렇지 않다면, 도 9에 도시된 구성은 도 8에 도시된 구성과 유사할 수 있으며, 도 8에 도시된 구성과 같이 구성되고 동작될 수 있다.

스위치(64, 66)는 계전기 접점(relay contact)과 같이 기계적일 수 있거나, 또는 고체 상태 스위치일 수 있다. 스위치의 개폐는 프로그래밍된 프로세서(55)의 제어 하에 있을 수 있거나 또는 도 8에 관하여 상기 논의된 임의의 대안을 이용하여 제어될 수 있다. 언급한 바와 같이, 도 9의 실시예는, 스위치(64, 66)의 개폐를 이용하여, 스위치가 닫힐 때 각각의 프로브(52, 54)를 신호 라인(51)에 효과적으로 접속시키고, 스위치가 열릴 때 각각의 프로브(52, 54)를 신호 라인(51)으로부터 효과적으로 접속 해제하는 것을 제외하면 도 8의 실시예와 유사하게 기능할 수 있다. 예를 들어, 저항기(예컨대, 60, 62)의 임피던스 값은 신호 라인(51) 상에 수신된 신호들(예컨대, 신호 라인(51)이 접속되어 있는 테스터로부터의 테스트 신호들)이 저항기를 통과하는 것을 효과적으로 방지할 만큼 충분히 높을 수 있다.

도 10은 각각의 DUT(56, 58) 상에 칩 선택 단자가 제공될 수 있다는 것을 제외하면, 도 8 및 도 9의 실시예들과 대체적으로 유사할 수 있는 실시예를 도시한다. 특정 DUT의 이러한 칩 선택 단자는 선택적으로, 그 특정 DUT의 입력 및/또는 출력 단자(도 10에 도시 안됨)에 특정 DUT 내부의 회로를 접속시키고, 그 입력 및/또는 출력 단자로부터 특정 DUT 내부의 회로를 접속 해제시키도록 구성될 수 있다.도 10의 각각의 DUT(56, 58)는 칩 선택 단자(70, 72)를 갖는 것으로 도시되어 있다.

도 10의 실시예에서, 칩 선택 제어기(68)는 프로그래밍된 프로세서(55)의 제어 하에서 동작할 수 있거나 또는 도 8에 관하여 상술된 제어 변형들 중 임의의 것의 제어 하에서 동작할 수 있다. 칩 선택 제어기(68)는 도 1의 프로브 카드 어셈블리(100)와 같은 프로브 카드 어셈블리 상에 있을 수 있다. 프로그래밍된 프로세 서(55)는 또한, 이와 같은 프로브 카드 어셈블리(100) 상에 있거나 또는 테스터에 있을 수 있다. 이러한 실시예는 칩 선택(CS, chip select) 단자(70, 72)를 갖기에 적합한 DUT가 웨이퍼 상에 형성되어 있는지에 의존한다. 테스트 동안에, 프로브(73)와 같은 프로브는 DUT(56, 58)의 CS 단자(70, 72)에 접촉할 수 있고, 실렉터(68)는 DUT(56, 58) 각각의 CS 단자(70, 72)에 인가된 신호의 상태를 제어할 수 있다. 칩 선택 단자(70, 72)는, 테스트 프로세스를 용이하게 할 의도로 DUT 내에 설계될 수 있거나 또는 완성된 디바이스 내의 의도했던 DUT 설계의 일부일 수 있다.

임의의 이벤트에서, DUT(58)을 참조하면, 칩 선택 단자(72)가 프로브(73) 상에 나타나는 전압에 대해 응답하여 제1 상태에 있는 동안, DUT(58)의 입력 및/또는 출력 단자(도 10에는 도시되지 않지만 도 1의 단자(108)와 유사할 수 있는 단자)는, DUT(58)의 내부 회로에 결합(예컨데, 전기적으로 접속)되는데, 이는 DUT(58)가 프로브(54)를 통해 신호 라인(51)에 접속됨을 의미한다. 그러나, 칩 선택 단자(72)가 제2 상태에 있을 때, DUT(58) 내부 회로는 DUT(58)의 입력 및/또는 출력 단자에 결합되지 않는다. 이 상태에서, 프로브(54)가 DUT(58)의 입력 및/또는 출력 단자에 전기적으로 접속될지라도, 신호 라인(51) 상의 테스트 신호들은 DUT(58)에 입력되지 않는다. 이는, 공지된 방식으로, 예컨대 칩 선택 단자에 대한 제2 상태의 적용에 응답하여, DUT 단자들의 적어도 일부를 높은 임피던스 또는 유동적인(floating) 상태에 두는 방식으로 달성된다. 도 10의 다른 DUT 상의 칩 선택 단자는 칩 선택 단자(72)와 같이 동작할 수 있다.

프로브(52, 54)에 접속되어 있는, 도 10에 도시된 저항기는 선택 사항이다. 이 저항기들을 이용하여 테스트 동안에 DUT(56, 58) 간에 일부 절연을 제공할 수 있다. 따라서, 저항기들은 테스트 신호가 통과하는 것을 허용할 만큼 충분히 낮은 임피던스를 가지면서, 한 프로브를 다른 프로브가 접촉하고 있는 DUT에서의 결함으로부터 분리시킬 만큼 충분히 높은 임피던스를 갖도록 크기 조절될 수 있다.

도 10의 실시예는 테스트 프로세스 동안에 도 4 및 도 5의 패턴을 생성하기 위해 발생하는 프로그래밍된 칩 선택으로 상술된 바와 같이 동작할 수 있다. 임의의 실시예들에서, 도 4 및 도 5의 미리 결정된 패턴들 간의 스위칭은, DUT 단자로부터 프로브를 제거하지 않고서도 발생할 수 있다. 또한, 2개보다 많은 패턴이 테스트 동안에 생성될 수 있으며, 상이한 수의 DUT 프로브 그룹이 임의의 형상의 패턴으로 만들어질 수 있다. 이러한 실시예들 중 임의의 실시예는, 본 출원의 양수인에게 또한 양도된, 동시 계류중인 미국 특허 출원 제11/028,940호(발명의 명칭, 프로브 헤드 어레이)에 도시되어 있는 것과 같은 프로브 그룹으로 효과적으로 구현될 수 있다. 본 발명은 또한, 니들 카드, 코브라 카드, 멤브레인 카드, 또는 임의의 다른 적합한 프로브 카드와 같은 임의의 다른 종류의 프로브 카드로 구현될 수 있다.

도 11의 실시예는, 도 11에서 단일 테스터 채널(예컨대, 신호 라인(76, 78, 80) 중 하나에 접속된 테스터 채널)이 단일 테스트 동안 하나보다 많은 입력을 하나 이상의 DUT 프로브(90, 92)로 안내할 수 있다는 점을 제외하면 도 10의 실시예와 유사하다. 신호 라인들(76, 78, 80)은 도 8에 관하여 상기 논의된 바와 같이 도 1의 프로브 카드 어셈블리(100)의 전기 커넥터(104)의 채널 접속과 일반적으로 유사할 수 있으며, 그 채널 접속에 전기적으로 접속될 수 있다. 제한적이지 않은 예로서 복수의 프로브를 구동시키는 예가 미국 특허 제6,452,411호에 개시되어 있다. 도 11의 예시적 실시예에서 볼 수 있는 바와 같이, 복수의 라인들(76, 78, 80)은 테스터(도시 안됨)로부터의 상이한 통신 채널에 접속될 수 있다. 예를 들어, 라인들(76, 78, 80) 각각은 도 1의 프로브 카드 어셈블리(100)와 같은 프로브 카드 어셈블리의 일부일 수 있으며, 도 1에 관하여 상기 논의된 전기 전도성 경로들 중 하나에 의해 전기 커넥터(104)의 채널 접속에 접속될 수 있다. 라인들(76, 78, 80) 각각은, 라인(80)이 절연 저항기(86, 88)에 접속된 것처럼, 절연 저항기들에 접속될 수 있다. 도 11의 절연 저항기들은 도 10의 저항기들과 유사할 수 있으며, 도 10의 저항기들과 같이 크기 조절될 수 있다. 저항기(86, 88)의 다른 측면들은 프로브(90, 92)에 접속될 수 있으며, 이 프로브(90, 92) 각각은 상이한 DUT 프로브 그룹에 있지만, 라인(80)을 통해 단일 테스터 채널에 접속될 수 있다. 도 11의 실시예에서, 프로브(90, 92)는 각각 DUT(82, 84) 상의 단자에 압착 접속된 것으로 도시되어 있다. 도 10에서와 같이, 각각의 DUT 프로브 그룹에 연관된 프로브들은 도시를 간략하게 하기 위하여 모두 도시되지는 않았다. 각각의 DUT 프로브 그룹, 예컨대 DUT(84)에 압착 접속되는 DUT 프로브 그룹이 많은 수의 프로브들을 가질 수 있고, 이 많은 수의 프로브 각각은 궁극적으로 도 1의 전기 커넥터(104)의 채널 접속에 접속된다는 것이 이해될 것이다. 도 10의 실시예와 같이, DUT(84) 상의 칩 선택(CS) 단자와 같은, DUT 상의 칩 선택(CS) 단자 각각은, 칩 선택(CS) 단자 각각에 압착 접속되는 프로브를 통해 (도 10의 68과 유사할 수 있는) 실렉터(90)에 접속될 수 있다.

도 11의 실시예의 동작은 도 10의 실시예와 유사할 수 있다. 단일 테스터 채널에 의한 2개의 DUT의 동시 테스트를 허용하기 위해 칩 선택 신호가 설정될 수 있다. 대안으로서, 오직 하나의 DUT가 단일 테스트 동안에 각각의 채널에서 테스트하기 위해 동작하도록, 칩 선택 신호가 선택될 수 있다. 또는 단일 채널의 각각의 CS 단자 상에 적합한 신호를 인가함으로써 단일 채널에 의한 동시 테스트를 위해 몇몇 DUT가 선택될 수 있지만, 다른 DUT는 단일 채널에 있지 않은 선택된 하나의 DUT를 가질 수 있다. 이러한 융통성은, 도 4와 도 5 및 도 6과 도 7에 도시된 것과 같은 상이한 패턴들이, 상이한 터치다운 동안, 테스트를 위해 선택되어 테스트 절차를 최적화할 수 있는 다양한 방식을 제공한다.

본 발명의 원리를 본 발명의 바람직한 실시예에 기술하고 도시하였지만, 본 발명은 이와 같은 원리를 벗어나지 않고 구성 및 상세 부분에서 수정될 수 있다는 것이 명백하다. 본 출원인은 후속하는 청구항들의 정신 및 범위 내에 있는 모든 수정 및 변경 사항들을 청구한다.

Claims (40)

1. 접촉기(contactor) 디바이스에 있어서,

   테스터로부터의 복수의 통신 채널들로의 전기 인터페이스;

   테스트될 전자 디바이스들에 접촉하도록 배치된 복수의 전기 전도성 프로브들;

   상기 전기 인터페이스와 상기 프로브들을 전기적으로 접속시키는 전기 전도성 경로들로서, 상기 전기 경로들 중 제1 경로는 상기 통신 채널들 중 제1 채널을 하나보다 많은 제1 세트의 프로브들에 전기적으로 접속시키는 것인, 전기 전도성 경로들; 및

   상기 제1 세트의 프로브들의 전체 프로브보다 적은 수의 프로브를 선택하기 위한 수단으로서, 상기 선택된 프로브를 통해 상기 제1 통신 채널로부터의 테스트 신호들을 상기 전자 디바이스들 중 적어도 하나에 제공하는 것인, 상기 프로브 선택 수단

   을 포함하는 접촉기 디바이스.
2. 제1항에 있어서,

   상기 제1 세트의 프로브들은 적어도 3개의 프로브들을 포함하고,

   상기 선택 수단은 상기 제1 세트의 프로브들의 전체 프로브보다 적은 수의 프로브의 임의의 조합을 제1 조합으로서 선택하도록 구성되고, 이 임의의 조합의 프로브를 통해 상기 테스트 신호를 제공하는 것인, 접촉기 디바이스.
3. 제1항에 있어서, 상기 선택 수단은, 상기 전기 인터페이스와 상기 제1 세트의 프로브들 중 하나의 프로브 사이에 있는 상기 제1 전기 경로에 각각 배치되는 복수의 전위차계(potentiometer)들을 포함하는 것인, 접촉기 디바이스.
4. 제3항에 있어서, 상기 전위차계들 각각은, 상기 전위차계의 임피던스의 양을 제어하는 제어 입력부를 포함하는 것인, 접촉기 디바이스.
5. 제4항에 있어서,

   상기 제어 입력이 제1 상태에 있는 동안, 상기 전위차계의 임피던스는 테스트 신호들이 상기 전위차계를 통과하는 것을 효과적으로 방지할 만큼 충분히 높고,

   상기 제어 입력이 제2 상태에 있는 동안, 상기 전위차계의 임피던스는 테스트 신호들이 상기 전위차계를 통과하는 것을 효과적으로 허용할 만큼 충분히 낮은 것인, 접촉기 디바이스.
6. 제1항에 있어서, 상기 전기 인터페이스와 상기 제1 세트의 프로브들 중 하나의 프로브 사이에 있는 상기 제1 전기 경로에 각각 배치되는 복수의 저항기들을 더 포함하는 접촉기 디바이스.
7. 제6항에 있어서, 상기 선택 수단은, 닫혀 있는 동안 상기 저항기들 중 하나의 저항기를 우회하는 전기 경로를 제공하도록 각각 구성되는 복수의 바이패스 스위치들을 포함하는 것인, 접촉기 디바이스.
8. 제7항에 있어서, 상기 저항기들 각각의 임피던스 레벨은 테스트 신호들이 상기 저항기를 통과하는 것을 효과적으로 방지할 만큼 충분히 높은 것인, 접촉기 디바이스.
9. 제8항에 있어서, 상기 스위치들 각각은, 상기 스위치를 열 것인지 또는 닫을 것인지를 제어하는 제어 입력부를 포함하는 것인, 접촉기 디바이스.
10. 제1항에 있어서, 상기 제1 세트의 프로브들은 제1 세트의 전자 디바이스들에 접촉하도록 구성되고, 상기 선택 수단은, 상기 제1 세트의 전자 디바이스들 중 하나의 디바이스 상의 인에이블(enable) 입력부에 접촉하도록 각각 구성되는 제2의 복수의 프로브들을 포함하는 것인, 접촉기 디바이스.
11. 제1항에 있어서, 상기 접촉기 디바이스는 프로브 카드 어셈블리를 포함하는 것인, 접촉기 디바이스.
12. 복수의 반도체 디바이스들을 테스트하기 위한 장치에 있어서,

    상기 디바이스들 중 적어도 하나의 디바이스 상의 칩 선택 포트로서, 상기 포트 상의 제1 상태에 응답하여 상기 디바이스 상의 접촉부들을 상기 디바이스 내의 내부 회로들에 결합시키고, 상기 포트 상의 제2 상태에 응답하여 상기 디바이스 상의 접촉부들을 상기 내부 회로들로부터 결합 해제시키는 칩 선택 포트;

    상기 디바이스들 중 한 디바이스에 접촉하도록 각각 구성되는 복수의 테스트 프로브 그룹들;

    상기 테스트 프로브 그룹들 중 한 그룹에 대응하도록 각각 구성되는 복수의 테스터 채널 그룹들을 갖는 테스터로서, 상기 테스터 채널 그룹들의 수는 상기 테스트 프로브 그룹들의 수보다 적고, 상기 테스터 채널 그룹들 중 적어도 하나의 그룹은, 상기 테스터 채널들과 상기 테스트 프로브들 사이에 배치된 컨덕터들을 통해 하나보다 많은 수의 테스트 프로브 그룹들에 접속되는 것인, 상기 테스터; 및

    상기 디바이스들의 테스트 동안 상기 칩 선택 포트에 상기 제1 상태 및 상기 제2 상태를 선택적으로 적용하도록 프로그래밍된 프로세서

    를 포함하는 테스트 장치.
13. 제12항에 있어서, 상기 프로세서는, 제1 그룹의 디바이스들의 접촉부들 상으로의 상기 프로브들의 제1 터치다운(touchdown) 동안에, 제1의 미리 결정된 패턴의 테스트 프로브 그룹들을 상기 테스터 채널 그룹들에 접속시키고, 제2 그룹의 디바이스들의 접촉부들 상으로의 상기 프로브들의 제2 터치다운 동안에, 제2의 미리 결정된 패턴의 테스트 프로브 그룹들을 상기 테스터 채널 그룹들에 접속시키도록 프 로그래밍되는 것인, 테스트 장치.
14. 제13항에 있어서, 상기 제1의 미리 결정된 패턴 및 상기 제2의 미리 결정된 패턴은 서로 상이한 것인, 테스트 장치.
15. 제12항에 있어서, 상기 테스트 프로브 그룹들이 대응하는 디바이스들 상의 접촉부들을 터치하고, 상기 제1 상태가 가정되는 경우, 상기 하나의 디바이스는 제1 그룹의 테스터 채널들에 효과적으로 접속되는 것인, 테스트 장치.
16. 제12항에 있어서, 상기 테스트 프로브 그룹들이 대응하는 디바이스들 상의 접촉부들을 터치하고, 상기 제2 상태가 가정되는 경우, 상기 하나의 디바이스는 상기 제1 그룹의 테스터 채널들로부터 효과적으로 접속 해제되는 것인, 테스트 장치.
17. 제12항에 있어서, 상기 테스트 프로브 그룹들은 프로브 카드 어셈블리의 일부인 것인, 테스트 장치.
18. 제12항에 있어서, 상기 디바이스들은 반도체 웨이퍼 상에 형성되는 것인, 테스트 장치.
19. 복수의 테스트 프로브 그룹들을 갖는 접촉기 디바이스를 이용하여 적어도 제 1 그룹의 DUT들 및 제2 그룹의 DUT들을 테스트하기 위한 방법에 있어서,

    테스터 채널들과 프로브들 사이에 배치되는 컨덕터들을 통해 하나보다 많은 그룹의 테스트 프로브들에 한 그룹의 테스터 채널들을 접속시키고,

    상기 테스트 프로브 그룹들과 상기 제1 그룹의 DUT들의 접촉부들을 접촉시키고,

    상기 제1 그룹의 DUT들 중 적어도 하나의 DUT 상의 칩 선택 포트에서 제1 상태를 가정하고,

    상기 제1 그룹의 DUT들을 테스트하고,

    상기 테스트 프로브 그룹들과 제2 그룹의 DUT들의 접촉부들을 접촉시키고,

    상기 제1 그룹의 DUT들 중 적어도 하나의 DUT 상의 상기 칩 선택 포트에서 제2 상태를 가정하며,

    상기 제2 그룹의 DUT들을 테스트하는 것

    을 포함하는 DUT 테스트 방법.
20. 19항에 있어서, 상기 테스트 프로브 그룹들에 존재하는 프로브들보다 적은 수의 테스터 채널들이 존재하는 것인, DUT 테스트 방법.
21. 제19항에 있어서, 상기 제1 그룹의 DUT들 및 상기 제2 그룹의 DUT들은 상이한 패턴들을 형성하는 것인, DUT 테스트 방법.
22. 제19항에 있어서, 상기 프로브 그룹들의 프로브들은 프로브 카드 어셈블리의 일부인 것인, DUT 테스트 방법.
23. 제19항에 있어서, 상기 DUT들 중 적어도 하나의 DUT 상의 칩 선택 포트에서의 상태를 가정하는 것은, 상기 테스트 프로브 그룹들의 프로브들 중 하나의 프로브를 통해 상기 적어도 하나의 DUT 상의 접촉부들 중 하나의 접촉부에 상태를 적용시키는 것을 포함하는 것인, DUT 테스트 방법.
24. 제19항에 있어서, 상기 DUT들은 반도체 웨이퍼 상에 형성되는 것인, DUT 테스트 방법.
25. 제19항에 있어서, 상기 제1 그룹의 DUT들 중 적어도 하나의 DUT는 또한 제2 그룹의 DUT들에 속하는 것인, DUT 테스트 방법.
26. 제19항에 있어서, 상기 칩 선택 포트는 선택적으로, 상기 DUT들 중 상기 적어도 하나의 DUT가 입력 신호들을 수신하는 것을 가능하게 하고, 상기 DUT들 중 상기 적어도 하나의 DUT가 입력 신호를 수신하는 것을 불가능하게 하는 것인, DUT 테스트 방법.
27. 복수의 테스트 프로브 그룹들을 갖는 접촉기 디바이스를 이용하여 적어도 제 1 그룹의 DUT들 및 제2 그룹의 DUT들을 테스트하는 방법에 있어서,

    테스트 채널과 프로브들 사이에 배치되는 컨덕터들을 통해 한 그룹의 테스터 채널들 중 적어도 하나의 채널을 하나보다 많은 그룹의 테스트 프로브들에 접속시키고,

    상기 컨덕터들 중 적어도 일부에 가변 저항 소자들을 배치하고,

    상기 테스트 프로브 그룹들과 상기 제1 그룹의 DUT들의 접촉부들을 접촉시키고,

    상기 가변 저항 소자들 중 적어도 하나의 저항 상태를 제1 상태 또는 제2 상태―상기 제1 상태에서, 각각의 가변 저항 소자는 테스트 신호들이 상기 가변 저항 소자를 통과하는 것을 효과적으로 방지하고, 상기 제2 상태에서, 상기 가변 저항 소자는 테스트 신호들이 상기 가변 저항 소자를 통과하는 것을 허용함―중 하나로 선택적으로 설정하며,

    상기 제1 그룹의 DUT들을 테스트하고,

    상기 테스트 프로브 그룹들과 상기 제2 그룹의 DUT들의 접촉부들을 접촉시키고,

    상기 제1 그룹의 DUT들을 테스트한 후에 상기 가변 저항 소자들 중 적어도 하나의 상태를 변경하며,

    상기 제2 그룹의 DUT들을 테스트하는 것

    을 포함하는 DUT 테스트 방법.
28. 제27항에 있어서, 상기 제1 상태에서, 상기 가변 저항 소자들은 제1 임피던스 레벨을 갖고, 상기 제2 상태에서, 상기 가변 저항 소자들은 제2 임피던스 레벨을 가지며, 상기 제1 임피던스 레벨은 상기 제2 임피던스 레벨보다 높은 것인, DUT 테스트 방법.
29. 제28항에 있어서, 상기 제1 임피던스 레벨은 상기 제2 임피던스 레벨의 적어도 5배인 것인, DUT 테스트 방법.
30. 제27항에 있어서, 상기 가변 저항 소자들 각각은 전위차계를 포함하는 것인, DUT 테스트 방법.
31. 제30항에 있어서, 상기 가변 저항 소자들 중 하나를 상기 제1 상태로 설정하는 것은, 상기 전위차계를 높은 임피던스로 유지하는 것을 포함하고, 상기 가변 저항 소자들 중 하나를 상기 제2 상태로 설정하는 것은, 상기 전위차계를 낮은 임피던스 값으로 유지하는 것을 포함하는 것인, DUT 테스트 방법.
32. 제27항에 있어서, 상기 가변 저항 소자들 각각은 스위치와 병렬인 저항 소자를 포함하는 것인, DUT 테스트 방법.
33. 제32항에 있어서, 상기 가변 저항 소자들 중 하나를 상기 제1 상태로 설정하 는 것은, 상기 스위치를 열린 상태로 유지하는 것을 포함하고, 상기 가변 저항 소자들 중 하나를 상기 제2 상태로 설정하는 것은, 상기 스위치를 닫힌 상태로 유지하는 것을 포함하는 것인, DUT 테스트 방법.
34. 제27항에 있어서, 테스터 채널들의 수는 프로브들의 수보다 적은 것인, DUT 테스트 방법.
35. 제27항에 있어서, 상기 가변 저항 소자들 중 적어도 하나의 저항 상태를 제1 상태 또는 제2 상태 중 하나로 선택적으로 설정하는 것은, 상기 테스트 프로브 그룹들과 상기 제1 그룹의 DUT들의 접촉부들을 접촉시키기 이전에 수행되고, 상기 제1 그룹의 DUT들을 테스트한 후에 상기 가변 저항 소자들 중 적어도 하나의 상태를 변경하는 것은, 상기 제2 그룹의 DUT들을 테스트하기 이전에 수행되는 것인, DUT 테스트 방법.
36. 제27항에 있어서, 상기 가변 저항 소자들 중 적어도 하나의 저항 상태를 제1 상태 또는 제2 상태 중 하나로 선택적으로 설정하는 것은, 상기 테스트 프로브 그룹들과 상기 제1 그룹의 DUT들의 접촉부들을 접촉시킨 후에 수행되는 것인, DUT 테스트 방법.
37. 제27항에 있어서, 상기 제1 그룹의 DUT들 및 제2 그룹의 DUT들은 상이한 패 턴들을 형성하는 것인, DUT 테스트 방법.
38. 제27항에 있어서, 상기 DUT들은 반도체 웨이퍼 상에 형성되는 것인, DUT 테스트 방법.
39. 제27항에 있어서, 상기 접촉기 디바이스는 프로브 카드 어셈블리를 포함하는 것인, DUT 테스트 방법.
40. 제27항에 있어서, 상기 제1 그룹의 DUT들 및 상기 제2 그룹의 DUT들은 적어도 하나의 공통 DUT를 갖는 것인, DUT 테스트 방법.

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