KR20090037321A - Ｓｏｉ 기판의 제조 방법 및 반도체 장치의 제작 방법 - Google Patents

Ｓｏｉ 기판의 제조 방법 및 반도체 장치의 제작 방법 Download PDF

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순페이 야마자키
히데토 오누마
요이치 이쿠보
요시아키 야마모토
케니치로 마키노
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가부시키가이샤 한도오따이 에네루기 켄큐쇼
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Abstract

본 발명은, 유리 기판 등, 내열 온도가 낮은 기판을 사용한 경우에도, 실용에 견딜 수 있는 반도체 층을 구비한 SOI 기판의 제조 방법을 제공한다.
반도체 웨이퍼의 한쪽 면으로부터 이온을 조사하여 손상층(損傷層)을 형성하고, 반도체 웨이퍼의 한쪽 면 위에 절연층을 형성하고, 지지 기판의 한쪽 면과 반도체 웨이퍼에 형성된 절연층을 접합하여 열처리를 행하고, 지지 기판과 반도체 웨이퍼를 접착하고, 손상층에 있어서, 반도체 웨이퍼와 지지 기판으로 분리시킴으로써, 지지 기판 위에 반도체 층을 전치(轉置)하고, 반도체 층에 부분적으로 잔존하는 손상층을 웨트 에칭에 의하여 제거하고, 반도체 층의 표면에 대해서 레이저 빔을 조사한다.
Figure 112008070278411-PAT00001
SOI 기판, 단결정 반도체 층, 손상층, 웨트 에칭, 레이저 빔

Description

ＳＯＩ 기판의 제조 방법 및 반도체 장치의 제작 방법{METHOD FOR MANUFACTURING SOI SUBSTRATE AND SEMICONDUCTOR DEVICE}
본 발명은 절연 표면에 반도체 층이 형성된 소위 SOI(Silicon on Insulator) 구조를 가지는 SOI 기판의 제조 방법 및 SOI 구조를 가지는 반도체 장치의 제작 방법에 관한 것이다.
단결정 반도체의 잉곳을 얇게 슬라이스하여 제작되는 실리콘 웨이퍼 대신에, 절연 표면에 얇은 단결정 반도체 층을 형성한 실리콘 온 인슐레이터(이하, "SOI"라고도 함)라고 불리는 반도체 기판을 사용한 집적 회로가 개발되어 있다. SOI 기판을 사용한 집적 회로는 트랜지스터의 드레인과 기판간에서의 기생 용량을 저감하여, 반도체 집적 회로의 성능을 향상시키는 것으로서 주목을 받고 있다.
SOI 기판을 제조하는 방법으로서는 수소 이온 주입 박리법이 알려져 있다(예를 들어, 특허문헌 1 참조). 수소 이온 주입 박리법은 실리콘 웨이퍼에 수소 이온을 주입함으로써 표면으로부터 소정의 깊이에 손상층을 형성하고, 상기 손상층에 있어서 분리함으로써, 다른 실리콘 웨이퍼에 얇은 실리콘 층을 접합한다. 또 실리콘 층을 박리하는 열 처리를 하는 것에 덧붙여, 산화성 분위기하에서의 열 처리에 의해 실리콘 층에 산화막을 형성한 후에 상기 산화막을 제거하고, 다음에 1000℃ 내지 1300℃에서 열 처리를 하여 접합 강도를 높일 필요가 있다고 한다.
한편, 고내열성 유리 등의 절연 기판에 실리콘 층을 형성한 반도체 장치가 개시되어 있다(예를 들어, 특허문헌 2 참조). 이 반도체 장치는 변형점이 750℃ 이상의 결정화 유리의 전면을 절연성 실리콘막으로 보호하고, 수소 이온 주입 박리법에 의해 얻을 수 있는 실리콘 층을 상기 절연성 실리콘막 위에 고착하는 구성을 가진다.
[특허문헌 1] 특개2000-124092호 공보
[특허문헌 2] 특개평11-163363호 공보
또한, 손상층을 형성하기 위해서 행하는 이온 조사 공정에서, 실리콘 층은 조사되는 이온에 의해 대미지를 받는다. 상기 실리콘 층과 지지 기판의 접합 강도를 높이는 열 처리에 있어서, 이온 조사에 의한 실리콘 층에 대한 대미지의 회복도 행하고 있다.
그러나, 지지 기판에 유리 기판 등 내열 온도가 낮은 기판을 사용하는 경우, 1000℃ 이상의 열 처리를 할 수 없고, 상기 이온의 조사에 의한 실리콘 층의 대미지에 대하여 충분히 회복할 수 없었다.
또한, 종래의 수소 이온 주입 박리법에서는, 실리콘 웨이퍼로부터 실리콘 층을 분리한 후에, 상기 분리면을 평탄화하고, 소정의 두께까지 얇게 하기 위해서 CMP 프로세스가 필요하게 된다. 따라서, 종래의 SOI 기판은 대면적화에는 부적합(不適合)하고, 생산성과 제조 비용의 저하를 저해(阻害)하는 요인이 내재하였다.
이러한 문제점을 감안하여, 유리 기판 등 내열 온도가 낮은 기판을 사용한 SOI 기판의 제조 방법을 제공하는 것을 목적의 하나로 한다. 또한, 그와 같은 SOI 기판을 사용한 신뢰성이 높은 반도체 장치를 제작하는 것을 목적의 하나로 한다.
반도체 웨이퍼의 한쪽 면으로부터 이온을 조사하여 손상층을 형성한다. 그리고, 반도체 웨이퍼의 한쪽 면 위에 절연층을 형성하고, 지지 기판의 한쪽 면과 상기 반도체 웨이퍼에 형성된 상기 절연층을 접합하고 열 처리를 하고, 지지 기판 과 반도체 웨이퍼를 접착한다. 다음, 손상층에 있어서, 지지 기판의 한쪽의 면에 반도체 층을 잔존시킨 상태로, 반도체 웨이퍼를 박리(분리라고도 기재함)한다. 다음, 반도체 층에 웨트 에칭을 하고, 반도체 층에 레이저 빔을 조사한다.
또한, 반도체 층에 레이저 빔을 조사한 후에, 드라이 에칭 또는 웨트 에칭의 한쪽 또는 쌍방을 조합한 에칭 처리를 하여도 좋다.
반도체 웨이퍼에 손상층을 형성하고, 손상층에 있어서 분리하여 지지 기판에 전재(轉載)된 반도체 층에 웨트 에칭을 행하고, 레이저 빔을 조사함으로써, 결정 결함이 저감되고, 또 평탄성도 높은 반도체 층을 가지는 SOI 기판을 제조할 수 있다. 또한, 유리 기판 등 내열 온도가 낮은 기판을 사용한 SOI 기판을 제조할 수 있다. 또한, 그러한 SOI 기판을 사용한 신뢰성이 높은 반도체 장치를 제작할 수 있다.
그러한 SOI 기판에 형성된 반도체 층을 사용하여, 고성능 및 고신뢰성의 다양한 반도체 소자, 기억 소자, 집적 회로 등을 포함하는 반도체 장치를 수율 좋게 제작할 수 있다.
본 실시형태에 대해서, 도면을 사용하여 자세히 설명한다. 그러나, 본 발명은 이하의 설명에 한정되지 않고, 그 형태 및 상세한 사항은 본 발명의 취지 및 범위에서 벗어남이 없이 다양하게 변경될 수 있다는 것은 당업자라면 용이하게 이해할 수 있다. 따라서, 본 발명이 하기 실시형태의 기재 내용에 한정하여 해석되는 것은 아니다. 또한, 이하에 설명하는 본 발명의 구성에 있어서, 동일 부분 또는 동일 기능을 가지는 부분에는 동일한 부호를 다른 도면간에서 공통적으로 붙이고, 그 반복 설명은 생략한다.
(실시형태 1)
본 실시형태에서는, 반도체 웨이퍼에 손상층을 형성하고, 손상층에 있어서 분리를 행하고, 절연 표면을 가지는 지지 기판에 접합된 반도체 층에 웨트 에칭 처리를 행하고, 상기 반도체 층에 레이저 빔을 조사하는 SOI 기판의 제조 방법에 대해서 도면을 참조하여 설명한다. 또한, 본 실시형태에서는, 유리 기판 등의 내열 온도가 낮은 기판에 반도체 층을 형성하는 것을 목적의 하나로 하는 SOI 기판의 제조 방법에 대해서도 함께 설명한다. 구체적으로는, 반도체 웨이퍼에 이온 빔을 조사한 후에, 지지 기판과 접합하여 분리하는 SOI 기판의 제조 방법에 대해서 설명한다.
우선, 반도체 웨이퍼(101)를 준비한다. 반도체 웨이퍼(101)는 원하는 크기, 형상으로 가공된다. 반도체 웨이퍼(101)는, 예를 들어, 단결정 실리콘 기판, 게르마늄 기판, 갈륨비소나, 인듐인 등의 화합물 반도체 기판 등이다. 단결정 실리콘 기판의 반도체 웨이퍼로서는, 직경 5인치(125mm), 직경 6인치(150mm), 직경 8인치(200mm), 직경 12인치(300mm) 사이즈의 원형(圓形)인 것이 대표적이다. 또한, 형상은 원형에 한정되지 않고, 직사각형 형상으로 가공한 실리콘 기판을 사용할 수도 있다.
반도체 웨이퍼(101)의 한쪽의 면에 질소를 함유하는 제 1 절연층(102)을 형 성한다(도 1a 참조). 질소를 함유하는 제 1 절연층(102)은, 후에 반도체 웨이퍼(101)의 일부를 지지 기판에 접합하여 단결정 구조를 가지는 반도체 층을 형성할 때, 지지 기판 측으로부터의 불순물 오염을 방지하는 목적으로 형성하는 것이 바람직하다. 즉, 질소를 함유하는 제 1 절연층(102)은, 지지 기판에 포함되는 가동 이온이나 수분 등의 불순물이 단결정 구조를 가지는 반도체 층에 확산하는 것을 방지하기 위한 배리어 층으로서 기능한다. 따라서, 불순물 오염이 문제가 되지 않는 경우에는, 질소를 함유하는 제 1 절연층(102)을 생략할 수도 있다.
질소를 함유하는 제 1 절연층(102)은, 화학 기상 성장(CVD; Chemical Vapor Deposition)법, 스퍼터링법 등을 사용하여 질화실리콘 층, 질화산화실리콘 층 또는 산화질화실리콘 층을 단층 구조 또는 적층 구조로 형성한다. 질소를 함유하는 제 1 절연층(102)은, 50nm 내지 200nm의 범위로 형성하는 것이 바람직하다. 예를 들어, 제 1 절연층(102)을 2층 구조로 형성하는 경우, 반도체 웨이퍼(101) 측으로부터 산화질화실리콘 층, 질화산화실리콘 층을 적층시켜 질소를 함유하는 제 1 절연층(102)으로 할 수 있다. 또한, 본 명세서에 있어서의 화학 기상 성장(CVD; Chemical Vapor Deposition)법은 플라즈마 CVD법, 열 CVD법, 광 CVD법을 범주로 포함하는 것으로 한다.
여기서, 산화질화실리콘 층이란, 그 조성으로서, 질소보다 산소의 함유량이 많은 것이며, 러더퍼드 후방 산란법(RBS: Rutherford Backscattering Spectrometry) 및 수소 전방 산란법(HFS: Hydrogen Forward Scattering)을 사용하여 측정한 경우에, 농도 범위로서 산소가 50at.% 내지 70at.%, 질소가 0.5at.% 내 지 15at.%, 실리콘이 25at.% 내지 35at.%, 수소가 0.1at.% 내지 10at.%의 범위로 포함되는 것을 가리킨다. 또한, 질화산화실리콘막이란, 그 조성으로서, 산소보다 질소의 함유량이 많은 것이며, RBS 및 HFS를 사용하여 측정한 경우에, 농도 범위로서 산소가 5at.% 내지 30at.%, 질소가 20at.% 내지 55at.%, 실리콘이 25at.% 내지 35at.%, 수소가 10at.% 내지 30at.%의 범위로 포함되는 것을 가리킨다. 다만, 산화질화실리콘 또는 질화산화실리콘을 구성하는 원자의 합계를 100at.%로 할 때, 질소, 산소, 실리콘 및 수소의 함유비율이 상기의 범위 내에 포함되는 것으로 한다.
다음, 제 1 절연층(102)을 통하여, 전계에 의하여 가속된 이온으로 되는 이온 빔(105)을 반도체 웨이퍼(101)에 조사하고, 반도체 웨이퍼(101)의 한쪽 면으로부터 소정의 깊이의 영역에 손상층(103)을 형성한다(도 1b 참조). 이온 빔(105)은, 소스 가스를 여기하고, 소스 가스의 플라즈마를 생성하고, 플라즈마로부터 전계의 작용에 의하여, 플라즈마에 포함되는 이온을 인출(引出)함으로써 생성된다.
손상층(103)이 형성되는 영역의 깊이는, 이온 빔(105)의 가속 에너지와 이온 빔(105)의 입사각에 따라, 조절할 수 있다. 가속 에너지는 가속 전압, 도즈량 등에 의하여 조절할 수 있다. 이온의 평균 침입 깊이와 대략 같은 깊이의 영역에 손상층(103)이 형성된다. 이온이 조사되는 깊이에 따라, 반도체 웨이퍼(101)로부터 분리되는 반도체 층의 두께가 결정된다. 손상층(103)이 형성되는 깊이는, 50nm 이상 500nm 이하이며, 바람직하게는 깊이의 범위는 50nm 이상 200nm 이하이다.
이온 빔을 반도체 웨이퍼(101)에 조사하기 위해서는, 이온 주입 장치, 또는 이온 도핑 장치를 사용할 수 있다. 이온 주입 장치에서는, 소스 가스를 여기하여 플라즈마를 생성하고, 플라즈마 중으로부터 이온종을 인출하고, 이온종을 질량 분리하고 소정의 질량을 가지는 이온종을 피처리물에 조사한다. 이온 도핑 장치는, 소스 가스를 여기하고 플라즈마를 생성하고, 플라즈마 중으로부터 이온종을 인출하고, 이온종을 질량 분리하지 않고 피처리물에 조사한다. 또한, 질량 분리 장치를 구비하는 이온 도핑 장치에서는, 이온 주입 장치와 마찬가지로, 질량 분리를 수반하는 이온 조사를 행할 수 있다.
반도체 웨이퍼(101)에 손상층(103)을 형성하기 위해서는, 질량 분리를 수반하는 이온 주입법보다 소자량 분리를 수반하지 않는 이온 도핑법이 바람직하다. 이에 따라, 반도체 웨이퍼(101)에 손상층(103)을 형성하는 택트 타임(tact time)을 단축할 수 있다.
이온 도핑 장치를 사용하는 경우, 소스 가스를 여기하여 플라즈마를 생성하고, 플라즈마 중으로부터 이온종을 인출하고, 가속하고, 이온 빔(105)을 생성한다. 그 이온 빔(105)을 반도체 웨이퍼(101)에 조사함으로써, 소정의 깊이에 이온이 고농도로 도입됨으로써, 손상층(103)이 형성된다.
소스 가스에 수소(H2)를 사용하는 경우, 수소 가스를 여기하여 H+, H2 +, H3 +를 포함하는 플라즈마를 생성할 수 있다. 소스 가스로부터 생성되는 이온종의 비율은, 플라즈마의 여기 방법, 플라즈마를 발생시키는 분위기의 압력, 소스 가스의 공급량 등을 조절함으로써, 변화시킬 수 있다. 이온 빔(105)에 H+, H2 +, H3 +의 총량에 대해서 H3 +가 50% 이상 포함되도록 하는 것이 바람직하고, H3 +의 비율은 80% 이상이 보다 바람직하다.
H3 +는 다른 수소 이온종(H+, H2 +)보다도 수소 원자의 수가 많고, 질량이 크기 때문에, 같은 에너지로 가속되는 경우, H+, H2 +보다 반도체 웨이퍼(101)의 더욱 얕은 영역에 수소 원소를 포함시킬 수 있다. 따라서, 이온 빔(105)에 포함되는 H3 +의 비율을 높게 함으로써, 수소 이온의 평균 침입 깊이의 편차가 작게 되기 때문에, 반도체 웨이퍼(101)에 수소의 깊이 방향의 농도 프로파일은 보다 급준하게 되고, 그 프로파일의 피크 위치를 얕게 할 수 있다. 따라서, 이온 빔(105)에 포함되는 H+, H2 +, H3 +의 총량에 대해서 H3 +가 50% 이상 포함되도록 하는 것이 바람직하고, H3 +의 비율은 80% 이상이 보다 바람직하다.
수소 가스를 사용하여, 이온 도핑법에 의하여 이온의 조사를 행하는 경우, 가속 전압 10kV 이상 200kV 이하, 도즈량 1×1016ions/cm2 이상 6×1016ions/cm2 이하로 할 수 있다. 이 조건으로 수소 이온을 조사함으로써, 이온 빔(105)에 포함되는 이온종 및 그 비율에 따르지만, 손상층(103)을 반도체 웨이퍼(101)의 표면으로부터의 깊이 50nm 이상 500nm 이하의 영역에 형성할 수 있다.
예를 들어, 반도체 웨이퍼(101)가 단결정 실리콘 기판이며, 제 1 절연 층(102)이 두께 50nm의 산화질화실리콘막 및 두께 50nm의 질화산화실리콘막으로 형성되는 경우, 소스 가스가 수소이며, 가속 전압 40kV, 도즈량 2.2×1016ions/cm2의 조건으로는, 반도체 웨이퍼(101)로부터 두께 120nm 정도의 단결정 반도체 층을 분리할 수 있다. 또한, 제 1 절연층(102)을 두께 100nm의 산화질화실리콘막으로 하고, 그 이외는 같은 조건으로 수소 이온을 도핑하면, 반도체 웨이퍼(101)로부터 두께 70nm 정도의 반도체 층을 분리할 수 있다.
이온 빔(105)의 소스 가스에 헬륨(He)을 사용할 수도 있다. 헬륨을 여기하여 생성되는 이온종은 He+가 대부분이기 때문에, 질량 분리를 수반하지 않는 이온 도핑법이라도, He+를 주된 이온으로서 반도체 웨이퍼(101)에 조사할 수 있다. 따라서, 이온 도핑법에 의하여, 효율 좋게, 미소한 공공(空孔)을 손상층(103)에 형성할 수 있다. 헬륨을 사용하여, 이온 도핑법에 의하여 이온 조사를 행하는 경우, 가속 전압 10kV 이상 200kV 이하, 도즈량 1×1016ions/cm2 이상 6×1016ions/cm2 이하로 할 수 있다.
소스 가스에 염소 가스(Cl2 가스), 불소 가스(F2 가스) 등의 할로겐 가스, 불소 화합물 가스(예를 들어, BF3) 등의 할로겐 화합물 가스 중으로부터 선택된 1종 또는 복수종의 가스를 사용할 수 있다.
또한, 반도체 웨이퍼(101)에 복수 횟수의 이온의 조사를 행함으로써, 손상층(103)을 형성할 수도 있다. 이 경우, 이온 조사를 할 때마다 소스 가스를 다르 게 하여도 좋고, 동일의 소스 가스를 사용하여도 좋다. 예를 들어, 소스 가스로서 희소 가스를 사용하여 이온의 조사를 행한 후, 수소 가스를 소스 가스로서 이온의 조사를 행할 수 있다. 또한, 우선 할로겐 가스 또는 할로겐 화합물 가스를 사용하여 이온의 조사를 행하고, 다음, 수소 가스를 사용하여 이온의 조사를 행할 수도 있다.
또한, 이온 주입 장치를 사용하는 경우는, 질량 분리에 의하여, H3 +가 조사되도록 하는 것이 바람직하다. 물론, H2 +를 조사하여도 좋다.
이하에 있어서, 본 발명의 특징의 하나인 이온의 조사 방법에 대해서 고찰한다.
본 발명에서는, 수소(H)에 유래하는 이온(이하, "수소 이온종"이라고 부름)을 반도체 웨이퍼에 대해서 조사한다. 보다 구체적으로는, 수소 가스 또는 수소를 조성으로 포함하는 가스를 원재료로서 사용하여, 수소 플라즈마를 발생시키고, 상기 수소 플라즈마 중의 수소 이온종을 반도체 웨이퍼에 대해서 조사한다.
(수소 플라즈마 중의 이온)
상기와 같은 수소 플라즈마 중에는, H+, H2 +, H3 +라고 하는 수소 이온종이 존재한다. 여기서, 각 수소 이온종이 존재한다. 여기서, 각 수소 이온종의 반응 과정(생성 과정, 소멸 과정)에 대해서, 이하에 반응식을 열거한다.
Figure 112008070278411-PAT00002
도 21에 상기 반응의 일부를 모식적으로 나타낸 에너지 다이어그램을 도시한다. 또한, 도 21에 도시하는 에너지 다이어그램은 모식도에 불과하고, 반응에 따른 에너지의 관계를 엄밀하게 규정하는 것이 아닌 점에 주의할 필요가 있다.
(H3 +의 생성 과정)
상술한 바와 같이, H3 +는 주로 반응식(5)에 의하여 나타내는 반응 과정에 의하여 생성된다. 한편, 반응식(5)과 경합하는 반응으로서, 반응식(6)에 의하여 나타내는 반응 과정이 존재한다. H3 +가 증가하기 위해서는, 적어도 반응식(5)의 반응이, 반응식(6)의 반응보다 많게 일어날 필요가 있다(또한, H3 +가 감소하는 반응으로서는, 그 외에도 (7), (8), (9)가 존재하기 때문에, (5)의 반응이 (6)의 반응보다 많다고 해서 반드시 H3 +가 증가한다고 말할 수 없다). 반대로, 반응식(5)의 반응이, 반응식(6)의 반응보다 적은 경우에는, 플라즈마 중에 있어서의 H3 +의 비율은 감소한다.
상기 반응식에 있어서의 우변(최우변(最右邊))의 생성물의 증가량은, 반응식의 좌변(최좌변(最左邊))에서 나타내는 원료의 밀도나 그 반응에 따른 속도 계수 등에 의존한다. 여기서, H2 +의 운동 에너지가 약 11eV보다 작은 경우에는 (5)의 반응이 주요가 되고(즉, 반응식(5)에 따른 속도 계수가, 반응식(6)에 따른 속도 계수와 비교하여 충분히 크게 되고), H2 +의 운동 에너지가 약 11eV보다 큰 경우에는, (6)의 반응이 주요가 되는 것이 실험적으로 확인된다.
하전 입자는 전장(電場)으로부터 힘을 받아 운동 에너지를 얻는다. 이 운동 에너지는 전장에 의한 포텐셜 에너지의 감소량에 대응하고 있다. 예를 들어, 어느 하전 입자가 다른 입자와 충돌하기까지의 동안에 얻는 운동 에너지는 그 사이에 통과한 전위차 분의 포텐셜 에너지와 같다. 즉, 전장 중에서, 다른 입자와 충돌하지 않고 긴 거리를 이동할 수 있는 상황에서는, 그렇지 않은 상황과 비교하여, 하전 입자의 운동 에너지(의 평균)는 커지는 경향이 있다. 이와 같은 하전 입자에 관한 운동 에너지의 증대 경향은 입자의 평균 자유 행정(行程)이 큰 상황, 즉, 압력이 낮은 상황에서 생길 수 있다.
또한, 평균 자유 행정이 작아도, 그 사이에 큰 운동 에너지를 얻을 수 있는 상황이면, 하전 입자의 운동 에너지는 커진다. 즉, 평균 자유 행정이 작아도 전위차가 큰 상황이면, 하전 입자가 가지는 운동 에너지는 커진다고 말할 수 있다.
이것을 H2 ＋에 적용해 본다. 플라즈마의 생성에 관한 챔버 내와 같이 전장의 존재를 전제로 하면, 상기 챔버 내의 압력이 낮은 상황에서는 H2 ＋의 운동 에너지는 커지고, 이 챔버 내의 압력이 높은 상황에서는 H2 ＋의 운동 에너지는 작아진다. 즉, 챔버 내의 압력이 낮은 상황에서는 (6)의 반응이 주요가 되기 때문에, H3 ＋은 감소하는 경향이 되고, 챔버 내의 압력이 높은 상황에서는 (5)의 반응이 주요가 되기 때문에, H3 ＋는 증가하는 경향이 된다. 또한, 플라즈마 생성 영역에서의 전장(또는, 전계)이 강한 상황, 즉, 어느 2점간의 전위차가 큰 상황에서는 H2 ＋의 운동 에너지는 커지고, 반대의 상황에서는 H2 ＋의 운동 에너지는 작아진다. 즉, 전장이 강한 상황에서는 (6)의 반응이 주요가 되기 때문에 H3 ＋는 감소하는 경향이 되고, 전장이 약한 상황에서는 (5)의 반응이 주요가 되기 때문에, H3 ＋는 증가하는 경향이 된다.
(이온원(源)에 의한 차이)
여기서, 이온종의 비율(특히 H3 ＋의 비율)이 다른 예를 나타낸다. 도 22는, 100% 수소 가스(이온원의 압력: 4.7×10-2Pa)로부터 생성되는 이온의 질량 분석 결과를 나타내는 그래프이다. 또한, 상기 질량 분석은 이온원으로부터 인출된 이온을 측정함으로써 행하였다. 가로축은 이온의 질량이다. 스펙트럼 중, 질량 1, 2, 3의 피크는 각각 H＋, H2 ＋, H3 ＋에 대응한다. 세로축은 스펙트럼의 강도이고, 이온의 수에 대응한다. 도 22에서는, 질량이 다른 이온의 수량을, 질량 3의 이온을 100으로 한 경우의 상대비로 나타내고 있다. 도 22로부터, 상기 이온원에 의해 생성되는 이온의 비율은 H＋:H2 ＋:H3 ＋=1:1:8 정도가 되는 것을 알 수 있다. 또한, 이와 같은 비율의 이온은 플라즈마를 생성하는 플라즈마 소스부(이온원)와, 이 플라즈마로부터 이온 빔을 인출하기 위한 인출 전극 등으로 구성되는 이온 도핑 장치에 의해서도 얻을 수 있다.
도 23은 도 22와는 다른 이온원을 사용한 경우이고, 이온원의 압력이 대략 3×10-3Pa일 때, PH3로부터 생성한 이온의 질량 분석 결과를 나타내는 그래프이다. 상기 질량 분석 결과는 수소 이온종에 주목한 것이다. 또한, 질량 분석은 이온원으로부터 인출된 이온을 측정함으로써 행하였다. 도 22와 마찬가지로, 가로축은 이온의 질량을 나타내고, 질량 1, 2, 3의 피크는 각각 H＋, H2 ＋, H3 ＋에 대응한다. 세로축은 이온의 수량에 대응하는 스펙트럼의 강도이다. 도 23으로부터, 플라즈마 중의 이온의 비율은 H＋ : H2 ＋ : H3 ＋ = 37 : 56 : 7 정도인 것을 알 수 있다. 또한, 도 23은 소스 가스가 PH3인 경우의 데이터이지만, 소스 가스로서 100% 수소 가스를 사용했을 때에도, 수소 이온종의 비율은 같은 정도가 된다.
도 23의 데이터를 얻은 이온원의 경우에는, H＋, H2 ＋ 및 H3 ＋ 중, H3 ＋가 7% 정도 밖에 생성되지 않는다. 한편, 도 22의 데이터를 얻은 이온원의 경우에는, H3 ＋의 비율을 50% 이상(상기의 조건에서는 80% 정도)으로 하는 것이 가능하다. 이것은 상기 고찰에서 명확하게 된 챔버 내의 압력 및 전장에 기인하는 것이라고 생각된다.
(H3 ＋의 조사 메카니즘)
도 22와 같은 다수의 이온종을 포함하는 플라즈마를 생성하고, 생성된 이온종을 질량 분리하지 않고 반도체 웨이퍼에 조사하는 경우, 반도체 웨이퍼의 표면에는 H＋, H2 ＋, H3 ＋의 각 이온이 조사된다. 이온의 조사로부터 이온 도입 영역 형성에 걸친 메카니즘을 재현하기 위하여, 이하의 5 종류의 모델을 고려한다.
1. 조사되는 이온종이 H＋이고, 조사 후에도 H＋(H)인 경우
2. 조사되는 이온종이 H2 ＋이고, 조사 후에도 H2 ＋(H2)인 채인 경우
3. 조사되는 이온종이 H2 ＋이고, 조사 후에 2개의 H(H＋)로 분열하는 경우
4. 조사되는 이온종이 H3 ＋이고, 조사 후에도 H3 ＋(H3)인 채인 경우
5. 조사되는 이온종이 H3 ＋이고, 조사 후에 3개의 H(H＋)로 분열하는 경우
(시뮬레이션 결과와 실측값과의 비교)
상기 모델들을 기초로 하여, 수소 이온종을 Si 기판에 조사하는 경우의 시뮬레이션을 행하였다. 시뮬레이션용 소프트웨어로서는, SRIM(the Stopping and Range of Ions in Matter: 몬테카를로법(Monte Carlo method))에 의한 이온 도입 과정의 시뮬레이션 소프트웨어, TRIM(the Transport of Ions in Matter)의 개량판)을 사용한다. 또한, 계산 관계상, 모델 2에서는 H2 ＋를 질량 2배의 H＋로 치환하여 계산하였다. 또한, 모델 4에서는 H3 ＋를 질량 3배의 H＋로 치환하여 계산하였다. 또한, 모델 3에서는 H2 ＋를 운동 에너지 1/2의 H＋로 치환하고, 모델 5에서는 H3 ＋를 운동 에너지 1/3의 H＋로 치환하여 계산을 행하였다.
또한, SRIM은 비정질 구조를 대상으로 하는 소프트웨어이지만, 고에너지, 고도즈의 조건으로 수소 이온종을 조사하는 경우에는 SRIM을 적용할 수 있다. 수소 이온종과 Si 원자의 충돌에 의해, Si 기판의 결정 구조가 비단결정 구조로 변화하기 때문이다.
도 24에, 모델 1 내지 모델 5를 사용하여 수소 이온종을 조사한 경우(H 환산으로 10만개 조사시)의 계산 결과를 도시한다. 또한, 도 22의 수소 이온종을 조사한 Si 기판 중의 수소 농도(SIMS(Secondary Ion Mass Spectroscopy)의 데이터)도 함께 도시한다. 모델 1 내지 모델 5를 사용하여 행한 계산의 결과에 대해서는, 세로축을 수소 원자의 수로 나타내고(우축), SIMS 데이터에 대해서는 세로축을 수소 원자의 밀도로 나타낸다(좌축). 가로축은 Si 기판 표면으로부터의 깊이이다. 실측값인 SIMS 데이터와 계산 결과를 비교한 경우, 모델 2 및 모델 4는 확실하게 SIMS 데이터의 피크로부터 벗어나고, 또한, SIMS 데이터 중에는 모델 3에 대응하는 피크도 볼 수 없다. 이것으로부터, 모델 2 내지 모델 4의 기여는 상대적으로 작다는 것을 알 수 있다. 이온의 운동 에너지가 keV 정도인 것에 대하여, H-H의 결합 에너지는 수eV 정도에 불과하는 것을 고려하면, 모델 2 및 모델 4의 기여가 작은 것은 Si 원소와의 충돌에 의해 대부분의 H2 ＋나 H3 ＋가 H＋나 H로 분리하고 있기 때문이라고 생각된다.
이상으로부터, 모델 2 내지 모델 4에 대해서는, 이하에서는 고려하지 않는다. 도 25 내지 도 27에, 모델 1 및 모델 5를 사용하여 수소 이온종을 조사한 경 우(H 환산으로 10만개 조사시)의 계산 결과를 도시한다. 또한, 도 22의 수소 이온종을 조사한 Si 기판 중의 수소 농도(SIMS 데이터) 및, 상기 시뮬레이션 결과를 SIMS 데이터에 피팅(fitting)시킨 것(이하, "피팅 함수"라고 부름)도 함께 도시한다. 여기서, 도 25는 가속 전압을 80kV로 한 경우를 나타내고, 도 26은 가속 전압을 60kV로 한 경우를 나타내고, 도 27은 가속 전압을 40kV로 한 경우를 나타내고 있다. 또한, 모델 1 및 모델 5를 사용하여 행한 계산의 결과에 대해서는 세로축을 수소 원자의 수로 나타내고 있고(우축), SIMS 데이터 및 피팅 함수에 대해서는 세로축을 수소 원자의 밀도로 나타내고 있다(좌축). 가로축은 Si 기판 표면으로부터의 깊이이다.
피팅 함수는 모델 1 및 모델 5를 고려하여 이하의 계산식에 의해 구하기로 하였다. 또한, 계산식 중, X, Y는 피팅에 관한 파라미터이고, V는 체적이다.
[피팅 함수] = X/V×[모델 1의 데이터]＋Y/V×[모델 5의 데이터]
실제 조사되는 이온종의 비율(H＋ : H2 ＋ : H3 ＋ = 1 : 1 : 8 정도)을 고려하면, H2 ＋의 기여(즉, 모델 3)에 대해서도 고려해야 하지만, 이하에 나타내는 이유에 의해, 여기서는 제외하고 생각하였다.
·모델 3으로 나타내는 조사 과정에 의해 도입되는 수소는 모델 5의 조사 과정과 비교하여 적기 때문에, 제외하고 생각해도 큰 영향은 없다(SIMS 데이터에서도 피크가 나타나지 않는다).
·모델 5와 피크 위치가 가까운 모델 3은 모델 5에서 생기는 채널링(결정의 격자 구조에 기인하는 원소의 이동)에 의해 가려질 가능성이 높다. 즉, 모델 3의 피팅 파라미터를 추측하는 것은 어렵다. 이것은, 본 시뮬레이션이 비정질 Si를 전제로 하고, 결정성에 기인하는 영향을 고려하지 않은 것에 의한 것이다.
도 28에, 상기 피팅 파라미터들을 정리한다. 어느 가속 전압에서도, 도입되는 H의 수의 비율은 [모델 1] : [모델 5] = 1 : 42 내지 1 : 45 정도(모델 1에서의 H의 수를 1로 한 경우, 모델 5에서의 H의 수는 42 이상 45 이하 정도)이고, 조사되는 이온종의 수의 비율은 [H＋(모델 1)] : [H3 ＋(모델 5)] = 1 : 14 내지 1 : 15 정도(모델 1에서의 H＋의 수를 1로 한 경우, 모델 5에서의 H3 ＋의 수는 14 이상 15 이하 정도)이다. 모델 3을 고려하지 않는 것이나 비정질 Si로 가정하여 계산하고 있는 것 등을 생각하면, 실제의 조사에 따른 이온종의 비율(H＋ : H2 ＋ : H3 ＋ = 1 : 1 : 8 정도)에 가까운 값이 얻어진다고 말할 수 있다.
(H3 ＋를 사용하는 효과)
도 22에 나타내는 바와 같은 H3 ＋의 비율을 높인 수소 이온종을 기판에 조사함으로써, H3 ＋에 기인하는 다수의 메리트를 누릴 수 있다. 예를 들어, H3 ＋는 기판 면에서 H＋나 H 등으로 분리하여 기판 내에 도입되기 때문에, 주로 H＋나 H2 ＋를 조사 하는 경우와 비교하여, 이온의 도입 효율을 향상시킬 수 있다. 이것에 의해, SOI 기판의 생산성 향상을 도모할 수 있다. 또한, 마찬가지로, H3 ＋가 분리한 후의 H＋나 H의 운동 에너지는 작아지는 경향에 있기 때문에, 얇은 반도체층의 제조에 적합하다.
또한, 본 명세서에서는, H3 ＋를 효율적으로 조사하기 위하여, 도 22에 도시하는 바와 같은 수소 이온종을 조사할 수 있는 이온 도핑 장치를 사용하는 방법에 대하여 설명하고 있다. 이온 도핑 장치는 저렴하고, 대면적 처리에 우수하기 때문에, 이와 같은 이온 도핑 장치를 사용하여 H3 ＋를 조사함으로써, 반도체 특성의 향상, 대면적화, 저비용화, 생산성 향상 등의 현저한 효과를 얻을 수 있다. 한편, H3 ＋의 조사를 제일로 생각한다면, 이온 도핑 장치를 사용하는 것에 한정하여 해석할 필요는 없다.
다음에, 반도체 웨이퍼(101) 위의 제 1 절연층(102)을 통하여 제 2 절연층(104)(접합층이라고도 기재함)을 형성한다(도 1c 참조). 제 2 절연층(104)은, 지지 기판과의 접합을 형성하는 층으로서 기능하고, 반도체 웨이퍼(101)가 지지 기판과 접합을 형성하는 면에 형성한다. 단층 구조로서도 적층 구조로 하여도 좋지만, 지지 기판과 접합하는 면(이하, "접합면"이라고도 기재함)이 평활면을 가지고 친수성 표면이 되는 절연층을 사용하는 것이 바람직하다.
평활면을 가지고 친수성을 형성할 수 있는 절연층으로서는, 수소를 함유하는 산화실리콘, 수소를 함유하는 질화실리콘, 산소와 수소를 함유하는 질화실리콘, 산화질화실리콘, 질화산화실리콘 등을 적용할 수 있다.
수소를 함유하는 산화실리콘으로서는, 예를 들어, 유기 실란을 사용하여 화학 기상 성장법에 의하여 제작되는 산화실리콘이 바람직하다. 유기 실란을 사용하여 형성된 제 2 절연층(104), 예를 들어, 산화실리콘 막을 사용함으로써, 지지 기판과 단결정 반도체층의 접합을 강고하게 할 수 있다. 유기 실란으로서는, 테트라에톡시실란(TEOS, 화학식; Si(OC2H5)4), 테트라메틸실란(TMS, 화학식; Si(CH3)4), 테트라메틸시클로테트라실록산(TMCTS), 옥타메틸시클로테트라실록산(OMCTS), 헥사메틸디실라잔(HMDS), 트리에톡시실란(화학식; SiH(OC2H5)3), 트리스디메틸아미노실란(화학식; SiH(N(CH3)2)3) 등의 실리콘 함유 화합물을 사용할 수 있다.
또한, 산화실리콘 층은, 모노실란, 디실란, 또는 트리실란을 원료 가스로 사용하여 화학 기상 성장법에 의하여 형성할 수도 있다. 또한, 산화 실리콘 층은 열 산화막이라도 좋고, 염소를 포함하면 바람직하다.
수소를 함유하는 질화실리콘은, 실란 가스와 암모니아 가스를 사용하여 플라즈마 CVD법에 의하여 제작할 수 있다. 상기 가스에 수소를 가하여도 좋다. 산소와 수소를 함유하는 질화실리콘은, 실란 가스와 암모니아 가스와 아산화질소 가스를 사용하여 플라즈마 CVD법에 의하여 제작할 수 있다. 어쨌든, 플라즈마 CVD법, 감압 CVD법, 상압 CVD법 등의 화학 기상 성장법에 의하여 실란 가스 등을 원료 가 스로서 사용하여 제작되는 산화실리콘, 산화질화실리콘, 질화산화실리콘이며, 수소가 포함되는 것이라면, 적용할 수 있다. 화학 기상 성장법에 의한 성막에서는, 반도체 웨이퍼(101)에 형성한 손상층(103)으로부터 탈 가스가 일어나지 않는 정도의 온도를 적용한다. 예를 들어, 성막 온도를 350℃ 이하로 하는 것이 바람직하다. 또한, 반도체 웨이퍼(101)로부터 단결정 반도체 층을 분리하는 가열 처리는, 화학 기상 성장법에 의한 성막 온도보다 높은 가열 처리 온도가 적용된다. 어쨌든, 제 2 절연층(104)으로서, 평활면을 가지고, 수산기(水酸基)가 부착한 표면을 가지는 것이라면 좋다.
제 2 절연층(104)의 두께는, 10nm 이상 200nm 이하로 할 수 있다. 바람직한 두께는 10nm 이상 100nm 이하이며, 보다 바람직하게는, 20nm 이상 50nm 이하이다.
다음, 반도체 웨이퍼(101)와 지지 기판(107)을 접합한다(도 1d 참조). 반도체 웨이퍼(101) 위에 형성된 제 2 절연층(104)의 표면과 지지 기판(107)의 표면을 밀착시킴으로써, 접합이 형성된다. 이 접합은, 수소 결합이나 반데르발스 힘(Van der Waal's force)이 작용한다. 접합은 친수성이 된 반도체 웨이퍼(101) 및 지지 기판(107)의 표면의 수산기나 수분자가 접착제로서 기능함으로써 일어난다. 열 처리에 의하여 수분자가 확산하고, 잔류 성분의 실라놀기(Si-OH)끼리가 수소 결합으로 결합한다. 또한, 이 접합부는, 수소가 빠짐으로써 실록산 결합(Si-O-Si)이 형성되고, 공유 결합에 의하여 반도체 웨이퍼(101)와 지지 기판(107)의 접합이 강고하게 된다.
지지 기판(107)은, 절연 표면을 가지는 기판을 사용한다. 예를 들어, 알루 미노 실리케이트 유리, 알루미노 보로실리케이트 유리, 바륨 보로실리케이트 유리와 같은 전자 공업용으로 사용되는 각종 유리 기판, 석영 기판, 세라믹 기판, 사파이어 기판을 들 수 있다. 바람직하게는, 지지 기판(107)으로서 유리 기판을 사용하는 것이 좋고, 예를 들어, 제 6 세대(1500mm×1850mm), 제 7 세대(1870mm×2200mm), 제 8 세대(2200mm×2400mm)라고 불리는 대면적의 마더 유리 기판을 사용한다. 대면적의 마더 유리 기판을 지지 기판(107)으로서 사용하여 SOI 기판을 제조함으로써, SOI 기판의 대면적화를 실현할 수 있다. 그 결과, 1장의 기판으로부터 제조할 수 있는 표시 패널의 수(면취수)를 증대시키는 것이 가능하게 되어, 생산성을 향상시킬 수 있다.
알루미노 실리케이트 유리, 알루미노 보로실리케이트 유리, 바륨 보로실리케이트 유리와 같은 전자 공업용으로 사용되는 각종 유리 기판의 표면은, 연마면을 가지는 것을 사용하면 평탄성이 좋고, 바람직하다. 유리 기판의 연마면과 반도체 웨이퍼, 또는 반도체 웨이퍼에 형성된 제 2 절연층을 접합시킴으로써, 접합 불량을 저감시킬 수 있다. 유리 기판의 연마는 예를 들어, 산화세륨 등으로 행하면 좋다. 연마 처리를 함으로써, 유리 기판의 주표면에 있어서의 단부 영역을 포함하는 대략 전면에 반도체 웨이퍼를 접합할 수 있다.
또한, 지지 기판(107)과 제 2 절연층(104)의 접합을 양호하게 행하기 위하여, 접합면을 활성화해 두어도 좋다. 예를 들어, 접합을 형성하는 면의 한쪽 또는 양쪽에 원자 빔 또는 이온 빔을 조사한다. 원자 빔 또는 이온 빔을 이용하는 경우에는, 아르곤 등의 불활성 가스 중성 원자 빔 또는 불활성 가스 이온 빔을 사용할 수 있다. 그 외에, 플라즈마 조사 또는 라디칼 처리를 행함으로써 접합면을 활성화할 수도 있다. 이와 같은 표면 처리에 의해, 400℃ 이하의 온도에서도 이종(異種) 재료간의 접합을 형성하는 것이 용이하게 된다.
제 2 절연층(104)을 통하여 지지 기판(107)과 반도체 웨이퍼(101)을 접합한 후(도 2a 참조)는, 가열 처리와 가압 처리 중의 한쪽 또는 양쪽 모두를 행하는 것이 바람직하다. 가열 처리나 가압 처리를 행함으로써 지지 기판(107)과 반도체 웨이퍼(101)의 접합 강도를 향상시키는 것이 가능하게 된다. 가열 처리의 온도는 지지 기판(107)의 내열 온도 이하에서 행한다. 가압 처리는 접합면에 수직인 방향으로 압력이 가해지도록 행하고, 지지 기판(107) 및 반도체 웨이퍼(101)의 내압성을 고려하여 행한다.
가열 처리를 행하고, 손상층(103)에 있어서 반도체 웨이퍼(101)의 일부를 지지 기판(107)으로부터 분리한다(도 2b 참조). 가열 처리의 온도는 제 2 절연층(104)의 성막 온도 이상, 지지 기판(107)의 내열 온도 이하로 행하는 것이 바람직하다. 예를 들어, 400℃ 내지 700℃의 가열 처리를 행함으로써, 손상층(103)에 형성된 미소한 공동의 체적 변화가 일어나고, 상기 손상층(103)에 있어서 분리한다. 제 2 절연층(104)은 지지 기판(107)과 접합하기 때문에, 지지 기판(107) 위에는 반도체 웨이퍼(101)와 동일의 결정성의 반도체 층(108)이 잔존한다. 또한, 본 명세서에 있어서, 반도체 웨이퍼에 지지 기판을 접합하고, 반도체 웨이퍼의 일부를 분리함으로써 반도체 층을 지지 기판에 형성하는 것을 전재(轉載)(또는 전치(轉置))라고 한다.
400℃ 내지 700℃의 온도 영역에서의 열 처리는 상술한 접합 강도를 향상시키기 위한 열 처리와 같은 장치로 연속하여 행하여도 좋고, 다른 장치로 행하여도 좋다. 예를 들어, 노에서 200℃ 2시간 열 처리한 후에, 600℃ 근방까지 승온하여 2시간 유지하고, 400℃에서 실온까지의 온도 영역으로 강온(降溫) 한 후, 노로부터 추출한다. 또한, 열 처리는 실온으로부터 승온하여도 좋다. 또한, 노에서 200℃ 2시간 열 처리한 후에, 순간열어닐링(RTA) 장치에 의해서 600℃ 내지 700℃의 온도 영역에서, 1분간 내지 30분간(예를 들어, 600℃ 7분간, 650℃ 7분간) 열 처리를 하여도 좋다.
400℃ 내지 700℃의 온도 영역에서의 열 처리에 의해, 절연층과 지지 기판의 접합은 수소 결합으로부터 공유 결합으로 이행하여, 손상층에 조사된 가스가 방출되어 압력이 상승되어, 반도체 웨이퍼로부터 반도체 층을 손상층에 있어서 분리할 수 있다. 열 처리를 한 후에는 지지 기판과 반도체 웨이퍼는 한쪽이 다른쪽에 실려 있는 상태이고, 큰 힘을 가하지 않고 지지 기판과 반도체 웨이퍼의 일부를 뗄 수 있다. 예를 들어, 위쪽에 실려 있는 기판을 진공척(chuck)으로 들어 올림으로써 간단히 뗄 수 있다. 이 때, 하측의 기판을 진공척이나 메카니컬척으로 고정하여 두면 수평 방향으로 어긋나지 않고 지지 기판 및 반도체 웨이퍼의 양 기판을 분리할 수 있다.
또한, 도 1a 내지 도 4d에 있어서는 반도체 웨이퍼(101)가 지지 기판(107)과 동일 사이즈의 예를 도시하지만, 본 발명은 이것에 한정되지 않는다. 반도체 웨이퍼(101)와 지지 기판(107)이 보다 작은 사이즈이어도 좋고, 반도체 웨이퍼(101)가 지지 기판(107)보다 큰 사이즈이어도 좋다.
다음, 반도체 웨이퍼를 손상층에 있어서 분리함으로써, 지지 기판에 전치된 반도체 층(108)의 표면에 부분적으로 잔존하는 손상층을 웨트 에칭에 의하여 제거한다. 도 2b에 도시하는 반도체 층(108)의 표면에는, 손상층(103)의 형성하기 위한 이온 조사 공정이나, 분리 공정에 의한 결함이 존재하고, 반도체 층의 표면의 평탄성은 손실된다. 이러한 요철이 있는 반도체 층(108)의 표면에 얇고, 또 높은 절연 내압의 게이트 절연층을 형성하는 것은 어렵다. 따라서, 반도체 층(108)의 평탄화 처리를 행한다. 또한, 반도체 층(108)에 결함이 존재하는 경우에는, 게이트 절연층과의 계면에 있어서의 국재 준위 밀도가 높아지는 등, 트랜지스터의 성능 및 신뢰성에 악 영향을 주기 때문에, 반도체 층(108)의 결함을 감소시키는 처리를 행한다. 또한, 도 2b에 있어서, 반도체 층(108)의 표면의 요철 형상은, 표면이 거칠고, 평탄성이 나쁜 것을 특징적으로 도시할 뿐이며, 실제 형상은 이것에 한정되지 않는다.
그래서, 반도체 층(108)의 표면에 존재하는 결함을 제거하기 위해서, 반도체 층(108)의 표면에 웨트 에칭 처리를 행한다(도 2c 참조).
또한, 반도체 층(108)의 표면에는, 자연 산화막이 형성된다. 자연 산화막이 형성된 반도체 층(108)에 웨트 에칭 처리를 행하면, 에칭 처리된 반도체 층(108)의 막 두께에 편차가 발생한다. 그래서, 희불산(Diluted Hydrofluoric Acid)에 의하여 반도체 층(108)의 표면을 처리하고, 자연 산화막의 제거와 표면에 부착하는 먼지 등의 오염물도 제거하고 반도체 층(108)의 표면을 청정화(淸淨化)한다.
자연 산화막이 제거된 반도체 층(108)에 대해서 웨트 에칭을 행한다. 반도체 층 표면에 웨트 에칭을 행함으로써, 반도체 층 표면에 형성된 결함의 제거를 행할 수 있고, 반도체 층의 표면을 평탄화할 수 있다. 예를 들면, 에칭 액으로서는 수산화테트라메틸암모늄(tetramethylammonium hydroxide, 약칭; TMAH, 2.38%의 수용액) 용액을 사용할 수 있다. TMAH 용액은, 0.0238wt% 내지 0.0476wt%로 사용되고, 반도체 층(108)을 50nm 내지 60nm 정도까지 박막화할 수 있다. 또한, 웨트 에칭에 의하여 제거하는 막 두께는, 웨트 에칭 처리 전의 반도체 층(108)의 막 두께와 그 표면 거칠기의 정도에 따라, 적절히 설정하면 좋다. 또한, TMAH에 한정되지 않고, KOH, 암모니아와 과산화수소수의 혼합액, 히드라진(hydrazine) 등을 물로 임의의 농도로 희석하여 사용하여도 좋다.
반도체 웨이퍼를 분리함으로써, 지지 기판에 전치된 반도체 층 표면에 웨트 에칭 처리를 행함으로써, 이온 조사 공정이나 분리 공정에 의한 결함을 제거할 수 있고, 반도체 층의 표면 거칠기를 저감할 수 있다.
또한, 상기 웨트 에칭에 의하여 후에 형성되는 반도체 소자에 최적의 막 두께까지 반도체 층(108)을 박막화할 수도 있다.
또한, 지지 기판(107)에 전치된 반도체 층(109) 중에는, 손상층(103)의 형성 및 손상층(103)에 의한 분리에 의하여, 결정 결함이 형성된다. 반도체 층(109) 중의 결정 결함을 저감, 및 반도체 층(109) 중의 결정성의 회복을 위하여, 도 3a에 도시하는 바와 같이, 반도체 층(109)에 레이저 빔(106)을 조사한다.
레이저 빔(106)을 반도체 층(109) 측으로부터 조사함으로써, 반도체 층(108) 상면으로부터 용융시킨다. 용융시킨 후, 반도체 층(109)이 냉각, 고화함으로써, 도 3b에 도시하는 바와 같이, 반도체 층 표면의 평탄성이 향상된 반도체 층(110)이 형성된다.
이 레이저 빔의 조사 공정에서는, 레이저 빔(106)을 사용하기 때문에, 지지 기판(107)의 온도 상승이 억제되기 때문에, 유리 기판과 같은 내열성이 낮은 기판을 지지 기판(107)에 사용하는 것이 가능하게 된다. 레이저 빔(106)의 조사에 의하여 반도체 층(109)은 부분 용융시키는 것이 바람직하다. 완전 용융시키면, 액상(液相)이 된 반도체 층(109)에서의 무질서한 핵 발생에 의하여, 반도체 층(109)이 재결정화 하고, 반도체 층(109)의 결정성이 저하하기 때문이다. 부분 용융시킴으로써, 반도체 층(109)에서는, 용융되지 않는 고상 부분으로부터 결정 성장이 진행되는, 소위 종(縱) 성장이 일어난다. 종 성장에 의한 재결정화에 의하여 반도체 층(109)의 결정 결함이 감소되고, 결정성이 회복된다. 또한, 반도체 층(109)이 완전 용융 상태라는 것은, 도 3a의 적층 구조에서는, 반도체 층(109)이 제 2 절연층(104)과의 계면까지 용융되어 액체 상태로 되는 상태를 가리킨다. 한편, 반도체 층(109)이 부분 용융 상태라는 것은, 상층이 용융되어 액상(液相)이며, 하층이 고상인 상태를 가리킨다.
레이저 빔(106)을 발진하는 레이저 발진기는, 그 발진 파장이 자외광 영역 내지 가시광 영역에 있는 것이 선택된다. 레이저 빔(106)의 파장은, 반도체 층(109)에 흡수되는 파장으로 한다. 그 파장은, 레이저 빔의 표피 깊이(skin depth) 등을 고려하여 결정할 수 있다. 예를 들어, 파장은 250nm 이상 700nm 이하 의 범위로 할 수 있다.
이 레이저 발진기에는, 연속 발진 레이저, 의사 연속 발진 레이저 및 펄스 발진 레이저를 사용할 수 있다. 부분 용융시키기 위해서 펄스 발진 레이저가 바람직하다. 예를 들어, 펄스 발진 레이저의 경우는, 반복 주파수 1MHz 이하, 펄스 폭 10n초 이상 500n초 이하이다. 예를 들어, 반복 주파수 10Hz 내지 300Hz, 펄스 폭 25n초, 파장 308nm의 XeCl 엑시머 레이저를 사용할 수 있다.
또한, 레이저 빔(106)의 에너지는, 레이저 빔(106)의 파장, 레이저 빔의 표피 깊이 등을 고려하여 결정할 수 있다. 레이저 빔(106)의 에너지는, 예를 들어, 300mJ/cm2 이상 800mJ/cm2 이하의 범위로 할 수 있고, 예를 들어, 반도체 층(109)의 두께가 120nm 정도이며, 레이저 발진기에 펄스 발진 레이저를 사용하고, 레이저 빔(106)의 파장이 308nm의 경우는, 레이저 빔(106)의 에너지 밀도는 600mJ/cm2 내지 700mJ/cm2로 할 수 있다.
레이저 빔(106)의 조사의 분위기는, 희소 가스 또는 질소 분위기와 같은 불활성 분위기, 또는 진공 상태로 행하는 것이 바람직하다. 불활성 분위기 중에서 레이저 빔(106)을 조사하기 위해서는, 기밀성이 있는 챔버 내에서 레이저 빔을 조사하고, 이 챔버 내의 분위기를 제어하면 좋다. 챔버를 사용하지 않는 경우는, 레이저 빔(106)의 피조사면에 질소 가스 등 불활성 가스를 살포함으로써, 불활성 분위기에서의 레이저 빔(106)의 조사를 실현할 수 있다.
질소 등의 불활성 분위기나 진공 상태가 대기 분위기보다 반도체 층(109)의 평탄성을 향상시키는 효과가 높고, 또한 이들의 분위기가 대기 분위기보다 크랙이나 리지(ridge)의 발생을 억제하는 효과가 높아지기 때문에, 레이저 빔(106)이 사용할 수 있는 에너지 범위가 넓어진다.
광학계에 의하여, 레이저 빔(106)은 에너지 분포를 균일하게 하고, 또 단면의 형상을 선형으로 하는 것이 바람직하다. 이것에 따라, 스루풋 좋게, 또 레이저 빔(106)의 조사를 균일하게 행할 수 있다. 레이저 빔(106)의 빔 길이는, 지지 기판(107)의 1변보다 길게 함으로써, 1번의 주사로 지지 기판(107)에 점착된 모든 반도체 층(109)의 주표면 대략 전면에 레이저 빔을 조사할 수 있다. 레이저 빔(106)의 빔 길이가 지지 기판(107)의 1변보다 짧은 경우는, 복수 횟수의 주사로 지지 기판(107)에 점착된 반도체 층(109)의 주표면의 대략 전면에 레이저 빔(106)을 조사할 수 있는 길이로 하면 좋다.
또한, 레이저 빔(106)을 반도체 층(109)에 조사하기 전에, 반도체 층(109)의 표면에 형성되는 자연 산화막 등의 산화막을 제거하는 처리를 행한다. 산화막을 제거하는 이유는, 반도체 층(109)의 표면에 산화막이 잔존한 상태로, 레이저 빔(106)을 조사하여도 평탄화의 효과를 충분히 얻을 수 없기 때문이다. 산화막의 제거 처리는, 불산으로 반도체 층(109)을 처리함으로써 행할 수 있다. 불산에 의한 처리는, 반도체 층(109)의 표면이 발수(撥水)성을 나타낼 때까지 행하는 것이 바람직하다. 발수성을 나타냄으로써, 반도체 층(109)으로부터 산화막이 제거된 것을 확인할 수 있다.
도 3a의 레이저 빔(106)의 조사 공정은, 다음과 같이 행할 수 있다. 우선, 반도체 층(109)을 1/100로 희석된 불산으로 110초간 처리하여, 표면의 산화막을 제거한다. 레이저 빔(106)의 레이저 발진기로서, XeCl 엑시머 레이저(파장: 308nm, 펄스 폭: 25n초, 반복 주파수 60Hz)를 사용한다. 광학계에 의하여, 레이저 빔(106)의 단면을 300mm×0.34mm의 선형으로 성형한다. 레이저 빔(106)의 주사 속도를 2.0mm/초로 하고, 스캔 피치를 33㎛, 빔샷 횟수를 약 10샷으로 하여, 레이저 빔(106)을 반도체층(109)에 조사한다. 조사 면에 질소 가스를 살포하면서, 레이저 빔(106)을 주사한다. 지지 기판(107)이 730mm×920mm인 경우는, 레이저 빔(106)의 빔 길이가 300mm이므로, 레이저 빔(106)의 조사 영역을 3분할함으로써, 지지 기판(107)에 전치된 반도체 층(109)의 주표면의 대략 전면에 레이저 빔(106)을 조사할 수 있다.
이렇게 해서, 반도체 층(109)에 레이저 빔을 조사함으로써, 이온의 조사에 기인하는 결함을 저감하고, 반도체 층의 결정성을 회복할 수 있다. 또한, 반도체 층(109)의 표면의 평탄성을 향상시킬 수 있다.
또한, 레이저 빔을 조사함으로써, 지지 기판 표면을 단시간으로 가열하고, 단시간으로 냉각할 수 있기 때문에, 지지 기판의 온도 상승이 억제되며, 유리 기판과 같은 내열성이 낮은 기판을 지지 기판에 사용할 수 있다. 따라서, 반도체 층에의 이온 조사 공정에 의한 대미지를 충분히 회복시킬 수 있다.
반도체 웨이퍼를 분리함으로써, 지지 기판에 전치된 반도체 층에 웨트 에칭을 행함으로써, 반도체 층 표면의 결정 결함을 저감하고, 반도체 층의 표면 거칠기를 저감할 수 있다. 또한, 반도체 층 표면의 결함은 웨트 에칭에 의하여 제거되기 때문에, 레이저 빔의 조사에 의한 반도체 층의 용융시에 반도체 층 중에 결함을 도입하는 것을 방지할 수 있다.
다음, 레이저 빔(106)을 조사하고, 도 3b에 도시하는 반도체 층(110)을 가지는 SOI 기판을 형성하고, 후에 형성되는 반도체 소자에 최적의 막 두께까지 반도체 층(110)을 박막화하기 위한 처리를 행한다(도 3c 참조).
반도체 층(110)을 박막화하기 위해서는, 드라이 에칭 또는 웨트 에칭의 한쪽, 또는 양쪽 모두를 조합한 에칭 처리를 행하면 좋다. 예를 들어, 반도체 웨이퍼(101)가 실리콘 기판의 경우, SF6와 O2를 프로세스 가스에 사용한 드라이 에칭 처리로 반도체 층(110)을 박막화할 수도 있다(도 3c 참조).
레이저 빔을 조사한 후에 에칭 처리를 행함으로써, 반도체 소자에 최적의 막 두께가 되는 반도체 층을 가지는 SOI 기판을 제작할 수 있다. 이 에칭 처리에 의하여 반도체 층의 막 두께는 5nm 이상 100nm 이하로 하는 것이 바람직하고, 5nm 이상 50nm 이하가 보다 바람직하다. 예를 들어, 반도체 웨이퍼를 분리함으로써 지지 기판에 전치된 반도체 층의 막 두께가 110nm이라면, 웨트 에칭을 15nm 행하고, 웨트 에칭 처리를 행하고, 레이저 빔을 조사한 후의 에칭 처리에 있어서, 반도체 층(111)의 막 두께를 60nm로 할 수 있다. 또한, 반드시 레이저 빔(106)을 조사한 후에, 반도체 층(110)의 표면에 에칭 처리를 행할 필요는 없다. 예를 들어, 지지 기판에 전치된 반도체 층의 막 두께가 110nm이라면, 웨트 에칭 처리에 있어서 반도체 층의 막 두께를 60nm로 할 수도 있다.
레이저 빔(106)을 조사한 후, 반도체 층(111)에 500℃ 이상 700℃ 이하의 가 열 처리를 행하는 것이 바람직하다. 이 가열 처리에 의하여, 레이저 빔(106)의 조사로 회복되지 않는, 반도체 층(111)의 결함의 소멸, 반도체 층(111)의 변형을 완화할 수 있다. 이 가열 처리에는, RTA(Rapid Thermal Anneal) 장치, 저항가열로, 마이크로파 가열 장치를 사용할 수 있다. RTA 장치로서, GRTA(Gas Rapid Thermal Anneal) 장치, LRTA(Lamp Rapid Thermal Anneal) 장치를 사용할 수 있다. 예를 들어, 저항 가열로를 사용하는 경우는, 온도 550℃에서 4시간 가열하면 좋다.
이상의 공정에 의하여, 도 3c에 도시하는 SOI 기판을 제작할 수 있다.
이상과 같이, 본 실시형태에 있어서, 반도체 웨이퍼를 분리함으로써, 지지 기판에 전치된 반도체 층에 웨트 에칭을 행하고, 레이저 빔을 조사함으로써, 결정 결함이 저감되고, 또 평탄성이 높은 반도체 층을 가지는 SOI 기판을 제조할 수 있다. 또한, 유리 기판 등 내열 온도가 낮은 기판을 사용한 경우에도, 실용에 견딜 수 있는 반도체 층을 구비한 SOI 기판을 제조할 수 있다.
따라서, 본 실시형태에 따른 반도체 층으로부터 트랜지스터 등의 반도체 소자를 제작함으로써, 게이트 절연층의 박막화 및 게이트 절연층과 국재 계면 준위 밀도의 저감이 가능하게 된다. 또한, 반도체 층의 막 두께를 얇게 함으로써, 지지 기판 위에 단결정 반도체 층으로 완전 공핍형이 되고, 임계 값 이하의 값이 작은 트랜지스터를 제작할 수 있다.
또한, 도 1a 내지 도 3c에 있어서, 반도체 웨이퍼(101)에 절연층을 형성하여 단결정 반도체 층을 형성하는 공정을 도시하지만, 도 4a 내지 도 4d에 있어서, 지지 기판 측에서도 절연층을 형성하고 단결정 반도체 층을 형성하는 공정을 도시한 다. 도 4a에 도 1a와 같은 반도체 웨이퍼(101)을 도시한다. 다음, 제 2 절연층(104)은 반도체 웨이퍼(101) 위에 형성한다. 또한, 제 2 절연층(104)을 형성하는 공정은, 도 1c와 마찬가지로 행한다.
도 4b에 반도체 웨이퍼(101)에 전계로 가속된 이온을 소정의 깊이에 조사하여 손상층(103)을 형성하는 공정을 도시한다. 이온의 조사는 도 1b의 경우와 마찬가지다.
도 4c는, 배리어 층으로서 기능하는 제 3 절연층(112)이 형성된 지지 기판(107)과, 반도체 웨이퍼(101)의 제 2 절연층(104)이 형성된 면을 밀착시켜, 접합을 형성하는 공정을 도시한다. 지지 기판(107) 위의 제 3 절연층과 반도체 웨이퍼(101)의 제 2 절연층(104)을 밀착시킴으로써, 접합이 형성된다. 제 3 절연층(112)은, 지지 기판(107)에 알칼리 금속 또는 알칼리 토류 금속 등의 반도체 장치의 신뢰성을 저하시키는 불순물을 포함하는 기판을 사용한 경우, 이러한 불순물이 지지 기판(107)으로부터 반도체 층(108)에 확산하는 것을 방지할 수 있다.
제 3 절연층(112)은, 플라즈마 CVD법을 사용하여 질화실리콘 층, 질화산화실리콘 층, 산화질화실리콘 층 등을 단층 구조 또는 적층 구조로 형성할 수 있다. 제 3 절연층(112)은, 50nm 내지 200nm의 범위로 형성하는 것이 바람직하다. 예를 들어, 지지 기판(107) 측으로부터 산화질화실리콘 층, 질화산화실리콘 층을 적층시켜, 제 3 절연층(112)으로 할 수 있다.
그 후, 도 4d에 도시하는 바와 같이, 반도체 웨이퍼(101)을 분리한다. 반도체 층을 분리하기 위한 열 처리는 도 2b의 경우와 마찬가지로 행해진다. 접합 분 리 공정에 있어서의 가열 처리의 온도는, 지지 기판(107)에 미리 행해진 가열 처리 이하로 한다. 이렇게 해서, 도 4d에서 도시하는 SOI 기판을 얻을 수 있다.
이 후의 공정에 대해서는, 도 2c 내지 도 3c와 마찬가지로 행할 수 있다.
또한, SOI 기판의 대면적화를 도모하는 경우에는, 1장의 지지 기판(107) 위에 복수의 반도체 층(111)을 점착한 구성으로 하면 좋다. 예를 들어, 도 1a 내지 도 1c를 사용하여 설명한 공정을 거쳐, 손상층(103)이 형성된 반도체 웨이퍼(101)를 복수 준비한다. 다음, 도 1d 및 도 2a의 접합 공정을 거쳐, 1장의 지지 기판(107)에 복수의 반도체 웨이퍼(101)를 사용하여 행하고, 임시적으로 접합한다. 그리고, 도 2b의 가열 공정을 행하고, 각 반도체 웨이퍼(101)을 분리함으로써, 지지 기판(107) 위에 복수의 반도체 층(111)이 고정된다. 그 후, 도 2c 내지 도 3c에 도시하는 공정을 행함으로써, 복수의 반도체 층(111)이 점착된 SOI 기판을 형성할 수 있다(도 5 참조).
본 실시형태에 있어서, 반도체 웨이퍼(101)로서 단결정 실리콘 기판을 적용한 경우는, 반도체 층(111)으로서 단결정 실리콘을 얻을 수 있다.
본 실시형태에 따른 SOI 기판의 제조 방법은, 프로세스 온도를 700℃ 이하로 할 수 있기 때문에, 지지 기판(107)으로서 유리 기판을 적용할 수 있다. 즉, 종래의 박막 트랜지스터와 마찬가지로 유리 기판 위에 반도체 층을 형성할 수 있고, 또 단결정 실리콘 층을 반도체 층에 적용할 수 있다. 이것에 따라, 고속 동작이 가능하고, 임계 값 이하의 값이 낮고, 전계 효과 이동도가 높고, 저소비 전압으로 구동할 수 있는 고성능, 고신뢰성의 트랜지스터를 유리 기판 등의 지지 기판 위에 제작 할 수 있다. 따라서, 고성능 및 고신뢰성의 반도체 장치를 수율 좋게 제작할 수 있다.
또한, 대면적화에 적합하지 않는 CMP 처리를 사용할 필요가 없기 때문에, 고성능의 반도체 장치의 대면적화를 실현할 수 있다. 물론, 대면적 기판을 사용하는 것에 한정되지 않고, 소형의 기판을 사용하는 경우라도, 양호한 반도체 장치를 제공할 수 있다.
(실시형태 2)
본 실시형태에서는, 고성능 및 고신뢰성의 반도체 소자를 가지는 반도체 장치를, 수율 좋게 제작하는 것을 목적으로 한 반도체 장치의 제작 방법의 일례로서 CMOS(상보형 금속 산화물 반도체: Complementary Metal Oxide Semiconductor)의 제작 방법에 관하여 도 6a 내지 도 7d를 사용하여 설명한다. 또한, 실시형태 1과 동일 부분 또는 같은 기능을 가지는 부분의 반복 설명은 생략한다.
도 6a는, 지지 기판(107) 위에 배리어층으로서 기능하는 제 3 절연층(112), 제 2 절연층(104), 배리어 층으로서 기능하는 제 1 절연층(102), 반도체 층(111)이 형성된다. 또한, 여기서는, 도 6a에 도시하는 구성의 SOI 기판을 적용하는 예를 나타내지만, 본 명세서에서 나타내는 그 이외의 구성의 SOI 기판도 적용할 수 있다.
반도체 층(111)은, 반도체 웨이퍼(101)으로부터 분리되고, 고에너지를 가지는 적어도 1종의 입자에 의하여 상기 고에너지를 공급하는 것에 의한 가열 처리 및 제 1 에칭을 행하기 때문에, 결정 결함도 저감되고, 또 평탄성도 높은 반도체 층(111)이다.
반도체 층(111)에는, n채널형 전계 효과 트랜지스터 및 p채널형 전계 효과 트랜지스터의 형성 영역에 맞추어, 붕소, 알루미늄, 갈륨 등의 p형 불순물, 또는 인, 비소 등의 n형 불순물을 첨가하는 것이 바람직하다. 즉, n채널형 전계 효과 트랜지스터의 형성 영역에 대응하여 p형 불순물을 첨가하고, p채널형 전계 효과 트랜지스터의 형성 영역에 대응하여 n형 불순물을 첨가함으로써, 소위 웰 영역을 형성한다. 불순물 이온의 도즈량은 1×1012ions/cm2 내지 1×1014ions/cm2 정도로 행하면 좋다. 또한, 전계 효과 트랜지스터의 임계값 전압을 제어하는 경우에는, 이들 웰 영역에 p형 또는 n형 불순물을 첨가하면 좋다.
반도체 층(111)을 에칭함으로써, 반도체 소자의 배치에 맞추어 섬 형상으로 분리한 반도체 층(205, 206)을 형성한다(도 6b 참조).
반도체 층 위의 산화막을 제거하고, 반도체 층(205, 206)을 덮는 게이트 절연층(207)을 형성한다. 본 실시형태에 있어서의 반도체 층(205, 206)은 평탄성이 높으므로, 반도체 층(205, 206) 위에 형성되는 게이트 절연층이 박막의 게이트 절연층이라도 피복성 좋게 덮을 수가 있다. 따라서 게이트 절연층의 피복 불량에 의한 특성 불량을 방지할 수 있고, 고신뢰성의 반도체 장치를 수율 좋게 제작할 수 있다. 게이트 절연층(207)의 박막화는, 박막 트랜지스터를 저전압으로 고속 동작시키는 효과가 있다.
게이트 절연층(207)은 산화실리콘, 또는 산화실리콘과 질화실리콘의 적층 구조로 형성하면 좋다. 게이트 절연층(207)은, 플라즈마 CVD법이나 감압 CVD법에 의 하여 절연막을 퇴적함으로써 형성하여도 좋고, 플라즈마 처리에 의한 고상 산화 또는 고상 질화로 형성하여도 좋다. 반도체 층을, 플라즈마 처리에 의하여 산화 또는 질화함으로써 형성하는 게이트 절연층은, 치밀하고 절연 내압이 높고 신뢰성이 우수하기 때문이다.
또한, 게이트 절연층(207)으로서, 이산화지르코늄, 산화하프늄, 이산화티타늄, 오산화탄탈 등의 고유전율 재료를 사용하여도 좋다. 게이트 절연층(207)에 고유전율 재료를 사용함으로써, 게이트 리크 전류를 저감할 수 있다.
게이트 절연층(207) 위에 게이트 전극층(208) 및 게이트 전극층(209)을 형성한다(도 6c 참조). 게이트 전극층(208, 209)은, 스퍼터링법, 증착법, CVD법 등의 수법에 의하여 형성할 수 있다. 게이트 전극층(208, 209)은 탄탈(Ta), 텅스텐(W), 티타늄(Ti), 몰리브덴(Mo), 알루미늄(Al), 구리(Cu), 크롬(Cr), 네오듐(Nd)으로부터 선택된 원소, 또는 상기 원소를 주성분으로 하는 합금 재료 또는 화합물 재료로 형성하면 좋다. 또한, 게이트 전극층(208, 209)으로서 인 등의 불순물 원소를 도핑한 다결정 실리콘막으로 대표되는 반도체 막이나, AgPdCu합금을 사용하여도 좋다.
반도체 층(206)을 덮는 마스크(211)를 형성한다. 마스크(211) 및 게이트 전극층(208)을 마스크로 하여, n형을 부여하는 불순물 원소(210)를 첨가함으로써, 제 1 n형 불순물 영역(212a, 212b)을 형성한다(도 6d 참조). 본 실시형태에서는, 불순물 원소를 포함하는 도핑 가스로서 포스핀(PH3)을 사용한다. 여기서는, 제 1 n형 불순물 영역(212a, 212b)에, n형을 부여하는 불순물 원소가 1×1017/cm3 내지 5×1018/cm3 정도의 농도로 포함되도록 첨가한다. 본 실시형태에서는, n형을 부여하는 불순물 원소로서 인(P)을 사용한다.
다음에, 반도체 층(205)을 덮는 마스크(214)를 형성한다. 마스크(214), 게이트 전극층(209)을 마스크로 하여 p형을 부여하는 불순물 원소(213)를 첨가하고, 제 1 p형 불순물 영역(215a), 제 1 p형 불순물 영역(215b)을 형성한다(도 6e 참조). 본 실시형태에서는, 불순물 원소로서 붕소(B)를 사용하기 때문에, 불순물 원소를 포함하는 도핑 가스로서는 디보란(B2H6) 등을 사용한다.
마스크(214)를 제거하고, 게이트 전극층(208, 209) 측면에 사이드 월 구조의 측벽 절연층(216a 내지 216d), 게이트 절연층(233a, 233b)을 형성한다(도 7a 참조). 측벽 절연층(216a 내지 216d)은, 게이트 전극층(208, 209)을 덮는 절연층을 형성한 후, 이것을 RIE(Reactive Ion Etching: 반응성 이온 에칭)법을 사용한 이방성 에칭에 의하여 가공함으로써, 게이트 전극층(208, 209)의 측벽에 자기 정합적으로 사이드 월 구조의 측벽 절연층(216a 내지 216d)을 형성하면 좋다. 여기서, 절연층은 특별히 한정되지 않고, TEOS(Tetraethyl-ortho silicate) 또는 실란 등과, 산소 또는 아산화질소 등을 반응시켜 형성한 단차 피복성이 좋은 산화실리콘인 것이 바람직하다. 절연층은 열 CVD, 플라즈마 CVD, 상압 CVD, 바이어스 ECRCVD, 스퍼터링 등의 방법에 의하여 형성할 수 있다. 게이트 절연층(233a, 233b)은 게이트 전극층(208, 209) 및 측벽 절연층(216a 내지 216d)을 마스크로 하여 게이트 절연 층(207)을 에칭하여 형성할 수 있다.
또한, 본 실시형태에서는, 절연층을 에칭할 때, 게이트 전극층 위의 절연층을 제거함으로써, 게이트 전극층을 노출시키지만, 절연층을 게이트 전극층 위에 남기게 하는 형상으로 측벽 절연층(216a 내지 216d)을 형성하여도 좋다. 또한, 뒤의 공정에서 게이트 전극층 위에 보호막을 형성하여도 좋다. 상술한 바와 같이, 게이트 전극층을 보호함으로써, 에칭 가공할 때, 게이트 전극층의 막이 감소되는 것을 방지할 수 있다. 또한, 소스 영역 및 드레인 영역에 실리사이드를 형성하는 경우, 실리사이드를 형성할 때 성막하는 금속막과 게이트 전극층이 접하지 않으므로, 금속막의 재료와 게이트 전극층의 재료가 반응하기 쉬운 재료라도 좋고, 화학 반응이나 확산 등의 불량을 방지할 수 있다. 에칭 방법은, 드라이 에칭법이라도 웨트 에칭법이라도 좋고, 각종의 에칭 방법을 사용할 수 있다. 본 실시형태에서는, 드라이 에칭법을 사용한다. 에칭용 가스로서는, Cl2, BCl3, SiCl4, 또는 CCl4 등을 대표로 하는 염소계 가스, CF4, SF6, 또는 NF3 등을 대표로 하는 불소계 가스 또는 O2를 적절히 사용할 수 있다.
다음에 반도체 층(206)을 덮는 마스크(218)를 형성한다. 마스크(218), 게이트 전극층(208), 측벽 절연층(216a, 216b)을 마스크로 하여 n형을 부여하는 불순물 원소(217)를 첨가함으로써, 제 2 n형 불순물 영역(219a, 219b), 제 3 n형 불순물 영역(220a, 220b)이 형성된다. 본 실시형태에서는, 불순물 원소를 포함하는 도핑 가스로서 PH3를 사용한다. 여기서는, 제 2 n형 불순물 영역(219a, 219b)에 n형을 부여하는 불순물 원소가 5×1019/cm3 내지 5×1020/cm3 정도의 농도로 포함되도록 첨가한다. 또한, 반도체 층(205)에 채널 형성 영역(221)이 형성된다(도 7b 참조).
제 2 n형 불순물 영역(219a), 제 2 n형 불순물 영역(219b)은 고농도 n형 불순물 영역이며, 소스, 드레인으로서 기능한다. 한편, 제 3 n형 불순물 영역(220a, 220b)은 저농도 불순물 영역이며, LDD(Lightly Doped Drain) 영역이 된다. 제 3 n형 불순물 영역(220a, 220b)은 게이트 전극층(208)에 덮이지 않는 Loff 영역에 형성되기 때문에, 오프(off) 전류를 저감하는 효과가 있다. 결과적으로, 보다 신뢰성이 높고, 저소비 전력의 반도체 장치를 제작할 수 있다.
마스크(218)를 제거하고, 반도체 층(205)을 덮는 마스크(223)를 형성한다. 마스크(223), 게이트 전극층(209), 측벽 절연층(216c, 216d)을 마스크로 하여, p형을 부여하는 불순물 원소(222)를 첨가함으로써, 제 2 p형 불순물 영역(224a, 224b), 제 3 p형 불순물 영역(225a, 225b)을 형성한다.
제 2 p형 불순물 영역(224a, 224b)에 p형을 부여하는 불순물 원소가 1×1020/cm3 내지 5×1021/cm3 정도의 농도로 포함되도록 첨가한다. 본 실시형태에서는, 제 3 p형 불순물 영역(225a, 225b)은, 측벽 절연층(216c, 216d)에 의하여, 자기 정합적으로 제 2 p형 불순물 영역(224a, 224b)보다 저농도가 되도록 형성한다. 또한, 반도체 층(206)에 채널 형성 영역(226)이 형성된다(도 7c 참조).
제 2 p형 불순물 영역(224a, 224b)은 고농도 p형 불순물 영역이며, 소스, 드레인으로서 기능한다. 한편, 제 3 p형 불순물 영역(225a, 225b)은 저농도 불순물 영역이며, LDD(Lightly Doped Drain) 영역이 된다. 제 3 p형 불순물 영역(225a, 225b)은 게이트 전극층(209)에 덮이지 않는 Loff 영역에 형성되기 때문에, 오프 전류를 저감하는 효과가 있다. 결과적으로, 보다 신뢰성이 높고, 저소비 전력의 반도체 장치를 제작할 수 있다.
마스크(223)를 제거하고, 불순물 원소를 활성화하기 위하여 가열 처리, 강광(强光)의 조사, 또는 레이저 광의 조사를 행하여도 좋다. 활성화와 동시에 게이트 절연층에 대한 플라즈마 대미지나 게이트 절연층과 반도체 층의 계면에 대한 플라즈마 대미지를 회복할 수 있다.
다음에, 게이트 전극층, 게이트 절연층을 덮는 층간 절연층을 형성한다. 본 실시형태에서는, 보호막이 되는 수소를 포함하는 절연막(227), 절연층(228)의 적층 구조로 한다. 절연막(227)과 절연층(228)은, 스퍼터링법, 또는 플라즈마 CVD를 사용한 질화실리콘 막, 질화산화실리콘 막, 산화질화실리콘 막, 산화실리콘 막이라도 좋고, 다른 실리콘을 포함하는 절연막을 단층 또는 3층 이상의 적층 구조로 하여 사용하여도 좋다.
또한, 질소 분위기 중에서, 300℃ 내지 550℃로 1시간 내지 12시간의 열 처리를 행하고, 반도체 층을 수소화하는 공정을 행한다. 바람직하게는, 400℃ 내지 500℃로 행한다. 이 공정은 층간 절연층인 절연막(227)에 포함되는 수소에 의하여 반도체 층의 댕글링 본드(dangling bond)를 종단하는 공정이다. 본 실시형태에서는, 410℃로 1시간 가열 처리를 행한다.
절연막(227), 절연층(228)으로서는 그 외에, 질화알루미늄(AlN), 산화질화알 루미늄(AlON), 질소함유량이 산소 함유량보다도 많은 질화산화알루미늄(AlNO) 또는 산화 알루미늄, 다이아몬드 라이크 카본(DLC), 질소함유 탄소(CN), 이 외의 무기 절연성 재료를 포함하는 물질 중으로부터 선택된 재료로 형성할 수 있다. 또한, 실록산 수지를 사용하여도 좋다. 또한, 실록산 수지란, Si-O-Si 결합을 포함하는 수지에 상당한다. 실록산은, 실리콘(Si)과 산소(O)의 결합으로 골격 구조가 구성된다. 치환기로서는, 적어도 수소를 포함하는 유기기(예를 들어 알킬기, 아릴기)가 사용된다. 유기기는, 플루오로기를 포함하여도 좋다. 또한, 유기 절연성 재료를 사용하여도 좋고, 유기 재료로서는, 폴리이미드, 아크릴, 폴리아미드, 폴리이미드아미드, 레지스트 또는 벤조시클로부텐, 폴리실라잔을 사용할 수 있다. 평탄성이 좋은 도포법에 의하여 형성되는 도포막을 사용하여도 좋다.
절연막(227), 절연층(228)은, 딥, 스프레이 도포, 닥터 나이프, 롤 코터, 커튼 코터, 나이프 코터, CVD법, 증착법 등을 채용할 수 있다. 액적 토출법에 의하여 절연막(227), 절연층(228)을 형성하여도 좋다. 액적 토출법을 사용한 경우에는 재료액을 절약할 수 있다. 또한, 액적 토출법과 같이 패턴을 전사, 또는 묘사할 수 있는 방법, 예를 들어, 인쇄법(스크린 인쇄나 오프셋 인쇄 등 패턴이 형성되는 방법) 등도 사용할 수 있다.
다음에, 레지스트로 이루어지는 마스크를 사용하여 절연막(227), 절연층(228)에 반도체 층에 도달하는 콘택트 홀(개구)을 형성한다. 에칭은, 사용하는 재료의 선택 비율에 따라, 한번 행하여도 좋고 복수회 행하여도 좋다. 에칭에 의하여, 절연층(227), 절연층(228)을 제거하고, 소스 영역 또는 드레인 영역인 제 2 n형 불순물 영역(219a, 219b), 제 2 p형 불순물 영역(224a, 224b)에 도달하는 개구를 형성한다. 에칭은, 웨트 에칭이라도 드라이 에칭이라도 좋고, 양쪽 모두를 사용하여도 좋다. 웨트 에칭의 에천트는, 불소수소암모늄 및 불화암모늄을 포함하는 혼합용액과 같은 불산계의 용액을 사용하면 좋다. 에칭용 가스로서는, Cl2, BCl3, SiCl4, 또는 CCl4 등으로 대표되는 염소계 가스, CF4, SF6, 또는 NF3 등으로 대표되는 불소계 가스 또는 O2를 적절히 사용할 수 있다. 또한 사용하는 에칭용 가스에 불활성 기체를 첨가하여도 좋다. 첨가하는 불활성 원소로서는, He, Ne, Ar, Kr, Xe 중으로부터 선택된 1종 또는 복수종의 원소를 사용할 수 있다.
개구를 덮도록 도전막을 형성하고, 도전막을 에칭하여 각 소스 영역 또는 드레인 영역의 일부와 각각 전기적으로 접속하는 소스 전극층 또는 드레인 전극층으로서 기능하는 배선층(229a, 229b, 230a, 230b)을 형성한다. 배선층은, PVD법, CVD법, 증착법 등에 의하여 도전막을 성막한 후, 원하는 형상으로 에칭하여 형성할 수 있다. 또한, 액적 토출법, 인쇄법, 전계 도금법 등에 의하여, 소정의 부분에 선택적으로 도전층을 형성할 수 있다. 또한 리플로우법, 상감법(damascene method)을 사용하여도 좋다. 배선층의 재료는, Ag, Au, Cu, Ni, Pt, Pd, Ir, Rh, W, Al, Ta, Mo, Cd, Zn, Fe, Ti, Zr, Ba 등의 금속, 및 Si, Ge, 또는 그 합금, 또는 그 질화물을 사용하여 형성한다. 또한, 이들의 적층 구조로 하여도 좋다.
상술한 공정에서 CMOS 구조의 n채널형 박막 트랜지스터인 박막 트랜지스터(231) 및 p채널형 박막 트랜지스터인 박막 트랜지스터(232)를 포함하는 반도체 장치를 제작할 수 있다(도 7d 참조). 도시하지 않지만, 본 실시형태는 CMOS 구조이기 때문에, 박막 트랜지스터(231)와 박막 트랜지스터(232)는 전기적으로 접속된다.
본 실시형태에 한정되지 않고, 박막 트랜지스터는 채널 형성 영역이 하나 형성되는 싱글 게이트 구조라도 좋고, 2개 형성되는 더블 게이트 구조 또는 3개 형성되는 트리플 게이트 구조라도 좋다.
상술한 바와 같이, 결정 결함이 저감되며, 또 평탄성도 높은 반도체 층을 가지는 SOI 기판을 사용함으로써 고성능 및 고신뢰성의 반도체 장치를 수율 좋게 제작할 수 있다.
이와 같이, SOI 기판을 사용하여 박막 트랜지스터를 제작할 수 있다. SOI 기판의 반도체 층은, 결정 결함이 거의 없고, 게이트 절연층(207)과의 계면 준위 밀도가 저감된 단결정 반도체 층이고, 그 표면이 평탄화되고, 또한 그 두께를 50nm 이하로 박막화되어 있다. 이로써, 지지 기판(107)에, 낮은 구동전압, 높은 전계 효과 이동, 작은 임계 값 이하의 값 등, 우수한 특성을 구비한 박막 트랜지스터를 형성할 수 있다. 또한, 동일 기판 위에 특성의 격차가 없는, 고성능의 트랜지스터를 복수 기판 위에 형성하는 것이 가능하다. 즉, 본 발명에 따른 SOI 기판을 사용함으로써, 임계 값 전압이나 이동도 등 트랜지스터 특성으로서 중요한 특성 값의 불균일성이 억제되고, 또한 고전계 이동도 등의 고성능화가 가능해진다.
따라서, 본 발명에 따른 SOI 기판을 사용하여 TFT 등 각종 반도체 소자를 형성함으로써, 고부가 가치의 반도체 장치를 제작할 수 있다.
(실시형태 3)
본 실시형태에서는, 고성능, 또 고신뢰성을 부여하는 것을 목적으로 한 반도체 장치의 예에 대해서 설명한다. 구체적으로는, 반도체 장치의 일례로서 마이크로프로세서 및 비접촉으로 데이터의 송수신을 행할 수 있는 연산 기능을 구비한 반도체 장치의 일례에 대해서 설명한다.
우선, 반도체 장치의 일례로서, 마이크로프로세서에 관해서 설명한다. 도 8은 마이크로프로세서(500)의 구성예를 도시하는 블록도이다.
마이크로프로세서(500)는, 연산회로(501; Arithmetic logic unit. ALU라고도 함.), 연산회로 제어부(502; ALU Controller), 명령 해석부(503; Instruction Decoder), 인터럽트 제어부(504; Interrupt Controller), 타이밍 제어부(505; Timing Controller), 레지스터(506; Register), 레지스터 제어부(507; Register Controller), 버스 인터페이스(508; Bus I/F), 판독 전용 메모리(509), 및 메모리 인터페이스(510; ROM I/F)를 가진다.
버스 인터페이스(508)를 통하여 마이크로프로세서(500)에 입력된 명령은, 명령 해석부(503)에 입력되고, 디코드된 후, 연산회로 제어부(502), 인터럽트 제어부(504), 레지스터 제어부(507), 타이밍 제어부(505)에 입력된다. 연산회로 제어부(502), 인터럽트 제어부(504), 레지스터 제어부(507), 타이밍 제어부(505)는, 디코드된 명령에 기초하여 각종 제어를 행한다.
구체적으로, 연산회로 제어부(502)는, 연산회로(501)의 동작을 제어하기 위한 신호를 생성한다. 또한, 인터럽트 제어부(504)는, 마이크로프로세서(500)의 프 로그램 실행중에, 외부의 입출력장치나 주변회로로부터의 인터럽트 요구를, 그 우선도나 마스크 상태로부터 판단하여 처리한다. 레지스터 제어부(507)는, 레지스터(506)의 어드레스를 생성하고, 마이크로프로세서(500)의 상태에 따라서 레지스터(506)의 판독이나 기록을 한다. 타이밍 제어부(505)는, 연산회로(501), 연산회로 제어부(502), 명령 해석부(503), 인터럽트 제어부(504), 레지스터 제어부(507)의 동작의 타이밍을 제어하는 신호를 생성한다.
예를 들어, 타이밍 제어부(505)는, 기준 클록 신호(CLK1)를 기초로 하여, 내부 클록 신호(CLK2)를 생성하는 내부 클록 생성부를 구비하고, 클록 신호(CLK2)를 상기 각종 회로에 공급한다. 또, 도 8에 도시하는 마이크로프로세서(500)는, 그 구성을 간략화하여 나타낸 일례에 불과하고, 실제로는 그 용도에 따라서 다종 다양한 구성을 구비할 수 있다.
이러한 마이크로프로세서(500)는, 절연 표면을 가지는 기판 또는 절연기판 위에 접합된 결정 방위가 일정한 단결정 반도체 층(SOI 층)에 의해서 집적회로가 형성되어 있기 때문에, 처리 속도의 고속화뿐만 아니라 저소비 전력화를 도모할 수 있다.
다음에, 비접촉으로 데이터의 송수신을 하는 기능, 및 연산기능을 구비한 반도체 장치의 일례를 설명한다. 도 9는 이러한 반도체 장치의 구성예를 도시하는 블록도이다. 도 9에 도시하는 반도체 장치는 무선 통신에 의해 외부 장치와 신호의 송수신을 행하여 동작하는 컴퓨터(이하, "RF CPU"라고 함)라고 부를 수 있다.
도 9에 도시하는 바와 같이, RF CPU(511)는, 아날로그 회로부(512)와 디지털 회로부(513)를 가지고 있다. RF CPU(511)는 아날로그 회로부(512)로서, 공진용량을 가지는 공진 회로(514), 정류 회로(515), 정전압 회로(516), 리셋 회로(517), 발진 회로(518), 복조 회로(519), 변조 회로(520)를 가진다. 디지털 회로부(513)는, RF 인터페이스(521), 제어 레지스터(522), 클록 컨트롤러(523), CPU 인터페이스(524), 중앙 처리 유닛(525), 랜덤 액세스 메모리(526), 판독 전용 메모리(527)를 가진다.
RF CPU(511)의 동작의 개요는 이하와 같다. 안테나(528)가 수신한 신호는 공진 회로(514)에 의해 유도 기전력을 발생한다. 유도 기전력은, 정류 회로(515)를 거쳐 용량부(529)에 충전된다. 이 용량부(529)는 세라믹 콘덴서나 전기 이중층 콘덴서 등의 커패시터로 형성되는 것이 바람직하다. 용량부(529)는 RF CPU(511)와 일체로 형성되어 있을 필요는 없고, 별도 부품으로서 RF CPU(511)를 구성하는 절연 표면을 가지는 기판에 장착시킬 수도 있다.
리셋 회로(517)는, 디지털 회로부(513)를 리셋하여 초기화하는 신호를 생성한다. 예를 들어, 전원 전압의 상승에 지연하여 상승하는 신호를 리셋 신호로서 생성한다. 발진 회로(518)는, 정전압 회로(516)에 의해 생성되는 제어 신호에 따라, 클록 신호의 주파수와 듀티비를 변경한다. 복조 회로(519)는, 수신 신호를 복조하는 회로이고, 변조 회로(520)는, 송신하는 데이터를 변조하는 회로이다.
예를 들어, 복조 회로(519)는 로패스 필터로 형성되고, 진폭 변조(ASK) 방식의 수신 신호를, 그 진폭의 변동을 기초로 하여, 이치화(二値化)한다. 또한, 송신 데이터를 진폭 변조(ASK) 방식의 송신 신호의 진폭을 변동시켜 송신하기 때문에, 변조 회로(520)는, 공진 회로(514)의 공진점을 변화시킴으로써 통신 신호의 진폭을 변화시킨다.
클록 컨트롤러(523)는, 전원 전압 또는 중앙 처리 유닛(525)에 있어서의 소비전류에 따라 클록 신호의 주파수와 듀티비를 변경하기 위한 제어 신호를 생성한다. 전원 전압의 감시는 전원 관리 회로(530)가 행한다.
안테나(528)로부터 RF CPU(511)에 입력된 신호는 복조 회로(519)에서 복조된 후, RF 인터페이스(521)에서 제어 커맨드나 데이터 등으로 분해된다. 제어 커맨드는 제어 레지스터(522)에 격납된다. 제어 커맨드에는 판독 전용 메모리(527)에 기억되어 있는 데이터의 판독, 랜덤 액세스 메모리(526)로의 데이터의 기록, 중앙 처리 유닛(525)으로의 연산 명령 등이 포함된다.
중앙 처리 유닛(525)은, CPU 인터페이스(524)를 통하여 판독 전용 메모리(527), 랜덤 액세스 메모리(526), 제어 레지스터(522)에 액세스한다. CPU 인터페이스(524)는, 중앙 처리 유닛(525)이 요구하는 어드레스로부터, 판독 전용 메모리(527), 랜덤 액세스 메모리(526), 제어 레지스터(522)의 어느 하나에 대한 액세스 신호를 생성하는 기능을 가지고 있다.
중앙 처리 유닛(525)의 연산 방식은, 판독 전용 메모리(527)에 OS(오퍼레이팅 시스템)을 기억시켜 두고, 기동과 함께 프로그램을 판독하여 실행하는 방식을 채용할 수 있다. 또한, 전용 회로에서 연산 회로를 구성하고, 연산 처리를 하드웨어적으로 처리하는 방식을 채용할 수도 있다. 하드웨어와 소프트웨어를 병용하는 방식에서는, 전용의 연산회로에서 일부의 처리를 하고, 프로그램을 사용하여, 나머 지의 연산을 중앙 처리 유닛(225)이 실행하는 방식을 적용할 수 있다.
이러한 RF CPU(511)는, 절연 표면을 가지는 기판 또는 절연기판 위에 접합된 결정 방위가 일정한 반도체 층에 의해서 집적 회로가 형성되어 있기 때문에, 처리 속도의 고속화뿐만 아니라 저소비 전력화를 도모할 수 있다. 그것에 의해, 전력을 공급하는 용량부(529)를 소형화하여도 장시간의 동작이 보증된다.
(실시형태 4)
본 실시형태에서는, 고성능, 또 높은 신뢰성을 부여하는 것을 목적으로 한 반도체 장치의 일례로서 표시 장치에 대해서 도 10 내지 도 13c를 사용하여 설명한다.
SOI 기판의 지지 기판에 표시 패널을 제조하는 마더 유리라고 불리는 대면적 유리기판을 사용할 수 있다. 도 10은 지지 기판(107)에 마더 유리를 사용한 SOI 기판의 정면도이다.
1장의 마더 유리(551)에는 복수의 반도체 웨이퍼로부터 분리된 반도체 층(552)이 접합되어 있다. 마더 유리(551)로부터 복수의 표시 패널을 꺼내기 위해서, 반도체 층(552)을 표시 패널의 형성 영역(581)내에 접합하는 것이 바람직하다. 표시 패널은, 주사선 구동회로, 신호선 구동회로, 화소부를 가진다. 그 때문에 표시 패널의 형성 영역(581)에 있어서, 이들이 형성되는 영역(주사선 구동회로 형성 영역(582), 신호선 구동회로 형성 영역(583), 화소 형성 영역(584))에, 반도체 층(552)을 접합한다.
도 11a 및 도 11b는 도 10에 도시하는 SOI 기판을 사용하여 제작된 액정 표 시 장치를 설명하기 위한 도면이다. 도 11a는 액정 표시 장치의 화소의 평면도이고, 도 11b는 J-K 절단선에 의한 도 11a의 단면도이다.
도 11a에 있어서, 반도체 층(321)은, 마더 유리에 접합된 반도체 층(552)으로 형성된 층이고, 화소의 TFT를 구성한다. 여기서는, SOI 기판에는 실시형태 1의 방법으로 제작된 SOI 기판이 사용되고 있다. 도 11b에 도시하는 바와 같이, 지지 기판(307) 위에, 절연층(302), 제 2 절연층(304), 반도체 층이 적층된 기판이 사용된다. 지지 기판(307)은 분할된 마더 유리(551)이다. 도 11a에 도시하는 바와 같이, 화소는 반도체 층(321), 반도체 층(321)과 교차하는 주사선(322), 주사선(322)과 교차하는 신호선(323), 화소 전극(324), 반도체 층(321)을 전기적으로 접속하는 전극(328)을 가진다.
도 11b에 도시하는 바와 같이, 화소의 TFT(325)는 제 2 절연층 위에 형성된다. TFT(325)의 게이트 전극은 주사선(322)에 포함되고, 소스 전극 또는 드레인 전극은 신호선(323)에 포함된다. 층간 절연막(327) 위에는 신호선(323), 화소 전극(324) 및, 전극(328)이 형성된다. 층간 절연막(327) 위에는 주상 스페이서(329)가 형성되고, 신호선(323), 화소 전극(324), 전극(328) 및 주상 스페이서(329)를 덮어 배향막(330)이 형성된다. 대향 기판(332)에는 대향 전극(333), 대향 전극(333)을 덮는 배향막(334)이 형성된다. 주상 스페이서(329)는, 지지 기판(307)과 대향 기판(332)의 빈틈을 유지하기 위해서 형성된다. 주상 스페이서(329)에 의해서 형성되는 공극(空隙)에 액정층(335)이 형성된다. 반도체 층(321)과 신호선(323) 및 전극(328)과의 접속부는, 콘택트 홀의 형성에 의해서 층간 절연막(327) 에 단차가 생기기 때문에, 이 단차로 액정층(335)의 액정의 배향이 흐트러진다. 그 때문에, 이 단차부에 주상 스페이서(329)를 형성하고, 액정의 배향의 흐트러짐을 방지한다.
다음에, 일렉트로루미네선스 표시장치(이하, EL 표시장치라고 함)에 대해서, 설명한다. 도 12a 및 도 12b는 도 10에 도시하는 SOI 기판을 사용하여 제작된 EL 표시장치를 설명하기 위한 도면이다. 도 12a는 EL 표시장치의 화소의 평면도이고, 도 12b는, 화소의 단면도이다.
도 12a는 단결정 반도체 층에 의하여 화소부의 트랜지스터가 형성되는 일렉트로루미네선스 표시장치의 일례를 도시한다. 도 12a는 화소의 평면을 도시하고, 화소에는 TFT로 이루어지는 선택용 트랜지스터(401), 및 표시 제어용 트랜지스터(402)가 형성된다. 도 12b는, 표시 제어용 트랜지스터(402)를 포함한 주요부를 도시하는 단면도이다.
선택용 트랜지스터(401)의 반도체 층(403), 표시 제어용 트랜지스터(402)의 반도체 층(404)은, 도 10의 SOI 기판의 반도체 층(552)을 가공하여 형성된 층이다. 화소는, 주사선(405), 신호선(406), 및 전류 공급선(407), 화소 전극(408)을 포함한다. EL 표시장치는, 일렉트로루미네선스 재료를 포함하여 형성되는 층(EL 층)이 한 쌍의 전극간에 낀 구조의 발광 소자가 각 화소에 형성되어 있다. 발광 소자의 한쪽의 전극이 화소 전극(408)이다.
선택용 트랜지스터(401)에 있어서, 게이트 전극은 주사선(405)에 포함되고, 소스 전극 또는 드레인 전극의 한쪽은 신호선(406)에 포함되고, 다른 쪽은 전 극(411)으로서 형성되어 있다. 표시 제어용 트랜지스터(402)는, 게이트 전극(412)이 전극(411)과 전기적으로 접속되고, 소스 전극 또는 드레인 전극의 한쪽은, 화소 전극(408)에 전기적으로 접속되는 전극(413)으로서 형성되고, 다른 쪽은 전류 공급선(407)에 포함된다.
또한, SOI 기판에는 실시형태 3의 방법으로 제작한 기판이 사용된다. 도 11b와 마찬가지로, 지지 기판(107) 위에 제 1 절연층(422), 제 2 절연층(423), 반도체 층(404)이 적층된다. 지지 기판(107)은 분할된 마더 유리(551)이다.
도 12b에 도시하는 바와 같이, 표시 제어용 트랜지스터(402)의 게이트 전극(412)을 덮고, 층간 절연막(427)이 형성된다. 층간 절연막(427) 위에, 신호선(406), 전류 공급선(407), 전극(411, 413) 등이 형성된다. 또한, 층간 절연막(427) 위에는 전극(413)에 전기적으로 접속되어 있는 화소 전극(408)이 형성된다. 화소 전극(408)은 주변부가 절연성의 격벽층(428)으로 둘러싸여 있다. 화소 전극(408) 위에는 EL 층(429)이 형성되고, EL 층(429) 위에는 대향 전극(430)이 형성된다. 보강판으로서 대향 기판(431)이 형성되어 있고, 대향 기판(431)은 수지층(432)에 의해 지지 기판(107)에 고정된다. EL 표시장치의 화소부에는 도 12a 및 도 12b에 도시하는 화소가 매트릭스 형상으로 배열된다.
EL 표시장치의 계조의 제어는, 발광 소자의 휘도를 전류로 제어하는 전류 구동 방식과, 전압으로 그 휘도를 제어하는 전압 구동 방식이 있지만, 전류 구동 방식은, 화소마다에 트랜지스터의 특성 값의 차가 큰 경우, 채용하는 것은 어렵고, 그것을 위해서는 특성의 격차를 보정하는 보정 회로가 필요하게 된다. 본 발명의 SOI 기판을 사용함으로써, 선택용 트랜지스터(401) 및 표시 제어용 트랜지스터(402)는 화소마다 특성의 격차가 없기 때문에, 전류 구동 방식을 채용할 수 있다.
도 11a 및 도 11b, 및 도 12a 및 도 12b에 도시하는 바와 같이, 표시 장치를 제조하는 마더 유리로 SOI 기판을 제작하고, 이 SOI 기판으로부터 표시 장치를 제작할 수 있다. 또한, 이 SOI 기판에는 도 8 및 도 9에서 설명한 바와 같은 마이크로프로세서도 형성할 수 있기 때문에, 표시 장치 내에 컴퓨터의 기능 탑재할 수도 있다. 또한 비접촉으로 데이터의 입출력을 가능하게 한 표시 장치를 제작할 수도 있다.
즉, 본 발명에 따른 SOI 기판을 사용함으로써, 다양한 전기 기구를 구성할 수 있다. 전기 기구로서는, 비디오카메라, 디지털 카메라 등의 카메라, 네비게이션 시스템, 음향 재생장치(카 오디오, 오디오 콤포넌트 등), 컴퓨터, 게임 기기, 휴대 정보 단말(모바일 컴퓨터, 휴대 전화, 휴대형 게임기 또는 전자 서적 등), 기록 매체를 구비한 화상 재생 장치(구체적으로는 DVD(digital versatile disc) 등의 기록매체를 재생하고 그 화상을 표시할 수 있는 표시장치를 구비한 장치) 등이 포함된다.
도 13a 내지 도 13c를 사용하여, 전기 기구의 구체적인 형태를 설명한다. 도 13a는 휴대 전화기(901)의 일례를 도시하는 외관도이다. 이 휴대 전화기(901)는, 표시부(902), 조작 스위치(903) 등을 포함하여 구성된다. 표시부(902)에, 도 11a 및 도 11b에서 설명한 액정 표시 장치 또는 도 12a 및 도 12b에서 설명한 EL 표시장치를 적용함으로써, 표시 불균일이 적고 화질이 뛰어난 표시부(902)로 할 수 있다. 휴대 전화기(901)에 포함되는 마이크로프로세서나 메모리 등에도, 본 발명의 SOI 기판으로 형성된 반도체 장치를 적용할 수 있다.
또한, 도 13b는 디지털 플레이어(911)의 구성예를 도시하는 외관도이다. 디지털 플레이어(911)는, 표시부(912), 조작부(913), 이어폰(914) 등을 포함한다. 이어폰(914) 대신에 헤드폰이나 무선식 이어폰을 사용할 수 있다. 표시부(912)에, 도 11a 및 도 11b에서 설명한 액정 표시 장치 또는 도 12a 및 도 12b에서 설명한 EL 표시장치를 적용함으로써, 화면 사이즈가 0.3인치로부터 2인치 정도인 경우라도, 고정세의 화상 및 다량의 문자정보를 표시할 수 있다. 또한, 디지털 플레이어(911)에 포함되는, 음악 정보를 기억하는 메모리부나, 마이크로프로세서도, 본 발명의 따른 SOI 기판으로 형성된 반도체 장치를 적용할 수 있다.
또한, 도 13c는 전자 서적(921)의 외관도이다. 이 전자 서적(921)은, 표시부(922), 조작 스위치(923)를 포함한다. 전자 서적(921)에, 모뎀이 내장되어도 좋고, 도 9의 RFCPU를 내장시킴으로써, 무선으로 정보를 송수신할 수 있는 구성으로 하여도 좋다. 표시부(922)에는 도 11a 및 도 11b에서 설명한 액정 표시 장치, 또는 도 12a 및 도 12b에서 설명한 EL 표시장치를 적용함으로써, 고화질의 표시를 할 수 있다. 전자 서적(921)은 정보를 기억하는 메모리부나, 전자 서적(921)을 기능시키는 마이크로프로세서에, 본 발명의 SOI 기판으로 형성된 반도체 장치를 적용할 수 있다.
(실시형태 5)
본 발명에 따라 형성되는 표시 소자를 가지는 반도체 장치에 의하여, 텔레비전 장치를 완성시킬 수 있다. 고성능이며, 또 고신뢰성을 부여하는 것을 목적으로 한 텔레비전 장치의 예를 설명한다.
도 14는 텔레비전 장치(액정 텔레비전 장치, 또는 EL 텔레비전 장치 등)의 주요한 구성을 도시하는 블록도를 도시한다.
그 외의 외부 회로의 구성으로서, 영상 신호의 입력 측에서는, 튜너(1904)에서 수신한 신호 중, 영상 신호를 증폭하는 영상 신호 증폭 회로(1905)와, 거기로부터 출력되는 신호를 적색, 녹색, 청색의 각 색깔에 대응한 색 신호로 변환하는 영상 신호 처리 회로(1906)와, 그 영상 신호를 드라이버 IC의 입력 사양으로 변환하기 위한 컨트롤 회로(1907) 등으로 이루어진다. 컨트롤 회로(1907)는, 주사선 측과 신호선 측에 각각 신호를 출력한다. 디지털 구동하는 경우에는, 신호선 측에 신호 분할 회로(1908)를 형성하고, 입력 디지털 신호를 m개로 분할하여 공급하는 구성으로 하여도 좋다.
튜너(1904)에서 수신한 신호 중, 음성 신호는, 음성 신호 증폭 회로(1909)에 송신되고, 그 출력은 음성 신호 처리 회로(1910)를 거쳐 스피커(1913)에 공급된다. 제어 회로(1911)는 수신국(수신 주파수)이나 음량의 제어 정보를 입력부(1912)로부터 받고, 튜너(1904)나 음성 신호 처리 회로(1910)에 신호를 송출한다.
표시 모듈을, 도 15a 및 도 15b에 도시하는 바와 같이, 하우징에 내장함으로써, 텔레비전 장치를 완성시킬 수 있다. FPC까지 설치된 표시 패널을 일반적으로는 EL 표시 모듈이라고 한다. 따라서 EL 표시 모듈을 사용하면, EL 텔레비전 장치 를 완성시킬 수 있고, 액정 표시 모듈을 사용하면, EL 텔레비전 장치를 완성시킬 수 있다. 표시 모듈에 의하여 주화면(2003)이 형성되고, 그 외의 부속 설비로서 스피커부(2009), 조작 스위치 등이 구비된다. 이와 같이, 본 발명에 의하여 텔레비전 장치를 완성시킬 수 있다.
또한, 위상차판이나 편광판을 사용하여, 외부로부터 입사하는 빛의 반사광을 차단하도록 하여도 좋다. 또한 상면 방사형의 반도체 장치라면, 격벽이 되는 절연층을 착색하여 블랙 매트릭스로서 사용하여도 좋다. 이 격벽은 액적 토출법 등에 의해서도 형성할 수 있고, 안료계의 흑색 수지나, 폴리이미드 등의 수지 재료에, 카본 블랙 등을 혼합시켜도 좋고, 그 적층이라도 좋다. 액적 토출법에 의하여, 다른 재료를 같은 영역에 복수회 토출하여, 격벽을 형성하여도 좋다. 위상차판으로서는 1/4파장판과 1/2파장판을 사용하여, 빛을 제어할 수 있도록 설계하면 좋다. 구성으로서는 TFT 소자 기판 측으로부터 순차로, 발광소자, 밀봉 기판(밀봉재), 위상차판(1/4파장판, 1/2파장판), 편광판이라는 구성이 되고, 발광 소자로부터 방사된 빛은, 이들을 통과하여 편광판 측으로부터 외부로 방사된다. 이 위상차판이나 편광판은 빛이 방사되는 측에 설치하면 좋고, 양면 방사되는 양면 방사형의 반도체 장치라면 양쪽에 설치할 수도 있다. 또한, 편광판의 외측에 반사 방지막을 가져도 좋다. 그렇게 함으로써, 보다 고정세하고 정밀한 화상을 표시할 수 있다.
도 15a에 도시하는 바와 같이, 케이스(2001)에 표시 소자를 이용한 표시용 패널(2002)이 내장되고, 수신기(2005)에 의하여 일반적인 텔레비전 방송의 수신을 비롯하여, 모뎀(2004)을 통하여 유선 또는 무선에 의한 통신 네트워크에 접속함으 로써, 1방향(송신자로부터 수신자) 또는 쌍방향(송신자와 수신자간, 또는 수신자간끼리)의 정보 통신을 행할 수도 있다. 텔레비전 장치의 조작은, 케이스에 내장된 스위치 또는 별도의 리모트 컨트롤 조작기(2006)에 의하여 행할 수 있고, 이 리모트 컨트롤 조작기(2006)에도 출력하는 정보를 표시하는 표시부(2007)가 형성되어도 좋다.
또한, 텔레비전 장치에도, 주화면(2003) 이외에 서브 화면(2008)을 제 2 표시용 패널로 형성하고, 채널이나 음량 등을 표시하는 구성이 부가되어도 좋다. 이 구성에 있어서, 주화면(2003)을 시야각이 우수한 EL 표시용 패널로 형성하고, 서브화면(2008)을 저소비 전력으로 표시할 수 있는 액정 표시용 패널로 형성하여도 좋다. 또한, 저소비 전력화를 우선시키기 위해서는, 주화면(2003)을 액정 표시용 패널로 형성하고, 서브 화면(2008)을 EL 표시용 패널로 형성하고, 서브 화면(2008)은 점멸할 수 있는 구성으로 하여도 좋다. 본 발명을 사용하면, 상술한 바와 같은 대형 기판을 사용하여, 많은 TFT나 전자 부품을 사용하여도, 고성능이며 또 신뢰성이 높은 반도체 장치로 생산성 좋게 제작할 수 있다.
도 15b는 예를 들어, 20인치 내지 80인치의 대형 표시부를 가지는 텔레비전 장치이며, 하우징(2010), 조작부인 키보드부(2012), 표시부(2011), 스피커부(2013) 등을 포함한다. 본 발명은, 표시부(2011)의 제작에 적용된다. 도 15b의 표시부는, 만곡될 수 있는 물질을 사용하기 때문에, 표시부가 만곡된 텔레비전 장치가 된다. 상술한 바와 같이 표시부의 형상을 자유롭게 설계할 수 있기 때문에, 원하는 형상의 텔레비전 장치를 제작할 수 있다.
본 발명에 의하여, 표시 기능을 가지는 고성능 및 고신뢰성의 반도체 장치를, 생산성 좋게 제작할 수 있다. 따라서, 고성능, 고신뢰성의 텔레비전 장치를 생산성 좋게 제작할 수 있다.
물론, 본 발명은 텔레비전 장치에 한정되지 않고, 퍼스널 컴퓨터의 모니터를 비롯하여, 철도역이나 공항 등의 정보 표시반이나, 가두의 광고 표시반 등 대면적의 표시 매체로서도 다양한 용도에 적용할 수 있다.
이상과 같이, 본 발명의 적용 범위는 극히 넓고, 모든 분야의 전자 기기나 정보 표시 수단으로 사용할 수 있다.
[실시예 1]
이하에 있어서, 본 발명에 관하여 실시예에 기초하여 더욱 상세하게 설명한다. 본 발명은 이 실시예에 의해서 조금도 한정되지 않으며, 특허청구범위에 의해서 특정되는 것은 말할 필요도 없다. 본 실시예에서는, SOI 기판의 반도체 층의 표면 거칠기에 대해서 설명한다.
도 16a 내지 도 16d를 사용하여, 본 실시예의 SOI 기판의 제작 방법을 설명한다. 도 16a 내지 도 16d에 도시하는 제작 방법은, 실시형태 1에서 설명한 제작 방법에 대응한다.
반도체 웨이퍼로서, 단결정 실리콘 기판을 준비한다. 단결정 실리콘 기판은 5인치의 p형 실리콘 기판이고, 그 면 방위는 (100)이며, 그 측면 방위는 <110>이다. 이하, 단결정 실리콘 기판을 "c-Si 기판(601)"으로 표기한다.
c-Si 기판(601)을 순수로 세정하고, 건조한다. 다음에, 플라즈마 CVD 장치 를 사용하여, c-Si 기판(601) 위에 산화질화실리콘 층(602a)을 형성하고, 산화질화실리콘 층(602a) 위에 질화산화실리콘 층(602b)을 형성한다(도 16a 참조).
평행 평판형 플라즈마 CVD 장치를 사용하여, c-Si 기판(601)을 대기에 노출시키지 않고 산화질화실리콘 층(602a), 질화산화실리콘 층(602b)을 연속적으로 형성한다. 그 때의 성막 조건은 이하와 같다. 여기서는, 산화질화실리콘 층(602a)의 성막 전에, 60초간, 불산으로 세정하고, c-Si 기판(601)의 산화막을 제거하는 공정을 행한다.
<산화질화실리콘 층(602a)>
·두께 50nm
·가스의 종류(유량)
SiH4(4sccm)
N2O(800sccm)
·기판 온도 400℃
·압력 40Pa
·RF 주파수 27MHz
·RF 파워 50W
·전극간 거리 15mm
·전극 면적 615.75cm2
<질화산화실리콘 층(602b)>
·두께 50nm
·가스의 종류(유량)
SiH4(10sccm)
NH3(100sccm)
N2O(20sccm)
H2(400sccm)
·기판 온도 300℃
·압력 40Pa
·RF 주파수 27MHz
·RF 파워 50W
·전극간 거리 30mm
·전극 면적 615.75cm2
다음에, 도 16b에 도시하는 바와 같이, 이온 도핑 장치를 사용하여, 수소 이온을 c-Si 기판(601)에 조사하고, 손상층(603)을 형성한다. 소스 가스로는 100% 수소 가스를 사용하여, 이온화된 수소를 질량 분리하지 않고, 전계에서 가속하여 c-Si 기판(601)에 조사한다. 상세한 조건은 다음과 같다.
·소스 가스 H2
·RF 파워 100W
·가속 전압 40kV
·도즈량 2.0×1016ions/cm2
이온 도핑 장치에 있어서, 수소 가스로부터 H+, H2 +, H3 +와 같은 3종류의 이온종이 생성되고, 이들의 모든 이온종을 c-Si 기판(601)에 도핑한다. 수소 가스로부터 발생된 이온종 중, 80% 정도가 H3 +이다.
손상층(603)을 형성한 후, c-Si 기판(601)을 순수로 세정하고, 질화산화실리콘 층(602b) 위에 플라즈마 CVD 장치를 사용하여, 두께 50nm의 산화실리콘 막(604)을 형성한다(도 16c 참조). 산화실리콘 막(604)의 소스 가스로는 규산에틸(TEOS; 화학식(Si(OC2H5)4))과 산소를 사용하였다. 산화실리콘 막(604)의 성막 조건은 다음과 같다.
<산화실리콘 막(604)>
·두께 50nm
·가스의 종류(유량)
TEOS(15sccm)
O2(750sccm)
·기판 온도 300℃
·압력 100Pa
·RF 주파수 27MHz
·RF 파워 300W
·전극간 거리 14mm
·전극 면적 615.75cm2
유리 기판(607)을 준비한다(도 16d 참조). 유리 기판(607)에는 아사히글래스사 제조의 알루미노규산염 유리 기판(제품명 "AN100")을 사용한다. 유리 기판(607) 및 산화실리콘 막(604)이 형성된 c-Si 기판(601)을 세정한다. 세정처리로서, 순수중에서 초음파 세정을 한 후, 오존을 포함하는 순수에서의 처리를 한다.
다음에, 도 17a에 도시하는 바와 같이, 유리 기판(607)과 c-Si 기판(601)을 밀접(密接)시킴으로써, 유리 기판(607)과 산화실리콘 막(604)을 접합시킨다. 이 공정에 의해, 유리 기판(607)과 c-Si 기판(601)이 접합된다. 이 공정은 가열 처리를 동반하지 않는, 상온에서의 처리이다.
다음에, 확산 노(爐)에 있어서 가열 처리를 하여, 도 17b에 도시하는 바와 같이, 손상층(603)에 있어서 분리한다. 우선, 200℃에서 2시간 가열을 하고, 다음에, 가열 온도를 600℃로 상승하고, 2시간 더 가열한다. 이 일련의 가열 처리에 의해서, c-Si 기판(601)에는 손상층(603)에 있어서 균열이 생겨, c-Si 기판(601)이 분리한다. 이 공정에서, 600℃ 이상에서 c-Si 기판(601)을 가열함으로써, 분리한 후의 실리콘 층의 결정성을 단결정 반도체 기판의 결정성에 보다 가까워질 수 있다.
가열 처리가 종료하면, 확산 노로부터 유리 기판(607)과 c-Si 기판(601)을 꺼낸다. 가열 처리에 의해서, 유리 기판(607)과 c-Si 기판(601)은 분리할 수 있는 상태로 되어 있기 때문에, c-Si 기판(601)을 제거하면, c-Si 기판(601)으로부터 분리된 실리콘 층(608)이 유리 기판(607)에 접합되는 SOI 기판이 형성된다.
SOI 기판은, 유리 기판(607) 위에, 산화실리콘 막(604), 질화산화실리콘 막(602b), 산화질화실리콘 막(602a), 실리콘 층(608)이 순차로 적층된 구조를 가진다. 본 실시예에서는, 실리콘 층(608)의 두께는 120nm 정도이다.
다음에, 도 17c에 도시하는 바와 같이, SOI 기판의 실리콘 층(608)의 표면에 대해서 웨트 에칭을 행한다. 실리콘 층(608)에 대해서 웨트 에칭을 행함으로써, 실리콘 층(609)의 막 두께를 95nm로 한다. 실리콘 층(608)의 에칭 조건은 이하와 같다.
·에칭 액(wt%) TMAH(0.034wt%)
·처리 온도 30℃
다음에, 도 18a에 도시하는 바와 같이, SOI 기판의 실리콘 층(609)에 레이저빔(606)을 조사하고, 실리콘 층(610)을 가지는 SOI 기판을 형성한다. 도 18b의 실리콘 층(610)은 레이저 빔(606)의 조사한 후의 실리콘 층(609)에 대응한다.
그리고, 실리콘 층(610)을 에칭하여, 그 두께를 60nm 이하로 얇게 한다. 이상의 공정에서, 도 18c에 도시하는 SOI 기판이 형성된다.
도 18a의 레이저 빔의 조사하기 위해서 사용한 레이저의 사양은 다음과 같다.
<레이저의 사양>
XeCl 엑시머 레이저
파장 308nm
펄스 폭 25nsec
반복 주파수 30Hz
레이저 빔(606)은 실린드리컬 렌즈 등을 포함한 광학계에 의해, 빔 스폿이 선형의 선형 빔으로 한다. 레이저 빔(606)에 대하여 유리 기판(607)을 상대적으로 이동하면서, 레이저 빔(606)을 조사하였다. 이 때, 레이저 빔(606)의 주사 속도는, 1.0mm/sec로 하고, 같은 영역에 12숏, 레이저 빔(606)이 조사되도록 한다.
또한, 레이저 빔(606)의 분위기는 대기 분위기 또는 질소 분위기로 한다. 본 실시예에서는, 질소 분위기는, 대기중의 레이저 빔(606)을 조사하면서, 질소 가스를 피조사면으로 살포함으로써 형성한다.
레이저 빔(606)의 에너지 밀도를 약 540mJ/cm2 내지 700mJ/cm2의 범위로 행한다.
본 발명자들은, 웨트 에칭을 행한 후의 레이저 빔(606)의 조사에 의한 실리콘 층의 표면 거칠기에 대해서 측정을 행한다. 또한, 레이저 빔(606)을 조사한 후에 드라이 에칭 또는 웨트 에칭을 행하는 것에 의한 실리콘 층의 표면 거칠기에 대해서 측정을 한다.
실리콘 층의 표면의 거칠기, 및 그 결정성의 분석에는, 예를 들어, 광학현미경, 원자간력 현미경(AFM; Atomic Force Microscope), 주사 전자 현미경(SEM; Scanning Electron Microscope)에 의한 관찰, 전자 후방 산란 회절상(EBSP; Electron Back Scatter Diffraction Pattern)의 관찰, 및 라만 분광 측정 등을 사 용할 수 있다.
본 실시예에 있어서는, 실리콘 층(611)의 표면 거칠기의 분석에 대해서는, 원자간력 현미경(AFM; Atomic Force Microscope)을 사용하여 실리콘 층의 평균면 거칠기(Ra), 자승(自乘) 평균면 거칠기(RMS), 꼭대기와 골의 최대 고저차(高低差)(P-V)를 측정하였다.
여기서, 평균면 거칠기(Ra)란, JISB0601:2001(ISO4287:1997)로 정의되는 중심선 평균 거칠기(Ra)를 측정면에 대해서 적용할 수 있도록 3차원으로 확장한 것이다. 기준면으로부터 지정면까지의 편차의 절대값을 평균한 값으로 표현할 수 있고, 다음 수식으로 나타낼 수 있다.
Figure 112008070278411-PAT00003
또한, 측정면이란, 모든 측정 데이터가 나타내는 면이며, 다음 수식으로 나타낸다.
Figure 112008070278411-PAT00004
또한, 지정면이란, 거칠기 계측의 대상이 되는 면이며, 좌표(X1, Y1), (X1, Y2), (X2, Y1), (X2, Y2)로 나타내어지는 4점으로 둘러싸이는 직사각형의 영역으로 하고, 지정면이 이상적으로 평탄하다고 가정한 경우의 면적을 S0로 한다. 또한, S0 는 다음 수식으로 구할 수 있다.
Figure 112008070278411-PAT00005
또한, 기준면이란, 지정면의 높이의 평균값을 Z0로 할 때, Z=Z0로 나타내어지는 평면이다. 기준면은 XY평면과 평행으로 된다. 또한, Z0는 다음 수식으로 구할 수 있다.
Figure 112008070278411-PAT00006
자승 평균 거칠기(RMS)란, 단면 곡선에 대한 RMS를 측정면에 대해서 적용할 수 있도록, Ra와 마찬가지로 3차원으로 확장한 것이다. 기준면으로부터 지정면까지의 편차의 자승을 평균한 값의 제곱근으로 표현할 수 있고, 다음 수식으로 나타낸다.
Figure 112008070278411-PAT00007
꼭대기와 골의 최대 고저차(P-V)란, 지정면에 있어서 가장 높은 꼭대기의 표고(標高) Zmax와, 가장 낮은 골의 밑바닥의 표고 Zmin의 차이로 표현할 수 있고, 다음 수식으로 나타낼 수 있다.
Figure 112008070278411-PAT00008
여기서 말하는 꼭대기와 골의 밑바닥이란, JISB0601:2001(ISO4287:1997)로 정의되는 "꼭대기"와 "골의 밑바닥"을 3차원으로 확장한 것이며, 꼭대기란 지정면의 산에 있어서 가장 표고가 높은 곳, 골의 밑바닥이란 지정면에 있어서 가장 표고가 낮은 곳으로 표현된다.
본 실시예에 있어서의 평균면 거칠기(Ra), 자승 평균면 거칠기(RMS), 꼭대기와 골의 최대 고저차(P-V)의 측정 조건을 이하에 나타낸다.
·원자간력 현미경(AFM): 주사형 탐침(探針) 현미경SPI3800N/SPA500(Seiko Instruments Inc. 제)
·측정 모드: 다이내믹 포스 모드(DFM 모드)
·캔틸레버(cantilever): SI-DF40(실리콘 제 스프링 정수 42N/m, 공진 주파수 250kHz 내지 390kHz, 탐침의 선단 R≤10nm)
·주사 속도: 1.0Hz
·측정 면적: 10×10㎛
·측정 점수: 256×256점
또한, DFM 모드란, 어느 주파수(캔틸레버 고유한 주파수)로 캔틸레버를 공진시킨 상태로, 레버의 진동진폭이 일정하게 되도록 탐침과 시료의 거리를 제어하면서, 표면 형상을 측정하는 측정 모드이다. 이 DFM 모드는 시료의 표면에 비접촉으로 측정하기 때문에, 시료의 표면을 손상시키지 않고, 원래의 형상을 유지한 채로 측정할 수 있다.
본 실시예에 있어서는, 실리콘 층의 표면 거칠기의 측정은, (A)c-Si 기판을 분리한 후(미처리)의 실리콘 층, (B)웨트 에칭 처리한 후의 실리콘 층, (C)레이저 조사한 후의 실리콘 층, (D)웨트 에칭 처리한 후에 레이저 빔을 조사한 실리콘 층, (E)웨트 에칭 처리한 후에 레이저 빔을 조사하고 드라이 에칭 처리를 행한 실리콘 층, (F)웨트 에칭 처리한 후에 레이저 빔을 조사하고 웨트 에칭 처리를 행한 실리콘 층에 대해서 상기 조건에 의하여 행하고, 3차원 표면 형상의 상(像)을 얻는다. 이 얻어진 측정 화상의 기판 단면의 곡률을 고려하고, 부속(附屬)의 소프트 웨어에 의하여 화상의 모든 데이터로부터 최소 2승법(最小二乘法)에 의하여 1차 평면을 구하여 피팅(fitting)하고, 면내의 경사를 보정하는 1차 경사 보정을 행하고, 계속해서 마찬가지로 2차 곡선을 보정하는 2차 경사 보정을 행한 후, 부속의 소프트 웨어에 의하여 표면 거칠기 해석을 행하여 평균면 거칠기(Ra), 자승 평균면 거칠기(RMS), 꼭대기와 골의 최대 고저차(P-V)를 각각 산출하였다.
도 19a 내지 도 19f는 AFM에 의한 관찰 결과를 도시한다. 도 19d에 웨트 에칭 처리를 한 후에 레이저 빔 조사를 행한 실리콘 층의 표면의 관찰상을 도시한다. 또한, 웨트 에칭 처리를 한 후에 레이저 빔을 조사함으로써 생기는 효과를 확인하기 위해서, 도 19a에 c-Si 기판을 분리한 후(미처리)의 실리콘 층의 표면의 관찰상, 도 19b에 웨트 에칭 처리를 한 후의 실리콘 층의 표면의 관찰상, 도 19c에 레이저 조사한 후의 표면의 관찰상을 도시한다. 또한, 도 19e는, 웨트 에칭 처리를 한 후에 레이저 빔을 조사하고, 또 드라이 에칭 처리를 행한 실리콘 층의 표면의 관찰상이며, 도 19f는 웨트 에칭 처리를 한 후에 레이저 빔을 조사하고, 또 웨트 에칭 처리를 행한 실리콘 층의 표면의 관찰상이다. 또한, 도 19a 내지 도 19f는, 도 20a 내지 도 20f의 조감도(鳥瞰圖)에 대응한다. 또한, 도 19a의 실리콘 층의 표면의 관찰상 및 도 20a의 조감도는, 상이 가로측에 흐르지만, 평균면 거칠기(Ra), 자승 평균면 거칠기(RMS), 및 꼭대기와 골의 최대 고저차(高低差)(P-V)의 정의식에 의하면, 표면 거칠기 해석에는 영향은 없다.
도 19a 내지 도 19f의 DFM상을 기초로 하여 계산된 표면 거칠기를 표 1에 도시한다.
Figure 112008070278411-PAT00009
도 20a에 도시하는 미처리의 실리콘 층의 조감도는, 분리 시의 형상을 유지하기 때문에, 실리콘 층의 표면은 급준한 돌기 형상으로 된다. 그래서, 실리콘 층에 웨트 에칭을 행하면, 실리콘 층 표면의 결정 결함이나 분리 시의 대미지를 제거할 수 있기 때문에, 도 20b에 도시하는 바와 같이, 표면적이 큰 급준한 돌기를 매끄럽게 할 수 있다. 그러나, 실리콘 층 중의 결정 결함은 제거되지 않기 때문에, 실리콘 층의 결정성은 회복되지 않는다. 또한, 실리콘 층에 대해서 레이저 빔을 조사하면, 실리콘 층 중의 결정성을 회복할 수 있지만, 도 20c에 도시하는 바와 같이, 반도체 층 표면의 결정 결함이나 분리 시의 대미지가 반도체 층 중에 도입되기 때문에, 실리콘 층 중에 결정 결함이 남는다. 그래서, 웨트 에칭 처리를 행함으로써, 반도체 층 표면의 결정 결함이나 분리 시의 대미지를 제거하고, 그 결정 결함이나 분리 시의 대미지가 제거된 실리콘 층에 레이저 빔을 조사함으로써, 평탄화되고, 결정성이 회복된 실리콘 층을 얻을 수 있다.
또한, 표 1에 나타내는, 미처리의 실리콘 층의 Ra는 5nm이상이고, RMS는 7nm 이상이지만, 웨트 에칭 처리를 행한 후, 레이저 빔이 조사된 실리콘 층에서는, Ra가 0.5nm 정도로 감소하고, RMS는 0.8nm 정도로 감소한다. 또한, 웨트 에칭을 행한 후에 레이저 어닐링을 행한 경우는, 레이저 어닐링만을 행한 경우보다 Ra와 RMS가 감소한다. 따라서, 이러한 평탄성을 가지는 실리콘 층을 박막화함으로써, 박막화시킨 단결정 실리콘 층의 특징을 발휘한 고성능의 트랜지스터를 제작할 수 있게 된다.
이상, 표 1, 도 19a 내지 도 19f 및 도 20a 내지 도 20f에 의하여, 웨트 에칭 처리를 한 후에 레이저 빔을 조사함으로써 단결정 실리콘 기판으로부터 박리된 실리콘 층의 평탄화의 향상이 실현될 수 있는 것을 알 수 있었다.
도 1a 내지 도 1d는 본 발명에 따른 SOI 기판의 제조 방법을 설명하는 도면.
도 2a 내지 도 2c는 본 발명에 따른 SOI 기판의 제조 방법을 설명하는 도면.
도 3a 내지 도 3c는 본 발명에 따른 SOI 기판의 제조 방법을 설명하는 도면.
도 4a 내지 도 4d는 본 발명에 따른 SOI 기판의 제조 방법을 설명하는 도면.
도 5는 본 발명에 따른 SOI 기판의 제조 방법을 설명하는 도면.
도 6a 내지 도 6e는 본 발명에 따른 반도체 장치의 제작 방법을 설명하는 도면.
도 7a 내지 도 7d는 본 발명에 따른 반도체 장치의 제작 방법을 설명하는 도면.
도 8은 SOI 기판에 의하여 얻어지는 마이크로 프로세서의 구성을 도시하는 블록도.
도 9는 SOI 기판에 의하여 얻어지는 RFCPU의 구성을 도시하는 블록도.
도 10은 지지 기판에 마더 유리를 사용한 SOI 기판의 정면도(正面圖).
도 11a는 액정 표시 장치의 화소의 평면도 및 도 11b는 J-K 절단선에 의한 도 11a의 단면도.
도 12a는 일렉트로 루미네선스 표시 장치의 화소의 평면도 및 도 12b는 J-K 절단선에 의한 도 12a의 단면도.
도 13a 내지 도 13c는 본 발명이 적용되는 전자 기기를 도시하는 도면.
도 14는 본 발명이 적용되는 전자 기기의 주요한 구성을 도시하는 블록도.
도 15a 및 도 15b는 본 발명이 적용되는 전자 기기를 도시하는 도면.
도 16a 내지 도 16d는 실시예 1에 따른 SOI 기판의 제조 방법을 설명하는 도면.
도 17a 내지 도 17c는 실시예 1에 따른 SOI 기판의 제조 방법을 설명하는 도면.
도 18a 내지 도 18c는 실시예 1에 따른 SOI 기판의 제조 방법을 설명하는 도면.
도 19a 내지 도 19f는 AFM에 의한 실리콘 층의 DFM상.
도 20a 내지 도 20f는 AFM에 의한 실리콘 층의 DFM상.
도 21은 수소 이온종의 에너지 다이어그램에 대해서 도시하는 도면.
도 22는 이온의 질량 분석 결과를 도시하는 도면.
도 23은 이온의 질량 분석 결과를 도시하는 도면.
도 24는 가속 전압을 80kV로 한 경우의 수소 원소의 깊이 방향의 프로파일(실측값 및 계산값)을 도시하는 도면.
도 25는 가속 전압을 80kV로 한 경우의 수소 원소의 깊이 방향의 프로파일(실측값, 계산값 및 피팅 함수)을 도시하는 도면.
도 26은 가속 전압을 60kV로 한 경우의 수소 원소의 깊이 방향의 프로파일(실측값, 계산값 및 피팅 함수)을 도시하는 도면.
도 27은 가속 전압을 40kV로 한 경우의 수소 원소의 깊이 방향의 프로파일(실측값, 계산값 및 피팅 함수)을 도시하는 도면.
도 28은 피팅 파라미터의 비율(수소 원소 비율 및 수소 이온종 비율)을 정리한 도면.
<도면의 주요 부분에 대한 부호의 설명>
102: 절연층 104: 절연층
106: 레이저 빔 107: 지지 기판
109: 반도체 층 110: 반도체 층

Claims (17)

  1. 반도체 웨이퍼에 손상층을 형성하기 위해서 상기 반도체 웨이퍼에 이온 조사하는 단계와;
    상기 반도체 웨이퍼를 지지 기판에 접합하는 단계와;
    단결정 반도체 층이 상기 지지 기판 위에 형성되도록 상기 손상층에서 상기 반도체 웨이퍼가 분리되기 위해서 상기 반도체 웨이퍼를 가열하는 단계와;
    상기 단결정 반도체 층의 웨트 에칭을 행하는 단계와;
    상기 단결정 반도체 층에 레이저 빔을 조사하는 단계를 포함하는, SOI 기판의 제작 방법.
  2. 반도체 웨이퍼에 손상층을 형성하기 위해서 상기 반도체 웨이퍼의 한쪽 면으로부터 상기 반도체 웨이퍼에 이온 조사하는 단계와;
    상기 반도체 웨이퍼의 한쪽 면 위에 접합층을 형성하는 단계와;
    상기 반도체 웨이퍼와 지지 기판의 사이에 끼워진 상기 접합층에서 상기 반도체 웨이퍼를 상기 지지 기판에 접합하는 단계와;
    단결정 반도체 층이 상기 지지 기판 위에 형성되도록 상기 손상층에서 상기 반도체 웨이퍼가 분리되기 위해서 상기 반도체 웨이퍼를 가열하는 단계와;
    상기 단결정 반도체 층의 웨트 에칭을 행하는 단계와;
    상기 단결정 반도체 층에 레이저 빔을 조사하는 단계를 포함하는, SOI 기판의 제작 방법.
  3. 제 2 항에 있어서,
    상기 반도체 웨이퍼의 한쪽 면으로부터 상기 반도체 웨이퍼에 이온 조사하기 전에 상기 반도체 웨이퍼의 한쪽 면 위에 절연층을 형성하는 단계를 더 포함하는, SOI 기판의 제작 방법.
  4. 반도체 웨이퍼 위에 접합층을 형성하는 단계와;
    상기 반도체 웨이퍼에 손상층을 형성하기 위해서 상기 접합층을 통하여 상기 반도체 웨이퍼에 이온 조사하는 단계와;
    상기 반도체 웨이퍼와 지지 기판의 사이에 끼워진 상기 접합층에서 상기 반도체 웨이퍼를 상기 지지 기판에 접합하는 단계와;
    단결정 반도체 층이 상기 지지 기판 위에 형성되도록 상기 손상층에서 상기 반도체 웨이퍼가 분리되기 위해서 상기 반도체 웨이퍼를 가열하는 단계와;
    상기 단결정 반도체 층의 웨트 에칭을 행하는 단계와;
    상기 단결정 반도체 층에 레이저 빔을 조사하는 단계를 포함하는, SOI 기판의 제작 방법.
  5. 제 4 항에 있어서,
    상기 반도체 웨이퍼를 상기 지지 기판에 접합하기 전에 상기 지지 기판 위에 절연층을 형성하는 단계를 더 포함하는, SOI 기판의 제작 방법.
  6. 제 1 항에 있어서,
    상기 단결정 반도체 층에 레이저 조사한 후에 상기 단결정 반도체 층의 드라이 에칭을 행하는 단계를 더 포함하는, SOI 기판의 제작 방법.
  7. 제 2 항에 있어서,
    상기 단결정 반도체 층에 레이저 조사한 후에 상기 단결정 반도체 층의 드라이 에칭을 행하는 단계를 더 포함하는, SOI 기판의 제작 방법.
  8. 제 4 항에 있어서,
    상기 단결정 반도체 층에 레이저 조사한 후에 상기 단결정 반도체 층의 드라이 에칭을 행하는 단계를 더 포함하는, SOI 기판의 제작 방법.
  9. 제 1 항에 있어서,
    상기 단결정 반도체 층에 레이저 조사한 후에 상기 단결정 반도체 층의 웨트 에칭을 행하는 단계를 더 포함하는, SOI 기판의 제작 방법.
  10. 제 2 항에 있어서,
    상기 단결정 반도체 층에 레이저 조사한 후에 상기 단결정 반도체 층의 웨트 에칭을 행하는 단계를 더 포함하는, SOI 기판의 제작 방법.
  11. 제 4 항에 있어서,
    상기 단결정 반도체 층에 레이저 조사한 후에 상기 단결정 반도체 층의 웨트 에칭을 행하는 단계를 더 포함하는, SOI 기판의 제작 방법.
  12. 제 1 항에 있어서,
    상기 지지 기판은 유리 기판인, SOI 기판의 제작 방법.
  13. 제 2 항에 있어서,
    상기 지지 기판은 유리 기판인, SOI 기판의 제작 방법.
  14. 제 4 항에 있어서,
    상기 지지 기판은 유리 기판인, SOI 기판의 제작 방법.
  15. 제 1 항에 있어서,
    상기 지지 기판 위의 상기 단결정 반도체 층을 포함하는 반도체 소자가 형성되는, 제 1 항의 SOI 기판의 제작 방법에 의하여 제작된 SOI 기판을 사용하는 반도체 장치의 제작 방법.
  16. 제 2 항에 있어서,
    상기 지지 기판 위의 상기 단결정 반도체 층을 포함하는 반도체 소자가 형성되는, 제 2 항의 SOI 기판의 제작 방법에 의하여 제작된 SOI 기판을 사용하는 반도체 장치의 제작 방법.
  17. 제 4 항에 있어서,
    상기 지지 기판 위의 상기 단결정 반도체 층을 포함하는 반도체 소자가 형성되는, 제 4 항의 SOI 기판의 제작 방법에 의하여 제작된 SOI 기판을 사용하는 반도체 장치의 제작 방법.
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