KR20090004462A - Ⅲ－ⅴ족 질화물 반도체층 접합 기판 및 반도체 디바이스 - Google Patents

Ⅲ－ⅴ족 질화물 반도체층 접합 기판 및 반도체 디바이스 Download PDF

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KR20090004462A
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스미토모덴키고교가부시키가이샤
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Abstract

고특성의 반도체 디바이스를 제조할 수 있는 III-V족 질화물 반도체층 접합 기판 및 III-V족 질화물 반도체층 접합 기판을 포함하는 반도체 디바이스를 제공한다.
본 III-V족 질화물 반도체층 접합 기판은, III-V족 질화물 반도체층과 하지 기판이 접합되어 있고, III-V족 질화물 반도체층의 열팽창 계수와 하지 기판의 열팽창 계수의 차가 4.5×10-6 K-1 이하이고, 하지 기판의 열전도율이 50 W·m-1·K-1 이상인 것을 특징으로 한다.

Description

Ⅲ－Ⅴ족 질화물 반도체층 접합 기판 및 반도체 디바이스{Ⅲ－Ⅴ NITRIDE SEMICONDUCTOR LAYER-BONDED SUBSTRATE AND SEMICONDUCTOR DEVICE}
본 발명은, III-V족 질화물 반도체층과 하지(下地) 기판이 접합되어 있는 III-V족 질화물 반도체층 접합 기판 및 이러한 접합 기판을 포함하는 반도체 디바이스에 관한 것이다.
III-V족 질화물 반도체를 이용한 반도체 디바이스는 여러 가지 방법으로 형성되고 있다. 한 가지 방법은, III-V족 질화물 반도체와 화학 조성이 다르지만 열팽창 계수의 차가 작은 Si, SiC, 사파이어 등의 이종(異種) 기판 상에, MOCVD(유기 금속 화학 퇴적)법, MBE(분자선 에피택셜)법 등에 의해, III-V족 질화물 반도체 에피택셜층을 형성시킨다. 또, 다른 방법은, III-V족 질화물 반도체 기판 상에, MOCVD법, MBE법 등에 의해, III-V족 질화물 반도체 에피택셜층을 형성시킨다.
III-V족 질화물 반도체 에피택셜층의 형성용 기판으로서 상기 이종 기판을 이용하면, 이종 기판과 III-V족 질화물 반도체 에피택셜층 간의 열팽창 계수의 차 및 격자 부정합 등에 의해 기판에 응력이 발생하여, 기판 및 반도체 디바이스의 휘어짐(warpage)에 의한 III-V족 질화물 반도체 에피택셜층의 전위 밀도의 증가, 박 리의 발생, 반도체 디바이스 특성의 저하 등의 문제가 있었다. 또, III-V족 질화물 반도체 에피택셜층의 형성용 기판으로서 상기 III-V족 질화물 반도체 기판을 이용하면, III-V족 질화물 반도체 기판과 III-V족 질화물 반도체 에피택셜층 간의 열팽창 계수의 차가 없거나 또는 작고, 또한 격자 정합성이 높기 때문에, 특성이 높은 반도체 디바이스를 얻을 수 있지만, 이러한 III-V족 질화물 반도체 기판은 매우 고가이고 얻어지는 반도체 디바이스도 매우 고가가 되는 문제가 있었다.
그래서, III-V족 질화물 반도체 에피택셜층의 형성용 기판으로서, 특성이 높은 반도체 디바이스를 제조할 수 있는 저렴한 기판이 요구되고 있다. 이러한 기판으로서, GaN 베이스의 III-V족 질화물 반도체의 박층을, 그 III-V족 질화물 반도체의 박층에 근사한 또는 그것보다 높은 열팽창 계수를 갖는 하지 기판에 접합시킨 기판이 제안되고 있다(예를 들면, 일본 특허 공표 제2004-512688호 공보(이하, 특허 문헌 1이라고 한다)를 참조).
여기서, 특허 문헌 1의 접합 기판에서는, III-V족 질화물 반도체층과 하지 기판 간의 열팽창 계수의 차만이 의론되어 있다. 이것은, 반도체 디바이스 제조에 있어서, III-V족 질화물 반도체층 접합 기판 상에 MOCVD법 또는 MBE법에 의해 적어도 1층의 III-V족 질화물 반도체 에피택셜층을 성장시키는 경우에는, 60O℃∼110O℃ 정도의 고온 프로세스가 필요하기 때문에, III-V족 질화물 반도체층과 하지 기판 간의 열팽창 계수의 차가 크면, 하지 기판에 접합된 III-V족 질화물 반도체층에, 박리 및/또는 크랙이 발생하는 문제가 생기기 때문이다.
그러나, 반도체 디바이스에 이용되는 III-V족 질화물 반도체층 접합 기판에 요구되는 특성은, III-V족 질화물 반도체층과 하지 기판 간의 열팽창 계수의 차가 작은 것뿐만이 아니다. 특히, 반도체 디바이스의 제조시 및 사용시의 III-V족 질화물 반도체층에서의 열축적을 저감하기 위해서, 열전도율이 높은 하지 기판을 이용할 필요가 있다. 이 점에 관하여, 특허 문헌 1에는 아무런 고려가 되어있지 않다.
본 발명은 III-V족 질화물 반도체층과 하지 기판 간의 열팽창 계수 차뿐만 아니라, 하지 기판의 열전도율도 고려하여, 고특성의 반도체 디바이스를 제조할 수 있는 III-V족 질화물 반도체층 접합 기판 및 III-V족 질화물 반도체층 접합 기판을 포함하는 반도체 디바이스를 제공하는 것을 목적으로 한다.
본 발명은, III-V족 질화물 반도체층과 하지 기판이 접합되어 있는 III-V족 질화물 반도체층 접합 기판으로서, III-V족 질화물 반도체층의 열팽창 계수와 하지 기판의 열팽창 계수의 차가 4.5×10-6 K-1 이하이고, 하지 기판의 열전도율이 50 W·m-1·K-1 이상인 것을 특징으로 하는 III-V족 질화물 반도체층 접합 기판이다.
본 발명에 따른 III-V족 질화물 반도체층 접합 기판에서, III-V족 질화물 반도체층을 GaN층으로 할 수 있다. 또, 하지 기판의 저항률을 10 Ω·㎝ 이하로 할 수 있다. 또, 하지 기판은, Mo, W 및 Ir 중 적어도 어느 하나를 포함하는 금속을 주 성분으로 할 수 있다. 또, 하지 기판은, AlN, Si 및 SiC 중 적어도 어느 하나를 주 성분으로 할 수 있다. 여기서, 주 성분이란, 하지 기판 내에서 50몰% 이상 포함되어 있는 성분을 말한다. 예를 들면, AlN, SiC나 Si 등의 합계가 50몰% 이상 하지 기판 내에 포함되어 있으면 된다. 또, 하지 기판의 열전도율을 III-V족 질화물 반도체층의 열전도율 이상으로 할 수 있다. 또, 하지 기판은, Cu-Mo 합금, Cu-W 합금, Al-SiC 복합재, 다이아몬드 및 다이아몬드-금속 복합재로 이루어진 군에서 선택된 한 종류의 재료를 포함할 수 있다. 또한, 하지 기판은 복수의 층이 적층되어 있을 수 있다.
또, 본 발명은, 상기 III-V족 질화물 반도체층 접합 기판 상에 형성되어 있는 적어도 1층의 III-V족 질화물 반도체 에피택셜층을 갖는 반도체 디바이스이다.
본 발명에 의하면, 고특성의 반도체 디바이스를 제조할 수 있는 III-V족 질화물 반도체층 접합 기판 및 III-V족 질화물 반도체층 접합 기판을 포함하는 반도 체 디바이스를 제공할 수 있다.
(실시형태 1)
본 발명에 따른 III-V족 질화물 반도체층 접합 기판의 일실시형태는, 도 1을 참조하여, III-V족 질화물 반도체층(20)과 하지 기판(10)이 접합되어 있는 III-V족 질화물 반도체층 접합 기판(1)으로서, III-V족 질화물 반도체층(20)의 열팽창 계수(αL)와 하지 기판(10)의 열팽창 계수(αS)의 차|αL-αS|가 4.5×10-6 K-1 이하이고, 하지 기판(10)의 열전도율(λS)이 50 W·m-1·K-1 이상인 것을 특징으로 한다.
III-V족 질화물 반도체층(20)의 열팽창 계수(αL)와 하지 기판(10)의 열팽창 계수(αS)의 차|αL-αS|가 4.5×10-6 K-1보다 커지면, 하지 기판(10)에 접합된 III-V족 질화물 반도체층(20)에 박리 및/또는 크랙이 발생한다. 이러한 관점에서, III-V족 질화물 반도체층(20)의 열팽창 계수(αL)와 하지 기판(10)의 열팽창 계수(αS)의 차|αL-αS|는, 3.5×10-6 K-1 이하가 바람직하고, 3.0×10-6 K-1 이하가 더욱 바람직하다.
또, 하지 기판(10)의 열전도율(λS)이 50 W·m-1·K-1 미만이면, 반도체 디바이스의 제조시 및 사용시의 III-V족 질화물 반도체층에서의 열축적이 증대하여, 반 도체 디바이스의 특성이 저하된다. 이러한 관점에서, 하지 기판의 열전도율(λS)은, 70 W·m-1·K-1 이상이 바람직하고, 100 W·m-1·K-1 이상이 더욱 바람직하다.
본 실시형태의 III-V족 질화물 반도체층 접합 기판(1)에서의 III-V족 질화물 반도체층(20)은 특별히 제한은 없고, 예를 들면 여러 가지의 Al1 -x- yGaxInyN층(0
Figure 112008032142947-PAT00001
x, 0
Figure 112008032142947-PAT00002
y, x+y
Figure 112008032142947-PAT00003
1)을 들 수 있다. III-V족 질화물 반도체층(20)은 각종 반도체 디바이스에의 범용성의 높이에서, 특히 GaN층이 바람직하다.
본 실시형태의 III-V족 질화물 반도체층 접합 기판(1)에서의 하지 기판(10)은, III-V족 질화물 반도체층(20) 간의 열팽창 계수의 차|αL-αS|가 4.5×10-6 K-1 이하이고, 열전도율(λS)이 50 W·m-1·K-1 이상인 것이면, 특별히 제한은 없다. 이러한 하지 기판(10)에 이용되는 재료로서는, 표 1을 참조하여, SiC, AlN, Si, GaN, GaP, ZrB2, InP 등의 단결정, 다결정 AlN(poly-AlN), BeO(소결), SiC(소결) 등의 세라믹스, W, Mo, Ir, Ta, Nb 등의 금속, AlN(소결), Cu-Mo 합금, Cu-W 합금, Al-SiC 복합재(소결), 다이아몬드, 다이아몬드-금속 복합재(소결) 등의 히트 싱크용 재료가 바람직하게 이용된다. 여기서, 표 1은 각종 재료의 열팽창률, 열전도율 및 저항률을 정리한 것이다.
[표 1]
Figure 112008032142947-PAT00004
본 실시형태의 III-V족 질화물 반도체층 접합 기판(1)에서의 하지 기판(10)의 저항률은, 양측의 주 표면에 전극 형성이 가능한 통전성의 반도체 디바이스를 형성할 수 있는 관점에서, 10 Ω·㎝ 이하인 것이 바람직하고, 1 Ω·㎝ 이하인 것 이 더욱 바람직하다.
또, 본 실시형태의 III-V족 질화물 반도체층 접합 기판(1)에서의 하지 기판(10)은, Mo, W 및 Ir 중 적어도 어느 하나를 포함하는 금속을 주 성분으로 하는 것이 바람직하다.
여기서, 주 성분이란, 하지 기판 내에 50몰% 이상 포함되어 있는 성분을 말한다. 또, 하지 기판(10)에는, Mo, W 및 Ir 중 적어도 어느 하나를 포함하는 금속이 99몰% 이상 포함되어 있는 것이 더욱 바람직하다. 금속 Mo, 금속 W 및 금속 Ir은, 모두 III-V족 질화물 반도체, 특히 GaN 간의 열팽창 계수의 차가 작고, 열전도율이 높고, 저항률이 낮은 특징을 갖는다. 또한, 금속 Mo는 입수 및 가공이 용이하고, 금속 W는 가공이 어렵지만 입수가 용이하고, 금속 Ir은 입수가 어렵지만 가공이 용이하다.
또, 본 실시형태의 III-V족 질화물 반도체층 접합 기판(1)에서의 하지 기판(10)은, AlN, Si 및 SiC 중 적어도 어느 하나를 주 성분으로 하는 것이 바람직하다. 즉, 하지 기판(10)에는, AlN, Si 및 SiC 중 적어도 어느 하나가 50몰% 이상 포함되어 있는 것이 바람직하다. 또, 하지 기판(10)에는, AlN, Si 및 SiC 중 적어도 어느 하나가 99몰% 이상 포함되어 있는 것이 바람직하다. AlN, Si 및 SiC는, 모두 III-V족 질화물 반도체, 특히 GaN 간의 열팽창 계수의 차가 작고, 열전도율이 높은 특징을 갖는다.
또, 본 실시형태의 III-V족 질화물 반도체층 접합 기판(1)에서의 하지 기판(10)의 열전도율은, III-V족 질화물 반도체층(20)의 열전도율 이상인 것이 바람 직하다. 하지 기판(10)의 열전도율(λS)이 III-V족 질화물 반도체층(20)의 열전도율(λL) 이상(즉, λS
Figure 112008032142947-PAT00005
λL)이면, 하지 기판(10)은 III-V족 질화물 반도체층(20)의 히트 싱크로서의 기능을 가져, 반도체 디바이스의 제조 또는 사용시의 III-V족 질화물 반도체층(20)에의 열축적이 저감되고, 반도체 디바이스의 특성이 높게 유지되고, 수명이 길어진다.
또, 본 실시형태의 III-V족 질화물 반도체층 접합 기판(1)에서의 하지 기판(10)은, AlN(소결), Cu-Mo 합금, Cu-W 합금, Al-SiC 복합재(소결), 다이아몬드, 다이아몬드-금속 복합재로 이루어진 군에서 선택된 한 종류의 재료를 포함하는 것이 바람직하다. 이러한 재료는, 모두 III-V족 질화물 반도체, 특히 GaN 간의 열팽창 계수의 차가 작고, 또한, 열전도율이 특히 높고, 히트 싱크 재료로서 특히 우수한 것이다.
또, 도 5를 참조하여, 본 실시형태의 III-V족 질화물 반도체층 접합 기판에서의 하지 기판(10)은, 복수의 층, 예를 들면 제1 층(10a)과 제2 층(10b)이 적층되어 있어도 좋다. 복수의 층에 의해 하지 기판을 구성함으로써, 하지 기판의 특성을 바꿀 수 있다. 예를 들면, 도 5에 도시한 하지 기판(10)에서, 제1 층(10a)이 저 열전도율의 기판이어도, 제2 층(10b)으로서 고 열전도율의 박막을 구비함으로써, 열전도율이 높아진 하지 기판(10)을 얻을 수 있다. 여기서, 복수의 층의 적층 방법에는, 특별히 제한은 없고, 스퍼터법, MOCVD법 등이 이용된다.
본 발명에 따른 III-V족 질화물 반도체층 접합 기판의 제조 방법은, 특별히 제한은 없지만, 예를 들면, 이하의 2가지 실시형태가 바람직하게 이용된다.
본 발명에 따른 III-V족 질화물 반도체층 접합 기판의 제조 방법의 일실시형태는, 도 2를 참조하여, 도 2a에 도시한 바와 같이 두꺼운 III-V족 질화물 반도체층(20)의 한쪽의 주표면과 하지 기판(10)의 한쪽의 주 표면을 접합시키는 공정(접합 공정)과, 도 2b에 도시한 바와 같이 III-V족 질화물 반도체층(20)과 하지 기판(10)의 접합면(12c)에서 III-V족 질화물 반도체층(20) 측으로 거리 T에 위치하는 접합면에 평행한 면(20c)에서 III-V족 질화물 반도체층(20)을 절단하여 분리하는 공정(분리 공정)을 포함한다. 이러한 공정에 의해, 하지 기판(10) 상에 두께 T의 III-V족 질화물 반도체층(20)이 접합된 기판(III-V족 질화물 반도체층 접합 기판(1))을 얻을 수 있다.
여기서, 두꺼운 III-V족 질화물 반도체층(20)의 한쪽의 주 표면과 하지 기판(10)의 한쪽의 주 표면을 접합시키는 방법에는, 특별히 제한은 없지만, 접합시키는 면의 표면을 세정하여 직접 접합시키고, 접합 후 600℃∼1200℃로 승온하여 접합하는 것에 의한 직접 접합법, 플라즈마나 이온 등으로 접합면을 활성화시켜 접합하는 것에 의한 표면 활성화법 등이 바람직하게 이용된다.
여기서, 접합면(12c)으로부터 III-V족 질화물 반도체층(20) 측으로 거리 T에 위치하는 접합면에 평행한 면(20c)에서 III-V족 질화물 반도체층(20)을 절단하는 방법에는, 특별히 제한은 없고, 내주날, 외주날, 밴드소, 레이저 조사 등에 의해 기계적으로 절단할 수 있다. 이러한 기계적인 절단 방법은, 하지 기판(10) 상의 III-V족 질화물 반도체층(20)의 두께 T를 10 ㎛ 이하로 하는 것은 곤란하고, 통상, III-V족 질화물 반도체층(20)의 두께가 10 ㎛보다 큰 III-V족 질화물 반도체층 접합 기판(1)을 제조하는 데 알맞은 방법이다.
본 발명에 따른 III-V족 질화물 반도체층 접합 기판의 제조 방법의 다른 실시형태는, 도 3을 참조하여, 도 3a에 도시한 바와 같이 두꺼운 III-V족 질화물 반도체층(20)의 한쪽의 주 표면 측으로부터 깊이 D인 면(20h)에 수소, 헬륨, 질소, 산소 등의 이온을 주입하는 공정(이온 주입 공정)과, 도 3b에 도시한 바와 같이 이온이 주입된 III-V족 질화물 반도체층(20)의 한쪽의 주 표면과 하지 기판(10)의 한쪽의 주 표면을 접합시키는 공정(접합 공정)과, 도 3c에 도시한 바와 같이 하지 기판(10) 및 III-V족 질화물 반도체층(20)에 힘을 가하여, 접합면(12c)으로부터 III-V족 질화물 반도체층(20)의 깊이가 D인 면(20h)에서 III족 반도체층(20)을 분리하는 공정(분리 공정)을 포함한다.
상기 공정에 의해, 하지 기판(10) 상에 두께 TD인 III-V족 질화물 반도체층(20)이 접합된 기판(III-V족 질화물 반도체층 접합 기판(1))을 얻을 수 있다. 여기서, III-V족 질화물 반도체층(20)의 두께 TD의 크기는 상기 이온의 주입 깊이 D의 크기와 거의 같다. 또, 상기 이온 주입 공정에서는, 기판으로의 데미지를 작게 하는 관점에서, 반경이 작은 이온이 바람직하고, 수소 이온이 가장 바람직하다. 또, 분리 공정에서, 하지 기판(10) 및 III-V족 질화물 반도체층(20)에 가해지는 힘에는, 직접적인 힘 이외에, 열처리에 의해 생기는 응력 등의 간접적인 힘도 포함된다.
이러한 방법은, III-V족 질화물 반도체층 중의 이온이 주입된 부분이 취화(脆化,fragile)하는 것을 이용한 것으로, 이온의 주입 깊이 D는 정밀도 좋게 조절할 수 있으므로, 두께 TD가 작은, 예를 들면, 1O ㎚∼10 ㎛정도의 III-V족 질화물 반도체층(20)을 갖는 III-V족 질화물 반도체층 접합 기판(1)을 제조하는데 알맞은 방법이다.
또, 도 5에 도시한 바와 같이, 하지 기판(10)이 복수의 층, 예를 들면 제1 층(10a)과 제2 층(10b)이 적층되어 있는 경우라도, 도 2 또는 도 3과 같이 하여 본 실시형태의 III-V족 질화물 반도체 접합 기판(1)을 제조할 수 있다.
(실시형태 2)
본 발명에 따른 반도체 디바이스의 일 실시형태는, 도 7을 참조하여, 실시형태 1의 III-V족 질화물 반도체층 접합 기판(1) 상에 형성되어 있는 적어도 1층의 III-V족 질화물 반도체 에피택셜층(40)을 갖는다. III-V족 질화물 반도체층 접합 기판(1)의 하지 기판(10) 상에 접합되어 있는 III-V족 질화물 반도체층(20) 상에 형성되어 있는 III-V족 질화물 반도체 에피택셜층(40)은, 결정성이 높기 때문에, 특성이 높은 반도체 디바이스를 얻을 수 있다.
구체적으로는, 본 실시형태의 반도체 디바이스는, 도 7을 참조하여, III-V족 질화물 반도체층 접합 기판(1)의 III-V족 질화물 반도체층(20) 상에, 1층 이상의 III-V족 질화물 반도체 에피택셜층(40)으로서, n형 GaN층(43), n형 Al0 .05Ga0 .95N층(44), In0 .2Ga0 .8N층과 Al0 .01Ga0 .99N층으로 구성되는 다중 양자 우물 구조를 갖는 발 광층(45), p형 Al0.2Ga0.8N층(46) 및 p형 GaN층(47)이 형성되어 있다. III-V족 질화물 반도체 에피택셜층(40)의 형성 방법에는, 특별히 제한은 없지만, 양호한 에피택셜층이 형성되는 관점에서, MOCVD법, MBE법 등이 바람직하게 이용된다.
또한, p형 GaN층(47) 상에는 p측 전극(48)이 형성되고, III-V족 질화물 반도체층 접합 기판(1)의 하지 기판(10) 상에는 n측 전극(49)이 형성되어 있다. 이와 같이, 본 실시형태의 반도체 디바이스에서는, p측 전극(48)과 n측 전극(49)이, III-V족 질화물 반도체층 접합 기판(1)과 1층 이상의 III-V족 질화물 반도체 에피택셜층(40)을 사이에 끼워 이들의 양측 주 표면에 형성되어 있기 때문에, 하지 기판(10)은, 금속 또는 반도체 등의 도전성 기판인 것이 필요하게 된다.
(실시형태 3)
본 발명에 따른 반도체 디바이스의 다른 실시형태는, 도 9를 참조하여, 실시형태 1의 III-V족 질화물 반도체층 접합 기판(1) 상에 형성되어 있는 적어도 1층의 III-V족 질화물 반도체 에피택셜층(40)을 갖는다. III-V족 질화물 반도체층 접합 기판(1)의 하지 기판(10) 상에 접합되어 있는 III-V족 질화물 반도체층(20) 상에 형성되어 있는 III-V족 질화물 반도체 에피택셜층(40)은, 결정성이 높기 때문에, 특성이 높은 반도체 디바이스를 얻을 수 있다.
구체적으로는, 본 실시형태의 반도체 디바이스는, 도 9를 참조하여, III-V족 질화물 반도체층 접합 기판(1)의 III-V족 질화물 반도체층(20) 상에, 1층 이상의 III-V족 질화물 반도체 에피택셜층(40)으로서, n형 GaN층(43), n형 Al0.05Ga0.95N 층(44), In0.2Ga0.8N층과 Al0.01Ga0.99N층으로 구성되는 다중 양자 우물 구조를 갖는 발광층(45), p형 Al0.2Ga0.8N층(46) 및 p형 GaN층(47)이 형성되어 있다. III-V족 질화물 반도체 에피택셜층(40)의 형성 방법에는, 특별히 제한은 없지만, 양호한 에피택셜층이 형성되는 관점에서, MOCVD법, MBE법 등이 바람직하게 이용된다.
또한, p형 GaN층(47) 상에는 p측 전극(48)이 형성되어 있다. 또, 드라이 에칭에 의해, p형 GaN층(47), p형 Al0 .2Ga0 .8N층(46), 발광층(45) 및 n형 Al0 .05Ga0 .95N층(44)의 각각의 일부 영역이 제거됨으로써 노출하고 있는 n형 GaN층(43) 상에 n측 전극(49)이 형성되어 있다.
[실시예]
(실시예 1)
본 실시예에서는, 여러 가지 하지 기판의 주 표면과 여러 가지 III-V족 질화물 반도체층의 주 표면(III족 원소 원자 표면)과의 접합 여부를 조사했다. 여기서, 하지 기판으로서는, Mo, W, Cu, Al, 다결정 AlN, Si, SiC 및 유리 세라믹스를 이용했다. 또, III-V족 질화물 반도체층으로서는, 5종류의 Al1 - xGaxN층(x＝0, 0.25, 0.5, 0.75 및 1)을 이용했다.
우선, 이하의 방법에 의해, 여러 가지 III-V족 질화물 반도체층을 형성했다. 직경 2인치(50.8 ㎜)이고 두께 400 ㎛인 Si 기판 상에, MOCVD법에 의해, 두께 50 ㎚의 AlN 버퍼층을 형성한 후, 두께 2 ㎛의 5종류의 Al1 - xGaxN층(x＝0, 0.25, 0.5, 0.75 및 1)을 에피택셜 성장시켰다. 이어서, 이들 5종류의 Al1 - xGaxN층에 수소 이온을 주입했다. 수소 이온의 가속 전압을 50 keV로 하고, 수소 이온의 도즈량을 7×1017 cm-2로 하여, Al1 - xGaxN층의 주 표면(III족 원소 원자 표면)으로부터 깊이 약 200 ㎚의 위치에 도즈량의 피크를 얻을 수 있었다.
수소 이온을 주입한 후, Al1 - xGaxN층의 주 표면(III족 원소 원자 표면)을 세정하고, 드라이 에칭 장치에 넣어, 그 주 표면(III족 원소 원자 표면)을 N2 가스 중에서 방전시켜 생성한 플라즈마로 청정면으로 했다. 여기서, Al1 - xGaxN층의 주 표면(III족 원소 원자 표면)의 N2 가스에 의한 드라이 에칭 조건은, RF 파워가 100 W, N2 가스 유량이 50 sccm(1 sccm은 표준 상태(1013 h㎩, 273 K)의 기체가 1분간 흐르는 체적이 1 ㎤인 것을 나타내는 단위이다), N2 가스 분압이 13.3 ㎩였다.
한편, 하지 기판이 Mo, W, Cu 또는 Al인 경우는, 그 주 표면을 Ar 가스 중에서 방전시켜 생성한 플라즈마로 청정면으로 했다. 여기서, 하지 기판의 주 표면의 Ar 가스에 의한 드라이 에칭 조건은, RF 파워가 100 W, Ar 가스 유량이 50 sccm, Ar가스 분압이 6.7 ㎩였다. 또, 하지 기판이 다결정 AlN, Si, SiC 또는 유리 세라믹스인 경우는, 그 주 표면을 O2 가스 중에서 방전시켜 생성한 플라즈마로 청정면으로 했다. 여기서, 하지 기판의 주 표면의 O2 가스에 의한 드라이 에칭 조건은, RF 파워가 100 W, O2 가스 유량이 5O sccm, O2 가스 분압이 6.7 ㎩였다.
다음으로, 상기 드라이 에칭에 의해 청정된 Al1 - xGaxN층의 주 표면(III족 원소 원자 표면)과 하지 기판의 주 표면을 대기 중에서 접합시켰다. 접합 후는 접착 강도가 약하기 때문에, 대기 중에서 실온(예를 들면 20℃∼30℃)으로부터 200℃∼300℃까지 3시간에 걸쳐 천천히 가열하여, 접착 강도를 증가시켰다.
다음으로, 500℃로 승온하고, 이 하지 기판/Al1 - xGaxN층/AlN 버퍼층/Si 기판의 적층 웨이퍼에 비스듬한 방향으로 하중을 가함으로써, 수소 이온이 주입되어 취화된 부분을 분리하고, 하지 기판 상에 두께 200 ㎚의 Al1 - xGaxN층을 형성시켰다. 이 때, 접합 기판을 얻을 수 있었던 것을 가(可), 가열 중에 Al1 - xGaxN층이 하지 기판으로부터 박리된 것 및 Al1 - xGaxN층에 크랙이 발생한 것을 불가(不可)로 했다. 결과를 표 2에 정리했다.
[표 2]
Figure 112008032142947-PAT00006
표 2로부터 명백한 바와 같이, 5종류의 Al1 - xGaxN층(x＝0, 0.25, 0.5, 0.75 및 1) 의 어느 것에서도, 하지 기판이 Mo, W, 다결정 AlN, Si 및 SiC인 경우는 접합을 할 수 있었지만, 하지 기판이 Cu, Al, 유리 세라믹스인 경우는 접합을 할 수 없었다. 여기서, 접합을 할 수 있었던 하지 기판과 III-V족 질화물 반도체층 간에는, 열팽창 계수의 차가 4.5×10-6 K-1 이하, 하지 기판의 열전도율이 50 W·m-1·K-1 이상인 관계를 충족하고 있었다.
(실시예 2)
본 실시예에서는, 여러 가지 하지 기판의 주 표면과 GaN층(III-V족 질화물 반도체층)의 주 표면(질소 원자 표면)과의 접합 여부를 조사했다. 여기서, 하지 기판으로서는, Mo, W, Cu, Al, 다결정 AlN, Si, SiC, 유리 세라믹스, Cu-Mo 합금, Cu-W 합금, Al-SiC 복합재(소결) 및 다이아몬드-Cu 복합재(소결)를 이용했다.
하지 기판으로서 이용되는 Cu-Mo 합금, Cu-W 합금, Al-SiC 복합재 또는 다이아몬드-Cu 복합재는, 저마다 각 성분의 함유량에 따라 열팽창 계수 및 열전도율이 다르지만, 본 실시예에서는, Cu-Mo 합금은 열팽창 계수가 8×10-6 K-1이고 열전도율이 180 W·m-1·K-1인 것을, Cu-W 합금은 열팽창 계수가 8×10-6 K-1이고 열전도율이 230 W·m-1 ·K-1인 것을, Al-SiC 복합재는 열팽창 계수가 8×10-6 K-1이고 열전도율이 150 W·m-1·K-1인 것을, 다이아몬드-Cu 복합재는 열팽창 계수가 6×10-6 K-1이고 열전도율이 550 W·m-1·K-1인 것을 이용했다.
도 3a를 참조하여, GaN층을 형성하기 위한 재료로서, 산소가 도핑된 직경 2인치(50.8 ㎜)이고 두께 500 ㎛인 웨이퍼의 양 주 표면이 연마에 의해 경면화되어 있는 GaN 웨이퍼(III-V족 질화물 반도체층(20))를 준비했다. 이 GaN 웨이퍼는 육방정(六方晶)이며 (0001)면이 웨이퍼의 주 표면이다. 이 GaN 웨이퍼는, 그 저항률이 1 Ω·㎝ 이하이고, 그 캐리어 농도가 1×1017 cm-3 이상이었다. 이 GaN 웨이퍼(III-V족 질화물 반도체층(20))에 수소 이온을 주입했다. 수소 이온의 가속 전압을 50 keV로 하고, 수소 이온의 도즈량을 7×1017 cm- 2로하여, GaN 웨이퍼의 주 표면(N 원자 표면)으로부터 깊이 약 200 ㎚의 위치에서 도즈량의 피크를 얻을 수 있었다.
수소 이온을 주입한 후, GaN층의 주 표면(N 원자 표면)을 세정하고, 드라이 에칭 장치에 넣어, 그 주 표면(N 원자 표면)을 N2 가스 중에서 방전시켜 생성한 플 라즈마로 청정면으로 했다. 여기서, GaN층의 주 표면(N 원자 표면)의 N2 가스에 의한 드라이 에칭 조건은, RF 파워가 100 W, N2 가스 유량이 50 sccm, N2 가스 분압이 13.3 ㎩였다.
한편, 하지 기판(10)이 Mo, W, Cu, Al, Cu-Mo 합금, Cu-W 합금, Al-SiC 복합재 또는 다이아몬드-Cu 복합재인 경우는, 그 주 표면을 Ar 가스 중에서 방전시켜 생성한 플라즈마로 청정면으로 했다. 여기서, 하지 기판(10)의 주 표면의 Ar 가스에 의한 드라이 에칭 조건은, RF 파워가 100 W, Ar 가스 유량이 50 sccm, Ar 가스 분압이 6.7 ㎩였다. 또, 하지 기판(10)이 다결정 AlN, Si, SiC 또는 유리 세라믹스인 경우는, 그 주 표면을 O2 가스 중에서 방전시켜 생성한 플라즈마로 청정면으로 했다. 여기서, 하지 기판(10)의 주 표면의 O2 가스에 의한 드라이 에칭 조건은, RF 파워가 100 W, O2 가스 유량이 50 sccm, O2 가스 분압이 6.7 ㎩였다.
다음, 도 3b를 참조하여, 상기 드라이 에칭에 의해 청정된 GaN 웨이퍼(III-V족 질화물 반도체층(20))의 주 표면(N 면)과 하지 기판(10)의 주 표면을 대기 중에서 접합시켰다. 여기서, 하지 기판(10)이 Mo, W, Cu, Al, AlN, Si, SiC 또는 유리 세라믹스인 경우는, 접합시의 압력을 7 MPa(1400 kgf/2인치 웨이퍼)로 했다. 또한, 하지 기판(10)이 Cu-Mo 합금, Cu-W 합금, Al-SiC 복합재 또는 다이아몬드-Cu 복합재인 경우는, 접합시의 압력을 15 MPa(3000 kgf/2인치 웨이퍼)로 했다. 하지 기판과 GaN 웨이퍼의 접합 후는 접착 강도가 약하기 때문에, 대기 중에서 실온(예를 들 면 20℃∼30℃)으로부터 200℃∼300℃까지 3시간에 걸쳐 천천히 가열하여, 접착 강도를 증가시켰다.
다음으로, 도 3c를 참조하여, 500℃로 승온하고, 이 하지 기판/GaN층의 적층 웨이퍼에 비스듬한 방향으로 하중을 가함으로써, 수소 이온이 주입되어 취화된 부분을 분리하고, 하지 기판(10) 상에 두께 200 ㎚의 GaN층(III-V족 질화물 반도체층(20))을 형성시켰다. 이 때, 접합 기판을 얻을 수 있었던 것을 가, 가열 중에 GaN층이 하지 기판으로부터 박리된 것 및 GaN층에 크랙이 발생한 것을 불가로 했다. 결과를 표 3에 정리했다.
[표 3]
Figure 112008032142947-PAT00007
표 3으로부터 명백한 바와 같이, 하지 기판이 Mo, W, 다결정 AlN, Si, SiC, Cu-Mo 합금, Cu-W 합금, Al-SiC 복합재, 다이아몬드-Cu 복합재인 경우는 접합을 할 수 있었지만, 하지 기판이 Cu, Al, 유리 세라믹스인 경우는 접합을 할 수 없었다. 여기서, 접합을 할 수 있었던 하지 기판과 III-V족 질화물 반도체층 간에는, 열팽창 계수의 차가 4.5×10-6 K-1 이하, 하지 기판의 열전도율이 50 W·m-1·K-1 이상인 관계가 충족되어 있었다.
(실시예 3)
도 4를 참조하여, 사파이어 기판(하지 기판(30)) 상에 MOCVD법에 의해 두께 50 ㎚의 AlN 버퍼층(III-V족 질화물 버퍼층(31)) 및 두께 200 ㎚의 GaN 에피택셜층(III-V족 질화물 에피택셜층(32))을 형성시켜, GaN 에피택셜층이 부착된 기판(III-V족 질화물 에피택셜층이 부착된 기판(33))을 얻을 수 있었다. 또, 실시예 2에서 얻어진, Mo 기판(하지 기판)과 두께 200 ㎚의 GaN층의 접합 기판(GaN층/Mo 접합 기판), Si 기판(하지 기판)과 두께 200 ㎚의 GaN층의 접합 기판(GaN층/Si 접합 기판)을 준비했다.
상기 GaN 에피택셜층이 부착된 기판, GaN층/Mo 접합 기판 및 GaN층/Si 접합 기판을 각각 액온 180℃의 NaOH 수용액에 침지시켜, GaN층 또는 GaN 에피택셜층의 전위 밀도에 대응하여 발생하는 에치 피트 밀도(density of etch pits)를 측정했다. GaN층/Mo 접합 기판 및 GaN층/Si 접합 기판의 GaN층은, GaN 에피택셜층이 부착된 기판의 GaN 에피택셜층에 비해서, 이들의 에치 피트 밀도가 1/6 이하였다. 이러한 점에서, GaN층 접합 기판의 GaN층은, GaN 에피택셜층이 부착된 기판의 GaN 에피 택셜층보다도 전위 밀도가 낮다는 것을 알 수 있었다.
(실시예 4)
도 7을 참조하여, 실시예 2에서 얻어진 Mo 기판(하지 기판(10))과 두께 200 ㎚의 GaN층(III-V족 질화물 반도체층(20))의 접합 기판(GaN층/Mo 접합 기판)의 GaN층(III-V족 질화물 반도체층(20)) 상에, MOCVD법에 의해, III-V족 질화물 반도체 에피택셜층(40)으로서, 두께 2 ㎛의 n형 GaN층(43), 두께 0.5 ㎛의 n형 Al0 .05Ga0 .95N층(44), 6쌍의 In0 .2Ga0 .8N층과 Al0 .01Ga0 .99N층으로 구성되는 다중 양자 우물 구조를 갖는 두께 100 ㎚의 발광층(45), 두께 20 ㎚의 p형 Al0 .2Ga0 .8N층(46) 및 두께 0.15 ㎛의 p형 GaN층(47)을 형성했다.
이어서, 진공 증착법 또는 전자빔 증착법에 의해, p형 GaN층(47) 상에 p측 전극(48)을 형성하고, Mo 기판(하지 기판(10)) 상에 n측 전극(49)을 형성하여, 반도체 디바이스인 LED-4A를 얻었다.
또, 실시예 2에서 얻어진 W 기판(하지 기판)과 두께 200 nm의 GaN층의 접합 기판(GaN층/W 접합 기판)을 이용하여, 상기와 동일하게 하여, 반도체 디바이스인 LED-4B를 얻었다.
한편, 상기 반도체 디바이스와 비교하기 위한 전형적인 반도체 디바이스 LED-R1을 이하와 같이 하여 제작했다. 도 8a를 참조하여, 사파이어 기판(하지 기판(30)) 상에, MOCVD법에 의해, 두께 50 ㎚의 AlN 버퍼층(III-V족 질화물 버퍼층(31))을 형성하고, 또한 III-V족 질화물 반도체 에피택셜층(50)으로서, 두께 2 ㎛의 n형 GaN층(53), 두께 0.5 ㎛의 n형 Al0 .05Ga0 .95N층(54), 6쌍의 In0 .2Ga0 .8N층과 Al0.01Ga0.99N층으로 구성되는 다중 양자 우물 구조를 갖는 두께 100 ㎚의 발광층(55), 두께 20 ㎚의 p형 Al0 .2Ga0 .8N층(56) 및 두께 0.15 ㎛의 p형 GaN층(57)을 형성했다.
다음으로, p형 GaN층(57)을 가(假) 기판으로서 Si 기판에 부착한 후(도시하지 않음), 레이저 리프트 오프로 사파이어 기판(하지 기판(30))을 제거하여 노출한 n형 GaN층(53)을 실시예 2와 동일하게 하여 Mo 기판(하지 기판(10))에 접합시켰다(도시하지 않음). 그 후, 20O℃까지 가열하여, 가 기판인 Si 기판을 제거했다(도시하지 않음).
다음으로, 도 8b를 참조하여, 진공 증착법 또는 전자빔 증착법에 의해, p형 GaN층(57) 상에 p측 전극(58)을 형성하고, Mo 기판(하지 기판(10)) 상에 n측 전극(59)을 형성하여, 반도체 디바이스 LED-R1을 얻었다.
얻어진 LED-4A, LED-4B 및 LED-R1에 대해서, 피크 파장 450 nm에서의 발광 강도를 측정한 결과, LED-R1에 대한 LED-4A 및 LED-4B의 상대 발광 강도는, 각각 1.3 및 1.4였다. 즉, III-V족 질화물 반도체층 접합 기판의 III-V족 질화물 반도체층 상에 형성된 III-V족 질화물 반도체 에피택셜층(40)은, 사파이어 기판 상에 버퍼층을 개재시켜 형성된 III-V족 질화물 반도체 에피택셜층(50)보다도 결정성이 높고, 높은 디바이스 특성을 나타내는 것을 알 수 있었다.
(실시예 5)
도 9를 참조하여, 실시예 2에서 얻어진 다결정 AlN 기판(하지 기판(10))과 두께 200 nm의 GaN층(III-V족 질화물 반도체층(20))의 접합 기판(GaN층/다결정 AlN 접합 기판)의 GaN층(III-V족 질화물 반도체층(20)) 상에, MOCVD법에 의해, III-V족 질화물 반도체 에피택셜층(40)으로서, 두께 2 ㎛의 n형 GaN층(43), 두께 0.5 ㎛의 n형 Al0 .05Ga0 .95N층(44), 6쌍의 In0 .2Ga0 .8N층과 Al0 .01Ga0 .99N층으로 구성되는 다중 양자 우물 구조를 갖는 두께 100 ㎚의 발광층(45), 두께 20 ㎚의 p형 Al0 .2Ga0 .8N층(46) 및 두께 0.15 ㎛의 p형 GaN층(47)을 형성했다.
다음으로, 메사 에칭(mesa-etching)에 의해, p형 GaN층(47), p형 Al0 .2Ga0 .8N층(46), 발광층(45) 및 n형 Al0 .05Ga0 .95N층(44)의 각각의 일부 영역을 제거하여, n형 GaN층(43)의 일부 영역을 노출시켰다. 이어서, 진공 증착법 또는 전자빔 증착법에 의해, p형 GaN층(47) 상에 p측 전극(48)을 형성하고, 노출하고 있는 n형 GaN층(43)의 일부 영역 상에 n측 전극(49)을 형성하여, 반도체 디바이스인 LED-5A를 얻었다.
또, 실시예 2에서 얻어진 SiC 기판(하지 기판)과 두께 200 ㎚의 GaN층의 접합 기판(GaN층/SiC 접합 기판)을 이용하여, 상기와 동일하게 하여, 반도체 디바이스인 LED-5B를 얻었다.
한편, 상기 반도체 디바이스와 비교하기 위해, 전형적인 반도체 디바이스 LED-R2를 이하와 같이 하여 제작했다. 도 10을 참조하여, 우선, 사파이어 기판(하지 기판(30)) 상에, MOCVD법에 의해, 두께 50 ㎚의 AlN 버퍼층(III-V족 질화물 버퍼층(31))을 형성하고, 또한 III-V족 질화물 반도체 에피택셜층(50)으로서, 두께 2 ㎛의 n형 GaN층(53), 두께 0.5 ㎛의 n형 Al0 .05Ga0 .95N층(54), 6쌍의 In0 .2Ga0 .8N층과 Al0.01Ga0.99N층으로 구성되는 다중 양자 우물 구조를 갖는 두께 100 ㎚의 발광층(55), 두께 20 ㎚의 p형 Al0 .2Ga0 .8N층(56) 및 두께 0.15 ㎛의 p형 GaN층(57)을 형성했다.
다음으로, 메사 에칭에 의해, p형 GaN층(57), p형 Al0 .2Ga0 .8N층(56), 발광층(55) 및 n형 Al0 .05Ga0 .95N층(54)의 각각의 일부 영역을 제거하여, n형 GaN층(53)의 일부 영역을 노출시켰다. 이어서, 진공 증착법 또는 전자빔 증착법에 의해, p형 GaN층(57) 상에 p측 전극(58)을 형성하고, 노출하고 있는 n형 GaN층(43)의 일부 영역 상에 n측 전극(59)을 형성하여, 반도체 디바이스 LED-R2를 얻었다.
얻어진 LED-5A, LED-5B 및 LED-R2에 대해서, 피크 파장 450 ㎚에서의 발광 강도를 측정한 결과, LED-R2에 대한 LED-5A 및 LED-5B의 상대 발광 강도는, 각각 1.22 및 1.27이었다. 즉, III-V족 질화물 반도체층 접합 기판의 III-V족 질화물 반도체층 상에 형성된 III-V족 질화물 반도체 에피택셜층(40)은, 사파이어 기판(하지 기판(30)) 상에 III-V족 질화물 버퍼층(31)을 개재시켜 형성된 III-V족 질화물 반도체 에피택셜층(50)보다도 결정성이 높고, 높은 디바이스 특성을 나타내는 것을 알 수 있었다.
(실시예 6)
도 5를 참조하여, 직경 2인치(50.8 ㎜)이고 두께 400 ㎛의 Si 기판(제l 층(10a)) 상에, 열 필라멘트 CVD법에 의해, 두께 10 ㎛의 다결정 다이아몬드층(제2 층(10b))을 형성했다. 이 다결정 다이아몬드층의 형성 조건은, H2 가스 유량 1000 sccm(여기서, 1 sccm이란, 1013 h㎩ 및 0℃의 표준 상태의 기체가 1분간에 1 ㎤ 흐르는 유량을 말한다), CH4 가스 유량 30 sccm, 필라멘트 온도 2000℃, 압력 2.66 k㎩(20 Torr)로 했다. 이어서, 다결정 다이아몬드층(제2 층(10b))의 표면을 다이아몬드 지립을 이용해 기계 연마하여 경면을 얻은 기판을 하지 기판(1)으로 했다.
한편, 도 6a를 참조하여, 실시예 2에 도시한 GaN 웨이퍼(III-V족 질화물 반도체층(20))에 실시예 2와 동일하게 하여 수소 이온을 주입했다. 수소 이온의 도즈량은 7×1017 cm-2로 하여 GaN 웨이퍼의 주 표면(N 원자 표면)으로부터 깊이 약 200 ㎚의 위치에 도즈량의 피크가 얻어졌다. 수소 이온을 주입한 후, GaN 웨이퍼의 주 표면(N 원자 표면)을 세정하고, 드라이 에칭 장치에 넣어, 그 주 표면(N 원자 표면)을 N2 가스 중에서 방전시켜 생성한 플라즈마로 청정면으로 했다. 여기서, GaN 웨이퍼의 주 표면(N 원자 표면)의 N2 가스에 의한 드라이 에칭 조건은, RF 파워가 100 W, N2 가스 유량이 50 sccm, N2 가스 분압이 13.3 ㎩이었다.
또한, 도 5를 참조하여, Si 기판(제1 층(10a)) 상에 다결정 다이아몬드층(제2 층(10b))이 형성되어 있는 하지 기판(10)의 다결정 다이아몬드층(제2 층(10b))의 주 표면을 Ar 가스 중에서 방전시켜 생성한 플라즈마로 청정면으로 했다. 여기서, 하지 기판(10)의 다결정 다이아몬드층(제2 층(10b))의 주 표면의 Ar 가스에 의한 드라이 에칭 조건은, RF 파워가 100 W, Ar 가스 유량이 50 sccm, Ar 가스 분압이 6.7 ㎩였다.
다음으로, 도 6b를 참조하여, 상기 드라이 에칭에 의해 청정된 GaN 웨이퍼(III-V족 질화물 반도체층(20))의 주 표면(N 원자 표면)과 하지 기판(10)의 다결정 다이아몬드층(제2 층(10b))의 주 표면을 대기 중에서 접합시켰다. 접합시의 압력은 15 MPa(3000 kgf/2인치 웨이퍼)로 했다. 하지 기판(10)과 GaN 웨이퍼(III-V족 질화물 반도체층(20))의 접합 후는 접착 강도가 약하기 때문에, 대기 중에서 실온(예를 들면 20℃∼30℃)으로부터 200℃∼300℃까지 3시간에 걸쳐 천천히 가열하여, 접착 강도를 증가시켰다.
다음으로, 도 6c를 참조하여, 500℃로 승온하고, 이 하지 기판(10)과 GaN 웨이퍼(III-V족 질화물 반도체층(20))의 적층 웨이퍼에 비스듬한 방향으로 하중을 가함으로써, 수소 이온이 주입되어 취화된 부분을 분리하여, 하지 기판(10) 상에 두께 200 ㎚의 GaN층(III-V족 질화물 반도체층(20))이 접합된 III-V족 질화물 반도체층 접합 기판(1)을 얻을 수 있었다.
다음으로, 도 11을 참조하여, 상기와 같이 하여 얻어진 III-V족 질화물 반도체층 접합 기판(1)(GaN층/다결정 다이아몬드층/Si 기판)의 GaN층(III-V족 질화물 반도체층(20)) 상에, MOCVD법에 의해, III-V족 질화물 반도체 에피택셜층(40)으로서, 두께 2 μm의 n형 GaN층(43), 두께 0.5 μm의 n형 Al0 .05Ga0 .95N층(44), 6쌍의 In0.2Ga0.8N층과 Al0 .01Ga0 .99N층으로 구성되는 다중 양자 우물 구조를 갖는 두께 100 nm 의 발광층(45), 두께 20 ㎚의 p형 Al0 .2Ga0 .8N층(46) 및 두께 0.15 ㎛의 p형 GaN층(47)을 형성했다.
다음으로, 메사 에칭에 의해, p형 GaN층(47), p형 Al0 .2Ga0 .8N층(46), 발광층(45) 및 n형 Al0 .05Ga0 .95N층(44)의 각각의 일부 영역을 제거하여, n형 GaN층(43)의 일부 영역을 노출시켰다. 이어서, 진공 증착법 또는 전자빔 증착법에 의해, p형 GaN층(47) 상에 p측 전극(48)을 형성하고, 노출되어 있는 n형 GaN층(43)의 일부 영역 상에 n측 전극(49)을 형성하여, 반도체 디바이스인 LED-6A를 얻었다.
본 실시예에서 얻어진 LED-6A 및 실시예 5에서 비교를 위해 제작한 LED-R2에 대해서, 피크 파장 450 ㎚에서의 발광 강도를 측정한 결과, LED-R2에 대한 LED-6A의 상대 발광 강도는 1.16이었다. 즉, III-V족 질화물 반도체층 접합 기판(1)의 III-V족 질화물 반도체층(20) 상에 형성된 III-V족 질화물 반도체 에피택셜층(40)은, 사파이어 기판(하지 기판(30)) 상에 III-V족 질화물 버퍼층(31)을 개재시켜 형성된 III-V족 질화물 반도체 에피택셜층(50)보다도 결정성이 높고, 높은 디바이스 특성을 나타내는 것을 알 수 있었다.
이번에 개시된 실시형태 및 실시예는 모든 점에서 예시로서 제한적인 것은 아니라고 생각되어야 한다. 본 발명의 범위는 상기한 설명이 아니라 특허 청구의 범위에 의해 나타나며, 특허 청구의 범위와 균등의 의미 및 범위 내의 모든 변경이 포함되는 것이 의도된다.
도 1은 본 발명에 따른 III-V족 질화물 반도체층 접합 기판의 일 실시형태를 도시한 개략 단면도이다.
도 2는 본 발명에 따른 III-V족 질화물 반도체층 접합 기판의 제조 방법을 나타내는 일 실시형태를 도시한 개략 단면도이다. 여기서, A는 접합 공정을 도시하고, B는 분리 공정을 도시한다.
도 3은 본 발명에 따른 III-V족 질화물 반도체층 접합 기판의 제조 방법을 나타내는 다른 실시형태를 도시한 개략 단면도이다. 여기서, A는 수소 이온 주입 공정을 도시하고, B는 접합 공정을 도시하고, C는 분리 공정을 도시한다.
도 4는 III-V족 질화물 반도체 에피택셜층이 부착된 기판의 일례를 도시한 개략 단면도이다.
도 5는 복수의 층이 적층되어 있는 하지 기판의 일례를 도시한 개략 단면도이다.
도 6은 본 발명에 따른 III-V족 질화물 반도체층 접합 기판의 제조 방법을 나타내는 또 다른 실시형태를 도시한 개략 단면도이다. 여기서, A는 수소 이온 주입 공정을 도시하고, B는 접합 공정을 도시하고, C는 분리 공정을 도시한다.
도 7은 본 발명에 따른 반도체 디바이스의 일 실시형태를 도시한 개략 단면도이다.
도 8은 전형적인 반도체 디바이스의 일례를 도시한 개략 단면도이다. 여기서, A는 중간품을 도시하고, B는 최종품을 도시한다.
도 9는 본 발명에 따른 반도체 디바이스의 다른 실시형태를 도시한 개략 단면도이다.
도 10은 전형적인 반도체 디바이스의 다른 예를 도시한 개략 단면도이다.
도 11은 본 발명에 따른 반도체 디바이스의 또 다른 실시형태를 도시한 개략 단면도이다.

Claims (9)

  1. III-V족 질화물 반도체층과 하지 기판이 접합되어 있는 III-V족 질화물 반도체층 접합 기판으로서,
    상기 III-V족 질화물 반도체층의 열팽창 계수와 상기 하지 기판의 열팽창 계수의 차가 4.5×10-6 K-1 이하이고,
    상기 하지 기판의 열전도율이 50 W·m-1·K-1 이상인 것을 특징으로 하는 III-V족 질화물 반도체층 접합 기판.
  2. 제1항에 있어서, 상기 III-V족 질화물 반도체층은 GaN층인 것을 특징으로 하는 III-V족 질화물 반도체층 접합 기판.
  3. 제1항 또는 제2항에 있어서, 상기 하지 기판의 저항률은 10 Ω·㎝ 이하인 것을 특징으로 하는 III-V족 질화물 반도체층 접합 기판.
  4. 제1항 또는 제2항에 있어서, 상기 하지 기판은, Mo, W 및 Ir 중 적어도 어느 하나를 포함하는 금속을 주 성분으로 하는 것을 특징으로 하는 III-V족 질화물 반도체층 접합 기판.
  5. 제1항 또는 제2항에 있어서, 상기 하지 기판은, AlN, Si 및 SiC 중 적어도 어느 하나를 주 성분으로 하는 것을 특징으로 하는 III-V족 질화물 반도체층 접합 기판.
  6. 제1항 또는 제2항에 있어서, 상기 하지 기판의 열전도율은 상기 III-V족 질화물 반도체층의 열전도율 이상인 것을 특징으로 하는 III-V족 질화물 반도체층 접합 기판.
  7. 제6항에 있어서, 상기 하지 기판은, Cu-Mo 합금, Cu-W 합금, Al-SiC 복합재, 다이아몬드 및 다이아몬드-금속 복합재로 이루어진 군에서 선택된 한 종류의 재료를 포함하는 것을 특징으로 하는 III-V족 질화물 반도체층 접합 기판.
  8. 제1항 또는 제2항에 있어서, 상기 하지 기판은 복수의 층이 적층되어 있는 것을 특징으로 하는 III-V족 질화물 반도체층 접합 기판.
  9. 제1항 또는 제2항에 기재된 III-V족 질화물 반도체층 접합 기판 상에 형성되어 있는 적어도 1층의 III-V족 질화물 반도체 에피택셜층을 갖는 반도체 디바이스.
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