KR20080114085A - 온 다이 터미네이션 장치 및 이를 포함하는 반도체메모리장치 - Google Patents

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KR20080114085A
KR20080114085A KR1020070063312A KR20070063312A KR20080114085A KR 20080114085 A KR20080114085 A KR 20080114085A KR 1020070063312 A KR1020070063312 A KR 1020070063312A KR 20070063312 A KR20070063312 A KR 20070063312A KR 20080114085 A KR20080114085 A KR 20080114085A
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Abstract

본 발명은 온 다이 터미네이션 장치 및 이를 포함하는 반도체 메모리장치에 관한 것으로, 본 발명에 따른 반도체 메모리장치는 외부저항과 캘리브래이션 되면서 제1캘리브래이션 코드를 생성하기 위한 제1캘리브래이션 저항부; 상기 제1캘리브래이션 저항부와 캘리브래이션 되면서 제2캘리브래이션 코드를 생성하기 위한, 제1노드에 연결된 제2캘리브래이션 저항부; 및 제어신호에 응답하여 상기 제1노드를 반도체 메모리장치 외부로 향해 있는 핀과 연결해 주는 전송라인을 포함한다.
Figure P1020070063312
온 다이 터미네이션 장치, 반도체 메모리장치, 캘리브래이션

Description

온 다이 터미네이션 장치 및 이를 포함하는 반도체 메모리장치{On Die Termination Divice and Semiconductor Memory Device including the same}
도 1은 종래의 온 다이 터미네이션 장치에서 ZQ캘리브래이션 동작을 수행하는 부분에 대한 구성도.
도 2는 도 1의 캘리브래이션 회로에서 생성한 캘리브래이션 코드(PCODE<0:N>, NCODE<0:N>)를 이용해 반도체 메모리장치의 출력드라이버의 터미네이션 저항값을 결정하는 것을 나타내는 도면.
도 3은 본 발명에 따른 온 다이 터미네이션 장치를 반도체 메모리장치에 적용한 일실시예 구성도.
도 4a, b는 상술한 바와 같이, 풀업 테스트신호(TM_UP), 풀다운 테스트신호(TM_DN) 또는 제어신호(TM_OR)에 의해 각 저항부(321, 322, 350, 360)를 오프하기 위해 삽입되어야 하는 회로를 예시한 도면
*도면의 주요 부분에 대한 부호의 설명
310: 제1캘리브래이션 저항부 320: 제2캘리브래이션 저항부
321: 제2캘리브래이션 저항부의 풀업 캘리브래이션 저항부
322: 제2캘리브래이션 저항부의 풀다운 캘리브래이션 저항부
350: 풀업 터미네이션 저항부 360: 풀다운 터미네이션 저항부
370: 전송라인부
본 발명은 반도체 메모리장치와 같은 각종 반도체 집적회로에 사용되는 온 다이 터미네이션(On Die Termination) 장치에 관한 것으로, 상세하게는 온 다이 터미네이션 장치에서 발생하는 오프셋(offset) 값을 더욱 용이하게 측정하기 위한 것이다.
CPU, 메모리 및 게이트 어레이 등과 같이 집적회로 칩으로 구현되는 다양한 반도체장치들(Semiconductor Devices)은 퍼스널 컴퓨터, 서버 또는 워크스테이션과 같은 다양한 전기적 제품(electrical products) 내로 합체되어 진다. 대부분의 경우에, 상기 반도체장치는 외부(outside world)에서 전송되는 각종 신호들을 입력 패드를 통해 수신하기 위한 수신회로와 내부의 신호를 출력 패드를 통해 외부로 제공하기 위한 출력회로를 가지고 있다.
한편, 전기적 제품의 동작 스피드가 고속화 됨에 따라 상기 반도체 장치들간에 인터페이스되는 신호의 스윙폭은 점차로 줄어들고 있다. 그 이유는 신호전달에 걸리는 지연시간을 최소화하기 위해서이다. 그러나 신호의 스윙 폭이 줄어들수록 외부 노이즈에 대한 영향은 증가되고, 인터페이스단에서 임피던스 미스매칭(impedance mismatching, '부정합' 이라고도 함)에 따른 신호의 반사도 심각해 진다. 상기 임피던스 미스매칭은 외부 노이즈나 전원전압의 변동, 동작온도의 변화, 제조공정의 변화등에 기인하여 발생된다. 임피던스 미스매칭이 발생되면 데이터의 고속전송이 어렵게 되고 반도체장치의 데이터 출력단으로부터 출력되는 출력 데이터가 왜곡될 수 있다. 따라서, 수신 측의 반도체장치가 상기 왜곡된 출력신호를 입력단으로 수신할 경우 셋업/홀드 페일(setup/hold fail) 또는 입력레벨의 판단미스 등의 문제들이 빈번히 야기될 수 있다.
특히, 동작스피드의 고속화가 요구되는 메모리장치는 상술한 문제들의 해결을 위해 온 다이 터미네이션이라 불리우는 임피던스 매칭회로를 집적회로 칩내의 패드 근방에 채용하고 있다. 통상적으로 온 다이 터미네이션 스킴에 있어서, 전송측에서는 출력회로에 의한 소오스 터미네이션(Source Termination)이 행해지고, 수신측에서는 상기 입력 패드에 연결된 수신회로에 대하여 병렬로 연결되어진 터미네이션 회로에 의해 병렬 터미네이션이 행해진다.
ZQ캘리브래이션(ZQ calibration)이란 PVT(Process, Voltage, Temperature: 프로세스, 전압 , 온도)조건이 변함에 변화하는 풀업 및 풀다운 코드를 생성하는 과정을 말하는데, ZQ캘리브래이션 결과로 생성된 상기 코드들을 이용하여 온 다이 터미네이션 장치의 저항값(메모리장치의 경우에는 DQ패드 쪽의 터미네이션 저항값)을 조정하게 된다.(캘리브래이션을 위한 노드인 ZQ노드를 이용해서 캘리브래이션이 이루어지기 때문에 ZQ캘리브래이션이라 한다.)
이하, 온 다이 터미네이션 장치에서 행해지는 ZQ캘리브래이션에 대해 알아본다.
도 1은 종래의 온 다이 터미네이션 장치에서 ZQ캘리브래이션 동작을 수행하는 부분에 대한 구성도이다.
도면에 도시된 바와 같이, 종래의 온 다이 터미네이션 장치는 제1캘리브래이션 저항부(110), 제2캘리브래이션 저항부(120+130), 기준전압 발생기(102), 비교기(103, 104), 카운터(105, 106)를 포함하여 ZQ 캘리브래이션 동작을 수행한다. 제1캘리브래이션 저항부(110)는 풀업 캘리브래이션 코드(PCODE<0:N>)를 입력받아 온/오프되는 다수의 풀업저항을 포함해 구성된다. 그리고 제2캘리브래이션 저항부(120+130)는 풀업 캘리브래이션 저항부(120)와 풀다운 캘리브래이션 저항부(130)를 포함하여 구성되는데, 풀업 캘리브래이션 저항부(120)는 제1캘리브래이션 저항부(110)와 동일하게 구성되며, 풀다운 캘리브래이션 저항부(130)는 풀다운 캘리브래이션 코드(NCODE<0:N>)를 입력받아 온/오프되는 다수의 풀다운저항을 포함해 구성된다.
제1캘리브래이션 저항부(110)는 ZQ노드에 연결된 외부저항(101)과 캘리브래이션 되면서 1차적인 캘리브래이션 코드(PCODE<0:N>)를 생성하기 위한 것이며, 제2캘리브래이션 저항부(120+130)는 제1캘리브래이션 저항부(110)를 통해 생성된 캘리브래이션 코드(PCODE<0:N>)를 이용하여 두번째의 캘리브래이션 코드(NCODE<0:N>)를 생성하기 위한 것이다.
그 동작을 보면, 비교기(comparator)(103)는 ZQ핀(ZQ노드의 칩 외부)에 연결 된 외부저항(101)(일반적으로 240Ω)과 제1캘리브래이션 저항부(110)를 연결하여 생성되는 ZQ노드의 전압과 내부의 기준전압 발생기(102)에서 생성되는 기준전압(VREF, 일반적으로 VDDQ/2로 설정됨)을 비교하여 업/다운(UP/DOWN) 신호를 생성한다.
풀업카운터(105)는 상기 업/다운 신호를 받아서 이진코드(PCODE<0:N>)를 생성하는데, 생성된 이진코드(PCODE<0:N>)로 제1캘리브래이션 저항부(110)의 병렬로 연결된 저항들을 온/오프하여 저항값을 조정한다. 조정된 제1캘리브래이션 저항부(110)의 저항값은 다시 ZQ노드의 전압에 영향을 주고 상기한 바와 같은 동작이 반복된다. 즉, 제1캘리브래이션 저항부(110)의 전체 저항값이 외부저항(101)(일반적으로 240Ω)의 저항값과 같아지도록 제1캘리브래이션 저항부(110)가 캘리브래이션(calibration) 된다.(풀업 캘리브래이션)
상술한 풀업 캘리브래이션 과정 중에 생성되는 이진코드(PCODE<0:N>, 풀업 캘리브래이션 코드)는 제2캘리브래이션 저항부(120+130)의 풀업 캘리브래이션 저항부(120)에 입력되어 풀업 캘리브래이션 저항부(120)의 전체 저항값을 결정하게 된다. 이제 풀다운 캘리브래이션 동작이 시작되는데 풀업 캘리브래이션의 경우와 비슷하게, 비교기(104)와 풀다운카운터(106)를 사용하여 a노드의 전압이 기준전압(VREF)과 같아지도록, 즉 풀다운 캘리브래이션 저항부(130)의 전체 저항값이 풀업 캘리브래이션 저항부(120)의 전체 저항값과 같아지도록 캘리브래이션 된다.(풀다운 캘리브래이션)
상술한 ZQ캘리브래이션(풀업 및 풀다운 캘리브래이션)의 결과로 생성된 이진 코드들(PCODE<0:N>, NCODE<0:N>)은, 도 1의 캘리브래이션 회로의 풀업 및 풀다운 캘리브래이션 저항부와 동일하게 레이아웃 되어있는 입/출력 패드 측의 풀업 및 풀다운저항(터미네이션 저항)에 입력되어 온 다이 터미네이션 장치의 저항값을 결정하게 된다.(메모리장치의 경우에는 DQ패드 측에 있는 풀업 및 풀다운 터미네이션 저항값을 결정)
참고로, 상술한 종래기술에는 풀업 및 풀다운 캘리브래이션을 모두 실시해 풀업 캘리브래이션 코드(PCODE<0:N>)와 풀다운 캘리브래이션 코드(NCODE<0:N>)를 생성해 온 다이 터미네이션 장치의 풀업 터미네이션 저항부와 풀다운 터미내이션 저항부의 저항값을 결정하는 경우에 대해 설명했지만, 온 다이 터미네이션 장치에서 항상 풀업 터미네이션 저항부와 풀다운 터미네이션 저항부 모두를 구비하고 있는 것은 아니다. 예를 들어, 반도체 메모리장치의 경우에는 출력드라이버 측에는 풀업 터미네이션 저항부와 풀다운 터미네이션 저항부를 모두 사용하고 있지만, 입력버퍼 측에는 풀업 터미네이션 저항부만을 사용하고 있다.
따라서 온 다이 터미네이션 장치가 입/출력패드 측에 풀업 터미네이션 저항부만으로 구성된 경우에는, 도 1의 캘리브래이션 회로에서도, 풀업 캘리브래이션 코드(PCODE<0:N>)를 생성하기 위한 부분인 풀업 캘리브래이션 저항부(110), 카운터(105), 비교기(103)만으로 구성되면 된다. 그리고 그때의 동작은 상술한 풀업 캘리브래이션 과정과 동일하다.
도 2는 도 1의 캘리브래이션 회로에서 생성한 캘리브래이션 코드(PCODE<0:N>, NCODE<0:N>)를 이용해 반도체 메모리장치의 출력드라이버의 터미네 이션 저항값을 결정하는 것을 나타내는 도면이다.
출력드라이버(output driver)는 반도체 메모리장치에서 데이터를 출력하는 곳으로 도면과 같이, 업/다운에 구비된 프리드라이버(pre-driver)(210, 220)와 데이터를 출력하기 위한 풀업 터미네이션 저항부(230)와 풀다운 터미네이션 저항부(240)를 포함하여 구성된다.
그 동작을 간략히 보면, 업/다운에 구비된 프리드라이버(210, 220)는 풀업 터미네이션 저항부(230)와 풀다운 터미네이션 저항부(240)를 각각 제어하는데, '하이'데이터를 출력할 때는 풀업 터미네이션 저항부(230)가 턴온되어 데이터 핀(DQ)을 '하이'상태로 만들고, '로우'데이터를 출력할 때는 풀다운 터미네이션 저항부(240)가 턴온되어 데이터 핀(DQ)을 '로우' 상태로 만든다. 즉, 풀업 또는 풀다운으로 터미네이션을 시켜서 '하이'또는 '로우'의 데이터를 출력한다.
이때 턴온되는 풀업 터미네이션 저항부(230)와 풀다운 터미네이션 저항부(240) 내의 저항의 갯수는 풀업 캘리브래이션 코드(PCODE<0:N>)와 풀다운 캘리브래이션 코드(NCODE<0:N>)에 의해 결정된다. 즉, 풀업 터미네이션 저항부(230)를 턴온하는지 풀다운 터미네이션 저항부(240)를 턴온하는지의 여부는 출력하는 데이터의 논리상태에 따라 결정되지만, 턴온되는 터미네이션 저항부(230, 240) 내의 저항 하나하나의 온/오프는 캘리브래이션 코드(PCODE<0:N>, NCODE<0:N>)에 의해 결정된다.
참고로, 풀업 터미네이션 저항부(230)와 풀다운 터미네이션 저항부(230)의 타겟(target) 값은 반드시 캘리브래이션 저항부(도 1의 110, 120, 130)의 저항 값(240Ω)과 동일한 것이 아니라 240Ω의 1/2 또는 1/4인 120Ω, 60Ω 등의 값을 가지게 된다. 도면의 프리드라이버(210, 220)로 입력되는 DQp_CTRL, DQn_CTRL은 프리드라이버(210, 220)로 입력되는 여러 제어신호들을 묶어서 나타낸 것이다.
상술한 온 다이 터미네이션 장치의 ZQ캘리브래이션 동작은 캘리브래이션 저항들(도 1의 110, 120, 130)과 터미네이션 저항들(230. 240) 간에 미스매치(mismatch)가 없고 일정비로 저항값을 크게하거나 작게 할 수 있다는 가정에 근거한다.
그러나 프로세스 오차(process variation) 등에 의해 각 저항들간에 미스매치가 존재하며, 캘리브래이션 회로 내의 비교기의 오프셋, 전원전압의 노이즈(noise), 라인로딩(line loading), 패드(pad) 및 패키지(package) 저항 등 여러 요인에 의해 터미네이션 저항은 목표값을 가지지 못하게 될 수 있다.
종래의 온 다이 터미네이션 장치의 경우 ZQ캘리브래이션 동작의 검증은 터미네이션 저항의 저항값의 특정을 통해 이루어질 수밖에 없었다. 즉, 터미네이션 저항은 DQ핀에 직접적으로 연결되어 저항값을 측정할 수 있지만 캘리브래이션 저항의 저항값을 측정하는 방법은 존재하지 않는다. 특히 이미 패키지가 만들어진 후에는 내부전압의 레벨 등도 확인할 수 없으므로 이는 더 큰 문제가 된다.
즉, 종래의 온 다이 터미네이션 장치는 ZQ캘리브래이션 동작이 정상적으로 이루어지지 않을 때 어느 곳에서 문제가 발생했는지를 알기가 쉽지 않다는 문제점이 있다.
본 발명은 상기한 종래 기술의 문제점을 해결하기 위하여 제안된 것으로, 온 다이 터미네이션 장치의 캘리브래이션 저항값의 직접적인 측정이 가능하게 해서, 캘리브래이션 동작에 대한 분석을 쉽게 하기 위한 것이다.
상기한 목적을 달성하기 위한 본 발명에 따른 온 다이 터미네이션 장치는, 외부저항과 캘리브래이션 되면서 제1캘리브래이션 코드를 생성하기 위한 제1캘리브래이션 저항부; 상기 제1캘리브래이션 저항부와 캘리브래이션 되면서 제2캘리브래이션 코드를 생성하기 위한, 제1노드에 연결된 제2캘리브래이션 저항부; 및 제어신호에 응답하여 상기 제1노드를 온 다이 터미네이션 장치가 적용된 시스템의 핀과 연결해 주는 전송라인부를 포함한다.
또한, 상기 제어신호가 인에이블 되면, 상기 제1노드와 상기 핀은 연결되며, 상기 핀의 다른 기능은 디스에이블 되는 것을 특징으로 할 수 있다.
본 발명에 따른 반도체 메모리장치는, 외부저항과 캘리브래이션 되면서 제1캘리브래이션 코드를 생성하기 위한 제1캘리브래이션 저항부; 상기 제1캘리브래이션 저항부와 캘리브래이션 되면서 제2캘리브래이션 코드를 생성하기 위한, 제1노드에 연결된 제2캘리브래이션 저항부; 및 제어신호에 응답하여 상기 제1노드를 반도체 메모리장치 핀과 연결해 주는 전송라인부를 포함한다.
또한 상기 핀은 데이터 핀이며, 상기 반도체 메모리장치는 상기 데이터 핀에 연결된 풀업 터미네이션 저항부와 풀다운 터미네이션 저항부를 더 포함하는 것을 특징으로 할 수 있다.
이하 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있도록 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.
도 3은 본 발명에 따른 온 다이 터미네이션 장치를 반도체 메모리장치에 적용한 일실시예 구성도이다.
도면에 도시된 바와 같이, 본 발명에 따른 온 다이 터미네이션 장치는, 외부저항(301)과 캘리브래이션 되면서 제1캘리브래이션 코드(PCODE<0:N>)를 생성하기 위한 제1캘리브래이션 저항부(310); 제1캘리브래이션 저항부(310)와 캘리브래이션 되면서 제2캘리브래이션 코드(NCODE<0:N>)를 생성하기 위한, 제1노드(a)에 연결된 제2캘리브래이션 저항부(320); 및 제어신호(TM_OR)에 응답하여 제1노드(a)를 온 다이 터미네이션 장치가 적용된 시스템의 외부로 향해 있는 핀(DQ)과 연결해 주는 전송라인부(370)를 포함한다.
제1캘리브래이션 저항부(310)는 종래와 같이 외부저항(301)과 동일한 값을 가지도록 캘리브래이션 되면서 제1캘리브래이션 코드(PCODE<0:N>)를 생성한다.
제2캘리브래이션 저항부(320)는 제1캘리브래이션 저항부(310)와 동일한 값을 갖도록 캘리브래이션 되면서 제2캘리브래이션 코드(NCODE<0:N>)를 생성한다. 제2캘리브래이션 저항부(320)는 제1캘리브래이션 저항부(310)와 동일하게 구성된 풀업 캘리브래이션 저항부(321)와, 풀다운 캘리브래이션 저항부(322)를 포함하여 구성되는데, 종래와 마찬가지로 풀업 캘리브래이션 저항부(321)가 제1캘리브래이션 코드(PCODE<0:N>)를 입력받아 제1캘리브래이션 저항부(310)와 동일한 저항값을 갖게되고, 풀다운 캘리브래이션 저항부(322)가 풀업 캘리브래이션 저항부(321)와 동일한 값을 갖도록 캘리브래이션 되면서 제2캘리브래이션 코드(NCODE<0:N>)를 생성한다.
풀업 캘리브래이션 저항부(321)는 노멀동작시에는 제1캘리브래이션 코드(PCODE<0:N>)의 제어를 받아 내부의 저항들이 온/오프된다. 하지만 풀다운 캘리브래이션 저항부(322)의 저항값을 테스트하려할 때 인에이블 되는 풀다운 테스트신호(TM_DN)가 인에이블 되면 제1캘리브래이션 코드(PCODE<0:N>)와 상관없이 내부의 모든 저항이 오프된다. 이것은 여러 가지의 방법으로 구현하는 것이 가능하며, 도 4a와 같은 회로를 카운터(304)의 출력단에 삽입함으로써 간단히 구현될 수도 있다.(코드의 갯수만큼의 오아게이트로 구성)
풀다운 캘리브래이션 저항부(322)는 노멀동작시에는 제2캘리브래이션 코드(NCODE<0:N>)의 제어를 받아 내부의 저항들이 온/오프 된다. 하지만 풀업 캘리브래이션 저항부(321)의 저항값을 테스트하려할 때 인에이블 되는 풀업 테스트신호(TM_UP)가 인에이블 되면 제2캘리브래이션 코드(NCODE<0:N>)와 상관없이 내부의 모든 저항이 오프된다. 이것 역시 여러 가지의 방법으로 구현하는 것이 가능하며, 도 4b와 같은 회로를 카운터(305)의 출력단에 삽입함으로써 간단히 구현될 수도 있다.(코드의 갯수만큼의 앤드게이트와 인버터로 구성)
전송라인부(370)은 제어신호(TM_OR)에 응답하여 제1노드(a)를 온 다이 터미네이션 장치가 적용된 시스템의 외부로 향해있는 핀(DQ)과 연결해준다. 즉, 제어신호(TM_OR)가 인에이블 되면 제1노드(a)는 시스템의 외부로 향해있는 핀(DQ)과 연결되어 그 핀을 통해 제2캘리브래이션 저항부(320)의 저항값을 직접적으로 측정할 수 있게 해 준다. 이 핀은 시스템의 어느 핀이나 사용이 가능하며, 제어신호(TM_OR)가 인에이블 되면 그 핀의 다른 기능은 디스에이블 되게 구성하면 된다. 또한, 상기 핀은 되도록이면 제1노드(a)와 가깝게 위치한 핀을 사용하는 것이 라인의 로딩(loading), 노이즈(noise) 등의 측면에서 바람직하다.
제어신호(TM_OR)는 도면에 도시된 바와 같이(306) 풀업 테스트신호(TM_UP) 또는 풀다운 테스트신호(TM_DN) 중 하나가 인에이블 되면 인에이블 되도록 설정할 수 있다.
도면은 반도체 메모리장치에 온 다이 터미네이션 장치가 적용된 것을 도시하고 있으며, 반도체 메모리장치의 데이터 핀(DQ)을 상기 시스템의 외부로 향해 있는 핀으로 사용하는 경우를 예시하고 있다. 이제 반도체 메모리장치의 데이터 핀(DQ)을 상기 시스템의 외부로 향해있는 핀으로 사용하는 경우에 대해 설명한다. 반도체 메모리장치에는 데이터 핀(DQ)이 여러개 존재하므로 데이터 핀(DQ) 중에서 제1노드(a)에서 가장 가까운 데이터 핀(DQ)을 사용하는 것이 유리할 것이다.
반도체 메모리장치는 출력드라이버(Output driver)를 사용하여 데이터 핀(DQ)을 통해 데이터를 출력한다. 출력드라이버는 도면과 같이 업/다운의 프리드라이버(330, 340)와 풀업 터미네이션 저항부(350), 풀다운 터미네이션 저항부(360) 를 포함한다. 제어신호(TM_OR)가 인에이블 되는 테스트모드 시에는, 데이터 핀(DQ)의 데이터 출력 기능을 디스에이블 시켜야 하므로 제어신호(TM_OR)가 인에이블 되면 풀업 터미네이션 저항부(350)와 풀다운 터미네이션 저항부(360) 내의 모든 저항을 오프시켜야 한다.
풀업 터미네이션 저항부(350)가 제어신호(TM_OR) 인에이블 시에 모두 오프되도록 하는 것은 프리드라이버(330)의 출력단에 도 4a와 같은 회로를 삽입하면 된다. 다만, 도 4a에 입력되는 풀다운 테스트신호(TM_DN) 대신에 제어신호(TM_OR)가 입력되게 구성하면 된다. 또한, 풀다운 터미네이션 저항부(360)가 제어신호(TM_OR) 인에이블 시에 모두 오프되도록 하는 것은 프리드라이버(340)의 출력단에 도 4b와 같은 회로를 삽입하면 된다. 다만, 도 4b에 입력되는 풀업 테스트신호(TM_UP) 대신에 제어신호(TM_OR)가 입력되게 구성하면 된다.
비교기(302, 303) 카운터(304, 305)를 포함해 구성되는 코드생성부는, 종래와 마찬가지로 ZQ노드와 기준전압(VREF=1/2VDDQ)의 전압레벨을 비교하여 제1캘리브래이션 코드(PCODE<0:N>)를 제1노드(a)와 기준전압(VREF)의 전압레벨을 비교하여 제2캘리브래이션 코드(NCODE<0:N>)를 생성한다.
이제 본 발명의 전체적인 동작에 대해 설명한다. 제2캘리브래이션 저항부(320)의 풀업 캘리브래이션 저항부(321)의 저항값을 측정하려는 경우에는, 풀업 테스트신호(TM_UP)를 인에이블 시킨다. 그러면 제어신호(TM_OR)도 함께 인에이블 된다. 그러면 제1노드(a)는 데이터 핀(DQ)과 연결되며 풀다운 캘리브래이션 저항부(322)는 오프된다. 또한, 출력드라이버의 풀업 터미네이션 저항부(350)와 풀다운 터미네이션 저항부(360)도 오프된다. 따라서 데이터 핀(DQ)에 일정전압을 가하고 전류를 측정하여 풀업 캘리브래이션 저항부(321)의 저항값 측정이 가능해진다.
제2캘리브래이션 저항부(320)의 풀다운 캘리브래이션 저항부(322)의 저항값을 측정하려는 경우에는, 풀다운 테스트신호(TM_DN)를 인에이블 시킨다. 그러면 제어신호(TM_OR)도 함께 인에이블 된다. 그러면 제1노드(a)는 데이터 핀(DQ)과 연결되며 풀업 캘리브래이션 저항부(321)는 오프된다. 또한, 출력드라이버의 풀업 터미네이션 저항부(350)와 풀다운 터미네이션 저항부(360)도 오프된다. 따라서 데이터 핀(DQ)에 일정전압을 가하고 전류를 측정하여 풀다운 캘리브래이션 저항부(322)의 저항값 측정이 가능해진다.
도 4a, b는 상술한 바와 같이, 풀업 테스트신호(TM_UP), 풀다운 테스트신호(TM_DN) 또는 제어신호(TM_OR)에 의해 각 저항부(321, 322, 350, 360)를 오프하기 위해 삽입되어야 하는 회로를 예시한 것이다.
본 발명의 기술 사상은 상기 바람직한 일실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 알 수 있을 것이다.
상술한 본 발명에 따른 온 다이 터미네이션 장치 및 이를 포함하는 반도체 메모리장치는, 테스트시 캘리브래이션 저항부가 연결된 노드를 칩 외부로 향해 있 는 핀과 연결시켜 그 핀을 통해 캘리브래이션 저항부의 저항값을 직접 측정할 수 있게 한다.
따라서 온 다이 터미네이션 장치의 캘리브래이션 동작이 제대로 이루어지지 않았을 때 온 다이 터미네이션 장치의 어느 부분에서 문제가 발생했는지 등을 쉽게 알수있게 한다는 장점이 있다.
또한, 반도체 메모리장치의 측면에서는 온 다이 터미네이션 장치의 캘리브래이션 동작 검증은 물론, 데이터 출력의 신호 무결성(signal integrity)에 대한 분석을 효과적으로 할 수 있게 된다.

Claims (19)

  1. 외부저항과 캘리브래이션 되면서 제1캘리브래이션 코드를 생성하기 위한 제1캘리브래이션 저항부;
    상기 제1캘리브래이션 저항부와 캘리브래이션 되면서 제2캘리브래이션 코드를 생성하기 위한, 제1노드에 연결된 제2캘리브래이션 저항부; 및
    제어신호에 응답하여 상기 제1노드를 온 다이 터미네이션 장치가 적용된 시스템의 핀과 연결해 주는 전송라인부
    을 포함하는 온 다이 터미네이션 장치.
  2. 제 1항에 있어서,
    상기 제어신호가 인에이블 되면,
    상기 제1노드와 상기 핀은 연결되며,
    상기 핀의 다른 기능은 디스에이블 되는 것을 특징으로 하는 온 다이 터미네이션 장치.
  3. 제 2항에 있어서,
    상기 제2캘리브래이션 저항부는,
    상기 제1노드에 연결된 풀업 캘리브래이션 저항부와 풀다운 캘리브래이션 저항부를 포함하며,
    상기 풀업 캘리브래이션 저항부는 상기 제1캘리브래이션 저항부와 동일하게 구성되는 것을 특징으로 하는 온 다이 터미네이션 장치.
  4. 제 3항에 있어서,
    상기 제2캘리브래이션 저항부의 풀업 캘리브래이션 저항부는,
    상기 제1캘리브래이션 코드의 제어를 받아 내부의 저항들이 온/오프되며, 풀다운 테스트신호가 인에이블 되면 내부의 모든 저항이 오프되는 것을 특징으로 하는 온 다이 터미네이션 장치.
  5. 제 4항에 있어서,
    상기 제2캘리브래이션 저항부의 풀다운 캘리브래이션 저항부는,
    상기 제2캘리브래이션 코드의 제어를 받아 내부의 저항들이 온/오프되며, 풀업 테스트신호가 인에이블 되면 내부의 모든 저항이 오프되는 것을 특징으로 하는 온 다이 터미네이션 장치.
  6. 제 5항에 있어서,
    상기 제어신호는,
    상기 풀업 테스트신호 또는 풀다운 테스트신호가 인에이블 되면 인에이블 되는 것을 특징으로 하는 온 다이 터미네이션 장치.
  7. 제 1항에 있어서,
    상기 핀은,
    상기 시스템 내부의 핀들 중 상기 제1노드에 가장 인접해 배치된 핀인 것을 특징으로 하는 온 다이 터미네이션 장치.
  8. 제 1항에 있어서,
    상기 제1캘리브래이션 코드는 상기 외부저항과 상기 제1캘리브래이션 저항부가 연결된 ZQ노드와 기준전압의 전압레벨을 비교하여 생성되며,
    상기 제2캘리브래이션 코드는 상기 제1노드와 상기 기준전압의 전압레벨을 비교하여 생성되는 것을 특징으로 하는 온 다이 터미네이션 장치.
  9. 외부저항과 캘리브래이션 되면서 제1캘리브래이션 코드를 생성하기 위한 제1 캘리브래이션 저항부;
    상기 제1캘리브래이션 저항부와 캘리브래이션 되면서 제2캘리브래이션 코드를 생성하기 위한, 제1노드에 연결된 제2캘리브래이션 저항부; 및
    제어신호에 응답하여 상기 제1노드를 반도체 메모리장치의 핀과 연결해 주는 전송라인부
    을 포함하는 반도체 메모리장치.
  10. 제 9항에 있어서,
    상기 제어신호가 인에이블 되면,
    상기 제1노드와 상기 핀은 연결되며,
    상기 핀의 다른 기능은 디스에이블 되는 것을 특징으로 하는 반도체 메모리장치.
  11. 제 9항에 있어서,
    상기 핀은 데이터 핀이며,
    상기 반도체 메모리장치는 상기 데이터 핀에 연결된 풀업 터미네이션 저항부와 풀다운 터미네이션 저항부를 더 포함하는 것을 특징으로 하는 반도체 메모리장치.
  12. 제 11항에 있어서,
    상기 제2캘리브래이션 저항부는,
    상기 제1노드에 연결된 풀업 캘리브래이션 저항부와 풀다운 캘리브래이션 저항부를 포함하며,
    상기 풀업 캘리브래이션 저항부는 상기 제1캘리브래이션 저항부와 동일하게 구성되는 것을 특징으로 하는 반도체 메모리장치.
  13. 제 12항에 있어서,
    상기 제2캘리브래이션 저항부의 풀업 캘리브래이션 저항부는,
    상기 제1캘리브래이션 코드의 제어를 받아 내부의 저항들이 온/오프되며, 풀다운 테스트신호가 인에이블 되면 내부의 모든 저항이 오프되는 것을 특징으로 하는 반도체 메모리장치.
  14. 제 13항에 있어서,
    상기 제2캘리브래이션 저항부의 풀다운 캘리브래이션 저항부는,
    상기 제2캘리브래이션 코드의 제어를 받아 내부의 저항들이 온/오프되며, 풀업 테스트신호가 인에이블 되면 내부의 모든 저항이 오프되는 것을 특징으로 하는 반도체 메모리장치.
  15. 제 14항에 있어서,
    상기 제어신호는,
    상기 풀업 테스트신호 또는 상기 풀다운 테스트신호가 인에이블 되면 인에이블 되는 것을 특징으로 하는 반도체 메모리장치.
  16. 제 15항에 있어서,
    상기 데이터 핀에 연결된 상기 풀업 터미네이션 저항부는,
    상기 제1캘리브래이션 코드에 응답하여 자신의 저항값이 결정되며,
    상기 제어신호가 인에이블 되면 내부의 모든 저항이 오프되는 것을 특징으로 하는 반도체 메모리장치.
  17. 제 15항에 있어서,
    상기 데이터 핀에 연결된 상기 풀다운 터미네이션 저항부는,
    상기 제2캘리브래이션 코드에 응답하여 자신의 저항값이 결정되며,
    상기 제어신호가 인에이블 되면 내부의 모든 저항이 오프되는 것을 특징으로 하는 반도체 메모리장치.
  18. 제 11항에 있어서,
    상기 데이터 핀은,
    상기 제1노드와 가장 인접한 데이터 핀인 것을 특징으로 하는 반도체 메모리장치.
  19. 제 9항에 있어서,
    상기 제1캘리브래이션 코드는 상기 외부저항과 상기 제1캘리브래이션 저항부가 연결된 ZQ노드와 기준전압의 전압레벨을 비교하여 생성되며,
    상기 제2캘리브래이션 코드는 상기 제1노드와 상기 기준전압의 전압레벨을 비교하여 생성되는 것을 특징으로 하는 반도체 메모리장치.
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